JP2898957B1 - 位相比較回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
【要約】
【課題】 ＰＬＬ回路のレスポンスの高速化を実現で
き、高速な信号再生を実現可能な位相比較回路を提供す
る。 【解決手段】 入力信号を遅延バッファにより遅延し、
遅延信号を出力する。立ち上がりエッジ検出回路および
立ち下がりエッジ検出回路で入力信号のレベル変化を検
出し、第１および第２のエッジ検出信号を出力し、制御
回路はこれらのエッジ検出信号に応じて出力信号レベル
を変化させ、位相検出回路は制御回路の出力信号とクロ
ック信号との位相を比較し、比較結果に応じた第１およ
び第２の制御信号を出力する。チャージポンプ回路は位
相検出回路からの第１および第２の制御信号に応じて上
記遅延信号とクロック信号の位相差に応じた位相差信号
を出力し、上記遅延信号とクロック信号とが同期する場
合には、位相差信号をハイインピーダンス状態に保持さ
せる。
き、高速な信号再生を実現可能な位相比較回路を提供す
る。 【解決手段】 入力信号を遅延バッファにより遅延し、
遅延信号を出力する。立ち上がりエッジ検出回路および
立ち下がりエッジ検出回路で入力信号のレベル変化を検
出し、第１および第２のエッジ検出信号を出力し、制御
回路はこれらのエッジ検出信号に応じて出力信号レベル
を変化させ、位相検出回路は制御回路の出力信号とクロ
ック信号との位相を比較し、比較結果に応じた第１およ
び第２の制御信号を出力する。チャージポンプ回路は位
相検出回路からの第１および第２の制御信号に応じて上
記遅延信号とクロック信号の位相差に応じた位相差信号
を出力し、上記遅延信号とクロック信号とが同期する場
合には、位相差信号をハイインピーダンス状態に保持さ
せる。
Description
【０００１】
【発明の属する技術分野】本発明は、位相比較回路、例
えばＣＤ、ＤＶＤのデータ再生装置およびＩＳＤＮデー
タ伝送装置の受信側などに、ＥＦＭデータまたは他の符
号化データからクロック信号を再生するためのＰＬＬ回
路に用いられる位相比較回路に関するものである。
えばＣＤ、ＤＶＤのデータ再生装置およびＩＳＤＮデー
タ伝送装置の受信側などに、ＥＦＭデータまたは他の符
号化データからクロック信号を再生するためのＰＬＬ回
路に用いられる位相比較回路に関するものである。
【０００２】
【従来の技術】ＣＤ、ＤＶＤのデータ再生装置において
は、光検出回路により得られたＥＦＭ変調データからク
ロック信号を再生するため、ＰＬＬ回路が用いられてい
る。これと同様に、ＩＳＤＮデータ伝送装置の受信側
に、受信した符号されたデータに基づきクロック信号を
再生するためにＰＬＬ回路が用いられている。何れの場
合においてもＰＬＬに位相を比較するための位相比較回
路が設けられる。
は、光検出回路により得られたＥＦＭ変調データからク
ロック信号を再生するため、ＰＬＬ回路が用いられてい
る。これと同様に、ＩＳＤＮデータ伝送装置の受信側
に、受信した符号されたデータに基づきクロック信号を
再生するためにＰＬＬ回路が用いられている。何れの場
合においてもＰＬＬに位相を比較するための位相比較回
路が設けられる。
【０００３】ＣＤでは、読み出したＥＦＭデータの最大
周期は、再生クロック信号の周期の１１倍に、ＤＶＤで
は、読み出したＥＦＭデータの最大周期は、再生クロッ
ク信号の周期の１４倍になるように、それぞれのデータ
再生装置においてクロック信号が発生される。一般的
に、ＰＬＬ回路では電圧制御発振器（ＶＣＯ）により発
生したクロック信号を分周器により所定の分周比で分周
した後、読み出したＥＦＭデータとの周波数または位相
の比較が行われる。周波数または位相比較の結果に応じ
て、誤差に応じた制御信号を発生し、ＶＣＯの発振信号
の周波数および位相を制御することにより、所定の周波
数および位相を持つクロック信号を再生することができ
る。また、生成されたクロック信号は、例えば、ＤＳＰ
の信号処理用クロック信号として使用される。
周期は、再生クロック信号の周期の１１倍に、ＤＶＤで
は、読み出したＥＦＭデータの最大周期は、再生クロッ
ク信号の周期の１４倍になるように、それぞれのデータ
再生装置においてクロック信号が発生される。一般的
に、ＰＬＬ回路では電圧制御発振器（ＶＣＯ）により発
生したクロック信号を分周器により所定の分周比で分周
した後、読み出したＥＦＭデータとの周波数または位相
の比較が行われる。周波数または位相比較の結果に応じ
て、誤差に応じた制御信号を発生し、ＶＣＯの発振信号
の周波数および位相を制御することにより、所定の周波
数および位相を持つクロック信号を再生することができ
る。また、生成されたクロック信号は、例えば、ＤＳＰ
の信号処理用クロック信号として使用される。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来のデータ再生装置のＰＬＬ回路にある位相比較回路
は、位相差に応じて正と負の両極性を有するパルス信号
を生成し、当該パルス信号を積分した信号をＶＣＯの制
御信号として用いているので、ＰＬＬ回路のレスポンス
（応答）が遅くなるという不利益がある。高速のＣＤま
たはＤＶＤの再生装置においては、レスポンスの高速化
が要求されており、現存の再生装置のＰＬＬ回路にある
位相比較回路を改善する必要がある。
来のデータ再生装置のＰＬＬ回路にある位相比較回路
は、位相差に応じて正と負の両極性を有するパルス信号
を生成し、当該パルス信号を積分した信号をＶＣＯの制
御信号として用いているので、ＰＬＬ回路のレスポンス
（応答）が遅くなるという不利益がある。高速のＣＤま
たはＤＶＤの再生装置においては、レスポンスの高速化
が要求されており、現存の再生装置のＰＬＬ回路にある
位相比較回路を改善する必要がある。
【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ＰＬＬ回路のレスポンスの高速
化を実現でき、高速な信号再生を実現可能な位相比較回
路を提供することにある。
のであり、その目的は、ＰＬＬ回路のレスポンスの高速
化を実現でき、高速な信号再生を実現可能な位相比較回
路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の位相比較回路は、第１または第２のレベル
をとる入力信号に所定の遅延時間を与えて遅延信号を出
力する遅延回路と、上記入力信号が第１のレベルから第
２のレベルに変化するレベル変化エッジを検出して第１
のエッジ検出信号を出力する第１のエッジ検出回路と、
上記入力信号が第２のレベルから第１のレベルに変化す
るレベル変化エッジを検出して第２のエッジ検出信号を
出力する第２のエッジ検出回路と、上記第１のエッジ検
出信号が出力されたときに上記遅延信号の位相とクロッ
ク信号の位相とを比較して第１の制御信号を出力し、上
記第２のエッジ検出信号が出力されたときに上記遅延信
号の位相と上記クロック信号の位相とを比較して第２の
制御信号を出力する位相検出回路と、上記第１及び第２
の制御信号に応じて上記遅延信号と上記クロック信号と
の位相差を示す位相差信号を出力する出力回路とを有す
る。
め、本発明の位相比較回路は、第１または第２のレベル
をとる入力信号に所定の遅延時間を与えて遅延信号を出
力する遅延回路と、上記入力信号が第１のレベルから第
２のレベルに変化するレベル変化エッジを検出して第１
のエッジ検出信号を出力する第１のエッジ検出回路と、
上記入力信号が第２のレベルから第１のレベルに変化す
るレベル変化エッジを検出して第２のエッジ検出信号を
出力する第２のエッジ検出回路と、上記第１のエッジ検
出信号が出力されたときに上記遅延信号の位相とクロッ
ク信号の位相とを比較して第１の制御信号を出力し、上
記第２のエッジ検出信号が出力されたときに上記遅延信
号の位相と上記クロック信号の位相とを比較して第２の
制御信号を出力する位相検出回路と、上記第１及び第２
の制御信号に応じて上記遅延信号と上記クロック信号と
の位相差を示す位相差信号を出力する出力回路とを有す
る。
【０００７】また、本発明の位相比較回路は、第１また
は第２のレベルをとる入力信号に所定の遅延時間を与え
て遅延信号を出力する遅延回路と、上記入力信号が第１
のレベルから第２のレベルに変化するレベル変化エッジ
を検出して第１のエッジ検出信号を出力する第１のエッ
ジ検出回路と、上記入力信号が第２のレベルから第１の
レベルに変化するレベル変化エッジを検出して第２のエ
ッジ検出信号を出力する第２のエッジ検出回路と、上記
遅延信号と上記第１及び第２のエッジ検出信号とを入力
し、それら信号に応じた位相情報信号を出力する制御回
路と、上記位相情報信号の位相とクロック信号の位相と
を比較して第１及び第２の制御信号を出力する位相検出
回路と、上記第１及び第２の制御信号に応じて上記遅延
信号と上記クロック信号との位相差を示す位相差信号を
出力する出力回路とを有する。
は第２のレベルをとる入力信号に所定の遅延時間を与え
て遅延信号を出力する遅延回路と、上記入力信号が第１
のレベルから第２のレベルに変化するレベル変化エッジ
を検出して第１のエッジ検出信号を出力する第１のエッ
ジ検出回路と、上記入力信号が第２のレベルから第１の
レベルに変化するレベル変化エッジを検出して第２のエ
ッジ検出信号を出力する第２のエッジ検出回路と、上記
遅延信号と上記第１及び第２のエッジ検出信号とを入力
し、それら信号に応じた位相情報信号を出力する制御回
路と、上記位相情報信号の位相とクロック信号の位相と
を比較して第１及び第２の制御信号を出力する位相検出
回路と、上記第１及び第２の制御信号に応じて上記遅延
信号と上記クロック信号との位相差を示す位相差信号を
出力する出力回路とを有する。
【０００８】また、本発明では、好適には、上記クロッ
ク信号の周波数及び上記遅延時間が上記位相差信号に応
じて制御される。また、上記クロック信号の周波数が高
くなると上記遅延時間が短くなるように制御される。
ク信号の周波数及び上記遅延時間が上記位相差信号に応
じて制御される。また、上記クロック信号の周波数が高
くなると上記遅延時間が短くなるように制御される。
【０００９】さらに、本発明では、好適には、上記位相
差信号は、上記第１の制御信号に応じて第１のレベルに
保持され、上記第２の制御信号に応じて第２のレベルに
保持される。さらにまた、上記位相差信号は上記遅延信
号と上記クロック信号とが同期しているときにハイイン
ピーダンス状態にされる。
差信号は、上記第１の制御信号に応じて第１のレベルに
保持され、上記第２の制御信号に応じて第２のレベルに
保持される。さらにまた、上記位相差信号は上記遅延信
号と上記クロック信号とが同期しているときにハイイン
ピーダンス状態にされる。
【００１０】本発明によれば、入力信号のレベル変化エ
ッジが第１および第２のエッジ検出回路により検出さ
れ、それぞれ第１および第２のエッジ検出信号が出力さ
れる。また、遅延回路により、入力信号に所定の遅延時
間が与えられた遅延信号が出力される。位相検出回路に
より、上記入力信号にレベル変化が生じたとき、即ち、
上記第１または第２のエッジ検出信号が出力されたと
き、上記遅延信号の位相とクロック信号の位相とが比較
され、その比較結果に応じて第１および第２の制御信号
が出力される。さらに、これらの制御信号に応じて、出
力回路から、上記遅延信号と上記クロック信号との位相
差を示す位相差信号が出力される。例えば、上記遅延信
号が上記クロック信号よりも位相が進んでいるときに
は、位相差信号に正のパルスが発生され、逆に上記遅延
信号が上記クロック信号よりも位相が遅れているときに
は、位相差信号に負のパルスが発生される。また、上記
遅延信号と上記クロック信号の位相が同期しているとき
には、上記位相差信号がハイインピーダンス状態に保持
される。
ッジが第１および第２のエッジ検出回路により検出さ
れ、それぞれ第１および第２のエッジ検出信号が出力さ
れる。また、遅延回路により、入力信号に所定の遅延時
間が与えられた遅延信号が出力される。位相検出回路に
より、上記入力信号にレベル変化が生じたとき、即ち、
上記第１または第２のエッジ検出信号が出力されたと
き、上記遅延信号の位相とクロック信号の位相とが比較
され、その比較結果に応じて第１および第２の制御信号
が出力される。さらに、これらの制御信号に応じて、出
力回路から、上記遅延信号と上記クロック信号との位相
差を示す位相差信号が出力される。例えば、上記遅延信
号が上記クロック信号よりも位相が進んでいるときに
は、位相差信号に正のパルスが発生され、逆に上記遅延
信号が上記クロック信号よりも位相が遅れているときに
は、位相差信号に負のパルスが発生される。また、上記
遅延信号と上記クロック信号の位相が同期しているとき
には、上記位相差信号がハイインピーダンス状態に保持
される。
【００１１】上記クロック信号は、上記位相差信号に応
じてその発振周波数が制御される電圧制御発振回路の出
力信号から得られ、上記クロック信号の周波数は上記入
力信号に応じて制御される。このような位相比較回路を
用いて構成されたＰＬＬ回路は、レスポンス特性が良
く、入力信号に対して高速に応答できるので、例えば、
ＣＤまたはＤＶＤ再生装置において記録データの高速な
再生を実現できる。
じてその発振周波数が制御される電圧制御発振回路の出
力信号から得られ、上記クロック信号の周波数は上記入
力信号に応じて制御される。このような位相比較回路を
用いて構成されたＰＬＬ回路は、レスポンス特性が良
く、入力信号に対して高速に応答できるので、例えば、
ＣＤまたはＤＶＤ再生装置において記録データの高速な
再生を実現できる。
【００１２】
【発明の実施の形態】図１は本発明に係る位相比較回路
の一実施形態を示す図であり、ＰＬＬ回路の構成を示す
ブロック図である。図示のように、本例のＰＬＬ回路
は、位相比較回路１０、周波数比較回路２０、ローパス
フィルタ３０、分周器４０，５０、およびＶＣＯ６０に
より構成されている。
の一実施形態を示す図であり、ＰＬＬ回路の構成を示す
ブロック図である。図示のように、本例のＰＬＬ回路
は、位相比較回路１０、周波数比較回路２０、ローパス
フィルタ３０、分周器４０，５０、およびＶＣＯ６０に
より構成されている。
【００１３】位相比較回路１０は、入力信号ＳINの位相
と分周器４０からの分周信号ＳM （ＰＬＣＫ）の位相と
を比較して、これらの信号の位相差に応じた誤差信号Ｐ
ＤＯを発生して出力する。なお、位相比較回路１０への
入力信号ＳINは、例えば、ＣＤまたはＤＶＤの光検出回
路により得られたＥＦＭ変調データである。位相比較回
路１０から、再生されたＥＦＭデータＳOUT とともに、
再生されたクロック信号ＣＫが出力される。
と分周器４０からの分周信号ＳM （ＰＬＣＫ）の位相と
を比較して、これらの信号の位相差に応じた誤差信号Ｐ
ＤＯを発生して出力する。なお、位相比較回路１０への
入力信号ＳINは、例えば、ＣＤまたはＤＶＤの光検出回
路により得られたＥＦＭ変調データである。位相比較回
路１０から、再生されたＥＦＭデータＳOUT とともに、
再生されたクロック信号ＣＫが出力される。
【００１４】周波数比較回路２０は、入力信号ＳINの周
波数と分周器５０からの分周信号Ｓ N の周波数とを比較
して、これらの信号の周波数の差に応じた誤差信号ＦＤ
Ｏを発生して出力する。図示のように、周波数比較回路
２０は、例えば、入力信号Ｓ INのパルス幅を測定するパ
ルス幅測定回路を有しており、入力信号ＳINのＥＦＭパ
ルス幅を測定することにより、入力信号ＳINの周波数と
分周信号ＳN の周波数との差を求め、当該周波数の差に
応じた誤差信号ＦＤＯを発生する。
波数と分周器５０からの分周信号Ｓ N の周波数とを比較
して、これらの信号の周波数の差に応じた誤差信号ＦＤ
Ｏを発生して出力する。図示のように、周波数比較回路
２０は、例えば、入力信号Ｓ INのパルス幅を測定するパ
ルス幅測定回路を有しており、入力信号ＳINのＥＦＭパ
ルス幅を測定することにより、入力信号ＳINの周波数と
分周信号ＳN の周波数との差を求め、当該周波数の差に
応じた誤差信号ＦＤＯを発生する。
【００１５】位相比較回路１０で発生した誤差信号ＰＤ
Ｏおよび周波数比較回路２０で発生した誤差信号ＦＤＯ
が加算器により加算され、加算の結果として信号ＳD が
ローパスフィルタ３０に入力される。一方、ローパスフ
ィルタ３０には、バイアス電圧ＶB が入力されている。
ローパスフィルタ３０は、バイアス電圧ＶB を基準信号
として、加算結果信号ＳD の高周波成分を除去し、低周
波数成分のみを残した制御信号ＳC を発生してＶＣＯ６
０に供給する。
Ｏおよび周波数比較回路２０で発生した誤差信号ＦＤＯ
が加算器により加算され、加算の結果として信号ＳD が
ローパスフィルタ３０に入力される。一方、ローパスフ
ィルタ３０には、バイアス電圧ＶB が入力されている。
ローパスフィルタ３０は、バイアス電圧ＶB を基準信号
として、加算結果信号ＳD の高周波成分を除去し、低周
波数成分のみを残した制御信号ＳC を発生してＶＣＯ６
０に供給する。
【００１６】ＶＣＯ６０は、ローパスフィルタ３０から
の制御信号ＳC に応じて発振周波数を制御し、クロック
信号ＳＣＬＫを出力する。ＶＣＯ６０からのクロック信
号ＰＬＣＫがそれぞれ分周器４０および分周器５０に入
力される。分周器４０においてクロック信号ＰＬＣＫが
Ｍ分周され、分周信号ＳM （ＰＬＣＫ）が位相比較回路
１０に供給される。分周器５０においてクロック信号Ｐ
ＬＣＫがＮ分周され、分周信号ＳN が周波数比較回路２
０に供給される。
の制御信号ＳC に応じて発振周波数を制御し、クロック
信号ＳＣＬＫを出力する。ＶＣＯ６０からのクロック信
号ＰＬＣＫがそれぞれ分周器４０および分周器５０に入
力される。分周器４０においてクロック信号ＰＬＣＫが
Ｍ分周され、分周信号ＳM （ＰＬＣＫ）が位相比較回路
１０に供給される。分周器５０においてクロック信号Ｐ
ＬＣＫがＮ分周され、分周信号ＳN が周波数比較回路２
０に供給される。
【００１７】図１に示すＰＬＬ回路においては、動作開
始後、まず周波数比較回路２０が、分周器５０からの分
周信号ＳN に基づいて、入力信号ＳINであるＥＦＭデー
タの最長幅を検出する。例えば、ＶＣＯ６０からのクロ
ック信号ＰＬＣＫの周期をＴ CKとすると、ＣＤの場合に
はＥＦＭデータの最長幅が１１ＴCKとなるように、ＤＶ
Ｄの場合にはＥＦＭデータの最長幅が１４ＴCKとなるよ
うに、誤差信号ＦＤＯが発生され、ローパスフィルタ３
０を介してＶＣＯ６０にフィードバックされる。これに
より、ＶＣＯ６０の発振周波数がほぼ所望の周波数に達
する。また、この制御過程を周波数チューニングとい
う。
始後、まず周波数比較回路２０が、分周器５０からの分
周信号ＳN に基づいて、入力信号ＳINであるＥＦＭデー
タの最長幅を検出する。例えば、ＶＣＯ６０からのクロ
ック信号ＰＬＣＫの周期をＴ CKとすると、ＣＤの場合に
はＥＦＭデータの最長幅が１１ＴCKとなるように、ＤＶ
Ｄの場合にはＥＦＭデータの最長幅が１４ＴCKとなるよ
うに、誤差信号ＦＤＯが発生され、ローパスフィルタ３
０を介してＶＣＯ６０にフィードバックされる。これに
より、ＶＣＯ６０の発振周波数がほぼ所望の周波数に達
する。また、この制御過程を周波数チューニングとい
う。
【００１８】周波数チューニングが完了したあと、位相
比較回路１０が、位相同期制御を行う。このとき、位相
比較回路１０により、ＥＦＭデータの位相と分周器４０
からの分周信号ＳM （ＰＬＣＫ）の位相とが比較され
る。そして、入力信号ＳINと分周信号ＳM との位相差に
応じた位相誤差信号ＰＤＯが出力される。位相誤差信号
ＰＤＯは、ローパスフィルタ３０により、高周波成分が
除去されたあと、制御信号としてＶＣＯ６０に供給さ
れ、ＶＣＯ６０の発振信号の位相を制御するので、ＶＣ
Ｏ６０からのクロック信号ＳＣＬＫとＥＦＭデータの位
相同期を実現できる。位相同期が達成されたとき、クロ
ック信号ＳＣＬＫに基づき生成されたクロック信号ＣＫ
として外部に供給され、例えば、ＤＳＰなどの信号処理
回路のシステムクロック信号として用いられる。また、
位相比較回路１０において、クロック信号ＳＣＬＫと同
期が保たれているＥＦＭデータが再生されたＥＦＭデー
タとして外部に供給される。
比較回路１０が、位相同期制御を行う。このとき、位相
比較回路１０により、ＥＦＭデータの位相と分周器４０
からの分周信号ＳM （ＰＬＣＫ）の位相とが比較され
る。そして、入力信号ＳINと分周信号ＳM との位相差に
応じた位相誤差信号ＰＤＯが出力される。位相誤差信号
ＰＤＯは、ローパスフィルタ３０により、高周波成分が
除去されたあと、制御信号としてＶＣＯ６０に供給さ
れ、ＶＣＯ６０の発振信号の位相を制御するので、ＶＣ
Ｏ６０からのクロック信号ＳＣＬＫとＥＦＭデータの位
相同期を実現できる。位相同期が達成されたとき、クロ
ック信号ＳＣＬＫに基づき生成されたクロック信号ＣＫ
として外部に供給され、例えば、ＤＳＰなどの信号処理
回路のシステムクロック信号として用いられる。また、
位相比較回路１０において、クロック信号ＳＣＬＫと同
期が保たれているＥＦＭデータが再生されたＥＦＭデー
タとして外部に供給される。
【００１９】図２はローパスフィルタ３０の一構成例を
示す回路図である。図示のように、ローパスフィルタ３
０は、差動増幅回路ＡＭＰ１、抵抗素子Ｒ３，Ｒ４およ
びキャパシタＣ１により構成されている。周波数比較回
路２０の出力信号ＦＤＯおよび位相比較回路１０の出力
信号ＰＤＯがそれぞれ抵抗素子Ｒ１およびＲ２を介して
差動増幅回路ＡＭＰ１の反転入力端子“−”に入力され
る。差動増幅回路ＡＭＰ１の非反転入力端子“＋”に
は、バイアス発生回路３２により発生されたバイアス電
圧ＶB が入力される。
示す回路図である。図示のように、ローパスフィルタ３
０は、差動増幅回路ＡＭＰ１、抵抗素子Ｒ３，Ｒ４およ
びキャパシタＣ１により構成されている。周波数比較回
路２０の出力信号ＦＤＯおよび位相比較回路１０の出力
信号ＰＤＯがそれぞれ抵抗素子Ｒ１およびＲ２を介して
差動増幅回路ＡＭＰ１の反転入力端子“−”に入力され
る。差動増幅回路ＡＭＰ１の非反転入力端子“＋”に
は、バイアス発生回路３２により発生されたバイアス電
圧ＶB が入力される。
【００２０】バイアス回路３２は、抵抗素子Ｒ５，Ｒ６
およびキャパシタＣ２により構成されている。抵抗素子
Ｒ５とＲ６は、電源電圧ＶCCと接地電位ＧＮＤとの間に
直列に接続されている。キャパシタＣ２は抵抗素子Ｒ６
と並列に接続されている。即ち、バイアス電圧ＶB は、
抵抗素子Ｒ５とＲ６により生じた分圧電圧であり、抵抗
素子Ｒ５およびＲ６の抵抗値を変更することにより、バ
イアス電圧ＶB の電圧値を制御できる。キャパシタＣ２
は、バイアス電圧ＶB の高周波数ノイズを抑制するため
に設けられている。
およびキャパシタＣ２により構成されている。抵抗素子
Ｒ５とＲ６は、電源電圧ＶCCと接地電位ＧＮＤとの間に
直列に接続されている。キャパシタＣ２は抵抗素子Ｒ６
と並列に接続されている。即ち、バイアス電圧ＶB は、
抵抗素子Ｒ５とＲ６により生じた分圧電圧であり、抵抗
素子Ｒ５およびＲ６の抵抗値を変更することにより、バ
イアス電圧ＶB の電圧値を制御できる。キャパシタＣ２
は、バイアス電圧ＶB の高周波数ノイズを抑制するため
に設けられている。
【００２１】ローパスフィルタ３０において、抵抗素子
Ｒ３とキャパシタＣ１が直列接続されて、抵抗素子Ｒ４
と並列に接続されている。これらの素子から構成された
フィードバック経路が差動増幅回路ＡＭＰ１の出力端子
と反転入力端子“−”間に接続されている。周波数比較
回路２０からの誤差信号ＦＤＯおよび位相比較回路１０
からの誤差信号ＰＤＯが差動増幅回路ＡＭＰ１の反転入
力端子“−”において加算され、加算の結果信号ＳD が
発生され、差動増幅回路ＡＭＰ１の反転入力端子“−”
に入力される。加算結果信号ＳD に含まれている高周波
数成分は、差動増幅回路ＡＭＰ１において除去され、低
周波数成分のみが含まれる信号ＳC が発生され、制御信
号としてＶＣＯ６０に入力される。ＶＣＯ６０により、
所定の周波数と位相を持つクロック信号ＳＣＬＫが発生
される。
Ｒ３とキャパシタＣ１が直列接続されて、抵抗素子Ｒ４
と並列に接続されている。これらの素子から構成された
フィードバック経路が差動増幅回路ＡＭＰ１の出力端子
と反転入力端子“−”間に接続されている。周波数比較
回路２０からの誤差信号ＦＤＯおよび位相比較回路１０
からの誤差信号ＰＤＯが差動増幅回路ＡＭＰ１の反転入
力端子“−”において加算され、加算の結果信号ＳD が
発生され、差動増幅回路ＡＭＰ１の反転入力端子“−”
に入力される。加算結果信号ＳD に含まれている高周波
数成分は、差動増幅回路ＡＭＰ１において除去され、低
周波数成分のみが含まれる信号ＳC が発生され、制御信
号としてＶＣＯ６０に入力される。ＶＣＯ６０により、
所定の周波数と位相を持つクロック信号ＳＣＬＫが発生
される。
【００２２】図３は現在、一般的に使用されている位相
比較回路１０の一構成例を示す回路図である。図示のよ
うに、この位相比較回路１０は、ＤフリップフロップＤ
ＦＦ１，ＤＦＦ２，ＤＦＦ３、インバータＩＮＶ１、エ
クスクルーシブＮＯＲゲートＥＸＮＲ１、エクスクルー
シブＯＲゲートＥＸＯＲ１、ｐＭＯＳトランジスタＰＴ
１およびｎＭＯＳトランジスタＮＴ１により構成されて
いる。
比較回路１０の一構成例を示す回路図である。図示のよ
うに、この位相比較回路１０は、ＤフリップフロップＤ
ＦＦ１，ＤＦＦ２，ＤＦＦ３、インバータＩＮＶ１、エ
クスクルーシブＮＯＲゲートＥＸＮＲ１、エクスクルー
シブＯＲゲートＥＸＯＲ１、ｐＭＯＳトランジスタＰＴ
１およびｎＭＯＳトランジスタＮＴ１により構成されて
いる。
【００２３】ＤフリップフロップＤＦＦ１の入力端子
に、入力信号ＳIN、例えば光検出回路で検出したＥＦＭ
データが入力される。ＤフリップフロップＤＦＦ１のク
ロック入力端子に、クロック信号ＰＬＣＫが入力され
る。
に、入力信号ＳIN、例えば光検出回路で検出したＥＦＭ
データが入力される。ＤフリップフロップＤＦＦ１のク
ロック入力端子に、クロック信号ＰＬＣＫが入力され
る。
【００２４】ＤフリップフロップＤＦＦ１，ＤＦＦ２お
よびＤＦＦ３は直列に接続されている。即ち、Ｄフリッ
プフロップＤＦＦ１の出力端子ＱがＤフリップフロップ
ＤＦＦ２の入力端子Ｄに接続され、Ｄフリップフロップ
ＤＦＦ２の出力端子ＱがＤフリップフロップＤＦＦ３の
入力端子Ｄに接続されている。ＤフリップフロップＤＦ
Ｆ２のクロック入力端子に、クロック信号ＰＬＣＫの反
転信号が入力され、ＤフリップフロップＤＦＦ３のクロ
ック入力端子に、クロック信号ＰＬＣＫが入力される。
よびＤＦＦ３は直列に接続されている。即ち、Ｄフリッ
プフロップＤＦＦ１の出力端子ＱがＤフリップフロップ
ＤＦＦ２の入力端子Ｄに接続され、Ｄフリップフロップ
ＤＦＦ２の出力端子ＱがＤフリップフロップＤＦＦ３の
入力端子Ｄに接続されている。ＤフリップフロップＤＦ
Ｆ２のクロック入力端子に、クロック信号ＰＬＣＫの反
転信号が入力され、ＤフリップフロップＤＦＦ３のクロ
ック入力端子に、クロック信号ＰＬＣＫが入力される。
【００２５】入力信号ＳINとＤフリップフロップＤＦＦ
１の出力信号がそれぞれエクスクルーシブＮＯＲゲート
ＥＸＮＲ１に入力され、エクスクルーシブＮＯＲゲート
ＥＸＮＲ１の出力信号がｐＭＯＳトランジスタＰＴ１の
ゲートに印加されている。ＤフリップフロップＤＦＦ２
の出力信号とＤフリップフロップＤＦＦ３の出力信号が
それぞれエクスクルーシブＯＲゲートＥＸＯＲ１に入力
され、エクスクルーシブＯＲゲートＥＸＯＲ１の出力信
号がｎＭＯＳトランジスタＮＴ１のゲートに印加され
る。
１の出力信号がそれぞれエクスクルーシブＮＯＲゲート
ＥＸＮＲ１に入力され、エクスクルーシブＮＯＲゲート
ＥＸＮＲ１の出力信号がｐＭＯＳトランジスタＰＴ１の
ゲートに印加されている。ＤフリップフロップＤＦＦ２
の出力信号とＤフリップフロップＤＦＦ３の出力信号が
それぞれエクスクルーシブＯＲゲートＥＸＯＲ１に入力
され、エクスクルーシブＯＲゲートＥＸＯＲ１の出力信
号がｎＭＯＳトランジスタＮＴ１のゲートに印加され
る。
【００２６】ｐＭＯＳトランジスタＰＴ１とｎＭＯＳト
ランジスタＮＴ１は、電源電圧ＶCCと接地電位ＧＮＤと
の間に直列に接続されている。即ち、ｐＭＯＳトランジ
スタＰＴ１のソースが電源電圧ＶCCに接続され、ドレイ
ンがｎＭＯＳトランジスタＮＴ１のドレインと接続さ
れ、ｎＭＯＳトランジスタＮＴ１のソースが接地されて
いる。ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジ
スタＮＴ１のドレイン同士の接続点が、位相比較回路１
０の出力端子を構成しており、当該出力端子から位相誤
差信号ＰＤＯが出力される。
ランジスタＮＴ１は、電源電圧ＶCCと接地電位ＧＮＤと
の間に直列に接続されている。即ち、ｐＭＯＳトランジ
スタＰＴ１のソースが電源電圧ＶCCに接続され、ドレイ
ンがｎＭＯＳトランジスタＮＴ１のドレインと接続さ
れ、ｎＭＯＳトランジスタＮＴ１のソースが接地されて
いる。ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジ
スタＮＴ１のドレイン同士の接続点が、位相比較回路１
０の出力端子を構成しており、当該出力端子から位相誤
差信号ＰＤＯが出力される。
【００２７】例えば、エクスクルーシブＮＯＲゲートＥ
ＸＮＲ１の出力端子およびエクスクルーシブＯＲゲート
ＥＸＯＲ１の出力端子がともにローレベルに保持されて
いるとき、ｐＭＯＳトランジスタＰＴ１がオン状態、ｎ
ＭＯＳトランジスタＮＴ１がオフ状態にそれぞれに設定
されるので、誤差信号ＰＤＯがハイレベル、即ち、電源
電圧ＶCCレベルに保持される。一方、エクスクルーシブ
ＮＯＲゲートＥＸＮＲ１の出力端子およびエクスクルー
シブＯＲゲートＥＸＯＲ１の出力端子がともにハイレベ
ルに保持されているとき、ｐＭＯＳトランジスタＰＴ１
がオフ状態、ｎＭＯＳトランジスタＮＴ１がオン状態に
それぞれに設定されるので、誤差信号ＰＤＯがローレベ
ル、即ち、接地電位ＧＮＤレベルに保持される。
ＸＮＲ１の出力端子およびエクスクルーシブＯＲゲート
ＥＸＯＲ１の出力端子がともにローレベルに保持されて
いるとき、ｐＭＯＳトランジスタＰＴ１がオン状態、ｎ
ＭＯＳトランジスタＮＴ１がオフ状態にそれぞれに設定
されるので、誤差信号ＰＤＯがハイレベル、即ち、電源
電圧ＶCCレベルに保持される。一方、エクスクルーシブ
ＮＯＲゲートＥＸＮＲ１の出力端子およびエクスクルー
シブＯＲゲートＥＸＯＲ１の出力端子がともにハイレベ
ルに保持されているとき、ｐＭＯＳトランジスタＰＴ１
がオフ状態、ｎＭＯＳトランジスタＮＴ１がオン状態に
それぞれに設定されるので、誤差信号ＰＤＯがローレベ
ル、即ち、接地電位ＧＮＤレベルに保持される。
【００２８】なお、ＤフリップフロップＤＦＦ１の出力
信号ＳOUT が再生されたＥＦＭデータとして、外部に出
力される。また、クロック信号ＰＬＣＫの同相信号は、
クロック信号ＣＫとして外部に供給される。
信号ＳOUT が再生されたＥＦＭデータとして、外部に出
力される。また、クロック信号ＰＬＣＫの同相信号は、
クロック信号ＣＫとして外部に供給される。
【００２９】図４は図３に示す位相比較回路１０の波形
図である。以下、図４を参照しつつ、本例の位相比較回
路１０の動作を説明する。図４において、入力信号
ＳIN、即ちＥＦＭデータは異なる幅を持つパルス信号で
ある。当該入力信号ＳINの各変化エッジ（立ち上がりエ
ッジおよび立ち下がりエッジ）においては、位相比較回
路１０から誤差信号ＰＤＯが出力される。
図である。以下、図４を参照しつつ、本例の位相比較回
路１０の動作を説明する。図４において、入力信号
ＳIN、即ちＥＦＭデータは異なる幅を持つパルス信号で
ある。当該入力信号ＳINの各変化エッジ（立ち上がりエ
ッジおよび立ち下がりエッジ）においては、位相比較回
路１０から誤差信号ＰＤＯが出力される。
【００３０】図示のように、入力信号ＳINの変化エッジ
Ａ、即ち、ハイレベルからローレベルへの立ち下がりエ
ッジにおいて、誤差信号ＰＤＯがローレベルからハイレ
ベルに切り換えられる。クロック信号ＰＬＣＫの次の立
ち上がりエッジまで、誤差信号ＰＤＯがハイレベルに保
持される。クロック信号ＰＬＣＫの次の立ち上がりエッ
ジにおいて、誤差信号ＰＤＯが基準レベルＶＲＥＦに保
持される。そして、クロック信号ＰＬＣＫの立ち下がり
エッジから、半周期の間に誤差信号ＰＤＯがローレベル
に保持される。
Ａ、即ち、ハイレベルからローレベルへの立ち下がりエ
ッジにおいて、誤差信号ＰＤＯがローレベルからハイレ
ベルに切り換えられる。クロック信号ＰＬＣＫの次の立
ち上がりエッジまで、誤差信号ＰＤＯがハイレベルに保
持される。クロック信号ＰＬＣＫの次の立ち上がりエッ
ジにおいて、誤差信号ＰＤＯが基準レベルＶＲＥＦに保
持される。そして、クロック信号ＰＬＣＫの立ち下がり
エッジから、半周期の間に誤差信号ＰＤＯがローレベル
に保持される。
【００３１】入力信号ＳINの変化エッジＢ、即ち立ち上
がりエッジにおいて、クロック信号ＰＬＣＫが入力信号
ＳINの変化エッジに同期して立ち下がる。クロック信号
ＰＬＣＫの立ち下がりエッジに伴って、誤差信号ＰＤＯ
がローレベルからハイレベルに切り換えられる。そし
て、クロック信号ＰＬＣＫの立ち上がりエッジにおい
て、誤差信号ＰＤＯが基準レベルＶＲＥＦに切り換えら
れる。次のクロック信号ＰＬＣＫの立ち下がりエッジに
応じて、誤差信号ＰＤＯがローレベルに切り換えられ、
クロック信号ＰＬＣＫの半周期の間、誤差信号ＰＤＯが
ローレベルに保持される。
がりエッジにおいて、クロック信号ＰＬＣＫが入力信号
ＳINの変化エッジに同期して立ち下がる。クロック信号
ＰＬＣＫの立ち下がりエッジに伴って、誤差信号ＰＤＯ
がローレベルからハイレベルに切り換えられる。そし
て、クロック信号ＰＬＣＫの立ち上がりエッジにおい
て、誤差信号ＰＤＯが基準レベルＶＲＥＦに切り換えら
れる。次のクロック信号ＰＬＣＫの立ち下がりエッジに
応じて、誤差信号ＰＤＯがローレベルに切り換えられ、
クロック信号ＰＬＣＫの半周期の間、誤差信号ＰＤＯが
ローレベルに保持される。
【００３２】入力信号ＳINの変化エッジＣ、即ち立ち下
がりエッジにおいて、誤差信号ＰＤＯがローレベルから
ハイレベルに切り換えられ、次のクロック信号ＰＬＣＫ
の立ち上がりエッジにより、基準レベルＶＲＥＦに切り
換えられる。そして、次のクロック信号ＰＬＣＫの立ち
下がりエッジにおいて、誤差信号ＰＤＯがローレベルに
切り換えられ、クロック信号ＰＬＣＫの半周期の間、ロ
ーレベルに保持される。
がりエッジにおいて、誤差信号ＰＤＯがローレベルから
ハイレベルに切り換えられ、次のクロック信号ＰＬＣＫ
の立ち上がりエッジにより、基準レベルＶＲＥＦに切り
換えられる。そして、次のクロック信号ＰＬＣＫの立ち
下がりエッジにおいて、誤差信号ＰＤＯがローレベルに
切り換えられ、クロック信号ＰＬＣＫの半周期の間、ロ
ーレベルに保持される。
【００３３】図４のように得られた誤差信号ＰＤＯが図
２に示すローパスフィルタ３０により積分され、即ち、
高周波成分が除去されると、ＶＣＯ６０の発振周波数を
制御する制御信号として使用できる。しかし、この場合
に、積分処理を行うため、制御信号のレスポンスが遅く
なる。高速なＣＤまたはＤＶＤの読み出しに対応するた
めに、読み出し装置の応答特性を改善することが必要で
ある。
２に示すローパスフィルタ３０により積分され、即ち、
高周波成分が除去されると、ＶＣＯ６０の発振周波数を
制御する制御信号として使用できる。しかし、この場合
に、積分処理を行うため、制御信号のレスポンスが遅く
なる。高速なＣＤまたはＤＶＤの読み出しに対応するた
めに、読み出し装置の応答特性を改善することが必要で
ある。
【００３４】位相比較回路の第１の実施例 図５は、本発明の位相比較回路１００の一構成例を示す
回路図である。図示のように、本例の位相比較回路１０
０は、電圧制御遅延バッファ１１０、立ち上がりエッジ
検出回路１２０、立ち下がりエッジ検出回路１３０、位
相検出回路１５０−１，１５０−２、チャージポンプ回
路１６０、ＯＲゲート１８０およびシフトレジスタ１９
０により構成されている。入力信号ＳINは、例えば、光
検出回路により検出されたＥＦＭデータである。
回路図である。図示のように、本例の位相比較回路１０
０は、電圧制御遅延バッファ１１０、立ち上がりエッジ
検出回路１２０、立ち下がりエッジ検出回路１３０、位
相検出回路１５０−１，１５０−２、チャージポンプ回
路１６０、ＯＲゲート１８０およびシフトレジスタ１９
０により構成されている。入力信号ＳINは、例えば、光
検出回路により検出されたＥＦＭデータである。
【００３５】電圧制御遅延バッファ（以下、単に遅延バ
ッファという）１１０は、入力された電圧制御信号ＳVC
に応じて、入力信号ＳINに遅延時間Δｔ１を与える。な
お、ここで、ＶＣＯの出力信号に基づき生成されるクロ
ック信号ＰＬＣＫの周期をＴとすると、遅延バッファ１
１０の遅延時間Δｔ１は、次式を満たす。
ッファという）１１０は、入力された電圧制御信号ＳVC
に応じて、入力信号ＳINに遅延時間Δｔ１を与える。な
お、ここで、ＶＣＯの出力信号に基づき生成されるクロ
ック信号ＰＬＣＫの周期をＴとすると、遅延バッファ１
１０の遅延時間Δｔ１は、次式を満たす。
【００３６】
【数１】 ０．５Ｔ＜Δｔ１＜０．７５Ｔ …（１）
【００３７】立ち上がりエッジ検出回路１２０および立
ち下がりエッジ検出回路１３０は、それぞれ入力信号Ｓ
INの立ち上がりエッジおよび立ち下がりエッジを検出す
る。検出した立ち上がりエッジおよび立ち下がりエッジ
のタイミングに応じて、立ち上がりエッジ検出信号ＳE1
および立ち下がりエッジ検出信号ＳE2をそれぞれ発生
し、位相検出回路１５０−１，１５０−２に供給する。
ち下がりエッジ検出回路１３０は、それぞれ入力信号Ｓ
INの立ち上がりエッジおよび立ち下がりエッジを検出す
る。検出した立ち上がりエッジおよび立ち下がりエッジ
のタイミングに応じて、立ち上がりエッジ検出信号ＳE1
および立ち下がりエッジ検出信号ＳE2をそれぞれ発生
し、位相検出回路１５０−１，１５０−２に供給する。
【００３８】図示のように、立ち上がりエッジ検出回路
１２０は、ＡＮＤゲート１２２およびＤフリップフロッ
プ１２４により構成されている。立ち下がりエッジ検出
回路１３０は、ＡＮＤゲート１３２、Ｄフリップフロッ
プ１３４およびインバータ１３６により構成されてい
る。
１２０は、ＡＮＤゲート１２２およびＤフリップフロッ
プ１２４により構成されている。立ち下がりエッジ検出
回路１３０は、ＡＮＤゲート１３２、Ｄフリップフロッ
プ１３４およびインバータ１３６により構成されてい
る。
【００３９】立ち上がりエッジ検出回路１２０におい
て、ＡＮＤゲート１２２の一方の入力端子に入力信号Ｓ
INが入力され、他方の入力端子に立ち下がりエッジ検出
回路１３０を構成するＤフリップフロップ１３４の反転
出力端子Ｑｚの出力信号が入力される。立ち下がりエッ
ジ検出回路１３０において、ＡＮＤゲート１３２の一方
の入力端子にインバータ１３６の出力信号が入力され、
他方の入力端子に立ち上がりエッジ検出回路１２０を構
成するＤフリップフロップ１２４の反転出力端子Ｑｚの
出力信号が入力される。インバータ１３６の入力端子に
入力信号ＳINが印加される。Ｄフリップフロップ１２４
の出力端子Ｑの出力信号が立ち上がりエッジ検出信号Ｓ
E1として位相検出回路１５０−１に出力され、Ｄフリッ
プフロップ１３４の出力端子Ｑの出力信号が立ち下がり
エッジ検出信号ＳE2として位相検出回路１５０−２に出
力される。
て、ＡＮＤゲート１２２の一方の入力端子に入力信号Ｓ
INが入力され、他方の入力端子に立ち下がりエッジ検出
回路１３０を構成するＤフリップフロップ１３４の反転
出力端子Ｑｚの出力信号が入力される。立ち下がりエッ
ジ検出回路１３０において、ＡＮＤゲート１３２の一方
の入力端子にインバータ１３６の出力信号が入力され、
他方の入力端子に立ち上がりエッジ検出回路１２０を構
成するＤフリップフロップ１２４の反転出力端子Ｑｚの
出力信号が入力される。インバータ１３６の入力端子に
入力信号ＳINが印加される。Ｄフリップフロップ１２４
の出力端子Ｑの出力信号が立ち上がりエッジ検出信号Ｓ
E1として位相検出回路１５０−１に出力され、Ｄフリッ
プフロップ１３４の出力端子Ｑの出力信号が立ち下がり
エッジ検出信号ＳE2として位相検出回路１５０−２に出
力される。
【００４０】立ち上がりエッジ検出信号ＳE1と立ち下が
りエッジ検出信号ＳE2はそれぞれＯＲゲート１８０に入
力される。ＯＲゲート１８０の出力信号はシフトレジス
タ１９０に入力される。シフトレジスタ１９０の出力信
号ＳR は、Ｄフリップフロップ１２４，１３４のリセッ
ト信号としてこれらＤフリップフロップに供給される。
りエッジ検出信号ＳE2はそれぞれＯＲゲート１８０に入
力される。ＯＲゲート１８０の出力信号はシフトレジス
タ１９０に入力される。シフトレジスタ１９０の出力信
号ＳR は、Ｄフリップフロップ１２４，１３４のリセッ
ト信号としてこれらＤフリップフロップに供給される。
【００４１】シフトレジスタ１９０には、ＯＲゲート１
８０の出力信号およびＶＣＯの出力信号に基づき生成さ
れるクロック信号ＰＬＣＫを入力し、ＯＲゲート１８０
の出力信号に対して所定の遅延時間Δｔ２を与えて、遅
延した信号ＳR をリセット信号としてＤフリップフロッ
プ１２４，１３４に出力する。
８０の出力信号およびＶＣＯの出力信号に基づき生成さ
れるクロック信号ＰＬＣＫを入力し、ＯＲゲート１８０
の出力信号に対して所定の遅延時間Δｔ２を与えて、遅
延した信号ＳR をリセット信号としてＤフリップフロッ
プ１２４，１３４に出力する。
【００４２】図６は、ＶＣＯ６０および遅延バッファ１
１０の一構成例を示す回路図である。図示のように、本
例のＶＣＯ６０は、例えば、奇数段のインバータを直列
接続して構成されたリング発振回路である。遅延バッフ
ァ１１０は、例えば、一段のバッファにより構成されて
いる。
１０の一構成例を示す回路図である。図示のように、本
例のＶＣＯ６０は、例えば、奇数段のインバータを直列
接続して構成されたリング発振回路である。遅延バッフ
ァ１１０は、例えば、一段のバッファにより構成されて
いる。
【００４３】ＶＣＯ６０および遅延バッファ１１０を構
成するインバータおよびバッファは発振制御回路６２か
らの制御信号に応じて、一段あたりの遅延時間が制御さ
れる。なお、発振制御回路６２は制御信号ＳC に応じ
て、例えば、出力する制御信号の電圧レベルを制御す
る。ＶＣＯ６０を構成するインバータおよび遅延バッフ
ァ１１０を構成するバッファのそれぞれの遅延時間が当
該制御信号の電圧レベルに応じて制御される。発振制御
回路６２に供給される制御信号ＳC は、例えば、図１に
示すＰＬＬ回路におけるローパスフィルタ３０の出力信
号であり、当該制御信号ＳC は位相比較回路１０および
周波数比較回路２０の出力信号に応じて設定される。
成するインバータおよびバッファは発振制御回路６２か
らの制御信号に応じて、一段あたりの遅延時間が制御さ
れる。なお、発振制御回路６２は制御信号ＳC に応じ
て、例えば、出力する制御信号の電圧レベルを制御す
る。ＶＣＯ６０を構成するインバータおよび遅延バッフ
ァ１１０を構成するバッファのそれぞれの遅延時間が当
該制御信号の電圧レベルに応じて制御される。発振制御
回路６２に供給される制御信号ＳC は、例えば、図１に
示すＰＬＬ回路におけるローパスフィルタ３０の出力信
号であり、当該制御信号ＳC は位相比較回路１０および
周波数比較回路２０の出力信号に応じて設定される。
【００４４】このため、ＶＣＯ６０を構成する奇数段の
インバータの各段の遅延時間が位相比較回路１０または
周波数比較回路２０の比較結果に応じて設定されるの
で、ＶＣＯ６０により発生されるクロック信号ＳＣＬ
Ｋ、並びにその信号に基づき生成されクロック信号ＰＬ
ＣＫの発振周波数および位相は、それぞれ所定の値に制
御される。同様に、位相比較回路１０および周波数比較
回路２０の出力信号に応じて遅延バッファ１１０の遅延
時間が制御される。
インバータの各段の遅延時間が位相比較回路１０または
周波数比較回路２０の比較結果に応じて設定されるの
で、ＶＣＯ６０により発生されるクロック信号ＳＣＬ
Ｋ、並びにその信号に基づき生成されクロック信号ＰＬ
ＣＫの発振周波数および位相は、それぞれ所定の値に制
御される。同様に、位相比較回路１０および周波数比較
回路２０の出力信号に応じて遅延バッファ１１０の遅延
時間が制御される。
【００４５】図７は、シフトレジスタ１９０の一構成例
を示す回路図である。図示のように、本例のシフトレジ
スタ１９０は、Ｄフリップフロップ１９１，１９２，１
９３およびインバータ１９４により構成されている。
を示す回路図である。図示のように、本例のシフトレジ
スタ１９０は、Ｄフリップフロップ１９１，１９２，１
９３およびインバータ１９４により構成されている。
【００４６】Ｄフリップフロップ１９１，１９２および
１９３が直列に接続されている。Ｄフリップフロップ１
９１の入力端子に図５に示すＯＲゲート１８０の出力信
号Ｓ ORが入力され、クロック入力端子にクロック信号Ｐ
ＬＣＫが入力される。Ｄフリップフロップ１９２の入力
端子がＤフリップフロップ１９１の出力端子Ｑに接続さ
れ、クロック入力端子にクロック信号ＰＬＣＫが入力さ
れる。Ｄフリップフロップ１９３の入力端子がＤフリッ
プフロップ１９２の出力端子Ｑに接続され、クロック入
力端子に、インバータ１９４の出力信号、即ち、クロッ
ク信号ＰＬＣＫの反転信号が入力される。Ｄフリップフ
ロップ１９３の反転出力端子Ｑｚからの出力信号ＳR が
立ち上がりエッジ検出回路１２０および立ち下がりエッ
ジ検出回路１３０を構成するＤフリップフロップ１２
４，１３４のリセット信号として、これらのＤフリップ
フロップに供給される。
１９３が直列に接続されている。Ｄフリップフロップ１
９１の入力端子に図５に示すＯＲゲート１８０の出力信
号Ｓ ORが入力され、クロック入力端子にクロック信号Ｐ
ＬＣＫが入力される。Ｄフリップフロップ１９２の入力
端子がＤフリップフロップ１９１の出力端子Ｑに接続さ
れ、クロック入力端子にクロック信号ＰＬＣＫが入力さ
れる。Ｄフリップフロップ１９３の入力端子がＤフリッ
プフロップ１９２の出力端子Ｑに接続され、クロック入
力端子に、インバータ１９４の出力信号、即ち、クロッ
ク信号ＰＬＣＫの反転信号が入力される。Ｄフリップフ
ロップ１９３の反転出力端子Ｑｚからの出力信号ＳR が
立ち上がりエッジ検出回路１２０および立ち下がりエッ
ジ検出回路１３０を構成するＤフリップフロップ１２
４，１３４のリセット信号として、これらのＤフリップ
フロップに供給される。
【００４７】立ち上がりエッジ検出回路１２０および立
ち下がりエッジ検出回路１３０を構成するＤフリップフ
ロップ１２４と１３４は、動作開始時にリセットされる
ので、その際、立ち上がりエッジ検出信号ＳE1および立
ち下がりエッジ検出信号ＳE2はともにローレベルに保持
される。入力信号ＳINの立ち上がりエッジまたは立ち下
がりエッジの何れかが検出されると、立ち上がりエッジ
検出信号ＳE1または立ち下がりエッジ検出信号ＳE2の何
れかがローレベルからハイレベルに切り換えられる。こ
れに応じて、ＯＲゲート１８０の出力信号ＳORもローレ
ベルからハイレベルに切り換わる。
ち下がりエッジ検出回路１３０を構成するＤフリップフ
ロップ１２４と１３４は、動作開始時にリセットされる
ので、その際、立ち上がりエッジ検出信号ＳE1および立
ち下がりエッジ検出信号ＳE2はともにローレベルに保持
される。入力信号ＳINの立ち上がりエッジまたは立ち下
がりエッジの何れかが検出されると、立ち上がりエッジ
検出信号ＳE1または立ち下がりエッジ検出信号ＳE2の何
れかがローレベルからハイレベルに切り換えられる。こ
れに応じて、ＯＲゲート１８０の出力信号ＳORもローレ
ベルからハイレベルに切り換わる。
【００４８】シフトレジスタ１９０において、入力信号
ＳORが立ち上がったあと、クロック信号ＰＬＣＫの立ち
上がりエッジでＤフリップフロップ１９１の出力信号が
立ち上がり、そして、クロック信号ＰＬＣＫの次回の立
ち上がりエッジにおいてＤフリップフロップ１９２の出
力信号も立ち上がる。さらに、クロック信号ＰＬＣＫの
立ち下がりエッジにおいて、インバータ１９４の出力信
号が立ち上がり、これに応じてＤフリップフロップ１９
３の出力信号が立ち上がると同時に、その反転出力端子
Ｑｚの出力信号が立ち下がる。
ＳORが立ち上がったあと、クロック信号ＰＬＣＫの立ち
上がりエッジでＤフリップフロップ１９１の出力信号が
立ち上がり、そして、クロック信号ＰＬＣＫの次回の立
ち上がりエッジにおいてＤフリップフロップ１９２の出
力信号も立ち上がる。さらに、クロック信号ＰＬＣＫの
立ち下がりエッジにおいて、インバータ１９４の出力信
号が立ち上がり、これに応じてＤフリップフロップ１９
３の出力信号が立ち上がると同時に、その反転出力端子
Ｑｚの出力信号が立ち下がる。
【００４９】このように、ＯＲゲート１８０の出力信号
ＳORが立ち上がったあと、シフトレジスタ１９０によ
り、ほぼ１．５Ｔだけ遅延した後、出力信号ＳR がハイ
レベルからローレベルに切り換えられる。なお、ここ
で、Ｔはクロック信号ＰＬＣＫの周期である。シフトレ
ジスタ１９０を構成するＤフリップフロップの段数を変
えることにより、シフトレジスタ１９０の遅延時間を調
整することが可能である。シフトレジスタ１９０の出力
信号ＳR がローレベルに設定されると、立ち上がりエッ
ジ検出回路１２０および立ち下がりエッジ検出回路１３
０のＤフリップフロップ１２４および１３４がリセット
されるので、ＯＲゲート１８０の出力信号ＳORがローレ
ベルに切り換えられる。これに応じて、シフトレジスタ
１９０を構成する各Ｄフリップフロップ１９１，１９２
および１９３が初期状態にリセットされる。
ＳORが立ち上がったあと、シフトレジスタ１９０によ
り、ほぼ１．５Ｔだけ遅延した後、出力信号ＳR がハイ
レベルからローレベルに切り換えられる。なお、ここ
で、Ｔはクロック信号ＰＬＣＫの周期である。シフトレ
ジスタ１９０を構成するＤフリップフロップの段数を変
えることにより、シフトレジスタ１９０の遅延時間を調
整することが可能である。シフトレジスタ１９０の出力
信号ＳR がローレベルに設定されると、立ち上がりエッ
ジ検出回路１２０および立ち下がりエッジ検出回路１３
０のＤフリップフロップ１２４および１３４がリセット
されるので、ＯＲゲート１８０の出力信号ＳORがローレ
ベルに切り換えられる。これに応じて、シフトレジスタ
１９０を構成する各Ｄフリップフロップ１９１，１９２
および１９３が初期状態にリセットされる。
【００５０】図５に示す位相比較回路１００において、
位相検出回路１５０−１は、Ｄフリップフロップ１５
１，１５２およびＮＡＮＤゲート１５３により構成され
ている。Ｄフリップフロップ１５１の入力端子Ｄは電源
電圧ＶCCに接続されている。クロック入力端子には遅延
バッファ１１０の出力信号ＳD1が入力される。Ｄフリッ
プフロップ１５２の入力端子Ｄも電源電圧ＶCCに接続さ
れ、クロック入力端子には、クロック信号ＰＬＣＫが入
力される。
位相検出回路１５０−１は、Ｄフリップフロップ１５
１，１５２およびＮＡＮＤゲート１５３により構成され
ている。Ｄフリップフロップ１５１の入力端子Ｄは電源
電圧ＶCCに接続されている。クロック入力端子には遅延
バッファ１１０の出力信号ＳD1が入力される。Ｄフリッ
プフロップ１５２の入力端子Ｄも電源電圧ＶCCに接続さ
れ、クロック入力端子には、クロック信号ＰＬＣＫが入
力される。
【００５１】ＮＡＮＤゲート１５３は３入力のＮＡＮＤ
ゲートであり、１つの入力端子に立ち上がりエッジ検出
回路１２０のエッジ検出信号ＳE1が入力され、他の二つ
の入力端子にはＤフリップフロップ１５１および１５２
の出力信号がそれぞれ入力される。ＮＡＮＤゲート１５
３の出力信号ＳR1がリセット信号として、Ｄフリップフ
ロップ１５１および１５２に供給される。
ゲートであり、１つの入力端子に立ち上がりエッジ検出
回路１２０のエッジ検出信号ＳE1が入力され、他の二つ
の入力端子にはＤフリップフロップ１５１および１５２
の出力信号がそれぞれ入力される。ＮＡＮＤゲート１５
３の出力信号ＳR1がリセット信号として、Ｄフリップフ
ロップ１５１および１５２に供給される。
【００５２】初期状態においては、Ｄフリップフロップ
１５１および１５２がリセットされ、出力信号Ｑがとも
にローレベルに保持される。遅延バッファ１１０の出力
信号ＳD1の立ち上がりエッジにおいて、Ｄフリップフロ
ップ１５１の出力信号が立ち上がる。また、クロック信
号ＰＬＣＫの立ち上がりエッジにおいて、Ｄフリップフ
ロップ１５２の出力信号が立ち上がる。このとき、立ち
上がりエッジ検出回路１２０からのエッジ検出信号ＳE1
がハイレベルに保持されていると、ＮＡＮＤゲート１５
３の出力信号ＳR1がハイレベルからローレベルに切り換
えられ、これに応じてＤフリップフロップ１５１および
１５２がリセットされ、出力信号がローレベルに設定さ
れる。
１５１および１５２がリセットされ、出力信号Ｑがとも
にローレベルに保持される。遅延バッファ１１０の出力
信号ＳD1の立ち上がりエッジにおいて、Ｄフリップフロ
ップ１５１の出力信号が立ち上がる。また、クロック信
号ＰＬＣＫの立ち上がりエッジにおいて、Ｄフリップフ
ロップ１５２の出力信号が立ち上がる。このとき、立ち
上がりエッジ検出回路１２０からのエッジ検出信号ＳE1
がハイレベルに保持されていると、ＮＡＮＤゲート１５
３の出力信号ＳR1がハイレベルからローレベルに切り換
えられ、これに応じてＤフリップフロップ１５１および
１５２がリセットされ、出力信号がローレベルに設定さ
れる。
【００５３】図５に示すように、位相検出回路１５０−
２は、インバータ１５４、Ｄフリップフロップ１５５，
１５６およびＮＡＮＤゲート１５７により構成されてい
る。Ｄフリップフロップ１５５の入力端子Ｄは電源電圧
ＶCCに接続されている。クロック入力端子にはインバー
タ１５４の出力信号、即ち遅延バッファ１１０の出力信
号ＳD1の反転信号が入力される。Ｄフリップフロップ１
５６の入力端子Ｄも電源電圧ＶCCに接続され、クロック
入力端子には、クロック信号ＰＬＣＫが入力される。
２は、インバータ１５４、Ｄフリップフロップ１５５，
１５６およびＮＡＮＤゲート１５７により構成されてい
る。Ｄフリップフロップ１５５の入力端子Ｄは電源電圧
ＶCCに接続されている。クロック入力端子にはインバー
タ１５４の出力信号、即ち遅延バッファ１１０の出力信
号ＳD1の反転信号が入力される。Ｄフリップフロップ１
５６の入力端子Ｄも電源電圧ＶCCに接続され、クロック
入力端子には、クロック信号ＰＬＣＫが入力される。
【００５４】ＮＡＮＤゲート１５７は３入力のＮＡＮＤ
ゲートであり、１つの入力端子に立ち下がりエッジ検出
回路１３０のエッジ検出信号ＳE2が入力され、他の二つ
の入力端子にはＤフリップフロップ１５５および１５６
の出力信号がそれぞれ入力される。ＮＡＮＤゲート１５
７の出力信号ＳR2がリセット信号として、Ｄフリップフ
ロップ１５５および１５６に供給される。
ゲートであり、１つの入力端子に立ち下がりエッジ検出
回路１３０のエッジ検出信号ＳE2が入力され、他の二つ
の入力端子にはＤフリップフロップ１５５および１５６
の出力信号がそれぞれ入力される。ＮＡＮＤゲート１５
７の出力信号ＳR2がリセット信号として、Ｄフリップフ
ロップ１５５および１５６に供給される。
【００５５】初期状態においては、Ｄフリップフロップ
１５５および１５６がリセットされ、出力信号Ｑがとも
にローレベルに保持される。遅延バッファ１１０の出力
信号ＳD1の立ち下がりエッジ、即ち、インバータ１５４
の出力信号が立ち上がりエッジにおいて、Ｄフリップフ
ロップ１５５の出力信号が立ち上がる。また、クロック
信号ＰＬＣＫの立ち上がりエッジにおいて、Ｄフリップ
フロップ１５６の出力信号が立ち上がる。このとき、立
ち下がりエッジ検出回路１３０からのエッジ検出信号Ｓ
E2がハイレベルに保持されていると、ＮＡＮＤゲート１
５７の出力信号ＳR2がハイレベルからローレベルに切り
換えられ、これに応じてＤフリップフロップ１５５およ
び１５６がリセットされ、出力信号がローレベルに設定
される。
１５５および１５６がリセットされ、出力信号Ｑがとも
にローレベルに保持される。遅延バッファ１１０の出力
信号ＳD1の立ち下がりエッジ、即ち、インバータ１５４
の出力信号が立ち上がりエッジにおいて、Ｄフリップフ
ロップ１５５の出力信号が立ち上がる。また、クロック
信号ＰＬＣＫの立ち上がりエッジにおいて、Ｄフリップ
フロップ１５６の出力信号が立ち上がる。このとき、立
ち下がりエッジ検出回路１３０からのエッジ検出信号Ｓ
E2がハイレベルに保持されていると、ＮＡＮＤゲート１
５７の出力信号ＳR2がハイレベルからローレベルに切り
換えられ、これに応じてＤフリップフロップ１５５およ
び１５６がリセットされ、出力信号がローレベルに設定
される。
【００５６】Ｄフリップフロップ１５１および１５５の
出力信号がチャージポンプ回路１６０のＯＲゲート１６
１に入力され、Ｄフリップフロップ１５２および１５６
の出力信号がチャージポンプ回路１６０のＯＲゲート１
６２に入力される。チャージポンプ回路１６０により、
位相検出回路１５０−１，１５０−２からの入力信号に
応じて位相誤差信号ＰＤＯが出力される。
出力信号がチャージポンプ回路１６０のＯＲゲート１６
１に入力され、Ｄフリップフロップ１５２および１５６
の出力信号がチャージポンプ回路１６０のＯＲゲート１
６２に入力される。チャージポンプ回路１６０により、
位相検出回路１５０−１，１５０−２からの入力信号に
応じて位相誤差信号ＰＤＯが出力される。
【００５７】図示のように、チャージポンプ回路１６０
において、ＯＲゲート１６１およびＯＲゲート１６２の
出力信号がともに同時スイッチ防止回路１６３に入力さ
れ、同時スイッチ防止回路１６３は、ＯＲゲート１６
１，１６２からの信号のタイミングを制御し、ｐＭＯＳ
トランジスタ１６４およびｎＭＯＳトランジスタ１６５
が同時にオン状態になることを防止する。
において、ＯＲゲート１６１およびＯＲゲート１６２の
出力信号がともに同時スイッチ防止回路１６３に入力さ
れ、同時スイッチ防止回路１６３は、ＯＲゲート１６
１，１６２からの信号のタイミングを制御し、ｐＭＯＳ
トランジスタ１６４およびｎＭＯＳトランジスタ１６５
が同時にオン状態になることを防止する。
【００５８】位相検出回路１５０−１により、例えば遅
延バッファ１１０からの遅延信号Ｓ D1の立ち上がりエッ
ジがクロック信号ＰＬＣＫの立ち上がりエッジより進ん
でいるとき、これらの信号の位相差に応じてＤフリップ
フロップ１５１からパルスが出力される。チャージポン
プ回路１６０において、当該パルスに応じたタイミング
でｐＭＯＳトランジスタ１６４がオン状態に設定され、
誤差信号ＰＤＯはその間ハイレベル、例えば、電源電圧
ＶCCレベルに保持される。
延バッファ１１０からの遅延信号Ｓ D1の立ち上がりエッ
ジがクロック信号ＰＬＣＫの立ち上がりエッジより進ん
でいるとき、これらの信号の位相差に応じてＤフリップ
フロップ１５１からパルスが出力される。チャージポン
プ回路１６０において、当該パルスに応じたタイミング
でｐＭＯＳトランジスタ１６４がオン状態に設定され、
誤差信号ＰＤＯはその間ハイレベル、例えば、電源電圧
ＶCCレベルに保持される。
【００５９】また、上記と同様に、位相検出回路１５０
−２により、例えば遅延バッファ１１０からの遅延信号
ＳD1の立ち下がりエッジがクロック信号ＰＬＣＫの立ち
上がりエッジより進んでいるとき、これらの信号の位相
差に応じてＤフリップフロップ１５５からパルスが出力
される。チャージポンプ回路１６０において、当該パル
スに応じたタイミングでｐＭＯＳトランジスタ１６４が
オン状態に設定され、誤差信号ＰＤＯはその間ハイレベ
ルに保持される。
−２により、例えば遅延バッファ１１０からの遅延信号
ＳD1の立ち下がりエッジがクロック信号ＰＬＣＫの立ち
上がりエッジより進んでいるとき、これらの信号の位相
差に応じてＤフリップフロップ１５５からパルスが出力
される。チャージポンプ回路１６０において、当該パル
スに応じたタイミングでｐＭＯＳトランジスタ１６４が
オン状態に設定され、誤差信号ＰＤＯはその間ハイレベ
ルに保持される。
【００６０】逆に、遅延バッファ１１０からの遅延信号
ＳD1の立ち上がりエッジがクロック信号ＰＬＣＫの立ち
上がりエッジより遅れているとき、これらの信号の位相
差に応じて、Ｄフリップフロップ１５２からパルスが出
力される。チャージポンプ回路１６０において、当該パ
ルスに応じたタイミングでｎＭＯＳトランジスタ１６５
がオン状態に設定され、誤差信号ＰＤＯはその間にロー
レベル、例えば、接地電位ＧＮＤレベルに保持される。
ＳD1の立ち上がりエッジがクロック信号ＰＬＣＫの立ち
上がりエッジより遅れているとき、これらの信号の位相
差に応じて、Ｄフリップフロップ１５２からパルスが出
力される。チャージポンプ回路１６０において、当該パ
ルスに応じたタイミングでｎＭＯＳトランジスタ１６５
がオン状態に設定され、誤差信号ＰＤＯはその間にロー
レベル、例えば、接地電位ＧＮＤレベルに保持される。
【００６１】また、遅延バッファ１１０からの遅延信号
ＳD1の立ち下がりエッジがクロック信号ＰＬＣＫが立ち
上がりエッジより遅れているとき、これらの信号の位相
差に応じて、Ｄフリップフロップ１５６からパルスが出
力される。チャージポンプ回路１６０において、当該パ
ルスに応じたタイミングでｎＭＯＳトランジスタ１６５
がオン状態に設定され、誤差信号ＰＤＯはその間にロー
レベルに保持される。
ＳD1の立ち下がりエッジがクロック信号ＰＬＣＫが立ち
上がりエッジより遅れているとき、これらの信号の位相
差に応じて、Ｄフリップフロップ１５６からパルスが出
力される。チャージポンプ回路１６０において、当該パ
ルスに応じたタイミングでｎＭＯＳトランジスタ１６５
がオン状態に設定され、誤差信号ＰＤＯはその間にロー
レベルに保持される。
【００６２】誤差信号ＰＤＯがハイレベルまたはローレ
ベル以外のとき、チャージポンプ回路１６０において
は、ｐＭＯＳトランジスタ１６４およびｎＭＯＳトラン
ジスタ１６５がともにオフ状態に保持されるので、誤差
信号ＰＤＯの出力端子がハイインピーダンス状態に保持
される。
ベル以外のとき、チャージポンプ回路１６０において
は、ｐＭＯＳトランジスタ１６４およびｎＭＯＳトラン
ジスタ１６５がともにオフ状態に保持されるので、誤差
信号ＰＤＯの出力端子がハイインピーダンス状態に保持
される。
【００６３】図８は、図５に示す位相比較回路１００の
動作時の波形図である。以下、図８および図５を参照し
つつ、本例の位相比較回路１００の動作を説明する。図
８に示すように、入力信号ＳINに対して遅延バッファ１
１０の遅延時間Δｔ１だけ遅れた遅延信号ＳD1が出力さ
れる。また、立ち上がりエッジ検出回路１２０および立
ち下がりエッジ検出回路１３０により、入力信号ＳINの
立ち上がりエッジおよび立ち下がりエッジの時点に、そ
れぞれ幅Δｔ２のパルス信号、即ちエッジ検出信号
ＳE1，ＳE2が発生される。
動作時の波形図である。以下、図８および図５を参照し
つつ、本例の位相比較回路１００の動作を説明する。図
８に示すように、入力信号ＳINに対して遅延バッファ１
１０の遅延時間Δｔ１だけ遅れた遅延信号ＳD1が出力さ
れる。また、立ち上がりエッジ検出回路１２０および立
ち下がりエッジ検出回路１３０により、入力信号ＳINの
立ち上がりエッジおよび立ち下がりエッジの時点に、そ
れぞれ幅Δｔ２のパルス信号、即ちエッジ検出信号
ＳE1，ＳE2が発生される。
【００６４】位相検出回路１５０−１において、遅延信
号ＳD1の立ち上がりエッジとクロック信号ＰＬＣＫの立
ち上がりエッジとが比較され、位相検出回路１５０−２
において、遅延信号ＳD1の立ち下がりエッジとＶＣＯか
らのクロック信号ＰＬＣＫの立ち上がりエッジとが比較
される。比較結果に応じて、比較対象信号の位相差に応
じたパルス信号が発生され、チャージポンプ回路１６０
に供給されるので、チャージポンプ回路１６０により、
位相差に応じた幅を有する正または負のパルス信号を持
つ誤差信号ＰＤＯが出力される。
号ＳD1の立ち上がりエッジとクロック信号ＰＬＣＫの立
ち上がりエッジとが比較され、位相検出回路１５０−２
において、遅延信号ＳD1の立ち下がりエッジとＶＣＯか
らのクロック信号ＰＬＣＫの立ち上がりエッジとが比較
される。比較結果に応じて、比較対象信号の位相差に応
じたパルス信号が発生され、チャージポンプ回路１６０
に供給されるので、チャージポンプ回路１６０により、
位相差に応じた幅を有する正または負のパルス信号を持
つ誤差信号ＰＤＯが出力される。
【００６５】例えば、遅延信号ＳD1の位相がクロック信
号ＰＬＣＫより進んでいるとき、即ち、クロック信号Ｐ
ＬＣＫの位相が遅れているとき、チャージポンプ回路１
６０により、正のパルスが出力される。当該正のパルス
の幅は、遅延信号ＳD1とクロック信号ＰＬＣＫとの位相
差に対応する。逆に、遅延信号ＳD1の位相がクロック信
号ＰＬＣＫより遅れているとき、即ち、クロック信号Ｐ
ＬＣＫの位相が進んでいるとき、チャージポンプ回路１
６０により、負のパルスが出力される。当該負のパルス
の幅は、遅延信号ＳD1とクロック信号ＰＬＣＫとの位相
差に対応する。遅延信号ＳD1とクロック信号ＰＬＣＫが
同期しているとき、誤差信号ＰＤＯは出力されず、ハイ
インピーダンス状態に保持される。
号ＰＬＣＫより進んでいるとき、即ち、クロック信号Ｐ
ＬＣＫの位相が遅れているとき、チャージポンプ回路１
６０により、正のパルスが出力される。当該正のパルス
の幅は、遅延信号ＳD1とクロック信号ＰＬＣＫとの位相
差に対応する。逆に、遅延信号ＳD1の位相がクロック信
号ＰＬＣＫより遅れているとき、即ち、クロック信号Ｐ
ＬＣＫの位相が進んでいるとき、チャージポンプ回路１
６０により、負のパルスが出力される。当該負のパルス
の幅は、遅延信号ＳD1とクロック信号ＰＬＣＫとの位相
差に対応する。遅延信号ＳD1とクロック信号ＰＬＣＫが
同期しているとき、誤差信号ＰＤＯは出力されず、ハイ
インピーダンス状態に保持される。
【００６６】本例の位相比較回路１００を図１に示すＰ
ＬＬ回路に適用する場合に、図３に示す従来の位相比較
回路１０とは異なり、誤差信号ＰＤＯのパルス幅は位相
差に対応し、且つ位相の進みおよび遅れはパルスの極性
により表される。さらに、位相差がない場合に、誤差信
号ＰＤＯにパルスの出力がなく、ハイインピーダンス状
態に保持されるので、誤差信号ＰＤＯを直接用いてＶＣ
Ｏの発振周波数を制御することができる。このため、従
来のＰＬＬ回路における積分回路を必要とせず、ＰＬＬ
回路のレスポンスが速くなる。このため、ＣＤ、ＤＶＤ
再生装置における高速なデータ再生に対応できる高速な
応答特性を実現できる。
ＬＬ回路に適用する場合に、図３に示す従来の位相比較
回路１０とは異なり、誤差信号ＰＤＯのパルス幅は位相
差に対応し、且つ位相の進みおよび遅れはパルスの極性
により表される。さらに、位相差がない場合に、誤差信
号ＰＤＯにパルスの出力がなく、ハイインピーダンス状
態に保持されるので、誤差信号ＰＤＯを直接用いてＶＣ
Ｏの発振周波数を制御することができる。このため、従
来のＰＬＬ回路における積分回路を必要とせず、ＰＬＬ
回路のレスポンスが速くなる。このため、ＣＤ、ＤＶＤ
再生装置における高速なデータ再生に対応できる高速な
応答特性を実現できる。
【００６７】位相比較回路の第２の実施例 図９は、本発明の他の位相比較回路１００ａの概念を示
すブロック図である。図示のように、この位相比較回路
１００ａは、遅延バッファ１１０、立ち上がりエッジ検
出回路１２０、立ち下がりエッジ検出回路１３０、位相
検出制御回路（ＰＦＤ Ｃｏｎｔｒｏｌ）１４０、位相
検出回路（ＰＦＤ）１５０、チャージポンプ回路１６０
およびＡＮＤゲート１７０により構成されている。
すブロック図である。図示のように、この位相比較回路
１００ａは、遅延バッファ１１０、立ち上がりエッジ検
出回路１２０、立ち下がりエッジ検出回路１３０、位相
検出制御回路（ＰＦＤ Ｃｏｎｔｒｏｌ）１４０、位相
検出回路（ＰＦＤ）１５０、チャージポンプ回路１６０
およびＡＮＤゲート１７０により構成されている。
【００６８】遅延バッファ１１０は、入力された制御信
号ＳVCに応じて、入力信号ＳINに遅延時間Δｔを与え
る。制御信号ＳVCは、例えばＶＣＯの発振周波数を制御
する信号と同じである。遅延バッファ１１０により、入
力信号ＳINが時間Δｔだけ遅延され、遅延信号ＳD1が出
力される。
号ＳVCに応じて、入力信号ＳINに遅延時間Δｔを与え
る。制御信号ＳVCは、例えばＶＣＯの発振周波数を制御
する信号と同じである。遅延バッファ１１０により、入
力信号ＳINが時間Δｔだけ遅延され、遅延信号ＳD1が出
力される。
【００６９】立ち上がりエッジ検出回路１２０は、入力
信号ＳINの立ち上がりエッジを検出し、エッジ検出信号
ＳE1を出力する。立ち下がりエッジ検出回路１３０は、
入力信号ＳINの立ち下がりエッジを検出し、エッジ検出
信号ＳE2を出力する。
信号ＳINの立ち上がりエッジを検出し、エッジ検出信号
ＳE1を出力する。立ち下がりエッジ検出回路１３０は、
入力信号ＳINの立ち下がりエッジを検出し、エッジ検出
信号ＳE2を出力する。
【００７０】位相検出制御回路１４０は、遅延バッファ
１１０からの遅延信号ＳD1、立ち上がりエッジ検出回路
１２０からのエッジ検出信号ＳE1および立ち下がりエッ
ジ検出回路１３０からのエッジ検出信号ＳE2を受けて、
位相検出制御信号ＳA を生成して位相検出回路１５０に
入力する。さらに、位相検出制御回路１４０は、入力信
号に応じて、禁止信号ＳIHB を発生し、位相検出回路１
５０に入力する。
１１０からの遅延信号ＳD1、立ち上がりエッジ検出回路
１２０からのエッジ検出信号ＳE1および立ち下がりエッ
ジ検出回路１３０からのエッジ検出信号ＳE2を受けて、
位相検出制御信号ＳA を生成して位相検出回路１５０に
入力する。さらに、位相検出制御回路１４０は、入力信
号に応じて、禁止信号ＳIHB を発生し、位相検出回路１
５０に入力する。
【００７１】位相検出回路１５０は、位相検出制御回路
１４０からの制御信号ＳA および禁止信号ＳIHB を入力
し、さらに、クロック信号ＰＬＣＫを制御信号ＳB とし
て入力し、これらの入力信号に応じて、アップ信号
ＳUP、ダウン信号ＳDWおよびリセット信号ＳR を発生す
る。アップ信号ＳUPおよびダウン信号ＳDWはチャージポ
ンプ回路１６０に供給され、リセット信号ＳR は外部か
らのシステムリセット信号ＲＥＳＥＴとともにＡＮＤゲ
ート１７０に入力される。ＡＮＤゲート１７０の出力信
号は、リセット信号として立ち上がりエッジ検出回路１
２０および立ち下がりエッジ検出回路１３０に供給され
る。
１４０からの制御信号ＳA および禁止信号ＳIHB を入力
し、さらに、クロック信号ＰＬＣＫを制御信号ＳB とし
て入力し、これらの入力信号に応じて、アップ信号
ＳUP、ダウン信号ＳDWおよびリセット信号ＳR を発生す
る。アップ信号ＳUPおよびダウン信号ＳDWはチャージポ
ンプ回路１６０に供給され、リセット信号ＳR は外部か
らのシステムリセット信号ＲＥＳＥＴとともにＡＮＤゲ
ート１７０に入力される。ＡＮＤゲート１７０の出力信
号は、リセット信号として立ち上がりエッジ検出回路１
２０および立ち下がりエッジ検出回路１３０に供給され
る。
【００７２】チャージポンプ回路１６０は、位相検出回
路１５０からのアップ信号ＳUPおよびダウン信号ＳDWを
受けて、これらの信号に応じて出力する誤差信号ＰＤＯ
を制御する。例えば、アップ信号ＳUPがハイレベルに保
持されている間、誤差信号ＰＤＯをハイレベルに設定
し、逆にダウン信号ＳDWがハイレベルに保持されている
間、誤差信号ＰＤＯをローレベルに設定する。アップ信
号ＳUPおよびダウン信号ＳDWがともにローレベルに保持
されているときには、誤差信号ＰＤＯをハイインピーダ
ンス状態に設定する。
路１５０からのアップ信号ＳUPおよびダウン信号ＳDWを
受けて、これらの信号に応じて出力する誤差信号ＰＤＯ
を制御する。例えば、アップ信号ＳUPがハイレベルに保
持されている間、誤差信号ＰＤＯをハイレベルに設定
し、逆にダウン信号ＳDWがハイレベルに保持されている
間、誤差信号ＰＤＯをローレベルに設定する。アップ信
号ＳUPおよびダウン信号ＳDWがともにローレベルに保持
されているときには、誤差信号ＰＤＯをハイインピーダ
ンス状態に設定する。
【００７３】図１０は、位相比較回路の具体的な回路構
成を示している。図示のように、本例の位相比較回路１
００ｂは、遅延バッファ１１０、立ち上がりエッジ検出
回路１２０、立ち下がりエッジ検出回路１３０、位相比
較制御回路１４０、位相検出回路１５０、チャージポン
プ回路１６０およびＡＮＤゲート１７０により構成され
ている。
成を示している。図示のように、本例の位相比較回路１
００ｂは、遅延バッファ１１０、立ち上がりエッジ検出
回路１２０、立ち下がりエッジ検出回路１３０、位相比
較制御回路１４０、位相検出回路１５０、チャージポン
プ回路１６０およびＡＮＤゲート１７０により構成され
ている。
【００７４】図示のように、立ち上がりエッジ検出回路
１２０は、ＡＮＤゲート１２２およびＤフリップフロッ
プ１２４により構成されている。立ち下がりエッジ検出
回路１３０は、ＡＮＤゲート１３２、Ｄフリップフロッ
プ１３４およびインバータ１３６により構成されてい
る。
１２０は、ＡＮＤゲート１２２およびＤフリップフロッ
プ１２４により構成されている。立ち下がりエッジ検出
回路１３０は、ＡＮＤゲート１３２、Ｄフリップフロッ
プ１３４およびインバータ１３６により構成されてい
る。
【００７５】立ち上がりエッジ検出回路１２０におい
て、ＡＮＤゲート１２２の一方の入力端子に入力信号Ｓ
INが入力され、他方の入力端子に立ち下がりエッジ検出
回路１３０を構成するＤフリップフロップ１３４の反転
出力端子Ｑｚの出力信号が入力される。立ち下がりエッ
ジ検出回路１３０において、ＡＮＤゲート１３２の一方
の入力端子にインバータ１３６の出力信号、即ち入力信
号ＳINの反転信号が入力され、他方の入力端子に立ち上
がりエッジ検出回路１２０を構成するＤフリップフロッ
プ１２４の反転出力端子Ｑｚの出力信号が入力される。
インバータ１３６の入力端子に入力信号ＳINが印加され
る。Ｄフリップフロップ１２４の出力端子Ｑの出力信号
が立ち上がりエッジ検出信号ＳE1として、Ｄフリップフ
ロップ１３４の出力端子Ｑの出力信号が立ち下がりエッ
ジ検出信号ＳE2として、それぞれ位相検出制御回路１４
０に出力される。
て、ＡＮＤゲート１２２の一方の入力端子に入力信号Ｓ
INが入力され、他方の入力端子に立ち下がりエッジ検出
回路１３０を構成するＤフリップフロップ１３４の反転
出力端子Ｑｚの出力信号が入力される。立ち下がりエッ
ジ検出回路１３０において、ＡＮＤゲート１３２の一方
の入力端子にインバータ１３６の出力信号、即ち入力信
号ＳINの反転信号が入力され、他方の入力端子に立ち上
がりエッジ検出回路１２０を構成するＤフリップフロッ
プ１２４の反転出力端子Ｑｚの出力信号が入力される。
インバータ１３６の入力端子に入力信号ＳINが印加され
る。Ｄフリップフロップ１２４の出力端子Ｑの出力信号
が立ち上がりエッジ検出信号ＳE1として、Ｄフリップフ
ロップ１３４の出力端子Ｑの出力信号が立ち下がりエッ
ジ検出信号ＳE2として、それぞれ位相検出制御回路１４
０に出力される。
【００７６】位相検出制御回路１４０は、ＡＮＤゲート
１４１，１４２、ＯＲゲート１４３，１４４およびイン
バータ１４５により構成されている。ＡＮＤゲート１４
１の入力端子に遅延バッファ１１０からの遅延信号ＳD1
および立ち上がりエッジ検出回路１２０からの立ち上が
りエッジ検出信号ＳE1が入力され、ＡＮＤゲート１４２
の入力端子には、インバータ１４５の出力信号、即ち、
遅延信号ＳD1の反転信号および立ち下がりエッジ検出回
路１３０からの立ち下がりエッジ検出信号ＳE2が入力さ
れる。
１４１，１４２、ＯＲゲート１４３，１４４およびイン
バータ１４５により構成されている。ＡＮＤゲート１４
１の入力端子に遅延バッファ１１０からの遅延信号ＳD1
および立ち上がりエッジ検出回路１２０からの立ち上が
りエッジ検出信号ＳE1が入力され、ＡＮＤゲート１４２
の入力端子には、インバータ１４５の出力信号、即ち、
遅延信号ＳD1の反転信号および立ち下がりエッジ検出回
路１３０からの立ち下がりエッジ検出信号ＳE2が入力さ
れる。
【００７７】ＡＮＤゲート１４１および１４２の出力信
号がＯＲゲート１４３に入力され、ＯＲゲート１４３の
出力信号が位相検出制御信号ＳA として位相検出回路１
５０に供給される。また、立ち上がりエッジ検出信号Ｓ
E1および立ち下がりエッジ検出信号ＳE2は、ＯＲゲート
１４４に入力され、ＯＲゲート１４４の出力信号ＳIH B
が禁止信号として位相検出回路１５０に供給される。
号がＯＲゲート１４３に入力され、ＯＲゲート１４３の
出力信号が位相検出制御信号ＳA として位相検出回路１
５０に供給される。また、立ち上がりエッジ検出信号Ｓ
E1および立ち下がりエッジ検出信号ＳE2は、ＯＲゲート
１４４に入力され、ＯＲゲート１４４の出力信号ＳIH B
が禁止信号として位相検出回路１５０に供給される。
【００７８】入力信号ＳINの立ち上がりエッジは立ち上
がりエッジ検出回路１２０により検出され、立ち上がり
エッジに応じて所定の幅を持つ立ち上がりエッジ検出信
号Ｓ E1が出力される。同様に、入力信号ＳINの立ち下が
りエッジは、立ち下がりエッジ検出回路１３０により検
出され、立ち下がりエッジに応じて所定の幅を持つ立ち
下がりエッジ検出信号ＳE2が出力される。
がりエッジ検出回路１２０により検出され、立ち上がり
エッジに応じて所定の幅を持つ立ち上がりエッジ検出信
号Ｓ E1が出力される。同様に、入力信号ＳINの立ち下が
りエッジは、立ち下がりエッジ検出回路１３０により検
出され、立ち下がりエッジに応じて所定の幅を持つ立ち
下がりエッジ検出信号ＳE2が出力される。
【００７９】ＡＮＤゲート１７０の一方の入力端子に、
システムリセット信号ＲＥＳＥＴが入力され、他方の入
力端子に位相検出回路１５０からのリセット信号ＳR が
入力される。ＡＮＤゲート１７０の出力信号は立ち上が
りエッジ検出回路１２０および立ち下がりエッジ検出回
路１３０に供給され、これらのエッジ検出回路を構成す
るＤフリップフロップ１２４，１３４をリセットする。
システムリセット信号ＲＥＳＥＴが入力され、他方の入
力端子に位相検出回路１５０からのリセット信号ＳR が
入力される。ＡＮＤゲート１７０の出力信号は立ち上が
りエッジ検出回路１２０および立ち下がりエッジ検出回
路１３０に供給され、これらのエッジ検出回路を構成す
るＤフリップフロップ１２４，１３４をリセットする。
【００８０】位相検出制御回路１４０において、立ち上
がりエッジ検出信号ＳE1がハイレベルのとき、遅延バッ
ファ１１０からの遅延信号ＳD1が立ち上がると、ＡＮＤ
ゲート１４１の出力信号が立ち上がり、これに応じてＯ
Ｒゲート１４３の出力信号Ｓ A が立ち上がる。同様に、
立ち下がりエッジ検出信号ＳE2がハイレベルのとき、遅
延バッファ１１０からの遅延信号ＳD2が立ち下がると、
ＡＮＤゲート１４２の出力信号が立ち上がり、これに応
じてＯＲゲート１４３の出力信号ＳA が立ち上がる。即
ち、位相検出制御回路１４０により、入力信号ＳINの立
ち上がりエッジまたは立ち下がりエッジの何れかに応じ
て、位相検出制御信号ＳA が出力される。また、立ち上
がりエッジ検出信号ＳE1および立ち下がりエッジ検出信
号ＳE2に応じて、禁止信号ＳIHB が出力される。
がりエッジ検出信号ＳE1がハイレベルのとき、遅延バッ
ファ１１０からの遅延信号ＳD1が立ち上がると、ＡＮＤ
ゲート１４１の出力信号が立ち上がり、これに応じてＯ
Ｒゲート１４３の出力信号Ｓ A が立ち上がる。同様に、
立ち下がりエッジ検出信号ＳE2がハイレベルのとき、遅
延バッファ１１０からの遅延信号ＳD2が立ち下がると、
ＡＮＤゲート１４２の出力信号が立ち上がり、これに応
じてＯＲゲート１４３の出力信号ＳA が立ち上がる。即
ち、位相検出制御回路１４０により、入力信号ＳINの立
ち上がりエッジまたは立ち下がりエッジの何れかに応じ
て、位相検出制御信号ＳA が出力される。また、立ち上
がりエッジ検出信号ＳE1および立ち下がりエッジ検出信
号ＳE2に応じて、禁止信号ＳIHB が出力される。
【００８１】図１１は位相検出回路１５０の一構成例を
示す回路図である。図示のように、位相検出回路１５０
は、Ｄフリップフロップ１５１，１５２およびＮＡＮＤ
ゲート１５３により構成されている。Ｄフリップフロッ
プ１５１の入力端子Ｄは電源電圧ＶCCに接続され、クロ
ック入力端子は制御信号ＳA の入力端子に接続されてい
る。Ｄフリップフロップ１５１の出力端子Ｑから、アッ
プ信号ＳUPが出力される。Ｄフリップフロップ１５２の
入力端子Ｄは電源電圧ＶCCに接続され、クロック入力端
子は制御信号ＳB の入力端子に接続されている。Ｄフリ
ップフロップ１５２の出力端子Ｑから、ダウン信号ＳDW
が出力される。なお、制御信号ＳB は、前述のように、
クロック信号ＰＬＣＫである。
示す回路図である。図示のように、位相検出回路１５０
は、Ｄフリップフロップ１５１，１５２およびＮＡＮＤ
ゲート１５３により構成されている。Ｄフリップフロッ
プ１５１の入力端子Ｄは電源電圧ＶCCに接続され、クロ
ック入力端子は制御信号ＳA の入力端子に接続されてい
る。Ｄフリップフロップ１５１の出力端子Ｑから、アッ
プ信号ＳUPが出力される。Ｄフリップフロップ１５２の
入力端子Ｄは電源電圧ＶCCに接続され、クロック入力端
子は制御信号ＳB の入力端子に接続されている。Ｄフリ
ップフロップ１５２の出力端子Ｑから、ダウン信号ＳDW
が出力される。なお、制御信号ＳB は、前述のように、
クロック信号ＰＬＣＫである。
【００８２】ＮＡＮＤゲート１５３は、３入力ＮＡＮＤ
ゲートであり、三つの入力端子に、それぞれアップ信号
ＳUP、ダウン信号ＳDWおよび位相検出制御回路１４０か
らの禁止信号ＳIHB が入力される。ＮＡＮＤゲート１５
３の出力信号ＳR はリセット信号として、Ｄフリップフ
ロップ１５１，１５２にそれぞれ供給され、さらに図１
０に示すＡＮＤゲート１７０に供給される。
ゲートであり、三つの入力端子に、それぞれアップ信号
ＳUP、ダウン信号ＳDWおよび位相検出制御回路１４０か
らの禁止信号ＳIHB が入力される。ＮＡＮＤゲート１５
３の出力信号ＳR はリセット信号として、Ｄフリップフ
ロップ１５１，１５２にそれぞれ供給され、さらに図１
０に示すＡＮＤゲート１７０に供給される。
【００８３】図１２は、位相検出回路１５０およびチャ
ージポンプ１６０の構成を示す回路図である。図示のよ
うに、チャージポンプ１６０は、ｐＭＯＳトランジスタ
１６４、ｎＭＯＳトランジスタ１６５およびインバータ
１６６により構成されている。インバータ１６６の入力
端子に位相検出回路１５０からのアップ信号ＳUPが入力
される。ｐＭＯＳトランジスタ１６４とｎＭＯＳトラン
ジスタ１６５が電源電圧ＶCCと接地電位ＧＮＤとの間に
直列に接続されている。ｐＭＯＳトランジスタ１６４の
ゲートがインバータ１６６の出力端子に接続され、ソー
スは電源電圧Ｖ CCに接続され、ドレインはｎＭＯＳトラ
ンジスタ１６５のドレインと接続され、その接続点によ
り、誤差信号ＰＤＯの出力端子が形成される。ｎＭＯＳ
トランジスタ１６５のゲートには、位相検出回路１５０
からのダウン信号ＳDWが入力され、ｎＭＯＳトランジス
１６５のソースは接地されている。
ージポンプ１６０の構成を示す回路図である。図示のよ
うに、チャージポンプ１６０は、ｐＭＯＳトランジスタ
１６４、ｎＭＯＳトランジスタ１６５およびインバータ
１６６により構成されている。インバータ１６６の入力
端子に位相検出回路１５０からのアップ信号ＳUPが入力
される。ｐＭＯＳトランジスタ１６４とｎＭＯＳトラン
ジスタ１６５が電源電圧ＶCCと接地電位ＧＮＤとの間に
直列に接続されている。ｐＭＯＳトランジスタ１６４の
ゲートがインバータ１６６の出力端子に接続され、ソー
スは電源電圧Ｖ CCに接続され、ドレインはｎＭＯＳトラ
ンジスタ１６５のドレインと接続され、その接続点によ
り、誤差信号ＰＤＯの出力端子が形成される。ｎＭＯＳ
トランジスタ１６５のゲートには、位相検出回路１５０
からのダウン信号ＳDWが入力され、ｎＭＯＳトランジス
１６５のソースは接地されている。
【００８４】位相検出制御回路１４０により、遅延バッ
ファ１１０からの遅延信号ＳD1の立ち上がりエッジまた
は立ち下がりエッジの何れかに応じて、制御信号ＳA が
ローレベルからハイレベルに切り換えられる。位相検出
回路１５０においては、制御信号ＳA の立ち上がりエッ
ジと制御信号ＳB 、即ち、クロック信号ＰＬＣＫの立ち
上がりエッジの位相を検出し、位相差に応じてアップ信
号ＳUPまたはダウン信号ＳDWを出力する。
ファ１１０からの遅延信号ＳD1の立ち上がりエッジまた
は立ち下がりエッジの何れかに応じて、制御信号ＳA が
ローレベルからハイレベルに切り換えられる。位相検出
回路１５０においては、制御信号ＳA の立ち上がりエッ
ジと制御信号ＳB 、即ち、クロック信号ＰＬＣＫの立ち
上がりエッジの位相を検出し、位相差に応じてアップ信
号ＳUPまたはダウン信号ＳDWを出力する。
【００８５】図１３は位相検出回路１５０およびチャー
ジポンプ回路１６０における制御信号ＳA ，ＳB 、アッ
プ信号ＳUP、ダウン信号ＳDWおよびチャージポンプ回路
１６０の出力信号である誤差信号ＰＤＯの波形を示して
いる。以下、図１３を参照しつつ、位相検出回路１５０
およびチャージポンプ回路１６０の動作について説明す
る。
ジポンプ回路１６０における制御信号ＳA ，ＳB 、アッ
プ信号ＳUP、ダウン信号ＳDWおよびチャージポンプ回路
１６０の出力信号である誤差信号ＰＤＯの波形を示して
いる。以下、図１３を参照しつつ、位相検出回路１５０
およびチャージポンプ回路１６０の動作について説明す
る。
【００８６】制御信号ＳA が制御信号ＳB より位相が進
んでいるとき、その位相差に応じてアップ信号ＳUPに正
のパルスが発生される。アップ信号ＳUPがハイレベルに
保持されているとき、チャージポンプ回路１６０のｐＭ
ＯＳトランジスタ１６４がオン状態に設定され、誤差信
号ＰＤＯがハイレベル、例えば、電源電圧ＶCCレベルに
保持される。
んでいるとき、その位相差に応じてアップ信号ＳUPに正
のパルスが発生される。アップ信号ＳUPがハイレベルに
保持されているとき、チャージポンプ回路１６０のｐＭ
ＯＳトランジスタ１６４がオン状態に設定され、誤差信
号ＰＤＯがハイレベル、例えば、電源電圧ＶCCレベルに
保持される。
【００８７】制御信号ＳA が制御信号ＳB より位相が遅
れているとき、その位相差に応じてダウン信号ＳDWに正
のパルスが発生される。ダウン信号ＳDWがハイレベルに
保持されているとき、チャージポンプ回路１６０のｎＭ
ＯＳトランジスタ１６５がオン状態に設定され、誤差信
号ＰＤＯがローレベル、例えば、接地電圧ＧＮＤレベル
に保持される。
れているとき、その位相差に応じてダウン信号ＳDWに正
のパルスが発生される。ダウン信号ＳDWがハイレベルに
保持されているとき、チャージポンプ回路１６０のｎＭ
ＯＳトランジスタ１６５がオン状態に設定され、誤差信
号ＰＤＯがローレベル、例えば、接地電圧ＧＮＤレベル
に保持される。
【００８８】制御信号ＳA と制御信号ＳB が同期してい
るとき、位相検出回路１５０において、Ｄフリップフロ
ップ１５１および１５２がリセット状態にあり、アップ
信号ＳUPおよびダウン信号ＳDWがともにローレベルに保
持される。これに応じて、チャージポンプ回路１６０に
おいては、ｐＭＯＳトランジスタ１６４およびｎＭＯＳ
トランジスタ１６５がともにオフ状態に保持されるの
で、誤差信号ＰＤＯの出力端子がハイインピーダンス状
態に設定される。
るとき、位相検出回路１５０において、Ｄフリップフロ
ップ１５１および１５２がリセット状態にあり、アップ
信号ＳUPおよびダウン信号ＳDWがともにローレベルに保
持される。これに応じて、チャージポンプ回路１６０に
おいては、ｐＭＯＳトランジスタ１６４およびｎＭＯＳ
トランジスタ１６５がともにオフ状態に保持されるの
で、誤差信号ＰＤＯの出力端子がハイインピーダンス状
態に設定される。
【００８９】図１４は、遅延バッファ１１０の入出力信
号およびその遅延時間Δｔを示している。図示のよう
に、遅延バッファ１１０には、遅延時間Δｔを制御する
制御信号ＳVCが入力され、当該制御信号ＳVCの電圧レベ
ルに応じて遅延バッファ１１０の遅延時間Δｔが制御さ
れ、遅延時間Δｔは（０．５Ｔ＜Δｔ＜Ｔ）の範囲内に
制御される。遅延バッファ１１０の入力信号ＳINは、例
えば、光検出回路で得られたＥＦＭデータである。当該
入力信号ＳINは、遅延時間Δｔ分だけ遅延され、遅延信
号Ｓ D1が出力される。
号およびその遅延時間Δｔを示している。図示のよう
に、遅延バッファ１１０には、遅延時間Δｔを制御する
制御信号ＳVCが入力され、当該制御信号ＳVCの電圧レベ
ルに応じて遅延バッファ１１０の遅延時間Δｔが制御さ
れ、遅延時間Δｔは（０．５Ｔ＜Δｔ＜Ｔ）の範囲内に
制御される。遅延バッファ１１０の入力信号ＳINは、例
えば、光検出回路で得られたＥＦＭデータである。当該
入力信号ＳINは、遅延時間Δｔ分だけ遅延され、遅延信
号Ｓ D1が出力される。
【００９０】図１５は、ＰＬＬ回路のＶＣＯのコントロ
ール特性および遅延バッファのコントロール特性を示す
図である。図示のように、ＰＬＬ回路のＶＣＯ６０およ
び遅延バッファ１１０は、同じ制御信号Ｖinにより制御
される。ＶＣＯ６０において、入力した制御信号Ｖinに
応じて発振周波数が制御される。ここで、ＶＣＯ６０の
発振周波数は例えば、ｆｍｉｎからｆｍａｘの範囲内に
制御される。一方、遅延バッファ１１０においては、同
じ制御信号Ｖinに応じて遅延時間Δｔが制御される。Ｖ
ＣＯ６０の発振信号の周期をＴとすると、遅延バッファ
１１０の遅延時間Δｔは、０．５Ｔ〜Ｔの範囲内に制御
される。
ール特性および遅延バッファのコントロール特性を示す
図である。図示のように、ＰＬＬ回路のＶＣＯ６０およ
び遅延バッファ１１０は、同じ制御信号Ｖinにより制御
される。ＶＣＯ６０において、入力した制御信号Ｖinに
応じて発振周波数が制御される。ここで、ＶＣＯ６０の
発振周波数は例えば、ｆｍｉｎからｆｍａｘの範囲内に
制御される。一方、遅延バッファ１１０においては、同
じ制御信号Ｖinに応じて遅延時間Δｔが制御される。Ｖ
ＣＯ６０の発振信号の周期をＴとすると、遅延バッファ
１１０の遅延時間Δｔは、０．５Ｔ〜Ｔの範囲内に制御
される。
【００９１】ＰＬＬ回路において、ローパスフィルタ
（ＬＰＦ）３０により、ＶＣＯ６０の発振周波数を制御
する制御信号Ｖin（Ｓc ）が発生される。当該制御信号
ＶinはＶＣＯ６０に出力されるとともに、ＰＬＬ回路ブ
ロックの外にも出力され、遅延バッファ１１０に送られ
る。遅延バッファ１１０は図示のように、制御部１１２
と遅延部１１４により構成されている。制御部１１２に
おいて、電流源１１３により発生される遅延制御電流ｉ
0 が電流ｉ1 とｉ2 に分割される。電流ｉ1 は、制御信
号Ｖinに応じて設定される。電流ｉ2 は、遅延バッファ
１１０の最大遅延時間Δｔｍａｘを規定するための電流
である。遅延部１１４は、制御部１１２により設定され
る遅延時間Δｔに応じて、入力信号ＳINに対して、遅延
時間Δｔを与えて遅延信号ＳD1を得る。
（ＬＰＦ）３０により、ＶＣＯ６０の発振周波数を制御
する制御信号Ｖin（Ｓc ）が発生される。当該制御信号
ＶinはＶＣＯ６０に出力されるとともに、ＰＬＬ回路ブ
ロックの外にも出力され、遅延バッファ１１０に送られ
る。遅延バッファ１１０は図示のように、制御部１１２
と遅延部１１４により構成されている。制御部１１２に
おいて、電流源１１３により発生される遅延制御電流ｉ
0 が電流ｉ1 とｉ2 に分割される。電流ｉ1 は、制御信
号Ｖinに応じて設定される。電流ｉ2 は、遅延バッファ
１１０の最大遅延時間Δｔｍａｘを規定するための電流
である。遅延部１１４は、制御部１１２により設定され
る遅延時間Δｔに応じて、入力信号ＳINに対して、遅延
時間Δｔを与えて遅延信号ＳD1を得る。
【００９２】上述したように、本発明においてはＰＬＬ
回路のＶＣＯおよび遅延バッファのコントロール特性に
相対性が持たされ、これらの回路を同じ制御信号により
制御しているので、ＶＣＯの発振周波数ｆ−ＶＣＯおよ
び遅延バッファの遅延時間Δｔが互いに対応した変化特
性で設定される。即ち、ＶＣＯの発振周波数が高く設定
されるとき、それに応じて遅延バッファの遅延時間が短
く設定され、逆にＶＣＯの発振周波数が低く設定される
とき、遅延バッファの遅延時間が長く設定される。この
結果、異なる動作周波数においてＰＬＬ回路は入力信
号、例えば、ＥＦＭデータに同期してクロック信号ＰＬ
ＣＫを再生することが可能である。
回路のＶＣＯおよび遅延バッファのコントロール特性に
相対性が持たされ、これらの回路を同じ制御信号により
制御しているので、ＶＣＯの発振周波数ｆ−ＶＣＯおよ
び遅延バッファの遅延時間Δｔが互いに対応した変化特
性で設定される。即ち、ＶＣＯの発振周波数が高く設定
されるとき、それに応じて遅延バッファの遅延時間が短
く設定され、逆にＶＣＯの発振周波数が低く設定される
とき、遅延バッファの遅延時間が長く設定される。この
結果、異なる動作周波数においてＰＬＬ回路は入力信
号、例えば、ＥＦＭデータに同期してクロック信号ＰＬ
ＣＫを再生することが可能である。
【００９３】図１６は、図９および図１０に示す位相比
較回路１００ａ，１００ｂ動作時の波形を示している。
以下、これらの回路図および波形図を参照しながら、本
例の位相比較回路の動作を説明する。
較回路１００ａ，１００ｂ動作時の波形を示している。
以下、これらの回路図および波形図を参照しながら、本
例の位相比較回路の動作を説明する。
【００９４】図１６に示すように、入力信号ＳINの立ち
上がりエッジおよび立ち下がりエッジに応じて、立ち上
がりエッジ検出信号ＳE1および立ち下がりエッジ検出信
号Ｓ E2がそれぞれ出力される。さらに、遅延バッファ１
１０により、入力信号ＳINが時間Δｔだけ遅れた遅延信
号ＳD1が出力される。
上がりエッジおよび立ち下がりエッジに応じて、立ち上
がりエッジ検出信号ＳE1および立ち下がりエッジ検出信
号Ｓ E2がそれぞれ出力される。さらに、遅延バッファ１
１０により、入力信号ＳINが時間Δｔだけ遅れた遅延信
号ＳD1が出力される。
【００９５】ＶＣＯの出力信号ＳＣＬＫに基づき、周期
Ｔのクロック信号ＰＬＣＫが発生される。位相検出回路
１５０において、遅延バッファ１１０からの遅延信号Ｓ
D1とクロック信号ＰＬＣＫの位相が比較される。比較結
果に応じてチャージポンプ回路１６０を制御するアップ
信号ＳUPまたはダウン信号ＳDWが出力され、これらの信
号に応じてチャージポンプ回路１６０が動作し、誤差信
号ＰＤＯのレベルが制御される。
Ｔのクロック信号ＰＬＣＫが発生される。位相検出回路
１５０において、遅延バッファ１１０からの遅延信号Ｓ
D1とクロック信号ＰＬＣＫの位相が比較される。比較結
果に応じてチャージポンプ回路１６０を制御するアップ
信号ＳUPまたはダウン信号ＳDWが出力され、これらの信
号に応じてチャージポンプ回路１６０が動作し、誤差信
号ＰＤＯのレベルが制御される。
【００９６】例えば、クロック信号ＰＬＣＫが位相が遅
延信号ＳD1より遅れているとき、これらの信号の位相差
に応じて、誤差信号ＰＤＯに正のパルスが出力される。
逆に、クロック信号ＰＬＣＫの位相が遅延信号ＳD1より
進んでいるとき、これらの信号の位相差に応じて、誤差
信号ＰＤＯに負のパルスが出力される。クロック信号Ｐ
ＬＣＫと遅延信号ＳD1が同期する場合、誤差信号ＰＤＯ
がハイインピーダンス状態に保持される。
延信号ＳD1より遅れているとき、これらの信号の位相差
に応じて、誤差信号ＰＤＯに正のパルスが出力される。
逆に、クロック信号ＰＬＣＫの位相が遅延信号ＳD1より
進んでいるとき、これらの信号の位相差に応じて、誤差
信号ＰＤＯに負のパルスが出力される。クロック信号Ｐ
ＬＣＫと遅延信号ＳD1が同期する場合、誤差信号ＰＤＯ
がハイインピーダンス状態に保持される。
【００９７】このように生成された誤差信号ＰＤＯは、
ローパスフィルタにより高周波数成分が除去された後、
制御信号としてＶＣＯおよび遅延バッファにそれぞれ供
給され、ＶＣＯの発振周波数ｆ−ＶＣＯおよび遅延バッ
ファの遅延時間Δｔが制御される。さらに、誤差信号Ｐ
ＤＯは比較対象信号の位相差に応じてそのレベルが設定
され、比較対象信号に位相差がない、即ち比較対象信号
が同期しているときには、誤差信号ＰＤＯはハイインピ
ーダンス状態に保持されるので、誤差信号ＰＤＯを積分
して、積分した信号でＶＣＯの発振周波数を制御する必
要がなく、このため、ＰＬＬ回路におけるレスポンスが
速くなり、高速なＣＤおよびＤＶＤの信号再生に対応で
きる。
ローパスフィルタにより高周波数成分が除去された後、
制御信号としてＶＣＯおよび遅延バッファにそれぞれ供
給され、ＶＣＯの発振周波数ｆ−ＶＣＯおよび遅延バッ
ファの遅延時間Δｔが制御される。さらに、誤差信号Ｐ
ＤＯは比較対象信号の位相差に応じてそのレベルが設定
され、比較対象信号に位相差がない、即ち比較対象信号
が同期しているときには、誤差信号ＰＤＯはハイインピ
ーダンス状態に保持されるので、誤差信号ＰＤＯを積分
して、積分した信号でＶＣＯの発振周波数を制御する必
要がなく、このため、ＰＬＬ回路におけるレスポンスが
速くなり、高速なＣＤおよびＤＶＤの信号再生に対応で
きる。
【００９８】以上説明したように、本実施形態の位相比
較回路によれば、入力信号を遅延バッファにより遅延
し、遅延信号を出力する。立ち上がりエッジ検出回路お
よび立ち下がりエッジ検出回路で入力信号のレベル変化
を検出し、第１および第２のエッジ検出信号を出力し、
制御回路はこれらのエッジ検出信号に応じて出力信号レ
ベルを変化させ、位相検出回路は制御回路の出力信号と
クロック信号との位相を比較し、比較結果に応じた第１
および第２の制御信号を出力する。チャージポンプ回路
は位相検出回路からの第１および第２の制御信号に応じ
て上記遅延信号とクロック信号の位相差に応じた位相差
信号を出力し、さらに上記遅延信号とクロック信号が同
期する場合には、位相差信号をハイインピーダンス状態
に保持させるので、位相差信号に応じて電圧制御発振回
路の発振周波数を制御でき、上記クロック信号を発生す
るＰＬＬ回路のレスポンス特性が良く、高速な信号再生
を実現できる。
較回路によれば、入力信号を遅延バッファにより遅延
し、遅延信号を出力する。立ち上がりエッジ検出回路お
よび立ち下がりエッジ検出回路で入力信号のレベル変化
を検出し、第１および第２のエッジ検出信号を出力し、
制御回路はこれらのエッジ検出信号に応じて出力信号レ
ベルを変化させ、位相検出回路は制御回路の出力信号と
クロック信号との位相を比較し、比較結果に応じた第１
および第２の制御信号を出力する。チャージポンプ回路
は位相検出回路からの第１および第２の制御信号に応じ
て上記遅延信号とクロック信号の位相差に応じた位相差
信号を出力し、さらに上記遅延信号とクロック信号が同
期する場合には、位相差信号をハイインピーダンス状態
に保持させるので、位相差信号に応じて電圧制御発振回
路の発振周波数を制御でき、上記クロック信号を発生す
るＰＬＬ回路のレスポンス特性が良く、高速な信号再生
を実現できる。
【００９９】
【発明の効果】以上説明したように、本発明の位相比較
回路によれば、ＰＬＬ回路のレスポンス特性を改善する
ことができ、高速な信号応答を実現できる利点がある。
さらに、本発明の位相比較回路を用いてＰＬＬ回路を構
成する場合には、高速なＣＤまたはＤＶＤの信号再生を
実現可能である。
回路によれば、ＰＬＬ回路のレスポンス特性を改善する
ことができ、高速な信号応答を実現できる利点がある。
さらに、本発明の位相比較回路を用いてＰＬＬ回路を構
成する場合には、高速なＣＤまたはＤＶＤの信号再生を
実現可能である。
【図１】本発明に係るＰＬＬ回路の一実施形態を示す回
路図である。
路図である。
【図２】ＰＬＬ回路を構成するローパスフィルタの構成
を示す回路図である。
を示す回路図である。
【図３】一般的に使用されている位相比較回路の一例を
示す回路図である。
示す回路図である。
【図４】図３に示す位相比較回路の動作を示す波形図で
ある。
ある。
【図５】本発明の位相比較回路の第１の実施例を示す回
路図である。
路図である。
【図６】ＶＣＯおよび図５の位相比較回路を構成する遅
延バッファの構成を示す回路図である。
延バッファの構成を示す回路図である。
【図７】図５の位相比較回路を構成するシフトレジスタ
の構成を示す回路図である。
の構成を示す回路図である。
【図８】図５の位相比較回路の動作を示す波形図であ
る。
る。
【図９】本発明の位相比較回路の第２の実施例を示すブ
ロック図である。
ロック図である。
【図１０】位相比較回路の第２の実施例の具体的な構成
を示す回路図である。
を示す回路図である。
【図１１】図１０の位相比較回路を構成する位相検出回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図１２】位相検出回路およびチャージポンプ回路の構
成を示す回路図である。
成を示す回路図である。
【図１３】位相検出回路およびチャージポンプ回路の動
作を示す波形図である。
作を示す波形図である。
【図１４】遅延バッファの入出力信号および遅延時間Δ
ｔを示す図である。
ｔを示す図である。
【図１５】ＶＣＯおよび遅延バッファのコントロール特
性を示す図である。
性を示す図である。
【図１６】図１０に示す位相比較回路の動作を示す波形
図である。
図である。
１０…位相比較回路 ２０…周波数比較回路 ３０…ローパスフィルタ ４０，５０…分周器 ６０…ＶＣＯ １００，１００ａ，１００ｂ…位相比較回路 １１０…遅延バッファ １２０…立ち上がりエッジ検出回路 １２２…ＮＡＮＤゲート １２４…Ｄフリップフロップ １３０…立ち下がりエッジ検出回路 １３２…ＮＡＮＤゲート １３４…Ｄフリップフロップ １３６…インバータ １４０…位相検出制御回路 １４１，１４２…ＡＮＤゲート １４３，１４４…ＯＲゲート １４５…インバータ １５０，１５０−１，１５０−２…位相検出回路 １５１，１５２，１５５，１５６…Ｄフリップフロップ １５３，１５７…ＮＡＮＤゲート １５４…インバータ １６０…チャージポンプ回路 １６１，１６２…ＯＲゲート １６３…同時スイッチ防止回路 １６４…ｐＭＯＳトランジスタ １６５…ｎＭＯＳトランジスタ １６６…インバータ １７０…ＡＮＤゲート １８０…ＯＲゲート １９０…シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/08
Claims (14)
- 【請求項１】第１または第２のレベルをとる入力信号に
所定の遅延時間を与えて遅延信号を出力する遅延回路
と、 上記入力信号が第１のレベルから第２のレベルに変化す
るレベル変化エッジを検出して第１のエッジ検出信号を
出力する第１のエッジ検出回路と、 上記入力信号が第２のレベルから第１のレベルに変化す
るレベル変化エッジを検出して第２のエッジ検出信号を
出力する第２のエッジ検出回路と、 上記第１のエッジ検出信号が出力されたときに上記遅延
信号の位相とクロック信号の位相とを比較して第１の制
御信号を出力し、上記第２のエッジ検出回路が出力され
たときに上記遅延信号の位相と上記クロック信号の位相
とを比較して第２の制御信号を出力する位相検出回路
と、 上記第１及び第２の制御信号に応じて上記遅延信号と上
記クロック信号との位相差を示す位相差信号を出力する
出力回路とを有する位相比較回路。 - 【請求項２】上記クロック信号の周波数が上記位相差信
号に応じて制御される請求項１記載の位相比較回路。 - 【請求項３】上記遅延時間が上記位相差信号に応じて制
御される請求項１又は２に記載の位相比較回路。 - 【請求項４】上記遅延時間が上記クロック信号の半周期
から１周期の間に設定される請求項３に記載の位相比較
回路。 - 【請求項５】上記クロック信号の周波数が高くなると上
記遅延時間が小さくなる請求項３又は４に記載の位相比
較回路。 - 【請求項６】上記第１又は第２のエッジ検出信号が出力
された際に、所定の時間経過後に上記第１又は第２のエ
ッジ検出信号を初期状態にリセットするリセット回路を
含む請求項１、２、３、４又は５に記載の位相比較回
路。 - 【請求項７】上記位相差信号は、上記第１の制御信号に
応じて第１のレベルに保持され、上記第２の制御信号に
応じて第２のレベルに保持される請求項１、２、３、
４、５又は６に記載の位相比較回路。 - 【請求項８】上記位相差信号は上記遅延信号と上記クロ
ック信号とが同期しているときにハイインピーダンス状
態にされる請求項７記載の位相比較回路。 - 【請求項９】第１または第２のレベルをとる入力信号に
所定の遅延時間を与えて遅延信号を出力する遅延回路
と、 上記入力信号が第１のレベルから第２のレベルに変化す
るレベル変化エッジを検出して第１のエッジ検出信号を
出力する第１のエッジ検出回路と、 上記入力信号が第２のレベルから第１のレベルに変化す
るレベル変化エッジを検出して第２のエッジ検出信号を
出力する第２のエッジ検出回路と、 上記遅延信号と上記第１及び第２のエッジ検出信号とを
入力し、それら信号に応じた位相情報信号を出力する制
御回路と、 上記位相情報信号の位相とクロック信号の位相とを比較
して第１及び第２の制御信号を出力する位相検出回路
と、 上記第１及び第２の制御信号に応じて上記遅延信号と上
記クロック信号との位相差を示す位相差信号を出力する
出力回路と、 を有する位相比較回路。 - 【請求項１０】上記クロック信号の周波数が上記位相差
信号に応じて制御される請求項９に記載の位相比較回
路。 - 【請求項１１】上記遅延時間が上記位相差信号に応じて
制御される請求項９又は１０に記載の位相比較回路。 - 【請求項１２】上記遅延時間が上記クロック信号の半周
期から１周期の間の値に設定される請求項１１記載位相
比較回路。 - 【請求項１３】上記位相差信号は、上記第１の制御信号
に応じて第１のレベルに保持され、上記第２の制御信号
に応じて第２のレベルに保持される請求項９、１０、１
１又は１２に記載の位相比較回路。 - 【請求項１４】上記位相差信号は上記遅延信号と上記ク
ロック信号とが同期しているときにハイインピーダンス
状態にされる請求項１３に記載の位相比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061706A JP2898957B1 (ja) | 1998-03-12 | 1998-03-12 | 位相比較回路 |
| EP99200681A EP0952669B1 (en) | 1998-03-12 | 1999-03-09 | Phase comparison circuit |
| DE69902838T DE69902838T2 (de) | 1998-03-12 | 1999-03-09 | Schaltungsanordnung für einen Phasenkomparator |
| US09/267,195 US6498537B1 (en) | 1998-03-12 | 1999-03-12 | Phase comparison circuit having a controlled delay of an input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061706A JP2898957B1 (ja) | 1998-03-12 | 1998-03-12 | 位相比較回路 |
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|---|---|
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| JPH11261412A JPH11261412A (ja) | 1999-09-24 |
Family
ID=13178957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061706A Expired - Fee Related JP2898957B1 (ja) | 1998-03-12 | 1998-03-12 | 位相比較回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6498537B1 (ja) |
| EP (1) | EP0952669B1 (ja) |
| JP (1) | JP2898957B1 (ja) |
| DE (1) | DE69902838T2 (ja) |
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| US8385476B2 (en) | 2001-04-25 | 2013-02-26 | Texas Instruments Incorporated | Digital phase locked loop |
| US7224911B2 (en) * | 2001-06-07 | 2007-05-29 | Jds Uniphase Corporation | Adaptive distortion compensation in optical fiber communication networks |
| JP3502618B2 (ja) * | 2001-07-19 | 2004-03-02 | 松下電器産業株式会社 | 位相同期ループ回路、及びデータ再生装置 |
| US6836167B2 (en) * | 2002-07-17 | 2004-12-28 | Intel Corporation | Techniques to control signal phase |
| US7269217B2 (en) * | 2002-10-04 | 2007-09-11 | Intersil Americas Inc. | PWM controller with integrated PLL |
| US7092689B1 (en) * | 2003-09-11 | 2006-08-15 | Xilinx Inc. | Charge pump having sampling point adjustment |
| JP4242741B2 (ja) * | 2003-09-19 | 2009-03-25 | パナソニック株式会社 | デバッグ用信号処理回路 |
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| DE602004021977D1 (de) | 2004-04-02 | 2009-08-20 | Kaben Res Inc | Phasenfrequenzdetektor mit einem neuartigen D-Flipflop |
| US20050238092A1 (en) * | 2004-04-22 | 2005-10-27 | Ng Devin K | Method and system for error estimation for adaptive equalization in communication systems |
| US7545900B2 (en) * | 2005-11-15 | 2009-06-09 | Lsi Corporation | Low jitter and/or fast lock-in clock recovery circuit |
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| US9584303B1 (en) * | 2015-10-28 | 2017-02-28 | Futurewei Technologies, Inc. | Reference-less frequency detector with high jitter tolerance |
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| US5640523A (en) * | 1994-09-02 | 1997-06-17 | Cypress Semiconductor Corporation | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery |
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-
1998
- 1998-03-12 JP JP10061706A patent/JP2898957B1/ja not_active Expired - Fee Related
-
1999
- 1999-03-09 EP EP99200681A patent/EP0952669B1/en not_active Expired - Lifetime
- 1999-03-09 DE DE69902838T patent/DE69902838T2/de not_active Expired - Lifetime
- 1999-03-12 US US09/267,195 patent/US6498537B1/en not_active Expired - Lifetime
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| EP0952669A1 (en) | 1999-10-27 |
| JPH11261412A (ja) | 1999-09-24 |
| EP0952669B1 (en) | 2002-09-11 |
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