JP2000251471A - マルチバンクｄｒａｍでのバンキング制御のための階層ロウ活動化方法 - Google Patents
マルチバンクｄｒａｍでのバンキング制御のための階層ロウ活動化方法Info
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Abstract
(57)【要約】
【課題】 階層的な形でワード線を活動化する方法を提
供すること。 【解決手段】 複数のバンク（バンクのそれぞれに、複
数のブロックが含まれる）、バンクのそれぞれ１つのブ
ロックのすべてに接続された複数のタイミング・クリテ
ィカルなアドレス線（クリティカルなアドレス線の数は
バンクの数に等しい）、およびブロックのそれぞれ１つ
に接続された複数の専用アドレス線を含むメモリ構造。
供すること。 【解決手段】 複数のバンク（バンクのそれぞれに、複
数のブロックが含まれる）、バンクのそれぞれ１つのブ
ロックのすべてに接続された複数のタイミング・クリテ
ィカルなアドレス線（クリティカルなアドレス線の数は
バンクの数に等しい）、およびブロックのそれぞれ１つ
に接続された複数の専用アドレス線を含むメモリ構造。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはマルチ
バンク式ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）デバイスに関し、具体的には、メモリ・ア
レイ・ブロックのローカル活動化のための階層型ロウ選
択の方法および回路に関する。
バンク式ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）デバイスに関し、具体的には、メモリ・ア
レイ・ブロックのローカル活動化のための階層型ロウ選
択の方法および回路に関する。
【０００２】
【従来の技術】図１は、例示のために複数バンクの１Ｇ
ｂ ＤＲＡＭ集積回路チップの構成を示す図である。こ
のＤＲＡＭチップは、従来技術では許容されない。この
チップは、８つの１２８Ｍｂのダブル・ユニット１１か
らなる。４つの１２８Ｍｂのダブル・ユニット１１が、
それぞれＤＲＡＭチップの上半分と下半分に配置されて
いる。周辺回路１５は、チップの上半分と下半分の間に
配置され、ここに、複数のアドレス線（すなわち１６ロ
ウのアドレス線）、データ・バス（すなわち×３２編成
のための３２本のデータ）および制御信号が配置され
る。これらの信号は、データ読取動作およびデータ書込
動作のために８つの１２８Ｍｂのダブル・ユニット１１
を制御する。１２８Ｍｂのダブル・ユニット１１には、
２つの６４Ｍｂユニット１４、ロウ・デコーダ・ブロッ
ク（ＲＤＥＣ）１０、カラム・デコーダ・ブロック（Ｃ
ＤＥＣ）１２およびアドレス・プリデコーダ・ブロック
（ＰＤＥＣ）１３が含まれる。
ｂ ＤＲＡＭ集積回路チップの構成を示す図である。こ
のＤＲＡＭチップは、従来技術では許容されない。この
チップは、８つの１２８Ｍｂのダブル・ユニット１１か
らなる。４つの１２８Ｍｂのダブル・ユニット１１が、
それぞれＤＲＡＭチップの上半分と下半分に配置されて
いる。周辺回路１５は、チップの上半分と下半分の間に
配置され、ここに、複数のアドレス線（すなわち１６ロ
ウのアドレス線）、データ・バス（すなわち×３２編成
のための３２本のデータ）および制御信号が配置され
る。これらの信号は、データ読取動作およびデータ書込
動作のために８つの１２８Ｍｂのダブル・ユニット１１
を制御する。１２８Ｍｂのダブル・ユニット１１には、
２つの６４Ｍｂユニット１４、ロウ・デコーダ・ブロッ
ク（ＲＤＥＣ）１０、カラム・デコーダ・ブロック（Ｃ
ＤＥＣ）１２およびアドレス・プリデコーダ・ブロック
（ＰＤＥＣ）１３が含まれる。
【０００３】図２は、１２８Ｍｂダブル・ユニットの一
部を示す詳細なブロック図であり、右側の６４Ｍｂユニ
ットとＣＤＥＣ１２は、図示と説明を簡単にするために
示されていない。この６４Ｍｂユニットには、複数のブ
ロック１６（たとえば、それぞれ４Ｍｂ容量の１６ブロ
ック）が含まれる。各ブロック１６には、複数のメモリ
・セル（たとえば、各ブロックに４Ｍ個のセルが含まれ
る）が含まれ、このメモリ・セルは、メモリ・アレイで
普通であるようにｘロウ（たとえば１０２４ロウ）×ｙ
カラム（たとえば４０９６カラム）に配置されている。
各ロウに配置されるセルは、ｘ本のワード線（ＷＬ）の
うちの対応する１つに結合され、ワード線は、ｘ個のロ
ウ・デコーダ（ＲＤＥＣ）１０Ａのうちの対応する１つ
によってデコードされる。ＲＤＥＣ１０Ａは、プリデコ
ードされたアドレス２２によって駆動され、そのドライ
バは、ＰＤＥＣ１３に配置される。センス・アンプ（Ｓ
Ａ）１８は、隣接するブロック１６の間に配置される。
部を示す詳細なブロック図であり、右側の６４Ｍｂユニ
ットとＣＤＥＣ１２は、図示と説明を簡単にするために
示されていない。この６４Ｍｂユニットには、複数のブ
ロック１６（たとえば、それぞれ４Ｍｂ容量の１６ブロ
ック）が含まれる。各ブロック１６には、複数のメモリ
・セル（たとえば、各ブロックに４Ｍ個のセルが含まれ
る）が含まれ、このメモリ・セルは、メモリ・アレイで
普通であるようにｘロウ（たとえば１０２４ロウ）×ｙ
カラム（たとえば４０９６カラム）に配置されている。
各ロウに配置されるセルは、ｘ本のワード線（ＷＬ）の
うちの対応する１つに結合され、ワード線は、ｘ個のロ
ウ・デコーダ（ＲＤＥＣ）１０Ａのうちの対応する１つ
によってデコードされる。ＲＤＥＣ１０Ａは、プリデコ
ードされたアドレス２２によって駆動され、そのドライ
バは、ＰＤＥＣ１３に配置される。センス・アンプ（Ｓ
Ａ）１８は、隣接するブロック１６の間に配置される。
【０００４】図３は、ブロック１６内のメモリ・セル２
１、そのＳＡ１８への接続および、ワード線（ＷＬ）を
駆動するＲＤＥＣ１０Ａを構成するトランジスタを示す
ブロックおよび回路の概略図である。図を簡単にするた
めに、ワード線ドライバは、図３には示されていない。
１、そのＳＡ１８への接続および、ワード線（ＷＬ）を
駆動するＲＤＥＣ１０Ａを構成するトランジスタを示す
ブロックおよび回路の概略図である。図を簡単にするた
めに、ワード線ドライバは、図３には示されていない。
【０００５】図２に示された回路の読取モード動作を、
これから説明する。ロウ・アドレス・ストローブ（ＲＡ
Ｓ）信号（図示せず）がイネーブルされた時に、周辺回
路１５が、アドレス２０を駆動する。アドレス２０は、
ＰＤＥＣ１３によってプリデコードされ、ＰＤＥＣ１３
は、プリデコードされたアドレス２２を駆動する。ブロ
ック選択信号（ＢＬＫＳＥＬ）は、ＲＤＥＣ１０Ａをイ
ネーブルすることによってＷＬの活動化をトリガする。
イネーブルされたＢＬＫＳＥＬがＲＤＥＣ１０Ａで受け
取られた際に、プリデコードされたアドレス２２が、特
定のＲＤＥＣ１０Ａについてイネーブルされる時に、対
応するＷＬを活動化する信号が、ＷＬドライバ（図示せ
ず）に供給される。図２および図３に示されたＲＤＥＣ
回路方式では、ＷＬが立ち上がり始める時刻とＷＬが立
ち下がり始める時刻は、レベリングされたブロック選択
信号ＢＬＫＳＥＬによって制御される。
これから説明する。ロウ・アドレス・ストローブ（ＲＡ
Ｓ）信号（図示せず）がイネーブルされた時に、周辺回
路１５が、アドレス２０を駆動する。アドレス２０は、
ＰＤＥＣ１３によってプリデコードされ、ＰＤＥＣ１３
は、プリデコードされたアドレス２２を駆動する。ブロ
ック選択信号（ＢＬＫＳＥＬ）は、ＲＤＥＣ１０Ａをイ
ネーブルすることによってＷＬの活動化をトリガする。
イネーブルされたＢＬＫＳＥＬがＲＤＥＣ１０Ａで受け
取られた際に、プリデコードされたアドレス２２が、特
定のＲＤＥＣ１０Ａについてイネーブルされる時に、対
応するＷＬを活動化する信号が、ＷＬドライバ（図示せ
ず）に供給される。図２および図３に示されたＲＤＥＣ
回路方式では、ＷＬが立ち上がり始める時刻とＷＬが立
ち下がり始める時刻は、レベリングされたブロック選択
信号ＢＬＫＳＥＬによって制御される。
【０００６】ＢＬＫＳＥＬ信号は、相補ビット線対（Ｂ
Ｌ、／ＢＬ）上のデータをラッチするために、ＷＬの活
動化の後の制御された時刻にＳＡ１８を活動化するのに
も使用される。ブロック１６ごとに、独立のＢＬＫＳＥ
Ｌ信号が生成される。したがって、ＢＬＫＳＥＬ信号の
生成が、ＷＬおよびＳＡ１８をそれぞれの正しい時刻に
活動化するためにブロック１６を制御するための鍵にな
る。
Ｌ、／ＢＬ）上のデータをラッチするために、ＷＬの活
動化の後の制御された時刻にＳＡ１８を活動化するのに
も使用される。ブロック１６ごとに、独立のＢＬＫＳＥ
Ｌ信号が生成される。したがって、ＢＬＫＳＥＬ信号の
生成が、ＷＬおよびＳＡ１８をそれぞれの正しい時刻に
活動化するためにブロック１６を制御するための鍵にな
る。
【０００７】図４は、プリデコードされたアドレス２２
がＢＬＫＳＥＬ信号として使用される回路配置を示すブ
ロック図である。このような配置は、ワタナベ（Y. Wat
anabe）他著、「A 286mm2 256 Mb DRAM with x32 Both-
Ends DQ」、JSSC, Vol. 31,No. 4、1996年4月、第567〜
574ページに詳細に記載されている。６４Ｍｂユニット
１４には、１６個の４Ｍｂのブロック１６が含まれ、各
ブロックには１０２４本のＷＬが含まれる。６４Ｍｂユ
ニットの１６３８４本のワード線（１６ブロック／ユニ
ット×１０２４ＷＬ／ブロック）のうちの１つのワード
線を選択し、活動化するために、１４本のアドレス信号
ＡＤＤ＜０：１３＞が使用され、最上位の４本のアドレ
ス信号ＡＤＤ＜１０：１３＞は、１６個のプリデコード
されたアドレスの生成に割り当てられる。これらの、Ａ
ＤＤ＜１０：１３＞から生成される１６個のプリデコー
ドされたアドレスが、１６個のブロック１６のそれぞれ
のそれぞれ１つへのＢＬＫＳＥＬ信号として使用され
る。
がＢＬＫＳＥＬ信号として使用される回路配置を示すブ
ロック図である。このような配置は、ワタナベ（Y. Wat
anabe）他著、「A 286mm2 256 Mb DRAM with x32 Both-
Ends DQ」、JSSC, Vol. 31,No. 4、1996年4月、第567〜
574ページに詳細に記載されている。６４Ｍｂユニット
１４には、１６個の４Ｍｂのブロック１６が含まれ、各
ブロックには１０２４本のＷＬが含まれる。６４Ｍｂユ
ニットの１６３８４本のワード線（１６ブロック／ユニ
ット×１０２４ＷＬ／ブロック）のうちの１つのワード
線を選択し、活動化するために、１４本のアドレス信号
ＡＤＤ＜０：１３＞が使用され、最上位の４本のアドレ
ス信号ＡＤＤ＜１０：１３＞は、１６個のプリデコード
されたアドレスの生成に割り当てられる。これらの、Ａ
ＤＤ＜１０：１３＞から生成される１６個のプリデコー
ドされたアドレスが、１６個のブロック１６のそれぞれ
のそれぞれ１つへのＢＬＫＳＥＬ信号として使用され
る。
【０００８】図４に示されたプリデコードされたＢＬＫ
ＳＥＬ方式では、６４Ｍｂユニット内のブロック１６の
数が増えるにつれて、プリデコードされたアドレス２２
を搬送する信号導体の数を増やすことが必要である。１
２８Ｍｂのダブル・ユニット１１の場合、３２本のＢＬ
ＫＳＥＬ信号導体が必要であり、約１００μｍ2の面積
が必要であり、これは、ロウ・デコーダ・ブロック１０
の面積のほぼ１／４である。
ＳＥＬ方式では、６４Ｍｂユニット内のブロック１６の
数が増えるにつれて、プリデコードされたアドレス２２
を搬送する信号導体の数を増やすことが必要である。１
２８Ｍｂのダブル・ユニット１１の場合、３２本のＢＬ
ＫＳＥＬ信号導体が必要であり、約１００μｍ2の面積
が必要であり、これは、ロウ・デコーダ・ブロック１０
の面積のほぼ１／４である。
【０００９】図４に示された方式では、３２個のブロッ
ク１６のうちの１つを活動化する場合に、他のプリデコ
ードされたアドレス２２をイネーブル状態に保持するこ
とも必要である。そのようなシグナリング方式を用いる
と、複数のバンクを有するメモリを構成することが困難
になる。マルチバンク編成では、ブロックを独立に制御
することが必要である。しかし、バンクごとに別々のプ
リデコードされたアドレス信号が必要な既存のシグナリ
ング方式では、必要な信号導体の数が多すぎ、したがっ
て、実用的ではない。したがって、既存のシグナリング
方式は、１２８Ｍｂのダブル・ユニット１１内の単一バ
ンク設計のみについて実用的である。
ク１６のうちの１つを活動化する場合に、他のプリデコ
ードされたアドレス２２をイネーブル状態に保持するこ
とも必要である。そのようなシグナリング方式を用いる
と、複数のバンクを有するメモリを構成することが困難
になる。マルチバンク編成では、ブロックを独立に制御
することが必要である。しかし、バンクごとに別々のプ
リデコードされたアドレス信号が必要な既存のシグナリ
ング方式では、必要な信号導体の数が多すぎ、したがっ
て、実用的ではない。したがって、既存のシグナリング
方式は、１２８Ｍｂのダブル・ユニット１１内の単一バ
ンク設計のみについて実用的である。
【００１０】図５は、プリデコードされたアドレス２４
を２つの６４Ｍｂユニット１４ｌおよび１４ｒ内で共用
できるようにする共用ロウ・デコーダ（ＳＲＤＥＣ）１
０Ｂを示すブロック図である。プリデコードされたアド
レス２４は、ＢＬＫＳＥＬ信号の生成に使用される。こ
れを、プリデコードされたブロック選択（ＢＬＫＳＥ
Ｌ）方式と称する。しかし、ワード線（ＷＬ）が立ち上
がり始める時刻は、ＢＬＫＳＥＬによってトリガされる
自己リセット式パルスの形のローカル・ブロック選択信
号（ＬＢＬＫＳＥＬ）によって制御される。
を２つの６４Ｍｂユニット１４ｌおよび１４ｒ内で共用
できるようにする共用ロウ・デコーダ（ＳＲＤＥＣ）１
０Ｂを示すブロック図である。プリデコードされたアド
レス２４は、ＢＬＫＳＥＬ信号の生成に使用される。こ
れを、プリデコードされたブロック選択（ＢＬＫＳＥ
Ｌ）方式と称する。しかし、ワード線（ＷＬ）が立ち上
がり始める時刻は、ＢＬＫＳＥＬによってトリガされる
自己リセット式パルスの形のローカル・ブロック選択信
号（ＬＢＬＫＳＥＬ）によって制御される。
【００１１】ＬＢＬＫＳＥＬ信号は、ＳＲＤＥＣ１０Ｂ
内でのデコードされたアドレスのラッチをトリガする。
共用されるプリデコードされたアドレス信号線２４は、
他のバンク内の記憶位置のアクセスに使用することがで
きる。ワード線が立ち下がる時刻は、プリデコードされ
たＢＬＫＳＥＬアプローチの場合と同様に制御される。
これによって、左側の６４Ｍｂユニット１４ｌをバンク
０、右側の６４Ｍｂユニット１４ｒをバンク１として構
成することが可能になる。しかし、この方式は、ＢＬＫ
ＳＥＬ信号線の数がブロック１６の増加に伴って増える
という点で、図４に示されたデコード方式に類似する問
題を有する。さらに、このＢＬＫＳＥＬアプローチで
は、たとえば図５に示された左または右の６４Ｍｂユニ
ット内など、左または右の単一のユニット内で複数のバ
ンクを構成することができない。
内でのデコードされたアドレスのラッチをトリガする。
共用されるプリデコードされたアドレス信号線２４は、
他のバンク内の記憶位置のアクセスに使用することがで
きる。ワード線が立ち下がる時刻は、プリデコードされ
たＢＬＫＳＥＬアプローチの場合と同様に制御される。
これによって、左側の６４Ｍｂユニット１４ｌをバンク
０、右側の６４Ｍｂユニット１４ｒをバンク１として構
成することが可能になる。しかし、この方式は、ＢＬＫ
ＳＥＬ信号線の数がブロック１６の増加に伴って増える
という点で、図４に示されたデコード方式に類似する問
題を有する。さらに、このＢＬＫＳＥＬアプローチで
は、たとえば図５に示された左または右の６４Ｍｂユニ
ット内など、左または右の単一のユニット内で複数のバ
ンクを構成することができない。
【００１２】図５に示されたタイミング信号線の数を減
らすという原理を、複数のバンクを含む単一のユニット
に適用した時には、個々のバンクを異なる時刻にリセッ
トできないという点で問題が生じる。これを、図６のタ
イミング図に示す。プリチャージ信号／ＲＰＧが活動化
される時に、ユニット内に複数のバンクが構成されてい
る場合であっても、すべてのブロック１６が、／ＲＰＧ
の立ち下がりエッジ２５でリセットされる。このような
同時リセットは、すべてのバンクが独立に活動化（セッ
ト）されプリチャージ（リセット）されるという要件に
相反する。下で説明する本発明は、この問題を克服し、
ＤＲＡＭの複数バンク・ユニットの各バンクについてプ
リチャージ信号を別々に制御できるようにする。
らすという原理を、複数のバンクを含む単一のユニット
に適用した時には、個々のバンクを異なる時刻にリセッ
トできないという点で問題が生じる。これを、図６のタ
イミング図に示す。プリチャージ信号／ＲＰＧが活動化
される時に、ユニット内に複数のバンクが構成されてい
る場合であっても、すべてのブロック１６が、／ＲＰＧ
の立ち下がりエッジ２５でリセットされる。このような
同時リセットは、すべてのバンクが独立に活動化（セッ
ト）されプリチャージ（リセット）されるという要件に
相反する。下で説明する本発明は、この問題を克服し、
ＤＲＡＭの複数バンク・ユニットの各バンクについてプ
リチャージ信号を別々に制御できるようにする。
【００１３】対照的に、下で説明する本発明では、左ま
たは右の単一のメモリ・ユニット内、たとえば図５に示
された右側の６４Ｍｂユニット１４ｒ内で構成できるバ
ンクの数に対する制限がない。さらに、下で説明する本
発明は、左または右の単一のメモリ・ユニット内で構成
されるブロックの数に無関係に、必要なプリデコードさ
れたアドレス信号線の総数を減らす方法を提供する。
たは右の単一のメモリ・ユニット内、たとえば図５に示
された右側の６４Ｍｂユニット１４ｒ内で構成できるバ
ンクの数に対する制限がない。さらに、下で説明する本
発明は、左または右の単一のメモリ・ユニット内で構成
されるブロックの数に無関係に、必要なプリデコードさ
れたアドレス信号線の総数を減らす方法を提供する。
【００１４】
【発明が解決しようとする課題】したがって、本発明の
目的は、階層的な形でワード線を活動化する方法を提供
することである。
目的は、階層的な形でワード線を活動化する方法を提供
することである。
【００１５】本発明のもう１つの目的は、階層的な形で
メモリのダブル・ユニット１１内のローカル・ブロック
を活動化する回路を提供することである。
メモリのダブル・ユニット１１内のローカル・ブロック
を活動化する回路を提供することである。
【００１６】本発明のもう１つの目的は、マルチバンク
ＤＲＡＭ内の個々のバンクの独立の活動化およびリセッ
トを可能にすることである。
ＤＲＡＭ内の個々のバンクの独立の活動化およびリセッ
トを可能にすることである。
【００１７】
【課題を解決するための手段】本発明のバンク選択の方
法および回路では、チップのダブル・ユニット１１内の
ブロックのローカル活動化のための階層バンキング制御
の概念を採用する。この活動化は、各メモリ・アレイ・
ブロックのワード線（ＷＬ）の立上げとリセットに必要
なＷＬ活動化タイミング信号の総数を減らすことによっ
て達成される。
法および回路では、チップのダブル・ユニット１１内の
ブロックのローカル活動化のための階層バンキング制御
の概念を採用する。この活動化は、各メモリ・アレイ・
ブロックのワード線（ＷＬ）の立上げとリセットに必要
なＷＬ活動化タイミング信号の総数を減らすことによっ
て達成される。
【００１８】具体的に言うと、本発明は、複数のバンク
を含むダブル・ユニット１１の構造であって、バンクの
それぞれが、複数のブロック、バンクのそれぞれ１つの
すべてのブロックに接続された、レベリングされたＷＬ
活動化タイミング情報（ハイの状態がＷＬハイ、ロウの
状態がＷＬロウ）を搬送する複数の専用バンク・アドレ
ス線（専用バンク・アドレス線の数は、ダブル・ユニッ
ト１１のバンクの数以上である）と、ダブル・ユニット
１１のブロックのすべてまたは少なくとも２つに接続さ
れた複数の共用アドレス線とを含む、ダブル・ユニット
１１の構造を提案する。
を含むダブル・ユニット１１の構造であって、バンクの
それぞれが、複数のブロック、バンクのそれぞれ１つの
すべてのブロックに接続された、レベリングされたＷＬ
活動化タイミング情報（ハイの状態がＷＬハイ、ロウの
状態がＷＬロウ）を搬送する複数の専用バンク・アドレ
ス線（専用バンク・アドレス線の数は、ダブル・ユニッ
ト１１のバンクの数以上である）と、ダブル・ユニット
１１のブロックのすべてまたは少なくとも２つに接続さ
れた複数の共用アドレス線とを含む、ダブル・ユニット
１１の構造を提案する。
【００１９】レベリングされたＷＬ活動化タイミング情
報を含む専用バンク・アドレス線は、選択されるバンク
を識別する。共用アドレス線は、選択されたバンク内の
選択されたブロックと、ブロック内の特定のワード線を
識別する。共用アドレス線は、ダブル・ユニット１１内
の少なくとも２つの異なるバンクの少なくとも２つのブ
ロックの間で共用される。
報を含む専用バンク・アドレス線は、選択されるバンク
を識別する。共用アドレス線は、選択されたバンク内の
選択されたブロックと、ブロック内の特定のワード線を
識別する。共用アドレス線は、ダブル・ユニット１１内
の少なくとも２つの異なるバンクの少なくとも２つのブ
ロックの間で共用される。
【００２０】ブロックのそれぞれには、レベリングされ
たブロック選択信号ＬＢＬＫＳＥＬを生成するための条
件受取用ラッチ回路（ＣＲＬＣ）が含まれ、このＣＲＬ
Ｃは、デコードされたブロック・アドレスのそれぞれの
１つが、セット相（バンク・アドレス線のそれぞれ１つ
でのロウからハイへの変化）中に有効である場合に、バ
ンク・アドレス線のそれぞれ１つで搬送されるレベリン
グされたＷＬ活動化タイミング情報を渡す。活動化され
た後は、ＬＢＬＫＳＥＬのリセット・タイミングは、バ
ンク・アドレス線のそれぞれ１つのリセット・タイミン
グだけに依存する。ブロックのそれぞれには、ラッチ回
路ＣＲＬＣからのＷＬ活動化タイミング情報と、共用ロ
ウ・アドレス線のそれぞれ１つからの共用ロウ情報とを
受け取る複数のロウ・デコーダ回路も含まれる。
たブロック選択信号ＬＢＬＫＳＥＬを生成するための条
件受取用ラッチ回路（ＣＲＬＣ）が含まれ、このＣＲＬ
Ｃは、デコードされたブロック・アドレスのそれぞれの
１つが、セット相（バンク・アドレス線のそれぞれ１つ
でのロウからハイへの変化）中に有効である場合に、バ
ンク・アドレス線のそれぞれ１つで搬送されるレベリン
グされたＷＬ活動化タイミング情報を渡す。活動化され
た後は、ＬＢＬＫＳＥＬのリセット・タイミングは、バ
ンク・アドレス線のそれぞれ１つのリセット・タイミン
グだけに依存する。ブロックのそれぞれには、ラッチ回
路ＣＲＬＣからのＷＬ活動化タイミング情報と、共用ロ
ウ・アドレス線のそれぞれ１つからの共用ロウ情報とを
受け取る複数のロウ・デコーダ回路も含まれる。
【００２１】ブロック内の特定のワード線を選択するた
めのアドレス線は、ダブル・ユニット１１内の少なくと
も２つの異なるバンクの少なくとも２つのブロックの間
で共用され、ブロックのそれぞれが、複数のワード線を
駆動する。共用アドレス線は、ある程度のデコードをＰ
ＤＥＣ１３で行わせることができる。
めのアドレス線は、ダブル・ユニット１１内の少なくと
も２つの異なるバンクの少なくとも２つのブロックの間
で共用され、ブロックのそれぞれが、複数のワード線を
駆動する。共用アドレス線は、ある程度のデコードをＰ
ＤＥＣ１３で行わせることができる。
【００２２】本発明を用いると、タイミング情報は、プ
リデコード／スクランブルされたアドレスに対して、あ
るバンク階層から次のバンク階層へ転送される。これに
よって、本発明は、マルチバンクＤＲＡＭアーキテクチ
ャで１バンクあたり１つだけの、レベリングされたＷＬ
活動化タイミング情報を搬送する専用のプリデコードさ
れたバンク・アドレス線を使用することができ、ローカ
ル・ブロック・スクランブル解除のためのロウ経路で他
のタイミング以外のプリデコードされたアドレスを多重
化できるようになる。
リデコード／スクランブルされたアドレスに対して、あ
るバンク階層から次のバンク階層へ転送される。これに
よって、本発明は、マルチバンクＤＲＡＭアーキテクチ
ャで１バンクあたり１つだけの、レベリングされたＷＬ
活動化タイミング情報を搬送する専用のプリデコードさ
れたバンク・アドレス線を使用することができ、ローカ
ル・ブロック・スクランブル解除のためのロウ経路で他
のタイミング以外のプリデコードされたアドレスを多重
化できるようになる。
【００２３】したがって、本発明は、従来はロウ・デコ
ーダから各メモリ・ブロックまで（上で述べた例では約
８ｍｍの距離）走るクリティカルなタイミング信号線の
数を減らす。従来は、これらの信号線が３２０本（すな
わち、ダブル・ユニットの３２個のブロックのそれぞれ
について１０本のアドレス線）に達する可能性がある。
本発明は、タイミング情報をわずか４本の組み合わされ
たアドレス／タイミング情報線（たとえば図７ないし図
１０の信号線３００ないし３５０）に多重化することに
よってこの数を４に減らし、ブロック選択信号を用いる
ローカル多重化解除動作を実行する。
ーダから各メモリ・ブロックまで（上で述べた例では約
８ｍｍの距離）走るクリティカルなタイミング信号線の
数を減らす。従来は、これらの信号線が３２０本（すな
わち、ダブル・ユニットの３２個のブロックのそれぞれ
について１０本のアドレス線）に達する可能性がある。
本発明は、タイミング情報をわずか４本の組み合わされ
たアドレス／タイミング情報線（たとえば図７ないし図
１０の信号線３００ないし３５０）に多重化することに
よってこの数を４に減らし、ブロック選択信号を用いる
ローカル多重化解除動作を実行する。
【００２４】プリデコードされたアドレス信号の残り
（たとえば図７ないし図１０の信号線３１０）は、すべ
ての２Ｍｂブロックを活動化するのに必要であるが、タ
イミング関連データを搬送しないので、複数のバンクの
間で共用することができる。これらのアドレスは、わず
か５つ（ｌｏｇ2 ３２）の信号に多重化され、図１１
に示されたデコード回路を使用するチップのロウ制御部
分でスクランブル解除される。したがって、本発明を用
いると、ブロックのそれぞれへの低速のタイミング搬送
信号を駆動するのに必要な従来の面積ペナルティが除去
され、ロウ・デコーダの性能が改善される。
（たとえば図７ないし図１０の信号線３１０）は、すべ
ての２Ｍｂブロックを活動化するのに必要であるが、タ
イミング関連データを搬送しないので、複数のバンクの
間で共用することができる。これらのアドレスは、わず
か５つ（ｌｏｇ2 ３２）の信号に多重化され、図１１
に示されたデコード回路を使用するチップのロウ制御部
分でスクランブル解除される。したがって、本発明を用
いると、ブロックのそれぞれへの低速のタイミング搬送
信号を駆動するのに必要な従来の面積ペナルティが除去
され、ロウ・デコーダの性能が改善される。
【００２５】
【発明の実施の形態】従来の技術の節で述べた、すべて
のバンクが個別に活動化（セット）されず、プリチャー
ジ（リセット）されないという問題に対する可能な解決
の１つが、図７に示されているように、プリチャージ
（ＲＰＧ）信号３６０と共にラッチされる追加のブロッ
ク・リセット・アドレス線３４０と、ロウ・アドレス・
ストローブ（ＲＡＳ）信号３８０と共にラッチされる追
加のブロック・セット・アドレス線３７０を設けること
である。このような構造では、アドレスによって、セッ
トまたはリセットされるブロックが具体的に識別され
る。しかし、この解決策は、大量の配線空間を必要と
し、ラッチをブロック・レベルで実行することが要求さ
れる。図７に示された構造の面積節約は、ワード線（Ｗ
Ｌ）リセット相のための追加のブロック・リセット・ア
ドレス線３４０およびブロック・セット・アドレス線３
７０の導入によって、ほぼ完全に消費される。
のバンクが個別に活動化（セット）されず、プリチャー
ジ（リセット）されないという問題に対する可能な解決
の１つが、図７に示されているように、プリチャージ
（ＲＰＧ）信号３６０と共にラッチされる追加のブロッ
ク・リセット・アドレス線３４０と、ロウ・アドレス・
ストローブ（ＲＡＳ）信号３８０と共にラッチされる追
加のブロック・セット・アドレス線３７０を設けること
である。このような構造では、アドレスによって、セッ
トまたはリセットされるブロックが具体的に識別され
る。しかし、この解決策は、大量の配線空間を必要と
し、ラッチをブロック・レベルで実行することが要求さ
れる。図７に示された構造の面積節約は、ワード線（Ｗ
Ｌ）リセット相のための追加のブロック・リセット・ア
ドレス線３４０およびブロック・セット・アドレス線３
７０の導入によって、ほぼ完全に消費される。
【００２６】もう１つのより実行可能な解決策が、図８
に示された本発明の実施例である。この同一の概念を、
下で述べる図１３および図１４を参照してより詳細に説
明する。図８の構造には、４つのバンク３２０が含まれ
るが、図１３および図１４には、本発明を詳細に説明す
るために、２つのバンクだけが図示されている。
に示された本発明の実施例である。この同一の概念を、
下で述べる図１３および図１４を参照してより詳細に説
明する。図８の構造には、４つのバンク３２０が含まれ
るが、図１３および図１４には、本発明を詳細に説明す
るために、２つのバンクだけが図示されている。
【００２７】説明を簡単にするために、通常のアドレス
・バス（Ｘ０−９Ｐ）は、これらの信号のプリデコード
／デコードがどの場合でも同一なので（たとえば、どの
場合でも所与のブロック内に同一の数のＷＬを有す
る）、以下の説明では無視する。この例では、１０２４
本のうちの１本のＷＬがデコードされる。
・バス（Ｘ０−９Ｐ）は、これらの信号のプリデコード
／デコードがどの場合でも同一なので（たとえば、どの
場合でも所与のブロック内に同一の数のＷＬを有す
る）、以下の説明では無視する。この例では、１０２４
本のうちの１本のＷＬがデコードされる。
【００２８】ここで図８を詳細に参照すると、別のタイ
ミング線である信号線３００が、各バンク３２０に供給
される。タイミング線である信号線３００は、「レベル
タイプ」制御を有することによって／ＲＡＳ情報と／Ｒ
ＰＧ情報を搬送する。「レベルタイプ」とは、ロウから
ハイへの遷移の際に、ＳＥＴ（セット）動作がイネーブ
ル（／ＲＡＳを介して）され、ハイからロウへの相中に
はＲＥＳＥＴ（リセット）がイネーブルされることを意
味する。
ミング線である信号線３００が、各バンク３２０に供給
される。タイミング線である信号線３００は、「レベル
タイプ」制御を有することによって／ＲＡＳ情報と／Ｒ
ＰＧ情報を搬送する。「レベルタイプ」とは、ロウから
ハイへの遷移の際に、ＳＥＴ（セット）動作がイネーブ
ル（／ＲＡＳを介して）され、ハイからロウへの相中に
はＲＥＳＥＴ（リセット）がイネーブルされることを意
味する。
【００２９】４つのバンク選択タイミング信号である信
号線３００は、リブ・コーナー（Ｘプリデコーダ）３９
０（図１ないし図３のＰＤＥＣ１３）で、／ＲＡＳ、／
ＲＰＧおよびバンク・アドレスと共にラッチされる。バ
ンク選択信号をデコードするのに必要なバンク・アドレ
スは、すでにリブ・コーナー３９０でデコードされてお
り、したがって、他のプリデコードされたアドレス（Ｘ
０−９Ｐ）の信号線３５０と共にリブの全長にわたって
送る必要はない。
号線３００は、リブ・コーナー（Ｘプリデコーダ）３９
０（図１ないし図３のＰＤＥＣ１３）で、／ＲＡＳ、／
ＲＰＧおよびバンク・アドレスと共にラッチされる。バ
ンク選択信号をデコードするのに必要なバンク・アドレ
スは、すでにリブ・コーナー３９０でデコードされてお
り、したがって、他のプリデコードされたアドレス（Ｘ
０−９Ｐ）の信号線３５０と共にリブの全長にわたって
送る必要はない。
【００３０】信号線３００のバンク選択信号は、バンク
３２０内の各個々のブロック３３０へタイミングを転送
するために、図１３に示されたセルフタイマ式ラッチ回
路（ＳＴＬＣ）６０を介して信号線３１０のブロック・
アドレス（Ｘ１０−１２Ｐ、１バンクあたり８ブロッ
ク）と共にラッチされる。したがって、このマルチバン
クＳＤＲＡＭに必要な信号線の総数は、信号線３５０の
通常のアドレス（Ｘ０−９Ｐ）を除いて１２本（４本の
信号線３００のタイミング・バンク選択線＋８本の信号
線３１０のプリデコードされたブロック・アドレスＸ１
０１１１２＜０：７＞（すなわち１２））である。これ
は、複数バンク活動化およびプリチャージの原理を使用
しない図５に示された従来の単一バンク非同期デコード
構造に必要な数（すなわち１４本）より２本少ない。
３２０内の各個々のブロック３３０へタイミングを転送
するために、図１３に示されたセルフタイマ式ラッチ回
路（ＳＴＬＣ）６０を介して信号線３１０のブロック・
アドレス（Ｘ１０−１２Ｐ、１バンクあたり８ブロッ
ク）と共にラッチされる。したがって、このマルチバン
クＳＤＲＡＭに必要な信号線の総数は、信号線３５０の
通常のアドレス（Ｘ０−９Ｐ）を除いて１２本（４本の
信号線３００のタイミング・バンク選択線＋８本の信号
線３１０のプリデコードされたブロック・アドレスＸ１
０１１１２＜０：７＞（すなわち１２））である。これ
は、複数バンク活動化およびプリチャージの原理を使用
しない図５に示された従来の単一バンク非同期デコード
構造に必要な数（すなわち１４本）より２本少ない。
【００３１】図１３および図１４は、図８に示されたマ
ルチバンク構造のより詳細な図である。しかし、より高
水準の詳細を示すために、図１４の構造には、２つのバ
ンク（バンク０およびバンク１）だけが含まれ、各バン
クには４つのブロック３３０だけが含まれる。当業者に
既知であるとおり、図８および図１４に示された構造
は、実質的に同様である。しかし、バンクの数が異な
り、各バンク内のブロックの数が異なるので、異なる構
造では異なるアドレッシングが必要である。ブロック３
３０のうちの１つを、図１４の上部に詳細に示す。ブロ
ック３３０のさらに詳細な図を、図１３に示す。
ルチバンク構造のより詳細な図である。しかし、より高
水準の詳細を示すために、図１４の構造には、２つのバ
ンク（バンク０およびバンク１）だけが含まれ、各バン
クには４つのブロック３３０だけが含まれる。当業者に
既知であるとおり、図８および図１４に示された構造
は、実質的に同様である。しかし、バンクの数が異な
り、各バンク内のブロックの数が異なるので、異なる構
造では異なるアドレッシングが必要である。ブロック３
３０のうちの１つを、図１４の上部に詳細に示す。ブロ
ック３３０のさらに詳細な図を、図１３に示す。
【００３２】図１１は、図１３および図１４に示された
ＳＴＬＣ６０の詳細を示す図である。具体的に言うと、
図１１には、ＮＡＮＤ回路４０ないし４３とインバータ
４４が示されている。図１１に示された例では、信号Ｘ
１１Ｐ（外部チップ・アドレスＡ１１の遅延されたＸア
ドレス）が、ユニット内のバンクの半分のデコードのた
めのバンク・タイミング情報を搬送する。
ＳＴＬＣ６０の詳細を示す図である。具体的に言うと、
図１１には、ＮＡＮＤ回路４０ないし４３とインバータ
４４が示されている。図１１に示された例では、信号Ｘ
１１Ｐ（外部チップ・アドレスＡ１１の遅延されたＸア
ドレス）が、ユニット内のバンクの半分のデコードのた
めのバンク・タイミング情報を搬送する。
【００３３】本発明は、階層バンキング制御を使用し
て、デコーディング・アドレスのあるレベルから次のレ
ベルへタイミング情報を転送する、多重化アドレスを介
して階層内の最小のメモリ・バンクへタイミング情報を
転送する。図１４からわかるように、単一のワード線Ｗ
Ｌを活動化するのに必要なタイミングを転送するため
に、信号線３００のタイミング信号を使用して第１のバ
ンク（たとえばバンク０）がデコードされ、その後、状
態受取用のＳＴＬＣ６０を介して信号線３００のタイミ
ング信号（たとえば前のステージのデコーディングから
わずかに遅れたＲＡＳ）を転送することによって単一の
メモリ・ブロック３３０が（たとえば下で説明する１：
４デコーディングを使用して）バンク内でデコードさ
れ、最後に、単一のワード線ＷＬが活動化されている
（たとえば１：１０２４デコーディングを使用して）共
用されるロウ・デコーダ／ワード線ドライバ６１で第３
の階層デコーディングが行われる。
て、デコーディング・アドレスのあるレベルから次のレ
ベルへタイミング情報を転送する、多重化アドレスを介
して階層内の最小のメモリ・バンクへタイミング情報を
転送する。図１４からわかるように、単一のワード線Ｗ
Ｌを活動化するのに必要なタイミングを転送するため
に、信号線３００のタイミング信号を使用して第１のバ
ンク（たとえばバンク０）がデコードされ、その後、状
態受取用のＳＴＬＣ６０を介して信号線３００のタイミ
ング信号（たとえば前のステージのデコーディングから
わずかに遅れたＲＡＳ）を転送することによって単一の
メモリ・ブロック３３０が（たとえば下で説明する１：
４デコーディングを使用して）バンク内でデコードさ
れ、最後に、単一のワード線ＷＬが活動化されている
（たとえば１：１０２４デコーディングを使用して）共
用されるロウ・デコーダ／ワード線ドライバ６１で第３
の階層デコーディングが行われる。
【００３４】当初は、タイミング情報を含む、信号線３
００のプリデコードされたアドレス信号が、階層デコー
ディングの第１レベルで用いられて、ユニットの単一の
バンク（たとえばバンク０）が活動化され、その後、信
号線３００のアドレス信号が、バンク・アドレスと独立
に継続的に変化する可能性がある信号線３１０の他の静
的なプリデコードされたアドレスと多重化される。
００のプリデコードされたアドレス信号が、階層デコー
ディングの第１レベルで用いられて、ユニットの単一の
バンク（たとえばバンク０）が活動化され、その後、信
号線３００のアドレス信号が、バンク・アドレスと独立
に継続的に変化する可能性がある信号線３１０の他の静
的なプリデコードされたアドレスと多重化される。
【００３５】図８をもう一度参照すると、ラッチ／デコ
ード回路３４０は、バンク・アドレッシング処理中に階
層的にタイミング情報をラッチし、必要なブロック選択
信号を生成する。言い換えると、ラッチ／デコード回路
３４０は、デコーディングの第１レベルからの時間依存
入力を使用して、デコーディングの後続レベルでの時間
依存出力を生成する。
ード回路３４０は、バンク・アドレッシング処理中に階
層的にタイミング情報をラッチし、必要なブロック選択
信号を生成する。言い換えると、ラッチ／デコード回路
３４０は、デコーディングの第１レベルからの時間依存
入力を使用して、デコーディングの後続レベルでの時間
依存出力を生成する。
【００３６】図１１および図１３をもう一度参照する
と、信号Ｘ９１０Ｐ（共用されるプリデコードされた外
部アドレスＡ９およびＡ１０）は、１バンク内の４つの
活動状態ブロックから１つをデコードするのに使用され
る信号線３１０のＤＣアドレス信号である。バンクが活
動状態である場合には、１つの活動状態ブロックが、Ｘ
９１０Ｐ＜０＞、Ｘ９１０Ｐ＜１＞、Ｘ９１０Ｐ＜２＞
またはＸ９１０Ｐ＜３＞のいずれかをハイにアサートす
ることによって、デコードまたは識別される。バンク・
アドレス（Ｘ１１Ｐ)をハイまたはロウのいずれかにア
サートすることによって、上側または下側のいずれかの
バンクが活動化される。
と、信号Ｘ９１０Ｐ（共用されるプリデコードされた外
部アドレスＡ９およびＡ１０）は、１バンク内の４つの
活動状態ブロックから１つをデコードするのに使用され
る信号線３１０のＤＣアドレス信号である。バンクが活
動状態である場合には、１つの活動状態ブロックが、Ｘ
９１０Ｐ＜０＞、Ｘ９１０Ｐ＜１＞、Ｘ９１０Ｐ＜２＞
またはＸ９１０Ｐ＜３＞のいずれかをハイにアサートす
ることによって、デコードまたは識別される。バンク・
アドレス（Ｘ１１Ｐ)をハイまたはロウのいずれかにア
サートすることによって、上側または下側のいずれかの
バンクが活動化される。
【００３７】Ｘ１１Ｐ信号は、ＮＡＮＤ回路４０および
４３に入力される。ＮＡＮＤ回路４０の出力は、ＮＡＮ
Ｄ回路４１およびＮＡＮＤ回路４３に出力される。ＮＡ
ＮＤ回路４２は、たとえばＸ９１０Ｐ信号とＮＡＮＤ回
路４３からの出力を受け取る。ＮＡＮＤ回路４１は、Ｎ
ＡＮＤ回路４２から出力を受け取り、ＮＡＮＤ回路４０
に出力し、ＮＡＮＤ回路４０の出力は、インバータ４４
によって反転され、ブロック選択信号ＢＬＫＳＥＬとし
て出力される。図１１に示された回路の論理動作を、図
１２に示されたタイミング図に関して説明する。
４３に入力される。ＮＡＮＤ回路４０の出力は、ＮＡＮ
Ｄ回路４１およびＮＡＮＤ回路４３に出力される。ＮＡ
ＮＤ回路４２は、たとえばＸ９１０Ｐ信号とＮＡＮＤ回
路４３からの出力を受け取る。ＮＡＮＤ回路４１は、Ｎ
ＡＮＤ回路４２から出力を受け取り、ＮＡＮＤ回路４０
に出力し、ＮＡＮＤ回路４０の出力は、インバータ４４
によって反転され、ブロック選択信号ＢＬＫＳＥＬとし
て出力される。図１１に示された回路の論理動作を、図
１２に示されたタイミング図に関して説明する。
【００３８】図１２では、時間依存のＸ１１Ｐがハイで
あり、Ｘ９１０Ｐもハイである時に、ブロック選択信号
ＢＬＫＳＥＬ信号は、Ｘ９１０Ｐに発生する可能性があ
る次の変化と独立に、Ｘ１１Ｐ信号が立ち下がるまで、
タイミング信号に従う。ＮＡＮＤ回路４０への入力の両
方がハイである時には、その出力はロウであり、したが
って、ＮＡＮＤ回路４１への入力のうちの１つが必ずロ
ウになるので、フィードバック・ループ（たとえばＮＡ
ＮＤ回路４１、ＮＡＮＤ回路４３）によってＮＡＮＤ回
路４０の第２入力がハイになることが保証される。
あり、Ｘ９１０Ｐもハイである時に、ブロック選択信号
ＢＬＫＳＥＬ信号は、Ｘ９１０Ｐに発生する可能性があ
る次の変化と独立に、Ｘ１１Ｐ信号が立ち下がるまで、
タイミング信号に従う。ＮＡＮＤ回路４０への入力の両
方がハイである時には、その出力はロウであり、したが
って、ＮＡＮＤ回路４１への入力のうちの１つが必ずロ
ウになるので、フィードバック・ループ（たとえばＮＡ
ＮＤ回路４１、ＮＡＮＤ回路４３）によってＮＡＮＤ回
路４０の第２入力がハイになることが保証される。
【００３９】しかし、Ｘ１１Ｐがハイであり、Ｘ９１０
Ｐがロウである（所与のバンク内のブロックが選択され
ないことが示される）場合には、ブロック選択信号ＢＬ
ＫＳＥＬは、Ｘ１１Ｐのハイ・パルス中にＸ９１０Ｐが
ハイになる場合であっても、ロウのままになる。これ
は、このアドレスが複数のバンクの間で共用されること
に起因する。しかし、この回路に供給されるＸ１１Ｐパ
ルスは、活動状態のバンクだけに関連する。
Ｐがロウである（所与のバンク内のブロックが選択され
ないことが示される）場合には、ブロック選択信号ＢＬ
ＫＳＥＬは、Ｘ１１Ｐのハイ・パルス中にＸ９１０Ｐが
ハイになる場合であっても、ロウのままになる。これ
は、このアドレスが複数のバンクの間で共用されること
に起因する。しかし、この回路に供給されるＸ１１Ｐパ
ルスは、活動状態のバンクだけに関連する。
【００４０】したがって、本発明は、本質的に、バンク
がセットされた後のＸ９１０Ｐアドレス変化をマスキン
グする。バンクがセットされた時には、ＢＬＫＳＥＬ信
号が、ワード線ドライバ６３と共にロウ・デコーダ６２
の活動化を制御するように働く。
がセットされた後のＸ９１０Ｐアドレス変化をマスキン
グする。バンクがセットされた時には、ＢＬＫＳＥＬ信
号が、ワード線ドライバ６３と共にロウ・デコーダ６２
の活動化を制御するように働く。
【００４１】デコード用のＮＡＮＤ回路４２は、プリデ
コードされたＸ９１０Ｐ非タイミング依存アドレスが入
力されるが、１つのアドレス信号だけの受取に制限され
ず、選択されたサイズのアレイ・ブロックを活動化する
のに必要な数の静的アドレスを受け取ることができる。
コードされたＸ９１０Ｐ非タイミング依存アドレスが入
力されるが、１つのアドレス信号だけの受取に制限され
ず、選択されたサイズのアレイ・ブロックを活動化する
のに必要な数の静的アドレスを受け取ることができる。
【００４２】したがって、条件受取用のＳＬＴＣ６０
は、Ｘ１１Ｐ信号（タイミングのプリデコードされた信
号である）およびＸ９１０Ｐ信号（複数のバンクの間で
共用されるプリデコードされた信号である）などのプリ
デコードされたアドレスを入力として使用して、ブロッ
ク選択信号ＢＬＫＳＥＬからタイミング情報をデコード
する。
は、Ｘ１１Ｐ信号（タイミングのプリデコードされた信
号である）およびＸ９１０Ｐ信号（複数のバンクの間で
共用されるプリデコードされた信号である）などのプリ
デコードされたアドレスを入力として使用して、ブロッ
ク選択信号ＢＬＫＳＥＬからタイミング情報をデコード
する。
【００４３】ＢＬＫＳＥＬ信号は、ロウ・デコーダ／ワ
ード線ドライバ（ＲＤＥＣ／ＷＬＤＲＶ）６１に供給さ
れる。図１３に示された例では、２５６個のロウ・デコ
ーダ／ワード線ドライバ６１がある。ロウ・デコーダ／
ワード線ドライバ６１のそれぞれには、低次の（Ｘ９１
０およびＸ１１Ｐは、ロウ・デコーダ６２をイネーブル
するためのタイミング信号ＢＬＫＳＥＬを生成するため
にＳＬＴＣ回路によって使用される高次アドレスであ
る）共用されるプリデコードされたアドレスＸ２３Ｐ、
Ｘ４５６Ｐ、Ｘ７８９Ｐ（２５６個のうちの１つのロウ
・デコーダの活動化に必要）を受け入れるスタック式デ
コード用Ｎ型電界効果トランジスタ（ＮＦＥＴ）ステー
ジであるロウ・デコーダ６２と、データをラッチし、ワ
ード線ドライバ６３を活動化するラッチ６４（２つのフ
ィードバック・インバータ）が含まれる。
ード線ドライバ（ＲＤＥＣ／ＷＬＤＲＶ）６１に供給さ
れる。図１３に示された例では、２５６個のロウ・デコ
ーダ／ワード線ドライバ６１がある。ロウ・デコーダ／
ワード線ドライバ６１のそれぞれには、低次の（Ｘ９１
０およびＸ１１Ｐは、ロウ・デコーダ６２をイネーブル
するためのタイミング信号ＢＬＫＳＥＬを生成するため
にＳＬＴＣ回路によって使用される高次アドレスであ
る）共用されるプリデコードされたアドレスＸ２３Ｐ、
Ｘ４５６Ｐ、Ｘ７８９Ｐ（２５６個のうちの１つのロウ
・デコーダの活動化に必要）を受け入れるスタック式デ
コード用Ｎ型電界効果トランジスタ（ＮＦＥＴ）ステー
ジであるロウ・デコーダ６２と、データをラッチし、ワ
ード線ドライバ６３を活動化するラッチ６４（２つのフ
ィードバック・インバータ）が含まれる。
【００４４】図１３に示された例では、ロウ・デコーダ
／ワード線ドライバ６１のそれぞれに、４つのワード線
ドライバ６３が含まれる。当業者に既知であるとおり、
ワード線ドライバ６３は、１／４デコーディング式にス
タックされた簡単なリセット・デバイスとすることがで
きるが、これに制限されない（たとえば、１／８などの
デコーディング式も可能である）。Ｘ０１Ｐ信号は、４
つのＷＬドライバのうちの１つの活動化に使用される。
Ｘ０１Ｐ信号は、２つのアドレスＡ０およびＡ１からプ
リデコードされる。したがって、Ｘ０１Ｐ＜０＞、Ｘ０
１Ｐ＜１＞、Ｘ０１Ｐ＜２＞およびＸ０１Ｐ＜３＞とい
う４つの組合せが可能であり、そのそれぞれが、単一の
ＷＬドライバに送られる。
／ワード線ドライバ６１のそれぞれに、４つのワード線
ドライバ６３が含まれる。当業者に既知であるとおり、
ワード線ドライバ６３は、１／４デコーディング式にス
タックされた簡単なリセット・デバイスとすることがで
きるが、これに制限されない（たとえば、１／８などの
デコーディング式も可能である）。Ｘ０１Ｐ信号は、４
つのＷＬドライバのうちの１つの活動化に使用される。
Ｘ０１Ｐ信号は、２つのアドレスＡ０およびＡ１からプ
リデコードされる。したがって、Ｘ０１Ｐ＜０＞、Ｘ０
１Ｐ＜１＞、Ｘ０１Ｐ＜２＞およびＸ０１Ｐ＜３＞とい
う４つの組合せが可能であり、そのそれぞれが、単一の
ＷＬドライバに送られる。
【００４５】Ｘ９１０Ｐ＜０：３＞信号は、４つのサブ
アレイであるブロック３３０のうちの１つを選択するの
に使用され、Ｘ１１Ｐ信号は、２バンクのうちの１つを
選択するのに使用される。
アレイであるブロック３３０のうちの１つを選択するの
に使用され、Ｘ１１Ｐ信号は、２バンクのうちの１つを
選択するのに使用される。
【００４６】したがって、図１４に示されているよう
に、信号線３００、３１０および３５０の３つのデコー
ディング・バンドが、ワード線を活動化するためにロウ
・デコーダにタイミング情報を転送するのに必要なもの
のすべてである。信号線３００の第１のバンドは、２つ
のバンクのうちのいずれかを選択する。この例では、１
つのタイミングのプリデコードされたアドレスすなわ
ち、Ｘ１１Ｐ＜０／１＞だけが必要である（「０」は上
側のバンク、「１」は下側のバンクを選択する）。次
に、信号線３００の第１のバンドからのタイミング信号
が、１入力としてＳＴＬＣ６０に供給され、プリデコー
ドされたアドレスの信号線３１０の第２のバンド（Ｘ９
１０Ｐ＜０：３＞）が、ＳＴＬＣの第２入力として働
く。
に、信号線３００、３１０および３５０の３つのデコー
ディング・バンドが、ワード線を活動化するためにロウ
・デコーダにタイミング情報を転送するのに必要なもの
のすべてである。信号線３００の第１のバンドは、２つ
のバンクのうちのいずれかを選択する。この例では、１
つのタイミングのプリデコードされたアドレスすなわ
ち、Ｘ１１Ｐ＜０／１＞だけが必要である（「０」は上
側のバンク、「１」は下側のバンクを選択する）。次
に、信号線３００の第１のバンドからのタイミング信号
が、１入力としてＳＴＬＣ６０に供給され、プリデコー
ドされたアドレスの信号線３１０の第２のバンド（Ｘ９
１０Ｐ＜０：３＞）が、ＳＴＬＣの第２入力として働
く。
【００４７】このＳＴＬＣ回路を用いると、タイミング
信号を信号線３１０の第２のアドレッシング・バンドに
転送することができる。最後に、４Ｍｂメモリ・サブア
レイの１つのワード線だけを活動化するために、１０本
の共用されるプリデコードされたアドレスである信号線
３５０（Ｘ０１Ｐ＜０：３＞、Ｘ２３＜０：３＞、Ｘ４
５６＜０：７＞およびＸ７８９＜０：７＞（たとえば、
４＋４＋８＋８＝２０本））が供給される。
信号を信号線３１０の第２のアドレッシング・バンドに
転送することができる。最後に、４Ｍｂメモリ・サブア
レイの１つのワード線だけを活動化するために、１０本
の共用されるプリデコードされたアドレスである信号線
３５０（Ｘ０１Ｐ＜０：３＞、Ｘ２３＜０：３＞、Ｘ４
５６＜０：７＞およびＸ７８９＜０：７＞（たとえば、
４＋４＋８＋８＝２０本））が供給される。
【００４８】アドレス線である信号線３５０は、信号線
３００の第３階層アドレス・バンドを構成し、図１３に
示されるように、ロウ・デコーダ６２とワード線ドライ
バ６３の活動化に使用される。ブロック選択信号（ＢＬ
ＫＳＥＬ）によって保持されるタイミング情報が、出力
され、立ちあげる（たとえば活動状態にする）ワード線
を指令する。
３００の第３階層アドレス・バンドを構成し、図１３に
示されるように、ロウ・デコーダ６２とワード線ドライ
バ６３の活動化に使用される。ブロック選択信号（ＢＬ
ＫＳＥＬ）によって保持されるタイミング情報が、出力
され、立ちあげる（たとえば活動状態にする）ワード線
を指令する。
【００４９】従来のシステムは、集積回路ＩＣ上に存在
するブロックごとに、プリデコードされたブロック選択
信号ＢＬＫＳＥＬ線を備える。したがって、従来は、タ
イミング・クリティカルな信号線の数が、バンク数とバ
ンクあたりのブロック数の積に等しい。対照的に、本発
明は、集積回路上に存在するバンクごとに１つのプリデ
コードされたバンク選択信号線だけを備える。したがっ
て、４バンク、１バンクあたり８ブロックの設計では、
従来の構造ではブロック選択タイミング信号線の数が３
２本になるが、本発明は、４本のバンク選択タイミング
信号線だけを必要とする。
するブロックごとに、プリデコードされたブロック選択
信号ＢＬＫＳＥＬ線を備える。したがって、従来は、タ
イミング・クリティカルな信号線の数が、バンク数とバ
ンクあたりのブロック数の積に等しい。対照的に、本発
明は、集積回路上に存在するバンクごとに１つのプリデ
コードされたバンク選択信号線だけを備える。したがっ
て、４バンク、１バンクあたり８ブロックの設計では、
従来の構造ではブロック選択タイミング信号線の数が３
２本になるが、本発明は、４本のバンク選択タイミング
信号線だけを必要とする。
【００５０】本発明は、余分な配線チャネルを導入せ
ず、総チップ面積が減る。さらに、本発明は、前に述べ
たように、マルチバンクＳＤＲＡＭで要求される、すべ
てのバンクを個別に活動化（セット）し、プリチャージ
（リセット）する能力を達成する。
ず、総チップ面積が減る。さらに、本発明は、前に述べ
たように、マルチバンクＳＤＲＡＭで要求される、すべ
てのバンクを個別に活動化（セット）し、プリチャージ
（リセット）する能力を達成する。
【００５１】図１０に示された本発明のもう１つの実施
例では、タイミング信号（／ＲＡＳ３８１および／ＲＰ
Ｇ３６１）が、バンク・アドレス信号３７１と組み合わ
され、各バンク３２０内でローカルにラッチされる。バ
ンク活動化タイミング信号であるバンク・アドレス信号
３７１は、ブロック３３０ごとに有効なブロック・アド
レスをローカルにラッチする。この実施例では、図１０
に示されているように、バンク・アドレス信号３７１を
／ＲＡＳ３８１および／ＲＰＧ３６１と共にラッチする
ために、リブ領域であるＲＤＥＣ１０内の追加の配線チ
ャネルと、リブ・コーナーであるＰＤＥＣ１３内の追加
のラッチが必要である。
例では、タイミング信号（／ＲＡＳ３８１および／ＲＰ
Ｇ３６１）が、バンク・アドレス信号３７１と組み合わ
され、各バンク３２０内でローカルにラッチされる。バ
ンク活動化タイミング信号であるバンク・アドレス信号
３７１は、ブロック３３０ごとに有効なブロック・アド
レスをローカルにラッチする。この実施例では、図１０
に示されているように、バンク・アドレス信号３７１を
／ＲＡＳ３８１および／ＲＰＧ３６１と共にラッチする
ために、リブ領域であるＲＤＥＣ１０内の追加の配線チ
ャネルと、リブ・コーナーであるＰＤＥＣ１３内の追加
のラッチが必要である。
【００５２】したがって、図７に示された構造を用いる
と、バンクは、本質的に、ＲＡＳ信号３８０と組み合わ
されるブロック・リセット・アドレス線３４０と、ＲＰ
Ｇ信号３６０と組み合わされるブロック・リセット・ア
ドレス線３７０とに基づいて選択される。対照的に、図
１０では、バンク・アドレス信号３７１が、／ＲＰＧ３
６１および／ＲＡＳ３８１と組み合わされ、各ブロック
３３０内でローカルにラッチされる。
と、バンクは、本質的に、ＲＡＳ信号３８０と組み合わ
されるブロック・リセット・アドレス線３４０と、ＲＰ
Ｇ信号３６０と組み合わされるブロック・リセット・ア
ドレス線３７０とに基づいて選択される。対照的に、図
１０では、バンク・アドレス信号３７１が、／ＲＰＧ３
６１および／ＲＡＳ３８１と組み合わされ、各ブロック
３３０内でローカルにラッチされる。
【００５３】さらに、本発明を用いると、ＲＤＥＣ１０
が、２つの６４Ｍｂユニット１４の間で共用される。し
たがって、図１ないし図３のリブ・ユニットであるＲＤ
ＥＣ１０は、本発明を用いる１２８Ｍｂのダブル・ユニ
ット１１内の「共用リブ」であるＲＤＥＣ１０になる。
ＲＤＥＣ１０は共用されるので、通常のアドレスＸ０−
９Ｐである信号線３５０も、２つの６４Ｍｂユニット１
４について共用することができ、したがって、ワード線
のデコードのために６４Ｍｂユニット１４ごとに別々の
Ｘ０−９Ｐアドレスを設けるペナルティが除去される。
が、２つの６４Ｍｂユニット１４の間で共用される。し
たがって、図１ないし図３のリブ・ユニットであるＲＤ
ＥＣ１０は、本発明を用いる１２８Ｍｂのダブル・ユニ
ット１１内の「共用リブ」であるＲＤＥＣ１０になる。
ＲＤＥＣ１０は共用されるので、通常のアドレスＸ０−
９Ｐである信号線３５０も、２つの６４Ｍｂユニット１
４について共用することができ、したがって、ワード線
のデコードのために６４Ｍｂユニット１４ごとに別々の
Ｘ０−９Ｐアドレスを設けるペナルティが除去される。
【００５４】したがって、本発明を用いると、ブロック
のそれぞれに低速の時間搬送信号を駆動するのに必要な
従来の面積ペナルティが除去され、ロウ・デコーダの性
能が改善される。
のそれぞれに低速の時間搬送信号を駆動するのに必要な
従来の面積ペナルティが除去され、ロウ・デコーダの性
能が改善される。
【００５５】この特許出願で使用した例では、２レベル
および４レベルのマルチバンク式構造を論じたが、この
開示を与えられた当業者が理解するとおり、本発明の階
層バンキング制御方法は、あらゆる数のバンクを有する
ＤＲＡＭチップに適用することができる。しかし、やは
り当業者が理解するとおり、アドレッシングは、正しい
数のサブアレイおよびそのそれぞれのワード線を活動化
するために、使用される具体的な応用例に応じて変更し
なければならない。
および４レベルのマルチバンク式構造を論じたが、この
開示を与えられた当業者が理解するとおり、本発明の階
層バンキング制御方法は、あらゆる数のバンクを有する
ＤＲＡＭチップに適用することができる。しかし、やは
り当業者が理解するとおり、アドレッシングは、正しい
数のサブアレイおよびそのそれぞれのワード線を活動化
するために、使用される具体的な応用例に応じて変更し
なければならない。
【００５６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５７】（１）それぞれが複数のブロックを含む、
複数のバンクと、複数のタイミング・クリティカルなア
ドレス線であって、前記タイミング・クリティカルなア
ドレス線が、前記バンクのうちの異なる１つに接続さ
れ、前記バンクのそれぞれのバンク内の前記ブロックの
すべてに接続され、前記タイミング・クリティカルなア
ドレス線の数が、前記バンクの数に等しい、前記タイミ
ング・クリティカルなアドレス線と、前記ブロックのそ
れぞれ１つに接続された複数の専用アドレス線とを含む
メモリ構造。 （２）さらに、前記ブロックのすべてに接続された複数
の共用アドレス線を含む、上記（１）に記載のメモリ構
造。 （３）前記タイミング・クリティカルなアドレス線が、
選択されたブロックを有する選択されたバンクを識別す
る、上記（２）に記載のメモリ構造。 （４）前記専用アドレス線および前記共用アドレス線
が、前記選択されたバンク内の前記選択されたブロック
を識別する、上記（３）に記載のメモリ構造。 （５）前記ブロックのそれぞれが、前記タイミング・ク
リティカルなアドレス線のそれぞれの１つに接続された
条件受取用ラッチ回路を含む、上記（１）に記載のメモ
リ構造。 （６）前記ブロックのそれぞれが、前記条件受取用ラッ
チ回路からのタイミング情報と、前記専用アドレス線の
それぞれ１つからのロウ情報とを受け取る共用ロウ・デ
コーダ回路を含む、上記（５）に記載のメモリ構造。 （７）前記専用アドレス線の数が、前記ブロックの数に
等しい、上記（１）に記載のメモリ構造。 （８）前記ブロックのそれぞれが、複数のワード線を駆
動し、前記メモリ構造が、ダイナミック・ランダム・ア
クセス・メモリ構造を含む、上記（１）に記載のメモリ
構造。 （９）それぞれが少なくとも１つのブロックを含む、少
なくとも１つのバンクと、少なくとも１つのタイミング
・クリティカルなアドレス線であって、前記少なくとも
１つのタイミング・クリティカルなアドレス線が、前記
少なくとも１つのバンクのうちの異なる１つに接続さ
れ、めいめいのバンク内の前記少なくとも１つのブロッ
クのすべてに接続され、前記少なくとも１つのタイミン
グ・クリティカルなアドレス線の数が、前記少なくとも
１つのバンクの数に等しい、前記少なくとも１つのタイ
ミング・クリティカルなアドレス線と、前記少なくとも
１つのブロックのそれぞれ１つに接続された、少なくと
も１つの専用アドレス線とを含むメモリ構造。 （１０）さらに、前記少なくとも１つのブロックのすべ
てに接続された少なくとも１つの共用アドレス線を含
む、上記（９）に記載のメモリ構造。 （１１）前記少なくとも１つのタイミング・クリティカ
ルなアドレス線が、前記少なくとも１つのブロックの選
択されたブロックを有する前記少なくとも１つのバンク
の選択されたバンクを識別する、上記（１０）に記載の
メモリ構造。 （１２）前記少なくとも１つの専用アドレス線および前
記少なくとも１つの共用アドレス線が、前記選択された
バンク内の前記選択されたブロックを識別する、上記
（１１）に記載のメモリ構造。 （１３）前記少なくとも１つのブロックのそれぞれが、
前記少なくとも１つのタイミング・クリティカルなアド
レス線のそれぞれの１つに接続された条件受取用ラッチ
回路を含む、上記（９）に記載のメモリ構造。 （１４）前記少なくとも１つのブロックのそれぞれが、
前記条件受取用ラッチ回路からのタイミング情報と、前
記少なくとも１つの専用アドレス線のそれぞれ１つから
のロウ情報とを受け取る共用ロウ・デコーダ回路を含
む、上記（１３）に記載のメモリ構造。 （１５）前記専用アドレス線の数が、前記ブロックの数
に等しい、上記（９）に記載のメモリ構造。 （１６）前記少なくとも１つのブロックのそれぞれが、
少なくとも１つのワード線を駆動し、前記メモリ構造
が、ダイナミック・ランダム・アクセス・メモリ構造を
含む、上記（９）に記載のメモリ構造。 （１７）それぞれが複数のサブ構造を含む、複数の構造
と、複数のタイミング線であって、前記タイミング線
が、前記構造のうちの異なる１つに接続され、前記構造
のそれぞれの構造内の前記サブ構造のすべてに接続さ
れ、前記タイミング線の数が、前記構造の数に等しい、
前記タイミング線と、前記サブ構造のそれぞれの１つに
接続された複数の専用線とを含む、タイミング信号を供
給するための階層システム。 （１８）さらに、前記サブ構造のすべてに接続された、
複数の共用線を含む、上記（１７）に記載の階層システ
ム。 （１９）前記タイミング線が、選択されたサブ構造を有
する選択された構造を識別する、上記（１８）に記載の
階層システム。 （２０）前記専用線および前記共用線が、前記選択され
た構造内の前記選択されたサブ構造を識別する、上記
（１９）に記載の階層システム。 （２１）前記サブ構造のそれぞれが、前記タイミング線
のそれぞれの１つに接続された条件受取用ラッチ回路を
含む、上記（１７）に記載の階層システム。 （２２）前記サブ構造のそれぞれが、前記条件受取用ラ
ッチ回路からのタイミング情報と、前記専用アドレス線
のそれぞれ１つからのロウ情報とを受け取る共用ロウ・
デコーダ回路を含む、上記（２１）に記載の階層システ
ム。 （２３）前記専用線の数が、前記サブ構造の数に等し
い、上記（１７）に記載の階層システム。
複数のバンクと、複数のタイミング・クリティカルなア
ドレス線であって、前記タイミング・クリティカルなア
ドレス線が、前記バンクのうちの異なる１つに接続さ
れ、前記バンクのそれぞれのバンク内の前記ブロックの
すべてに接続され、前記タイミング・クリティカルなア
ドレス線の数が、前記バンクの数に等しい、前記タイミ
ング・クリティカルなアドレス線と、前記ブロックのそ
れぞれ１つに接続された複数の専用アドレス線とを含む
メモリ構造。 （２）さらに、前記ブロックのすべてに接続された複数
の共用アドレス線を含む、上記（１）に記載のメモリ構
造。 （３）前記タイミング・クリティカルなアドレス線が、
選択されたブロックを有する選択されたバンクを識別す
る、上記（２）に記載のメモリ構造。 （４）前記専用アドレス線および前記共用アドレス線
が、前記選択されたバンク内の前記選択されたブロック
を識別する、上記（３）に記載のメモリ構造。 （５）前記ブロックのそれぞれが、前記タイミング・ク
リティカルなアドレス線のそれぞれの１つに接続された
条件受取用ラッチ回路を含む、上記（１）に記載のメモ
リ構造。 （６）前記ブロックのそれぞれが、前記条件受取用ラッ
チ回路からのタイミング情報と、前記専用アドレス線の
それぞれ１つからのロウ情報とを受け取る共用ロウ・デ
コーダ回路を含む、上記（５）に記載のメモリ構造。 （７）前記専用アドレス線の数が、前記ブロックの数に
等しい、上記（１）に記載のメモリ構造。 （８）前記ブロックのそれぞれが、複数のワード線を駆
動し、前記メモリ構造が、ダイナミック・ランダム・ア
クセス・メモリ構造を含む、上記（１）に記載のメモリ
構造。 （９）それぞれが少なくとも１つのブロックを含む、少
なくとも１つのバンクと、少なくとも１つのタイミング
・クリティカルなアドレス線であって、前記少なくとも
１つのタイミング・クリティカルなアドレス線が、前記
少なくとも１つのバンクのうちの異なる１つに接続さ
れ、めいめいのバンク内の前記少なくとも１つのブロッ
クのすべてに接続され、前記少なくとも１つのタイミン
グ・クリティカルなアドレス線の数が、前記少なくとも
１つのバンクの数に等しい、前記少なくとも１つのタイ
ミング・クリティカルなアドレス線と、前記少なくとも
１つのブロックのそれぞれ１つに接続された、少なくと
も１つの専用アドレス線とを含むメモリ構造。 （１０）さらに、前記少なくとも１つのブロックのすべ
てに接続された少なくとも１つの共用アドレス線を含
む、上記（９）に記載のメモリ構造。 （１１）前記少なくとも１つのタイミング・クリティカ
ルなアドレス線が、前記少なくとも１つのブロックの選
択されたブロックを有する前記少なくとも１つのバンク
の選択されたバンクを識別する、上記（１０）に記載の
メモリ構造。 （１２）前記少なくとも１つの専用アドレス線および前
記少なくとも１つの共用アドレス線が、前記選択された
バンク内の前記選択されたブロックを識別する、上記
（１１）に記載のメモリ構造。 （１３）前記少なくとも１つのブロックのそれぞれが、
前記少なくとも１つのタイミング・クリティカルなアド
レス線のそれぞれの１つに接続された条件受取用ラッチ
回路を含む、上記（９）に記載のメモリ構造。 （１４）前記少なくとも１つのブロックのそれぞれが、
前記条件受取用ラッチ回路からのタイミング情報と、前
記少なくとも１つの専用アドレス線のそれぞれ１つから
のロウ情報とを受け取る共用ロウ・デコーダ回路を含
む、上記（１３）に記載のメモリ構造。 （１５）前記専用アドレス線の数が、前記ブロックの数
に等しい、上記（９）に記載のメモリ構造。 （１６）前記少なくとも１つのブロックのそれぞれが、
少なくとも１つのワード線を駆動し、前記メモリ構造
が、ダイナミック・ランダム・アクセス・メモリ構造を
含む、上記（９）に記載のメモリ構造。 （１７）それぞれが複数のサブ構造を含む、複数の構造
と、複数のタイミング線であって、前記タイミング線
が、前記構造のうちの異なる１つに接続され、前記構造
のそれぞれの構造内の前記サブ構造のすべてに接続さ
れ、前記タイミング線の数が、前記構造の数に等しい、
前記タイミング線と、前記サブ構造のそれぞれの１つに
接続された複数の専用線とを含む、タイミング信号を供
給するための階層システム。 （１８）さらに、前記サブ構造のすべてに接続された、
複数の共用線を含む、上記（１７）に記載の階層システ
ム。 （１９）前記タイミング線が、選択されたサブ構造を有
する選択された構造を識別する、上記（１８）に記載の
階層システム。 （２０）前記専用線および前記共用線が、前記選択され
た構造内の前記選択されたサブ構造を識別する、上記
（１９）に記載の階層システム。 （２１）前記サブ構造のそれぞれが、前記タイミング線
のそれぞれの１つに接続された条件受取用ラッチ回路を
含む、上記（１７）に記載の階層システム。 （２２）前記サブ構造のそれぞれが、前記条件受取用ラ
ッチ回路からのタイミング情報と、前記専用アドレス線
のそれぞれ１つからのロウ情報とを受け取る共用ロウ・
デコーダ回路を含む、上記（２１）に記載の階層システ
ム。 （２３）前記専用線の数が、前記サブ構造の数に等し
い、上記（１７）に記載の階層システム。
【図１】通常のマルチバンクＤＲＡＭの概略図である。
【図２】通常のマルチバンクＤＲＡＭの概略図である。
【図３】通常のマルチバンクＤＲＡＭの概略図である。
【図４】シングル・バンクとして構成されたＤＲＡＭの
メモリ・ユニットの一部のブロック概略図である。
メモリ・ユニットの一部のブロック概略図である。
【図５】共用ロウ・デコーダを有し、２バンクとして構
成されるＤＲＡＭ内のメモリ・ユニットの概略図であ
る。
成されるＤＲＡＭ内のメモリ・ユニットの概略図であ
る。
【図６】図５に示された構造を流れる信号に関する信号
タイミング図である。
タイミング図である。
【図７】本発明による４バンクを有するマルチバンクＤ
ＲＡＭの概略図である。
ＲＡＭの概略図である。
【図８】本発明による４バンクを有するマルチバンクＤ
ＲＡＭの概略図である。
ＲＡＭの概略図である。
【図９】図８に示された本発明の構造を通って流れる信
号に関する信号タイミング図である。
号に関する信号タイミング図である。
【図１０】本発明による４バンクを有するマルチバンク
ＤＲＡＭの概略図である。
ＤＲＡＭの概略図である。
【図１１】本発明に従ってブロック選択信号を生成する
ための回路の概略図である。
ための回路の概略図である。
【図１２】本発明による、図１１に示された回路によっ
て生成される信号のタイミング図である。
て生成される信号のタイミング図である。
【図１３】本発明によるサブアレイの概略図である。
【図１４】本発明によるサブアレイを有するマルチバン
クＤＲＡＭ内のバンクの概略図である。
クＤＲＡＭ内のバンクの概略図である。
１０ ロウ・デコーダ・ブロック（ＲＤＥＣ） １１ ダブル・ユニット １２ カラム・デコーダ・ブロック（ＣＤＥＣ） １３ アドレス・プリデコーダ・ブロック（ＰＤＥＣ） １４ ６４Ｍｂユニット １５ 周辺回路 １６ ブロック １８ センス・アンプ（ＳＡ） ２０ アドレス ２１ メモリ・セル ２２ プリデコードされたアドレス ２４ プリデコードされたアドレス ６０ セルフタイマ式ラッチ回路（ＳＴＬＣ） ６１ ロウ・デコーダ／ワード線ドライバ ６２ ロウ・デコーダ ６３ ワード線ドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トシアキ・キリハタ アメリカ合衆国12603 ニューヨーク州ポ ーキプシー ミスティ・リッジ・サークル 10 (72)発明者 ディミトリ・ネティス アメリカ合衆国12508 ニューヨーク州ビ ーコン ハドソン・ビュー・ドライブ 10 ビー
Claims (23)
- 【請求項１】それぞれが複数のブロックを含む、複数の
バンクと、 複数のタイミング・クリティカルなアドレス線であっ
て、前記タイミング・クリティカルなアドレス線が、前
記バンクのうちの異なる１つに接続され、前記バンクの
それぞれのバンク内の前記ブロックのすべてに接続さ
れ、前記タイミング・クリティカルなアドレス線の数
が、前記バンクの数に等しい、前記タイミング・クリテ
ィカルなアドレス線と、 前記ブロックのそれぞれ１つに接続された複数の専用ア
ドレス線とを含むメモリ構造。 - 【請求項２】さらに、前記ブロックのすべてに接続され
た複数の共用アドレス線を含む、請求項１に記載のメモ
リ構造。 - 【請求項３】前記タイミング・クリティカルなアドレス
線が、選択されたブロックを有する選択されたバンクを
識別する、請求項２に記載のメモリ構造。 - 【請求項４】前記専用アドレス線および前記共用アドレ
ス線が、前記選択されたバンク内の前記選択されたブロ
ックを識別する、請求項３に記載のメモリ構造。 - 【請求項５】前記ブロックのそれぞれが、前記タイミン
グ・クリティカルなアドレス線のそれぞれの１つに接続
された条件受取用ラッチ回路を含む、請求項１に記載の
メモリ構造。 - 【請求項６】前記ブロックのそれぞれが、前記条件受取
用ラッチ回路からのタイミング情報と、前記専用アドレ
ス線のそれぞれ１つからのロウ情報とを受け取る共用ロ
ウ・デコーダ回路を含む、請求項５に記載のメモリ構
造。 - 【請求項７】前記専用アドレス線の数が、前記ブロック
の数に等しい、請求項１に記載のメモリ構造。 - 【請求項８】前記ブロックのそれぞれが、複数のワード
線を駆動し、前記メモリ構造が、ダイナミック・ランダ
ム・アクセス・メモリ構造を含む、請求項１に記載のメ
モリ構造。 - 【請求項９】それぞれが少なくとも１つのブロックを含
む、少なくとも１つのバンクと、 少なくとも１つのタイミング・クリティカルなアドレス
線であって、前記少なくとも１つのタイミング・クリテ
ィカルなアドレス線が、前記少なくとも１つのバンクの
うちの異なる１つに接続され、めいめいのバンク内の前
記少なくとも１つのブロックのすべてに接続され、前記
少なくとも１つのタイミング・クリティカルなアドレス
線の数が、前記少なくとも１つのバンクの数に等しい、
前記少なくとも１つのタイミング・クリティカルなアド
レス線と、 前記少なくとも１つのブロックのそれぞれ１つに接続さ
れた、少なくとも１つの専用アドレス線とを含むメモリ
構造。 - 【請求項１０】さらに、前記少なくとも１つのブロック
のすべてに接続された少なくとも１つの共用アドレス線
を含む、請求項９に記載のメモリ構造。 - 【請求項１１】前記少なくとも１つのタイミング・クリ
ティカルなアドレス線が、前記少なくとも１つのブロッ
クの選択されたブロックを有する前記少なくとも１つの
バンクの選択されたバンクを識別する、請求項１０に記
載のメモリ構造。 - 【請求項１２】前記少なくとも１つの専用アドレス線お
よび前記少なくとも１つの共用アドレス線が、前記選択
されたバンク内の前記選択されたブロックを識別する、
請求項１１に記載のメモリ構造。 - 【請求項１３】前記少なくとも１つのブロックのそれぞ
れが、前記少なくとも１つのタイミング・クリティカル
なアドレス線のそれぞれの１つに接続された条件受取用
ラッチ回路を含む、請求項９に記載のメモリ構造。 - 【請求項１４】前記少なくとも１つのブロックのそれぞ
れが、前記条件受取用ラッチ回路からのタイミング情報
と、前記少なくとも１つの専用アドレス線のそれぞれ１
つからのロウ情報とを受け取る共用ロウ・デコーダ回路
を含む、請求項１３に記載のメモリ構造。 - 【請求項１５】前記専用アドレス線の数が、前記ブロッ
クの数に等しい、請求項９に記載のメモリ構造。 - 【請求項１６】前記少なくとも１つのブロックのそれぞ
れが、少なくとも１つのワード線を駆動し、前記メモリ
構造が、ダイナミック・ランダム・アクセス・メモリ構
造を含む、請求項９に記載のメモリ構造。 - 【請求項１７】それぞれが複数のサブ構造を含む、複数
の構造と、 複数のタイミング線であって、前記タイミング線が、前
記構造のうちの異なる１つに接続され、前記構造のそれ
ぞれの構造内の前記サブ構造のすべてに接続され、前記
タイミング線の数が、前記構造の数に等しい、前記タイ
ミング線と、 前記サブ構造のそれぞれの１つに接続された複数の専用
線とを含む、タイミング信号を供給するための階層シス
テム。 - 【請求項１８】さらに、前記サブ構造のすべてに接続さ
れた、複数の共用線を含む、請求項１７に記載の階層シ
ステム。 - 【請求項１９】前記タイミング線が、選択されたサブ構
造を有する選択された構造を識別する、請求項１８に記
載の階層システム。 - 【請求項２０】前記専用線および前記共用線が、前記選
択された構造内の前記選択されたサブ構造を識別する、
請求項１９に記載の階層システム。 - 【請求項２１】前記サブ構造のそれぞれが、前記タイミ
ング線のそれぞれの１つに接続された条件受取用ラッチ
回路を含む、請求項１７に記載の階層システム。 - 【請求項２２】前記サブ構造のそれぞれが、前記条件受
取用ラッチ回路からのタイミング情報と、前記専用アド
レス線のそれぞれ１つからのロウ情報とを受け取る共用
ロウ・デコーダ回路を含む、請求項２１に記載の階層シ
ステム。 - 【請求項２３】前記専用線の数が、前記サブ構造の数に
等しい、請求項１７に記載の階層システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/257146 | 1999-02-24 | ||
| US09/257,146 US6477630B2 (en) | 1999-02-24 | 1999-02-24 | Hierarchical row activation method for banking control in multi-bank DRAM |
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|---|---|---|---|
| JP2003056757A Division JP3974540B2 (ja) | 1999-02-24 | 2003-03-04 | 階層バンキング制御を有するメモリ構造 |
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| Publication Number | Publication Date |
|---|---|
| JP2000251471A true JP2000251471A (ja) | 2000-09-14 |
| JP4027006B2 JP4027006B2 (ja) | 2007-12-26 |
Family
ID=22975084
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000046381A Expired - Fee Related JP4027006B2 (ja) | 1999-02-24 | 2000-02-23 | マルチバンクｄｒａｍでのバンキング制御のための階層ロウ活動化方法 |
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|---|---|
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Cited By (2)
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