JP2002222938A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 たとえばトランジスタのコレクタウォールと
呼ばれるような電極と接続するための低抵抗層を半導体
層の深さ方向に形成する場合に、他の領域には拡散など
による影響を殆ど受けなくしながら、エピタキシャル成
長層を厚くすることなく低抵抗領域が形成される半導体
装置を提供する。 【解決手段】 ｐ形半導体基板１上にｎ形の低不純物濃
度半導体層２がエピタキシャル成長などにより設けら
れ、その低不純物濃度半導体層２内に縦方向に半導体素
子を形成するために少なくともｐ形拡散領域３が設けら
れ、そのｎ形の低不純物濃度半導体層２およびｐ形拡散
領域３にそれぞれ電気的に接続して、半導体層表面にコ
レクタ電極５およびベース電極６が形成されている。そ
して、このコレクタ電極５が、低不純物濃度半導体層２
中に深さ方向に形成された多結晶半導体からなるｎ+形
の低抵抗領域９の表面に形成されている。
呼ばれるような電極と接続するための低抵抗層を半導体
層の深さ方向に形成する場合に、他の領域には拡散など
による影響を殆ど受けなくしながら、エピタキシャル成
長層を厚くすることなく低抵抗領域が形成される半導体
装置を提供する。 【解決手段】 ｐ形半導体基板１上にｎ形の低不純物濃
度半導体層２がエピタキシャル成長などにより設けら
れ、その低不純物濃度半導体層２内に縦方向に半導体素
子を形成するために少なくともｐ形拡散領域３が設けら
れ、そのｎ形の低不純物濃度半導体層２およびｐ形拡散
領域３にそれぞれ電気的に接続して、半導体層表面にコ
レクタ電極５およびベース電極６が形成されている。そ
して、このコレクタ電極５が、低不純物濃度半導体層２
中に深さ方向に形成された多結晶半導体からなるｎ+形
の低抵抗領域９の表面に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばＩＣやＬ
ＳＩなどのトランジスタやダイオードなどのように、半
導体層の縦方向にｐｎ接合が形成されながら、それらの
電極を半導体層の表面に形成する半導体装置に関する。
さらに詳しくは、縦方向に形成された素子の下層と接続
する電極とその下層間の直列抵抗を下げながら、素子特
性を損なわない構造の半導体装置に関する。
ＳＩなどのトランジスタやダイオードなどのように、半
導体層の縦方向にｐｎ接合が形成されながら、それらの
電極を半導体層の表面に形成する半導体装置に関する。
さらに詳しくは、縦方向に形成された素子の下層と接続
する電極とその下層間の直列抵抗を下げながら、素子特
性を損なわない構造の半導体装置に関する。
【０００２】
【従来の技術】ＩＣなどの一部として形成されるバイポ
ーラトランジスタは、たとえば図４（ａ）に示されるよ
うに、ｐ形半導体基板２１表面にｎ形半導体層２２が、
たとえば１０μｍ程度の厚さにエピタキシャル成長さ
れ、その表面からｐ形不純物およびｎ形不純物が順次拡
散され、ベース領域２３、エミッタ領域２４が形成さ
れ、半導体層２２がコレクタ領域として用いられ、図４
（ａ）に示されるように縦方向に電流経路Ｉが形成され
るトランジスタとして形成されている。
ーラトランジスタは、たとえば図４（ａ）に示されるよ
うに、ｐ形半導体基板２１表面にｎ形半導体層２２が、
たとえば１０μｍ程度の厚さにエピタキシャル成長さ
れ、その表面からｐ形不純物およびｎ形不純物が順次拡
散され、ベース領域２３、エミッタ領域２４が形成さ
れ、半導体層２２がコレクタ領域として用いられ、図４
（ａ）に示されるように縦方向に電流経路Ｉが形成され
るトランジスタとして形成されている。
【０００３】ディスクリートのトランジスタであれば、
半導体基板２１にｎ+形基板を用い、その裏面にコレク
タ電極を形成すれば良いが、ＩＣでは、他の素子と電気
的に分離するため、図４（ａ）に示されるように、素子
を形成する半導体層の導電形と異なる導電形であるｐ形
半導体基板が用いられ、半導体層２２の表面側にコレク
タ電極２５が設けられ、ベース領域２３およびエミッタ
領域２４にもそれぞれベース電極２６およびエミッタ電
極２７が半導体層２２の表面側に絶縁膜２８を介して設
けられている。
半導体基板２１にｎ+形基板を用い、その裏面にコレク
タ電極を形成すれば良いが、ＩＣでは、他の素子と電気
的に分離するため、図４（ａ）に示されるように、素子
を形成する半導体層の導電形と異なる導電形であるｐ形
半導体基板が用いられ、半導体層２２の表面側にコレク
タ電極２５が設けられ、ベース領域２３およびエミッタ
領域２４にもそれぞれベース電極２６およびエミッタ電
極２７が半導体層２２の表面側に絶縁膜２８を介して設
けられている。
【０００４】この場合、半導体層２２は、トランジスタ
の所望の特性を得るため、その不純物濃度をあまり高く
するこができず、５×１０13〜１×１０17ｃｍ-3程度の
不純物濃度に成長されており、コレクタ電極までの道程
で抵抗が大きくなるため、図４（ａ）に示されるよう
に、半導体層２２にコレクタウォールと呼ばれるｎ+形
（不純物濃度１×１０19ｃｍ-3程度）の低抵抗領域２２
ａを半導体層２２の表面から下面近くまで形成して、そ
の低抵抗領域２２ａにコンタクとするようにコレクタ電
極２５が形成されている。なお、図示されていないが、
ベース領域２３下側の半導体層２２の横方向での抵抗を
下げるため、ベース領域２３下部の半導体基板２１と半
導体層２２との境界にｎ+形埋込層が形成される場合も
ある。
の所望の特性を得るため、その不純物濃度をあまり高く
するこができず、５×１０13〜１×１０17ｃｍ-3程度の
不純物濃度に成長されており、コレクタ電極までの道程
で抵抗が大きくなるため、図４（ａ）に示されるよう
に、半導体層２２にコレクタウォールと呼ばれるｎ+形
（不純物濃度１×１０19ｃｍ-3程度）の低抵抗領域２２
ａを半導体層２２の表面から下面近くまで形成して、そ
の低抵抗領域２２ａにコンタクとするようにコレクタ電
極２５が形成されている。なお、図示されていないが、
ベース領域２３下側の半導体層２２の横方向での抵抗を
下げるため、ベース領域２３下部の半導体基板２１と半
導体層２２との境界にｎ+形埋込層が形成される場合も
ある。
【０００５】
【発明が解決しようとする課題】前述のトランジスタ構
造のように、半導体層の下層側とコンタクトしたいにも
拘わらず、半導体層の表面に電極を形成する場合に、そ
の途中での抵抗を下げるため、低抵抗層２２ａが半導体
層２２の表面からほぼ下面まで達するように形成され
る。しかし、この低抵抗層は、一般には半導体層２２を
エピタキシャル成長してから、拡散により形成されるた
め、図４（ｂ）に示されるように、その拡散中に半導体
基板２１の不純物も半導体層２２中に拡散して、半導体
層２２の不純物濃度が所望の値からずれてしまい、所望
の特性の素子が得られないという問題がある。
造のように、半導体層の下層側とコンタクトしたいにも
拘わらず、半導体層の表面に電極を形成する場合に、そ
の途中での抵抗を下げるため、低抵抗層２２ａが半導体
層２２の表面からほぼ下面まで達するように形成され
る。しかし、この低抵抗層は、一般には半導体層２２を
エピタキシャル成長してから、拡散により形成されるた
め、図４（ｂ）に示されるように、その拡散中に半導体
基板２１の不純物も半導体層２２中に拡散して、半導体
層２２の不純物濃度が所望の値からずれてしまい、所望
の特性の素子が得られないという問題がある。
【０００６】一方、このような拡散を予想して、その部
分を使用しないで、その拡散が殆ど行われない半導体層
部分のみで素子を形成しようとすると、半導体層のエピ
タキシャル成長を厚くしなければならない。前述の半導
体基板からの半導体層への拡散は、２〜３μｍ程度にな
り、その分厚くしなければならないため、エピタキシャ
ル成長の時間が長くなりコストアップになるという問題
もある。半導体層の下面に埋込層を形成する場合でも同
様に半導体層の不純物濃度が変化する。
分を使用しないで、その拡散が殆ど行われない半導体層
部分のみで素子を形成しようとすると、半導体層のエピ
タキシャル成長を厚くしなければならない。前述の半導
体基板からの半導体層への拡散は、２〜３μｍ程度にな
り、その分厚くしなければならないため、エピタキシャ
ル成長の時間が長くなりコストアップになるという問題
もある。半導体層の下面に埋込層を形成する場合でも同
様に半導体層の不純物濃度が変化する。
【０００７】本発明は、このような問題を解決するため
になされたもので、たとえばトランジスタのコレクタウ
ォールと呼ばれるような電極と接続するための低抵抗領
域を半導体層の深さ方向に形成する場合に、他の領域に
は拡散などによる影響を殆ど受けなくしながら、エピタ
キシャル成長層を厚くすることなく低抵抗領域が形成さ
れる半導体装置を提供することを目的とする。
になされたもので、たとえばトランジスタのコレクタウ
ォールと呼ばれるような電極と接続するための低抵抗領
域を半導体層の深さ方向に形成する場合に、他の領域に
は拡散などによる影響を殆ど受けなくしながら、エピタ
キシャル成長層を厚くすることなく低抵抗領域が形成さ
れる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板と、該半導体基板上に設けられる第１導
電形の低不純物濃度半導体層と、該低不純物濃度半導体
層内に縦方向に半導体素子を形成するために少なくとも
設けられる第２導電形拡散領域と、前記第１導電形の低
不純物濃度半導体層および前記第２導電形拡散領域にそ
れぞれ電気的に接続して半導体層表面に形成される第１
および第２の電極とを有する半導体装置であって、前記
第１の電極が、前記低不純物濃度半導体層中に深さ方向
に形成された多結晶半導体からなる第１導電形の低抵抗
領域の表面に形成されている。
は、半導体基板と、該半導体基板上に設けられる第１導
電形の低不純物濃度半導体層と、該低不純物濃度半導体
層内に縦方向に半導体素子を形成するために少なくとも
設けられる第２導電形拡散領域と、前記第１導電形の低
不純物濃度半導体層および前記第２導電形拡散領域にそ
れぞれ電気的に接続して半導体層表面に形成される第１
および第２の電極とを有する半導体装置であって、前記
第１の電極が、前記低不純物濃度半導体層中に深さ方向
に形成された多結晶半導体からなる第１導電形の低抵抗
領域の表面に形成されている。
【０００９】この構造にすることによって、低抵抗領域
は、多結晶半導体層からなっているため、単結晶半導体
層に比べ、不純物の拡散係数が１０倍程度と大きく、半
導体基板から半導体層への拡散より遥かに早く多結晶半
導体層の下面まで拡散し、半導体素子への拡散による性
能低下を招くことなく高不純物濃度の低抵抗領域を簡単
に形成することができる。その結果、直列抵抗を増加さ
せることなく、高性能な半導体素子を形成することがで
きる。
は、多結晶半導体層からなっているため、単結晶半導体
層に比べ、不純物の拡散係数が１０倍程度と大きく、半
導体基板から半導体層への拡散より遥かに早く多結晶半
導体層の下面まで拡散し、半導体素子への拡散による性
能低下を招くことなく高不純物濃度の低抵抗領域を簡単
に形成することができる。その結果、直列抵抗を増加さ
せることなく、高性能な半導体素子を形成することがで
きる。
【００１０】この多結晶半導体からなる低抵抗領域を形
成するには、たとえば半導体基板表面にＳｉＯ2などの
絶縁膜を全面に形成した後パターニングをして、または
多結晶半導体膜をリフトオフ法により、低抵抗領域を形
成する部分のみに成膜し、その後従来と同様に第１導電
形の半導体層を所望の不純物濃度で所望の厚さエピタキ
シャル成長する。そうすると、絶縁膜または多結晶半導
体膜のない部分には、半導体基板の単結晶に整合して単
結晶半導体層が成長するが、絶縁膜または多結晶半導体
膜の上には単結晶半導体層は成長せず、多結晶半導体層
として成長する。その結果、半導体層のエピタキシャル
成長と同時に、低抵抗領域形成場所には、多結晶半導体
層が形成される。そして、素子形成のための拡散領域を
形成すると共に、低抵抗領域形成場所にも第１導電形不
純物を拡散させるこにより、低抵抗領域形成場所は多結
晶半導体層になっているため、拡散係数が大きく、短時
間で高濃度不純物拡散領域とすることができる。
成するには、たとえば半導体基板表面にＳｉＯ2などの
絶縁膜を全面に形成した後パターニングをして、または
多結晶半導体膜をリフトオフ法により、低抵抗領域を形
成する部分のみに成膜し、その後従来と同様に第１導電
形の半導体層を所望の不純物濃度で所望の厚さエピタキ
シャル成長する。そうすると、絶縁膜または多結晶半導
体膜のない部分には、半導体基板の単結晶に整合して単
結晶半導体層が成長するが、絶縁膜または多結晶半導体
膜の上には単結晶半導体層は成長せず、多結晶半導体層
として成長する。その結果、半導体層のエピタキシャル
成長と同時に、低抵抗領域形成場所には、多結晶半導体
層が形成される。そして、素子形成のための拡散領域を
形成すると共に、低抵抗領域形成場所にも第１導電形不
純物を拡散させるこにより、低抵抗領域形成場所は多結
晶半導体層になっているため、拡散係数が大きく、短時
間で高濃度不純物拡散領域とすることができる。
【００１１】
【発明の実施の形態】つぎに、本発明による半導体装置
について、図面を参照しながら説明をする。本発明によ
る半導体装置は、その一実施形態であるバイポーラトラ
ンジスタの断面説明図が図１に示されるように、たとえ
ばｐ形半導体基板１上に第１導電形（ｎ形）の低不純物
濃度半導体層２がエピタキシャル成長などにより設けら
れ、その低不純物濃度半導体層２内に縦方向に半導体素
子を形成するために少なくとも第２導電形（ｐ形）拡散
領域３が設けられ、そのｎ形の低不純物濃度半導体層２
およびｐ形拡散領域３にそれぞれ電気的に接続して、半
導体層表面に第１および第２の電極（コレクタ電極５お
よびベース電極６）が形成されている。そして、このコ
レクタ電極５が、低不純物濃度半導体層２中に深さ方向
に形成された多結晶半導体からなるｎ+形の低抵抗領域
９の表面に形成されている。
について、図面を参照しながら説明をする。本発明によ
る半導体装置は、その一実施形態であるバイポーラトラ
ンジスタの断面説明図が図１に示されるように、たとえ
ばｐ形半導体基板１上に第１導電形（ｎ形）の低不純物
濃度半導体層２がエピタキシャル成長などにより設けら
れ、その低不純物濃度半導体層２内に縦方向に半導体素
子を形成するために少なくとも第２導電形（ｐ形）拡散
領域３が設けられ、そのｎ形の低不純物濃度半導体層２
およびｐ形拡散領域３にそれぞれ電気的に接続して、半
導体層表面に第１および第２の電極（コレクタ電極５お
よびベース電極６）が形成されている。そして、このコ
レクタ電極５が、低不純物濃度半導体層２中に深さ方向
に形成された多結晶半導体からなるｎ+形の低抵抗領域
９の表面に形成されている。
【００１２】図１に示される例では、半導体層２中に形
成される素子が、トランジスタの例で、エピタキシャル
成長された低不純物濃度のｎ形半導体層２表面から、ボ
ロンなどのｐ形不純物が拡散されることにより、不純物
濃度が１×１０17ｃｍ-3程度のベース領域３が２〜３μ
ｍ程度の深さに、さらにそのベース領域３内にリンなど
のｎ形不純物が拡散されることにより、不純物濃度が１
×１０20ｃｍ-3程度のエミッタ領域４が１〜２μｍ程度
の深さにそれぞれ形成されている。そして、半導体層２
をコレクタ領域とし、低抵抗領域９の表面に絶縁膜８の
コンタクト孔を介してコレクタ電極５が、ベース領域３
およびエミッタ領域４にそれぞれ接続してベース電極６
およびエミッタ電極７がそれぞれＡｌなどの金属により
形成されている。
成される素子が、トランジスタの例で、エピタキシャル
成長された低不純物濃度のｎ形半導体層２表面から、ボ
ロンなどのｐ形不純物が拡散されることにより、不純物
濃度が１×１０17ｃｍ-3程度のベース領域３が２〜３μ
ｍ程度の深さに、さらにそのベース領域３内にリンなど
のｎ形不純物が拡散されることにより、不純物濃度が１
×１０20ｃｍ-3程度のエミッタ領域４が１〜２μｍ程度
の深さにそれぞれ形成されている。そして、半導体層２
をコレクタ領域とし、低抵抗領域９の表面に絶縁膜８の
コンタクト孔を介してコレクタ電極５が、ベース領域３
およびエミッタ領域４にそれぞれ接続してベース電極６
およびエミッタ電極７がそれぞれＡｌなどの金属により
形成されている。
【００１３】半導体基板１は、たとえば不純物濃度が１
×１０15ｃｍ-3程度のｐ形シリコンサブウェハからな
り、その表面に不純物濃度が１×１０15ｃｍ-3程度のｎ
形シリコン単結晶からなる低不純物濃度半導体層２が５
〜１０μｍ程度の厚さにエピタキシャル成長されてい
る。この半導体層２を成長する際に、コレクタ電極５の
形成場所の低抵抗領域９に相当する部分には、単結晶で
はなく、多結晶シリコン（ポリシリコン）が堆積されて
いる。このポリシリコン層を堆積するには、後述するよ
うに、半導体基板１表面に絶縁膜９ａまたはポリシリコ
ン膜を形成しておき、半導体基板１の表面にエピタキシ
ャル成長することにより、半導体基板１が露出している
部分にはエピタキシャル成長するが、絶縁膜９ａまたは
ポリシリコン膜上にはエピタキシャル成長することがで
きず、ポリシリコンとして堆積する。
×１０15ｃｍ-3程度のｐ形シリコンサブウェハからな
り、その表面に不純物濃度が１×１０15ｃｍ-3程度のｎ
形シリコン単結晶からなる低不純物濃度半導体層２が５
〜１０μｍ程度の厚さにエピタキシャル成長されてい
る。この半導体層２を成長する際に、コレクタ電極５の
形成場所の低抵抗領域９に相当する部分には、単結晶で
はなく、多結晶シリコン（ポリシリコン）が堆積されて
いる。このポリシリコン層を堆積するには、後述するよ
うに、半導体基板１表面に絶縁膜９ａまたはポリシリコ
ン膜を形成しておき、半導体基板１の表面にエピタキシ
ャル成長することにより、半導体基板１が露出している
部分にはエピタキシャル成長するが、絶縁膜９ａまたは
ポリシリコン膜上にはエピタキシャル成長することがで
きず、ポリシリコンとして堆積する。
【００１４】このポリシリコン層の表面にリンなどのｎ
形不純物をドーズ量１×１０15ｃｍ -2程度でイオン注入
し、１０００℃程度で３０分程度の拡散処理を行うこと
により、ポリシリコン層の拡散係数は単結晶のシリコン
層より１０倍程度と大きいため、ポリシリコン層の下面
まで短時間で拡散させることができ、トランジスタのコ
レクタウォールと呼ばれる不純物濃度が１×１０20ｃｍ
-3程度のｎ+形の低抵抗領域９が形成される。この拡散
時間は非常に短いため、半導体基板１から半導体層２へ
の拡散は殆ど進まず問題にならない。
形不純物をドーズ量１×１０15ｃｍ -2程度でイオン注入
し、１０００℃程度で３０分程度の拡散処理を行うこと
により、ポリシリコン層の拡散係数は単結晶のシリコン
層より１０倍程度と大きいため、ポリシリコン層の下面
まで短時間で拡散させることができ、トランジスタのコ
レクタウォールと呼ばれる不純物濃度が１×１０20ｃｍ
-3程度のｎ+形の低抵抗領域９が形成される。この拡散
時間は非常に短いため、半導体基板１から半導体層２へ
の拡散は殆ど進まず問題にならない。
【００１５】つぎに、低抵抗領域９とするためのポリシ
リコン層の形成方法を中心に、図１に示される半導体装
置の製法について図２および３を参照しながら説明をす
る。
リコン層の形成方法を中心に、図１に示される半導体装
置の製法について図２および３を参照しながら説明をす
る。
【００１６】図２に示される例は、酸化膜などの絶縁膜
を使用した例で、まず図２（ａ）に示されるように、全
面にＳｉＯ2などの絶縁膜をＣＶＤ法などにより成膜
し、パターニングすることにより、低抵抗領域形成場所
のみに残存させる。そして、従来の半導体層の成長と同
様に、不純物濃度が１×１０15ｃｍ-3程度のシリコンを
エピタキシャル成長することにより、図２（ｂ）に示さ
れるように、絶縁膜９ａ以外のところには、シリコン単
結晶からなる半導体層２が成長し、絶縁膜９ａ上にはポ
リシリコン層９ｂが堆積する。
を使用した例で、まず図２（ａ）に示されるように、全
面にＳｉＯ2などの絶縁膜をＣＶＤ法などにより成膜
し、パターニングすることにより、低抵抗領域形成場所
のみに残存させる。そして、従来の半導体層の成長と同
様に、不純物濃度が１×１０15ｃｍ-3程度のシリコンを
エピタキシャル成長することにより、図２（ｂ）に示さ
れるように、絶縁膜９ａ以外のところには、シリコン単
結晶からなる半導体層２が成長し、絶縁膜９ａ上にはポ
リシリコン層９ｂが堆積する。
【００１７】その後、図２（ｃ）に示されるように、半
導体層の表面にＳｉＯ2などのマスク１１を形成し、ベ
ース領域形成場所を開口してｐ形不純物を拡散させるこ
とによりベース領域３を形成し、ついでエミッタ領域形
成場所と低抵抗形成場所を開口してｎ形不純物を拡散さ
せることにより、エミッタ領域４および低抵抗領域９を
同時に形成する。その後、コンタクト孔を形成して、電
極材料のＡｌを堆積しパターニングし、コレクタ電極
５、ベース電極６およびエミッタ電極７を形成すること
により、図１に示される構造のトランジスタを形成する
ことができる。
導体層の表面にＳｉＯ2などのマスク１１を形成し、ベ
ース領域形成場所を開口してｐ形不純物を拡散させるこ
とによりベース領域３を形成し、ついでエミッタ領域形
成場所と低抵抗形成場所を開口してｎ形不純物を拡散さ
せることにより、エミッタ領域４および低抵抗領域９を
同時に形成する。その後、コンタクト孔を形成して、電
極材料のＡｌを堆積しパターニングし、コレクタ電極
５、ベース電極６およびエミッタ電極７を形成すること
により、図１に示される構造のトランジスタを形成する
ことができる。
【００１８】図２に示される例は、低抵抗領域を形成す
るためのポリシリコン層を形成するために、その形成場
所に絶縁膜９ａを形成して行ったが、図１に示される例
のように、半導体基板１が半導体層２と異なる導電形で
あるｐ形である場合には、低抵抗領域９を半導体基板１
と接続する意味がないため、絶縁膜により電気的に遮断
されても構わないから、絶縁膜を用いることができる。
しかし、半導体基板１が半導体層２と同じ導電形の高不
純物濃度である場合には、低抵抗領域９を直接半導体基
板１に接続することにより、横方向にも半導体基板を介
して低抵抗にすることができるため好ましい。この低抵
抗領域９を半導体基板１と電気的に接続する例の製造工
程の一例が図３に示されている。
るためのポリシリコン層を形成するために、その形成場
所に絶縁膜９ａを形成して行ったが、図１に示される例
のように、半導体基板１が半導体層２と異なる導電形で
あるｐ形である場合には、低抵抗領域９を半導体基板１
と接続する意味がないため、絶縁膜により電気的に遮断
されても構わないから、絶縁膜を用いることができる。
しかし、半導体基板１が半導体層２と同じ導電形の高不
純物濃度である場合には、低抵抗領域９を直接半導体基
板１に接続することにより、横方向にも半導体基板を介
して低抵抗にすることができるため好ましい。この低抵
抗領域９を半導体基板１と電気的に接続する例の製造工
程の一例が図３に示されている。
【００１９】まず、図３（ａ）に示されるように、半導
体基板１の表面全面にＳｉＯ2などの絶縁膜１２をＣＶ
Ｄ法などにより成膜し、パターニングすることにより、
低抵抗領域形成場所のみを開口する。そして、図３
（ｂ）に示されるように、全面にＣＶＤ法などによりポ
リシリコン膜９ｃを１μｍ程度の厚さ堆積する。その
後、たとえばフッ酸溶液などにより絶縁膜１２を腐食除
去すると、図３（ｃ）に示されるように、低抵抗領域形
成場所以外のポリシリコン膜は絶縁膜１２と共に除去さ
れ（リフトオフ法）、低抵抗領域形成場所のみにポリシ
リコン膜９ｃが形成される。
体基板１の表面全面にＳｉＯ2などの絶縁膜１２をＣＶ
Ｄ法などにより成膜し、パターニングすることにより、
低抵抗領域形成場所のみを開口する。そして、図３
（ｂ）に示されるように、全面にＣＶＤ法などによりポ
リシリコン膜９ｃを１μｍ程度の厚さ堆積する。その
後、たとえばフッ酸溶液などにより絶縁膜１２を腐食除
去すると、図３（ｃ）に示されるように、低抵抗領域形
成場所以外のポリシリコン膜は絶縁膜１２と共に除去さ
れ（リフトオフ法）、低抵抗領域形成場所のみにポリシ
リコン膜９ｃが形成される。
【００２０】その後、図２（ｂ）に示される例と同様
に、Ｓｉをエピタキシャル成長することにより、図３
（ｄ）に示されるように、ポリシリコン膜９ｃ以外のと
ころには、シリコン単結晶からなる半導体層２が成長
し、ポリシリコン膜９ｃ上にはポリシリコン層９ｂが堆
積する。その後、図２（ｃ）と同様に、ベース領域３、
エミッタ領域４および低抵抗領域９を形成し、各電極を
形成することにより、低抵抗領域９が直接半導体基板１
と接触する構造の図１と同様の半導体装置が得られる。
に、Ｓｉをエピタキシャル成長することにより、図３
（ｄ）に示されるように、ポリシリコン膜９ｃ以外のと
ころには、シリコン単結晶からなる半導体層２が成長
し、ポリシリコン膜９ｃ上にはポリシリコン層９ｂが堆
積する。その後、図２（ｃ）と同様に、ベース領域３、
エミッタ領域４および低抵抗領域９を形成し、各電極を
形成することにより、低抵抗領域９が直接半導体基板１
と接触する構造の図１と同様の半導体装置が得られる。
【００２１】本発明の半導体装置によれば、低抵抗領域
をポリシリコンなどの多結晶半導体への不純物拡散によ
り形成しているため、不純物の拡散が非常に早く、半導
体基板などの不純物が半導体層へ拡散する影響を殆ど受
けることなく拡散することができる。そのため、エピタ
キシャル成長層を厚く形成しなくてもすみ、エピタキシ
ャル成長層のバラツキを小さくすることができると共
に、成長工程を短くすることができるため、生産性が向
上する。その結果、トランジスタなどの半導体層に形成
される素子の特性を低下させることなく半導体層の底面
側と表面に設けられる電極との間を小さな抵抗で接続す
ることができる。
をポリシリコンなどの多結晶半導体への不純物拡散によ
り形成しているため、不純物の拡散が非常に早く、半導
体基板などの不純物が半導体層へ拡散する影響を殆ど受
けることなく拡散することができる。そのため、エピタ
キシャル成長層を厚く形成しなくてもすみ、エピタキシ
ャル成長層のバラツキを小さくすることができると共
に、成長工程を短くすることができるため、生産性が向
上する。その結果、トランジスタなどの半導体層に形成
される素子の特性を低下させることなく半導体層の底面
側と表面に設けられる電極との間を小さな抵抗で接続す
ることができる。
【００２２】前述の例では、トランジスタのベース領域
の下側がｎ形半導体層２とｐ形半導体基板１の例であっ
たが、その境界にｎ+形の埋込み領域が形成されること
により、またはｎ+形の半導体基板を用いることによ
り、横方向も低抵抗にすることができ、より一層抵抗損
をなくすることができることは言うまでもない。
の下側がｎ形半導体層２とｐ形半導体基板１の例であっ
たが、その境界にｎ+形の埋込み領域が形成されること
により、またはｎ+形の半導体基板を用いることによ
り、横方向も低抵抗にすることができ、より一層抵抗損
をなくすることができることは言うまでもない。
【００２３】さらに前述の例では、低抵抗領域がトラン
ジスタのコレクタウォールの例であったが、トランジス
タでなくても、ダイオードの一方の電極を低抵抗で接続
する場合などでも同様である。さらに、半導体層として
シリコンを用い、多結晶半導体層にポリシリコンを用い
たが、ＳｉＣなど他の半導体でも同様である。
ジスタのコレクタウォールの例であったが、トランジス
タでなくても、ダイオードの一方の電極を低抵抗で接続
する場合などでも同様である。さらに、半導体層として
シリコンを用い、多結晶半導体層にポリシリコンを用い
たが、ＳｉＣなど他の半導体でも同様である。
【００２４】
【発明の効果】本発明によれば、半導体層の下面と表面
に設けられる電極との間を非常に低抵抗で接続しなが
ら、その低抵抗領域の形成による他の素子特性への影響
を殆どなくすることができる。その結果、高特性の半導
体装置が得られる。さらに本発明の方法によれば、低抵
抗領域を通常の半導体装置の成長と同時に形成すること
ができながら、その拡散時間もエミッタ領域などの拡散
時間と殆ど同程度の短い時間で行うことができ、エピタ
キシャル成長層も薄くて良く、短い時間で製造すること
ができる。その結果、安価で高性能な半導体装置が得ら
れる。
に設けられる電極との間を非常に低抵抗で接続しなが
ら、その低抵抗領域の形成による他の素子特性への影響
を殆どなくすることができる。その結果、高特性の半導
体装置が得られる。さらに本発明の方法によれば、低抵
抗領域を通常の半導体装置の成長と同時に形成すること
ができながら、その拡散時間もエミッタ領域などの拡散
時間と殆ど同程度の短い時間で行うことができ、エピタ
キシャル成長層も薄くて良く、短い時間で製造すること
ができる。その結果、安価で高性能な半導体装置が得ら
れる。
【図１】本発明による半導体装置の一実施形態を示す断
面説明図である。
面説明図である。
【図２】図１に示される半導体装置を製造する工程の一
例を示す説明図である。
例を示す説明図である。
【図３】図１に示される半導体装置を製造する他の例を
示す工程説明図である。
示す工程説明図である。
【図４】従来のコレクタウォールを有するトランジスタ
構造を示す断面説明図である。
構造を示す断面説明図である。
２ 半導体層 ３ ベース領域 ４ エミッタ領域 ５ コレクタ電極 ９ 低抵抗領域 ９ａ 絶縁膜
フロントページの続き Ｆターム(参考） 5F003 BC05 BC07 BC08 BH06 BH18 BM01 BP31 BP34 BZ01 5F033 HH00 KK04 LL04 MM30 VV09 XX28
Claims (1)
- 【請求項１】 半導体基板と、該半導体基板上に設けら
れる第１導電形の低不純物濃度半導体層と、該低不純物
濃度半導体層内に縦方向に半導体素子を形成するために
少なくとも設けられる第２導電形拡散領域と、前記第１
導電形の低不純物濃度半導体層および前記第２導電形拡
散領域にそれぞれ電気的に接続して半導体層表面に形成
される第１および第２の電極とを有する半導体装置であ
って、前記第１の電極が、前記低不純物濃度半導体層中
に深さ方向に形成された多結晶半導体からなる第１導電
形低抵抗領域の表面に形成されてなる半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017031A JP2002222938A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
| US10/116,102 US6703686B2 (en) | 2001-01-25 | 2002-04-05 | Semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017031A JP2002222938A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
| US10/116,102 US6703686B2 (en) | 2001-01-25 | 2002-04-05 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002222938A true JP2002222938A (ja) | 2002-08-09 |
Family
ID=30002177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001017031A Pending JP2002222938A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6703686B2 (ja) |
| JP (1) | JP2002222938A (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
| TW200947726A (en) * | 2008-01-24 | 2009-11-16 | Applied Materials Inc | Buried insulator isolation for solar cell contacts |
| US8367924B2 (en) * | 2009-01-27 | 2013-02-05 | Applied Materials, Inc. | Buried insulator isolation for solar cell contacts |
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| JPH0536712A (ja) * | 1991-08-01 | 1993-02-12 | Hitachi Ltd | 半導体集積回路装置および製造方法 |
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| JPH06163830A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | 半導体装置およびその製造方法 |
| JPH06181215A (ja) * | 1992-12-15 | 1994-06-28 | Nec Yamagata Ltd | 半導体集積回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126671A (ja) * | 1983-01-10 | 1984-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| US5256896A (en) * | 1991-08-30 | 1993-10-26 | International Business Machines Corporation | Polysilicon-collector-on-insulator polysilicon-emitter bipolar transistor |
| JP2550906B2 (ja) * | 1993-12-15 | 1996-11-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5607867A (en) * | 1994-07-15 | 1997-03-04 | Texas Instruments Incorporated | Method of forming a controlled low collector breakdown voltage transistor for ESD protection circuits |
| FR2725307B1 (fr) * | 1994-09-30 | 1996-12-20 | Sgs Thomson Microelectronics | Composant semiconducteur d'alimentation, de recirculation et de demagnetisation d'une charge selfique |
| US5869881A (en) * | 1994-12-20 | 1999-02-09 | Electronics And Telecommunications Research Institute | Pillar bipolar transistor |
| US5614750A (en) * | 1995-06-29 | 1997-03-25 | Northern Telecom Limited | Buried layer contact for an integrated circuit structure |
| JP2746225B2 (ja) * | 1995-10-16 | 1998-05-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3646387B2 (ja) * | 1996-01-19 | 2005-05-11 | ソニー株式会社 | バイポーラトランジスタ |
| JP3075204B2 (ja) * | 1997-02-28 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| AU2001255693A1 (en) * | 2000-04-27 | 2001-11-12 | En Jun Zhu | Improved structure for a semiconductor device |
-
2001
- 2001-01-25 JP JP2001017031A patent/JP2002222938A/ja active Pending
-
2002
- 2002-04-05 US US10/116,102 patent/US6703686B2/en not_active Expired - Lifetime
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| JPH06181215A (ja) * | 1992-12-15 | 1994-06-28 | Nec Yamagata Ltd | 半導体集積回路 |
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| Publication number | Publication date |
|---|---|
| US6703686B2 (en) | 2004-03-09 |
| US20030189240A1 (en) | 2003-10-09 |
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