TWI745540B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI745540B
TWI745540B TW107103915A TW107103915A TWI745540B TW I745540 B TWI745540 B TW I745540B TW 107103915 A TW107103915 A TW 107103915A TW 107103915 A TW107103915 A TW 107103915A TW I745540 B TWI745540 B TW I745540B
Authority
TW
Taiwan
Prior art keywords
contact portion
electrostatic discharge
discharge protection
area
semiconductor device
Prior art date
Application number
TW107103915A
Other languages
English (en)
Other versions
TW201935654A (zh
Inventor
蔡依芸
陳志宏
陳勁甫
Original Assignee
力智電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力智電子股份有限公司 filed Critical 力智電子股份有限公司
Priority to TW107103915A priority Critical patent/TWI745540B/zh
Priority to CN201810352537.2A priority patent/CN110137169A/zh
Priority to US15/995,113 priority patent/US10438941B2/en
Publication of TW201935654A publication Critical patent/TW201935654A/zh
Application granted granted Critical
Publication of TWI745540B publication Critical patent/TWI745540B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供一種半導體裝置，其包括基底、靜電放電保護元件、電阻元件以及第一金屬層。基底定義有襯墊區域且具有第一區以及第二區，其中第一區具有凹口，第二區配置於凹口中，且襯墊區域與第一區及第二區部分重疊。靜電放電保護元件位於基底的第一區。電阻元件配置於基底的第二區。第一金屬層設置於靜電放電保護元件與電阻元件上方，且電性連接至靜電放電保護元件與電阻元件。

Description

半導體裝置
本發明是有關於一種半導體裝置，特別是關於一種具有靜電放電保護元件與電阻元件的半導體裝置。
靜電放電(Electrostatic Discharge，簡稱ESD)防護元件在半導體領域已廣泛使用。理想的靜電放電防護元件必須具有高電流承受上限、小佈局面積、高開啟速度以及適當的安全操作範圍(Safe Operating Area)等特性，以確保靜電放電防護元件能在面積資源有限的前提下提供良好的瞬間電流承受能力。
並且，習知技術將閘極電阻器的導線拉至電晶體區域的外部，由於電阻器的導線過於細長，容易導致導線過熱甚至燒毀。另一方面，由於閘極電阻器的導線佈局在電晶體區域的外部，也會使得整體佈局面積變大。
有鑒於此，本發明提供一種半導體裝置，可利用現有的製程，於襯墊區域製作出具有高的電流承受度、小佈局面積的靜電放電保護元件。
本發明提供一種半導體裝置，包括基底、靜電放電保護 元件、電阻元件與第一金屬層。基底定義有襯墊區域且具有靜電放電保護元件區與電阻元件區，其中靜電放電保護元件區具有凹口，電阻元件區至少部分配置於凹口中，且襯墊區域與靜電放電保護元件區及電阻元件區部分重疊。靜電放電保護元件位於基底的靜電放電保護元件區。電阻元件配置於基底的電阻元件區。第一金屬層設置於靜電放電保護元件與電阻元件上方，且電性連接至靜電放電保護元件與電阻元件。
在本發明的一實施例中，上述半導體裝置更包括絕緣層，配置於靜電放電保護元件與電阻元件上方，第一接觸部、第二接觸部及第三接觸部配置於絕緣層中。
在本發明的一實施例中，上述靜電放電保護元件為具凹口的環狀，第一接觸部呈連續環狀且位於環狀的內側。
在本發明的一實施例中，上述靜電放電保護元件為具凹口的環狀，且第三接觸部呈C型且位於環狀的外側。
在本發明的一實施例中，上述第一金屬層透過第一接觸部連接靜電放電保護元件，第一金屬層透過第二接觸部連接電阻元件，且第二金屬層透過第三接觸部連接靜電放電保護元件。
在本發明的一實施例中，上述靜電放電保護元件包括多個第一摻雜層與多個第二摻雜層。多個第一摻雜層具有第一導電型且配置於基底上。多個第二摻雜層具有第二導電型且配置於基底上，第二導電型與第一導電型相反。第一摻雜層以及第二摻雜層交替配置。
在本發明的一實施例中，上述第一摻雜層以及第二摻雜層的每一者具有環狀結構。
在本發明的一實施例中，上述第一金屬層透過第一接觸部與遠離電阻元件區的多個第一摻雜層中的其中一個電性連接，且第二金屬層透過第三接觸部與接近電阻元件區的多個第一摻雜層中的其中一個電性連接。
在本發明的一實施例中，上述電阻元件包括第三摻雜層，其具有第一導電型且配置於基底上。
在本發明的一實施例中，上述第一金屬層透過第二接觸部與第三摻雜層電性連接，且第三金屬層透過第四接觸部與第三摻雜層電性連接。
在本發明的一實施例中，上述第二接觸部和第四接觸部呈塊狀。
在本發明的一實施例中，上述第二接觸部和第四接觸部呈長條狀。
在本發明的一實施例中，上述第三摻雜層包括第一端部、第二端部與連接部。第一端部配置於靠近靜電放電保護元件區。第二端部配置於遠離靜電放電保護元件區。連接部連接第一端部與第二端部。第一端部與第二端部的延伸方向與連接部的延伸方向不同。
在本發明的一實施例中，上述第一金屬層透過第二接觸部與第三摻雜層的第一端部電性連接，且第三金屬層透過第四接觸部與第三摻雜層的第二端部電性連接。
在本發明的一實施例中，上述第二接觸部和第四接觸部呈長條狀。
在本發明的一實施例中，上述電阻元件更包括多個第四 摻雜層，其具有第二導電型且配置於第三摻雜層的連接部兩側的基底上，第二導電型與第一導電型相反。
基於上述，本發明將電阻元件配置於靜電放電保護元件的凹口內，可有效縮小佈局面積，並利用N型摻雜和P型摻雜來調整電阻元件的電阻值，使電阻元件的接觸部面積足夠，避免電阻元件因瞬間過大電流而燒毀。此外，本發明的靜電放電保護元件具凹口結構，可增加齊納二極體中PN接面的面積，有效增加靜電放電保護元件的電流承受上限。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20、30:半導體裝置
100:電晶體
110:靜電放電保護元件
120、120a、120b:電阻元件
200:基底
210:絕緣層
211a、211b、211c:第一摻雜層
212a、212b:第二摻雜層
215:第三接觸部
216:第一接觸部
220:多晶矽層
221:第三摻雜層
224a、224b:第四摻雜層
225:第二接觸部
226:第四接觸部
230、235a、235b:凹口
260:第一金屬層
261:第二金屬層
262:第三金屬層
270:鈍化層
610、620:電阻元件
621:第三摻雜層
625:第二接觸部
626:第四接觸部
D:汲極
G:閘極
G’:外部接點
S:源極
A1:第一區
A2:第二區
A3:襯墊區域
C1:連接部
E1:第一端部
E2:第二端部
W:連接部寬度
L:連接部長度
圖1為依據本發明一實施例所繪示的一種半導體裝置的電路圖。
圖2為依據本發明一實施例所繪示的一種半導體裝置的簡化上視圖。
圖3為沿圖2的A-A’線所繪示的剖面示意圖。
圖4為沿圖2的B-B’線所繪示的剖面示意圖。
圖5為依據本發明一實施例所繪示的一種半導體裝置的立體***示意圖。
圖6A為依據本發明一實施例所繪示的一種電阻元件的簡化上視圖。
圖6B為依據本發明另一實施例所繪示的一種電阻元件的簡 化上視圖。
圖6C為依據本發明又一實施例所繪示的一種電阻元件的簡化上視圖。
圖7為依據本發明另一實施例所繪示的一種半導體裝置的簡化上視圖。
圖8為依據本發明另一實施例所繪示的一種半導體裝置的簡化上視圖。
在以下的實施例中，是以第一導電型為N型，第二導電型為P型為例來說明之，但不用以限定本發明。在另一實施例中，第一導電型可為P型，第二導電型可為N型。
圖1為依據本發明一實施例所繪示的一種半導體裝置的電路圖。請參照圖1，電晶體100包括閘極G、汲極D與源極S。在一實施例中，電晶體100包括金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，簡稱MOSFET)，但本發明並未限制電晶體100的類型。半導體裝置10包括靜電放電保護元件110和電阻元件120。電阻元件120可搭配電晶體100的寄生電容使靜電訊號受到電阻電容延遲(RC delay)。在一實施例中，靜電放電保護元件110是一種背靠背齊納二極體(Back to Back Zener Diode)，其由兩個齊納二極體(Zener Diode)反向電性連接而成，用以感測靜電放電電壓並承受靜電放電電流。在一實施例中，電阻元件120為具有第一導電型(N型)摻雜的電阻器。在一實施例中，靜電放電保護元件110的第一端 耦接到電晶體的源極S，靜電放電保護元件110的第二端耦接到電阻元件120的第一端(即外部接點G’)，且電阻元件120的第二端耦接到電晶體100的閘極G。
本發明的靜電放電保護元件110和電阻元件120的組合可在電晶體100外就先旁通掉(bypass)靜電放電電流來保護電晶體100不受靜電傷害。舉例來說，若外部接點G’接至靜電源(electrostatic source)，源極S接至地線(ground line)，則整個靜電放電電流的路徑可以由外部接點G’的靜電源，經由靜電放電元件110而導向源極S的地線。這將避免靜電放電電流通過電阻元件120而流入電晶體100的閘極G，因此不會導致電晶體100失去正常運作功能。
圖2為依據本發明一實施例所繪示的一種半導體裝置的簡化上視圖。圖3為沿圖2的A-A’線所繪示的剖面示意圖。圖4為沿圖2的B-B’線所繪示的剖面示意圖。
同時參照圖2、圖3與圖4，在一實施例中，半導體裝置10包括基底200、靜電放電保護元件110、電阻元件120、絕緣層213、第一金屬層260、第二金屬層261、第三金屬層262、第一接觸部216、第二接觸部225、第三接觸部215與第四接觸部226。
在一實施例中，基底200為具有第二導電型(P型)摻雜的矽基底。此外，基底200定義有襯墊區域A3，基底200具有第一區A1與第二區A2。在一實施例中，第一區A1具有凹口230，且第二區A2至少部分配置於凹口230中，如圖2所示。
在一實施例中，靜電放電保護元件110位於基底200的第一區A1，且電阻元件120配置於基底200的第二區A2。更具 體地說，靜電放電保護元件110具有凹口230，且電阻元件120配置在凹口230中。值得一提的是，靜電放電保護元件110需設計為具凹口230的封閉環狀結構，如果靜電放電保護元件110的環狀結構不封閉而具有缺口，則靜電放電時會從靜電放電保護元件110的缺口處漏電。
在一實施例中，靜電放電保護元件110具有多晶矽層220，且此多晶矽層220與基底200之間以絕緣層210彼此電性絕緣。在一實施例中，靜電放電保護元件110的多晶矽層220包括多個第一摻雜層與多個第二摻雜層。在一實施例中，多個第一摻雜層為具第一導電型(N型)摻質之重摻雜層，配置於基底200上。多個第一摻雜層包括最外側(例如，靠近第二區A2)的第一摻雜層211a、中間的第一摻雜層211b與最內側(例如，遠離第二區A2)的第一摻雜層211c。在一實施例中，多個第二摻雜層為具第二導電型(P型)摻質之重摻雜層，配置於基底200上。多個第二摻雜層包括第二摻雜層212a與212b。在一實施例中，第一摻雜層211a、211b、211c以及第二摻雜層212a、212b交替配置。具體來說，第二摻雜層212a位於第一摻雜層211a、211b之間，第二摻雜層212b位於第一摻雜層211b、211c之間。在一實施例中，被最內側的第一摻雜層211c所環繞的摻雜層與第一摻雜層211c的導電型不同。
在一實施例中，電阻元件120具有多晶矽層，且此多晶矽層與基底200之間以絕緣層210彼此電性絕緣。在一實施例中，電阻元件120的多晶矽層包括第三摻雜層221與多個第四摻雜層224a與224b。在一實施例中，第三摻雜層221具有第一導電型(N 型)重摻雜，且配置於基底200上。上述第一至第四摻雜層的材質相同，均為多晶矽，僅摻質視設計需要而不同。
請參照圖2，第三摻雜層221包括第一端部E1、第二端部E2與連接部C1。第一端部E1配置於第三摻雜層221靠近第一區A1的一端，第二端部E2配置於第三摻雜層221遠離第一區A1的一端。連接部C1配置於第一端部E1與第二端部E2之間，電性連接第一端部E1與第二端部E2。在一實施例中，第一端部E1與第二端部E2的延伸方向與連接部C1的延伸方向不同。舉例來說，第一端部E1與第二端部E2的延伸方向為縱向，而連接部C1的延伸方向為橫向。更具體地說，從上視圖來看，第三摻雜層221例如呈H形。
在一實施例中，多個第四摻雜層224a與224b具有第二導電型(P型)重摻雜，且配置於第三摻雜層221的連接部C1兩側的基底200中。第四摻雜層224a與224b用以在不增加佈局面積下，藉由調整第三摻雜層的面積以調整電阻元件120的電阻值。
在一實施例中，同時參考圖1與圖3，第一金屬層260透過第一接觸部216連接至靜電放電保護元件110，且透過第二接觸部225連接至電阻元件120。第二金屬層261透過第三接觸部215連接靜電放電保護元件110。在一實施例中，第二金屬層261為源極金屬層。第三金屬層262透過第四接觸部226連接電阻元件120。此外，第一接觸部216、第二接觸部225、第三接觸部215、第四接觸部226配置於絕緣層213中。
在一實施例中，第一金屬層260透過第一接觸部216與最內側的第一摻雜層211c電性連接，且第一接觸部216具有與第 一金屬層260相同的金屬材質。
第一金屬層260透過第二接觸部225與第三摻雜層221的第一端部E1電性連接，且第二接觸部225具有與第一金屬層260相同的金屬材質。
第二金屬層261透過第三接觸部215與最外側的第一摻雜層211a電性連接，且第三接觸部215具有與第二金屬層261相同的金屬材質。
第三金屬層262透過第四接觸部226與第三摻雜層221的第二端部E2電性連接，且第四接觸部226具有與第三金屬層262相同的金屬材質。
在本發明中，第一接觸部216、第二接觸部225、第三接觸部215與第四接觸部226可設計為單一個長條狀接觸插塞，或多數個分開的塊狀接觸插塞。
圖5為依據本發明一實施例所繪示的一種半導體裝置的立體***示意圖。請參照圖5，在一實施例中，靜電放電保護元件110為具凹口的環狀，第一接觸部216呈連續環狀且位於環狀的內側，第三接觸部215呈C型且位於環狀的外側。更具體地說，第一接觸部216為連續環狀分布，且位於靜電放電保護元件110的最內側的第一摻雜層211c上。第三接觸部215為C型分布，位於靜電放電保護元件110的最外側的第一摻雜層211a上。
請同時參照圖2與圖5，第三接觸部215於佈局圖上呈現C型分佈，以避免靜電放電保護元件110和電阻元件120之間錯誤的電性連接。在一實施例中，參照圖2與圖3，靜電放電保護元件110的最內側的第一摻雜層211c，透過第一接觸部216、第一 金屬層260、第二接觸部225，與電阻元件120的第三摻雜層221電性連接。此電性連接點相當於圖1的外部接點G’，其使得靜電放電保護元件110與電阻元件120電性連接。
同時參照圖2、圖3與圖5，從上視圖來看，第一金屬層260覆蓋部分靜電放電保護元件110與部分電阻元件120。
同時參照圖2、圖3和圖4，襯墊區域A3與第一區A1以及第二區A2部分重疊。在一實施例中，襯墊區域A3即為鈍化層270之開口區，用以使第一金屬層260裸露以利後續打線(bonding)流程，使第一金屬層能夠電性連接至晶片接腳或其他應用電路上。鈍化層270用以保護半導體裝置表面。
以下將說明本發明之電阻元件的多種可能結構。圖6A為依據本發明一實施例所繪示的一種電阻元件的簡化上視圖。圖6B為依據本發明另一實施例所繪示的一種電阻元件的簡化上視圖。圖6C為依據本發明又一實施例所繪示的一種電阻元件的簡化上視圖。
請參照圖6A，在一實施例中，電阻元件610包括第三摻雜層621。第三摻雜層621具第一導電型(N型)重摻雜，位於基底200中。第三摻雜層621包括第一端部E1、第二端部E2與連接部C1。在一實施例中，第一端部E1、第二端部E2與連接部C1的寬度相同。在一實施例中，從上視圖來看，第三摻雜層621例如呈水平I形，且第二接觸部625和第四接觸部626可設計為單一個塊狀接觸插塞並分別電性連接至第三摻雜層621的第一端部E1和第二端部E2。
請參照圖6B，在一實施例中，電阻元件620包括第三摻 雜層621、第二接觸部625與第四接觸部626。第三摻雜層621具第一導電型(N型)重摻雜，位於基底200中。第三摻雜層621包括第一端部E1、第二端部E2與連接部C1。在一實施例中，第一端部E1、第二端部E2與連接部C1的寬度相同。在一實施例中，從上視圖來看，第三摻雜層621例如呈矩形，且第二接觸部625和第四接觸部626可設計為單一個長條狀接觸插塞並分別電性連接至第三摻雜層621的第一端部E1和第二端部E2。
請參照圖6C，在一實施例中，電阻元件120包括第三摻雜層221、多個第四摻雜層、第二接觸部225與第四接觸部226。第三摻雜層221具第一導電型(N型)重摻雜，位於基底200中。第三摻雜層221包括第一端部E1、第二端部E2與連接部C1。多個第四摻雜層為具第二導電型(P型)摻質之重摻雜層，位於基底200上。多個第四摻雜層包括第四摻雜層224a與第四摻雜層224b。在一實施例中，第四摻雜層224a與第四摻雜層224b分別位於第三摻雜層221的連接部C1的兩側。在一實施例中，從上視圖來看，第三摻雜層221例如呈H形，第二接觸部225和第四接觸部226可設計為單一個長條狀接觸插塞並分別電性連接至第三摻雜層221的第一端部E1和第二端部E2。
同時參照圖6A、圖6B、圖6C，由於電阻元件620的連接部C1的寬度相較於電阻元件610寬度較寬，電阻值相對較小，因此電阻元件620所提供的電阻電容延遲也較電阻元件610小。相對來說，電阻元件120的連接部C1的連接部寬度W相較於電阻元件620寬度較窄，電阻值相對較大，因此電阻元件120所提供的電阻電容延遲也較電阻元件620大。
電阻元件120在連接部C1兩側具有第四摻雜層224a與第四摻雜層224b，用以調整電阻元件120連接部的寬度W，藉以調整電阻元件120的電阻值。因此相同總面積的電阻元件下，電阻元件120相對於電阻元件620具有較大的電阻值，以提供較大的電阻電容延遲。
在本發明中，電阻元件120中連接部C1的連接部長度L和連接部寬度W是可調整的，用以提供適當的電阻值。具體來說，可依據電阻元件120中第四摻雜層224a與第四摻雜層224b的寬度來調整連接部寬度W，並且連接部長度L也可調整，以提供使用者彈性且節省面積的電阻設計。
圖7為依據本發明另一實施例所繪示的一種半導體裝置的簡化上視圖。請參照圖7，半導體裝置20中的靜電放電保護元件110包括凹口235a和凹口235b。在一實施例中，在凹口235a中置放電阻元件120。相較於圖2的半導體裝置10，由於圖7的半導體裝置20具有多個凹口，半導體裝置20的PN接面面積變大，因此能夠提高靜電放電保護元件110的靜電放電電流承受上限。
圖8為依據本發明另一實施例所繪示的一種半導體裝置的簡化上視圖。請參照圖8，半導體裝置30中的靜電放電保護元件110包括凹口235a和凹口235b。在另一實施例中，在凹口235a中置放電阻元件120a，在凹口235b中置放電阻元件120b。相較於圖7的半導體裝置20，半導體裝置30具有兩個電阻元件120a和電阻元件120b，因此可共用靜電放電保護元件110以保護電晶體，節省佈局面積。
習知技術有電阻元件接線過長以及靜電放電保護元件PN接面較小的問題，使佈局面積較大且靜電放電保護能力有限。然而，本發明的半導體裝置不會有此問題。更具體地說，依照本發明的佈局結構將電阻元件置放於靜電放電保護元件的凹口中，並透過佈局使電阻元件在相同面積下提供更大的電阻值，故能節省面積並提高靜電放電電流承受上限。
基於上述，本發明的半導體裝置結構反應時間較快，元件設計單純。並且具較小的佈局面積，可以在不變動製程下增加靜電放電保護能力，有效提升產品競爭力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體裝置
110:靜電放電保護元件
120:電阻元件
210:絕緣層
211a、211b、211c:第一摻雜層
212a、212b:第二摻雜層
215:第三接觸部
216:第一接觸部
220:多晶矽層
221:第三摻雜層
224a、224b:第四摻雜層
225:第二接觸部
226:第四接觸部
230:凹口
A1:第一區
A2:第二區
A3:襯墊區域
C1:連接部
E1:第一端部
E2:第二端部

Claims (14)

  1. 一種半導體裝置，包括：基底，定義有襯墊區域，所述基底具有靜電放電保護元件區與電阻元件區，其中所述靜電放電保護元件區具有凹口，所述電阻元件區配置於所述凹口中，且所述襯墊區域與所述靜電放電保護元件區及所述電阻元件區部分重疊；靜電放電保護元件，位於所述基底的所述靜電放電保護元件區；電阻元件，配置於所述基底的所述電阻元件區；第一金屬層，設置於所述靜電放電保護元件與所述電阻元件上方，且電性連接至所述靜電放電保護元件與所述電阻元件；以及絕緣層，配置於所述靜電放電保護元件與所述電阻元件上方，第一接觸部、第二接觸部及第三接觸部配置於所述絕緣層中，其中所述靜電放電保護元件為具凹口的環狀，所述第一接觸部呈連續環狀且位於所述環狀的內側。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第三接觸部呈C型且位於所述環狀的外側。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一金屬層透過所述第一接觸部連接所述靜電放電保護元件，所述第一金屬層透過所述第二接觸部連接所述電阻元件，且第二金屬層透過所述第三接觸部連接所述靜電放電保護元件。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述靜電放電保護元件包括： 多個第一摻雜層，具有第一導電型且配置於所述基底上；以及多個第二摻雜層，具有第二導電型且配置於所述基底上，所述第二導電型與所述第一導電型相反，其中所述第一摻雜層以及所述第二摻雜層交替配置。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第一摻雜層以及所述第二摻雜層的每一者具有環狀結構。
  6. 如申請專利範圍第4項所述的半導體裝置，其中所述第一金屬層透過所述第一接觸部與遠離所述電阻元件區的所述多個第一摻雜層中的其中一個電性連接，且第二金屬層透過所述第三接觸部與接近所述電阻元件區的所述多個第一摻雜層中的其中一個電性連接。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述電阻元件包括第三摻雜層，其具有第一導電型且配置於所述基底上。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述第一金屬層透過所述第二接觸部與所述第三摻雜層電性連接，且第三金屬層透過第四接觸部與所述第三摻雜層電性連接。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述第二接觸部和所述第四接觸部呈塊狀。
  10. 如申請專利範圍第8項所述的半導體裝置，其中所述第二接觸部和所述第四接觸部呈長條狀。
  11. 如申請專利範圍第7項所述的半導體裝置，其中所述第三摻雜層包括： 第一端部，配置於靠近所述靜電放電保護元件區；第二端部，配置於遠離所述靜電放電保護元件區；以及連接部，連接所述第一端部與所述第二端部，其中所述第一端部與所述第二端部的延伸方向與所述連接部的延伸方向不同。
  12. 如申請專利範圍第11項所述的半導體裝置，其中第一金屬層透過所述第二接觸部與所述第三摻雜層的所述第一端部電性連接，且第三金屬層透過第四接觸部與所述第三摻雜層的所述第二端部電性連接。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述第二接觸部和所述第四接觸部呈長條狀。
  14. 如申請專利範圍第11項所述的半導體裝置，其中所述電阻元件更包括多個第四摻雜層，其具有第二導電型且配置於所述第三摻雜層的所述連接部兩側的所述基底上。
TW107103915A 2018-02-05 2018-02-05 半導體裝置 TWI745540B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107103915A TWI745540B (zh) 2018-02-05 2018-02-05 半導體裝置
CN201810352537.2A CN110137169A (zh) 2018-02-05 2018-04-19 半导体装置
US15/995,113 US10438941B2 (en) 2018-02-05 2018-05-31 Semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107103915A TWI745540B (zh) 2018-02-05 2018-02-05 半導體裝置

Publications (2)

Publication Number Publication Date
TW201935654A TW201935654A (zh) 2019-09-01
TWI745540B true TWI745540B (zh) 2021-11-11

Family

ID=67476954

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107103915A TWI745540B (zh) 2018-02-05 2018-02-05 半導體裝置

Country Status (3)

Country Link
US (1) US10438941B2 (zh)
CN (1) CN110137169A (zh)
TW (1) TWI745540B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
HK1244177A2 (zh) * 2018-03-27 2018-07-27 Yeuk Yin Mong 用於溝道型dmos的集成堆叠在溝道中的防靜電網絡

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130092976A1 (en) * 2011-10-17 2013-04-18 Force Mos Technology Co., Ltd. A semiconductor power device integratred with improved gate source esd clamp diodes
US20150155272A1 (en) * 2011-12-13 2015-06-04 Renesas Electronics Corporation Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766958B2 (ja) * 1989-03-20 1995-07-19 株式会社東芝 静電保護回路
US5477414A (en) 1993-05-03 1995-12-19 Xilinx, Inc. ESD protection circuit
JP2002208702A (ja) 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
US8053808B2 (en) * 2007-05-21 2011-11-08 Alpha & Omega Semiconductor, Ltd. Layouts for multiple-stage ESD protection circuits for integrating with semiconductor power device
CN103022015B (zh) * 2012-12-27 2015-07-01 成都芯源***有限公司 静电放电保护单元及半导体器件
WO2018000346A1 (en) * 2016-06-30 2018-01-04 Texas Instruments Incorporated Contact array optimization for esd devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130092976A1 (en) * 2011-10-17 2013-04-18 Force Mos Technology Co., Ltd. A semiconductor power device integratred with improved gate source esd clamp diodes
US20150155272A1 (en) * 2011-12-13 2015-06-04 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
US10438941B2 (en) 2019-10-08
CN110137169A (zh) 2019-08-16
US20190244952A1 (en) 2019-08-08
TW201935654A (zh) 2019-09-01

Similar Documents

Publication Publication Date Title
US6555883B1 (en) Lateral power MOSFET for high switching speeds
US20050133839A1 (en) Semiconductor device
CN104979342B (zh) 具有静电放电保护结构的半导体器件
TWI525793B (zh) 靜電放電保護電路
TW201712844A (zh) 半導體靜電放電保護元件
TW201633492A (zh) 半導體靜電放電保護元件
JP2011071327A (ja) 半導体装置
TWI745540B (zh) 半導體裝置
JP5511395B2 (ja) 半導体装置
TW201740534A (zh) 具有靜電放電防護功能的半導體元件
US10566412B2 (en) High voltage junction field effect transistor (JFET) with spiral voltage divider
JP2002305300A (ja) パワーｍｏｓトランジスタ
TWI575747B (zh) 半導體裝置
TWI566376B (zh) 半導體裝置及其製造方法
US10224319B2 (en) Semiconductor device
US8710589B2 (en) Semiconductor device
TWI842061B (zh) 碳化矽半導體元件
TW201838135A (zh) 半導體結構
TWI472035B (zh) 場元件
TWI742221B (zh) 溝槽金氧半導體元件及其製造方法
JPH04215468A (ja) 静電保護装置
JPH05235344A (ja) 半導体集積回路装置
TW202002286A (zh) 半導體元件
JPH045862A (ja) 半導体入出力保護回路
TW201933444A (zh) 半導體元件