JP2002198616A - 半導体装置の製造方法および光導波路の製造方法 - Google Patents
半導体装置の製造方法および光導波路の製造方法Info
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Abstract
(57)【要約】
【課題】 ＩｎＰ層の成長に伴い形成された段差を平坦
化する。 【解決手段】 成長されたＩｎＰ層に、少なくとも塩酸
と酢酸とを含むエッチャントを使ったウェットエッチン
グ工程を適用する。
化する。 【解決手段】 成長されたＩｎＰ層に、少なくとも塩酸
と酢酸とを含むエッチャントを使ったウェットエッチン
グ工程を適用する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に化合物半導体
装置に係り、特に光通信や光情報処理に用いられる光半
導体素子の製造方法に関する。
装置に係り、特に光通信や光情報処理に用いられる光半
導体素子の製造方法に関する。
【０００２】化合物半導体は光と相互作用する直接遷移
型のバンド構造を有し、このため化合物半導体を使った
光半導体装置は、光通信や光情報処理の分野において広
く使われている。特にＩｎＰ系の化合物半導体装置、特
にレーザダイオードは、光ファイバ中を伝送される１．
３あるいは１．５５μｍ帯の波長の光信号を形成するこ
とができるため重要である。
型のバンド構造を有し、このため化合物半導体を使った
光半導体装置は、光通信や光情報処理の分野において広
く使われている。特にＩｎＰ系の化合物半導体装置、特
にレーザダイオードは、光ファイバ中を伝送される１．
３あるいは１．５５μｍ帯の波長の光信号を形成するこ
とができるため重要である。
【０００３】
【従来の技術】かかるレーザダイオードでは、レーザ発
振効率を向上させるために、注入されたキャリアを軸方
向の限られた領域に閉じ込める電流狭搾構造を設けるこ
とが必須である。さらにレーザダイオードでは誘導放出
によりレーザ発振が生じるため、かかるキャリアを閉じ
込めた領域に、光をも効率的に閉じ込める必要がある。
ＩｎＰ系のレーザダイオードでは、光を導波するＩｎＧ
ａＡｓＰコアとＩｎＰ埋込層との屈折率差によって、水
平方向の光閉じ込めを実現する。
振効率を向上させるために、注入されたキャリアを軸方
向の限られた領域に閉じ込める電流狭搾構造を設けるこ
とが必須である。さらにレーザダイオードでは誘導放出
によりレーザ発振が生じるため、かかるキャリアを閉じ
込めた領域に、光をも効率的に閉じ込める必要がある。
ＩｎＰ系のレーザダイオードでは、光を導波するＩｎＧ
ａＡｓＰコアとＩｎＰ埋込層との屈折率差によって、水
平方向の光閉じ込めを実現する。
【０００４】図１（Ａ）〜（Ｄ）は、電流および光狭窄
構造として埋込へテロ構造（ＢＨ構造）を有するレーザ
ダイオード１０の製造工程を示す。
構造として埋込へテロ構造（ＢＨ構造）を有するレーザ
ダイオード１０の製造工程を示す。
【０００５】図１（Ａ）を参照するに、ｎ型ＩｎＰ基板
１１上にはＩｎＧａＡｓ層とＩｎＧａＡｓＰ層とを繰り
返し積層した多重量子井戸層１２が形成され、さらに前
記多重量子井戸層１２上にはｐ型ＩｎＰクラッド層１３
とｐ型ＩｎＧａＡｓコンタクト層１４とが順次形成され
る。
１１上にはＩｎＧａＡｓ層とＩｎＧａＡｓＰ層とを繰り
返し積層した多重量子井戸層１２が形成され、さらに前
記多重量子井戸層１２上にはｐ型ＩｎＰクラッド層１３
とｐ型ＩｎＧａＡｓコンタクト層１４とが順次形成され
る。
【０００６】次に図１（Ｂ）の工程において前記コンタ
クト層１４上にＳｉＯ2膜１５をエッチング保護膜とし
て形成し、さらにかかる構造に対してドライエッチング
を行うことにより、活性層メサストライプを形成する。
図示の例では、前記メサストライプは＜０１１＞方向に
延在している。
クト層１４上にＳｉＯ2膜１５をエッチング保護膜とし
て形成し、さらにかかる構造に対してドライエッチング
を行うことにより、活性層メサストライプを形成する。
図示の例では、前記メサストライプは＜０１１＞方向に
延在している。
【０００７】次に図１（Ｃ）の工程において前記ＳｉＯ
2膜１５を選択成長マスクとして使い、Ｆｅドープした
高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを有機金属気相成長
（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy法
により、前記メサストライプの両側に結晶成長する。か
かるＩｎＰ埋込層１６Ａ，１６Ｂの再成長工程において
は成長停止面である（１１１）Ｂ面が発達し、その結果
マスク縁において埋込層が符号１６ａあるいは１６ｂで
示すように盛り上がる成長形状が得られる。
2膜１５を選択成長マスクとして使い、Ｆｅドープした
高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを有機金属気相成長
（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy法
により、前記メサストライプの両側に結晶成長する。か
かるＩｎＰ埋込層１６Ａ，１６Ｂの再成長工程において
は成長停止面である（１１１）Ｂ面が発達し、その結果
マスク縁において埋込層が符号１６ａあるいは１６ｂで
示すように盛り上がる成長形状が得られる。
【０００８】最後に図１（Ｄ）の工程において前記Ｓｉ
Ｏ2膜１５が除去され、前記コンタクト層１４上にｐ側
電極１７が、基板１１の下面にｎ側電極１８が形成され
る。
Ｏ2膜１５が除去され、前記コンタクト層１４上にｐ側
電極１７が、基板１１の下面にｎ側電極１８が形成され
る。
【０００９】
【発明が解決しようとする課題】このように、ＳｉＯ2
膜１５を選択成長マスクとしたＩｎＰ層１６Ａ，１６Ｂ
の埋込成長では、先にも説明したように、前記ＳｉＯ2
膜１５の縁に対応する領域１６ａ，１６ｂにおいてＩｎ
Ｐ層１６Ａおよび１６Ｂが盛り上がることが避けられな
い。この原因は、前記ＳｉＯ2マスク１５上で結晶成長
が生じないことに起因してＳｉＯ2膜１５上において原
料濃度が局所的に増加し、前記メサ領域の両側で成長し
ているＩｎＰ層１６Ａあるいは１６Ｂの表面に原料が過
剰供給される為である。例えば図１（Ｃ）の工程におい
て、メサストライフの高さを約１．５μｍとした場合、
マスク縁の領域１６ａ，１６ｂにおいて前記ＩｎＰ埋込
層１６Ａ，１６Ｂは約０．７μｍの高さ程度盛り上が
る。
膜１５を選択成長マスクとしたＩｎＰ層１６Ａ，１６Ｂ
の埋込成長では、先にも説明したように、前記ＳｉＯ2
膜１５の縁に対応する領域１６ａ，１６ｂにおいてＩｎ
Ｐ層１６Ａおよび１６Ｂが盛り上がることが避けられな
い。この原因は、前記ＳｉＯ2マスク１５上で結晶成長
が生じないことに起因してＳｉＯ2膜１５上において原
料濃度が局所的に増加し、前記メサ領域の両側で成長し
ているＩｎＰ層１６Ａあるいは１６Ｂの表面に原料が過
剰供給される為である。例えば図１（Ｃ）の工程におい
て、メサストライフの高さを約１．５μｍとした場合、
マスク縁の領域１６ａ，１６ｂにおいて前記ＩｎＰ埋込
層１６Ａ，１６Ｂは約０．７μｍの高さ程度盛り上が
る。
【００１０】先に説明したように図１（Ｄ）の工程では
ｐ側電極１７かかる段差表面上に形成することになる
が、前記ｐ側電極１７をＴｉ膜，Ｐｔ膜およびＡｕ膜の
スパッタリングにより順次形成した場合、Ｔｉ膜および
Ｐｔ膜はそれぞれ０．１μｍ程度の厚さしかないので、
図２に示したように、下地形状の段差を反映して凹凸部
分１７ａで電極層が途切れる問題が生じる。かかる電極
の途切れが生じると電流注入が不均一なり、デバイスの
電気的劣化を引き起こす。
ｐ側電極１７かかる段差表面上に形成することになる
が、前記ｐ側電極１７をＴｉ膜，Ｐｔ膜およびＡｕ膜の
スパッタリングにより順次形成した場合、Ｔｉ膜および
Ｐｔ膜はそれぞれ０．１μｍ程度の厚さしかないので、
図２に示したように、下地形状の段差を反映して凹凸部
分１７ａで電極層が途切れる問題が生じる。かかる電極
の途切れが生じると電流注入が不均一なり、デバイスの
電気的劣化を引き起こす。
【００１１】また近年、レーザダイオードと導波路、受
光素子および光機能素子を素子内で集積化した光集積回
路素子が重要な光半導体デバイスとして注目されている
が、かかる光集積回路素子では、メサストライプが＜０
１１＞以外の方向に延在したり、ストライプに分岐点が
存在したりする場合がある。図１（Ｃ）のように＜０１
１＞方向のストライプの埋込成長を行うと、（１１１）
Ｂ面が成長停止面として発達するが、一方で、かかる光
集積回路素子の埋込成長では特定の成長停止面が無いこ
とに起因して、図３（Ａ）〜（Ｃ）に示すように、埋込
層がＳｉＯ2マスク膜上に延在するオーバ−ハングが生
じることがある。ただし図３（Ａ）はかかる光導波路の
斜視図を、図３（Ｂ）は断面図を、さらに図３（Ｃ）は
部分拡大図を示す。
光素子および光機能素子を素子内で集積化した光集積回
路素子が重要な光半導体デバイスとして注目されている
が、かかる光集積回路素子では、メサストライプが＜０
１１＞以外の方向に延在したり、ストライプに分岐点が
存在したりする場合がある。図１（Ｃ）のように＜０１
１＞方向のストライプの埋込成長を行うと、（１１１）
Ｂ面が成長停止面として発達するが、一方で、かかる光
集積回路素子の埋込成長では特定の成長停止面が無いこ
とに起因して、図３（Ａ）〜（Ｃ）に示すように、埋込
層がＳｉＯ2マスク膜上に延在するオーバ−ハングが生
じることがある。ただし図３（Ａ）はかかる光導波路の
斜視図を、図３（Ｂ）は断面図を、さらに図３（Ｃ）は
部分拡大図を示す。
【００１２】図３（Ａ）〜（Ｃ）を参照するに、ＩｎＰ
基板２１上には前記基板２１を露出する開口部を有する
ＳｉＯ2パターン２２が形成されており、さらにかかる
ＳｉＯ2パターン２２をマスクに、前記露出されたＩｎ
Ｐ基板２１の表面上にＩｎＰ埋込層２３が再成長により
形成されている。その際、前記ＩｎＰ埋込層２３は先の
（１１１）Ｂ面のような成長停止面が存在しないため、
図３（Ｃ）の拡大図に示すように前記ＳｉＯ2パターン
２２中の開口部を超えて側方に成長し、その結果オーバ
ーハング部２３Ａが形成される。
基板２１上には前記基板２１を露出する開口部を有する
ＳｉＯ2パターン２２が形成されており、さらにかかる
ＳｉＯ2パターン２２をマスクに、前記露出されたＩｎ
Ｐ基板２１の表面上にＩｎＰ埋込層２３が再成長により
形成されている。その際、前記ＩｎＰ埋込層２３は先の
（１１１）Ｂ面のような成長停止面が存在しないため、
図３（Ｃ）の拡大図に示すように前記ＳｉＯ2パターン
２２中の開口部を超えて側方に成長し、その結果オーバ
ーハング部２３Ａが形成される。
【００１３】図３（Ａ）〜（Ｃ）の構成において、Ｓｉ
Ｏ2マスク２２を除去後に再びＩｎＰ層２４を成長する
と、前記オーバーハング部２３Ａ直下の部分に原料ガス
が到達せず、その結果図４に示すように空洞２３Ｂが生
じてしまうことがある。このような空洞２３ＢはＩｎＰ
層２３と屈折率が極端に異なるので、前記導波路中を導
波される光を散乱し、光損失を生じる。
Ｏ2マスク２２を除去後に再びＩｎＰ層２４を成長する
と、前記オーバーハング部２３Ａ直下の部分に原料ガス
が到達せず、その結果図４に示すように空洞２３Ｂが生
じてしまうことがある。このような空洞２３ＢはＩｎＰ
層２３と屈折率が極端に異なるので、前記導波路中を導
波される光を散乱し、光損失を生じる。
【００１４】図５（Ａ）〜（Ｄ）は、基板３１上におい
てメサストライプ３１Ｍが＜０１１＞方向以外の方向に
延在しているレーザダイオードにおいて、前記メサスト
ライプ３１Ｍの両側にＩｎＰ埋込層３２Ａ，３２Ｂを、
前記メサストライプ３１Ｍ上に形成されたＳｉＯ2膜３
３を選択成長マスクとして成長させる場合の問題点を説
明する図である。
てメサストライプ３１Ｍが＜０１１＞方向以外の方向に
延在しているレーザダイオードにおいて、前記メサスト
ライプ３１Ｍの両側にＩｎＰ埋込層３２Ａ，３２Ｂを、
前記メサストライプ３１Ｍ上に形成されたＳｉＯ2膜３
３を選択成長マスクとして成長させる場合の問題点を説
明する図である。
【００１５】図５（Ａ）の例では前記メサストライプ３
１Ｍは＜０１１＞方向から＜０１０＞方向に１０°オフ
セットした方向に延在しており、図５（Ｂ）の拡大図に
示すように前記ＩｎＰ埋込層３２Ａ，３２Ｂは成長停止
面が存在しないため前記ＳｉＯ2マスク３３上にまでせ
り出し、オーバーハングを形成している。
１Ｍは＜０１１＞方向から＜０１０＞方向に１０°オフ
セットした方向に延在しており、図５（Ｂ）の拡大図に
示すように前記ＩｎＰ埋込層３２Ａ，３２Ｂは成長停止
面が存在しないため前記ＳｉＯ2マスク３３上にまでせ
り出し、オーバーハングを形成している。
【００１６】かかる構造において前記ＳｉＯ2マスク３
３をエッチングにより除去し、さらに図５（Ｃ）に示す
ようにＩｎＰ層３４を前記ＩｎＰ埋込層３２Ａ，３２Ｂ
およびメサストライプ３１Ｍを覆うように堆積した場合
には、図５（Ｄ）に示すように前記ＩｎＰ埋込層３２
Ａ，３２Ｂのオーバーハング直下の領域に気相原料が十
分に供給されず、空洞３２ａ，３２ｂが形成されること
がある。
３をエッチングにより除去し、さらに図５（Ｃ）に示す
ようにＩｎＰ層３４を前記ＩｎＰ埋込層３２Ａ，３２Ｂ
およびメサストライプ３１Ｍを覆うように堆積した場合
には、図５（Ｄ）に示すように前記ＩｎＰ埋込層３２
Ａ，３２Ｂのオーバーハング直下の領域に気相原料が十
分に供給されず、空洞３２ａ，３２ｂが形成されること
がある。
【００１７】そこで本発明は上記の課題を解決した、新
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。
【００１８】本発明のより具体的な課題は、段差形状を
有するＩｎＰ層を、成長後に平坦化することのできる半
導体装置の製造方法を提供することにある。
有するＩｎＰ層を、成長後に平坦化することのできる半
導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、成長開始面上にＩｎＰ層
を、前記ＩｎＰ層が段差形状を有するように成長する工
程と、前記ＩｎＰ層に対して塩酸と酢酸とを含むエッチ
ャントを使ったウェットエッチングを行い、前記ＩｎＰ
層の表面を平坦化する工程とを含むことを特徴とする半
導体装置の製造方法により，または請求項２に記載した
ように、前記成長工程は、前記段差形状が前記成長開始
面の初期段差に対応して生じるように実行されることを
特徴とする請求項１記載の半導体装置の製造方法によ
り、または請求項３に記載したように、前記成長開始面
の初期段差はメサ形状であることを特徴とする請求項２
記載の半導体装置の製造方法により、または請求項４に
記載したように、前記成長開始面の初期段差は、ステッ
プ形状であることを特徴とする請求項２記載の半導体装
置の製造方法により、または請求項５に記載したよう
に、前記成長開始面は平坦面で部分的に選択成長マスク
を有し、前記段差形状は前記選択成長マスクに対応して
形成されることを特徴とする請求項１記載の半導体装置
の製造方法により、または請求項６に記載したように、
前記平坦化工程は、前記ＩｎＰ層が前記平坦化工程の結
果、（１００）面および（０１１）面および（０−１−
１）面のいずれかよりなる平坦化面を有するように実行
されることを特徴とする請求項１〜５のうち、いずれか
一項記載の半導体装置の製造方法により、または請求項
７に記載したように、前記平坦化工程は、前記ＩｎＰ層
が前記平坦化工程の結果、前記平坦化工程前に比べて
（１００）面および（０１１）面および（０−１−１）
面のいずれかにより近づいた面よりなる平坦化面を有す
るように実行されることを特徴とする請求項１〜５のう
ち、いずれか一項記載の半導体装置の製造方法により、
または請求項８に記載したように、前記成長工程は、前
記成長開始面の最も高い位置よりも低いＩｎＰ層表面を
有するように実行され、前記平坦化工程は、前記ＩｎＰ
層が前記平坦化工程の後、前記基板表面から測って前記
ＩｎＰ層の最も低い位置に対応した高さの平坦化面を有
するように実行されることを特徴とする請求項１〜７の
うち、いずれか一項記載の半導体装置の製造方法によ
り、または請求項９に記載したように、前記成長工程
は、前記成長開始面の最も高い位置と同等か、それ以上
高いＩｎＰ層表面を有するように実行され、前記平坦化
工程は、前記ＩｎＰ層が前記平坦化工程の後、前記基板
表面から測って前記成長開始面の最も高い位置に対応し
た高さ以上の平坦化面を有するように実行されることを
特徴とする請求項１〜７のうち、いずれか一項記載の半
導体装置の製造方法により、または請求項１０に記載し
たように、前記成長開始面は、前記初期段差の一部に選
択成長マスクを有し、前記ＩｎＰ層を成長する工程は、
前記ＩｎＰ層の段差形状が、選択成長マスクの縁に対応
して形成されるように実行されることを特徴とする請求
項２記載の半導体装置の製造方法により、または請求項
１１に記載したように、前記ＩｎＰ層を成長する工程
は、前記ＩｎＰ層の段差形状が、前記成長開始面上にお
いて前記初期段差の側面に沿ってスロープ領域を形成す
るように実行されることを特徴とする請求項２記載の半
導体装置の製造方法により、または請求項１２に記載し
たように、前記ＩｎＰ層を成長する工程は、前記ＩｎＰ
層の段差形状が、前記ＩｎＰ層が前記成長開始面上にお
いて前記初期段差を覆い形成されるように実行されるこ
とを特徴とする請求項２記載の半導体装置の製造方法に
より、または請求項１３に記載したように、前記エッチ
ャントは塩酸と酢酸とを、塩酸に比べて酢酸が２０倍以
下の濃度になるように含むことを特徴とする請求項１〜
１２のうち、いずれか一項記載の半導体装置の製造方法
により、または請求項１４に記載したように、前記エッ
チャントは、さらに水または過酸化水素水の少なくとも
ーつからなる追加剤を含むことを特徴とする請求項１〜
１３のうち、いずれか一項記載の半導体装置の製造方法
により、または請求項１５に記載したように、前記追加
剤は、前記エッチャント中に過酸化水素水を、塩酸と酢
酸に対して塩酸の３０％以下の濃度で追加することを特
徴とする請求項１４記載の半導体装置の製造方法によ
り、または請求項１６に記載したように、前記追加剤
は、水よりなることを特徴とする請求項１４記載の半導
体装置の製造方法により、または請求項１７に記載した
ように、前記追加剤は、水と過酸化水素水よりなること
を特徴とする請求項１４記載の半導体装置の製造方法に
より、または請求項１８に記載したように、選択エッチ
ングマスクを担持し、前記選択エッチングマスクよりも
低い表面領域を有し、表面に段差部を有するＩｎＰ層に
対して、塩酸と酢酸を含むエッチャントによるエッチン
グを行い、前記選択エッチングマスク下の領域を除き、
前記ＩｎＰ層の表面を平坦化することを特徴とする半導
体装置の製造方法により、または請求項１９に記載した
ように、前記ＩｎＰ層の段差形状は、成長開始面上の初
期段差部に対応して形成されることを特徴とする請求項
１８記載の半導体装置の製造方法により、または請求項
２０に記載したように、前記選択エッチングマスクは前
記初期段差部の上部に設けられることを特徴とする請求
項１９記載の半導体装置の製造方法により、または請求
項２１に記載したように、前記選択エッチングマスクは
前記ＩｎＰ層上の段差部表面に設けられたものであるこ
とを特徴とする請求項１８記載の半導体装置の製造方法
により、または請求項２２に記載したように、前記選択
エッチングマスクは、絶縁材料およびＩｎＰを除く化合
物半導体よりなる群から選ばれることを特徴とする請求
項１８〜２１記載の半導体装置の製造方法により、また
は請求項２３に記載したように、前記選択エッチングマ
スクは、酸化シリコン，窒化シリコン，ＩｎＧａＡｓ，
ＩｎＧａＡｓＰ，ＡｌＧａＩｎＰ，ＡｌＧａＡｓ，Ｇａ
ＩｎＮＡｓのいずれかよりなることを特徴とする請求項
２２記載の半導体装置の製造方法により、または請求項
２４に記載したように、前記エッチャントは塩酸と酢酸
とを、塩酸に対して酢酸が２０倍以下の濃度になるよう
に含むことを特徴とする請求項１８〜２３のうち、いず
れか一項記載の半導体装置の製造方法により、または請
求項２５に記載したように、前記エッチャントは、さら
に水および過酸化水素水の少なくともーつからなる追加
剤を含むことを特徴とする請求項１８〜２４のうち、い
ずれか一項記載の半導体装置の製造方法により、または
請求項２６に記載したように前記追加剤は、塩酸と酢酸
に対して過酸化水素水を、塩酸の３０％以下の濃度で添
加されることを特徴とする請求項２５記載の半導体装置
の製造方法により、または請求項２７に記載したよう
に、前記追加剤は、水よりなることを特徴とする請求項
２５記載の半導体装置の製造方法により、または請求項
２８に記載したように、ｎ型のＩｎＰ基板上に、ｎ型Ｉ
ｎＰの第１の半導体層と、ＩｎＰよりもバンドギャップ
の小さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の
半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいず
れかよりなる第４の半導体層とを順次積層することによ
り、前記第１〜第４の半導体層を含む積層半導体構造を
形成する工程と、前記積層半導体構造上に対してエッチ
ングを行うことにより、少なくとも前記第２〜第４の半
導体層を含む部分にメサストライプを形成する工程と、
前記メサストライプを形成されたＩｎＰ基板上にＩｎＰ
よりなる第５の半導体層を、前記基板表面から測った位
置がその最も低い表面部分でも前記第４の半導体層より
も高くなるように積層する工程と、前記第５の半導体層
の表面をエッチングする工程とよりなる半導体装置の製
造方法において前記第５の半導体層の表面をエッチング
する工程は、塩酸と酢酸とを含むエッチャントを使って
実行されることを特徴とする半導体装置の製造方法によ
り、または請求項２９に記載したように、ｎ型のＩｎＰ
基板上に、ｎ型ＩｎＰよりなる第１の半導体層と、Ｉｎ
Ｐよりもバンドギャップエネルギーの小さい第２の半導
体層と、ｐ型ＩｎＰよりなる第３の半導体層と、ＩｎＧ
ａＡｓおよびＩｎＧａＡｓＰのいずれかよりなる第４の
半導体層とを順次積層し、積層半導体構造を形成する工
程と、前記積層半導体構造に対してエッチングを行うこ
とにより、少なくとも前記第２〜第４の半導体層を含む
メサストライプを形成する工程と、メサストライプを形
成されたＩｎＰ基板上に、前記メサストライプを覆うよ
うに、ＩｎＰよりなる第５半導体層を、前記基板表面か
ら測った高さがその最も低い表面部分でも第４の半導体
層よりも高くなるように積層する工程と、前記第５の半
導体層の表面をエッチングする工程とよりなる半導体装
置の製造方法において前記第５の半導体層をエッチング
する工程は、塩酸と酢酸とを含むエッチャントを使って
実行されることを特徴とする半導体装置の製造方法によ
り、または請求項３０に記載したように、ｎ型ＩｎＰ基
板上に、ｎ型ＩｎＰよりなる第１の半導体層と、ＩｎＰ
よりもバンドギャップの小さい第２の半導体層と、ｐ型
ＩｎＰよりなる第３の半導体層とを順次積層し、積層半
導体構造を形成する工程と、前記積層半導体構造上に保
護パターンを形成し、前記保護パターンをマスクに前記
積層半導体構造に対してエッチングを行い、少なくとも
前記第２および第３の半導体層を含むメサストライブを
形成する工程と、前記メサストライプを形成された基板
上に、ｐ型ＩｎＰよりなる第４の半導体層を、前記基板
表面から測った高さがその最も低い部分で前記第２の半
導体層よりも高く、前記第３の半導体層の上面よりは低
くなるように積層する工程と、前記第４の半導体層をエ
ッチングする工程と、前記第４の半導体層上にｎ型Ｉｎ
Ｐよりなる第５の半導体層を積層する工程と、前記メサ
ストライプの形成工程でマスクとして使われた前記保護
パターンをエッチングにより除去する工程と、前記第３
の半導体層および第５の半導体層上に、ｐ型ＩｎＰより
なる第６の半導体層とＩｎＧａＡｓおよびＩｎＧａＡｓ
Ｐのいずれかよりなる第７の半導体層とを順次積層する
工程とよりなる半導体装置の製造方法において前記第４
の半導体層の表面をエッチングする工程は、塩酸と酢酸
とを含むエッチャントを使って実行されることを特徴と
する半導体装置の製造方法により、または請求項３１に
記載したように、ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりバンドギャップの小
さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の半導
体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいずれか
よりなる第４の半導体層とを順次積層し、積層半導体構
造を形成する工程と、前記積層半導体構造上に保護パタ
ーンを形成し、前記保護パターンをマスクとしたエッチ
ングにより少なくとも前記第２〜第４の半導体層を含む
メサストライプを形成する工程と、前記保護パターンを
エッチングにより除去する工程と、前記メサストライプ
を形成された基板上に、前記メサストライプを含むよう
に、ｐ型ＩｎＰよりなる第５の半導体層を、前記基板表
面から測った高さがその最も低い部分で前記第２の半導
体層より高く、前記第４の半導体層よりも低く積層する
工程と、前記第５の半導体層の表面をエッチングする工
程と、ｎ型ＩｎＰよりなる第６の半導体層を、前記基板
表面から測った高さがその最も低い部分で前記第４の半
導体層の高さよりも低くなるように積層する工程と、前
記第６の半導体層の表面をエッチングする工程と、前記
第６の半導体層上にｐ型ＩｎＰよりなる第７の半導体層
を、前記基板表面から測った高さがその最も低い部分で
前記第４の半導体層の高さよりも高くなるように積層す
る工程と、前記第７の半導体層の表面をエッチングする
工程とよりなる半導体装置の製造方法において前記第
５，第６および第７の半導体層の表面をエッチングする
工程は、塩酸と酢酸とを含むエッチャントを使って実行
されることを特徴とする半導体装置の製造方法により、
または請求項３２に記載したように、ｎ型ＩｎＰ基板上
に、ｎ型ＩｎＰよりなる第１の半導体層と、ＩｎＰより
バンドギャップエネルギーの小さい第２の半導体層と、
ｐ型ＩｎＰよりなる第３の半導体層と、ＩｎＧａＡｓお
よびＩｎＧａＡｓＰのいずれかよりなる第４の半導体層
とを順次積層し、半導体積層構造を形成する工程と、前
記半導体積層構造上に保護パターンを形成し、前記保護
パターンをマスクに前記半導体積層構造をエッチングす
ることにより、少なくとも前記第２〜第４の半導体層を
含むメサストライプを形成する工程と、前記保護パター
ンをエッチングにより除去する工程と、前記メサストラ
イプを形成された基板上に、前記メサストライプを含む
ように、ｐ型ＩｎＰよりなる第５の半導体層を、前記基
板表面から測った高さがその最も低い部分でも前記第２
の半導体層よりも高く、前記第４の半導体層よりは低く
なるように積層する工程と、前記第５の半導体層の表面
をエッチングする工程と、前記第５の半導体層上にｎ型
ＩｎＰよりなる第６の半導体層とｐ型ＩｎＰよりなる第
７の半導体層とを順次積層する工程と、前記第７の半導
体表面をエッチングする工程と、第４の半導体をエッチ
ングにより除去する工程と、ｐ型ＩｎＰよりなる第８の
半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいず
れかよりなる第９の半導体層とを順次積層する工程を含
む羊導体装置の製造方法において、前記第５の半導体層
をエッチングする工程と前記第７の半導体をエッチング
する工程とは、塩酸と酢酸とを含むエッチャントを使っ
て実行されることを特徴とする半導体装置の製造方法に
より、または請求項３３に記載したように、ｎ型ＩｎＰ
基坂上に、ｎ型ＩｎＰよりなる第１の半導体層と、Ｉｎ
Ｐよりもバンドギャップの小さい第２の半導体層と、ｐ
型ＩｎＰよりなる第３の半導体層と、ＩｎＧａＡｓおよ
びＩｎＧａＡｓＰのいずれかよりなる第４の半導体層と
を順次積層し、積層半導体構造を形成する工程と、前記
積層半導体構造をエッチングすることにより、少なくと
も前記第２〜第４の半導体層を含むメサストライプを形
成する工程と、前記メサストライプを形成された基板上
に、前記メサストライプを含むようにｐ型ＩｎＰよりな
る第５の半導体層を、前記メサストライプと接する部分
で前記第２の半導体層より高く、前記第４の半導体層よ
りも低く積層する工程と、前記第５の半導体層上にｐ型
ＩｎＰよりなる第６の半導体層を積層する工程と、前記
第６の半導体層の表面をエッチングする工程とよりなる
半導体装置の製造方法において、前記第６の半導体層の
表面をエッチングする工程は、塩酸と酢酸とを含むエッ
チャントを使って実行されることを特徴とする半導体装
置の製造方法により、または請求項３４に記載したよう
に、ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰよりなる第１の半
導体層と、ＩｎＰよりバンドギャップの小さい第２の半
導体層と、ｐ型ＩｎＰよりなる第３の半導体層と、Ｉｎ
ＧａＡｓおよびＩｎＧａＡｓＰのいずれかよりなる第４
の半導体層とを順次積層し、積層半導体構造を形成する
工程と、前記積層半導体構造上に保護パターンを形成
し、前記保護パターンをマスクに前記積層半導体構造を
エッチングすることにより、前記第３半導体層および第
４の半導体層を含むメサストライブを形成する工程と、
前記保護層をエッチングにより除去する工程と、前記メ
サストライプを形成された基板上に、ｎ型ＩｎＰよりな
る第５の半導体層を、前記基板表面から測った高さがそ
の最も低い部分で第４半導体層よりも低くなるように積
層する工程と、前記第５の半導体層の表面をエッチング
する工程と、前記第５の半導体層上にｐ型ＩｎＰ層の第
６半導体層を、前記基板表面から測った高さがその最も
低い部分でも前記第４の半導体層よりも高くなるように
積層する工程と、前記第６の半導体層の表面をエッチン
グする工程とよりなる半導体装置の製造方法において前
記第５および第６の半導体層をエッチングする工程は、
塩酸と酢酸とを含むエッチャントを使って実行されるこ
とを特徴とする半導体装置の製造方法により、または請
求項３５に記載したように、ｎ型ＩｎＰ基板上に、ｎ型
ＩｎＰよりなる第１の半導体層と、ＩｎＰよりバンドギ
ャップの小さい第２の半導体層と、ｐ型ＩｎＰよりなる
第３の半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰ
のいずれかよりなる第４の半導体層とを順次積層して積
層半導体構造を形成する工程と、前記積層半導体構造を
エッチングすることにより、前記第３の半導体層と第４
の半導体層とを含むメサストライプを形成する工程と、
前記メサストライプを形成された基板上に、ｎ型ＩｎＰ
よりなる第５の半導体層を、前記基板表面から測った高
さがその最も高い部分でも前記第４の半導体層よりも低
くなるように積層する工程と、前記第５の半導体の表面
をエッチングする工程と、前記第５の半導体層上にｐ型
ＩｎＰよりなる第６の半導体層を、前記基板表面から測
った高さがその最も低い部分でも前記第４の半導体層よ
りも高くなるように積層する工程と、前記第６半導体表
面をエッチングする工程とよりなる半導体装置の製造方
法において前記第５および第６の半導体の表面をエッチ
ングする工程は、塩酸と酢酸を含むエッチャントを使っ
て実行されることを特徴とする半導体装置の製造方法に
より、または請求項３６に記載したように、ＩｎＰ基板
上に、ｎ型ＩｎＰよりなる第１の半導体層と、これより
屈折率の大きい第２の半導体層と、ｐ型ＩｎＰよりなる
第３の半導体層とをこの順序で積層し、積層半導体構造
を形成する工程と、前記積層半導体構造上に保護パター
ンを形成し、前記保護パターンをマスクとした前記積層
半導体構造のエッチングにより、少なくとも前記第２お
よび第３の半導体層を含むメサパターンを形成する工程
と、前記メサパターンを形成された前記ＩｎＰ基板上
に、ＩｎＰよりなる第４の半導体層を、前記メサパター
ンが前記保護パターンを担持した状態で積層する工程
と、前記第４の半導体層の表面を、前記メサパターンが
前記保護パターンを担持した状態でエッチングする工程
と、前記保護パターンを除去する工程と、ＩｎＰよりな
る第５の半導体層を積層する工程とよりなる光導波路の
製造方法において前記第４の半導体層の表面をエッチン
グする工程は、塩酸と酢酸を含むエッチャントにより実
行されることを特徴とする光導波路の製造方法により、
または請求項３７に記載したように、ＩｎＰ基板上に、
ＩｎＰよりなる第１の半導体層と、ＩｎＰよりバンドギ
ャップの小さい第２の半導体層と、ＩｎＰよりなる第３
の半導体層と、ＩｎＧａＡｓまたはＩｎＧａＡｓＰのい
ずれかよりなる第４の半導体層とを順次積層し、積層半
導体構造を形成する工程と、前記積層半導体構造をエッ
チングすることにより、少なくとも前記第２〜第４の半
導体層を含むメサパターンを形成する工程と、前記メサ
パターンを形成された基板上に、ＩｎＰよりなる第５の
半導体層を、前記メサパターンを覆うように積層する工
程と、前記第５の半導体層の表面をエッチングする工程
とよりなる光導波路の製造方法において前記第５の半導
体層の表面エッチングする工程は、塩酸と酢酸を含むエ
ンチャントにより実行されることを特徴とする光導波路
の製造方法により、または請求項３８に記載したよう
に、ＩｎＰ基板上に選択成長マスクを形成する工程と、
前記選択成長マスクを形成されたＩｎＰ基板上に、気相
堆積工程により、ＩｎＰよりなる第１の半導体層と、Ｉ
ｎＰより屈折率の大きい第２の半導体層と、ＩｎＰより
なる第３の半導体層とを順次積層して積層半導体パター
ンを形成する工程と、前記第の３半導体層の表面をエッ
チングする工程とよりなる半導体装置の製造方法におい
て第３の半導体層の表面をエッチングする工程は、塩酸
と酢酸を含むエッチャントにより実行されることを特徴
とする半導体装置の製造方法により、または請求項３９
に記載したように、ＩｎＰ基板上に選択成長マスクを形
成する工程と、前記ＩｎＰ基板表面のうち、前記選択成
長マスクで被覆しない領域をエッチングし、溝を形成す
る工程と、前記基板上に、前記選択成長マスクを形成し
た状態で、ＩｎＰよりなる第１の半導体層と、ＩｎＰよ
りバンドギャップの小さい第２の半導体層と、ＩｎＰよ
りなる第３の半導体層を順次積層して積層半導体構造を
形成する工程と、前記選択成長マスクを除去する工程
と、前記第３の半導体層の表面をエッチングする工程と
よりなる半導体装置の製造方法において第３半導体の表
面をエッチングする工程は、塩酸と酢酸を含むエッチャ
ントを使って実行されることを特徴とする半導体装置の
製造方法により、または請求項４０に記載したように、
ＩｎＰ基板上に、ＩｎＰよりなる第１の半導体層と、Ｉ
ｎＰよりバンドギャップの小さい第２の半導体層と、Ｉ
ｎＰよりなる第３の半導体層とを順次積層して第１の積
層半導体構造を形成する工程と、前記第１の積層半導体
構造上に第１の保護パターンを形成し、前記第１の保護
パターンをマスクに前記第１の積層半導体構造をエッチ
ングすることにより、少なくとも前記第２および第３の
半導体層を含む第１のメサストライプを形成する工程
と、前記第１のメサストライプを形成された基板上にＩ
ｎＰよりなる第４の半導体層を、前記第１のメサストラ
イプ上に前記第１の保護パターンを残した状態で積層す
る工程と、前記第４の半導体層の表面をエッチングする
工程と、前記第１の保護パターンを除去する工程と、前
記第４の半導体層上に、ＩｎＰよりなる第５の半導体層
と、ＩｎＰよりバンドギャップの小さい第６の半導体層
と、ＩｎＰよりなる第７の半導体層とを順次積層し、第
２の積層半導体構造を形成する工程と、前記第２の積層
半導体構造上に第２の保護パターンを形成し、前記積層
半導体構造を前記第１の保護パターンをマスクにエッチ
ングすることにより、少なくとも前記第６の半導体層お
よび第７の半導体層を含む第２のメサストライプを形成
する工程と、前記第２のメサストライプが形成された基
板上にＩｎＰよりなる第８の半導体層を、前記第２のメ
サストライプ上に前記第２の保護パターンを残した状態
で積層する工程と、前記第８半導体表面をエッチングす
る工程と、前記第２の保護層をエッチングにより除去す
る工程とをよりなる多層光導波路の製造方法において前
記第４および第８の半導体の表面をエッチングする工程
は、塩酸と酢酸を含むエッチャントを使って実行される
ことを特徴とする多層光導波路の製造方法により、解決
する。 ［作用］本発明はＩｎＰ結晶成長で表面に生じる段差形
状を、ウエットエッチングにより平坦化することで上記
問題を解決する。本発明は、特にエッチャントとして塩
酸と酢酸を含む混合液を使用する。
請求項１に記載したように、成長開始面上にＩｎＰ層
を、前記ＩｎＰ層が段差形状を有するように成長する工
程と、前記ＩｎＰ層に対して塩酸と酢酸とを含むエッチ
ャントを使ったウェットエッチングを行い、前記ＩｎＰ
層の表面を平坦化する工程とを含むことを特徴とする半
導体装置の製造方法により，または請求項２に記載した
ように、前記成長工程は、前記段差形状が前記成長開始
面の初期段差に対応して生じるように実行されることを
特徴とする請求項１記載の半導体装置の製造方法によ
り、または請求項３に記載したように、前記成長開始面
の初期段差はメサ形状であることを特徴とする請求項２
記載の半導体装置の製造方法により、または請求項４に
記載したように、前記成長開始面の初期段差は、ステッ
プ形状であることを特徴とする請求項２記載の半導体装
置の製造方法により、または請求項５に記載したよう
に、前記成長開始面は平坦面で部分的に選択成長マスク
を有し、前記段差形状は前記選択成長マスクに対応して
形成されることを特徴とする請求項１記載の半導体装置
の製造方法により、または請求項６に記載したように、
前記平坦化工程は、前記ＩｎＰ層が前記平坦化工程の結
果、（１００）面および（０１１）面および（０−１−
１）面のいずれかよりなる平坦化面を有するように実行
されることを特徴とする請求項１〜５のうち、いずれか
一項記載の半導体装置の製造方法により、または請求項
７に記載したように、前記平坦化工程は、前記ＩｎＰ層
が前記平坦化工程の結果、前記平坦化工程前に比べて
（１００）面および（０１１）面および（０−１−１）
面のいずれかにより近づいた面よりなる平坦化面を有す
るように実行されることを特徴とする請求項１〜５のう
ち、いずれか一項記載の半導体装置の製造方法により、
または請求項８に記載したように、前記成長工程は、前
記成長開始面の最も高い位置よりも低いＩｎＰ層表面を
有するように実行され、前記平坦化工程は、前記ＩｎＰ
層が前記平坦化工程の後、前記基板表面から測って前記
ＩｎＰ層の最も低い位置に対応した高さの平坦化面を有
するように実行されることを特徴とする請求項１〜７の
うち、いずれか一項記載の半導体装置の製造方法によ
り、または請求項９に記載したように、前記成長工程
は、前記成長開始面の最も高い位置と同等か、それ以上
高いＩｎＰ層表面を有するように実行され、前記平坦化
工程は、前記ＩｎＰ層が前記平坦化工程の後、前記基板
表面から測って前記成長開始面の最も高い位置に対応し
た高さ以上の平坦化面を有するように実行されることを
特徴とする請求項１〜７のうち、いずれか一項記載の半
導体装置の製造方法により、または請求項１０に記載し
たように、前記成長開始面は、前記初期段差の一部に選
択成長マスクを有し、前記ＩｎＰ層を成長する工程は、
前記ＩｎＰ層の段差形状が、選択成長マスクの縁に対応
して形成されるように実行されることを特徴とする請求
項２記載の半導体装置の製造方法により、または請求項
１１に記載したように、前記ＩｎＰ層を成長する工程
は、前記ＩｎＰ層の段差形状が、前記成長開始面上にお
いて前記初期段差の側面に沿ってスロープ領域を形成す
るように実行されることを特徴とする請求項２記載の半
導体装置の製造方法により、または請求項１２に記載し
たように、前記ＩｎＰ層を成長する工程は、前記ＩｎＰ
層の段差形状が、前記ＩｎＰ層が前記成長開始面上にお
いて前記初期段差を覆い形成されるように実行されるこ
とを特徴とする請求項２記載の半導体装置の製造方法に
より、または請求項１３に記載したように、前記エッチ
ャントは塩酸と酢酸とを、塩酸に比べて酢酸が２０倍以
下の濃度になるように含むことを特徴とする請求項１〜
１２のうち、いずれか一項記載の半導体装置の製造方法
により、または請求項１４に記載したように、前記エッ
チャントは、さらに水または過酸化水素水の少なくとも
ーつからなる追加剤を含むことを特徴とする請求項１〜
１３のうち、いずれか一項記載の半導体装置の製造方法
により、または請求項１５に記載したように、前記追加
剤は、前記エッチャント中に過酸化水素水を、塩酸と酢
酸に対して塩酸の３０％以下の濃度で追加することを特
徴とする請求項１４記載の半導体装置の製造方法によ
り、または請求項１６に記載したように、前記追加剤
は、水よりなることを特徴とする請求項１４記載の半導
体装置の製造方法により、または請求項１７に記載した
ように、前記追加剤は、水と過酸化水素水よりなること
を特徴とする請求項１４記載の半導体装置の製造方法に
より、または請求項１８に記載したように、選択エッチ
ングマスクを担持し、前記選択エッチングマスクよりも
低い表面領域を有し、表面に段差部を有するＩｎＰ層に
対して、塩酸と酢酸を含むエッチャントによるエッチン
グを行い、前記選択エッチングマスク下の領域を除き、
前記ＩｎＰ層の表面を平坦化することを特徴とする半導
体装置の製造方法により、または請求項１９に記載した
ように、前記ＩｎＰ層の段差形状は、成長開始面上の初
期段差部に対応して形成されることを特徴とする請求項
１８記載の半導体装置の製造方法により、または請求項
２０に記載したように、前記選択エッチングマスクは前
記初期段差部の上部に設けられることを特徴とする請求
項１９記載の半導体装置の製造方法により、または請求
項２１に記載したように、前記選択エッチングマスクは
前記ＩｎＰ層上の段差部表面に設けられたものであるこ
とを特徴とする請求項１８記載の半導体装置の製造方法
により、または請求項２２に記載したように、前記選択
エッチングマスクは、絶縁材料およびＩｎＰを除く化合
物半導体よりなる群から選ばれることを特徴とする請求
項１８〜２１記載の半導体装置の製造方法により、また
は請求項２３に記載したように、前記選択エッチングマ
スクは、酸化シリコン，窒化シリコン，ＩｎＧａＡｓ，
ＩｎＧａＡｓＰ，ＡｌＧａＩｎＰ，ＡｌＧａＡｓ，Ｇａ
ＩｎＮＡｓのいずれかよりなることを特徴とする請求項
２２記載の半導体装置の製造方法により、または請求項
２４に記載したように、前記エッチャントは塩酸と酢酸
とを、塩酸に対して酢酸が２０倍以下の濃度になるよう
に含むことを特徴とする請求項１８〜２３のうち、いず
れか一項記載の半導体装置の製造方法により、または請
求項２５に記載したように、前記エッチャントは、さら
に水および過酸化水素水の少なくともーつからなる追加
剤を含むことを特徴とする請求項１８〜２４のうち、い
ずれか一項記載の半導体装置の製造方法により、または
請求項２６に記載したように前記追加剤は、塩酸と酢酸
に対して過酸化水素水を、塩酸の３０％以下の濃度で添
加されることを特徴とする請求項２５記載の半導体装置
の製造方法により、または請求項２７に記載したよう
に、前記追加剤は、水よりなることを特徴とする請求項
２５記載の半導体装置の製造方法により、または請求項
２８に記載したように、ｎ型のＩｎＰ基板上に、ｎ型Ｉ
ｎＰの第１の半導体層と、ＩｎＰよりもバンドギャップ
の小さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の
半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいず
れかよりなる第４の半導体層とを順次積層することによ
り、前記第１〜第４の半導体層を含む積層半導体構造を
形成する工程と、前記積層半導体構造上に対してエッチ
ングを行うことにより、少なくとも前記第２〜第４の半
導体層を含む部分にメサストライプを形成する工程と、
前記メサストライプを形成されたＩｎＰ基板上にＩｎＰ
よりなる第５の半導体層を、前記基板表面から測った位
置がその最も低い表面部分でも前記第４の半導体層より
も高くなるように積層する工程と、前記第５の半導体層
の表面をエッチングする工程とよりなる半導体装置の製
造方法において前記第５の半導体層の表面をエッチング
する工程は、塩酸と酢酸とを含むエッチャントを使って
実行されることを特徴とする半導体装置の製造方法によ
り、または請求項２９に記載したように、ｎ型のＩｎＰ
基板上に、ｎ型ＩｎＰよりなる第１の半導体層と、Ｉｎ
Ｐよりもバンドギャップエネルギーの小さい第２の半導
体層と、ｐ型ＩｎＰよりなる第３の半導体層と、ＩｎＧ
ａＡｓおよびＩｎＧａＡｓＰのいずれかよりなる第４の
半導体層とを順次積層し、積層半導体構造を形成する工
程と、前記積層半導体構造に対してエッチングを行うこ
とにより、少なくとも前記第２〜第４の半導体層を含む
メサストライプを形成する工程と、メサストライプを形
成されたＩｎＰ基板上に、前記メサストライプを覆うよ
うに、ＩｎＰよりなる第５半導体層を、前記基板表面か
ら測った高さがその最も低い表面部分でも第４の半導体
層よりも高くなるように積層する工程と、前記第５の半
導体層の表面をエッチングする工程とよりなる半導体装
置の製造方法において前記第５の半導体層をエッチング
する工程は、塩酸と酢酸とを含むエッチャントを使って
実行されることを特徴とする半導体装置の製造方法によ
り、または請求項３０に記載したように、ｎ型ＩｎＰ基
板上に、ｎ型ＩｎＰよりなる第１の半導体層と、ＩｎＰ
よりもバンドギャップの小さい第２の半導体層と、ｐ型
ＩｎＰよりなる第３の半導体層とを順次積層し、積層半
導体構造を形成する工程と、前記積層半導体構造上に保
護パターンを形成し、前記保護パターンをマスクに前記
積層半導体構造に対してエッチングを行い、少なくとも
前記第２および第３の半導体層を含むメサストライブを
形成する工程と、前記メサストライプを形成された基板
上に、ｐ型ＩｎＰよりなる第４の半導体層を、前記基板
表面から測った高さがその最も低い部分で前記第２の半
導体層よりも高く、前記第３の半導体層の上面よりは低
くなるように積層する工程と、前記第４の半導体層をエ
ッチングする工程と、前記第４の半導体層上にｎ型Ｉｎ
Ｐよりなる第５の半導体層を積層する工程と、前記メサ
ストライプの形成工程でマスクとして使われた前記保護
パターンをエッチングにより除去する工程と、前記第３
の半導体層および第５の半導体層上に、ｐ型ＩｎＰより
なる第６の半導体層とＩｎＧａＡｓおよびＩｎＧａＡｓ
Ｐのいずれかよりなる第７の半導体層とを順次積層する
工程とよりなる半導体装置の製造方法において前記第４
の半導体層の表面をエッチングする工程は、塩酸と酢酸
とを含むエッチャントを使って実行されることを特徴と
する半導体装置の製造方法により、または請求項３１に
記載したように、ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりバンドギャップの小
さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の半導
体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいずれか
よりなる第４の半導体層とを順次積層し、積層半導体構
造を形成する工程と、前記積層半導体構造上に保護パタ
ーンを形成し、前記保護パターンをマスクとしたエッチ
ングにより少なくとも前記第２〜第４の半導体層を含む
メサストライプを形成する工程と、前記保護パターンを
エッチングにより除去する工程と、前記メサストライプ
を形成された基板上に、前記メサストライプを含むよう
に、ｐ型ＩｎＰよりなる第５の半導体層を、前記基板表
面から測った高さがその最も低い部分で前記第２の半導
体層より高く、前記第４の半導体層よりも低く積層する
工程と、前記第５の半導体層の表面をエッチングする工
程と、ｎ型ＩｎＰよりなる第６の半導体層を、前記基板
表面から測った高さがその最も低い部分で前記第４の半
導体層の高さよりも低くなるように積層する工程と、前
記第６の半導体層の表面をエッチングする工程と、前記
第６の半導体層上にｐ型ＩｎＰよりなる第７の半導体層
を、前記基板表面から測った高さがその最も低い部分で
前記第４の半導体層の高さよりも高くなるように積層す
る工程と、前記第７の半導体層の表面をエッチングする
工程とよりなる半導体装置の製造方法において前記第
５，第６および第７の半導体層の表面をエッチングする
工程は、塩酸と酢酸とを含むエッチャントを使って実行
されることを特徴とする半導体装置の製造方法により、
または請求項３２に記載したように、ｎ型ＩｎＰ基板上
に、ｎ型ＩｎＰよりなる第１の半導体層と、ＩｎＰより
バンドギャップエネルギーの小さい第２の半導体層と、
ｐ型ＩｎＰよりなる第３の半導体層と、ＩｎＧａＡｓお
よびＩｎＧａＡｓＰのいずれかよりなる第４の半導体層
とを順次積層し、半導体積層構造を形成する工程と、前
記半導体積層構造上に保護パターンを形成し、前記保護
パターンをマスクに前記半導体積層構造をエッチングす
ることにより、少なくとも前記第２〜第４の半導体層を
含むメサストライプを形成する工程と、前記保護パター
ンをエッチングにより除去する工程と、前記メサストラ
イプを形成された基板上に、前記メサストライプを含む
ように、ｐ型ＩｎＰよりなる第５の半導体層を、前記基
板表面から測った高さがその最も低い部分でも前記第２
の半導体層よりも高く、前記第４の半導体層よりは低く
なるように積層する工程と、前記第５の半導体層の表面
をエッチングする工程と、前記第５の半導体層上にｎ型
ＩｎＰよりなる第６の半導体層とｐ型ＩｎＰよりなる第
７の半導体層とを順次積層する工程と、前記第７の半導
体表面をエッチングする工程と、第４の半導体をエッチ
ングにより除去する工程と、ｐ型ＩｎＰよりなる第８の
半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいず
れかよりなる第９の半導体層とを順次積層する工程を含
む羊導体装置の製造方法において、前記第５の半導体層
をエッチングする工程と前記第７の半導体をエッチング
する工程とは、塩酸と酢酸とを含むエッチャントを使っ
て実行されることを特徴とする半導体装置の製造方法に
より、または請求項３３に記載したように、ｎ型ＩｎＰ
基坂上に、ｎ型ＩｎＰよりなる第１の半導体層と、Ｉｎ
Ｐよりもバンドギャップの小さい第２の半導体層と、ｐ
型ＩｎＰよりなる第３の半導体層と、ＩｎＧａＡｓおよ
びＩｎＧａＡｓＰのいずれかよりなる第４の半導体層と
を順次積層し、積層半導体構造を形成する工程と、前記
積層半導体構造をエッチングすることにより、少なくと
も前記第２〜第４の半導体層を含むメサストライプを形
成する工程と、前記メサストライプを形成された基板上
に、前記メサストライプを含むようにｐ型ＩｎＰよりな
る第５の半導体層を、前記メサストライプと接する部分
で前記第２の半導体層より高く、前記第４の半導体層よ
りも低く積層する工程と、前記第５の半導体層上にｐ型
ＩｎＰよりなる第６の半導体層を積層する工程と、前記
第６の半導体層の表面をエッチングする工程とよりなる
半導体装置の製造方法において、前記第６の半導体層の
表面をエッチングする工程は、塩酸と酢酸とを含むエッ
チャントを使って実行されることを特徴とする半導体装
置の製造方法により、または請求項３４に記載したよう
に、ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰよりなる第１の半
導体層と、ＩｎＰよりバンドギャップの小さい第２の半
導体層と、ｐ型ＩｎＰよりなる第３の半導体層と、Ｉｎ
ＧａＡｓおよびＩｎＧａＡｓＰのいずれかよりなる第４
の半導体層とを順次積層し、積層半導体構造を形成する
工程と、前記積層半導体構造上に保護パターンを形成
し、前記保護パターンをマスクに前記積層半導体構造を
エッチングすることにより、前記第３半導体層および第
４の半導体層を含むメサストライブを形成する工程と、
前記保護層をエッチングにより除去する工程と、前記メ
サストライプを形成された基板上に、ｎ型ＩｎＰよりな
る第５の半導体層を、前記基板表面から測った高さがそ
の最も低い部分で第４半導体層よりも低くなるように積
層する工程と、前記第５の半導体層の表面をエッチング
する工程と、前記第５の半導体層上にｐ型ＩｎＰ層の第
６半導体層を、前記基板表面から測った高さがその最も
低い部分でも前記第４の半導体層よりも高くなるように
積層する工程と、前記第６の半導体層の表面をエッチン
グする工程とよりなる半導体装置の製造方法において前
記第５および第６の半導体層をエッチングする工程は、
塩酸と酢酸とを含むエッチャントを使って実行されるこ
とを特徴とする半導体装置の製造方法により、または請
求項３５に記載したように、ｎ型ＩｎＰ基板上に、ｎ型
ＩｎＰよりなる第１の半導体層と、ＩｎＰよりバンドギ
ャップの小さい第２の半導体層と、ｐ型ＩｎＰよりなる
第３の半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰ
のいずれかよりなる第４の半導体層とを順次積層して積
層半導体構造を形成する工程と、前記積層半導体構造を
エッチングすることにより、前記第３の半導体層と第４
の半導体層とを含むメサストライプを形成する工程と、
前記メサストライプを形成された基板上に、ｎ型ＩｎＰ
よりなる第５の半導体層を、前記基板表面から測った高
さがその最も高い部分でも前記第４の半導体層よりも低
くなるように積層する工程と、前記第５の半導体の表面
をエッチングする工程と、前記第５の半導体層上にｐ型
ＩｎＰよりなる第６の半導体層を、前記基板表面から測
った高さがその最も低い部分でも前記第４の半導体層よ
りも高くなるように積層する工程と、前記第６半導体表
面をエッチングする工程とよりなる半導体装置の製造方
法において前記第５および第６の半導体の表面をエッチ
ングする工程は、塩酸と酢酸を含むエッチャントを使っ
て実行されることを特徴とする半導体装置の製造方法に
より、または請求項３６に記載したように、ＩｎＰ基板
上に、ｎ型ＩｎＰよりなる第１の半導体層と、これより
屈折率の大きい第２の半導体層と、ｐ型ＩｎＰよりなる
第３の半導体層とをこの順序で積層し、積層半導体構造
を形成する工程と、前記積層半導体構造上に保護パター
ンを形成し、前記保護パターンをマスクとした前記積層
半導体構造のエッチングにより、少なくとも前記第２お
よび第３の半導体層を含むメサパターンを形成する工程
と、前記メサパターンを形成された前記ＩｎＰ基板上
に、ＩｎＰよりなる第４の半導体層を、前記メサパター
ンが前記保護パターンを担持した状態で積層する工程
と、前記第４の半導体層の表面を、前記メサパターンが
前記保護パターンを担持した状態でエッチングする工程
と、前記保護パターンを除去する工程と、ＩｎＰよりな
る第５の半導体層を積層する工程とよりなる光導波路の
製造方法において前記第４の半導体層の表面をエッチン
グする工程は、塩酸と酢酸を含むエッチャントにより実
行されることを特徴とする光導波路の製造方法により、
または請求項３７に記載したように、ＩｎＰ基板上に、
ＩｎＰよりなる第１の半導体層と、ＩｎＰよりバンドギ
ャップの小さい第２の半導体層と、ＩｎＰよりなる第３
の半導体層と、ＩｎＧａＡｓまたはＩｎＧａＡｓＰのい
ずれかよりなる第４の半導体層とを順次積層し、積層半
導体構造を形成する工程と、前記積層半導体構造をエッ
チングすることにより、少なくとも前記第２〜第４の半
導体層を含むメサパターンを形成する工程と、前記メサ
パターンを形成された基板上に、ＩｎＰよりなる第５の
半導体層を、前記メサパターンを覆うように積層する工
程と、前記第５の半導体層の表面をエッチングする工程
とよりなる光導波路の製造方法において前記第５の半導
体層の表面エッチングする工程は、塩酸と酢酸を含むエ
ンチャントにより実行されることを特徴とする光導波路
の製造方法により、または請求項３８に記載したよう
に、ＩｎＰ基板上に選択成長マスクを形成する工程と、
前記選択成長マスクを形成されたＩｎＰ基板上に、気相
堆積工程により、ＩｎＰよりなる第１の半導体層と、Ｉ
ｎＰより屈折率の大きい第２の半導体層と、ＩｎＰより
なる第３の半導体層とを順次積層して積層半導体パター
ンを形成する工程と、前記第の３半導体層の表面をエッ
チングする工程とよりなる半導体装置の製造方法におい
て第３の半導体層の表面をエッチングする工程は、塩酸
と酢酸を含むエッチャントにより実行されることを特徴
とする半導体装置の製造方法により、または請求項３９
に記載したように、ＩｎＰ基板上に選択成長マスクを形
成する工程と、前記ＩｎＰ基板表面のうち、前記選択成
長マスクで被覆しない領域をエッチングし、溝を形成す
る工程と、前記基板上に、前記選択成長マスクを形成し
た状態で、ＩｎＰよりなる第１の半導体層と、ＩｎＰよ
りバンドギャップの小さい第２の半導体層と、ＩｎＰよ
りなる第３の半導体層を順次積層して積層半導体構造を
形成する工程と、前記選択成長マスクを除去する工程
と、前記第３の半導体層の表面をエッチングする工程と
よりなる半導体装置の製造方法において第３半導体の表
面をエッチングする工程は、塩酸と酢酸を含むエッチャ
ントを使って実行されることを特徴とする半導体装置の
製造方法により、または請求項４０に記載したように、
ＩｎＰ基板上に、ＩｎＰよりなる第１の半導体層と、Ｉ
ｎＰよりバンドギャップの小さい第２の半導体層と、Ｉ
ｎＰよりなる第３の半導体層とを順次積層して第１の積
層半導体構造を形成する工程と、前記第１の積層半導体
構造上に第１の保護パターンを形成し、前記第１の保護
パターンをマスクに前記第１の積層半導体構造をエッチ
ングすることにより、少なくとも前記第２および第３の
半導体層を含む第１のメサストライプを形成する工程
と、前記第１のメサストライプを形成された基板上にＩ
ｎＰよりなる第４の半導体層を、前記第１のメサストラ
イプ上に前記第１の保護パターンを残した状態で積層す
る工程と、前記第４の半導体層の表面をエッチングする
工程と、前記第１の保護パターンを除去する工程と、前
記第４の半導体層上に、ＩｎＰよりなる第５の半導体層
と、ＩｎＰよりバンドギャップの小さい第６の半導体層
と、ＩｎＰよりなる第７の半導体層とを順次積層し、第
２の積層半導体構造を形成する工程と、前記第２の積層
半導体構造上に第２の保護パターンを形成し、前記積層
半導体構造を前記第１の保護パターンをマスクにエッチ
ングすることにより、少なくとも前記第６の半導体層お
よび第７の半導体層を含む第２のメサストライプを形成
する工程と、前記第２のメサストライプが形成された基
板上にＩｎＰよりなる第８の半導体層を、前記第２のメ
サストライプ上に前記第２の保護パターンを残した状態
で積層する工程と、前記第８半導体表面をエッチングす
る工程と、前記第２の保護層をエッチングにより除去す
る工程とをよりなる多層光導波路の製造方法において前
記第４および第８の半導体の表面をエッチングする工程
は、塩酸と酢酸を含むエッチャントを使って実行される
ことを特徴とする多層光導波路の製造方法により、解決
する。 ［作用］本発明はＩｎＰ結晶成長で表面に生じる段差形
状を、ウエットエッチングにより平坦化することで上記
問題を解決する。本発明は、特にエッチャントとして塩
酸と酢酸を含む混合液を使用する。
【００２０】図６は本発明の発明者により行われた、塩
酸：酢酸：水の混合比が１：５：１の混合液を使って段
差のあるＩｎＰ層をエッチングする実験における、＜１
００＞方向、＜０−１１＞方向、および＜０１１＞方向
のエッチング量とエッチング時間の相関を示す。
酸：酢酸：水の混合比が１：５：１の混合液を使って段
差のあるＩｎＰ層をエッチングする実験における、＜１
００＞方向、＜０−１１＞方向、および＜０１１＞方向
のエッチング量とエッチング時間の相関を示す。
【００２１】図６を参照するに、＜１００＞方向および
＜０１１＞方向のエッチング速度が約０．０５〜０．７
μｍ／min程度であるのに対し、＜０−１１＞方向のエ
ッチング速度は５〜３０μｍ／minと約１００倍速いこ
とがわかる。従って前記混合液で段差形状をエッチング
すると＜０−１１＞方向の段差は非常に早い速度で後退
し、結果的に（１００）面、（０１１）面およびこれに
等価な（０−１−１）面だけが発達面として残り、他の
面は消失する。すなわち上記エッチング液によるウエッ
トエッチングにより、ＩｎＰ層上には（１００）面ある
いは（０１１）面あるいは（０−１−１）面のみが平坦
面として現れることが見出された。
＜０１１＞方向のエッチング速度が約０．０５〜０．７
μｍ／min程度であるのに対し、＜０−１１＞方向のエ
ッチング速度は５〜３０μｍ／minと約１００倍速いこ
とがわかる。従って前記混合液で段差形状をエッチング
すると＜０−１１＞方向の段差は非常に早い速度で後退
し、結果的に（１００）面、（０１１）面およびこれに
等価な（０−１−１）面だけが発達面として残り、他の
面は消失する。すなわち上記エッチング液によるウエッ
トエッチングにより、ＩｎＰ層上には（１００）面ある
いは（０１１）面あるいは（０−１−１）面のみが平坦
面として現れることが見出された。
【００２２】前記エッチャント中の各成分の混合比を変
えると、エッチング速度の絶対値および各面方位に対す
る相対速度は変化する。
えると、エッチング速度の絶対値および各面方位に対す
る相対速度は変化する。
【００２３】図７はエッチャント中の塩酸に対する酢酸
の濃度比Ｘを変化させた場合における、＜１００＞方向
に対する＜０−１１＞方向へのエッチング速度比を示
す。すなわち図７において、前記エッチャントでは塩
酸：酢酸：水の濃度比が１：Ｘ：１で表される。
の濃度比Ｘを変化させた場合における、＜１００＞方向
に対する＜０−１１＞方向へのエッチング速度比を示
す。すなわち図７において、前記エッチャントでは塩
酸：酢酸：水の濃度比が１：Ｘ：１で表される。
【００２４】図７を参照するに、いずれの酢酸濃度範囲
Ｘにおいても＜１００＞方向に比べ＜０−１１＞方向へ
のエッチング速度は３０〜１００倍大きいことがわか
る。かかるエッチング異方性は、エッチャント中におけ
る塩酸と酢酸の含有によって得られるのであり、特に塩
酸と酢酸の濃度比Ｘが１〜１０の範囲において３０以上
のエッチング速度比が得られることがわかる。このよう
に、前記の範囲にエッチャント中の酢酸濃度を設定する
ことにより、本特許の目的であるＩｎＰ層の顕著な平坦
化効果が得られる。
Ｘにおいても＜１００＞方向に比べ＜０−１１＞方向へ
のエッチング速度は３０〜１００倍大きいことがわか
る。かかるエッチング異方性は、エッチャント中におけ
る塩酸と酢酸の含有によって得られるのであり、特に塩
酸と酢酸の濃度比Ｘが１〜１０の範囲において３０以上
のエッチング速度比が得られることがわかる。このよう
に、前記の範囲にエッチャント中の酢酸濃度を設定する
ことにより、本特許の目的であるＩｎＰ層の顕著な平坦
化効果が得られる。
【００２５】前記エッチャント中における水の濃度比が
変わると、（塩酸＋酢酸）濃度が変化する為に、エッチ
ング速度の絶対値は変化するが、図５，６に示されたエ
ッチング異方性自体は変わらず、平坦化効果には影響は
生じない。
変わると、（塩酸＋酢酸）濃度が変化する為に、エッチ
ング速度の絶対値は変化するが、図５，６に示されたエ
ッチング異方性自体は変わらず、平坦化効果には影響は
生じない。
【００２６】本発明のエッチャントによるエッチング異
方性は、上記のエッチャント混合液に過酸化水素水を加
えても得られる。
方性は、上記のエッチャント混合液に過酸化水素水を加
えても得られる。
【００２７】図８は、前記塩酸，酢酸および水よりなる
混合液にさらに過酸化水素水を加えたエッチャントによ
りＩｎＰの段差形状をエッチングした場合の、＜１００
＞方向に対する＜０−１１＞方向へのエッチング速度比
を示す。
混合液にさらに過酸化水素水を加えたエッチャントによ
りＩｎＰの段差形状をエッチングした場合の、＜１００
＞方向に対する＜０−１１＞方向へのエッチング速度比
を示す。
【００２８】図８を参照するに、前記エッチャントの中
における塩酸と酢酸と過酸化水素水と水の組成比を１：
１：Ｙ：１と表した場合、前記過酸化水素水組成Ｙの値
が０〜０．３の範囲で３０以上の異方性が得られること
がわかる。
における塩酸と酢酸と過酸化水素水と水の組成比を１：
１：Ｙ：１と表した場合、前記過酸化水素水組成Ｙの値
が０〜０．３の範囲で３０以上の異方性が得られること
がわかる。
【００２９】本発明による塩酸および酢酸を含むエッチ
ャントを、図９（Ａ）に示すＳｉＯ 2エッチングマスク
をＩｎＰの段差形状の表面に形成した構造に対して適用
し、図９（Ｂ）に示すように平坦化を行った場合には、
エッチングマスクの下ではサイドエッチングが進行しな
いことが見出された。
ャントを、図９（Ａ）に示すＳｉＯ 2エッチングマスク
をＩｎＰの段差形状の表面に形成した構造に対して適用
し、図９（Ｂ）に示すように平坦化を行った場合には、
エッチングマスクの下ではサイドエッチングが進行しな
いことが見出された。
【００３０】図９（Ａ）を参照するに、ＩｎＰ基板４１
上にはＳｉＯ2パターン４２をエッチングマスクにメサ
ストライプ４１Ｍが［０１１］方向に形成されており、
前記メサストライプ４１Ｍの両側には、前記メサストラ
イプ４１Ｍ上の前記ＳｉＯ2パターン４２を選択成長マ
スクに、ＩｎＰ埋込層４３Ａ，４３Ｂが形成されてい
る。
上にはＳｉＯ2パターン４２をエッチングマスクにメサ
ストライプ４１Ｍが［０１１］方向に形成されており、
前記メサストライプ４１Ｍの両側には、前記メサストラ
イプ４１Ｍ上の前記ＳｉＯ2パターン４２を選択成長マ
スクに、ＩｎＰ埋込層４３Ａ，４３Ｂが形成されてい
る。
【００３１】図９（Ｂ）の工程では、前記ＳｉＯ2パタ
ーン４２を再びエッチングマスクに，前記ＩｎＰ埋込層
４３Ａ，４３Ｂを本発明の塩酸と酢酸とを含むエッチャ
ントによりエッチングし、（１００）面よりなる平坦化
面を形成する。
ーン４２を再びエッチングマスクに，前記ＩｎＰ埋込層
４３Ａ，４３Ｂを本発明の塩酸と酢酸とを含むエッチャ
ントによりエッチングし、（１００）面よりなる平坦化
面を形成する。
【００３２】図９（Ｂ）の工程において、前記メサスト
ライプ４１Ｍの側壁面が、前記エッチャントにより選択
的にエッチングを受けるＩｎＰの（０−１１）面であっ
ても、前記メサストライプ４１Ｍ上にＳｉＯ2パターン
４２を形成しておく限り、メサストライプ４１Ｍに実質
的なサイドエッチングは生じることがなく、従って図９
（Ｂ）の平坦化工程が終了しても前記メサストライプ４
１Ｍは実質的に完全に残ることが見出された。
ライプ４１Ｍの側壁面が、前記エッチャントにより選択
的にエッチングを受けるＩｎＰの（０−１１）面であっ
ても、前記メサストライプ４１Ｍ上にＳｉＯ2パターン
４２を形成しておく限り、メサストライプ４１Ｍに実質
的なサイドエッチングは生じることがなく、従って図９
（Ｂ）の平坦化工程が終了しても前記メサストライプ４
１Ｍは実質的に完全に残ることが見出された。
【００３３】すなわち、本発明による塩酸と酢酸とを含
むエッチャントによるＩｎＰの段差構造の平坦化工程で
は、ＩｎＰ段差構造の表面のー部をマスクで被覆するこ
とにより、この部分の段差を意図的に残し、一方でマス
クにより被覆されない領域を、前記エッチャントを使っ
たエッチングにより、（１００）面，（０１１）面およ
び（０−１−１）面のいずれかとする選択的な平坦化が
可能であることが見出された。
むエッチャントによるＩｎＰの段差構造の平坦化工程で
は、ＩｎＰ段差構造の表面のー部をマスクで被覆するこ
とにより、この部分の段差を意図的に残し、一方でマス
クにより被覆されない領域を、前記エッチャントを使っ
たエッチングにより、（１００）面，（０１１）面およ
び（０−１−１）面のいずれかとする選択的な平坦化が
可能であることが見出された。
【００３４】一方、元々段差の無い（１００）面あるい
は（０１１）面あるいは（０−１−１）面上にエッチン
グマスクを形成し、かかる構造を本発明の混合液でエッ
チングしたとしても、本発明の目的である平坦化は達成
されない。本発明の選択的な平坦化が有効であるために
は、エッチングマスクの形成された領域に対して、マス
クで被覆されない領域の少なくともー部が低い位置に存
在しなければならない。
は（０１１）面あるいは（０−１−１）面上にエッチン
グマスクを形成し、かかる構造を本発明の混合液でエッ
チングしたとしても、本発明の目的である平坦化は達成
されない。本発明の選択的な平坦化が有効であるために
は、エッチングマスクの形成された領域に対して、マス
クで被覆されない領域の少なくともー部が低い位置に存
在しなければならない。
【００３５】なお、ＩｎＧａＡｓＰ、ＩｎＧａＡｓなど
ＧａまたはＡｓを含む化合物半導体層では、本発明によ
る塩酸および酢酸を含むエッチャントによるエッチング
速度が、ＩｎＰに比べて非常に遅い。特にエッチャント
が過酸化水素水を含有しない場合は、これらの半導体層
は実質的にエッチングされない。従って前述の選択的な
平坦化の為のエッチングマスクとして、ＳｉＯ2やＳｉ
Ｎ以外にも、ＩｎＧａＡｓＰやＩｎＧａＡｓなどのＧａ
あるいはＡｓを含む化合物半導体層を用いることができ
る。
ＧａまたはＡｓを含む化合物半導体層では、本発明によ
る塩酸および酢酸を含むエッチャントによるエッチング
速度が、ＩｎＰに比べて非常に遅い。特にエッチャント
が過酸化水素水を含有しない場合は、これらの半導体層
は実質的にエッチングされない。従って前述の選択的な
平坦化の為のエッチングマスクとして、ＳｉＯ2やＳｉ
Ｎ以外にも、ＩｎＧａＡｓＰやＩｎＧａＡｓなどのＧａ
あるいはＡｓを含む化合物半導体層を用いることができ
る。
【００３６】そこで、本発明のエッチャントによる上記
の平坦化効果を有効に適用できる段差形状を形態する
と、以下のようになる。 Ａ．選択成長マスクの縁に形成される段差形状の平坦化 図１０（Ａ），（Ｂ）は、ｎ型ＩｎＰ基板５１上に形成
されたＳｉＯ2パターン５２を選択成長マスクとしてＩ
ｎＰ層５３を成長し、かかるＩｎＰ層５３を塩酸と酢酸
とを含むエッチャントにより平坦化する場合を示す。
の平坦化効果を有効に適用できる段差形状を形態する
と、以下のようになる。 Ａ．選択成長マスクの縁に形成される段差形状の平坦化 図１０（Ａ），（Ｂ）は、ｎ型ＩｎＰ基板５１上に形成
されたＳｉＯ2パターン５２を選択成長マスクとしてＩ
ｎＰ層５３を成長し、かかるＩｎＰ層５３を塩酸と酢酸
とを含むエッチャントにより平坦化する場合を示す。
【００３７】かかる選択成長マスク５２を使って基板上
に半導体層を気相成長する場合には、マスク５２上で気
相原料が消費されず原料濃度が増加する為、マスク５２
の縁に原料が過剰に供給され、その結果、形成される半
導体層の成長速度が増加する。
に半導体層を気相成長する場合には、マスク５２上で気
相原料が消費されず原料濃度が増加する為、マスク５２
の縁に原料が過剰に供給され、その結果、形成される半
導体層の成長速度が増加する。
【００３８】図１１（Ａ），（Ｂ）は、前記ＩｎＰ基板
５１上に形成されたメサストライプ等の凸部上に前記Ｓ
ｉＯ2パターン５２を形成し、かかるＳｉＯ2パターン５
２を選択成長マスクに前記凸部の両側にＩｎＰ埋込層５
３Ａ，５３Ｂを成長する場合を示す。この場合には、先
にも説明したように前記選択成長マスク５２上における
原料濃度の増加の結果、前記ＩｎＰ埋込層５３Ａ，５３
Ｂは前記マスク５２の両側において盛り上がる。
５１上に形成されたメサストライプ等の凸部上に前記Ｓ
ｉＯ2パターン５２を形成し、かかるＳｉＯ2パターン５
２を選択成長マスクに前記凸部の両側にＩｎＰ埋込層５
３Ａ，５３Ｂを成長する場合を示す。この場合には、先
にも説明したように前記選択成長マスク５２上における
原料濃度の増加の結果、前記ＩｎＰ埋込層５３Ａ，５３
Ｂは前記マスク５２の両側において盛り上がる。
【００３９】そこで図１１（Ａ）の構造に対して図１１
（Ｂ）の工程において本発明による塩酸および酢酸を含
むエッチャントを使ったウェットエッチング工程を適用
し、前記ＩｎＰ埋込層５３Ａ，５３Ｂを平坦化する。図
１１（Ａ），（Ｂ）の工程においては、前記選択成長マ
スク５２をエッチングマスクとして使用しているが、図
１２（Ａ），（Ｂ）に示すように、平坦化工程の前にか
かる選択成長マスク５２をエッチング除去しても同様な
平坦化効果が達成される。 Ｂ．成長前の段差を反映した段差形状に対する平坦化 図１３（Ａ），（Ｂ）は、段差形状を有する構造上にＩ
ｎＰ層を成長した場合に、かかるＩｎＰ層表面に生じる
凹凸の平坦化工程を示す。
（Ｂ）の工程において本発明による塩酸および酢酸を含
むエッチャントを使ったウェットエッチング工程を適用
し、前記ＩｎＰ埋込層５３Ａ，５３Ｂを平坦化する。図
１１（Ａ），（Ｂ）の工程においては、前記選択成長マ
スク５２をエッチングマスクとして使用しているが、図
１２（Ａ），（Ｂ）に示すように、平坦化工程の前にか
かる選択成長マスク５２をエッチング除去しても同様な
平坦化効果が達成される。 Ｂ．成長前の段差を反映した段差形状に対する平坦化 図１３（Ａ），（Ｂ）は、段差形状を有する構造上にＩ
ｎＰ層を成長した場合に、かかるＩｎＰ層表面に生じる
凹凸の平坦化工程を示す。
【００４０】図１３（Ａ）を参照するに、ｎ型ＩｎＰ基
板６１上にはメサ構造６１Ｍが形成されており、さらに
前記基板６１上には前記メサ構造６１Ｍを覆うようにＩ
ｎＰ層６２が堆積されている。その結果、前記ＩｎＰ層
６２の表面には、前記メサ構造６１Ｍに対応した凸部が
形成されている。
板６１上にはメサ構造６１Ｍが形成されており、さらに
前記基板６１上には前記メサ構造６１Ｍを覆うようにＩ
ｎＰ層６２が堆積されている。その結果、前記ＩｎＰ層
６２の表面には、前記メサ構造６１Ｍに対応した凸部が
形成されている。
【００４１】そこで、図１３（Ｂ）に工程において、前
記ＩｎＰ層６２に対して前記塩酸と酢酸とを含むエッチ
ャントによるウェットエッチングを行い、前記ＩｎＰ層
６２の表面を平坦化する。 Ｃ．マスクを越えない成長層表面に生じた段差形状の平
坦化 図１４（Ａ），（Ｂ）は、凸部を形成された基板上に選
択成長マスクを使って埋込ＩｎＰ層を結晶成長する際
に、前記凸部に隣接して前記埋込ＩｎＰ層の表面に形成
されるスロープ面を本発明のウェットエッチングにより
平坦化する場合を示す。かかるスロープ面は、前記埋込
ＩｎＰ層が前記選択成長マスクの高さよりも低い位置に
形成される場合に発生する。
記ＩｎＰ層６２に対して前記塩酸と酢酸とを含むエッチ
ャントによるウェットエッチングを行い、前記ＩｎＰ層
６２の表面を平坦化する。 Ｃ．マスクを越えない成長層表面に生じた段差形状の平
坦化 図１４（Ａ），（Ｂ）は、凸部を形成された基板上に選
択成長マスクを使って埋込ＩｎＰ層を結晶成長する際
に、前記凸部に隣接して前記埋込ＩｎＰ層の表面に形成
されるスロープ面を本発明のウェットエッチングにより
平坦化する場合を示す。かかるスロープ面は、前記埋込
ＩｎＰ層が前記選択成長マスクの高さよりも低い位置に
形成される場合に発生する。
【００４２】図１４（Ａ）を参照するに、ｎ型ＩｎＰ基
板７１上にはＳｉＯ2パターン７２をエッチングマスク
にメサ構造７１Ｍが形成されており、さらに前記ＳｉＯ
2パターン７２を選択成長マスクに、前記メサ構造７１
Ｍの両側にはＩｎＰ埋込層７３Ａ，７３Ｂが形成されて
いる。その際、前記ＩｎＰ埋込層７３Ａ，７３Ｂは前記
メサ構造７１Ｍを超えないような高さに形成されてお
り、前記埋込層７３Ａ，７３Ｂの表面には、前記選択成
長マスク７２上において前記埋込層７３Ａ，７３Ｂの選
択成長の際に気相原料が過剰になることに起因して、前
記メサ構造７１Ｍから側方に下降するスロープ面が形成
されている。
板７１上にはＳｉＯ2パターン７２をエッチングマスク
にメサ構造７１Ｍが形成されており、さらに前記ＳｉＯ
2パターン７２を選択成長マスクに、前記メサ構造７１
Ｍの両側にはＩｎＰ埋込層７３Ａ，７３Ｂが形成されて
いる。その際、前記ＩｎＰ埋込層７３Ａ，７３Ｂは前記
メサ構造７１Ｍを超えないような高さに形成されてお
り、前記埋込層７３Ａ，７３Ｂの表面には、前記選択成
長マスク７２上において前記埋込層７３Ａ，７３Ｂの選
択成長の際に気相原料が過剰になることに起因して、前
記メサ構造７１Ｍから側方に下降するスロープ面が形成
されている。
【００４３】図１４（Ｂ）の工程では、図１４（Ａ）の
構造に対して本発明による塩酸と酢酸とを含むエッチャ
ントを使ったウェットエッチング工程を適用し、前記埋
込層７３Ａ，７３Ｂを平坦化する。 Ｄ．エッチングマスクとなる半導体層を含む段差形状の
平坦化 先にも説明したように、ＩｎＧａＡｓＰあるいはＩｎＧ
ａＡｓ、ＧａまたはＡｓを含む半導体は、本発明の塩酸
および酢酸を含むエッチャントを使ったウェットエッチ
ングにおけるエッチング速度がＩｎＰに比べて非常に遅
い。従って、本発明のエッチャントを使ってＩｎＰ層を
平坦化する場合に、かかるＩｎＧａＡｓＰあるいはＩｎ
ＧａＡｓ半導体膜をエッチングマスクとして使うことも
可能である。
構造に対して本発明による塩酸と酢酸とを含むエッチャ
ントを使ったウェットエッチング工程を適用し、前記埋
込層７３Ａ，７３Ｂを平坦化する。 Ｄ．エッチングマスクとなる半導体層を含む段差形状の
平坦化 先にも説明したように、ＩｎＧａＡｓＰあるいはＩｎＧ
ａＡｓ、ＧａまたはＡｓを含む半導体は、本発明の塩酸
および酢酸を含むエッチャントを使ったウェットエッチ
ングにおけるエッチング速度がＩｎＰに比べて非常に遅
い。従って、本発明のエッチャントを使ってＩｎＰ層を
平坦化する場合に、かかるＩｎＧａＡｓＰあるいはＩｎ
ＧａＡｓ半導体膜をエッチングマスクとして使うことも
可能である。
【００４４】図１５（Ａ）はｎ型ＩｎＰ基板８１上にＩ
ｎＧａＡｓＰパターン８２を担持するメサ構造８１Ｍを
形成し、さらにかかるメサ構造８１ＭおよびＩｎＧａＡ
ｓＰパターン８２を覆うようにＩｎＰ埋込層８３を堆積
した場合を示す。
ｎＧａＡｓＰパターン８２を担持するメサ構造８１Ｍを
形成し、さらにかかるメサ構造８１ＭおよびＩｎＧａＡ
ｓＰパターン８２を覆うようにＩｎＰ埋込層８３を堆積
した場合を示す。
【００４５】図１５（Ａ）の構造に対して本発明による
塩酸と酢酸を含むエッチャントを使ったウェットエッチ
ング工程を適用することにより、図１５（Ｂ）に示すよ
うに前記ＩｎＧａＡｓＰパターン８２がエッチングマス
クとして作用し、前記ＩｎＰ埋込層８３を前記ＩｎＧａ
ＡｓＰパターン８２の表面に一致する表面を有するよう
に平坦化することができる。
塩酸と酢酸を含むエッチャントを使ったウェットエッチ
ング工程を適用することにより、図１５（Ｂ）に示すよ
うに前記ＩｎＧａＡｓＰパターン８２がエッチングマス
クとして作用し、前記ＩｎＰ埋込層８３を前記ＩｎＧａ
ＡｓＰパターン８２の表面に一致する表面を有するよう
に平坦化することができる。
【００４６】あるいは図１６（Ａ），（Ｂ）に示すよう
に、前記ＩｎＰ埋込層８３を前記ＩｎＧａＡｓＰパター
ン８２よりも下の位置までエッチングすることも可能で
ある。
に、前記ＩｎＰ埋込層８３を前記ＩｎＧａＡｓＰパター
ン８２よりも下の位置までエッチングすることも可能で
ある。
【００４７】ところでこれまでの説明では平坦化を、Ｉ
ｎＰ層の成長に伴い形成された段差形状に対して、前記
塩酸と酢酸とを含むエッチャントを使ったウエットエッ
チングを適用する結果、（１００）面あるいは（０１
１）面あるいは（０−１−１）面のいずれかよりなる平
面が前記ＩｎＰ層中に発達する事と定義してきた。しか
しエッチングの初期の段階では、段差斜面から前記（１
００）面，（０１１）面あるいは（０−１−１）面に変
化する途中の面方位を持つスロープ面が出現しており、
前記スロープ面はエッチングの進行とともに、徐々に前
記結晶面のいずれかへと変化する。従って、本発明の平
坦化は、実際の半導体装置の作製工程においては、段差
面が（１００）面あるいは（０１１）面あるいは（０−
１−１）面に変化させる場合のみならず、エッチングの
途中段階で打ち切る場合でも有効である。すなわち本発
明の平坦化は、エッチング後にＩｎＰ段差面が（１０
０）面あるいは（０１１）面あるいは（０−１−１）面
に変化する場合のみならず、中間的なスロープ面あるい
は斜面となる場合をも含む。
ｎＰ層の成長に伴い形成された段差形状に対して、前記
塩酸と酢酸とを含むエッチャントを使ったウエットエッ
チングを適用する結果、（１００）面あるいは（０１
１）面あるいは（０−１−１）面のいずれかよりなる平
面が前記ＩｎＰ層中に発達する事と定義してきた。しか
しエッチングの初期の段階では、段差斜面から前記（１
００）面，（０１１）面あるいは（０−１−１）面に変
化する途中の面方位を持つスロープ面が出現しており、
前記スロープ面はエッチングの進行とともに、徐々に前
記結晶面のいずれかへと変化する。従って、本発明の平
坦化は、実際の半導体装置の作製工程においては、段差
面が（１００）面あるいは（０１１）面あるいは（０−
１−１）面に変化させる場合のみならず、エッチングの
途中段階で打ち切る場合でも有効である。すなわち本発
明の平坦化は、エッチング後にＩｎＰ段差面が（１０
０）面あるいは（０１１）面あるいは（０−１−１）面
に変化する場合のみならず、中間的なスロープ面あるい
は斜面となる場合をも含む。
【００４８】ところで、塩酸および酢酸および過酷化水
素水を含むエッチャント自体は公知である。例えば特開
平１０−６５２０１号公報には、塩酸と酢酸と過酸化水
素水を含有するエッチャントをメサストライブ形成工程
で使う例が記載されている。しかし上記公知例は、結晶
成長前の凸部の側壁面を特定の斜面にそろえる為にエッ
チャントを使用しているものであって、本発明の効果で
ある結晶成長に伴い形成された段差形状の平坦化に前記
エッチャャントが利用できることは、この公知例からは
類推できない。
素水を含むエッチャント自体は公知である。例えば特開
平１０−６５２０１号公報には、塩酸と酢酸と過酸化水
素水を含有するエッチャントをメサストライブ形成工程
で使う例が記載されている。しかし上記公知例は、結晶
成長前の凸部の側壁面を特定の斜面にそろえる為にエッ
チャントを使用しているものであって、本発明の効果で
ある結晶成長に伴い形成された段差形状の平坦化に前記
エッチャャントが利用できることは、この公知例からは
類推できない。
【００４９】また特開２０００−９１３０３号公報に
は、塩酸と酢酸と過酸化水素水とを含むエッチャントに
より、ドライエッチングにより形成されたメサストライ
プの側壁面をエッチングする例が記載されている。しか
し、前記公知例はドライエッチングで生じるメサ表面の
ダメージを除去することを目的としているので、本発明
の目的とする段差形状の平坦化を類推することはできな
い。
は、塩酸と酢酸と過酸化水素水とを含むエッチャントに
より、ドライエッチングにより形成されたメサストライ
プの側壁面をエッチングする例が記載されている。しか
し、前記公知例はドライエッチングで生じるメサ表面の
ダメージを除去することを目的としているので、本発明
の目的とする段差形状の平坦化を類推することはできな
い。
【００５０】
【発明の実施の形態】［実施例１］以下、図１７（Ａ）
〜図１８（Ｅ）を参照しながら、本発明の第１実施例に
よるＢＨ構造を有するレーザダイオードの製造工程を説
明する。
〜図１８（Ｅ）を参照しながら、本発明の第１実施例に
よるＢＨ構造を有するレーザダイオードの製造工程を説
明する。
【００５１】図１７（Ａ）を参照するに、ｎ型ＩｎＰ基
板１０１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子
井戸活性層１０２と、ｐ型ＩｎＰクラッド層１０３と、
ｐ型ＩｎＧａＡｓコンタクト層１０４とを順次積層す
る。
板１０１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子
井戸活性層１０２と、ｐ型ＩｎＰクラッド層１０３と、
ｐ型ＩｎＧａＡｓコンタクト層１０４とを順次積層す
る。
【００５２】次に図１７（Ｂ）の工程において、ＳｉＯ
2膜１０５をエッチングマスクとして使い、ドライエッ
チングを行うことにより、活性層メサストライプ１０１
Ｍを形成する。図示の例では、前記活性層メサストライ
プ１０１Ｍは、＜０１１＞方向に延在する。
2膜１０５をエッチングマスクとして使い、ドライエッ
チングを行うことにより、活性層メサストライプ１０１
Ｍを形成する。図示の例では、前記活性層メサストライ
プ１０１Ｍは、＜０１１＞方向に延在する。
【００５３】次に図１７（Ｃ）の工程において、前記Ｓ
ｉＯ2膜１０５を選択成長マスクとして、ＭＯＶＰＥ法
によりＦｅドープＩｎＰ埋込層１０６1，１０６2を前記
基板１０１上、前記メサストライプ１０１Ｍの両側に成
長する。前記ＭＯＶＰＥ工程は、例えば成長温度を６３
０°Ｃ、成長圧力を０.１気圧に設定して実行され、Ｉ
ＩＩ族元素、Ｖ族元素およびＦｅドーバントの原料とし
てＴＭＩｎ，ＰＨ3およびＣｐ2Ｆｅを使用する。本実施
例では前記ＩｎＰ埋込層１０６Ａ，１０６Ｂの厚さは、
前記ＩｎＰ埋込層１０６1，１０６2の最も低い部分が前
記メサストライプ１０１Ｍ中のｐ型ＩｎＧａＡｓコンタ
クト層１０４よりも高くなるように設定される。その結
果、前記ＩｎＰ埋込層１０６1，１０６2には、前記メサ
ストライプ１０１Ｍ上のＳｉＯ2膜１０５に隣接して、
盛り上がり部１０６ａ，１０６ｂが形成される。
ｉＯ2膜１０５を選択成長マスクとして、ＭＯＶＰＥ法
によりＦｅドープＩｎＰ埋込層１０６1，１０６2を前記
基板１０１上、前記メサストライプ１０１Ｍの両側に成
長する。前記ＭＯＶＰＥ工程は、例えば成長温度を６３
０°Ｃ、成長圧力を０.１気圧に設定して実行され、Ｉ
ＩＩ族元素、Ｖ族元素およびＦｅドーバントの原料とし
てＴＭＩｎ，ＰＨ3およびＣｐ2Ｆｅを使用する。本実施
例では前記ＩｎＰ埋込層１０６Ａ，１０６Ｂの厚さは、
前記ＩｎＰ埋込層１０６1，１０６2の最も低い部分が前
記メサストライプ１０１Ｍ中のｐ型ＩｎＧａＡｓコンタ
クト層１０４よりも高くなるように設定される。その結
果、前記ＩｎＰ埋込層１０６1，１０６2には、前記メサ
ストライプ１０１Ｍ上のＳｉＯ2膜１０５に隣接して、
盛り上がり部１０６ａ，１０６ｂが形成される。
【００５４】次に図１８（Ｄ）の工程において、塩酸と
酢酸と水の混合液よりなるエッチャントで、図１７
（Ｃ）の構造をウェットエッチングする。
酢酸と水の混合液よりなるエッチャントで、図１７
（Ｃ）の構造をウェットエッチングする。
【００５５】図１８（Ｄ）の工程において、前記エッチ
ャント中における塩酸と酢酸と水の混合比は１：５：１
に設定し、液温２．３°Ｃで典型的には３分間エッチン
グを行う。かかるエッチングの結果、図１８（Ｄ）に示
すように前記ＩｎＰ埋込層１０６Ａ，１０６Ｂの表面は
（１００）面となり、前記ｐ型ＩｎＧａＡｓ層１０４の
高さで平坦化する。
ャント中における塩酸と酢酸と水の混合比は１：５：１
に設定し、液温２．３°Ｃで典型的には３分間エッチン
グを行う。かかるエッチングの結果、図１８（Ｄ）に示
すように前記ＩｎＰ埋込層１０６Ａ，１０６Ｂの表面は
（１００）面となり、前記ｐ型ＩｎＧａＡｓ層１０４の
高さで平坦化する。
【００５６】最後に図１８（Ｅ）の工程で図１８（Ｄ）
の構造を弗化水素酸に１分間侵し、ＳｉＯ2膜１０５を
エッチング除去した後、前記ｐ型ＩｎＧａＡｓ層１０４
上にｐ側電極１０７を、また前記基板１０１の下面上に
ｎ側電極１０８を形成する。
の構造を弗化水素酸に１分間侵し、ＳｉＯ2膜１０５を
エッチング除去した後、前記ｐ型ＩｎＧａＡｓ層１０４
上にｐ側電極１０７を、また前記基板１０１の下面上に
ｎ側電極１０８を形成する。
【００５７】本実施例では図１８（Ｅ）の工程において
前記埋込層１０６1，１０６2は平坦面となっているの
で、前記ｐ側電極１０７は平面上に積層され、従って先
に図２で説明した電極途切れの問題は生じない。 ［実施例２］次に、本発明の第２実施例によるＢＨ構造
を有するレーザダイオードの製造工程を、図１９（Ａ）
〜（Ｃ）を参照しながら説明する。ただし、図１９
（Ａ）〜（Ｃ）中、先に説明した部分には同一の参照符
号を付し、説明を省略する。
前記埋込層１０６1，１０６2は平坦面となっているの
で、前記ｐ側電極１０７は平面上に積層され、従って先
に図２で説明した電極途切れの問題は生じない。 ［実施例２］次に、本発明の第２実施例によるＢＨ構造
を有するレーザダイオードの製造工程を、図１９（Ａ）
〜（Ｃ）を参照しながら説明する。ただし、図１９
（Ａ）〜（Ｃ）中、先に説明した部分には同一の参照符
号を付し、説明を省略する。
【００５８】本実施例では図１９（Ａ）の工程において
図１７（Ａ），（Ｂ）と同様な工程により前記ＩｎＰ基
板１０１上にメサストライプ１０１Ｍを形成し、さらに
前記ＳｉＯ2層１０５を弗化水素酸でエッチング除去す
る。
図１７（Ａ），（Ｂ）と同様な工程により前記ＩｎＰ基
板１０１上にメサストライプ１０１Ｍを形成し、さらに
前記ＳｉＯ2層１０５を弗化水素酸でエッチング除去す
る。
【００５９】次に図１９（Ｂ）の工程において、図１９
（Ａ）の構造上にＭＯＶＰＥ法によりＦｅドープＩｎＰ
埋込層１０６を結晶成長する。このようにして形成され
たＩｎＰ埋込層１０６は、下地の段差形状を反映してメ
サストライプ対応部分が盛り上がったスロープ面を有す
る。図１９（Ｂ）の工程において、前記ＦｅドープＩｎ
Ｐ埋込層は、厚さが最も低い部分でＩｎＧａＡｓコンタ
クト層より高くなるように形成される。
（Ａ）の構造上にＭＯＶＰＥ法によりＦｅドープＩｎＰ
埋込層１０６を結晶成長する。このようにして形成され
たＩｎＰ埋込層１０６は、下地の段差形状を反映してメ
サストライプ対応部分が盛り上がったスロープ面を有す
る。図１９（Ｂ）の工程において、前記ＦｅドープＩｎ
Ｐ埋込層は、厚さが最も低い部分でＩｎＧａＡｓコンタ
クト層より高くなるように形成される。
【００６０】最後に図１９（Ｃ）の工程において、前記
塩酸と酢酸と水の混合液よりなるエッチャントにより図
１９（Ｂ）の構造をエッチングする。かかるエッチング
の結果、前記ＦｅドープＩｎＰ埋込層１０６のスロープ
斜面は平坦化され、（１００）面により近い面が現れ
る。
塩酸と酢酸と水の混合液よりなるエッチャントにより図
１９（Ｂ）の構造をエッチングする。かかるエッチング
の結果、前記ＦｅドープＩｎＰ埋込層１０６のスロープ
斜面は平坦化され、（１００）面により近い面が現れ
る。
【００６１】図１９（Ｃ）の工程において前記ＩｎＰ埋
込層１０６のエッチングが進行し、前記メサストライプ
１０１Ｍの両側にＩｎＰ埋込層１０６1，１０６2が形成
される。前記エッチングの結果前記ｐ型ＩｎＧａＡｓ層
コンタクト層１０４が表面に露出すると、露出したコン
タクト層１０４はエッチングマスク層として作用し、前
記ｐ−ＩｎＧａＡｓ層１０４の高さに揃った平坦な（１
００）面が前記ＩｎＰ埋込層１０６1，１０６2の主面と
して出現する。 ［実施例３］次に、本発明の第３実施例によるｐｎ埋込
構造を有するレーザダイオードの製造方法を、図２０
（Ａ）〜図２１（Ｆ）を参照しながら説明する。
込層１０６のエッチングが進行し、前記メサストライプ
１０１Ｍの両側にＩｎＰ埋込層１０６1，１０６2が形成
される。前記エッチングの結果前記ｐ型ＩｎＧａＡｓ層
コンタクト層１０４が表面に露出すると、露出したコン
タクト層１０４はエッチングマスク層として作用し、前
記ｐ−ＩｎＧａＡｓ層１０４の高さに揃った平坦な（１
００）面が前記ＩｎＰ埋込層１０６1，１０６2の主面と
して出現する。 ［実施例３］次に、本発明の第３実施例によるｐｎ埋込
構造を有するレーザダイオードの製造方法を、図２０
（Ａ）〜図２１（Ｆ）を参照しながら説明する。
【００６２】図２０（Ａ）を参照するに、ｎ型ＩｎＰ基
板１１１上にはＩｎＧａＡｓ／ＩｎＧａＡｓＰ多重量子
井戸活性層１１２と、ｐ型ＩｎＰクラッド層１１３と、
ＳｉＯ2膜１１５とを順次積層した半導体積層構造が形
成され、さらにこれをドライエッチングによりパターニ
ングすることにより、活性層メサストライプ１１１Ｍが
形成される。
板１１１上にはＩｎＧａＡｓ／ＩｎＧａＡｓＰ多重量子
井戸活性層１１２と、ｐ型ＩｎＰクラッド層１１３と、
ＳｉＯ2膜１１５とを順次積層した半導体積層構造が形
成され、さらにこれをドライエッチングによりパターニ
ングすることにより、活性層メサストライプ１１１Ｍが
形成される。
【００６３】次に図２０（Ｂ）の工程において前記Ｉｎ
Ｐ基板１１１上、前記メサ領域１１１Ｍの両側に、ＭＯ
ＶＰＥ法により、ｐ型ＩｎＰ層１１６1および１１６
2を、前記ＳｉＯ2膜１１５を選択成長マスクとして使
い、成長する。ｐドーピング原料としてはＤＭＺｎを使
用すればよい。その際、前記ｐ型ＩｎＰ層１１６1，１
１６2の成長は、前記ＩｎＰ層１１６1および１１６2の
表面のうち最も低い部分が前記ＩｎＧａＡｓＰ／ＩｎＧ
ａＡｓＰ多重重子井戸層の上面よりも高く、しかもメサ
ストライプ１１１Ｍ中のｐ−ＩｎＰクラッド層１１３の
上面より低くなるように実行される。
Ｐ基板１１１上、前記メサ領域１１１Ｍの両側に、ＭＯ
ＶＰＥ法により、ｐ型ＩｎＰ層１１６1および１１６
2を、前記ＳｉＯ2膜１１５を選択成長マスクとして使
い、成長する。ｐドーピング原料としてはＤＭＺｎを使
用すればよい。その際、前記ｐ型ＩｎＰ層１１６1，１
１６2の成長は、前記ＩｎＰ層１１６1および１１６2の
表面のうち最も低い部分が前記ＩｎＧａＡｓＰ／ＩｎＧ
ａＡｓＰ多重重子井戸層の上面よりも高く、しかもメサ
ストライプ１１１Ｍ中のｐ−ＩｎＰクラッド層１１３の
上面より低くなるように実行される。
【００６４】次に図２０（Ｃ）の工程において、塩酸と
酢酸と水の混合液よりなるエッチャントを使い、図２０
（Ｂ）の構造をウェットエッチングする。かかるウェッ
トエッチングの結果、前記ｐ型ＩｎＰ層１１６1，１１
６2は平坦になり、その表面は前記ＩｎＰ層１１６1，１
１６2初期表面の最低領域に対応して、ＩｎＧａＡｓＰ
／ＩｎＧａＡｓＰ多重量子井戸層１１２の上面よりは高
く、メサストライプ１１１Ｍ中のｐ型ＩｎＰクラッド層
１１３の上面より低い位置に形成される。
酢酸と水の混合液よりなるエッチャントを使い、図２０
（Ｂ）の構造をウェットエッチングする。かかるウェッ
トエッチングの結果、前記ｐ型ＩｎＰ層１１６1，１１
６2は平坦になり、その表面は前記ＩｎＰ層１１６1，１
１６2初期表面の最低領域に対応して、ＩｎＧａＡｓＰ
／ＩｎＧａＡｓＰ多重量子井戸層１１２の上面よりは高
く、メサストライプ１１１Ｍ中のｐ型ＩｎＰクラッド層
１１３の上面より低い位置に形成される。
【００６５】次に図２１（Ｄ）の工程においてＭＯＶＰ
Ｅ法により、図２０（Ｃ）の構造上にｎ型ＩｎＰ層１１
７とｐ−ＩｎＰ層１１８とを順次結晶成長する。
Ｅ法により、図２０（Ｃ）の構造上にｎ型ＩｎＰ層１１
７とｐ−ＩｎＰ層１１８とを順次結晶成長する。
【００６６】さらに図２１（Ｅ）の工程において前記Ｓ
ｉＯ2膜１１５を弗化水素酸でエッチング除去し、最後
に図２１（Ｆ）の工程において図２１（Ｅ）の構造上に
ｐ型ＩｎＰクラッド層１１９とｐ型ＩｎＧａＡｓコンタ
クト層１２０とをＭＯＶＰＥ法により順次成長する。
ｉＯ2膜１１５を弗化水素酸でエッチング除去し、最後
に図２１（Ｆ）の工程において図２１（Ｅ）の構造上に
ｐ型ＩｎＰクラッド層１１９とｐ型ＩｎＧａＡｓコンタ
クト層１２０とをＭＯＶＰＥ法により順次成長する。
【００６７】一般にｐｎ埋込構造では電流狭窄の為にｎ
型ＩｎＰ埋込層１１７の位置を正確に制御しなければな
らない。前記ｎ型ＩｎＰ埋込層１１７と活性層１１２と
の間の間隔が広い場合には、間に電流リークパスが形成
され電流注入効率が低下する。一方前記ｎ型ＩｎＰ埋込
層１１７と活性層１１２との間隔が狭すぎる場合には、
前記ｎ型ＩｎＰ埋込層１１７と活性層下部のｎ型ＩｎＰ
層１１１の電気的絶縁が取れず、ここが電流リークパス
となる。これに対し本実施例の方法では、図２０（Ｂ）
のｐ型ＩｎＰ層１１６1，１１６2の初期層厚、換言する
と成長時間のみで前記ｎ型ＩｎＰ埋込層１１７の下面位
置が決まるため、ＭＯＶＰＥ法で生じる結晶成長面の指
数に影響されない。成長結晶面は、ＭＯＶＰＥ工程にお
ける成長温度、圧力等の成長条件により容易に変化する
ので位置制御は困難である。また前記ｎ型ＩｎＰ埋込層
１１７は（１００）面を有するｐ型ＩｎＰ層１１６1，
１１６2上に成長する為に、ＩｎＰ層へのｎ型ドーパン
ト取り込み効率の面方位依存性の影響を受けず、全面で
均一な濃度のｎ型ＩｎＰ層１１７が形成される。 ［実施例４］次に本発明の第４実施例によるｐｎ埋込構
造を有するレーザダイオードの製造方法を、図２２
（Ａ）〜図２３（Ｇ）を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
型ＩｎＰ埋込層１１７の位置を正確に制御しなければな
らない。前記ｎ型ＩｎＰ埋込層１１７と活性層１１２と
の間の間隔が広い場合には、間に電流リークパスが形成
され電流注入効率が低下する。一方前記ｎ型ＩｎＰ埋込
層１１７と活性層１１２との間隔が狭すぎる場合には、
前記ｎ型ＩｎＰ埋込層１１７と活性層下部のｎ型ＩｎＰ
層１１１の電気的絶縁が取れず、ここが電流リークパス
となる。これに対し本実施例の方法では、図２０（Ｂ）
のｐ型ＩｎＰ層１１６1，１１６2の初期層厚、換言する
と成長時間のみで前記ｎ型ＩｎＰ埋込層１１７の下面位
置が決まるため、ＭＯＶＰＥ法で生じる結晶成長面の指
数に影響されない。成長結晶面は、ＭＯＶＰＥ工程にお
ける成長温度、圧力等の成長条件により容易に変化する
ので位置制御は困難である。また前記ｎ型ＩｎＰ埋込層
１１７は（１００）面を有するｐ型ＩｎＰ層１１６1，
１１６2上に成長する為に、ＩｎＰ層へのｎ型ドーパン
ト取り込み効率の面方位依存性の影響を受けず、全面で
均一な濃度のｎ型ＩｎＰ層１１７が形成される。 ［実施例４］次に本発明の第４実施例によるｐｎ埋込構
造を有するレーザダイオードの製造方法を、図２２
（Ａ）〜図２３（Ｇ）を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
【００６８】図２２（Ａ）を参照するに、前記ｎ型Ｉｎ
Ｐ基板１１１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重
量子井戸活性層１１２とｐ型ＩｎＰクラッド層１１３と
ｐ型ＩｎＧａＡｓコンタクト層１１４とを積層し、さら
に前記ＩｎＧａＡｓコンタクト層１１４上に形成したＳ
ｉＯ2膜１０５をマスクに使ったドライエッチングによ
り前記基板１１１上にメサストライプ１１１Ｍを形成す
る。図２２（Ａ）ではさらに前記ＳｉＯ2膜１１５が弗
化水素酸でエッチング除去されている。
Ｐ基板１１１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重
量子井戸活性層１１２とｐ型ＩｎＰクラッド層１１３と
ｐ型ＩｎＧａＡｓコンタクト層１１４とを積層し、さら
に前記ＩｎＧａＡｓコンタクト層１１４上に形成したＳ
ｉＯ2膜１０５をマスクに使ったドライエッチングによ
り前記基板１１１上にメサストライプ１１１Ｍを形成す
る。図２２（Ａ）ではさらに前記ＳｉＯ2膜１１５が弗
化水素酸でエッチング除去されている。
【００６９】次に図２２（Ｂ）の工程において、図２２
（Ａ）の構造上にＭＯＶＰＥ法によりｐ型ＩｎＰ層１１
６を結晶成長する。その際、前記ｐ型ＩｎＰ層１１６表
面の最も低い部分が前記ＩｎＧａＡｓＰ／ＩｎＧａＡｓ
Ｐ多重量子井戸層１１２の上面より高く、ｐ−ＩｎＧａ
Ａｓコンタクト層１１４の下面よりも低くなる様に、前
記ｐ型ＩｎＰ層１１６の厚さを設定する。
（Ａ）の構造上にＭＯＶＰＥ法によりｐ型ＩｎＰ層１１
６を結晶成長する。その際、前記ｐ型ＩｎＰ層１１６表
面の最も低い部分が前記ＩｎＧａＡｓＰ／ＩｎＧａＡｓ
Ｐ多重量子井戸層１１２の上面より高く、ｐ−ＩｎＧａ
Ａｓコンタクト層１１４の下面よりも低くなる様に、前
記ｐ型ＩｎＰ層１１６の厚さを設定する。
【００７０】次に図２２（Ｃ）の工程において、図２２
（Ｂ）の構造に塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記ｐ型
ＩｎＰ層１１６を平坦化する。その際、平坦化されたＩ
ｎＰ層１１６の表面は、前記ＩｎＰ層１１６初期表面の
最低領域に対応し、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸層１１２よりは高く、ｐ型ＩｎＧａＡｓ層１
１４より低い位置に位置する。図２２（Ｃ）の平坦化工
程の結果、前記ＩｎＰ層１１６は前記メサストライプ１
１１Ｍを隔ててＩｎＰ領域１１６1とＩｎＰ領域１１６2
とに分かれる。
（Ｂ）の構造に塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記ｐ型
ＩｎＰ層１１６を平坦化する。その際、平坦化されたＩ
ｎＰ層１１６の表面は、前記ＩｎＰ層１１６初期表面の
最低領域に対応し、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸層１１２よりは高く、ｐ型ＩｎＧａＡｓ層１
１４より低い位置に位置する。図２２（Ｃ）の平坦化工
程の結果、前記ＩｎＰ層１１６は前記メサストライプ１
１１Ｍを隔ててＩｎＰ領域１１６1とＩｎＰ領域１１６2
とに分かれる。
【００７１】次に図２２（Ｄ）の工程において、図２２
（Ｃ）の構造上にＭＯＶＰＥ法により、ｎ型ＩｎＰ埋込
層１１７Ａを結晶成長する。その際、前記ｎ型ＩｎＰ層
１１７Ａの厚さを、前記ＩｎＰ層１１７Ａ表面の最も低
い部分が前記ＩｎＧａＡｓコンタクト層１１４の下面よ
りも低くなる様に層厚を決める。
（Ｃ）の構造上にＭＯＶＰＥ法により、ｎ型ＩｎＰ埋込
層１１７Ａを結晶成長する。その際、前記ｎ型ＩｎＰ層
１１７Ａの厚さを、前記ＩｎＰ層１１７Ａ表面の最も低
い部分が前記ＩｎＧａＡｓコンタクト層１１４の下面よ
りも低くなる様に層厚を決める。
【００７２】次に図２３（Ｅ）の工程において、塩酸と
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングにより、前記ｎ型ＩｎＰ埋込層１１７Ａを
エッチングする。その結果、前記ｎ型ＩｎＰ層１１７Ａ
は、表面が前記ＩｎＧａＡｓコンタクト層１１４よりも
低い位置で平坦化する。
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングにより、前記ｎ型ＩｎＰ埋込層１１７Ａを
エッチングする。その結果、前記ｎ型ＩｎＰ層１１７Ａ
は、表面が前記ＩｎＧａＡｓコンタクト層１１４よりも
低い位置で平坦化する。
【００７３】次に図２３（Ｆ）の工程においてＭＯＶＰ
Ｅ法によりｐ型ＩｎＰ埋込層１１８Ａを図２３（Ｅ）の
構造上に、前記ＩｎＧａＡｓコンタクト層１１４を覆う
ように成長する。
Ｅ法によりｐ型ＩｎＰ埋込層１１８Ａを図２３（Ｅ）の
構造上に、前記ＩｎＧａＡｓコンタクト層１１４を覆う
ように成長する。
【００７４】最後に図２３（Ｇ）の工程において、図２
３（Ｆ）のｐ型ＩｎＰ埋込層１１８Ａに対して、塩酸と
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングを適用し、前記ＩｎＰ埋込層１１８Ａの上
面を前記ＩｎＧａＡｓコンタクト層１１４の上面に一致
させる。
３（Ｆ）のｐ型ＩｎＰ埋込層１１８Ａに対して、塩酸と
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングを適用し、前記ＩｎＰ埋込層１１８Ａの上
面を前記ＩｎＧａＡｓコンタクト層１１４の上面に一致
させる。
【００７５】本実施例によれば、図２２（Ｂ）の工程に
おいて前記ｐ型ＩｎＰ埋込層１１６Ａの厚さを制御する
ことにより、図２２（Ｄ）に示すように前記ｎ型ＩｎＰ
埋込層１１７Ａ下面の位置が制御できるだけでなく、図
２２（Ｄ）の工程において前記ｎ型ＩｎＰ埋込層１１７
Ａの初期厚さを制御することにより、前記ｎ型ＩｎＰ層
１１７Ａ上面の位置も制御でき、電流狭窄構造を精度良
く作製できる。 ［実施例５］次に、本発明の第５実施例によるｐｎ埋込
構造を有するレーザダイオードの製造方法を、図２４
（Ａ）〜図２６（Ｇ）を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
おいて前記ｐ型ＩｎＰ埋込層１１６Ａの厚さを制御する
ことにより、図２２（Ｄ）に示すように前記ｎ型ＩｎＰ
埋込層１１７Ａ下面の位置が制御できるだけでなく、図
２２（Ｄ）の工程において前記ｎ型ＩｎＰ埋込層１１７
Ａの初期厚さを制御することにより、前記ｎ型ＩｎＰ層
１１７Ａ上面の位置も制御でき、電流狭窄構造を精度良
く作製できる。 ［実施例５］次に、本発明の第５実施例によるｐｎ埋込
構造を有するレーザダイオードの製造方法を、図２４
（Ａ）〜図２６（Ｇ）を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
【００７６】図２４（Ａ）を参照するに、図２０（Ａ）
の工程と同様にして前記ｎ型ＩｎＰ基板１１１上にＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸活性層１１２
とｐ型ＩｎＰクラッド層１１３とｐ型ＩｎＧａＡｓコン
タクト層１１４とを含むメサストライプ１１１Ｍを、Ｓ
ｉＯ2膜１１５をマスクに使ったドライエッチングによ
り形成し、さらに前記ＳｉＯ2膜１１５を弗化水素酸で
エッチング除去する。
の工程と同様にして前記ｎ型ＩｎＰ基板１１１上にＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸活性層１１２
とｐ型ＩｎＰクラッド層１１３とｐ型ＩｎＧａＡｓコン
タクト層１１４とを含むメサストライプ１１１Ｍを、Ｓ
ｉＯ2膜１１５をマスクに使ったドライエッチングによ
り形成し、さらに前記ＳｉＯ2膜１１５を弗化水素酸で
エッチング除去する。
【００７７】次に図２４（Ｂ）の工程において、図２４
（Ａ）の構造上にＭＯＶＰＥ法によりｐ型ＩｎＰ層１１
６を成長する。その際、前記ｐ型ＩｎＰ層１１６表面の
最も低い部分が前記ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸層１１２の上面より高く、ｐ型ＩｎＧａＡｓ
コンタクト層１１４の下面よりも低くなる様に、前記ｐ
型ＩｎＰ層１１６の厚さを設定する。
（Ａ）の構造上にＭＯＶＰＥ法によりｐ型ＩｎＰ層１１
６を成長する。その際、前記ｐ型ＩｎＰ層１１６表面の
最も低い部分が前記ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸層１１２の上面より高く、ｐ型ＩｎＧａＡｓ
コンタクト層１１４の下面よりも低くなる様に、前記ｐ
型ＩｎＰ層１１６の厚さを設定する。
【００７８】次に図２４（Ｃ）の工程において、図２４
（Ｂ）の構造に塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記ｐ型
ＩｎＰ層１１６を平坦化する。その際、平坦化されたＩ
ｎＰ層１１６の表面は、前記ＩｎＰ層１１６初期表面の
最低領域に対応し、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸層１１２よりは高く、ｐ型ＩｎＧａＡｓ層１
１４より低い位置に位置する。図２４（Ｃ）の平坦化工
程の結果、前記ＩｎＰ層１１６は前記メサストライプ１
１１Ｍを隔ててＩｎＰ領域１１６1とＩｎＰ領域１１６2
とに分かれる。このように、図２４（Ａ）〜図２４
（Ｃ）の工程は、図２２（Ａ）〜（Ｃ）の工程にそれぞ
れ対応している。
（Ｂ）の構造に塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記ｐ型
ＩｎＰ層１１６を平坦化する。その際、平坦化されたＩ
ｎＰ層１１６の表面は、前記ＩｎＰ層１１６初期表面の
最低領域に対応し、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸層１１２よりは高く、ｐ型ＩｎＧａＡｓ層１
１４より低い位置に位置する。図２４（Ｃ）の平坦化工
程の結果、前記ＩｎＰ層１１６は前記メサストライプ１
１１Ｍを隔ててＩｎＰ領域１１６1とＩｎＰ領域１１６2
とに分かれる。このように、図２４（Ａ）〜図２４
（Ｃ）の工程は、図２２（Ａ）〜（Ｃ）の工程にそれぞ
れ対応している。
【００７９】次に図２５（Ｄ）の工程において、図２４
（Ｃ）の構図上にＭＯＶＰＥ法によりｎ型ＩｎＰ層１１
７Ｂおよびｐ型ＩｎＰ埋込層１１８Ｂを順次成長する。
その際、前記ｎ型ＩｎＰ層１１７Ｂの最も低い部分が前
記ｐ型ＩｎＧａＡｓ層１１４の下面よりも低く、また前
記ｐ型ＩｎＰ層１１８Ｂの最も低い部分が前記ＩｎＧａ
Ａｓ層１１４よりも高くなる様に、ＩｎＰ層１１７Ｂお
よび１１８Ｂの厚さを設定する。
（Ｃ）の構図上にＭＯＶＰＥ法によりｎ型ＩｎＰ層１１
７Ｂおよびｐ型ＩｎＰ埋込層１１８Ｂを順次成長する。
その際、前記ｎ型ＩｎＰ層１１７Ｂの最も低い部分が前
記ｐ型ＩｎＧａＡｓ層１１４の下面よりも低く、また前
記ｐ型ＩｎＰ層１１８Ｂの最も低い部分が前記ＩｎＧａ
Ａｓ層１１４よりも高くなる様に、ＩｎＰ層１１７Ｂお
よび１１８Ｂの厚さを設定する。
【００８０】次に図２５（Ｅ）の工程において、前記Ｉ
ｎＰ層１１８Ｂおよび１１７Ｂを、塩酸と酢酸と水の混
合液よりなるエッチャントを使ったウェットエッチング
によりエッチングする。かかるウェットエッチング工程
の際、前記ＩｎＧａＡｓ層１１４はエッチングマスクと
して作用し、前記ｐ型ＩｎＰ層１１８Ｂおよびｎ型Ｉｎ
Ｐ層１１７Ｂの表面が平坦化する。
ｎＰ層１１８Ｂおよび１１７Ｂを、塩酸と酢酸と水の混
合液よりなるエッチャントを使ったウェットエッチング
によりエッチングする。かかるウェットエッチング工程
の際、前記ＩｎＧａＡｓ層１１４はエッチングマスクと
して作用し、前記ｐ型ＩｎＰ層１１８Ｂおよびｎ型Ｉｎ
Ｐ層１１７Ｂの表面が平坦化する。
【００８１】次に図２５（Ｆ）の工程において前記Ｉｎ
ＧａＡｓ層１１４を弗化水素酸と硝酸の混合液でエッチ
ング除去し、最後に図２６（Ｇ）の工程において、図２
５（Ｆ）の構造上にＭＯＶＰＥ法によりｐ型ＩｎＰクラ
ッド層１１９とｐ型ＩｎＧａＡｓコンタクト層１２０と
を順次結晶成長する。
ＧａＡｓ層１１４を弗化水素酸と硝酸の混合液でエッチ
ング除去し、最後に図２６（Ｇ）の工程において、図２
５（Ｆ）の構造上にＭＯＶＰＥ法によりｐ型ＩｎＰクラ
ッド層１１９とｐ型ＩｎＧａＡｓコンタクト層１２０と
を順次結晶成長する。
【００８２】本実施例の方法でも、図２４（Ｂ）の工程
において前記ｎ型ＩｎＰ埋込層１１６の厚さを制御する
ことで、前記ｎ型ＩｎＰ埋込層１１７下面の位置が制御
できる。 ［実施例６］次に本発明の第６実施例によるｐｎ埋込構
造を有するレーザダイオードの製造方法を図２７（Ａ）
〜（Ｃ）および図２８（Ｄ）を参照しながら説明する。
ただし図中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
において前記ｎ型ＩｎＰ埋込層１１６の厚さを制御する
ことで、前記ｎ型ＩｎＰ埋込層１１７下面の位置が制御
できる。 ［実施例６］次に本発明の第６実施例によるｐｎ埋込構
造を有するレーザダイオードの製造方法を図２７（Ａ）
〜（Ｃ）および図２８（Ｄ）を参照しながら説明する。
ただし図中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
【００８３】図２７（Ａ）を参照するに、図２０（Ａ）
の工程と同様にして前記ｎ型ＩｎＰ基板１１１上にＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸活性層１１２
とｐ型ＩｎＰクラッド層１１３とｐ型ＩｎＧａＡｓコン
タクト層１１４とを含むメサストライプ１１１Ｍを、Ｓ
ｉＯ2膜１１５をマスクに使ったドライエッチングによ
り形成する。
の工程と同様にして前記ｎ型ＩｎＰ基板１１１上にＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸活性層１１２
とｐ型ＩｎＰクラッド層１１３とｐ型ＩｎＧａＡｓコン
タクト層１１４とを含むメサストライプ１１１Ｍを、Ｓ
ｉＯ2膜１１５をマスクに使ったドライエッチングによ
り形成する。
【００８４】次に図２７（Ｂ）の工程において、前記メ
サストライプ１１１Ｍ上に前記ＳｉＯ2膜１１５を残し
た状態で、ＭＯＶＰＥ法によりｐ型ＩｎＰ埋込層１１
６、ｎ型ＩｎＰ埋込層１１７およびｐ型ＩｎＰ層１１８
を順次成長する。図２７（Ｂ）のＭＯＶＰＥ工程は、典
型的には成長温度を５５０°Ｃ、成長圧力を０．１気圧
に設定し、ＩＩＩ族原料、Ｖ族原料、およびｐ型および
ｎ型ドーパント原料としてそれぞれＴＭＩｎ、ＰＨ3、
ＤＭＺｎ、ＳｉＨ4を使用するとともに、塩化メチルＣ
Ｈ3Ｃｌを１０ＣＣＭ添加して実行される。かかる低温
成長と塩素系ガスの添加を組み合わせることにより、各
埋込層はメサ側面への遭い上がり成長が抑制され、メサ
底面からほぼ＜１００＞方向に成長する。
サストライプ１１１Ｍ上に前記ＳｉＯ2膜１１５を残し
た状態で、ＭＯＶＰＥ法によりｐ型ＩｎＰ埋込層１１
６、ｎ型ＩｎＰ埋込層１１７およびｐ型ＩｎＰ層１１８
を順次成長する。図２７（Ｂ）のＭＯＶＰＥ工程は、典
型的には成長温度を５５０°Ｃ、成長圧力を０．１気圧
に設定し、ＩＩＩ族原料、Ｖ族原料、およびｐ型および
ｎ型ドーパント原料としてそれぞれＴＭＩｎ、ＰＨ3、
ＤＭＺｎ、ＳｉＨ4を使用するとともに、塩化メチルＣ
Ｈ3Ｃｌを１０ＣＣＭ添加して実行される。かかる低温
成長と塩素系ガスの添加を組み合わせることにより、各
埋込層はメサ側面への遭い上がり成長が抑制され、メサ
底面からほぼ＜１００＞方向に成長する。
【００８５】図２７（Ｂ）の工程において各埋込層は、
前記ｎ型ＩｎＰ層１１７の下面が前記メサストライプ１
１１Ｍと接する位置において活性層１１２の上面よりも
高くなるように、また前記ｎ型ＩｎＰ層１１７の上面が
前記メサストライプ１１１Ｍと接する位置において前記
ｐ型ＩｎＧａＡｓコンタクト層１１４の下面よりも低く
なるように、前記ｐ型ＩｎＰ層１１６およびｎ型ＩｎＰ
層１１７の厚さを制御する。
前記ｎ型ＩｎＰ層１１７の下面が前記メサストライプ１
１１Ｍと接する位置において活性層１１２の上面よりも
高くなるように、また前記ｎ型ＩｎＰ層１１７の上面が
前記メサストライプ１１１Ｍと接する位置において前記
ｐ型ＩｎＧａＡｓコンタクト層１１４の下面よりも低く
なるように、前記ｐ型ＩｎＰ層１１６およびｎ型ＩｎＰ
層１１７の厚さを制御する。
【００８６】次に図２７（Ｃ）の工程において図２７
（Ｂ）の構造を、前記ＳｉＯ2膜１１５をマスクとし
て、塩酸と酢酸と水の混合液よりなるエッチャントを使
ったウェットエッチングによりエッチングする。その結
果、前記ｐ型ＩｎＰ層１１８は平坦化され、前記ＩｎＧ
ａＡｓクラッド層１１４の上面に一致した平坦化面が得
られる。
（Ｂ）の構造を、前記ＳｉＯ2膜１１５をマスクとし
て、塩酸と酢酸と水の混合液よりなるエッチャントを使
ったウェットエッチングによりエッチングする。その結
果、前記ｐ型ＩｎＰ層１１８は平坦化され、前記ＩｎＧ
ａＡｓクラッド層１１４の上面に一致した平坦化面が得
られる。
【００８７】次に図２８（Ｄ）の工程において、前記Ｓ
ｉＯ2膜１１５を弗化水素酸と過酸化水素水の混合液で
エッチング除去する。
ｉＯ2膜１１５を弗化水素酸と過酸化水素水の混合液で
エッチング除去する。
【００８８】本実施例では１回の埋込成長で平坦な成長
表面を得ることができ、レーザダイオードの製造工程を
大幅に簡略化できる。 ［実施例７］次に本発明の第７実施例によるリッジ構造
を有するレーザダイオードの製造方法を、図２９（Ａ）
〜図３０（Ｅ）を参照しながら説明する。
表面を得ることができ、レーザダイオードの製造工程を
大幅に簡略化できる。 ［実施例７］次に本発明の第７実施例によるリッジ構造
を有するレーザダイオードの製造方法を、図２９（Ａ）
〜図３０（Ｅ）を参照しながら説明する。
【００８９】図２９（Ａ）を参照するに、ｎ型ＩｎＰ基
板１２１上にはＩｎＧａＡｓ／ＩｎＧａＡｓＰ多重量子
井戸活性層１２２と、ｐ型ＩｎＰクラッド層１２３と、
ｐ型ＩｎＧａＡｓコンタクト層１２４と、ＳｉＯ2膜１
２５とを順次積層した半導体積層構造が形成され、さら
にこれを前記ＳｉＯ2膜１２５をマスクとしたドライエ
ッチングによりパターニングすることにより、前記クラ
ッド層１２３上にリッジストライプ１２３Ｍが形成され
る。さらに図２９（Ａ）の工程では、前記ＳｉＯ2膜１
２５は弗化水素酸でエッチング除去されている。
板１２１上にはＩｎＧａＡｓ／ＩｎＧａＡｓＰ多重量子
井戸活性層１２２と、ｐ型ＩｎＰクラッド層１２３と、
ｐ型ＩｎＧａＡｓコンタクト層１２４と、ＳｉＯ2膜１
２５とを順次積層した半導体積層構造が形成され、さら
にこれを前記ＳｉＯ2膜１２５をマスクとしたドライエ
ッチングによりパターニングすることにより、前記クラ
ッド層１２３上にリッジストライプ１２３Ｍが形成され
る。さらに図２９（Ａ）の工程では、前記ＳｉＯ2膜１
２５は弗化水素酸でエッチング除去されている。
【００９０】次に図２９（Ｂ）の工程においてＭＯＶＰ
Ｅ法により、図２９（Ａ）の構造上にｎ型ＩｎＰ層１２
６を結晶成長する。その際、前記ｎ型ＩｎＰ層１２６の
厚さを、前記ＩｎＰ層１２６の上面が前記ｐ型ＩｎＧａ
Ａｓ層１２４の下面よりも低くなるように設定する。
Ｅ法により、図２９（Ａ）の構造上にｎ型ＩｎＰ層１２
６を結晶成長する。その際、前記ｎ型ＩｎＰ層１２６の
厚さを、前記ＩｎＰ層１２６の上面が前記ｐ型ＩｎＧａ
Ａｓ層１２４の下面よりも低くなるように設定する。
【００９１】次に図２９（Ｃ）の工程において図２９
（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを、前記Ｉｎ
ＧａＡｓコンタクト層１２４をマスクとして実行し、前
記ｎ型ＩｎＰ層１２６の表面を平坦化する。かかる平坦
化の結果、前記ｎ型ＩｎＰ層１２６の上面の位置は、前
記ｐ型ＩｎＧａＡｓ層１２４の下面の位置よりも低くな
る。
（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを、前記Ｉｎ
ＧａＡｓコンタクト層１２４をマスクとして実行し、前
記ｎ型ＩｎＰ層１２６の表面を平坦化する。かかる平坦
化の結果、前記ｎ型ＩｎＰ層１２６の上面の位置は、前
記ｐ型ＩｎＧａＡｓ層１２４の下面の位置よりも低くな
る。
【００９２】次に図３０（Ｄ）の工程において図２９
（Ｃ）の構造上にＭＯＶＰＥ法により、ｐ型ＩｎＰ層１
２７を、前記ｐ型ＩｎＰ層１２７の上面その最低領域に
おいても前記ｐ型ＩｎＧａＡｓ層１２４の上面よりも高
くなるような厚さに形成する。
（Ｃ）の構造上にＭＯＶＰＥ法により、ｐ型ＩｎＰ層１
２７を、前記ｐ型ＩｎＰ層１２７の上面その最低領域に
おいても前記ｐ型ＩｎＧａＡｓ層１２４の上面よりも高
くなるような厚さに形成する。
【００９３】最後に図３０（Ｅ）の工程において図３０
（Ｄ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを、前記Ｉｎ
ＧａＡｓコンタクト層１２４をマスクに実行し、前記Ｉ
ｎＰ層１２７を平坦化する。かかる平坦化の結果、前記
ｐ型ＩｎＰ層１２７は前記ＩｎＧｓＡｓコンタクト層１
２４の表面に一致する表面を有する。
（Ｄ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを、前記Ｉｎ
ＧａＡｓコンタクト層１２４をマスクに実行し、前記Ｉ
ｎＰ層１２７を平坦化する。かかる平坦化の結果、前記
ｐ型ＩｎＰ層１２７は前記ＩｎＧｓＡｓコンタクト層１
２４の表面に一致する表面を有する。
【００９４】かかるリッジ構造を有するレーザダイオー
ドにおいても、効果的な電流狭窄を実現する為には、前
記ｎ型ＩｎＰ埋込層１２６の表面位置を注意深く制御し
なければならない。例えば前記ｎ型ＩｎＰ層１２６とｐ
型ＩｎＧａＡｓコンタクト層１２４との間の間隔が広い
場合は、この間隔が電流リークパスとして作用する。本
実施例の方法では、図２９（Ｂ）の工程において前記ｎ
型ＩｎＰ埋込層１２６の厚さを制御するだけで、所望の
効果的な電流狭搾が実現される。 ［実施例８］次に本発明の８実施例によるリッジ構造を
有するレーザダイオードの製造方法を、図３１（Ａ）〜
図３２（Ｆ）を参照しながら説明する。ただし図中、先
に説明した部分には同一の参照符号を付し、説明を省略
する。
ドにおいても、効果的な電流狭窄を実現する為には、前
記ｎ型ＩｎＰ埋込層１２６の表面位置を注意深く制御し
なければならない。例えば前記ｎ型ＩｎＰ層１２６とｐ
型ＩｎＧａＡｓコンタクト層１２４との間の間隔が広い
場合は、この間隔が電流リークパスとして作用する。本
実施例の方法では、図２９（Ｂ）の工程において前記ｎ
型ＩｎＰ埋込層１２６の厚さを制御するだけで、所望の
効果的な電流狭搾が実現される。 ［実施例８］次に本発明の８実施例によるリッジ構造を
有するレーザダイオードの製造方法を、図３１（Ａ）〜
図３２（Ｆ）を参照しながら説明する。ただし図中、先
に説明した部分には同一の参照符号を付し、説明を省略
する。
【００９５】図３１（Ａ）を参照するに、前記ｎ型Ｉｎ
Ｐ基板１２１上には先の図２９（Ａ）の工程と同様にＩ
ｎＧａＡｓ／ＩｎＧａＡｓＰ多重量子井戸活性層１２２
と、ｐ型ＩｎＰクラッド層１２３と、ｐ型ＩｎＧａＡｓ
コンタクト層１２４と、ＳｉＯ2膜１２５とを順次積層
した半導体積層構造が形成され、さらにこれを前記Ｓｉ
Ｏ2膜１２５をマスクとしたドライエッチングによりパ
ターニングすることにより、前記クラッド層１２３上に
リッジストライプ１２３Ｍが形成されている。
Ｐ基板１２１上には先の図２９（Ａ）の工程と同様にＩ
ｎＧａＡｓ／ＩｎＧａＡｓＰ多重量子井戸活性層１２２
と、ｐ型ＩｎＰクラッド層１２３と、ｐ型ＩｎＧａＡｓ
コンタクト層１２４と、ＳｉＯ2膜１２５とを順次積層
した半導体積層構造が形成され、さらにこれを前記Ｓｉ
Ｏ2膜１２５をマスクとしたドライエッチングによりパ
ターニングすることにより、前記クラッド層１２３上に
リッジストライプ１２３Ｍが形成されている。
【００９６】次に図３１（Ｂ）の工程において図３１
（Ａ）の構造上に、前記ＳｉＯ2膜１２５を選択成長マ
スクとして残した状態でＭＯＶＰＥ法により、ｎ型Ｉｎ
Ｐ層１２６を、前記ｎ型ＩｎＰ層１２６の上面が前記ｐ
型ＩｎＧａＡｓコンタクト層１２４の下面よりも低くな
るような厚さで形成する。
（Ａ）の構造上に、前記ＳｉＯ2膜１２５を選択成長マ
スクとして残した状態でＭＯＶＰＥ法により、ｎ型Ｉｎ
Ｐ層１２６を、前記ｎ型ＩｎＰ層１２６の上面が前記ｐ
型ＩｎＧａＡｓコンタクト層１２４の下面よりも低くな
るような厚さで形成する。
【００９７】次に図３１（Ｃ）の工程において図３１
（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを実行し、前
記ＩｎＰ層１２６を平坦化する。このように平坦化され
たＩｎＰ層１２６は、前記ｐ型ＩｎＧａＡｓ層１２４よ
りも低い位置に平坦化面を有する。
（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを実行し、前
記ＩｎＰ層１２６を平坦化する。このように平坦化され
たＩｎＰ層１２６は、前記ｐ型ＩｎＧａＡｓ層１２４よ
りも低い位置に平坦化面を有する。
【００９８】次に図３２（Ｄ）の工程において図３１
（Ｃ）の構造上に、前記ＳｉＯ2膜１２５を選択成長マ
スクとして残したまま、ＭＯＶＰＥ法により、ｐ型Ｉｎ
Ｐ層１２７を、前記ｐ型ＩｎＰ層１２７の上面が最も低
い領域においても前記ｐ型ＩｎＧａＡｓコンタクト層１
２４の高さよりも高くなるような厚さで成長する。
（Ｃ）の構造上に、前記ＳｉＯ2膜１２５を選択成長マ
スクとして残したまま、ＭＯＶＰＥ法により、ｐ型Ｉｎ
Ｐ層１２７を、前記ｐ型ＩｎＰ層１２７の上面が最も低
い領域においても前記ｐ型ＩｎＧａＡｓコンタクト層１
２４の高さよりも高くなるような厚さで成長する。
【００９９】次に図３２（Ｅ）の工程において図３２
（Ｄ）の構造に対し、塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを実行し、前
記ｐ型ＩｎＰ層１２７を平坦化する。図３２（Ｅ）の平
坦化工程は前記コンタクト層１２４上に前記ＳｉＯ2膜
１２５を残した状態で実行され、その結果、前記ｐ型Ｉ
ｎＰ層１２７の平坦化面の高さは、前記コンタクト層１
２４の上面の高さに一致する。
（Ｄ）の構造に対し、塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを実行し、前
記ｐ型ＩｎＰ層１２７を平坦化する。図３２（Ｅ）の平
坦化工程は前記コンタクト層１２４上に前記ＳｉＯ2膜
１２５を残した状態で実行され、その結果、前記ｐ型Ｉ
ｎＰ層１２７の平坦化面の高さは、前記コンタクト層１
２４の上面の高さに一致する。
【０１００】最後に図３２（Ｆ）の工程において前記Ｓ
ｉＯ2膜１２５を弗化水素酸と過酸化水素水の混合液で
エッチング除去する。 ［実施例９］次に、本発明の第９実施例による分岐を有
する光導波路の製造方法を、図３３（Ａ）〜図３４
（Ｅ）を参照しながら説明する。
ｉＯ2膜１２５を弗化水素酸と過酸化水素水の混合液で
エッチング除去する。 ［実施例９］次に、本発明の第９実施例による分岐を有
する光導波路の製造方法を、図３３（Ａ）〜図３４
（Ｅ）を参照しながら説明する。
【０１０１】図３３（Ａ）を参照するに、ｎ型ＩｎＰ基
板２０１上にはＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量
子井戸層２０２とＩｎＰクラッド層２０３とが積層され
ており、Ｙ字型に分岐したＳｉＯ2パターン２０５をマ
スクに、前記ＩｎＰ基板２０１に達するドライエッチン
グを行うことにより、前記基板２０１上には前記ＳｉＯ
2パターン２０４に対応したＹ字型のメサストライプ２
０１Ｍが形成されている。
板２０１上にはＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量
子井戸層２０２とＩｎＰクラッド層２０３とが積層され
ており、Ｙ字型に分岐したＳｉＯ2パターン２０５をマ
スクに、前記ＩｎＰ基板２０１に達するドライエッチン
グを行うことにより、前記基板２０１上には前記ＳｉＯ
2パターン２０４に対応したＹ字型のメサストライプ２
０１Ｍが形成されている。
【０１０２】次に図３３（Ｂ）の工程において図３３
（Ａ）の構造上に、前記ＳｉＯ2パターン２０５を選択
成長マスクとして残した状態で、ＦｅドープＩｎＰ埋込
層２０６を、前記ＦｅドープＩｎＰ層２０６の最も低い
表面部分が前記メサストライプ２０１Ｍ中のクラッド層
２０３の上面よりも高くなるような厚さに、ＭＯＶＰＥ
法により形成する。図３３（Ｂ）の工程の結果、前記Ｆ
ｅドープＩｎＰ埋込層２０６は前記ＩｎＰ基板２０１上
に、前記Ｙ字型メサストライプ２０１Ｍを側方から挟持
するように形成される。
（Ａ）の構造上に、前記ＳｉＯ2パターン２０５を選択
成長マスクとして残した状態で、ＦｅドープＩｎＰ埋込
層２０６を、前記ＦｅドープＩｎＰ層２０６の最も低い
表面部分が前記メサストライプ２０１Ｍ中のクラッド層
２０３の上面よりも高くなるような厚さに、ＭＯＶＰＥ
法により形成する。図３３（Ｂ）の工程の結果、前記Ｆ
ｅドープＩｎＰ埋込層２０６は前記ＩｎＰ基板２０１上
に、前記Ｙ字型メサストライプ２０１Ｍを側方から挟持
するように形成される。
【０１０３】次に図３３（Ｃ）の工程において図３３
（Ｂ）の構造を、塩酸と酢酸と水の混合液よりなるエッ
チャントを使ったウェットエッチングによりエッチング
し、前記ＦｅドープＩｎＰ埋込層２０６の表面を、前記
メサストライプ２０１Ｍ最上部のＩｎＰクラッド層２０
３の上面と一致するように平坦化する。
（Ｂ）の構造を、塩酸と酢酸と水の混合液よりなるエッ
チャントを使ったウェットエッチングによりエッチング
し、前記ＦｅドープＩｎＰ埋込層２０６の表面を、前記
メサストライプ２０１Ｍ最上部のＩｎＰクラッド層２０
３の上面と一致するように平坦化する。
【０１０４】次に図３４（Ｄ）の工程で前記ＳｉＯ2膜
２０５を弗化水素酸と過酸化水素水の混合液でエッチン
グ除去し、最後に図３４（Ｅ）の工程で、図３４（Ｄ）
の構造上にＭＯＶＰＥ法によりＦｅドープＩｎＰ層２０
７を成長する。その際、図３４（Ｄ）の工程で前記Ｉｎ
Ｐクラッド層２０５とＩｎＧａＡｓ層２０４とが（１０
０）面よりなる平坦面を形成しているため、前記Ｆｅド
ープＩｎＰ層２０７表面も平坦化されている。
２０５を弗化水素酸と過酸化水素水の混合液でエッチン
グ除去し、最後に図３４（Ｅ）の工程で、図３４（Ｄ）
の構造上にＭＯＶＰＥ法によりＦｅドープＩｎＰ層２０
７を成長する。その際、図３４（Ｄ）の工程で前記Ｉｎ
Ｐクラッド層２０５とＩｎＧａＡｓ層２０４とが（１０
０）面よりなる平坦面を形成しているため、前記Ｆｅド
ープＩｎＰ層２０７表面も平坦化されている。
【０１０５】先に図３で説明したように、従来の工程で
は分岐点を有するストライプの周囲にＩｎＰ埋込層を成
長する場合には、埋込ＩｎＰ層が分岐部分でマスク上に
オーバーハングすることがある。これに対し、本実施例
では図３３（Ｃ）の工程で前記ＩｎＰ埋込層２０６をウ
ェットエッチングすることにより、かかるオーバーハン
グ部分を除去することができ、その結果図３４（Ｅ）の
工程においてＩｎＰ層２０７を堆積しても空洞が生るこ
とがない。 ［実施例１０］次に、本発明の第１０実施例による分岐
点を有しＢＨ埋込構造を有する光導波路の製造工程を、
図３５（Ａ）〜（Ｃ）を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
は分岐点を有するストライプの周囲にＩｎＰ埋込層を成
長する場合には、埋込ＩｎＰ層が分岐部分でマスク上に
オーバーハングすることがある。これに対し、本実施例
では図３３（Ｃ）の工程で前記ＩｎＰ埋込層２０６をウ
ェットエッチングすることにより、かかるオーバーハン
グ部分を除去することができ、その結果図３４（Ｅ）の
工程においてＩｎＰ層２０７を堆積しても空洞が生るこ
とがない。 ［実施例１０］次に、本発明の第１０実施例による分岐
点を有しＢＨ埋込構造を有する光導波路の製造工程を、
図３５（Ａ）〜（Ｃ）を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
【０１０６】図３５（Ａ）を参照するに、前記ｎ型Ｉｎ
Ｐ基板２０１上には前記ＩｎＧａＡｓＰ／ＩｎＧａＡｓ
Ｐ多重量子井戸層２０２とＩｎＰクラッド層２０３、お
よびＩｎＧａＡｓ層２０４が順次積層され、さらに図示
していないＳｉＯ2パターン２０５を使ったドライエッ
チングを行うことにより、Ｙ型メサストライプ２０１Ｍ
が形成される。図３５（Ａ）の工程では、前記メサスト
ライプの形成後、前記ＳｉＯ2膜２０５を弗化水素酸で
エッチング除去している。
Ｐ基板２０１上には前記ＩｎＧａＡｓＰ／ＩｎＧａＡｓ
Ｐ多重量子井戸層２０２とＩｎＰクラッド層２０３、お
よびＩｎＧａＡｓ層２０４が順次積層され、さらに図示
していないＳｉＯ2パターン２０５を使ったドライエッ
チングを行うことにより、Ｙ型メサストライプ２０１Ｍ
が形成される。図３５（Ａ）の工程では、前記メサスト
ライプの形成後、前記ＳｉＯ2膜２０５を弗化水素酸で
エッチング除去している。
【０１０７】次に図３５（Ｂ）の工程において、図３５
（Ａ）の構造上にＭＯＶＰＥ法により、前記Ｆｅドープ
ＩｎＰ埋込層２０６を、前記ＦｅドープＩｎＰ層２０６
の最も低い表面部分が前記ｐ型ＩｎＧａＡｓ層２０４の
上面よりも高くなるような厚さに形成する。このように
して形成されたＩｎＰ埋込層２０６は、その表面に、下
地となるＹ字型ストライプパターン２０１Ｍの形状を反
映した凹凸を有する。
（Ａ）の構造上にＭＯＶＰＥ法により、前記Ｆｅドープ
ＩｎＰ埋込層２０６を、前記ＦｅドープＩｎＰ層２０６
の最も低い表面部分が前記ｐ型ＩｎＧａＡｓ層２０４の
上面よりも高くなるような厚さに形成する。このように
して形成されたＩｎＰ埋込層２０６は、その表面に、下
地となるＹ字型ストライプパターン２０１Ｍの形状を反
映した凹凸を有する。
【０１０８】最後に図３５（Ｃ）の工程において、図３
５（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりな
るエッチャントを使ったウェットエッチングを行い、前
記ＩｎＰ埋込層２０６を平坦化する。
５（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりな
るエッチャントを使ったウェットエッチングを行い、前
記ＩｎＰ埋込層２０６を平坦化する。
【０１０９】図３５（Ｃ）の平坦化工程においては前記
ｐ型ＩｎＧａＡｓ層２０４がエッチングマスクとして作
用し、その結果、前記ＦｅドープＩｎＰ２０６は、前記
ＩｎＧａＡｓ層２０４の表面と実質的に一致する表面を
有する。従って、図３５（Ｃ）以降の工程において図３
５（Ｃ）の構造上に別の半導体層や電極パターンを形成
する場合にも、平坦面上への形成となるため問題が生じ
ない。 ［実施例１１］次に、本発明の第１１実施例による、活
性層の選択成長工程を含む半導体装置の製造方法を、図
３６（Ａ）〜３６（Ｃ）を参照しながら説明する。
ｐ型ＩｎＧａＡｓ層２０４がエッチングマスクとして作
用し、その結果、前記ＦｅドープＩｎＰ２０６は、前記
ＩｎＧａＡｓ層２０４の表面と実質的に一致する表面を
有する。従って、図３５（Ｃ）以降の工程において図３
５（Ｃ）の構造上に別の半導体層や電極パターンを形成
する場合にも、平坦面上への形成となるため問題が生じ
ない。 ［実施例１１］次に、本発明の第１１実施例による、活
性層の選択成長工程を含む半導体装置の製造方法を、図
３６（Ａ）〜３６（Ｃ）を参照しながら説明する。
【０１１０】図３６（Ａ）を参照するに、ｎ型ＩｎＰ基
板２１１の表面に＜０−１１＞方向に延在する基板領域
を露出するＳｉＯ2膜パターン２１２が、前記＜０−１
１＞方向に幅が変化するように形成されている。
板２１１の表面に＜０−１１＞方向に延在する基板領域
を露出するＳｉＯ2膜パターン２１２が、前記＜０−１
１＞方向に幅が変化するように形成されている。
【０１１１】次に図３６（Ｂ）の工程において前記Ｉｎ
Ｐ基板２１１上に前記ＳｉＯ2膜パターン２１２をマス
クとしたＭＯＶＰＥ法によりｎ型ＩｎＰ層２１３とＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２１４とｐ
型ＩｎＰクラッド層２１５とを順次堆積する。かかるＳ
ｉＯ2膜パターン２１２をマスクとした気相成長では、
半導体層の成長が生じないＳｉＯ2膜パターン２１２上
で原料濃度が増加し、その結果ＳｉＯ2膜パターン２１
２が途切れている前記＜０−１１＞方向に延在する基板
領域に原料が過剰に供給される。かかる原料の過剰供給
は、ＳｉＯ2膜の被覆率、すなわち前記ＳｉＯ2膜パター
ン２１２の幅に依存し、前記幅が広いほど過剰供給され
る原料か増加し、半導体層２１３から２１５の厚さが増
加する。前記ＳｉＯ2膜パターン２１２の幅は＜０−１
１＞方向に変化するため、前記＜０−１１＞方向に前記
半導体層２１３〜２１５の厚さが変化する。
Ｐ基板２１１上に前記ＳｉＯ2膜パターン２１２をマス
クとしたＭＯＶＰＥ法によりｎ型ＩｎＰ層２１３とＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２１４とｐ
型ＩｎＰクラッド層２１５とを順次堆積する。かかるＳ
ｉＯ2膜パターン２１２をマスクとした気相成長では、
半導体層の成長が生じないＳｉＯ2膜パターン２１２上
で原料濃度が増加し、その結果ＳｉＯ2膜パターン２１
２が途切れている前記＜０−１１＞方向に延在する基板
領域に原料が過剰に供給される。かかる原料の過剰供給
は、ＳｉＯ2膜の被覆率、すなわち前記ＳｉＯ2膜パター
ン２１２の幅に依存し、前記幅が広いほど過剰供給され
る原料か増加し、半導体層２１３から２１５の厚さが増
加する。前記ＳｉＯ2膜パターン２１２の幅は＜０−１
１＞方向に変化するため、前記＜０−１１＞方向に前記
半導体層２１３〜２１５の厚さが変化する。
【０１１２】最後に図３６（Ｃ）の工程において塩酸と
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングを図３６（Ｂ）の工程に対して適用するこ
とにより、前記ｐ型ＩｎＰ層２１５を平坦化する。その
際、前記ｐ型ＩｎＰ層２１５はその上面の最も低い表面
部分に対応した高さにおいて平坦化される。
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングを図３６（Ｂ）の工程に対して適用するこ
とにより、前記ｐ型ＩｎＰ層２１５を平坦化する。その
際、前記ｐ型ＩｎＰ層２１５はその上面の最も低い表面
部分に対応した高さにおいて平坦化される。
【０１１３】このような活性層２１４を含む選択成長で
段差構造が生じた場合、後工程の電流狭窄埋込成長工程
あるいは電極形成工程において問題が生じるが、本実施
例によればかかる段差構造を容易に平坦化することが可
能なため、かかる不都合を回避することが可能である。 ［実施例１２］次に、活性層の選択成長工程を含む本発
明の第１２実施例による半導体装置の製造工程を、図３
７（Ａ）〜図３８（Ｅ）を参照しながら説明する。ただ
し図中、先に説明した部分に対応する部分には同一の参
照符号を付し、説明を省略する。
段差構造が生じた場合、後工程の電流狭窄埋込成長工程
あるいは電極形成工程において問題が生じるが、本実施
例によればかかる段差構造を容易に平坦化することが可
能なため、かかる不都合を回避することが可能である。 ［実施例１２］次に、活性層の選択成長工程を含む本発
明の第１２実施例による半導体装置の製造工程を、図３
７（Ａ）〜図３８（Ｅ）を参照しながら説明する。ただ
し図中、先に説明した部分に対応する部分には同一の参
照符号を付し、説明を省略する。
【０１１４】図３７（Ａ）を参照するに、本実施例では
前記ＩｎＰ基板２１１上に図３６（Ａ）の工程と同様に
前記ＳｉＯ2膜パターン２１２を、基板２１１を露出す
る開口部に沿ってパターン２１２の幅が変化するように
形成し、次いで図３７（Ｂ）の工程において前記ＩｎＰ
基板２１１を前記ＳｉＯ2膜パターン２１２をマスクに
ドライエッチングし、ＩｎＰ基板２１１表面に深さが約
１μｍの溝２１１Ａを形成する。
前記ＩｎＰ基板２１１上に図３６（Ａ）の工程と同様に
前記ＳｉＯ2膜パターン２１２を、基板２１１を露出す
る開口部に沿ってパターン２１２の幅が変化するように
形成し、次いで図３７（Ｂ）の工程において前記ＩｎＰ
基板２１１を前記ＳｉＯ2膜パターン２１２をマスクに
ドライエッチングし、ＩｎＰ基板２１１表面に深さが約
１μｍの溝２１１Ａを形成する。
【０１１５】次に図３７（Ｃ）の工程において図３７
（Ｂ）の構造上にＭＯＶＰＥ法により、前記ＩｎＧａＡ
ｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２１３およびｐ型
ＩｎＰクラッド層２１４を、前記溝２１１Ａを埋めるよ
うに形成する。その際、前記ｐ型ＩｎＰクラッド層２１
４の厚さを、前記ＩｎＰクラッド層２１４の上面の最も
低い表面部分が前記ｎ−ＩｎＰ基板２１１の表面より高
くなるように設定しておく。前記ＳｉＯ2マスク２１２
は前記＜０−１１＞方向に沿って幅を変化させるため、
前記ＩｎＰクラッド層２１４には前記＜０−１１＞方向
に、膜厚の変調が生じる。
（Ｂ）の構造上にＭＯＶＰＥ法により、前記ＩｎＧａＡ
ｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２１３およびｐ型
ＩｎＰクラッド層２１４を、前記溝２１１Ａを埋めるよ
うに形成する。その際、前記ｐ型ＩｎＰクラッド層２１
４の厚さを、前記ＩｎＰクラッド層２１４の上面の最も
低い表面部分が前記ｎ−ＩｎＰ基板２１１の表面より高
くなるように設定しておく。前記ＳｉＯ2マスク２１２
は前記＜０−１１＞方向に沿って幅を変化させるため、
前記ＩｎＰクラッド層２１４には前記＜０−１１＞方向
に、膜厚の変調が生じる。
【０１１６】次に図３８（Ｄ）の工程において前記Ｓｉ
Ｏ2膜パターン２１２を弗化水素酸と過酸化水素水の混
合液でエッチング除去し、最後に図３８（Ｅ）の工程で
図３８（Ｄ）の構造に対して塩酸と酢酸と水の混合液よ
りなるエッチャントを使ったウェットエッチングを実行
する。
Ｏ2膜パターン２１２を弗化水素酸と過酸化水素水の混
合液でエッチング除去し、最後に図３８（Ｅ）の工程で
図３８（Ｄ）の構造に対して塩酸と酢酸と水の混合液よ
りなるエッチャントを使ったウェットエッチングを実行
する。
【０１１７】かかるウェットエッチングの結果、前記Ｉ
ｎＰクラッド層２１４は平坦化され、前記クラッド層２
１４の上面として、前記ＩｎＰ基板２１１と一致する平
坦面が得られる。 ［実施例１３］次に本発明の第１３実施例による多層光
導波路の製造方法を、図３９（Ａ）〜図４１（Ｇ）を参
照しながら説明する。ただし図３９（Ａ）〜４１（Ｇ）
中、先に説明した部分には同一の参照符号を付し、説明
を省略する。
ｎＰクラッド層２１４は平坦化され、前記クラッド層２
１４の上面として、前記ＩｎＰ基板２１１と一致する平
坦面が得られる。 ［実施例１３］次に本発明の第１３実施例による多層光
導波路の製造方法を、図３９（Ａ）〜図４１（Ｇ）を参
照しながら説明する。ただし図３９（Ａ）〜４１（Ｇ）
中、先に説明した部分には同一の参照符号を付し、説明
を省略する。
【０１１８】図３９（Ａ）を参照するに、ｎ型ＩｎＰ基
板２２１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子
井戸層２２２とＩｎＰクラッド層２２３を順次積層した
後、ＳｉＯ2膜パターン２２５をマスクとしたドライエ
ッチングにより第１の導波路メサストライプパターン２
１２Ｍを形成する。図３９（Ａ）の例では、前記第１の
導波路メサストライプパターン２１２ＭはＹ字型に分岐
した形状を有する。
板２２１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子
井戸層２２２とＩｎＰクラッド層２２３を順次積層した
後、ＳｉＯ2膜パターン２２５をマスクとしたドライエ
ッチングにより第１の導波路メサストライプパターン２
１２Ｍを形成する。図３９（Ａ）の例では、前記第１の
導波路メサストライプパターン２１２ＭはＹ字型に分岐
した形状を有する。
【０１１９】次に図３９（Ｂ）の工程において図３９
（Ａ）の構造上に、ＭＯＶＰＥ法によりＦｅドープＩｎ
Ｐ埋込層２２６を、前記ＳｉＯ2膜パターン２２５を選
択成長マスクに、前記第１の導波路メサストライプパタ
ーン２２１Ｍを埋込むように成長する。図３９（Ｂ）の
工程では、前記ＦｅドープＩｎＰ層２２６の厚さを、最
も低い表面部分でも前記第１の導波路メサストライプパ
ターン２２１Ｍ上部より高くなるように設定する。
（Ａ）の構造上に、ＭＯＶＰＥ法によりＦｅドープＩｎ
Ｐ埋込層２２６を、前記ＳｉＯ2膜パターン２２５を選
択成長マスクに、前記第１の導波路メサストライプパタ
ーン２２１Ｍを埋込むように成長する。図３９（Ｂ）の
工程では、前記ＦｅドープＩｎＰ層２２６の厚さを、最
も低い表面部分でも前記第１の導波路メサストライプパ
ターン２２１Ｍ上部より高くなるように設定する。
【０１２０】次に図３９（Ｃ）の工程において、図３９
（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを適用し、前
記ＩｎＰ層２２６の表面を平坦化する。
（Ｂ）の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを適用し、前
記ＩｎＰ層２２６の表面を平坦化する。
【０１２１】さらに図４０（Ｄ）の工程において、前記
ＳｉＯ2膜２２５を弗化水素酸と過酸化水素水の混合液
でエッチング除去し、さらに図４０（Ｅ）の工程におい
て図４０（Ｄ）の構造上にＩｎＰクラッド層２２７とＩ
ｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２２８と
ＩｎＰクラッド層２２９とを順次積層する。さらに前記
ＩｎＰクラッド層２２９上に形成されたＳｉＯ2膜パタ
ーン２３０をマスクとしたドライエッチングにより、前
記ＩｎＰ層２２６上に第２の導波路メサストライプ２２
７Ｍを形成する。
ＳｉＯ2膜２２５を弗化水素酸と過酸化水素水の混合液
でエッチング除去し、さらに図４０（Ｅ）の工程におい
て図４０（Ｄ）の構造上にＩｎＰクラッド層２２７とＩ
ｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２２８と
ＩｎＰクラッド層２２９とを順次積層する。さらに前記
ＩｎＰクラッド層２２９上に形成されたＳｉＯ2膜パタ
ーン２３０をマスクとしたドライエッチングにより、前
記ＩｎＰ層２２６上に第２の導波路メサストライプ２２
７Ｍを形成する。
【０１２２】次に図４１（Ｆ）の工程において図４０
（Ｅ）の構造上にＭＯＶＰＥ法により、ＦｅドープＩｎ
Ｐ埋込層２３１を、前記ＳｉＯ2パターン２３０を選択
成長マスクとして使い、形成する。その際、前記Ｆｅド
ープＩｎＰ層２３１は、最も低い表面部分でも前記導波
路メサストライプパターン２２７Ｍ上部より高くなるよ
な厚さに形成される。
（Ｅ）の構造上にＭＯＶＰＥ法により、ＦｅドープＩｎ
Ｐ埋込層２３１を、前記ＳｉＯ2パターン２３０を選択
成長マスクとして使い、形成する。その際、前記Ｆｅド
ープＩｎＰ層２３１は、最も低い表面部分でも前記導波
路メサストライプパターン２２７Ｍ上部より高くなるよ
な厚さに形成される。
【０１２３】さらに図４１（Ｇ）の工程で図４１（Ｆ）
の構造に対して塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記Ｆｅ
−ドープＩｎ層２３１を平坦化する。最後に、前記Ｓｉ
Ｏ2膜パターン２３０を弗化水素酸と過酷化水素水の混
合液でエッチング除去することにより、２層構造の光導
波路が得られる。
の構造に対して塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記Ｆｅ
−ドープＩｎ層２３１を平坦化する。最後に、前記Ｓｉ
Ｏ2膜パターン２３０を弗化水素酸と過酷化水素水の混
合液でエッチング除去することにより、２層構造の光導
波路が得られる。
【０１２４】光導波路を多層積層する場合には、各層の
形成後に表面が平坦であることが必要であるが、本実施
例ではＩｎＰ層２２６あるいは２３１の厚さを制御する
ともに、これらの層の最も低い表面部分に合わせて平坦
化を行う。研磨による平坦化では、このような層厚の制
御はできない。
形成後に表面が平坦であることが必要であるが、本実施
例ではＩｎＰ層２２６あるいは２３１の厚さを制御する
ともに、これらの層の最も低い表面部分に合わせて平坦
化を行う。研磨による平坦化では、このような層厚の制
御はできない。
【０１２５】以上説明した各実施例では、エッチャント
として塩酸と酢酸と水の混合液を使う例を説明した。本
発明のエッチャントによる平坦化は、エッチャントの組
成を塩酸：酢酸：水=１：Ｘ：Ｙで表した場合、濃度パ
ラメータＸが０〜２０の範囲で、また濃度パラメータＹ
が任意の範囲で有効である。また本発明のエッチャント
として塩酸と酢酸と過酸化水素水と水の混合液を使った
場合、エッチャント組成を塩酸：酢酸：過酸化水素水：
水＝１：Ｘ：Ｙ：Ｚで表した場合、濃度パラメータＸが
０〜２０の範囲で、また濃度パラメータＹが０〜０．３
の範囲で、また濃度パラメータＺが任意範囲で同様の効
果が得られる。
として塩酸と酢酸と水の混合液を使う例を説明した。本
発明のエッチャントによる平坦化は、エッチャントの組
成を塩酸：酢酸：水=１：Ｘ：Ｙで表した場合、濃度パ
ラメータＸが０〜２０の範囲で、また濃度パラメータＹ
が任意の範囲で有効である。また本発明のエッチャント
として塩酸と酢酸と過酸化水素水と水の混合液を使った
場合、エッチャント組成を塩酸：酢酸：過酸化水素水：
水＝１：Ｘ：Ｙ：Ｚで表した場合、濃度パラメータＸが
０〜２０の範囲で、また濃度パラメータＹが０〜０．３
の範囲で、また濃度パラメータＺが任意範囲で同様の効
果が得られる。
【０１２６】本発明は成長後のＩｎＰ層の段差形状に対
する異方性エッチングによる平坦化をその原理としてい
るため、本発明の適用範囲は光半導体デバイスだけでな
く、ＩｎＰを材料とする半導体デバイス全般に対して適
用可能である。
する異方性エッチングによる平坦化をその原理としてい
るため、本発明の適用範囲は光半導体デバイスだけでな
く、ＩｎＰを材料とする半導体デバイス全般に対して適
用可能である。
【０１２７】
【発明の効果】本発明によれば、結晶成長に伴いＩｎＰ
層に生じた段差形状を、塩酸と酢酸とを含むエッチャン
トを使ったウェットエッチングにより平坦化することが
可能であり、しかも形成される平坦化面の位置を、かか
る段差形状の最も低い表面部分に一致させることができ
る。
層に生じた段差形状を、塩酸と酢酸とを含むエッチャン
トを使ったウェットエッチングにより平坦化することが
可能であり、しかも形成される平坦化面の位置を、かか
る段差形状の最も低い表面部分に一致させることができ
る。
【図１】（Ａ）〜（Ｄ）は、関連技術により埋込へテロ
構造を有するレーザダイオードの製造工程を示す図であ
る。
構造を有するレーザダイオードの製造工程を示す図であ
る。
【図２】図１の工程に伴う問題点を説明する図である。
【図３】（Ａ），（Ｂ）は関連技術による光導波路の形
成工程を示す図である。
成工程を示す図である。
【図４】図３の問題点を説明する図である。
【図５】（Ａ）〜（Ｄ）は、別の関連技術によるレーザ
ダイオードの製造工程およびその問題点を説明する図で
ある。
ダイオードの製造工程およびその問題点を説明する図で
ある。
【図６】本発明の原理を説明する図である。
【図７】本発明の原理を説明する別の図である。
【図８】本発明の原理を説明するさらに別の図である。
【図９】（Ａ），（Ｂ）は本発明の原理を説明するさら
に別の図である。
に別の図である。
【図１０】（Ａ），（Ｂ）は本発明の原理を説明するさ
らに別の図である。
らに別の図である。
【図１１】（Ａ），（Ｂ）は本発明の原理を説明するさ
らに別の図である。
らに別の図である。
【図１２】（Ａ），（Ｂ）は本発明の原理を説明するさ
らに別の図である。
らに別の図である。
【図１３】（Ａ），（Ｂ）は本発明の原理を説明するさ
らに別の図である。
らに別の図である。
【図１４】（Ａ），（Ｂ）は本発明の原理を説明するさ
らに別の図である。
らに別の図である。
【図１５】（Ａ），（Ｂ）は本発明の原理を説明するさ
らに別の図である。
らに別の図である。
【図１６】（Ａ），（Ｂ）は本発明の原理を説明するさ
らに別の図である。
らに別の図である。
【図１７】（Ａ）〜（Ｃ）は本発明の第１実施例による
レーザダイオードの製造工程を示す図（その１）であ
る。
レーザダイオードの製造工程を示す図（その１）であ
る。
【図１８】（Ｄ）〜（Ｅ）は本発明の第１実施例による
レーザダイオードの製造工程を示す図（その２）であ
る。
レーザダイオードの製造工程を示す図（その２）であ
る。
【図１９】（Ａ）〜（Ｃ）は本発明の第２実施例による
レーザダイオードの製造工程を示す図である。
レーザダイオードの製造工程を示す図である。
【図２０】（Ａ）〜（Ｃ）は本発明の第３実施例による
レーザダイオードの製造工程を示す図（その１）であ
る。
レーザダイオードの製造工程を示す図（その１）であ
る。
【図２１】（Ｄ）〜（Ｆ）は本発明の第３実施例による
レーザダイオードの製造工程を示す図（その２）であ
る。
レーザダイオードの製造工程を示す図（その２）であ
る。
【図２２】（Ａ）〜（Ｄ）は本発明の第４実施例による
レーザダイオードの製造工程を示す図（その１）であ
る。
レーザダイオードの製造工程を示す図（その１）であ
る。
【図２３】（Ｅ）〜（Ｇ）は本発明の第４実施例による
レーザダイオードの製造工程を示す図（その２）であ
る。
レーザダイオードの製造工程を示す図（その２）であ
る。
【図２４】（Ａ）〜（Ｃ）は本発明の第５実施例による
レーザダイオードの製造工程を示す図（その１）であ
る。
レーザダイオードの製造工程を示す図（その１）であ
る。
【図２５】（Ｄ）〜（Ｆ）は本発明の第５実施例による
レーザダイオードの製造工程を示す図（その２）であ
る。
レーザダイオードの製造工程を示す図（その２）であ
る。
【図２６】（Ｇ）は本発明の第５実施例によるレーザダ
イオードの製造工程を示す図（その３）である。
イオードの製造工程を示す図（その３）である。
【図２７】（Ａ）〜（Ｃ）は本発明の第６実施例による
レーザダイオードの製造工程を示す図（その１）であ
る。
レーザダイオードの製造工程を示す図（その１）であ
る。
【図２８】（Ｄ）は本発明の第６実施例によるレーザダ
イオードの製造工程を示す図（その２）である。
イオードの製造工程を示す図（その２）である。
【図２９】（Ａ）〜（Ｃ）は本発明の第７実施例による
レーザダイオードの製造工程を示す図（その１）であ
る。
レーザダイオードの製造工程を示す図（その１）であ
る。
【図３０】（Ｄ）〜（Ｅ）は本発明の第７実施例による
レーザダイオードの製造工程を示す図（その２）であ
る。
レーザダイオードの製造工程を示す図（その２）であ
る。
【図３１】（Ａ）〜（Ｃ）は本発明の第８実施例による
レーザダイオードの製造工程を示す図（その１）であ
る。
レーザダイオードの製造工程を示す図（その１）であ
る。
【図３２】（Ｄ）〜（Ｆ）は本発明の第８実施例による
レーザダイオードの製造工程を示す図（その２）であ
る。
レーザダイオードの製造工程を示す図（その２）であ
る。
【図３３】（Ａ）〜（Ｃ）は本発明の第９実施例による
光導波路の製造工程を示す図（その１）である。
光導波路の製造工程を示す図（その１）である。
【図３４】（Ｄ）〜（Ｅ）は本発明の第９実施例による
光導波路の製造工程を示す図（その２）である。
光導波路の製造工程を示す図（その２）である。
【図３５】（Ａ）〜（Ｃ）は本発明の第１０実施例によ
る光導波路の製造工程を示す図（その１）である。
る光導波路の製造工程を示す図（その１）である。
【図３６】（Ａ）〜（Ｃ）は本発明の第１１実施例によ
る半導体装置の製造工程を示す図である。
る半導体装置の製造工程を示す図である。
【図３７】（Ａ）〜（Ｃ）は本発明の第１２実施例によ
る半導体装置の製造工程を示す図（その１）である。
る半導体装置の製造工程を示す図（その１）である。
【図３８】（Ｄ）〜（Ｅ）は本発明の第１２実施例によ
る半導体装置の製造工程を示す図（その２）である。
る半導体装置の製造工程を示す図（その２）である。
【図３９】（Ａ）〜（Ｃ）は本発明の第１３実施例によ
る多層光導波路の製造工程を示す図（その１）である。
る多層光導波路の製造工程を示す図（その１）である。
【図４０】（Ｄ）〜（Ｅ）は本発明の第１３実施例によ
る多層光導波路の製造工程を示す図（その２）である。
る多層光導波路の製造工程を示す図（その２）である。
【図４１】（Ｆ）〜（Ｇ）は本発明の第１３実施例によ
る多層光導波路の製造工程を示す図（その３）である。
る多層光導波路の製造工程を示す図（その３）である。
１０ レーザダイオード １１，２１，３１，４１，５１，６１，７１，８１ Ｉ
ｎＰ基板 １２ 多層量子井戸活性層 １３ ＩｎＰクラッド層 １４ ＩｎＧａＡｓコンタクト層 １５，２２，３３，４２，５２，７２，８２ ＳｉＯ2
マスク １６Ａ，１６Ｂ，２３，３２Ａ，３２Ｂ，４３Ａ，４３
Ｂ，５３Ａ，５３Ｂ，７３Ａ，７３Ｂ ＩｎＰ埋込層 １６ａ，１６ｂ 盛り上がり部 １７，１８ 電極 １７ａ 電極途切れ ２３Ａ オーバーハング部 ２３Ｂ，３２ａ，３２ｂ 空洞 ２４，３４，５３，６２，８３ ＩｎＰ再成長層 ３１Ｍ，４１Ｍ，５１Ｍ，６１Ｍ，７１Ｍ，８１Ｍ メ
サ構造 １０１，１１１，１２１ ＩｎＰ基板 １０１Ｍ，１１１Ｍ，１２３Ｍ メサストライプ １０２，１１２，１２２ 多重量子井戸層 １０３，１１３，１２３ ＩｎＰクラッド層 １０４，１１４，１２４ ＩｎＧａＡｓコンタクト層 １０５，１１５，１２５ ＳｉＯ2マスク １０６，１０６1，１０６2，１１６1，１１６2 ＩｎＰ
埋込層 １０６ａ，１０６ｂ 盛り上がり １０７，１０８ 電極 １１７，１１７Ａ，１１７Ｂ，１２６ ｎ型ＩｎＰ層 １１８，１１８Ａ，１１８Ｂ，１２７ ｐ型ＩｎＰ層 １１９ ＩｎＰクラッド層 １２０，１２４ ＩｎＧａＡｓコンタクト層 １２３Ｍ リッジストライプ ２０１ ＩｎＰ基板 ２０１Ｍ メサストライプ ２０２ 多重量子井戸層 ２０３ ＩｎＰクラッド層 ２０４ ＩｎＧａＡｓ層 ２０５ ＳｉＯ2マスク ２０６，２２６，２３１ ＩｎＰ埋込層 ２０７ ＩｎＰ再成長層 ２１１，２２１ ＩｎＰ基板 ２２１Ｍ 第１層光導波路パターン ２１２，２２５，２３０ ＳｉＯ2膜 ２１３，２１５，２２３，２２７，２２９ ＩｎＰクラ
ッド層 ２１４，２２２，２２８ 多重量子井戸層 ２２４ ＧａＩｎＡｓ層
ｎＰ基板 １２ 多層量子井戸活性層 １３ ＩｎＰクラッド層 １４ ＩｎＧａＡｓコンタクト層 １５，２２，３３，４２，５２，７２，８２ ＳｉＯ2
マスク １６Ａ，１６Ｂ，２３，３２Ａ，３２Ｂ，４３Ａ，４３
Ｂ，５３Ａ，５３Ｂ，７３Ａ，７３Ｂ ＩｎＰ埋込層 １６ａ，１６ｂ 盛り上がり部 １７，１８ 電極 １７ａ 電極途切れ ２３Ａ オーバーハング部 ２３Ｂ，３２ａ，３２ｂ 空洞 ２４，３４，５３，６２，８３ ＩｎＰ再成長層 ３１Ｍ，４１Ｍ，５１Ｍ，６１Ｍ，７１Ｍ，８１Ｍ メ
サ構造 １０１，１１１，１２１ ＩｎＰ基板 １０１Ｍ，１１１Ｍ，１２３Ｍ メサストライプ １０２，１１２，１２２ 多重量子井戸層 １０３，１１３，１２３ ＩｎＰクラッド層 １０４，１１４，１２４ ＩｎＧａＡｓコンタクト層 １０５，１１５，１２５ ＳｉＯ2マスク １０６，１０６1，１０６2，１１６1，１１６2 ＩｎＰ
埋込層 １０６ａ，１０６ｂ 盛り上がり １０７，１０８ 電極 １１７，１１７Ａ，１１７Ｂ，１２６ ｎ型ＩｎＰ層 １１８，１１８Ａ，１１８Ｂ，１２７ ｐ型ＩｎＰ層 １１９ ＩｎＰクラッド層 １２０，１２４ ＩｎＧａＡｓコンタクト層 １２３Ｍ リッジストライプ ２０１ ＩｎＰ基板 ２０１Ｍ メサストライプ ２０２ 多重量子井戸層 ２０３ ＩｎＰクラッド層 ２０４ ＩｎＧａＡｓ層 ２０５ ＳｉＯ2マスク ２０６，２２６，２３１ ＩｎＰ埋込層 ２０７ ＩｎＰ再成長層 ２１１，２２１ ＩｎＰ基板 ２２１Ｍ 第１層光導波路パターン ２１２，２２５，２３０ ＳｉＯ2膜 ２１３，２１５，２２３，２２７，２２９ ＩｎＰクラ
ッド層 ２１４，２２２，２２８ 多重量子井戸層 ２２４ ＧａＩｎＡｓ層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１月２５日（２００２．１．２
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】先に説明したように図１（Ｄ）の工程では
ｐ側電極１７かかる段差表面上に形成することになる
が、前記ｐ側電極１７をＴｉ膜，Ｐｔ膜およびＡｕ膜の
スパッタリングにより順次形成した場合、Ｔｉ膜および
Ｐｔ膜はそれぞれ０．１μｍ程度の厚さしかないので、
図２に示したように、下地形状の段差を反映して凹凸部
分１７ａで電極層が途切れる問題が生じる。かかる電極
の途切れが生じると電流注入が不均一になり、デバイス
の電気的劣化を引き起こす。
ｐ側電極１７かかる段差表面上に形成することになる
が、前記ｐ側電極１７をＴｉ膜，Ｐｔ膜およびＡｕ膜の
スパッタリングにより順次形成した場合、Ｔｉ膜および
Ｐｔ膜はそれぞれ０．１μｍ程度の厚さしかないので、
図２に示したように、下地形状の段差を反映して凹凸部
分１７ａで電極層が途切れる問題が生じる。かかる電極
の途切れが生じると電流注入が不均一になり、デバイス
の電気的劣化を引き起こす。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正内容】
【０１１０】図３６（Ａ）を参照するに、ｎ型ＩｎＰ基
板２１１の表面に＜０−１１＞方向に延在する基板領域
を露出するＳｉＯ2膜パターン２１２が、前記＜０−１
１＞方向に沿って幅が変化するように形成されている。
板２１１の表面に＜０−１１＞方向に延在する基板領域
を露出するＳｉＯ2膜パターン２１２が、前記＜０−１
１＞方向に沿って幅が変化するように形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正内容】
【０１１１】次に図３６（Ｂ）の工程において前記Ｉｎ
Ｐ基板２１１上に前記ＳｉＯ2膜パターン２１２をマス
クとしたＭＯＶＰＥ法によりｎ型ＩｎＰ層２１３とＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２１４とｐ
型ＩｎＰクラッド層２１５とを順次堆積する。かかるＳ
ｉＯ2膜パターン２１２をマスクとした気相成長では、
半導体層の成長が生じないＳｉＯ2膜パターン２１２上
で原料濃度が増加し、その結果ＳｉＯ2膜パターン２１
２が途切れている前記＜０−１１＞方向に延在する基板
領域に原料が過剰に供給される。かかる原料の過剰供給
は、ＳｉＯ2膜の被覆率、すなわち前記ＳｉＯ2膜パター
ン２１２の幅に依存し、前記幅が広いほど過剰供給され
る原料か増加し、半導体層２１３から２１５の厚さが増
加する。前記ＳｉＯ2膜パターン２１２の幅は＜０−１
１＞方向に沿って変化するため、前記＜０−１１＞方向
に前記半導体層２１３〜２１５の厚さが変化する。
Ｐ基板２１１上に前記ＳｉＯ2膜パターン２１２をマス
クとしたＭＯＶＰＥ法によりｎ型ＩｎＰ層２１３とＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸層２１４とｐ
型ＩｎＰクラッド層２１５とを順次堆積する。かかるＳ
ｉＯ2膜パターン２１２をマスクとした気相成長では、
半導体層の成長が生じないＳｉＯ2膜パターン２１２上
で原料濃度が増加し、その結果ＳｉＯ2膜パターン２１
２が途切れている前記＜０−１１＞方向に延在する基板
領域に原料が過剰に供給される。かかる原料の過剰供給
は、ＳｉＯ2膜の被覆率、すなわち前記ＳｉＯ2膜パター
ン２１２の幅に依存し、前記幅が広いほど過剰供給され
る原料か増加し、半導体層２１３から２１５の厚さが増
加する。前記ＳｉＯ2膜パターン２１２の幅は＜０−１
１＞方向に沿って変化するため、前記＜０−１１＞方向
に前記半導体層２１３〜２１５の厚さが変化する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正内容】
【０１２３】さらに図４１（Ｇ）の工程で図４１（Ｆ）
の構造に対して塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記Ｆｅ
ドープＩｎＰ層２３１を平坦化する。最後に、前記Ｓｉ
Ｏ2膜パターン２３０を弗化水素酸と過酷化水素水の混
合液でエッチング除去することにより、２層構造の光導
波路が得られる。
の構造に対して塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記Ｆｅ
ドープＩｎＰ層２３１を平坦化する。最後に、前記Ｓｉ
Ｏ2膜パターン２３０を弗化水素酸と過酷化水素水の混
合液でエッチング除去することにより、２層構造の光導
波路が得られる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 卓也 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 Ｆターム(参考） 2H047 KA04 MA07 PA21 PA24 QA02 TA00 5F043 AA15 BB08 FF05 FF07 5F073 AA22 AA74 BA01 CA12 CB02 DA23 DA24
Claims (40)
- 【請求項１】 成長開始面上にＩｎＰ層を、前記ＩｎＰ
層が段差形状を有するように成長する工程と、 前記ＩｎＰ層に対して塩酸と酢酸とを含むエッチャント
を使ったウェットエッチングを行い、前記ＩｎＰ層の表
面を平坦化する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記成長工程は、前記段差形状が前記成
長開始面の初期段差に対応して生じるように実行される
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記成長開始面の初期段差はメサ形状で
あることを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項４】 前記成長開始面の初期段差は、ステップ
形状であることを特徴とする請求項２記載の半導体装置
の製造方法。 - 【請求項５】 前記成長開始面は平坦面で、部分的に選
択成長マスクを有し、前記成長工程は、前記段差形状が
前記選択成長マスクに対応して形成されることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記平坦化工程は、前記ＩｎＰ層が前記
平坦化工程の結果、（１００）面および（０１１）面お
よび（０−１−１）面のいずれかよりなる平坦化面を有
するように実行されることを特徴とする請求項１〜５の
うち、いずれか一項記載の半導体装置の製造方法。 - 【請求項７】 前記平坦化工程は、前記ＩｎＰ層が前記
平坦化工程の結果、前記平坦化工程前に比べて（１０
０）面および（０１１）面および（０−１−１）面のい
ずれかにより近づいた面よりなる平坦化面を有するよう
に実行されることを特徴とする請求項１〜５のうち、い
ずれか一項記載の半導体装置の製造方法。 - 【請求項８】 前記成長工程は、前記成長開始面の最も
高い位置よりも低いＩｎＰ層表面を有するように実行さ
れ、前記平坦化工程は、前記ＩｎＰ層が前記平坦化工程
の後、前記基板表面から測って前記ＩｎＰ層の最も低い
位置に対応した高さの平坦化面を有するように実行され
ることを特徴とする請求項１〜７のうち、いずれか一項
記載の半導体装置の製造方法。 - 【請求項９】 前記成長工程は、前記成長開始面の最も
高い位置と同等か、それ以上に高いＩｎＰ層表面を有す
るように実行され、前記平坦化工程は、前記ＩｎＰ層が
前記平坦化工程の後、前記基板表面から測って前記成長
開始面の最も高い位置に対応した高さの平坦化面を有す
るように実行されることを特徴とする請求項１〜７のう
ち、いずれか一項記載の半導体装置の製造方法。 - 【請求項１０】 前記成長開始面は、前記初期段差の一
部に選択成長マスクを有し、前記ＩｎＰ層を成長する工
程は、前記ＩｎＰ層の段差形状が、前記選択成長マスク
の縁に対応して形成されるように実行されることを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項１１】 前記ＩｎＰ層を成長する工程は、前記
ＩｎＰ層の段差形状が、前記成長開始面上において前記
初期段差の側面に沿ってスロープ領域を形成するように
実行されることを特徴とする請求項２記載の半導体装置
の製造方法。 - 【請求項１２】 前記ＩｎＰ層を成長する工程は、前記
ＩｎＰ層の段差形状が、前記ＩｎＰ層が前記成長開始面
上において前記初期段差を覆い形成されるように実行さ
れることを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項１３】 前記エッチャントは塩酸と酢酸とを、
塩酸に比べて酢酸が２０倍以下の濃度になるように含む
ことを特徴とする請求項１〜１２のうち、いずれか一項
記載の半導体装置の製造方法。 - 【請求項１４】 前記エッチャントは、さらに水または
過酸化水素水の少なくともーつからなる追加剤を含むこ
とを特徴とする請求項１〜１３のうち、いずれか一項記
載の半導体装置の製造方法。 - 【請求項１５】 前記追加剤は、前記エッチャント中に
過酸化水素水を、塩酸と酢酸に対して塩酸の３０％以下
の濃度で追加することを特徴とする請求項１４記載の半
導体装置の製造方法。 - 【請求項１６】 前記追加剤は、水よりなることを特徴
とする請求項１４記載の半導体装置の製造方法。 - 【請求項１７】 前記追加剤は、水と過酸化水素水より
なることを特徴とする請求項１４記載の半導体装置の製
造方法。 - 【請求項１８】 選択エッチングマスクを担持し、前記
選択エッチングマスクよりも低い表面領域を有し、表面
に段差部を有するＩｎＰ層に対して、塩酸と酢酸を含む
エッチャントによるエッチングを行い、前記選択エッチ
ングマスク下の領域を除き、前記ＩｎＰ層の表面を平坦
化することを特徴とする半導体装置の製造方法。 - 【請求項１９】 前記ＩｎＰ層の段差形状は、成長開始
面上の初期段差部に対応して形成されることを特徴とす
る請求項１８記載の半導体装置の製造方法。 - 【請求項２０】 前記選択エッチングマスクは前記初期
段差部の上部に設けられることを特徴とする請求項１９
記載の半導体装置の製造方法。 - 【請求項２１】 前記選択エッチングマスクは前記Ｉｎ
Ｐ層上の段差部表面に設けられたものであることを特徴
とする請求項１８記載の半導体装置の製造方法。 - 【請求項２２】 前記選択エッチングマスクは、絶縁材
料およびＩｎＰを除く化合物半導体よりなる群から選ば
れることを特徴とする請求項１８〜２１記載の半導体装
置の製造方法。 - 【請求項２３】 前記選択エッチングマスクは、酸化シ
リコン，窒化シリコン，ＩｎＧａＡｓ，ＩｎＧａＡｓ
Ｐ，ＡｌＧａＩｎＰ，ＡｌＧａＡｓ，ＧａＩｎＮＡｓの
いずれかよりなることを特徴とする請求項２２記載の半
導体装置の製造方法。 - 【請求項２４】 前記エッチャントは塩酸と酢酸とを、
塩酸に対して酢酸が２０倍以下の濃度になるように含む
ことを特徴とする請求項１８〜２３のうち、いずれか一
項記載の半導体装置の製造方法。 - 【請求項２５】 前記エッチャントは、さらに水および
過酸化水素水の少なくともーつからなる追加剤を含むこ
とを特徴とする請求項１８〜２４のうち、いずれか一項
記載の半導体装置の製造方法。 - 【請求項２６】 前記追加剤は、塩酸と酢酸に対して過
酸化水素水を、塩酸の３０％以下の濃度で添加されるこ
とを特徴とする請求項２５記載の半導体装置の製造方
法。 - 【請求項２７】 前記追加剤は、水よりなることを特徴
とする請求項２５記載の半導体装置の製造方法。 - 【請求項２８】 ｎ型のＩｎＰ基板上に、ｎ型ＩｎＰの
第１の半導体層と、ＩｎＰよりもバンドギャップの小さ
い第２の半導体層と、ｐ型ＩｎＰよりなる第３の半導体
層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいずれかよ
りなる第４の半導体層とを順次積層することにより、前
記第１〜第４の半導体層を含む積層半導体構造を形成す
る工程と、 前記積層半導体構造上に対してエッチングを行うことに
より、少なくとも前記第２〜第４の半導体層を含む部分
にメサストライプを形成する工程と、 前記メサストライプを形成されたＩｎＰ基板上にＩｎＰ
よりなる第５の半導体層を、前記基板表面から測った位
置がその最も低い表面部分でも前記第４の半導体層より
も高くなるように積層する工程と、 前記第５の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第５の半導体層
の表面をエッチングする工程は、塩酸と酢酸とを含むエ
ッチャントを使って実行されることを特徴とする半導体
装置の製造方法。 - 【請求項２９】 ｎ型のＩｎＰ基板上に、ｎ型ＩｎＰよ
りなる第１の半導体層と、ＩｎＰよりもバンドギャップ
エネルギーの小さい第２の半導体層と、ｐ型ＩｎＰより
なる第３の半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡ
ｓＰのいずれかよりなる第４の半導体層とを順次積層
し、積層半導体構造を形成する工程と、 前記積層半導体構造に対してエッチングを行うことによ
り、少なくとも前記第２〜第４の半導体層を含むメサス
トライプを形成する工程と、 メサストライプを形成されたＩｎＰ基板上に、前記メサ
ストライプを覆うように、ＩｎＰよりなる第５半導体層
を、前記基板表面から測った高さがその最も低い表面部
分でも第４の半導体層よりも高くなるように積層する工
程と、 前記第５の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第５の半導体層
をエッチングする工程は、塩酸と酢酸とを含むエッチャ
ントを使って実行されることを特徴とする半導体装置の
製造方法。 - 【請求項３０】 ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりもバンドギャップの
小さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の半
導体層とを順次積層し、積層半導体構造を形成する工程
と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクに前記積層半導体構造に対してエッ
チングを行い、少なくとも前記第２および第３の半導体
層を含むメサストライブを形成する工程と、 前記メサストライプを形成された基板上に、ｐ型ＩｎＰ
よりなる第４の半導体層を、前記基板表面から測った高
さがその最も低い部分で前記第２の半導体層の上面より
も高く、前記第３の半導体層よりは低くなるように積層
する工程と、 前記第４の半導体層をエッチングする工程と、 前記第４の半導体層上にｎ型ＩｎＰよりなる第５の半導
体層を積層する工程と、 前記メサストライプの形成工程でマスクとして使われた
前記保護パターンをエッチングにより除去する工程と、 前記第３の半導体層および第５の半導体層上に、ｐ型Ｉ
ｎＰよりなる第６の半導体層とＩｎＧａＡｓおよびＩｎ
ＧａＡｓＰのいずれかよりなる第７の半導体層とを順次
積層する工程とよりなる半導体装置の製造方法において
前記第４の半導体層の表面をエッチングする工程は、塩
酸と酢酸とを含むエッチャントを使って実行されること
を特徴とする半導体装置の製造方法。 - 【請求項３１】 ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりバンドギャップの小
さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の半導
体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいずれか
よりなる第４の半導体層とを順次積層し、積層半導体構
造を形成する工程と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクとしたエッチングにより少なくとも
前記第２〜第４の半導体層を含むメサストライプを形成
する工程と、 前記保護パターンをエッチングにより除去する工程と、 前記メサストライプを形成された基板上に、前記メサス
トライプを含むように、ｐ型ＩｎＰよりなる第５の半導
体層を、前記基板表面から測った高さがその最も低い部
分で前記第２の半導体層より高く、前記第４の半導体層
よりも低く積層する工程と、 前記第５の半導体層の表面をエッチングする工程と、 ｎ型ＩｎＰよりなる第６の半導体層を、前記基板表面か
ら測った高さがその最も低い部分で前記第４の半導体層
の高さよりも低くなるように積層する工程と、 前記第６の半導体層の表面をエッチングする工程と、 前記第６の半導体層上にｐ型ＩｎＰよりなる第７の半導
体層を、前記基板表面から測った高さがその最も低い部
分で前記第４の半導体層の高さよりも高くなるように積
層する工程と、 前記第７の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第５，第６およ
び第７の半導体層の表面をエッチングする工程は、塩酸
と酢酸とを含むエッチャントを使って実行されることを
特徴とする半導体装置の製造方法。 - 【請求項３２】 ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりバンドギャップエネ
ルギーの小さい第２の半導体層と、ｐ型ＩｎＰよりなる
第３の半導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰ
のいずれかよりなる第４の半導体層とを順次積層し、半
導体積層構造を形成する工程と、 前記半導体積層構造上に保護パターンを形成し、前記保
護パターンをマスクに前記半導体積層構造をエッチング
することにより、少なくとも前記第２〜第４の半導体層
を含むメサストライプを形成する工程と、 前記保護パターンをエッチングにより除去する工程と、 前記メサストライプを形成された基板上に、前記メサス
トライプを含むように、ｐ型ＩｎＰよりなる第５の半導
体層を、前記基板表面から測った高さがその最も低い部
分でも前記第２の半導体層よりも高く、前記第４の半導
体層よりは低くなるように積層する工程と、 前記第５の半導体層の表面をエッチングする工程と、 前記第５の半導体層上にｎ型ＩｎＰよりなる第６の半導
体層とｐ型ＩｎＰよりなる第７の半導体層とを順次積層
する工程と、 前記第７の半導体表面をエッチングする工程と、 第４の半導体をエッチングにより除去する工程と、 ｐ型ＩｎＰよりなる第８の半導体層と、ＩｎＧａＡｓお
よびＩｎＧａＡｓＰのいずれかよりなる第９の半導体層
とを順次積層する工程を含む羊導体装置の製造方法にお
いて、 前記第５の半導体層をエッチングする工程と前記第７の
半導体をエッチングする工程とは、塩酸と酢酸とを含む
エッチャントを使って実行されることを特徴とする半導
体装置の製造方法。 - 【請求項３３】 ｎ型ＩｎＰ基坂上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりもバンドギャップの
小さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の半
導体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいずれ
かよりなる第４の半導体層とを順次積層し、積層半導体
構造を形成する工程と、 前記積層半導体構造をエッチングすることにより、少な
くとも前記第２〜第４の半導体層を含むメサストライプ
を形成する工程と、 前記メサストライプを形成された基板上に、前記メサス
トライプを含むようにｐ型ＩｎＰよりなる第５の半導体
層を、前記メサストライプと接する部分で前記第２の半
導体層より高く、前記第４の半導体層よりも低く積層す
る工程と、 前記第５の半導体層上にｐ型ＩｎＰよりなる第６の半導
体層を積層する工程と、 前記第６の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において、 前記第６の半導体層の表面をエッチングする工程は、塩
酸と酢酸とを含むエッチャントを使って実行されること
を特徴とする半導体装置の製造方法。 - 【請求項３４】 ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりバンドギャップの小
さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の半導
体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいずれか
よりなる第４の半導体層とを順次積層し、積層半導体構
造を形成する工程と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクに前記積層半導体構造をエッチング
することにより、前記第３半導体層および第４の半導体
層を含むメサストライブを形成する工程と、 前記保護層をエッチングにより除去する工程と、 前記メサストライプを形成された基板上に、ｎ型ＩｎＰ
よりなる第５の半導体層を、前記基板表面から測った高
さがその最も低い部分で第４半導体層よりも低くなるよ
うに積層する工程と、 前記第５の半導体層の表面をエッチングする工程と、 前記第５の半導体層上にｐ型ＩｎＰ層の第６半導体層
を、前記基板表面から測った高さがその最も低い部分で
も前記第４の半導体層よりも高くなるように積層する工
程と、 前記第６の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第５および第６
の半導体層をエッチングする工程は、塩酸と酢酸とを含
むエッチャントを使って実行されることを特徴とする半
導体装置の製造方法。 - 【請求項３５】 ｎ型ＩｎＰ基板上に、ｎ型ＩｎＰより
なる第１の半導体層と、ＩｎＰよりバンドギャップの小
さい第２の半導体層と、ｐ型ＩｎＰよりなる第３の半導
体層と、ＩｎＧａＡｓおよびＩｎＧａＡｓＰのいずれか
よりなる第４の半導体層とを順次積層して積層半導体構
造を形成する工程と、 前記積層半導体構造をエッチングすることにより、前記
第３の半導体層と第４の半導体層とを含むメサストライ
プを形成する工程と、 前記メサストライプを形成された基板上に、ｎ型ＩｎＰ
よりなる第５の半導体層を、前記基板表面から測った高
さがその最も高い部分でも前記第４の半導体層よりも低
くなるように積層する工程と、 前記第５の半導体の表面をエッチングする工程と、 前記第５の半導体層上にｐ型ＩｎＰよりなる第６の半導
体層を、前記基板表面から測った高さがその最も低い部
分でも前記第４の半導体層よりも高くなるように積層す
る工程と、 前記第６半導体表面をエッチングする工程とよりなる半
導体装置の製造方法において前記第５および第６の半導
体の表面をエッチングする工程は、塩酸と酢酸を含むエ
ッチャントを使って実行されることを特徴とする半導体
装置の製造方法。 - 【請求項３６】 ＩｎＰ基板上にＩｎＰよりなる第１の
半導体層と、これより屈折率の大きい第２の半導体層
と、ＩｎＰよりなる第３の半導体層とをこの順序で積層
し、積層半導体構造を形成する工程と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクとした前記積層半導体構造のエッチ
ングにより、少なくとも前記第２および第３の半導体層
を含むメサパターンを形成する工程と、 前記メサパターンを形成された前記ＩｎＰ基板上に、Ｉ
ｎＰよりなる第４の半導体層を、前記メサパターンが前
記保護パターンを担持した状態で積層する工程と、 前記第４の半導体層の表面を、前記メサパターンが前記
保護パターンを担持した状態でエッチングする工程と、 前記保護パターンを除去する工程と、 ＩｎＰよりなる第５の半導体層を積層する工程とよりな
る光導波路の製造方法において前記第４の半導体層の表
面をエッチングする工程は、塩酸と酢酸を含むエッチャ
ントにより実行されることを特徴とする光導波路の製造
方法。 - 【請求項３７】 ＩｎＰ基板上に、ＩｎＰよりなる第１
の半導体層と、ＩｎＰより屈折率の大きい第２の半導体
層と、ＩｎＰよりなる第３の半導体層と、ＩｎＧａＡｓ
またはＩｎＧａＡｓＰのいずれかよりなる第４の半導体
層とを順次積層し、積層半導体構造を形成する工程と、 前記積層半導体構造をエッチングすることにより、少な
くとも前記第２〜第４の半導体層を含むメサパターンを
形成する工程と、 前記メサパターンを形成された基板上に、ＩｎＰよりな
る第５の半導体層を、前記メサパターンを覆うように積
層する工程と、 前記第５の半導体層の表面をエッチングする工程とより
なる光導波路の製造方法において前記第５の半導体層の
表面エッチングする工程は、塩酸と酢酸を含むエンチャ
ントにより実行されることを特徴とする光導波路の製造
方法。 - 【請求項３８】 ＩｎＰ基板上に選択成長マスクを形成
する工程と、 前記選択成長マスクを形成されたＩｎＰ基板上に、気相
堆積工程により、ＩｎＰよりなる第１の半導体層と、Ｉ
ｎＰよりバンドギャップの小さい第２の半導体層と、Ｉ
ｎＰよりなる第３の半導体層とを順次積層して積層半導
体パターンを形成する工程と、 前記第の３半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において第３の半導体層の表
面をエッチングする工程は、塩酸と酢酸を含むエッチャ
ントにより実行されることを特徴とする半導体装置の製
造方法。 - 【請求項３９】 ＩｎＰ基板上に選択成長マスクを形成
する工程と、 前記ＩｎＰ基板表面のうち、前記選択成長マスクで被覆
しない領域をエッチングし、溝を形成する工程と、 前記基板上に、前記選択成長マスクを形成した状態で、
ＩｎＰよりなる第１の半導体層と、ＩｎＰよりバンドギ
ャップの小さい第２の半導体層と、ＩｎＰよりなる第３
の半導体層を順次積層して積層半導体構造を形成する工
程と、 前記選択成長マスクを除去する工程と、 前記第３の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において第３半導体の表面を
エッチングする工程は、塩酸と酢酸を含むエッチャント
を使って実行されることを特徴とする半導体装置の製造
方法。 - 【請求項４０】 ＩｎＰ基板上に、ＩｎＰよりなる第１
の半導体層と、ＩｎＰよりバンドギャップの小さい第２
の半導体層と、ＩｎＰよりなる第３の半導体層とを順次
積層して第１の積層半導体構造を形成する工程と、 前記第１の積層半導体構造上に第１の保護パターンを形
成し、前記第１の保護パターンをマスクに前記第１の積
層半導体構造をエッチングすることにより、少なくとも
前記第２および第３の半導体層を含む第１のメサストラ
イプを形成する工程と、 前記第１のメサストライプを形成された基板上に高抵抗
ＩｎＰよりなる第４の半導体層を、前記第１のメサスト
ライプ上に前記第１の保護パターンを残した状態で積層
する工程と、 前記第４の半導体層の表面をエッチングする工程と、 前記第１の保護パターンを除去する工程と、 前記第４の半導体層上に、ＩｎＰよりなる第５の半導体
層と、ＩｎＰよりバンドギャップの小さい第６の半導体
層と、ＩｎＰよりなる第７の半導体層とを順次積層し、
第２の積層半導体構造を形成する工程と、 前記第２の積層半導体構造上に第２の保護パターンを形
成し、前記積層半導体構造を前記第１の保護パターンを
マスクにエッチングすることにより、少なくとも前記第
６の半導体層および第７の半導体層を含む第２のメサス
トライプを形成する工程と、 前記第２のメサストライプが形成された基板上にＩｎＰ
よりなる第８の半導体層を、前記第２のメサストライプ
上に前記第２の保護パターンを残した状態で積層する工
程と、 前記第８半導体表面をエッチングする工程と、 前記第２の保護層をエッチングにより除去する工程とを
よりなる多層光導波路の製造方法において前記第４およ
び第８の半導体の表面をエッチングする工程は、塩酸と
酢酸を含むエッチャントを使って実行されることを特徴
とする多層光導波路の製造方法。
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