JP2002198616A - 半導体装置の製造方法および光導波路の製造方法 - Google Patents
半導体装置の製造方法および光導波路の製造方法Info
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Abstract
化する。 【解決手段】 成長されたInP層に、少なくとも塩酸
と酢酸とを含むエッチャントを使ったウェットエッチン
グ工程を適用する。
Description
装置に係り、特に光通信や光情報処理に用いられる光半
導体素子の製造方法に関する。
型のバンド構造を有し、このため化合物半導体を使った
光半導体装置は、光通信や光情報処理の分野において広
く使われている。特にInP系の化合物半導体装置、特
にレーザダイオードは、光ファイバ中を伝送される1.
3あるいは1.55μm帯の波長の光信号を形成するこ
とができるため重要である。
振効率を向上させるために、注入されたキャリアを軸方
向の限られた領域に閉じ込める電流狭搾構造を設けるこ
とが必須である。さらにレーザダイオードでは誘導放出
によりレーザ発振が生じるため、かかるキャリアを閉じ
込めた領域に、光をも効率的に閉じ込める必要がある。
InP系のレーザダイオードでは、光を導波するInG
aAsPコアとInP埋込層との屈折率差によって、水
平方向の光閉じ込めを実現する。
構造として埋込へテロ構造(BH構造)を有するレーザ
ダイオード10の製造工程を示す。
11上にはInGaAs層とInGaAsP層とを繰り
返し積層した多重量子井戸層12が形成され、さらに前
記多重量子井戸層12上にはp型InPクラッド層13
とp型InGaAsコンタクト層14とが順次形成され
る。
クト層14上にSiO2膜15をエッチング保護膜とし
て形成し、さらにかかる構造に対してドライエッチング
を行うことにより、活性層メサストライプを形成する。
図示の例では、前記メサストライプは<011>方向に
延在している。
2膜15を選択成長マスクとして使い、Feドープした
高抵抗InP埋込層16A,16Bを有機金属気相成長
(MOVPE;Metal Organic Vapor Phase Epitaxy法
により、前記メサストライプの両側に結晶成長する。か
かるInP埋込層16A,16Bの再成長工程において
は成長停止面である(111)B面が発達し、その結果
マスク縁において埋込層が符号16aあるいは16bで
示すように盛り上がる成長形状が得られる。
O2膜15が除去され、前記コンタクト層14上にp側
電極17が、基板11の下面にn側電極18が形成され
る。
膜15を選択成長マスクとしたInP層16A,16B
の埋込成長では、先にも説明したように、前記SiO2
膜15の縁に対応する領域16a,16bにおいてIn
P層16Aおよび16Bが盛り上がることが避けられな
い。この原因は、前記SiO2マスク15上で結晶成長
が生じないことに起因してSiO2膜15上において原
料濃度が局所的に増加し、前記メサ領域の両側で成長し
ているInP層16Aあるいは16Bの表面に原料が過
剰供給される為である。例えば図1(C)の工程におい
て、メサストライフの高さを約1.5μmとした場合、
マスク縁の領域16a,16bにおいて前記InP埋込
層16A,16Bは約0.7μmの高さ程度盛り上が
る。
p側電極17かかる段差表面上に形成することになる
が、前記p側電極17をTi膜,Pt膜およびAu膜の
スパッタリングにより順次形成した場合、Ti膜および
Pt膜はそれぞれ0.1μm程度の厚さしかないので、
図2に示したように、下地形状の段差を反映して凹凸部
分17aで電極層が途切れる問題が生じる。かかる電極
の途切れが生じると電流注入が不均一なり、デバイスの
電気的劣化を引き起こす。
光素子および光機能素子を素子内で集積化した光集積回
路素子が重要な光半導体デバイスとして注目されている
が、かかる光集積回路素子では、メサストライプが<0
11>以外の方向に延在したり、ストライプに分岐点が
存在したりする場合がある。図1(C)のように<01
1>方向のストライプの埋込成長を行うと、(111)
B面が成長停止面として発達するが、一方で、かかる光
集積回路素子の埋込成長では特定の成長停止面が無いこ
とに起因して、図3(A)〜(C)に示すように、埋込
層がSiO2マスク膜上に延在するオーバ−ハングが生
じることがある。ただし図3(A)はかかる光導波路の
斜視図を、図3(B)は断面図を、さらに図3(C)は
部分拡大図を示す。
基板21上には前記基板21を露出する開口部を有する
SiO2パターン22が形成されており、さらにかかる
SiO2パターン22をマスクに、前記露出されたIn
P基板21の表面上にInP埋込層23が再成長により
形成されている。その際、前記InP埋込層23は先の
(111)B面のような成長停止面が存在しないため、
図3(C)の拡大図に示すように前記SiO2パターン
22中の開口部を超えて側方に成長し、その結果オーバ
ーハング部23Aが形成される。
O2マスク22を除去後に再びInP層24を成長する
と、前記オーバーハング部23A直下の部分に原料ガス
が到達せず、その結果図4に示すように空洞23Bが生
じてしまうことがある。このような空洞23BはInP
層23と屈折率が極端に異なるので、前記導波路中を導
波される光を散乱し、光損失を生じる。
てメサストライプ31Mが<011>方向以外の方向に
延在しているレーザダイオードにおいて、前記メサスト
ライプ31Mの両側にInP埋込層32A,32Bを、
前記メサストライプ31M上に形成されたSiO2膜3
3を選択成長マスクとして成長させる場合の問題点を説
明する図である。
1Mは<011>方向から<010>方向に10°オフ
セットした方向に延在しており、図5(B)の拡大図に
示すように前記InP埋込層32A,32Bは成長停止
面が存在しないため前記SiO2マスク33上にまでせ
り出し、オーバーハングを形成している。
3をエッチングにより除去し、さらに図5(C)に示す
ようにInP層34を前記InP埋込層32A,32B
およびメサストライプ31Mを覆うように堆積した場合
には、図5(D)に示すように前記InP埋込層32
A,32Bのオーバーハング直下の領域に気相原料が十
分に供給されず、空洞32a,32bが形成されること
がある。
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。
有するInP層を、成長後に平坦化することのできる半
導体装置の製造方法を提供することにある。
請求項1に記載したように、成長開始面上にInP層
を、前記InP層が段差形状を有するように成長する工
程と、前記InP層に対して塩酸と酢酸とを含むエッチ
ャントを使ったウェットエッチングを行い、前記InP
層の表面を平坦化する工程とを含むことを特徴とする半
導体装置の製造方法により,または請求項2に記載した
ように、前記成長工程は、前記段差形状が前記成長開始
面の初期段差に対応して生じるように実行されることを
特徴とする請求項1記載の半導体装置の製造方法によ
り、または請求項3に記載したように、前記成長開始面
の初期段差はメサ形状であることを特徴とする請求項2
記載の半導体装置の製造方法により、または請求項4に
記載したように、前記成長開始面の初期段差は、ステッ
プ形状であることを特徴とする請求項2記載の半導体装
置の製造方法により、または請求項5に記載したよう
に、前記成長開始面は平坦面で部分的に選択成長マスク
を有し、前記段差形状は前記選択成長マスクに対応して
形成されることを特徴とする請求項1記載の半導体装置
の製造方法により、または請求項6に記載したように、
前記平坦化工程は、前記InP層が前記平坦化工程の結
果、(100)面および(011)面および(0−1−
1)面のいずれかよりなる平坦化面を有するように実行
されることを特徴とする請求項1〜5のうち、いずれか
一項記載の半導体装置の製造方法により、または請求項
7に記載したように、前記平坦化工程は、前記InP層
が前記平坦化工程の結果、前記平坦化工程前に比べて
(100)面および(011)面および(0−1−1)
面のいずれかにより近づいた面よりなる平坦化面を有す
るように実行されることを特徴とする請求項1〜5のう
ち、いずれか一項記載の半導体装置の製造方法により、
または請求項8に記載したように、前記成長工程は、前
記成長開始面の最も高い位置よりも低いInP層表面を
有するように実行され、前記平坦化工程は、前記InP
層が前記平坦化工程の後、前記基板表面から測って前記
InP層の最も低い位置に対応した高さの平坦化面を有
するように実行されることを特徴とする請求項1〜7の
うち、いずれか一項記載の半導体装置の製造方法によ
り、または請求項9に記載したように、前記成長工程
は、前記成長開始面の最も高い位置と同等か、それ以上
高いInP層表面を有するように実行され、前記平坦化
工程は、前記InP層が前記平坦化工程の後、前記基板
表面から測って前記成長開始面の最も高い位置に対応し
た高さ以上の平坦化面を有するように実行されることを
特徴とする請求項1〜7のうち、いずれか一項記載の半
導体装置の製造方法により、または請求項10に記載し
たように、前記成長開始面は、前記初期段差の一部に選
択成長マスクを有し、前記InP層を成長する工程は、
前記InP層の段差形状が、選択成長マスクの縁に対応
して形成されるように実行されることを特徴とする請求
項2記載の半導体装置の製造方法により、または請求項
11に記載したように、前記InP層を成長する工程
は、前記InP層の段差形状が、前記成長開始面上にお
いて前記初期段差の側面に沿ってスロープ領域を形成す
るように実行されることを特徴とする請求項2記載の半
導体装置の製造方法により、または請求項12に記載し
たように、前記InP層を成長する工程は、前記InP
層の段差形状が、前記InP層が前記成長開始面上にお
いて前記初期段差を覆い形成されるように実行されるこ
とを特徴とする請求項2記載の半導体装置の製造方法に
より、または請求項13に記載したように、前記エッチ
ャントは塩酸と酢酸とを、塩酸に比べて酢酸が20倍以
下の濃度になるように含むことを特徴とする請求項1〜
12のうち、いずれか一項記載の半導体装置の製造方法
により、または請求項14に記載したように、前記エッ
チャントは、さらに水または過酸化水素水の少なくとも
ーつからなる追加剤を含むことを特徴とする請求項1〜
13のうち、いずれか一項記載の半導体装置の製造方法
により、または請求項15に記載したように、前記追加
剤は、前記エッチャント中に過酸化水素水を、塩酸と酢
酸に対して塩酸の30%以下の濃度で追加することを特
徴とする請求項14記載の半導体装置の製造方法によ
り、または請求項16に記載したように、前記追加剤
は、水よりなることを特徴とする請求項14記載の半導
体装置の製造方法により、または請求項17に記載した
ように、前記追加剤は、水と過酸化水素水よりなること
を特徴とする請求項14記載の半導体装置の製造方法に
より、または請求項18に記載したように、選択エッチ
ングマスクを担持し、前記選択エッチングマスクよりも
低い表面領域を有し、表面に段差部を有するInP層に
対して、塩酸と酢酸を含むエッチャントによるエッチン
グを行い、前記選択エッチングマスク下の領域を除き、
前記InP層の表面を平坦化することを特徴とする半導
体装置の製造方法により、または請求項19に記載した
ように、前記InP層の段差形状は、成長開始面上の初
期段差部に対応して形成されることを特徴とする請求項
18記載の半導体装置の製造方法により、または請求項
20に記載したように、前記選択エッチングマスクは前
記初期段差部の上部に設けられることを特徴とする請求
項19記載の半導体装置の製造方法により、または請求
項21に記載したように、前記選択エッチングマスクは
前記InP層上の段差部表面に設けられたものであるこ
とを特徴とする請求項18記載の半導体装置の製造方法
により、または請求項22に記載したように、前記選択
エッチングマスクは、絶縁材料およびInPを除く化合
物半導体よりなる群から選ばれることを特徴とする請求
項18〜21記載の半導体装置の製造方法により、また
は請求項23に記載したように、前記選択エッチングマ
スクは、酸化シリコン,窒化シリコン,InGaAs,
InGaAsP,AlGaInP,AlGaAs,Ga
InNAsのいずれかよりなることを特徴とする請求項
22記載の半導体装置の製造方法により、または請求項
24に記載したように、前記エッチャントは塩酸と酢酸
とを、塩酸に対して酢酸が20倍以下の濃度になるよう
に含むことを特徴とする請求項18〜23のうち、いず
れか一項記載の半導体装置の製造方法により、または請
求項25に記載したように、前記エッチャントは、さら
に水および過酸化水素水の少なくともーつからなる追加
剤を含むことを特徴とする請求項18〜24のうち、い
ずれか一項記載の半導体装置の製造方法により、または
請求項26に記載したように前記追加剤は、塩酸と酢酸
に対して過酸化水素水を、塩酸の30%以下の濃度で添
加されることを特徴とする請求項25記載の半導体装置
の製造方法により、または請求項27に記載したよう
に、前記追加剤は、水よりなることを特徴とする請求項
25記載の半導体装置の製造方法により、または請求項
28に記載したように、n型のInP基板上に、n型I
nPの第1の半導体層と、InPよりもバンドギャップ
の小さい第2の半導体層と、p型InPよりなる第3の
半導体層と、InGaAsおよびInGaAsPのいず
れかよりなる第4の半導体層とを順次積層することによ
り、前記第1〜第4の半導体層を含む積層半導体構造を
形成する工程と、前記積層半導体構造上に対してエッチ
ングを行うことにより、少なくとも前記第2〜第4の半
導体層を含む部分にメサストライプを形成する工程と、
前記メサストライプを形成されたInP基板上にInP
よりなる第5の半導体層を、前記基板表面から測った位
置がその最も低い表面部分でも前記第4の半導体層より
も高くなるように積層する工程と、前記第5の半導体層
の表面をエッチングする工程とよりなる半導体装置の製
造方法において前記第5の半導体層の表面をエッチング
する工程は、塩酸と酢酸とを含むエッチャントを使って
実行されることを特徴とする半導体装置の製造方法によ
り、または請求項29に記載したように、n型のInP
基板上に、n型InPよりなる第1の半導体層と、In
Pよりもバンドギャップエネルギーの小さい第2の半導
体層と、p型InPよりなる第3の半導体層と、InG
aAsおよびInGaAsPのいずれかよりなる第4の
半導体層とを順次積層し、積層半導体構造を形成する工
程と、前記積層半導体構造に対してエッチングを行うこ
とにより、少なくとも前記第2〜第4の半導体層を含む
メサストライプを形成する工程と、メサストライプを形
成されたInP基板上に、前記メサストライプを覆うよ
うに、InPよりなる第5半導体層を、前記基板表面か
ら測った高さがその最も低い表面部分でも第4の半導体
層よりも高くなるように積層する工程と、前記第5の半
導体層の表面をエッチングする工程とよりなる半導体装
置の製造方法において前記第5の半導体層をエッチング
する工程は、塩酸と酢酸とを含むエッチャントを使って
実行されることを特徴とする半導体装置の製造方法によ
り、または請求項30に記載したように、n型InP基
板上に、n型InPよりなる第1の半導体層と、InP
よりもバンドギャップの小さい第2の半導体層と、p型
InPよりなる第3の半導体層とを順次積層し、積層半
導体構造を形成する工程と、前記積層半導体構造上に保
護パターンを形成し、前記保護パターンをマスクに前記
積層半導体構造に対してエッチングを行い、少なくとも
前記第2および第3の半導体層を含むメサストライブを
形成する工程と、前記メサストライプを形成された基板
上に、p型InPよりなる第4の半導体層を、前記基板
表面から測った高さがその最も低い部分で前記第2の半
導体層よりも高く、前記第3の半導体層の上面よりは低
くなるように積層する工程と、前記第4の半導体層をエ
ッチングする工程と、前記第4の半導体層上にn型In
Pよりなる第5の半導体層を積層する工程と、前記メサ
ストライプの形成工程でマスクとして使われた前記保護
パターンをエッチングにより除去する工程と、前記第3
の半導体層および第5の半導体層上に、p型InPより
なる第6の半導体層とInGaAsおよびInGaAs
Pのいずれかよりなる第7の半導体層とを順次積層する
工程とよりなる半導体装置の製造方法において前記第4
の半導体層の表面をエッチングする工程は、塩酸と酢酸
とを含むエッチャントを使って実行されることを特徴と
する半導体装置の製造方法により、または請求項31に
記載したように、n型InP基板上に、n型InPより
なる第1の半導体層と、InPよりバンドギャップの小
さい第2の半導体層と、p型InPよりなる第3の半導
体層と、InGaAsおよびInGaAsPのいずれか
よりなる第4の半導体層とを順次積層し、積層半導体構
造を形成する工程と、前記積層半導体構造上に保護パタ
ーンを形成し、前記保護パターンをマスクとしたエッチ
ングにより少なくとも前記第2〜第4の半導体層を含む
メサストライプを形成する工程と、前記保護パターンを
エッチングにより除去する工程と、前記メサストライプ
を形成された基板上に、前記メサストライプを含むよう
に、p型InPよりなる第5の半導体層を、前記基板表
面から測った高さがその最も低い部分で前記第2の半導
体層より高く、前記第4の半導体層よりも低く積層する
工程と、前記第5の半導体層の表面をエッチングする工
程と、n型InPよりなる第6の半導体層を、前記基板
表面から測った高さがその最も低い部分で前記第4の半
導体層の高さよりも低くなるように積層する工程と、前
記第6の半導体層の表面をエッチングする工程と、前記
第6の半導体層上にp型InPよりなる第7の半導体層
を、前記基板表面から測った高さがその最も低い部分で
前記第4の半導体層の高さよりも高くなるように積層す
る工程と、前記第7の半導体層の表面をエッチングする
工程とよりなる半導体装置の製造方法において前記第
5,第6および第7の半導体層の表面をエッチングする
工程は、塩酸と酢酸とを含むエッチャントを使って実行
されることを特徴とする半導体装置の製造方法により、
または請求項32に記載したように、n型InP基板上
に、n型InPよりなる第1の半導体層と、InPより
バンドギャップエネルギーの小さい第2の半導体層と、
p型InPよりなる第3の半導体層と、InGaAsお
よびInGaAsPのいずれかよりなる第4の半導体層
とを順次積層し、半導体積層構造を形成する工程と、前
記半導体積層構造上に保護パターンを形成し、前記保護
パターンをマスクに前記半導体積層構造をエッチングす
ることにより、少なくとも前記第2〜第4の半導体層を
含むメサストライプを形成する工程と、前記保護パター
ンをエッチングにより除去する工程と、前記メサストラ
イプを形成された基板上に、前記メサストライプを含む
ように、p型InPよりなる第5の半導体層を、前記基
板表面から測った高さがその最も低い部分でも前記第2
の半導体層よりも高く、前記第4の半導体層よりは低く
なるように積層する工程と、前記第5の半導体層の表面
をエッチングする工程と、前記第5の半導体層上にn型
InPよりなる第6の半導体層とp型InPよりなる第
7の半導体層とを順次積層する工程と、前記第7の半導
体表面をエッチングする工程と、第4の半導体をエッチ
ングにより除去する工程と、p型InPよりなる第8の
半導体層と、InGaAsおよびInGaAsPのいず
れかよりなる第9の半導体層とを順次積層する工程を含
む羊導体装置の製造方法において、前記第5の半導体層
をエッチングする工程と前記第7の半導体をエッチング
する工程とは、塩酸と酢酸とを含むエッチャントを使っ
て実行されることを特徴とする半導体装置の製造方法に
より、または請求項33に記載したように、n型InP
基坂上に、n型InPよりなる第1の半導体層と、In
Pよりもバンドギャップの小さい第2の半導体層と、p
型InPよりなる第3の半導体層と、InGaAsおよ
びInGaAsPのいずれかよりなる第4の半導体層と
を順次積層し、積層半導体構造を形成する工程と、前記
積層半導体構造をエッチングすることにより、少なくと
も前記第2〜第4の半導体層を含むメサストライプを形
成する工程と、前記メサストライプを形成された基板上
に、前記メサストライプを含むようにp型InPよりな
る第5の半導体層を、前記メサストライプと接する部分
で前記第2の半導体層より高く、前記第4の半導体層よ
りも低く積層する工程と、前記第5の半導体層上にp型
InPよりなる第6の半導体層を積層する工程と、前記
第6の半導体層の表面をエッチングする工程とよりなる
半導体装置の製造方法において、前記第6の半導体層の
表面をエッチングする工程は、塩酸と酢酸とを含むエッ
チャントを使って実行されることを特徴とする半導体装
置の製造方法により、または請求項34に記載したよう
に、n型InP基板上に、n型InPよりなる第1の半
導体層と、InPよりバンドギャップの小さい第2の半
導体層と、p型InPよりなる第3の半導体層と、In
GaAsおよびInGaAsPのいずれかよりなる第4
の半導体層とを順次積層し、積層半導体構造を形成する
工程と、前記積層半導体構造上に保護パターンを形成
し、前記保護パターンをマスクに前記積層半導体構造を
エッチングすることにより、前記第3半導体層および第
4の半導体層を含むメサストライブを形成する工程と、
前記保護層をエッチングにより除去する工程と、前記メ
サストライプを形成された基板上に、n型InPよりな
る第5の半導体層を、前記基板表面から測った高さがそ
の最も低い部分で第4半導体層よりも低くなるように積
層する工程と、前記第5の半導体層の表面をエッチング
する工程と、前記第5の半導体層上にp型InP層の第
6半導体層を、前記基板表面から測った高さがその最も
低い部分でも前記第4の半導体層よりも高くなるように
積層する工程と、前記第6の半導体層の表面をエッチン
グする工程とよりなる半導体装置の製造方法において前
記第5および第6の半導体層をエッチングする工程は、
塩酸と酢酸とを含むエッチャントを使って実行されるこ
とを特徴とする半導体装置の製造方法により、または請
求項35に記載したように、n型InP基板上に、n型
InPよりなる第1の半導体層と、InPよりバンドギ
ャップの小さい第2の半導体層と、p型InPよりなる
第3の半導体層と、InGaAsおよびInGaAsP
のいずれかよりなる第4の半導体層とを順次積層して積
層半導体構造を形成する工程と、前記積層半導体構造を
エッチングすることにより、前記第3の半導体層と第4
の半導体層とを含むメサストライプを形成する工程と、
前記メサストライプを形成された基板上に、n型InP
よりなる第5の半導体層を、前記基板表面から測った高
さがその最も高い部分でも前記第4の半導体層よりも低
くなるように積層する工程と、前記第5の半導体の表面
をエッチングする工程と、前記第5の半導体層上にp型
InPよりなる第6の半導体層を、前記基板表面から測
った高さがその最も低い部分でも前記第4の半導体層よ
りも高くなるように積層する工程と、前記第6半導体表
面をエッチングする工程とよりなる半導体装置の製造方
法において前記第5および第6の半導体の表面をエッチ
ングする工程は、塩酸と酢酸を含むエッチャントを使っ
て実行されることを特徴とする半導体装置の製造方法に
より、または請求項36に記載したように、InP基板
上に、n型InPよりなる第1の半導体層と、これより
屈折率の大きい第2の半導体層と、p型InPよりなる
第3の半導体層とをこの順序で積層し、積層半導体構造
を形成する工程と、前記積層半導体構造上に保護パター
ンを形成し、前記保護パターンをマスクとした前記積層
半導体構造のエッチングにより、少なくとも前記第2お
よび第3の半導体層を含むメサパターンを形成する工程
と、前記メサパターンを形成された前記InP基板上
に、InPよりなる第4の半導体層を、前記メサパター
ンが前記保護パターンを担持した状態で積層する工程
と、前記第4の半導体層の表面を、前記メサパターンが
前記保護パターンを担持した状態でエッチングする工程
と、前記保護パターンを除去する工程と、InPよりな
る第5の半導体層を積層する工程とよりなる光導波路の
製造方法において前記第4の半導体層の表面をエッチン
グする工程は、塩酸と酢酸を含むエッチャントにより実
行されることを特徴とする光導波路の製造方法により、
または請求項37に記載したように、InP基板上に、
InPよりなる第1の半導体層と、InPよりバンドギ
ャップの小さい第2の半導体層と、InPよりなる第3
の半導体層と、InGaAsまたはInGaAsPのい
ずれかよりなる第4の半導体層とを順次積層し、積層半
導体構造を形成する工程と、前記積層半導体構造をエッ
チングすることにより、少なくとも前記第2〜第4の半
導体層を含むメサパターンを形成する工程と、前記メサ
パターンを形成された基板上に、InPよりなる第5の
半導体層を、前記メサパターンを覆うように積層する工
程と、前記第5の半導体層の表面をエッチングする工程
とよりなる光導波路の製造方法において前記第5の半導
体層の表面エッチングする工程は、塩酸と酢酸を含むエ
ンチャントにより実行されることを特徴とする光導波路
の製造方法により、または請求項38に記載したよう
に、InP基板上に選択成長マスクを形成する工程と、
前記選択成長マスクを形成されたInP基板上に、気相
堆積工程により、InPよりなる第1の半導体層と、I
nPより屈折率の大きい第2の半導体層と、InPより
なる第3の半導体層とを順次積層して積層半導体パター
ンを形成する工程と、前記第の3半導体層の表面をエッ
チングする工程とよりなる半導体装置の製造方法におい
て第3の半導体層の表面をエッチングする工程は、塩酸
と酢酸を含むエッチャントにより実行されることを特徴
とする半導体装置の製造方法により、または請求項39
に記載したように、InP基板上に選択成長マスクを形
成する工程と、前記InP基板表面のうち、前記選択成
長マスクで被覆しない領域をエッチングし、溝を形成す
る工程と、前記基板上に、前記選択成長マスクを形成し
た状態で、InPよりなる第1の半導体層と、InPよ
りバンドギャップの小さい第2の半導体層と、InPよ
りなる第3の半導体層を順次積層して積層半導体構造を
形成する工程と、前記選択成長マスクを除去する工程
と、前記第3の半導体層の表面をエッチングする工程と
よりなる半導体装置の製造方法において第3半導体の表
面をエッチングする工程は、塩酸と酢酸を含むエッチャ
ントを使って実行されることを特徴とする半導体装置の
製造方法により、または請求項40に記載したように、
InP基板上に、InPよりなる第1の半導体層と、I
nPよりバンドギャップの小さい第2の半導体層と、I
nPよりなる第3の半導体層とを順次積層して第1の積
層半導体構造を形成する工程と、前記第1の積層半導体
構造上に第1の保護パターンを形成し、前記第1の保護
パターンをマスクに前記第1の積層半導体構造をエッチ
ングすることにより、少なくとも前記第2および第3の
半導体層を含む第1のメサストライプを形成する工程
と、前記第1のメサストライプを形成された基板上にI
nPよりなる第4の半導体層を、前記第1のメサストラ
イプ上に前記第1の保護パターンを残した状態で積層す
る工程と、前記第4の半導体層の表面をエッチングする
工程と、前記第1の保護パターンを除去する工程と、前
記第4の半導体層上に、InPよりなる第5の半導体層
と、InPよりバンドギャップの小さい第6の半導体層
と、InPよりなる第7の半導体層とを順次積層し、第
2の積層半導体構造を形成する工程と、前記第2の積層
半導体構造上に第2の保護パターンを形成し、前記積層
半導体構造を前記第1の保護パターンをマスクにエッチ
ングすることにより、少なくとも前記第6の半導体層お
よび第7の半導体層を含む第2のメサストライプを形成
する工程と、前記第2のメサストライプが形成された基
板上にInPよりなる第8の半導体層を、前記第2のメ
サストライプ上に前記第2の保護パターンを残した状態
で積層する工程と、前記第8半導体表面をエッチングす
る工程と、前記第2の保護層をエッチングにより除去す
る工程とをよりなる多層光導波路の製造方法において前
記第4および第8の半導体の表面をエッチングする工程
は、塩酸と酢酸を含むエッチャントを使って実行される
ことを特徴とする多層光導波路の製造方法により、解決
する。 [作用]本発明はInP結晶成長で表面に生じる段差形
状を、ウエットエッチングにより平坦化することで上記
問題を解決する。本発明は、特にエッチャントとして塩
酸と酢酸を含む混合液を使用する。
酸:酢酸:水の混合比が1:5:1の混合液を使って段
差のあるInP層をエッチングする実験における、<1
00>方向、<0−11>方向、および<011>方向
のエッチング量とエッチング時間の相関を示す。
<011>方向のエッチング速度が約0.05〜0.7
μm/min程度であるのに対し、<0−11>方向のエ
ッチング速度は5〜30μm/minと約100倍速いこ
とがわかる。従って前記混合液で段差形状をエッチング
すると<0−11>方向の段差は非常に早い速度で後退
し、結果的に(100)面、(011)面およびこれに
等価な(0−1−1)面だけが発達面として残り、他の
面は消失する。すなわち上記エッチング液によるウエッ
トエッチングにより、InP層上には(100)面ある
いは(011)面あるいは(0−1−1)面のみが平坦
面として現れることが見出された。
えると、エッチング速度の絶対値および各面方位に対す
る相対速度は変化する。
の濃度比Xを変化させた場合における、<100>方向
に対する<0−11>方向へのエッチング速度比を示
す。すなわち図7において、前記エッチャントでは塩
酸:酢酸:水の濃度比が1:X:1で表される。
Xにおいても<100>方向に比べ<0−11>方向へ
のエッチング速度は30〜100倍大きいことがわか
る。かかるエッチング異方性は、エッチャント中におけ
る塩酸と酢酸の含有によって得られるのであり、特に塩
酸と酢酸の濃度比Xが1〜10の範囲において30以上
のエッチング速度比が得られることがわかる。このよう
に、前記の範囲にエッチャント中の酢酸濃度を設定する
ことにより、本特許の目的であるInP層の顕著な平坦
化効果が得られる。
変わると、(塩酸+酢酸)濃度が変化する為に、エッチ
ング速度の絶対値は変化するが、図5,6に示されたエ
ッチング異方性自体は変わらず、平坦化効果には影響は
生じない。
方性は、上記のエッチャント混合液に過酸化水素水を加
えても得られる。
混合液にさらに過酸化水素水を加えたエッチャントによ
りInPの段差形状をエッチングした場合の、<100
>方向に対する<0−11>方向へのエッチング速度比
を示す。
における塩酸と酢酸と過酸化水素水と水の組成比を1:
1:Y:1と表した場合、前記過酸化水素水組成Yの値
が0〜0.3の範囲で30以上の異方性が得られること
がわかる。
ャントを、図9(A)に示すSiO 2エッチングマスク
をInPの段差形状の表面に形成した構造に対して適用
し、図9(B)に示すように平坦化を行った場合には、
エッチングマスクの下ではサイドエッチングが進行しな
いことが見出された。
上にはSiO2パターン42をエッチングマスクにメサ
ストライプ41Mが[011]方向に形成されており、
前記メサストライプ41Mの両側には、前記メサストラ
イプ41M上の前記SiO2パターン42を選択成長マ
スクに、InP埋込層43A,43Bが形成されてい
る。
ーン42を再びエッチングマスクに,前記InP埋込層
43A,43Bを本発明の塩酸と酢酸とを含むエッチャ
ントによりエッチングし、(100)面よりなる平坦化
面を形成する。
ライプ41Mの側壁面が、前記エッチャントにより選択
的にエッチングを受けるInPの(0−11)面であっ
ても、前記メサストライプ41M上にSiO2パターン
42を形成しておく限り、メサストライプ41Mに実質
的なサイドエッチングは生じることがなく、従って図9
(B)の平坦化工程が終了しても前記メサストライプ4
1Mは実質的に完全に残ることが見出された。
むエッチャントによるInPの段差構造の平坦化工程で
は、InP段差構造の表面のー部をマスクで被覆するこ
とにより、この部分の段差を意図的に残し、一方でマス
クにより被覆されない領域を、前記エッチャントを使っ
たエッチングにより、(100)面,(011)面およ
び(0−1−1)面のいずれかとする選択的な平坦化が
可能であることが見出された。
は(011)面あるいは(0−1−1)面上にエッチン
グマスクを形成し、かかる構造を本発明の混合液でエッ
チングしたとしても、本発明の目的である平坦化は達成
されない。本発明の選択的な平坦化が有効であるために
は、エッチングマスクの形成された領域に対して、マス
クで被覆されない領域の少なくともー部が低い位置に存
在しなければならない。
GaまたはAsを含む化合物半導体層では、本発明によ
る塩酸および酢酸を含むエッチャントによるエッチング
速度が、InPに比べて非常に遅い。特にエッチャント
が過酸化水素水を含有しない場合は、これらの半導体層
は実質的にエッチングされない。従って前述の選択的な
平坦化の為のエッチングマスクとして、SiO2やSi
N以外にも、InGaAsPやInGaAsなどのGa
あるいはAsを含む化合物半導体層を用いることができ
る。
の平坦化効果を有効に適用できる段差形状を形態する
と、以下のようになる。 A.選択成長マスクの縁に形成される段差形状の平坦化 図10(A),(B)は、n型InP基板51上に形成
されたSiO2パターン52を選択成長マスクとしてI
nP層53を成長し、かかるInP層53を塩酸と酢酸
とを含むエッチャントにより平坦化する場合を示す。
に半導体層を気相成長する場合には、マスク52上で気
相原料が消費されず原料濃度が増加する為、マスク52
の縁に原料が過剰に供給され、その結果、形成される半
導体層の成長速度が増加する。
51上に形成されたメサストライプ等の凸部上に前記S
iO2パターン52を形成し、かかるSiO2パターン5
2を選択成長マスクに前記凸部の両側にInP埋込層5
3A,53Bを成長する場合を示す。この場合には、先
にも説明したように前記選択成長マスク52上における
原料濃度の増加の結果、前記InP埋込層53A,53
Bは前記マスク52の両側において盛り上がる。
(B)の工程において本発明による塩酸および酢酸を含
むエッチャントを使ったウェットエッチング工程を適用
し、前記InP埋込層53A,53Bを平坦化する。図
11(A),(B)の工程においては、前記選択成長マ
スク52をエッチングマスクとして使用しているが、図
12(A),(B)に示すように、平坦化工程の前にか
かる選択成長マスク52をエッチング除去しても同様な
平坦化効果が達成される。 B.成長前の段差を反映した段差形状に対する平坦化 図13(A),(B)は、段差形状を有する構造上にI
nP層を成長した場合に、かかるInP層表面に生じる
凹凸の平坦化工程を示す。
板61上にはメサ構造61Mが形成されており、さらに
前記基板61上には前記メサ構造61Mを覆うようにI
nP層62が堆積されている。その結果、前記InP層
62の表面には、前記メサ構造61Mに対応した凸部が
形成されている。
記InP層62に対して前記塩酸と酢酸とを含むエッチ
ャントによるウェットエッチングを行い、前記InP層
62の表面を平坦化する。 C.マスクを越えない成長層表面に生じた段差形状の平
坦化 図14(A),(B)は、凸部を形成された基板上に選
択成長マスクを使って埋込InP層を結晶成長する際
に、前記凸部に隣接して前記埋込InP層の表面に形成
されるスロープ面を本発明のウェットエッチングにより
平坦化する場合を示す。かかるスロープ面は、前記埋込
InP層が前記選択成長マスクの高さよりも低い位置に
形成される場合に発生する。
板71上にはSiO2パターン72をエッチングマスク
にメサ構造71Mが形成されており、さらに前記SiO
2パターン72を選択成長マスクに、前記メサ構造71
Mの両側にはInP埋込層73A,73Bが形成されて
いる。その際、前記InP埋込層73A,73Bは前記
メサ構造71Mを超えないような高さに形成されてお
り、前記埋込層73A,73Bの表面には、前記選択成
長マスク72上において前記埋込層73A,73Bの選
択成長の際に気相原料が過剰になることに起因して、前
記メサ構造71Mから側方に下降するスロープ面が形成
されている。
構造に対して本発明による塩酸と酢酸とを含むエッチャ
ントを使ったウェットエッチング工程を適用し、前記埋
込層73A,73Bを平坦化する。 D.エッチングマスクとなる半導体層を含む段差形状の
平坦化 先にも説明したように、InGaAsPあるいはInG
aAs、GaまたはAsを含む半導体は、本発明の塩酸
および酢酸を含むエッチャントを使ったウェットエッチ
ングにおけるエッチング速度がInPに比べて非常に遅
い。従って、本発明のエッチャントを使ってInP層を
平坦化する場合に、かかるInGaAsPあるいはIn
GaAs半導体膜をエッチングマスクとして使うことも
可能である。
nGaAsPパターン82を担持するメサ構造81Mを
形成し、さらにかかるメサ構造81MおよびInGaA
sPパターン82を覆うようにInP埋込層83を堆積
した場合を示す。
塩酸と酢酸を含むエッチャントを使ったウェットエッチ
ング工程を適用することにより、図15(B)に示すよ
うに前記InGaAsPパターン82がエッチングマス
クとして作用し、前記InP埋込層83を前記InGa
AsPパターン82の表面に一致する表面を有するよう
に平坦化することができる。
に、前記InP埋込層83を前記InGaAsPパター
ン82よりも下の位置までエッチングすることも可能で
ある。
nP層の成長に伴い形成された段差形状に対して、前記
塩酸と酢酸とを含むエッチャントを使ったウエットエッ
チングを適用する結果、(100)面あるいは(01
1)面あるいは(0−1−1)面のいずれかよりなる平
面が前記InP層中に発達する事と定義してきた。しか
しエッチングの初期の段階では、段差斜面から前記(1
00)面,(011)面あるいは(0−1−1)面に変
化する途中の面方位を持つスロープ面が出現しており、
前記スロープ面はエッチングの進行とともに、徐々に前
記結晶面のいずれかへと変化する。従って、本発明の平
坦化は、実際の半導体装置の作製工程においては、段差
面が(100)面あるいは(011)面あるいは(0−
1−1)面に変化させる場合のみならず、エッチングの
途中段階で打ち切る場合でも有効である。すなわち本発
明の平坦化は、エッチング後にInP段差面が(10
0)面あるいは(011)面あるいは(0−1−1)面
に変化する場合のみならず、中間的なスロープ面あるい
は斜面となる場合をも含む。
素水を含むエッチャント自体は公知である。例えば特開
平10−65201号公報には、塩酸と酢酸と過酸化水
素水を含有するエッチャントをメサストライブ形成工程
で使う例が記載されている。しかし上記公知例は、結晶
成長前の凸部の側壁面を特定の斜面にそろえる為にエッ
チャントを使用しているものであって、本発明の効果で
ある結晶成長に伴い形成された段差形状の平坦化に前記
エッチャャントが利用できることは、この公知例からは
類推できない。
は、塩酸と酢酸と過酸化水素水とを含むエッチャントに
より、ドライエッチングにより形成されたメサストライ
プの側壁面をエッチングする例が記載されている。しか
し、前記公知例はドライエッチングで生じるメサ表面の
ダメージを除去することを目的としているので、本発明
の目的とする段差形状の平坦化を類推することはできな
い。
〜図18(E)を参照しながら、本発明の第1実施例に
よるBH構造を有するレーザダイオードの製造工程を説
明する。
板101上にInGaAsP/InGaAsP多重量子
井戸活性層102と、p型InPクラッド層103と、
p型InGaAsコンタクト層104とを順次積層す
る。
2膜105をエッチングマスクとして使い、ドライエッ
チングを行うことにより、活性層メサストライプ101
Mを形成する。図示の例では、前記活性層メサストライ
プ101Mは、<011>方向に延在する。
iO2膜105を選択成長マスクとして、MOVPE法
によりFeドープInP埋込層1061,1062を前記
基板101上、前記メサストライプ101Mの両側に成
長する。前記MOVPE工程は、例えば成長温度を63
0°C、成長圧力を0.1気圧に設定して実行され、I
II族元素、V族元素およびFeドーバントの原料とし
てTMIn,PH3およびCp2Feを使用する。本実施
例では前記InP埋込層106A,106Bの厚さは、
前記InP埋込層1061,1062の最も低い部分が前
記メサストライプ101M中のp型InGaAsコンタ
クト層104よりも高くなるように設定される。その結
果、前記InP埋込層1061,1062には、前記メサ
ストライプ101M上のSiO2膜105に隣接して、
盛り上がり部106a,106bが形成される。
酢酸と水の混合液よりなるエッチャントで、図17
(C)の構造をウェットエッチングする。
ャント中における塩酸と酢酸と水の混合比は1:5:1
に設定し、液温2.3°Cで典型的には3分間エッチン
グを行う。かかるエッチングの結果、図18(D)に示
すように前記InP埋込層106A,106Bの表面は
(100)面となり、前記p型InGaAs層104の
高さで平坦化する。
の構造を弗化水素酸に1分間侵し、SiO2膜105を
エッチング除去した後、前記p型InGaAs層104
上にp側電極107を、また前記基板101の下面上に
n側電極108を形成する。
前記埋込層1061,1062は平坦面となっているの
で、前記p側電極107は平面上に積層され、従って先
に図2で説明した電極途切れの問題は生じない。 [実施例2]次に、本発明の第2実施例によるBH構造
を有するレーザダイオードの製造工程を、図19(A)
〜(C)を参照しながら説明する。ただし、図19
(A)〜(C)中、先に説明した部分には同一の参照符
号を付し、説明を省略する。
図17(A),(B)と同様な工程により前記InP基
板101上にメサストライプ101Mを形成し、さらに
前記SiO2層105を弗化水素酸でエッチング除去す
る。
(A)の構造上にMOVPE法によりFeドープInP
埋込層106を結晶成長する。このようにして形成され
たInP埋込層106は、下地の段差形状を反映してメ
サストライプ対応部分が盛り上がったスロープ面を有す
る。図19(B)の工程において、前記FeドープIn
P埋込層は、厚さが最も低い部分でInGaAsコンタ
クト層より高くなるように形成される。
塩酸と酢酸と水の混合液よりなるエッチャントにより図
19(B)の構造をエッチングする。かかるエッチング
の結果、前記FeドープInP埋込層106のスロープ
斜面は平坦化され、(100)面により近い面が現れ
る。
込層106のエッチングが進行し、前記メサストライプ
101Mの両側にInP埋込層1061,1062が形成
される。前記エッチングの結果前記p型InGaAs層
コンタクト層104が表面に露出すると、露出したコン
タクト層104はエッチングマスク層として作用し、前
記p−InGaAs層104の高さに揃った平坦な(1
00)面が前記InP埋込層1061,1062の主面と
して出現する。 [実施例3]次に、本発明の第3実施例によるpn埋込
構造を有するレーザダイオードの製造方法を、図20
(A)〜図21(F)を参照しながら説明する。
板111上にはInGaAs/InGaAsP多重量子
井戸活性層112と、p型InPクラッド層113と、
SiO2膜115とを順次積層した半導体積層構造が形
成され、さらにこれをドライエッチングによりパターニ
ングすることにより、活性層メサストライプ111Mが
形成される。
P基板111上、前記メサ領域111Mの両側に、MO
VPE法により、p型InP層1161および116
2を、前記SiO2膜115を選択成長マスクとして使
い、成長する。pドーピング原料としてはDMZnを使
用すればよい。その際、前記p型InP層1161,1
162の成長は、前記InP層1161および1162の
表面のうち最も低い部分が前記InGaAsP/InG
aAsP多重重子井戸層の上面よりも高く、しかもメサ
ストライプ111M中のp−InPクラッド層113の
上面より低くなるように実行される。
酢酸と水の混合液よりなるエッチャントを使い、図20
(B)の構造をウェットエッチングする。かかるウェッ
トエッチングの結果、前記p型InP層1161,11
62は平坦になり、その表面は前記InP層1161,1
162初期表面の最低領域に対応して、InGaAsP
/InGaAsP多重量子井戸層112の上面よりは高
く、メサストライプ111M中のp型InPクラッド層
113の上面より低い位置に形成される。
E法により、図20(C)の構造上にn型InP層11
7とp−InP層118とを順次結晶成長する。
iO2膜115を弗化水素酸でエッチング除去し、最後
に図21(F)の工程において図21(E)の構造上に
p型InPクラッド層119とp型InGaAsコンタ
クト層120とをMOVPE法により順次成長する。
型InP埋込層117の位置を正確に制御しなければな
らない。前記n型InP埋込層117と活性層112と
の間の間隔が広い場合には、間に電流リークパスが形成
され電流注入効率が低下する。一方前記n型InP埋込
層117と活性層112との間隔が狭すぎる場合には、
前記n型InP埋込層117と活性層下部のn型InP
層111の電気的絶縁が取れず、ここが電流リークパス
となる。これに対し本実施例の方法では、図20(B)
のp型InP層1161,1162の初期層厚、換言する
と成長時間のみで前記n型InP埋込層117の下面位
置が決まるため、MOVPE法で生じる結晶成長面の指
数に影響されない。成長結晶面は、MOVPE工程にお
ける成長温度、圧力等の成長条件により容易に変化する
ので位置制御は困難である。また前記n型InP埋込層
117は(100)面を有するp型InP層1161,
1162上に成長する為に、InP層へのn型ドーパン
ト取り込み効率の面方位依存性の影響を受けず、全面で
均一な濃度のn型InP層117が形成される。 [実施例4]次に本発明の第4実施例によるpn埋込構
造を有するレーザダイオードの製造方法を、図22
(A)〜図23(G)を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
P基板111上にInGaAsP/InGaAsP多重
量子井戸活性層112とp型InPクラッド層113と
p型InGaAsコンタクト層114とを積層し、さら
に前記InGaAsコンタクト層114上に形成したS
iO2膜105をマスクに使ったドライエッチングによ
り前記基板111上にメサストライプ111Mを形成す
る。図22(A)ではさらに前記SiO2膜115が弗
化水素酸でエッチング除去されている。
(A)の構造上にMOVPE法によりp型InP層11
6を結晶成長する。その際、前記p型InP層116表
面の最も低い部分が前記InGaAsP/InGaAs
P多重量子井戸層112の上面より高く、p−InGa
Asコンタクト層114の下面よりも低くなる様に、前
記p型InP層116の厚さを設定する。
(B)の構造に塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記p型
InP層116を平坦化する。その際、平坦化されたI
nP層116の表面は、前記InP層116初期表面の
最低領域に対応し、InGaAsP/InGaAsP多
重量子井戸層112よりは高く、p型InGaAs層1
14より低い位置に位置する。図22(C)の平坦化工
程の結果、前記InP層116は前記メサストライプ1
11Mを隔ててInP領域1161とInP領域1162
とに分かれる。
(C)の構造上にMOVPE法により、n型InP埋込
層117Aを結晶成長する。その際、前記n型InP層
117Aの厚さを、前記InP層117A表面の最も低
い部分が前記InGaAsコンタクト層114の下面よ
りも低くなる様に層厚を決める。
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングにより、前記n型InP埋込層117Aを
エッチングする。その結果、前記n型InP層117A
は、表面が前記InGaAsコンタクト層114よりも
低い位置で平坦化する。
E法によりp型InP埋込層118Aを図23(E)の
構造上に、前記InGaAsコンタクト層114を覆う
ように成長する。
3(F)のp型InP埋込層118Aに対して、塩酸と
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングを適用し、前記InP埋込層118Aの上
面を前記InGaAsコンタクト層114の上面に一致
させる。
おいて前記p型InP埋込層116Aの厚さを制御する
ことにより、図22(D)に示すように前記n型InP
埋込層117A下面の位置が制御できるだけでなく、図
22(D)の工程において前記n型InP埋込層117
Aの初期厚さを制御することにより、前記n型InP層
117A上面の位置も制御でき、電流狭窄構造を精度良
く作製できる。 [実施例5]次に、本発明の第5実施例によるpn埋込
構造を有するレーザダイオードの製造方法を、図24
(A)〜図26(G)を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
の工程と同様にして前記n型InP基板111上にIn
GaAsP/InGaAsP多重量子井戸活性層112
とp型InPクラッド層113とp型InGaAsコン
タクト層114とを含むメサストライプ111Mを、S
iO2膜115をマスクに使ったドライエッチングによ
り形成し、さらに前記SiO2膜115を弗化水素酸で
エッチング除去する。
(A)の構造上にMOVPE法によりp型InP層11
6を成長する。その際、前記p型InP層116表面の
最も低い部分が前記InGaAsP/InGaAsP多
重量子井戸層112の上面より高く、p型InGaAs
コンタクト層114の下面よりも低くなる様に、前記p
型InP層116の厚さを設定する。
(B)の構造に塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記p型
InP層116を平坦化する。その際、平坦化されたI
nP層116の表面は、前記InP層116初期表面の
最低領域に対応し、InGaAsP/InGaAsP多
重量子井戸層112よりは高く、p型InGaAs層1
14より低い位置に位置する。図24(C)の平坦化工
程の結果、前記InP層116は前記メサストライプ1
11Mを隔ててInP領域1161とInP領域1162
とに分かれる。このように、図24(A)〜図24
(C)の工程は、図22(A)〜(C)の工程にそれぞ
れ対応している。
(C)の構図上にMOVPE法によりn型InP層11
7Bおよびp型InP埋込層118Bを順次成長する。
その際、前記n型InP層117Bの最も低い部分が前
記p型InGaAs層114の下面よりも低く、また前
記p型InP層118Bの最も低い部分が前記InGa
As層114よりも高くなる様に、InP層117Bお
よび118Bの厚さを設定する。
nP層118Bおよび117Bを、塩酸と酢酸と水の混
合液よりなるエッチャントを使ったウェットエッチング
によりエッチングする。かかるウェットエッチング工程
の際、前記InGaAs層114はエッチングマスクと
して作用し、前記p型InP層118Bおよびn型In
P層117Bの表面が平坦化する。
GaAs層114を弗化水素酸と硝酸の混合液でエッチ
ング除去し、最後に図26(G)の工程において、図2
5(F)の構造上にMOVPE法によりp型InPクラ
ッド層119とp型InGaAsコンタクト層120と
を順次結晶成長する。
において前記n型InP埋込層116の厚さを制御する
ことで、前記n型InP埋込層117下面の位置が制御
できる。 [実施例6]次に本発明の第6実施例によるpn埋込構
造を有するレーザダイオードの製造方法を図27(A)
〜(C)および図28(D)を参照しながら説明する。
ただし図中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
の工程と同様にして前記n型InP基板111上にIn
GaAsP/InGaAsP多重量子井戸活性層112
とp型InPクラッド層113とp型InGaAsコン
タクト層114とを含むメサストライプ111Mを、S
iO2膜115をマスクに使ったドライエッチングによ
り形成する。
サストライプ111M上に前記SiO2膜115を残し
た状態で、MOVPE法によりp型InP埋込層11
6、n型InP埋込層117およびp型InP層118
を順次成長する。図27(B)のMOVPE工程は、典
型的には成長温度を550°C、成長圧力を0.1気圧
に設定し、III族原料、V族原料、およびp型および
n型ドーパント原料としてそれぞれTMIn、PH3、
DMZn、SiH4を使用するとともに、塩化メチルC
H3Clを10CCM添加して実行される。かかる低温
成長と塩素系ガスの添加を組み合わせることにより、各
埋込層はメサ側面への遭い上がり成長が抑制され、メサ
底面からほぼ<100>方向に成長する。
前記n型InP層117の下面が前記メサストライプ1
11Mと接する位置において活性層112の上面よりも
高くなるように、また前記n型InP層117の上面が
前記メサストライプ111Mと接する位置において前記
p型InGaAsコンタクト層114の下面よりも低く
なるように、前記p型InP層116およびn型InP
層117の厚さを制御する。
(B)の構造を、前記SiO2膜115をマスクとし
て、塩酸と酢酸と水の混合液よりなるエッチャントを使
ったウェットエッチングによりエッチングする。その結
果、前記p型InP層118は平坦化され、前記InG
aAsクラッド層114の上面に一致した平坦化面が得
られる。
iO2膜115を弗化水素酸と過酸化水素水の混合液で
エッチング除去する。
表面を得ることができ、レーザダイオードの製造工程を
大幅に簡略化できる。 [実施例7]次に本発明の第7実施例によるリッジ構造
を有するレーザダイオードの製造方法を、図29(A)
〜図30(E)を参照しながら説明する。
板121上にはInGaAs/InGaAsP多重量子
井戸活性層122と、p型InPクラッド層123と、
p型InGaAsコンタクト層124と、SiO2膜1
25とを順次積層した半導体積層構造が形成され、さら
にこれを前記SiO2膜125をマスクとしたドライエ
ッチングによりパターニングすることにより、前記クラ
ッド層123上にリッジストライプ123Mが形成され
る。さらに図29(A)の工程では、前記SiO2膜1
25は弗化水素酸でエッチング除去されている。
E法により、図29(A)の構造上にn型InP層12
6を結晶成長する。その際、前記n型InP層126の
厚さを、前記InP層126の上面が前記p型InGa
As層124の下面よりも低くなるように設定する。
(B)の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを、前記In
GaAsコンタクト層124をマスクとして実行し、前
記n型InP層126の表面を平坦化する。かかる平坦
化の結果、前記n型InP層126の上面の位置は、前
記p型InGaAs層124の下面の位置よりも低くな
る。
(C)の構造上にMOVPE法により、p型InP層1
27を、前記p型InP層127の上面その最低領域に
おいても前記p型InGaAs層124の上面よりも高
くなるような厚さに形成する。
(D)の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを、前記In
GaAsコンタクト層124をマスクに実行し、前記I
nP層127を平坦化する。かかる平坦化の結果、前記
p型InP層127は前記InGsAsコンタクト層1
24の表面に一致する表面を有する。
ドにおいても、効果的な電流狭窄を実現する為には、前
記n型InP埋込層126の表面位置を注意深く制御し
なければならない。例えば前記n型InP層126とp
型InGaAsコンタクト層124との間の間隔が広い
場合は、この間隔が電流リークパスとして作用する。本
実施例の方法では、図29(B)の工程において前記n
型InP埋込層126の厚さを制御するだけで、所望の
効果的な電流狭搾が実現される。 [実施例8]次に本発明の8実施例によるリッジ構造を
有するレーザダイオードの製造方法を、図31(A)〜
図32(F)を参照しながら説明する。ただし図中、先
に説明した部分には同一の参照符号を付し、説明を省略
する。
P基板121上には先の図29(A)の工程と同様にI
nGaAs/InGaAsP多重量子井戸活性層122
と、p型InPクラッド層123と、p型InGaAs
コンタクト層124と、SiO2膜125とを順次積層
した半導体積層構造が形成され、さらにこれを前記Si
O2膜125をマスクとしたドライエッチングによりパ
ターニングすることにより、前記クラッド層123上に
リッジストライプ123Mが形成されている。
(A)の構造上に、前記SiO2膜125を選択成長マ
スクとして残した状態でMOVPE法により、n型In
P層126を、前記n型InP層126の上面が前記p
型InGaAsコンタクト層124の下面よりも低くな
るような厚さで形成する。
(B)の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを実行し、前
記InP層126を平坦化する。このように平坦化され
たInP層126は、前記p型InGaAs層124よ
りも低い位置に平坦化面を有する。
(C)の構造上に、前記SiO2膜125を選択成長マ
スクとして残したまま、MOVPE法により、p型In
P層127を、前記p型InP層127の上面が最も低
い領域においても前記p型InGaAsコンタクト層1
24の高さよりも高くなるような厚さで成長する。
(D)の構造に対し、塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを実行し、前
記p型InP層127を平坦化する。図32(E)の平
坦化工程は前記コンタクト層124上に前記SiO2膜
125を残した状態で実行され、その結果、前記p型I
nP層127の平坦化面の高さは、前記コンタクト層1
24の上面の高さに一致する。
iO2膜125を弗化水素酸と過酸化水素水の混合液で
エッチング除去する。 [実施例9]次に、本発明の第9実施例による分岐を有
する光導波路の製造方法を、図33(A)〜図34
(E)を参照しながら説明する。
板201上にはInGaAsP/InGaAsP多重量
子井戸層202とInPクラッド層203とが積層され
ており、Y字型に分岐したSiO2パターン205をマ
スクに、前記InP基板201に達するドライエッチン
グを行うことにより、前記基板201上には前記SiO
2パターン204に対応したY字型のメサストライプ2
01Mが形成されている。
(A)の構造上に、前記SiO2パターン205を選択
成長マスクとして残した状態で、FeドープInP埋込
層206を、前記FeドープInP層206の最も低い
表面部分が前記メサストライプ201M中のクラッド層
203の上面よりも高くなるような厚さに、MOVPE
法により形成する。図33(B)の工程の結果、前記F
eドープInP埋込層206は前記InP基板201上
に、前記Y字型メサストライプ201Mを側方から挟持
するように形成される。
(B)の構造を、塩酸と酢酸と水の混合液よりなるエッ
チャントを使ったウェットエッチングによりエッチング
し、前記FeドープInP埋込層206の表面を、前記
メサストライプ201M最上部のInPクラッド層20
3の上面と一致するように平坦化する。
205を弗化水素酸と過酸化水素水の混合液でエッチン
グ除去し、最後に図34(E)の工程で、図34(D)
の構造上にMOVPE法によりFeドープInP層20
7を成長する。その際、図34(D)の工程で前記In
Pクラッド層205とInGaAs層204とが(10
0)面よりなる平坦面を形成しているため、前記Feド
ープInP層207表面も平坦化されている。
は分岐点を有するストライプの周囲にInP埋込層を成
長する場合には、埋込InP層が分岐部分でマスク上に
オーバーハングすることがある。これに対し、本実施例
では図33(C)の工程で前記InP埋込層206をウ
ェットエッチングすることにより、かかるオーバーハン
グ部分を除去することができ、その結果図34(E)の
工程においてInP層207を堆積しても空洞が生るこ
とがない。 [実施例10]次に、本発明の第10実施例による分岐
点を有しBH埋込構造を有する光導波路の製造工程を、
図35(A)〜(C)を参照しながら説明する。ただし
図中、先に説明した部分に対応する部分には同一の参照
符号を付し、説明を省略する。
P基板201上には前記InGaAsP/InGaAs
P多重量子井戸層202とInPクラッド層203、お
よびInGaAs層204が順次積層され、さらに図示
していないSiO2パターン205を使ったドライエッ
チングを行うことにより、Y型メサストライプ201M
が形成される。図35(A)の工程では、前記メサスト
ライプの形成後、前記SiO2膜205を弗化水素酸で
エッチング除去している。
(A)の構造上にMOVPE法により、前記Feドープ
InP埋込層206を、前記FeドープInP層206
の最も低い表面部分が前記p型InGaAs層204の
上面よりも高くなるような厚さに形成する。このように
して形成されたInP埋込層206は、その表面に、下
地となるY字型ストライプパターン201Mの形状を反
映した凹凸を有する。
5(B)の構造に対して塩酸と酢酸と水の混合液よりな
るエッチャントを使ったウェットエッチングを行い、前
記InP埋込層206を平坦化する。
p型InGaAs層204がエッチングマスクとして作
用し、その結果、前記FeドープInP206は、前記
InGaAs層204の表面と実質的に一致する表面を
有する。従って、図35(C)以降の工程において図3
5(C)の構造上に別の半導体層や電極パターンを形成
する場合にも、平坦面上への形成となるため問題が生じ
ない。 [実施例11]次に、本発明の第11実施例による、活
性層の選択成長工程を含む半導体装置の製造方法を、図
36(A)〜36(C)を参照しながら説明する。
板211の表面に<0−11>方向に延在する基板領域
を露出するSiO2膜パターン212が、前記<0−1
1>方向に幅が変化するように形成されている。
P基板211上に前記SiO2膜パターン212をマス
クとしたMOVPE法によりn型InP層213とIn
GaAsP/InGaAsP多重量子井戸層214とp
型InPクラッド層215とを順次堆積する。かかるS
iO2膜パターン212をマスクとした気相成長では、
半導体層の成長が生じないSiO2膜パターン212上
で原料濃度が増加し、その結果SiO2膜パターン21
2が途切れている前記<0−11>方向に延在する基板
領域に原料が過剰に供給される。かかる原料の過剰供給
は、SiO2膜の被覆率、すなわち前記SiO2膜パター
ン212の幅に依存し、前記幅が広いほど過剰供給され
る原料か増加し、半導体層213から215の厚さが増
加する。前記SiO2膜パターン212の幅は<0−1
1>方向に変化するため、前記<0−11>方向に前記
半導体層213〜215の厚さが変化する。
酢酸と水の混合液よりなるエッチャントを使ったウェッ
トエッチングを図36(B)の工程に対して適用するこ
とにより、前記p型InP層215を平坦化する。その
際、前記p型InP層215はその上面の最も低い表面
部分に対応した高さにおいて平坦化される。
段差構造が生じた場合、後工程の電流狭窄埋込成長工程
あるいは電極形成工程において問題が生じるが、本実施
例によればかかる段差構造を容易に平坦化することが可
能なため、かかる不都合を回避することが可能である。 [実施例12]次に、活性層の選択成長工程を含む本発
明の第12実施例による半導体装置の製造工程を、図3
7(A)〜図38(E)を参照しながら説明する。ただ
し図中、先に説明した部分に対応する部分には同一の参
照符号を付し、説明を省略する。
前記InP基板211上に図36(A)の工程と同様に
前記SiO2膜パターン212を、基板211を露出す
る開口部に沿ってパターン212の幅が変化するように
形成し、次いで図37(B)の工程において前記InP
基板211を前記SiO2膜パターン212をマスクに
ドライエッチングし、InP基板211表面に深さが約
1μmの溝211Aを形成する。
(B)の構造上にMOVPE法により、前記InGaA
sP/InGaAsP多重量子井戸層213およびp型
InPクラッド層214を、前記溝211Aを埋めるよ
うに形成する。その際、前記p型InPクラッド層21
4の厚さを、前記InPクラッド層214の上面の最も
低い表面部分が前記n−InP基板211の表面より高
くなるように設定しておく。前記SiO2マスク212
は前記<0−11>方向に沿って幅を変化させるため、
前記InPクラッド層214には前記<0−11>方向
に、膜厚の変調が生じる。
O2膜パターン212を弗化水素酸と過酸化水素水の混
合液でエッチング除去し、最後に図38(E)の工程で
図38(D)の構造に対して塩酸と酢酸と水の混合液よ
りなるエッチャントを使ったウェットエッチングを実行
する。
nPクラッド層214は平坦化され、前記クラッド層2
14の上面として、前記InP基板211と一致する平
坦面が得られる。 [実施例13]次に本発明の第13実施例による多層光
導波路の製造方法を、図39(A)〜図41(G)を参
照しながら説明する。ただし図39(A)〜41(G)
中、先に説明した部分には同一の参照符号を付し、説明
を省略する。
板221上にInGaAsP/InGaAsP多重量子
井戸層222とInPクラッド層223を順次積層した
後、SiO2膜パターン225をマスクとしたドライエ
ッチングにより第1の導波路メサストライプパターン2
12Mを形成する。図39(A)の例では、前記第1の
導波路メサストライプパターン212MはY字型に分岐
した形状を有する。
(A)の構造上に、MOVPE法によりFeドープIn
P埋込層226を、前記SiO2膜パターン225を選
択成長マスクに、前記第1の導波路メサストライプパタ
ーン221Mを埋込むように成長する。図39(B)の
工程では、前記FeドープInP層226の厚さを、最
も低い表面部分でも前記第1の導波路メサストライプパ
ターン221M上部より高くなるように設定する。
(B)の構造に対して塩酸と酢酸と水の混合液よりなる
エッチャントを使ったウェットエッチングを適用し、前
記InP層226の表面を平坦化する。
SiO2膜225を弗化水素酸と過酸化水素水の混合液
でエッチング除去し、さらに図40(E)の工程におい
て図40(D)の構造上にInPクラッド層227とI
nGaAsP/InGaAsP多重量子井戸層228と
InPクラッド層229とを順次積層する。さらに前記
InPクラッド層229上に形成されたSiO2膜パタ
ーン230をマスクとしたドライエッチングにより、前
記InP層226上に第2の導波路メサストライプ22
7Mを形成する。
(E)の構造上にMOVPE法により、FeドープIn
P埋込層231を、前記SiO2パターン230を選択
成長マスクとして使い、形成する。その際、前記Feド
ープInP層231は、最も低い表面部分でも前記導波
路メサストライプパターン227M上部より高くなるよ
な厚さに形成される。
の構造に対して塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記Fe
−ドープIn層231を平坦化する。最後に、前記Si
O2膜パターン230を弗化水素酸と過酷化水素水の混
合液でエッチング除去することにより、2層構造の光導
波路が得られる。
形成後に表面が平坦であることが必要であるが、本実施
例ではInP層226あるいは231の厚さを制御する
ともに、これらの層の最も低い表面部分に合わせて平坦
化を行う。研磨による平坦化では、このような層厚の制
御はできない。
として塩酸と酢酸と水の混合液を使う例を説明した。本
発明のエッチャントによる平坦化は、エッチャントの組
成を塩酸:酢酸:水=1:X:Yで表した場合、濃度パ
ラメータXが0〜20の範囲で、また濃度パラメータY
が任意の範囲で有効である。また本発明のエッチャント
として塩酸と酢酸と過酸化水素水と水の混合液を使った
場合、エッチャント組成を塩酸:酢酸:過酸化水素水:
水=1:X:Y:Zで表した場合、濃度パラメータXが
0〜20の範囲で、また濃度パラメータYが0〜0.3
の範囲で、また濃度パラメータZが任意範囲で同様の効
果が得られる。
する異方性エッチングによる平坦化をその原理としてい
るため、本発明の適用範囲は光半導体デバイスだけでな
く、InPを材料とする半導体デバイス全般に対して適
用可能である。
層に生じた段差形状を、塩酸と酢酸とを含むエッチャン
トを使ったウェットエッチングにより平坦化することが
可能であり、しかも形成される平坦化面の位置を、かか
る段差形状の最も低い表面部分に一致させることができ
る。
構造を有するレーザダイオードの製造工程を示す図であ
る。
成工程を示す図である。
ダイオードの製造工程およびその問題点を説明する図で
ある。
に別の図である。
らに別の図である。
らに別の図である。
らに別の図である。
らに別の図である。
らに別の図である。
らに別の図である。
らに別の図である。
レーザダイオードの製造工程を示す図(その1)であ
る。
レーザダイオードの製造工程を示す図(その2)であ
る。
レーザダイオードの製造工程を示す図である。
レーザダイオードの製造工程を示す図(その1)であ
る。
レーザダイオードの製造工程を示す図(その2)であ
る。
レーザダイオードの製造工程を示す図(その1)であ
る。
レーザダイオードの製造工程を示す図(その2)であ
る。
レーザダイオードの製造工程を示す図(その1)であ
る。
レーザダイオードの製造工程を示す図(その2)であ
る。
イオードの製造工程を示す図(その3)である。
レーザダイオードの製造工程を示す図(その1)であ
る。
イオードの製造工程を示す図(その2)である。
レーザダイオードの製造工程を示す図(その1)であ
る。
レーザダイオードの製造工程を示す図(その2)であ
る。
レーザダイオードの製造工程を示す図(その1)であ
る。
レーザダイオードの製造工程を示す図(その2)であ
る。
光導波路の製造工程を示す図(その1)である。
光導波路の製造工程を示す図(その2)である。
る光導波路の製造工程を示す図(その1)である。
る半導体装置の製造工程を示す図である。
る半導体装置の製造工程を示す図(その1)である。
る半導体装置の製造工程を示す図(その2)である。
る多層光導波路の製造工程を示す図(その1)である。
る多層光導波路の製造工程を示す図(その2)である。
る多層光導波路の製造工程を示す図(その3)である。
nP基板 12 多層量子井戸活性層 13 InPクラッド層 14 InGaAsコンタクト層 15,22,33,42,52,72,82 SiO2
マスク 16A,16B,23,32A,32B,43A,43
B,53A,53B,73A,73B InP埋込層 16a,16b 盛り上がり部 17,18 電極 17a 電極途切れ 23A オーバーハング部 23B,32a,32b 空洞 24,34,53,62,83 InP再成長層 31M,41M,51M,61M,71M,81M メ
サ構造 101,111,121 InP基板 101M,111M,123M メサストライプ 102,112,122 多重量子井戸層 103,113,123 InPクラッド層 104,114,124 InGaAsコンタクト層 105,115,125 SiO2マスク 106,1061,1062,1161,1162 InP
埋込層 106a,106b 盛り上がり 107,108 電極 117,117A,117B,126 n型InP層 118,118A,118B,127 p型InP層 119 InPクラッド層 120,124 InGaAsコンタクト層 123M リッジストライプ 201 InP基板 201M メサストライプ 202 多重量子井戸層 203 InPクラッド層 204 InGaAs層 205 SiO2マスク 206,226,231 InP埋込層 207 InP再成長層 211,221 InP基板 221M 第1層光導波路パターン 212,225,230 SiO2膜 213,215,223,227,229 InPクラ
ッド層 214,222,228 多重量子井戸層 224 GaInAs層
5)
p側電極17かかる段差表面上に形成することになる
が、前記p側電極17をTi膜,Pt膜およびAu膜の
スパッタリングにより順次形成した場合、Ti膜および
Pt膜はそれぞれ0.1μm程度の厚さしかないので、
図2に示したように、下地形状の段差を反映して凹凸部
分17aで電極層が途切れる問題が生じる。かかる電極
の途切れが生じると電流注入が不均一になり、デバイス
の電気的劣化を引き起こす。
板211の表面に<0−11>方向に延在する基板領域
を露出するSiO2膜パターン212が、前記<0−1
1>方向に沿って幅が変化するように形成されている。
P基板211上に前記SiO2膜パターン212をマス
クとしたMOVPE法によりn型InP層213とIn
GaAsP/InGaAsP多重量子井戸層214とp
型InPクラッド層215とを順次堆積する。かかるS
iO2膜パターン212をマスクとした気相成長では、
半導体層の成長が生じないSiO2膜パターン212上
で原料濃度が増加し、その結果SiO2膜パターン21
2が途切れている前記<0−11>方向に延在する基板
領域に原料が過剰に供給される。かかる原料の過剰供給
は、SiO2膜の被覆率、すなわち前記SiO2膜パター
ン212の幅に依存し、前記幅が広いほど過剰供給され
る原料か増加し、半導体層213から215の厚さが増
加する。前記SiO2膜パターン212の幅は<0−1
1>方向に沿って変化するため、前記<0−11>方向
に前記半導体層213〜215の厚さが変化する。
の構造に対して塩酸と酢酸と水の混合液よりなるエッチ
ャントを使ったウェットエッチングを適用し、前記Fe
ドープInP層231を平坦化する。最後に、前記Si
O2膜パターン230を弗化水素酸と過酷化水素水の混
合液でエッチング除去することにより、2層構造の光導
波路が得られる。
Claims (40)
- 【請求項1】 成長開始面上にInP層を、前記InP
層が段差形状を有するように成長する工程と、 前記InP層に対して塩酸と酢酸とを含むエッチャント
を使ったウェットエッチングを行い、前記InP層の表
面を平坦化する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項2】 前記成長工程は、前記段差形状が前記成
長開始面の初期段差に対応して生じるように実行される
ことを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項3】 前記成長開始面の初期段差はメサ形状で
あることを特徴とする請求項2記載の半導体装置の製造
方法。 - 【請求項4】 前記成長開始面の初期段差は、ステップ
形状であることを特徴とする請求項2記載の半導体装置
の製造方法。 - 【請求項5】 前記成長開始面は平坦面で、部分的に選
択成長マスクを有し、前記成長工程は、前記段差形状が
前記選択成長マスクに対応して形成されることを特徴と
する請求項1記載の半導体装置の製造方法。 - 【請求項6】 前記平坦化工程は、前記InP層が前記
平坦化工程の結果、(100)面および(011)面お
よび(0−1−1)面のいずれかよりなる平坦化面を有
するように実行されることを特徴とする請求項1〜5の
うち、いずれか一項記載の半導体装置の製造方法。 - 【請求項7】 前記平坦化工程は、前記InP層が前記
平坦化工程の結果、前記平坦化工程前に比べて(10
0)面および(011)面および(0−1−1)面のい
ずれかにより近づいた面よりなる平坦化面を有するよう
に実行されることを特徴とする請求項1〜5のうち、い
ずれか一項記載の半導体装置の製造方法。 - 【請求項8】 前記成長工程は、前記成長開始面の最も
高い位置よりも低いInP層表面を有するように実行さ
れ、前記平坦化工程は、前記InP層が前記平坦化工程
の後、前記基板表面から測って前記InP層の最も低い
位置に対応した高さの平坦化面を有するように実行され
ることを特徴とする請求項1〜7のうち、いずれか一項
記載の半導体装置の製造方法。 - 【請求項9】 前記成長工程は、前記成長開始面の最も
高い位置と同等か、それ以上に高いInP層表面を有す
るように実行され、前記平坦化工程は、前記InP層が
前記平坦化工程の後、前記基板表面から測って前記成長
開始面の最も高い位置に対応した高さの平坦化面を有す
るように実行されることを特徴とする請求項1〜7のう
ち、いずれか一項記載の半導体装置の製造方法。 - 【請求項10】 前記成長開始面は、前記初期段差の一
部に選択成長マスクを有し、前記InP層を成長する工
程は、前記InP層の段差形状が、前記選択成長マスク
の縁に対応して形成されるように実行されることを特徴
とする請求項2記載の半導体装置の製造方法。 - 【請求項11】 前記InP層を成長する工程は、前記
InP層の段差形状が、前記成長開始面上において前記
初期段差の側面に沿ってスロープ領域を形成するように
実行されることを特徴とする請求項2記載の半導体装置
の製造方法。 - 【請求項12】 前記InP層を成長する工程は、前記
InP層の段差形状が、前記InP層が前記成長開始面
上において前記初期段差を覆い形成されるように実行さ
れることを特徴とする請求項2記載の半導体装置の製造
方法。 - 【請求項13】 前記エッチャントは塩酸と酢酸とを、
塩酸に比べて酢酸が20倍以下の濃度になるように含む
ことを特徴とする請求項1〜12のうち、いずれか一項
記載の半導体装置の製造方法。 - 【請求項14】 前記エッチャントは、さらに水または
過酸化水素水の少なくともーつからなる追加剤を含むこ
とを特徴とする請求項1〜13のうち、いずれか一項記
載の半導体装置の製造方法。 - 【請求項15】 前記追加剤は、前記エッチャント中に
過酸化水素水を、塩酸と酢酸に対して塩酸の30%以下
の濃度で追加することを特徴とする請求項14記載の半
導体装置の製造方法。 - 【請求項16】 前記追加剤は、水よりなることを特徴
とする請求項14記載の半導体装置の製造方法。 - 【請求項17】 前記追加剤は、水と過酸化水素水より
なることを特徴とする請求項14記載の半導体装置の製
造方法。 - 【請求項18】 選択エッチングマスクを担持し、前記
選択エッチングマスクよりも低い表面領域を有し、表面
に段差部を有するInP層に対して、塩酸と酢酸を含む
エッチャントによるエッチングを行い、前記選択エッチ
ングマスク下の領域を除き、前記InP層の表面を平坦
化することを特徴とする半導体装置の製造方法。 - 【請求項19】 前記InP層の段差形状は、成長開始
面上の初期段差部に対応して形成されることを特徴とす
る請求項18記載の半導体装置の製造方法。 - 【請求項20】 前記選択エッチングマスクは前記初期
段差部の上部に設けられることを特徴とする請求項19
記載の半導体装置の製造方法。 - 【請求項21】 前記選択エッチングマスクは前記In
P層上の段差部表面に設けられたものであることを特徴
とする請求項18記載の半導体装置の製造方法。 - 【請求項22】 前記選択エッチングマスクは、絶縁材
料およびInPを除く化合物半導体よりなる群から選ば
れることを特徴とする請求項18〜21記載の半導体装
置の製造方法。 - 【請求項23】 前記選択エッチングマスクは、酸化シ
リコン,窒化シリコン,InGaAs,InGaAs
P,AlGaInP,AlGaAs,GaInNAsの
いずれかよりなることを特徴とする請求項22記載の半
導体装置の製造方法。 - 【請求項24】 前記エッチャントは塩酸と酢酸とを、
塩酸に対して酢酸が20倍以下の濃度になるように含む
ことを特徴とする請求項18〜23のうち、いずれか一
項記載の半導体装置の製造方法。 - 【請求項25】 前記エッチャントは、さらに水および
過酸化水素水の少なくともーつからなる追加剤を含むこ
とを特徴とする請求項18〜24のうち、いずれか一項
記載の半導体装置の製造方法。 - 【請求項26】 前記追加剤は、塩酸と酢酸に対して過
酸化水素水を、塩酸の30%以下の濃度で添加されるこ
とを特徴とする請求項25記載の半導体装置の製造方
法。 - 【請求項27】 前記追加剤は、水よりなることを特徴
とする請求項25記載の半導体装置の製造方法。 - 【請求項28】 n型のInP基板上に、n型InPの
第1の半導体層と、InPよりもバンドギャップの小さ
い第2の半導体層と、p型InPよりなる第3の半導体
層と、InGaAsおよびInGaAsPのいずれかよ
りなる第4の半導体層とを順次積層することにより、前
記第1〜第4の半導体層を含む積層半導体構造を形成す
る工程と、 前記積層半導体構造上に対してエッチングを行うことに
より、少なくとも前記第2〜第4の半導体層を含む部分
にメサストライプを形成する工程と、 前記メサストライプを形成されたInP基板上にInP
よりなる第5の半導体層を、前記基板表面から測った位
置がその最も低い表面部分でも前記第4の半導体層より
も高くなるように積層する工程と、 前記第5の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第5の半導体層
の表面をエッチングする工程は、塩酸と酢酸とを含むエ
ッチャントを使って実行されることを特徴とする半導体
装置の製造方法。 - 【請求項29】 n型のInP基板上に、n型InPよ
りなる第1の半導体層と、InPよりもバンドギャップ
エネルギーの小さい第2の半導体層と、p型InPより
なる第3の半導体層と、InGaAsおよびInGaA
sPのいずれかよりなる第4の半導体層とを順次積層
し、積層半導体構造を形成する工程と、 前記積層半導体構造に対してエッチングを行うことによ
り、少なくとも前記第2〜第4の半導体層を含むメサス
トライプを形成する工程と、 メサストライプを形成されたInP基板上に、前記メサ
ストライプを覆うように、InPよりなる第5半導体層
を、前記基板表面から測った高さがその最も低い表面部
分でも第4の半導体層よりも高くなるように積層する工
程と、 前記第5の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第5の半導体層
をエッチングする工程は、塩酸と酢酸とを含むエッチャ
ントを使って実行されることを特徴とする半導体装置の
製造方法。 - 【請求項30】 n型InP基板上に、n型InPより
なる第1の半導体層と、InPよりもバンドギャップの
小さい第2の半導体層と、p型InPよりなる第3の半
導体層とを順次積層し、積層半導体構造を形成する工程
と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクに前記積層半導体構造に対してエッ
チングを行い、少なくとも前記第2および第3の半導体
層を含むメサストライブを形成する工程と、 前記メサストライプを形成された基板上に、p型InP
よりなる第4の半導体層を、前記基板表面から測った高
さがその最も低い部分で前記第2の半導体層の上面より
も高く、前記第3の半導体層よりは低くなるように積層
する工程と、 前記第4の半導体層をエッチングする工程と、 前記第4の半導体層上にn型InPよりなる第5の半導
体層を積層する工程と、 前記メサストライプの形成工程でマスクとして使われた
前記保護パターンをエッチングにより除去する工程と、 前記第3の半導体層および第5の半導体層上に、p型I
nPよりなる第6の半導体層とInGaAsおよびIn
GaAsPのいずれかよりなる第7の半導体層とを順次
積層する工程とよりなる半導体装置の製造方法において
前記第4の半導体層の表面をエッチングする工程は、塩
酸と酢酸とを含むエッチャントを使って実行されること
を特徴とする半導体装置の製造方法。 - 【請求項31】 n型InP基板上に、n型InPより
なる第1の半導体層と、InPよりバンドギャップの小
さい第2の半導体層と、p型InPよりなる第3の半導
体層と、InGaAsおよびInGaAsPのいずれか
よりなる第4の半導体層とを順次積層し、積層半導体構
造を形成する工程と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクとしたエッチングにより少なくとも
前記第2〜第4の半導体層を含むメサストライプを形成
する工程と、 前記保護パターンをエッチングにより除去する工程と、 前記メサストライプを形成された基板上に、前記メサス
トライプを含むように、p型InPよりなる第5の半導
体層を、前記基板表面から測った高さがその最も低い部
分で前記第2の半導体層より高く、前記第4の半導体層
よりも低く積層する工程と、 前記第5の半導体層の表面をエッチングする工程と、 n型InPよりなる第6の半導体層を、前記基板表面か
ら測った高さがその最も低い部分で前記第4の半導体層
の高さよりも低くなるように積層する工程と、 前記第6の半導体層の表面をエッチングする工程と、 前記第6の半導体層上にp型InPよりなる第7の半導
体層を、前記基板表面から測った高さがその最も低い部
分で前記第4の半導体層の高さよりも高くなるように積
層する工程と、 前記第7の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第5,第6およ
び第7の半導体層の表面をエッチングする工程は、塩酸
と酢酸とを含むエッチャントを使って実行されることを
特徴とする半導体装置の製造方法。 - 【請求項32】 n型InP基板上に、n型InPより
なる第1の半導体層と、InPよりバンドギャップエネ
ルギーの小さい第2の半導体層と、p型InPよりなる
第3の半導体層と、InGaAsおよびInGaAsP
のいずれかよりなる第4の半導体層とを順次積層し、半
導体積層構造を形成する工程と、 前記半導体積層構造上に保護パターンを形成し、前記保
護パターンをマスクに前記半導体積層構造をエッチング
することにより、少なくとも前記第2〜第4の半導体層
を含むメサストライプを形成する工程と、 前記保護パターンをエッチングにより除去する工程と、 前記メサストライプを形成された基板上に、前記メサス
トライプを含むように、p型InPよりなる第5の半導
体層を、前記基板表面から測った高さがその最も低い部
分でも前記第2の半導体層よりも高く、前記第4の半導
体層よりは低くなるように積層する工程と、 前記第5の半導体層の表面をエッチングする工程と、 前記第5の半導体層上にn型InPよりなる第6の半導
体層とp型InPよりなる第7の半導体層とを順次積層
する工程と、 前記第7の半導体表面をエッチングする工程と、 第4の半導体をエッチングにより除去する工程と、 p型InPよりなる第8の半導体層と、InGaAsお
よびInGaAsPのいずれかよりなる第9の半導体層
とを順次積層する工程を含む羊導体装置の製造方法にお
いて、 前記第5の半導体層をエッチングする工程と前記第7の
半導体をエッチングする工程とは、塩酸と酢酸とを含む
エッチャントを使って実行されることを特徴とする半導
体装置の製造方法。 - 【請求項33】 n型InP基坂上に、n型InPより
なる第1の半導体層と、InPよりもバンドギャップの
小さい第2の半導体層と、p型InPよりなる第3の半
導体層と、InGaAsおよびInGaAsPのいずれ
かよりなる第4の半導体層とを順次積層し、積層半導体
構造を形成する工程と、 前記積層半導体構造をエッチングすることにより、少な
くとも前記第2〜第4の半導体層を含むメサストライプ
を形成する工程と、 前記メサストライプを形成された基板上に、前記メサス
トライプを含むようにp型InPよりなる第5の半導体
層を、前記メサストライプと接する部分で前記第2の半
導体層より高く、前記第4の半導体層よりも低く積層す
る工程と、 前記第5の半導体層上にp型InPよりなる第6の半導
体層を積層する工程と、 前記第6の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において、 前記第6の半導体層の表面をエッチングする工程は、塩
酸と酢酸とを含むエッチャントを使って実行されること
を特徴とする半導体装置の製造方法。 - 【請求項34】 n型InP基板上に、n型InPより
なる第1の半導体層と、InPよりバンドギャップの小
さい第2の半導体層と、p型InPよりなる第3の半導
体層と、InGaAsおよびInGaAsPのいずれか
よりなる第4の半導体層とを順次積層し、積層半導体構
造を形成する工程と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクに前記積層半導体構造をエッチング
することにより、前記第3半導体層および第4の半導体
層を含むメサストライブを形成する工程と、 前記保護層をエッチングにより除去する工程と、 前記メサストライプを形成された基板上に、n型InP
よりなる第5の半導体層を、前記基板表面から測った高
さがその最も低い部分で第4半導体層よりも低くなるよ
うに積層する工程と、 前記第5の半導体層の表面をエッチングする工程と、 前記第5の半導体層上にp型InP層の第6半導体層
を、前記基板表面から測った高さがその最も低い部分で
も前記第4の半導体層よりも高くなるように積層する工
程と、 前記第6の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において前記第5および第6
の半導体層をエッチングする工程は、塩酸と酢酸とを含
むエッチャントを使って実行されることを特徴とする半
導体装置の製造方法。 - 【請求項35】 n型InP基板上に、n型InPより
なる第1の半導体層と、InPよりバンドギャップの小
さい第2の半導体層と、p型InPよりなる第3の半導
体層と、InGaAsおよびInGaAsPのいずれか
よりなる第4の半導体層とを順次積層して積層半導体構
造を形成する工程と、 前記積層半導体構造をエッチングすることにより、前記
第3の半導体層と第4の半導体層とを含むメサストライ
プを形成する工程と、 前記メサストライプを形成された基板上に、n型InP
よりなる第5の半導体層を、前記基板表面から測った高
さがその最も高い部分でも前記第4の半導体層よりも低
くなるように積層する工程と、 前記第5の半導体の表面をエッチングする工程と、 前記第5の半導体層上にp型InPよりなる第6の半導
体層を、前記基板表面から測った高さがその最も低い部
分でも前記第4の半導体層よりも高くなるように積層す
る工程と、 前記第6半導体表面をエッチングする工程とよりなる半
導体装置の製造方法において前記第5および第6の半導
体の表面をエッチングする工程は、塩酸と酢酸を含むエ
ッチャントを使って実行されることを特徴とする半導体
装置の製造方法。 - 【請求項36】 InP基板上にInPよりなる第1の
半導体層と、これより屈折率の大きい第2の半導体層
と、InPよりなる第3の半導体層とをこの順序で積層
し、積層半導体構造を形成する工程と、 前記積層半導体構造上に保護パターンを形成し、前記保
護パターンをマスクとした前記積層半導体構造のエッチ
ングにより、少なくとも前記第2および第3の半導体層
を含むメサパターンを形成する工程と、 前記メサパターンを形成された前記InP基板上に、I
nPよりなる第4の半導体層を、前記メサパターンが前
記保護パターンを担持した状態で積層する工程と、 前記第4の半導体層の表面を、前記メサパターンが前記
保護パターンを担持した状態でエッチングする工程と、 前記保護パターンを除去する工程と、 InPよりなる第5の半導体層を積層する工程とよりな
る光導波路の製造方法において前記第4の半導体層の表
面をエッチングする工程は、塩酸と酢酸を含むエッチャ
ントにより実行されることを特徴とする光導波路の製造
方法。 - 【請求項37】 InP基板上に、InPよりなる第1
の半導体層と、InPより屈折率の大きい第2の半導体
層と、InPよりなる第3の半導体層と、InGaAs
またはInGaAsPのいずれかよりなる第4の半導体
層とを順次積層し、積層半導体構造を形成する工程と、 前記積層半導体構造をエッチングすることにより、少な
くとも前記第2〜第4の半導体層を含むメサパターンを
形成する工程と、 前記メサパターンを形成された基板上に、InPよりな
る第5の半導体層を、前記メサパターンを覆うように積
層する工程と、 前記第5の半導体層の表面をエッチングする工程とより
なる光導波路の製造方法において前記第5の半導体層の
表面エッチングする工程は、塩酸と酢酸を含むエンチャ
ントにより実行されることを特徴とする光導波路の製造
方法。 - 【請求項38】 InP基板上に選択成長マスクを形成
する工程と、 前記選択成長マスクを形成されたInP基板上に、気相
堆積工程により、InPよりなる第1の半導体層と、I
nPよりバンドギャップの小さい第2の半導体層と、I
nPよりなる第3の半導体層とを順次積層して積層半導
体パターンを形成する工程と、 前記第の3半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において第3の半導体層の表
面をエッチングする工程は、塩酸と酢酸を含むエッチャ
ントにより実行されることを特徴とする半導体装置の製
造方法。 - 【請求項39】 InP基板上に選択成長マスクを形成
する工程と、 前記InP基板表面のうち、前記選択成長マスクで被覆
しない領域をエッチングし、溝を形成する工程と、 前記基板上に、前記選択成長マスクを形成した状態で、
InPよりなる第1の半導体層と、InPよりバンドギ
ャップの小さい第2の半導体層と、InPよりなる第3
の半導体層を順次積層して積層半導体構造を形成する工
程と、 前記選択成長マスクを除去する工程と、 前記第3の半導体層の表面をエッチングする工程とより
なる半導体装置の製造方法において第3半導体の表面を
エッチングする工程は、塩酸と酢酸を含むエッチャント
を使って実行されることを特徴とする半導体装置の製造
方法。 - 【請求項40】 InP基板上に、InPよりなる第1
の半導体層と、InPよりバンドギャップの小さい第2
の半導体層と、InPよりなる第3の半導体層とを順次
積層して第1の積層半導体構造を形成する工程と、 前記第1の積層半導体構造上に第1の保護パターンを形
成し、前記第1の保護パターンをマスクに前記第1の積
層半導体構造をエッチングすることにより、少なくとも
前記第2および第3の半導体層を含む第1のメサストラ
イプを形成する工程と、 前記第1のメサストライプを形成された基板上に高抵抗
InPよりなる第4の半導体層を、前記第1のメサスト
ライプ上に前記第1の保護パターンを残した状態で積層
する工程と、 前記第4の半導体層の表面をエッチングする工程と、 前記第1の保護パターンを除去する工程と、 前記第4の半導体層上に、InPよりなる第5の半導体
層と、InPよりバンドギャップの小さい第6の半導体
層と、InPよりなる第7の半導体層とを順次積層し、
第2の積層半導体構造を形成する工程と、 前記第2の積層半導体構造上に第2の保護パターンを形
成し、前記積層半導体構造を前記第1の保護パターンを
マスクにエッチングすることにより、少なくとも前記第
6の半導体層および第7の半導体層を含む第2のメサス
トライプを形成する工程と、 前記第2のメサストライプが形成された基板上にInP
よりなる第8の半導体層を、前記第2のメサストライプ
上に前記第2の保護パターンを残した状態で積層する工
程と、 前記第8半導体表面をエッチングする工程と、 前記第2の保護層をエッチングにより除去する工程とを
よりなる多層光導波路の製造方法において前記第4およ
び第8の半導体の表面をエッチングする工程は、塩酸と
酢酸を含むエッチャントを使って実行されることを特徴
とする多層光導波路の製造方法。
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