JP2000195255A - メモリ装置 - Google Patents
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Abstract
ト効率を改善する。 【解決手段】本発明のメモリ装置は、複数個のメモリバ
ンクの各々について設けられ、N(Nは2以上の自然数)本
のデータ入出力ライン対で構成され、各メモリバンクに
書き込むデータ及び各メモリバンクから読出されたデー
タを伝送する複数本の第1入出力ラインDIOA〜DIODと、
少なくとも2本の第1入出力ラインに連結され、データ読
出し及び書込み時に選択されたメモリバンクに該当する
第1入出力ラインをバンク選択信号の活性化により選択
的に第2入出力ラインDIOAB、DIOCDに連結する少なくと
も1つのスイッチ部50,55を備える。また、本発明のメモ
リ装置は、データ読出し及び書込み時に第2入出力ライ
ンから、または第2入出力ラインにデータを伝送し、入
出力センスアンプとデータ入力ドライバで構成された少
なくとも1つのデータ入出力装置70,80を備える。
Description
係り、特に最小数の入出力センスアンプ(IO sense ampl
ifier)を有するメモリ装置に関する。
は、データの書込み(write)と読出し(read)動作を繰り
返す。読出し動作を例に挙げると、ローアドレス(row a
ddress)によって特定ブロック内のメモリセルのデータ
がビットライン上に電圧の変化として伝送される。そし
て、ビットラインに伝送されたデータはビットラインセ
ンスアンプによって増幅される。このように増幅された
信号はカラムアドレスにより選択されたカラム選択ライ
ンの活性化によりデータ入出力ラインに伝送される。こ
こで、データ入出力ラインに伝送されるカラムデータ
は、周辺回路部に伝達できる程度のレベルに至らないた
め、入出力センスアンプを経て出力される。このような
入出力センスアンプは、一般的なDRAMのみならず複数個
のメモリバンク(bank)を備えた同期式DRAMでも同様の目
的で用いられる。
rating cycle)の中で1つのバンクからデータが出力さ
れ、複数個のバンクで連続的なデータの出力が可能であ
るという長所がある。データの連続的な出力のために、
同期式DRAMには、バンク毎に、独立したデータラインと
入出力センスアンプが備えられる。例えば、×16構成の
メモリ装置の場合は、バンク毎に16本のデータラインと
16個の入出力センスアンプが備えられる。したがって、
データは、該当するメモリバンクのデータラインに伝送
され、該当する入出力センスアンプを通して増幅された
後に、データ出力バッファに伝送される。
つのバンクのデータラインと入出力センスアンプは、一
度のデータ出力に用いられる。したがって、連続的なデ
ータの出力のためには、バンク毎にデータラインと入出
力センスアンプが必要である。また、従来の同期式DRAM
は、連続的なデータの入力のために、各メモリバンクに
データ入力ドライバ(DIO driver)備える必要がある。こ
のような点はレイアウト効率を低下させる。
する技術的課題は、例えば、要求される入出力センスア
ンプの個数を最小化してレイアウト効率が改善されたメ
モリ装置を提供することにある。
の本発明によるメモリ装置は、行列状に配列された複数
個のメモリバンクを備える。前記メモリ装置は、前記複
数個のメモリバンクの各々に具備され、N(Nは2以上の自
然数)本のデータ入出力ライン対で構成され、各メモリ
バンクに書き込むデータ及び各メモリバンクから読み出
されたデータを伝送する複数本の第1入出力ラインを備
える。そして、前記メモリ装置は、少なくとも2本の前
記第1入出力ラインに連結されてデータの読み出し及び
書き込み時に選択されたメモリバンクに該当する前記第
1入出力ラインをバンク選択信号の活性化により選択的
に第2入出力ラインに連結する少なくとも1つのスイッ
チ部を備える。
入出力ラインの各々に連結され、対応する前記メモリバ
ンクを選択する前記バンク選択信号の活性化に応答して
イネーブルされるバンク選択スイッチを具備することが
望ましい。
出し及び書き込み時に、前記第2入出力ラインから、ま
たは第2入出力ラインに、データを伝送する入出力セン
スアンプとデータ入力ドライバで構成された少なくとも
1つのデータ入出力装置をさらに具備することが望まし
い。
し時にのみ、選択されたメモリバンクに該当する前記第
1入出力ラインを第2入出力ラインに連結してもよい。こ
の場合、前記データ入出力装置は、データの読み出し時
には前記第2入出力ラインからデータを伝送し、データ
の書込み時には前記第1入出力ラインにデータを伝送す
る。
力装置を構成する入出力センスアンプが少なくとも2つ
のメモリバンクに共有されるため、バンクごとに1つず
つ入出力センスアンプを具備する従来のメモリ装置よ
り、入出力センスアンプが占める面積が小さくなり、レ
イアウト効率が改善される。
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施の形態を例示する添
付図面及び添付図面に記載された内容を参照しなければ
ならない。
ましい実施の形態を説明することによって、本発明を詳
しく説明する。各図面において、同一の参照符号は同一
の部材であることを示す。
モリ装置を示した概略的ブロック図であり、このメモリ
装置は、4つのメモリバンクA、B、C及びDを備えてい
る。
置は、複数個のメモリバンクA、B、C及びDと、メモリバ
ンクA、B、C及びDのための第1入出力ラインDIOA、DIO
B、DIOC及びDIODと、第1入出力ラインDIOA、DIOB、DIOC
及びDIODと連結されたスイッチ部50、55と、スイッチ部
50、55を制御するスイッチ制御回路60、65とを備える。
55を通して第1入出力ラインDIOA、DIOB、DIOC及びDIOD
と選択的に連結される第2入出力ラインDIOAB及びDIOCD
と、各々第2入出力ラインDIOAB、DIOCDに連結されるデ
ータ入出力装置70、80と、前記データ入出力装置70及び
80を対象としてデータを選択的に入出力するマルチプレ
クサ部90とを備える。
に示すように、M(Mは2以上の自然数)個、例えば、2個の
行と2個の列で配列される。各メモリバンクA、B、C及び
Dは、複数個、例えば、8個のメモリブロック100〜107、
200〜207、300〜307、400〜407に分割される。そして、
各メモリブロック100〜107、200〜207、300〜307、400
〜407は、読出し時は選択されたメモリブロックから第1
入出力ラインDIOA、DIOB、DIOC及びDIODにデータを伝送
し、書込み時は第1入出力ラインDIOA、DIOB、DIOC及びD
IODから選択されたメモリブロックにデータを伝送する
ためのデータ伝送装置10、20、30、40を各々備える。
出し時に用いられる入出力マルチプレクサと書き込み時
に用いられる入出力ドライバとを有する。
1入出力ラインDIOA、DIOB、DIOC及びDIODは、各メモリ
バンクに書き込むデータ及び各メモリバンクから読み出
されたデータを伝送する。メモリバンクA、B、C及びD
は、各々、N(Nは2以上の自然数)組のデータ入出力ラ
イン対(DIO line pair、以下、DIOライン対)を有す
る。
1入出力ラインDIOA、DIOCは、各々メモリバンクA、メモ
リバンクCのためのデータ伝送装置10、30の一部と連結
される。そして、第1入出力ラインDIOB、DIODは、各々
メモリバンクB、メモリバンクDのためのデータ伝送装置
20、40の一部と連結される。
モリバンクのメモリブロックを対象として行なわれるの
で、マルチプレクサ部90を通して出力または入力される
データは2N個になる。したがって、前記のような第1入
出力ラインの構成により、各メモリバンク毎に必要なDI
Oライン対が1/2に減ってレイアウト効率が改善され
る。
A、DIOB、DIOC及びDIODの各々に具備されたバンク選択
スイッチSWA、SWB、SWC、SWDで構成され、バンク選択ス
イッチSWA、SWB、SWC、SWDは、スイッチ制御回路60、65
で発生されたバンク選択信号BST、BSBの活性化に応答し
てオンされる。
バンク選択スイッチSWA、SWB、SWC、SWDがオンされる
と、該当する第1入出力ラインDIOA、DIOB、DIOC及びDIO
Dが第2入出力ラインDIOAB、DIOCDに連結される。
各々は基本的に同一の構造を有し、また、バンク選択ス
イッチ制御回路60、65の各々は同一の構造を有する。バ
ンク選択スイッチSWA、SWB、SWC、SWD及びバンク選択ス
イッチ制御回路60、65の一例が図2及び図3に示されてい
る。
インDIOAB、DIOCDに伝送されたデータを感知増幅する入
出力センスアンプIOSAと、入力されたデータを第2入出
力ラインDIOAB、DIOCDに伝送するデータ入力ドライバDI
ODを備える。
本実施の形態の場合は、データ入出力装置70、80は2個
のメモリバンクごとに1つずつ配置される。特に、入出
力センスアンプIOSAとデータ入力ドライバDIODがバンク
ごとに1つずつ設けられた従来とは異なり、本発明の第
1の実施の形態によると、2つのバンク当たり1つずつ
設けられるので、従来の技術に比べてレイアウト効率が
改善される。
出力装置70、80とデータ入出力バッファDIBUF、DOBUFと
の間に配置され、データを入力または出力する装置であ
り、入出力センスアンプIOSAから伝送されたデータをデ
ータ出力バッファDOBUFを通して出力するデータ出力マ
ルチプレクサDOMUXと、データ入力バッファDIBUFを通し
てデータ入力ドライバDIODにデータを入力するデータ入
力マルチプレクサDIMUXとを備える。
よるメモリ装置のデータ読出し及び書込み動作を説明す
ると、まず、図1に示されたメモリ装置の読出し動作時
には、ローアドレス及びカラムアドレスにより各メモリ
バンクから選択されたデータがデータ伝送装置10、20、
30、40を通して第1入出力ラインDIOA、DIOB、DIOC、DIO
Dに伝送される。
に応答し、バンク選択スイッチ中の同一のカラムに位置
した2つのスイッチSWA及びSWC、又は、SWB及びSWDが選
択的に‘オン’される。したがって、バンクAとバンクB
に配置された第1入出力ラインDIOA及びDIOB中の1つが
第2入出力ラインDIOABと連結され、バンクCとバンクDに
配置された第1入出力ラインDIOC及びDIOD中の1つが第2
入出力ラインDIOCDに連結される。その結果、第1入出力
ラインDIOA、DIOC、又は、DIOB、DIODと、第2入出力ラ
インDIOAB、DIOCDとが各々連結されたデータ経路が形成
される。
60がイネーブルされた場合は、Aバンク及びバンクCに連
結されたバンク選択スイッチSWA及びSWCが‘オン’さ
れ、該当する第1入出力ラインDIOA、DIOCが各々第2入出
力ラインDIOAB、DIOCDに連結される。したがって、第1
入出力ラインDIOA、DIOCに載せられたデータが各々第2
入出力ラインDIOAB、DIOCDに伝送される。第2入出力ラ
インDIOAB、DIOCDに伝送されたデータは、データ入出力
装置70、80、例えば入出力センスアンプIOSAで感知増幅
されて、データ出力マルチプレクサDOMUXとデータ出力
バッファDOBUFを通して選択的に出力される。
み動作時には、データ入力マルチプレクサDIMUXとデー
タ入力ドライバDIODとを通してデータ入力バッファDIBU
Fから入力されたデータは、第2入出力ラインDIOAB、DIO
CDに伝送された後、第1入出力ラインDIOA及びDIOC、又
は、DIOB及びDIODの中の選択された第1入出力ラインに
伝送される。
する場合は、バンクAに設けられたバンク選択スイッチS
WAはオンされ、バンクBに設けられたバンク選択スイッ
チSWBはオフされ、バンクBへのデータ伝送が遮断されて
電流消耗が省かれる。
SWA、SWB、SWC、SWDの一例を示した回路図であり、第1
入出力ラインが4本(N=4)のDIOライン対で形成された例
である。
によるバンク選択スイッチSWA、SWB、SWC、SWDの各々は
基本的に同一の構造を有し、バンク選択信号BST、BSBの
活性化により駆動される複数個の伝送手段で構成でき
る。そして、これらの複数個の伝送手段の各々は、1つ
のインバータ56と1つの伝送ゲート(transmission gat
e)57で構成され得る。バンク選択スイッチSWA、SWB、SW
C、SWDは、図示のように、複数個の伝送ゲート57と、こ
れらに共有された1つのインバータ56で構成することも
できる。
を説明すると、バンク選択信号BST、BSBの活性化に応答
して複数個の伝送ゲートが‘オン’され、第1入出力ラ
インに載せられたデータDIOi、DIOiB、DIOj、DIOjB、DI
Ok、DIOkB、DIOl、DIOlBは第2入出力ラインに伝送され
る。
バンク選択スイッチSWAに‘ハイ’レベルのバンク選択
信号BSBが入力されると、バンク選択スイッチSWAを構成
する各伝送ゲート57がオンされ、第1入出力ラインDIOA
に載せられたデータは第2入出力ラインDIOABに伝送され
る。そして、バンクBに位置したバンク選択スイッチSWB
には‘ロー’レベルのバンク選択信号BSBが入力され、
その結果バンクBに連結された第1入出力ラインDIOBは第
2入出力ラインDIOABと連結されない。
制御回路60、65の一例を示した回路図で、上述のよう
に、バンク選択スイッチ制御回路60、65の各々は基本的
に同一の構造を有する。
態によるバンク選択スイッチ制御回路60、65は、1つの
入力が電源電圧に固定され、他の入力がバンクを区分す
るためのカラムアドレス信号CAに連結されたNANDゲート
67と、NANDゲート67の出力を反転させるインバータ68、
69で構成される。そして、各バンク選択スイッチ制御回
路60、65は、カラムアドレス信号CAに応答してバンク選
択信号BST、BSBを発生する。
信号CAが入力されると、NANDゲート67の1つの入力がVc
cにより‘ハイ’レベルに固定されているため、NANDゲ
ート67を通してローレベルの信号が出力され、これがNA
NDゲート67出力に連結されたインバータ68、69により反
転される。その結果、スイッチ制御回路60、65は‘ハ
イ’レベルのバンク選択信号BST、BSBを出力して、連結
されたバンク選択スイッチを‘オン’させる。反対に、
‘ロー’レベルのカラムアドレス信号CAが入力される
と、スイッチ制御回路60、65は、‘ロー’レベルのバン
ク選択信号BST、BSBを出力して、連結されたバンク選択
スイッチを‘オフ’させる。
モリ装置を示した概略的ブロック図であり、図1と同一
の参照符号は同一部材を示す。本発明の第2の実施の形
態では、データ入力ドライバDIODがメモリバンクの各々
について設けられており、バンク選択スイッチ制御回路
60’及び65’がカラムアドレス信号CA及び書込みマスタ
ー信号PWRにより制御されることを除いては第1の実施の
形態と同一である。
置は、第1の実施の形態と同様に、複数個のメモリバン
クA、B、C及びDと、メモリバンクA、B、C及びDのための
第1入出力ラインDIOA、DIOB、DIOC及びDIOD、第1入出力
ラインDIOA、DIOB、DIOC及びDIODと連結されたスイッチ
部50、55と、スイッチ部50、55を制御するスイッチ制御
回路60’、65’とを備える。
力ラインDIOA、DIOB、DIOC及びDIODと選択的に連結され
る第2入出力ラインDIOAB、DIOCDと、第2入出力ラインDI
OAB、DIOCDに連結されるデータ入出力装置70及び80と、
データ入出力装置70及び80を対象としてデータを選択的
に入出力するマルチプレクサ部90とを備える。
0、55は、各々、図2に示されたような少なくとも2つの
バンク選択スイッチSWA及びSWB、SWC及びSWDで構成さ
れ、バンク選択スイッチSWA、SWB、SWC、SWDは、バンク
選択スイッチ制御回路60’、65’によりそのオン/オフ
が制御される。
力装置70、80の各々は、第1の実施の形態と同様に、第2
入出力ラインDIOAB、DIOCDに伝送されたデータを感知増
幅し、これをデータ出力マルチプレクサDOMUXを通して
データ出力バッファDOBUFに伝送する1つの入出力センス
アンプIOSAを備える。そして、データ入出力装置70、80
の各々は、第1の実施の形態とは異なり、データ入力バ
ッファDIBUFを通してデータ入力マルチプレクサDIMUXに
入力されたデータを第1入出力ラインDIOA、DIOB、DIO
C、DIODに伝送する2つのデータ入力ドライバDIODを備
える。
配列され、2つのスイッチ部50、55を備える本発明の第2
の実施の形態の場合、入出力センスアンプIOSAは2つの
バンク当たり1つずつ、データ入力ドライバDIODはバン
クごとに1つずつ備えられる。
読出し動作は、第1の実施の形態と同様に、スイッチ部5
0、55を通して実行され、書込み動作は、スイッチ部5
0、55を使用することなく実行される。すなわち、書込
み時にデータ入力バッファDIBUFからデータ入力マルチ
プレクサDIMUXに入力されたデータは、バンクごとに備
えられたデータ入力ドライバDIODを通して第1入出力ラ
インに伝送される。
力センスアンプIOSAが2つのバンク当たり1つずつ設け
られるので従来の技術に比べてレイアウト効率が改善さ
れる。更に、第1の実施の形態とは異なり、データ入力
ドライバDIODをバンクごとに個別に配置することによっ
て、書込み時にスイッチ部50、55を経る過程で発生され
得る書込み時間の増加を避けることができる。
制御回路60’、65’の一例を示した回路図であり、カラ
ムアドレス信号CAの他、書込みマスター信号PWRにより
制御されることを除いては、図3に示されたバンク選択
スイッチ制御回路60、65と同一である。上述のように、
バンク選択スイッチ制御回路60’、65’の各々は基本的
に同一の構造を有する。
態によるバンク選択スイッチ制御回路60’、65’は、1
つの入力が、インバータ66を通して書込み時にハイレベ
ルに維持され、読出し時にローレベルに維持される書込
みマスター信号PWRと連結され、他の入力が、カラムア
ドレス信号CAと連結されたNANDゲート67と、NANDゲート
67の出力を反転させるインバータ68、69で構成される。
そして、各バンク選択スイッチ制御回路60’、65’は、
カラムアドレス信号CAと書込みマスター信号PWRとに応
答してバンク選択信号BST、BSBを発生する。
実行する場合は、書込みマスター信号PWRは‘ロー’レ
ベルを維持するので、ハイレベルのカラムアドレス信号
CAが入力されるとNANDゲート67を通してローレベルの信
号が出力される。その結果、スイッチ制御回路60’、6
5’は‘ハイ’レベルのバンク選択信号BST、BSBを出力
し、これと連結されたバンク選択スイッチを‘オン’さ
せる。
み動作を実行する場合には、書込みマスター信号PWRは
‘ハイ’レベルを維持するので、NANDゲート67は、他の
入力とは関係なく‘ハイ’レベルの信号を出力する。し
たがって、スイッチ制御回路60’、65’は、全て‘ロ
ー’レベルのバンク選択信号BST、BSBを出力し、連結さ
れた全てのバンク選択スイッチを‘オフ’させる。
込み動作時は、スイッチ部50、55を構成するバンク選択
スイッチSWA、SWB、SWC、SWDが全て‘オフ’されるの
で、スイッチ部50、55を通したデータ伝送は発生されな
い。
と、いくつかのメモリバンクで連続的なデータの出力が
可能であると共に、入出力センスアンプが少なくとも2
つのメモリバンクに共有されるため、バンクごとに1つ
ずつ入出力センスアンプを備える従来のメモリ装置よ
り、入出力センスアンプが占める面積が小さくなり、レ
イアウト効率が改善される。また、データ入力ドライバ
も、少なくとも2つのメモリバンクで共有することがで
きるため、レイアウト効率がさらに改善される。
い実施の形態を説明した。ここで、特定の用語が用いら
れたが、これは単に本発明を適用した具体例を説明する
ために用いられたに過ぎず、意味限定や特許請求の範囲
に記載された本発明の範囲を制限するために用いられた
のではない。
配列された4個のメモリバンクA、B、C、Dに対して2つ
のスイッチ部50、55を設けた場合を例に挙げて説明した
が、他の形態の行と列で配列された複数個のメモリバン
クを採用し、1つまたは3つ以上のスイッチ部を設けて
もよい。
求の範囲の技術的思想により定まるべきである。
レイアウト効率が改善される。
た概略的ブロック図である。
路図である。
示した回路図である。
した概略的ブロック図である。
示した回路図である。
モリブロック A、B、C、D メモリバンク BST、BSB バンク選択信号 DIBUF、DOBUF データ入出力バッファ DIMUX データ入力マルチプレクサ DIOA、DIOB、DIOC、DIOD 第1入出力ライン DIOAB、DIOCD 第2入出力ライン DIO line pair データ入出力ライン対 DOMUX データ出力マルチプレクサ IOSA 入出力センスアンプ SWA、SWB、SWC、SWD 選択スイッチ
Claims (13)
- 【請求項1】 行列状に配列された複数個のメモリバン
クを含むメモリ装置において、 前記複数個のメモリバンクの各々について設けられ、N
(Nは2以上の自然数)本のデータ入出力ライン対で構成さ
れ、各メモリバンクに書き込むデータ及び各メモリバン
クから読み出されたデータを伝送する複数本の第1入出
力ラインと、 少なくとも2本の前記第1入出力ラインに連結され、デー
タ読み出し及び書き込み時に、選択されたメモリバンク
に該当する前記第1入出力ラインをバンク選択信号の活
性化により選択的に第2入出力ラインに連結する少なく
とも1つのスイッチ部と、 を具備することを特徴とするメモリ装置。 - 【請求項2】 前記スイッチ部は、前記第1入出力ライン
の各々に連結され、対応する前記メモリバンクを選択す
る前記バンク選択信号の活性化に応答してイネーブルさ
れるバンク選択スイッチを具備することを特徴とする請
求項1に記載のメモリ装置。 - 【請求項3】 前記メモリ装置は、データの読み出し及
び書き込み時に、前記第2入出力ラインから、または第2
入出力ラインに、データを伝送する少なくとも1つのデ
ータ入出力装置をさらに具備することを特徴とする請求
項1に記載のメモリ装置。 - 【請求項4】 前記データ入出力装置の各々は、 データの読み出し時に、前記第2入出力ラインの各々に
伝送されたデータを感知増幅してこれを伝送するN個の
入出力センスアンプと、 データの書き込み時に、入力されるデータを前記第2入
出力ラインに伝送するN個のデータ入力ドライバを具備
することを特徴とする請求項3に記載のメモリ装置。 - 【請求項5】 前記メモリバンクの個数は2M(Mは自然数)
個であり、前記データ入出力装置の個数はM個であるこ
とを特徴とする請求項3に記載のメモリ装置。 - 【請求項6】 前記スイッチ部は、前記第1入出力ライン
の各々に連結され、対応する前記メモリバンクを選択す
る前記バンク選択信号の活性化に応答してイネーブルさ
れるバンク選択スイッチを具備することを特徴とする請
求項5に記載のメモリ装置。 - 【請求項7】 前記メモリ装置は、前記メモリバンクの
カラムを選択するカラムアドレス信号に応答し、選択さ
れたカラムに位置した前記バンク選択スイッチをイネー
ブルさせる前記バンク選択信号を発生するスイッチ制御
回路をさらに具備することを特徴とする請求項6に記載
のメモリ装置。 - 【請求項8】 前記メモリ装置は、M個の前記データ入出
力装置から出力されるデータ中1つを選択的に出力する
マルチプレクサをさらに具備することを特徴とする請求
項5に記載のメモリ装置。 - 【請求項9】 行列状に配列された複数個のメモリバン
クを具備するメモリ装置において、 前記複数個のメモリバンクの各々に設けられ、N(Nは2以
上の自然数)本のデータ入出力ライン対で構成され、各
メモリバンクに書き込むデータ及び各メモリバンクから
読み出されたデータを伝送する複数本の第1入出力ライ
ンと、 少なくとも2本の前記第1入出力ラインに連結され、デー
タの読み出し時に、選択されたメモリバンクに該当する
前記第1入出力ラインをバンク選択信号の活性化により
選択的に第2入出力ラインに連結する少なくとも1つのス
イッチ部と、 データの読出し時に前記第2入出力ラインからデータを
伝送し、データの書込み時前に記第1入出力ラインにデ
ータを伝送する少なくとも1つのデータ入出力装置と、 を具備することを特徴とするメモリ装置。 - 【請求項10】 前記メモリバンクの個数は2M(Mは自然
数)個であり、前記データ入出力装置の個数はM個である
ことを特徴とする請求項9に記載のメモリ装置。 - 【請求項11】 前記データ入出力装置の各々は、 データの読出し時に前記第2入出力ラインの各々に伝送
されたデータを感知増幅してこれを伝送するN個の入出
力センスアンプと、 データの書き込み時に入力されるデータを前記第1入出
力ラインに伝送する2N個のデータ入力ドライバと、 を具備することを特徴とする請求項10に記載のメモリ装
置。 - 【請求項12】 前記スイッチ部は、前記第1入出力ライ
ンの各々に連結され、対応する前記メモリバンクを選択
する前記バンク選択信号の活性化に応答してイネーブル
されるバンク選択スイッチを具備することを特徴とする
請求項10に記載のメモリ装置。 - 【請求項13】 前記メモリ装置は、前記メモリバンクの
カラムを選択するカラムアドレス信号と、書き込み時に
はハイレベルを維持し、読出し時にはローレベルを維持
する書込みマスター信号とに応答し、選択されたカラム
に位置した前記バンク選択スイッチをイネーブルさせる
前記バンク選択信号を発生するスイッチ制御回路をさら
に具備することを特徴とする請求項12に記載のメモリ装
置。
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