JP2000195255A - メモリ装置 - Google Patents

メモリ装置

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JP2000195255A
JP2000195255A JP11281730A JP28173099A JP2000195255A JP 2000195255 A JP2000195255 A JP 2000195255A JP 11281730 A JP11281730 A JP 11281730A JP 28173099 A JP28173099 A JP 28173099A JP 2000195255 A JP2000195255 A JP 2000195255A
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Kyung-Woo Kang
姜京雨
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】入出力センスアンプの個数を減らし、レイアウ
ト効率を改善する。 【解決手段】本発明のメモリ装置は、複数個のメモリバ
ンクの各々について設けられ、N(Nは2以上の自然数)本
のデータ入出力ライン対で構成され、各メモリバンクに
書き込むデータ及び各メモリバンクから読出されたデー
タを伝送する複数本の第1入出力ラインDIOA〜DIODと、
少なくとも2本の第1入出力ラインに連結され、データ読
出し及び書込み時に選択されたメモリバンクに該当する
第1入出力ラインをバンク選択信号の活性化により選択
的に第2入出力ラインDIOAB、DIOCDに連結する少なくと
も1つのスイッチ部50,55を備える。また、本発明のメモ
リ装置は、データ読出し及び書込み時に第2入出力ライ
ンから、または第2入出力ラインにデータを伝送し、入
出力センスアンプとデータ入力ドライバで構成された少
なくとも1つのデータ入出力装置70,80を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に最小数の入出力センスアンプ(IO sense ampl
ifier)を有するメモリ装置に関する。
【０００２】
【従来の技術】一般のDRAMのような半導体メモリ装置
は、データの書込み(write)と読出し(read)動作を繰り
返す。読出し動作を例に挙げると、ローアドレス(row a
ddress)によって特定ブロック内のメモリセルのデータ
がビットライン上に電圧の変化として伝送される。そし
て、ビットラインに伝送されたデータはビットラインセ
ンスアンプによって増幅される。このように増幅された
信号はカラムアドレスにより選択されたカラム選択ライ
ンの活性化によりデータ入出力ラインに伝送される。こ
こで、データ入出力ラインに伝送されるカラムデータ
は、周辺回路部に伝達できる程度のレベルに至らないた
め、入出力センスアンプを経て出力される。このような
入出力センスアンプは、一般的なDRAMのみならず複数個
のメモリバンク(bank)を備えた同期式DRAMでも同様の目
的で用いられる。
【０００３】同期式DRAMでは、１つの動作サイクル(ope
rating cycle)の中で１つのバンクからデータが出力さ
れ、複数個のバンクで連続的なデータの出力が可能であ
るという長所がある。データの連続的な出力のために、
同期式DRAMには、バンク毎に、独立したデータラインと
入出力センスアンプが備えられる。例えば、×16構成の
メモリ装置の場合は、バンク毎に16本のデータラインと
16個の入出力センスアンプが備えられる。したがって、
データは、該当するメモリバンクのデータラインに伝送
され、該当する入出力センスアンプを通して増幅された
後に、データ出力バッファに伝送される。
【０００４】上述のように、従来の同期式DRAMでは、１
つのバンクのデータラインと入出力センスアンプは、一
度のデータ出力に用いられる。したがって、連続的なデ
ータの出力のためには、バンク毎にデータラインと入出
力センスアンプが必要である。また、従来の同期式DRAM
は、連続的なデータの入力のために、各メモリバンクに
データ入力ドライバ(DIO driver)備える必要がある。こ
のような点はレイアウト効率を低下させる。
【０００５】
【発明が解決しようとする課題】本発明が達成しようと
する技術的課題は、例えば、要求される入出力センスア
ンプの個数を最小化してレイアウト効率が改善されたメ
モリ装置を提供することにある。
【０００６】
【課題を解決するための手段】前記課題を達成するため
の本発明によるメモリ装置は、行列状に配列された複数
個のメモリバンクを備える。前記メモリ装置は、前記複
数個のメモリバンクの各々に具備され、N(Nは2以上の自
然数)本のデータ入出力ライン対で構成され、各メモリ
バンクに書き込むデータ及び各メモリバンクから読み出
されたデータを伝送する複数本の第1入出力ラインを備
える。そして、前記メモリ装置は、少なくとも2本の前
記第1入出力ラインに連結されてデータの読み出し及び
書き込み時に選択されたメモリバンクに該当する前記第
1入出力ラインをバンク選択信号の活性化により選択的
に第2入出力ラインに連結する少なくとも１つのスイッ
チ部を備える。
【０００７】本発明による前記スイッチ部は、前記第1
入出力ラインの各々に連結され、対応する前記メモリバ
ンクを選択する前記バンク選択信号の活性化に応答して
イネーブルされるバンク選択スイッチを具備することが
望ましい。
【０００８】本発明の前記メモリ装置は、データの読み
出し及び書き込み時に、前記第2入出力ラインから、ま
たは第2入出力ラインに、データを伝送する入出力セン
スアンプとデータ入力ドライバで構成された少なくとも
1つのデータ入出力装置をさらに具備することが望まし
い。
【０００９】一方、前記スイッチ部は、データの読み出
し時にのみ、選択されたメモリバンクに該当する前記第
1入出力ラインを第2入出力ラインに連結してもよい。こ
の場合、前記データ入出力装置は、データの読み出し時
には前記第2入出力ラインからデータを伝送し、データ
の書込み時には前記第1入出力ラインにデータを伝送す
る。
【００１０】本発明のメモリ装置によると、データ入出
力装置を構成する入出力センスアンプが少なくとも２つ
のメモリバンクに共有されるため、バンクごとに１つず
つ入出力センスアンプを具備する従来のメモリ装置よ
り、入出力センスアンプが占める面積が小さくなり、レ
イアウト効率が改善される。
【００１１】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施の形態を例示する添
付図面及び添付図面に記載された内容を参照しなければ
ならない。
【００１２】以下、添付した図面を参照して本発明の望
ましい実施の形態を説明することによって、本発明を詳
しく説明する。各図面において、同一の参照符号は同一
の部材であることを示す。
【００１３】図1は、本発明の第1の実施の形態によるメ
モリ装置を示した概略的ブロック図であり、このメモリ
装置は、４つのメモリバンクA、B、C及びDを備えてい
る。
【００１４】本発明の第1の実施の形態に係るメモリ装
置は、複数個のメモリバンクA、B、C及びDと、メモリバ
ンクA、B、C及びDのための第1入出力ラインDIOA、DIO
B、DIOC及びDIODと、第1入出力ラインDIOA、DIOB、DIOC
及びDIODと連結されたスイッチ部50、55と、スイッチ部
50、55を制御するスイッチ制御回路60、65とを備える。
【００１５】また、このメモリ装置は、スイッチ部50、
55を通して第1入出力ラインDIOA、DIOB、DIOC及びDIOD
と選択的に連結される第2入出力ラインDIOAB及びDIOCD
と、各々第2入出力ラインDIOAB、DIOCDに連結されるデ
ータ入出力装置70、80と、前記データ入出力装置70及び
80を対象としてデータを選択的に入出力するマルチプレ
クサ部90とを備える。
【００１６】４つのメモリバンクA、B、C及びDは、図1
に示すように、M(Mは2以上の自然数)個、例えば、2個の
行と2個の列で配列される。各メモリバンクA、B、C及び
Dは、複数個、例えば、8個のメモリブロック100〜107、
200〜207、300〜307、400〜407に分割される。そして、
各メモリブロック100〜107、200〜207、300〜307、400
〜407は、読出し時は選択されたメモリブロックから第1
入出力ラインDIOA、DIOB、DIOC及びDIODにデータを伝送
し、書込み時は第1入出力ラインDIOA、DIOB、DIOC及びD
IODから選択されたメモリブロックにデータを伝送する
ためのデータ伝送装置10、20、30、40を各々備える。
【００１７】各データ伝送装置10、20、30、40は、読み
出し時に用いられる入出力マルチプレクサと書き込み時
に用いられる入出力ドライバとを有する。
【００１８】メモリバンクA、B、C及びDが各々有する第
1入出力ラインDIOA、DIOB、DIOC及びDIODは、各メモリ
バンクに書き込むデータ及び各メモリバンクから読み出
されたデータを伝送する。メモリバンクA、B、C及びD
は、各々、N（Nは２以上の自然数）組のデータ入出力ラ
イン対（DIO line pair、以下、DIOライン対）を有す
る。
【００１９】本発明の望ましい実施の形態によると、第
1入出力ラインDIOA、DIOCは、各々メモリバンクA、メモ
リバンクCのためのデータ伝送装置10、30の一部と連結
される。そして、第1入出力ラインDIOB、DIODは、各々
メモリバンクB、メモリバンクDのためのデータ伝送装置
20、40の一部と連結される。
【００２０】一度のデータ書込みや読出しは、１つのメ
モリバンクのメモリブロックを対象として行なわれるの
で、マルチプレクサ部90を通して出力または入力される
データは2N個になる。したがって、前記のような第1入
出力ラインの構成により、各メモリバンク毎に必要なDI
Oライン対が1／2に減ってレイアウト効率が改善され
る。
【００２１】スイッチ部50、55は、第1入出力ラインDIO
A、DIOB、DIOC及びDIODの各々に具備されたバンク選択
スイッチSWA、SWB、SWC、SWDで構成され、バンク選択ス
イッチSWA、SWB、SWC、SWDは、スイッチ制御回路60、65
で発生されたバンク選択信号BST、BSBの活性化に応答し
てオンされる。
【００２２】バンク選択信号BST、BSBにより選択された
バンク選択スイッチSWA、SWB、SWC、SWDがオンされる
と、該当する第1入出力ラインDIOA、DIOB、DIOC及びDIO
Dが第2入出力ラインDIOAB、DIOCDに連結される。
【００２３】バンク選択スイッチSWA、SWB、SWC、SWDの
各々は基本的に同一の構造を有し、また、バンク選択ス
イッチ制御回路60、65の各々は同一の構造を有する。バ
ンク選択スイッチSWA、SWB、SWC、SWD及びバンク選択ス
イッチ制御回路60、65の一例が図2及び図3に示されてい
る。
【００２４】データ入出力装置70、80は、第2入出力ラ
インDIOAB、DIOCDに伝送されたデータを感知増幅する入
出力センスアンプIOSAと、入力されたデータを第2入出
力ラインDIOAB、DIOCDに伝送するデータ入力ドライバDI
ODを備える。
【００２５】4個のメモリバンクが2行2列で配列された
本実施の形態の場合は、データ入出力装置70、80は2個
のメモリバンクごとに１つずつ配置される。特に、入出
力センスアンプIOSAとデータ入力ドライバDIODがバンク
ごとに１つずつ設けられた従来とは異なり、本発明の第
1の実施の形態によると、２つのバンク当たり１つずつ
設けられるので、従来の技術に比べてレイアウト効率が
改善される。
【００２６】そして、マルチプレクサ部90は、データ入
出力装置70、80とデータ入出力バッファDIBUF、DOBUFと
の間に配置され、データを入力または出力する装置であ
り、入出力センスアンプIOSAから伝送されたデータをデ
ータ出力バッファDOBUFを通して出力するデータ出力マ
ルチプレクサDOMUXと、データ入力バッファDIBUFを通し
てデータ入力ドライバDIODにデータを入力するデータ入
力マルチプレクサDIMUXとを備える。
【００２７】図1を参照して本発明の第1の実施の形態に
よるメモリ装置のデータ読出し及び書込み動作を説明す
ると、まず、図1に示されたメモリ装置の読出し動作時
には、ローアドレス及びカラムアドレスにより各メモリ
バンクから選択されたデータがデータ伝送装置10、20、
30、40を通して第1入出力ラインDIOA、DIOB、DIOC、DIO
Dに伝送される。
【００２８】そして、バンク選択信号BST、BSBの活性化
に応答し、バンク選択スイッチ中の同一のカラムに位置
した２つのスイッチSWA及びSWC、又は、SWB及びSWDが選
択的に‘オン’される。したがって、バンクAとバンクB
に配置された第1入出力ラインDIOA及びDIOB中の１つが
第2入出力ラインDIOABと連結され、バンクCとバンクDに
配置された第1入出力ラインDIOC及びDIOD中の１つが第2
入出力ラインDIOCDに連結される。その結果、第1入出力
ラインDIOA、DIOC、又は、DIOB、DIODと、第2入出力ラ
インDIOAB、DIOCDとが各々連結されたデータ経路が形成
される。
【００２９】例えば、左側に位置したスイッチ制御回路
60がイネーブルされた場合は、Aバンク及びバンクCに連
結されたバンク選択スイッチSWA及びSWCが‘オン’さ
れ、該当する第1入出力ラインDIOA、DIOCが各々第2入出
力ラインDIOAB、DIOCDに連結される。したがって、第1
入出力ラインDIOA、DIOCに載せられたデータが各々第2
入出力ラインDIOAB、DIOCDに伝送される。第2入出力ラ
インDIOAB、DIOCDに伝送されたデータは、データ入出力
装置70、80、例えば入出力センスアンプIOSAで感知増幅
されて、データ出力マルチプレクサDOMUXとデータ出力
バッファDOBUFを通して選択的に出力される。
【００３０】そして、図1に示されたメモリ装置の書込
み動作時には、データ入力マルチプレクサDIMUXとデー
タ入力ドライバDIODとを通してデータ入力バッファDIBU
Fから入力されたデータは、第2入出力ラインDIOAB、DIO
CDに伝送された後、第1入出力ラインDIOA及びDIOC、又
は、DIOB及びDIODの中の選択された第1入出力ラインに
伝送される。
【００３１】例えば、バンクAにデータを書き込もうと
する場合は、バンクAに設けられたバンク選択スイッチS
WAはオンされ、バンクBに設けられたバンク選択スイッ
チSWBはオフされ、バンクBへのデータ伝送が遮断されて
電流消耗が省かれる。
【００３２】図2は、図1に示されたバンク選択スイッチ
SWA、SWB、SWC、SWDの一例を示した回路図であり、第1
入出力ラインが4本(N=4)のDIOライン対で形成された例
である。
【００３３】上述のように、本発明の第1の実施の形態
によるバンク選択スイッチSWA、SWB、SWC、SWDの各々は
基本的に同一の構造を有し、バンク選択信号BST、BSBの
活性化により駆動される複数個の伝送手段で構成でき
る。そして、これらの複数個の伝送手段の各々は、１つ
のインバータ56と１つの伝送ゲート(transmission gat
e)57で構成され得る。バンク選択スイッチSWA、SWB、SW
C、SWDは、図示のように、複数個の伝送ゲート57と、こ
れらに共有された１つのインバータ56で構成することも
できる。
【００３４】図2に示されたバンク選択スイッチの動作
を説明すると、バンク選択信号BST、BSBの活性化に応答
して複数個の伝送ゲートが‘オン’され、第1入出力ラ
インに載せられたデータDIOi、DIOiB、DIOj、DIOjB、DI
Ok、DIOkB、DIOl、DIOlBは第2入出力ラインに伝送され
る。
【００３５】例えば、図1に示されたバンクAに位置した
バンク選択スイッチSWAに‘ハイ’レベルのバンク選択
信号BSBが入力されると、バンク選択スイッチSWAを構成
する各伝送ゲート57がオンされ、第1入出力ラインDIOA
に載せられたデータは第2入出力ラインDIOABに伝送され
る。そして、バンクBに位置したバンク選択スイッチSWB
には‘ロー’レベルのバンク選択信号BSBが入力され、
その結果バンクBに連結された第1入出力ラインDIOBは第
2入出力ラインDIOABと連結されない。
【００３６】図3は、図1に示されたバンク選択スイッチ
制御回路60、65の一例を示した回路図で、上述のよう
に、バンク選択スイッチ制御回路60、65の各々は基本的
に同一の構造を有する。
【００３７】図3を参照すると、本発明の第1の実施の形
態によるバンク選択スイッチ制御回路60、65は、１つの
入力が電源電圧に固定され、他の入力がバンクを区分す
るためのカラムアドレス信号CAに連結されたNANDゲート
67と、NANDゲート67の出力を反転させるインバータ68、
69で構成される。そして、各バンク選択スイッチ制御回
路60、65は、カラムアドレス信号CAに応答してバンク選
択信号BST、BSBを発生する。
【００３８】例えば、‘ハイ’レベルのカラムアドレス
信号CAが入力されると、NANDゲート67の１つの入力がVc
cにより‘ハイ’レベルに固定されているため、NANDゲ
ート67を通してローレベルの信号が出力され、これがNA
NDゲート67出力に連結されたインバータ68、69により反
転される。その結果、スイッチ制御回路60、65は‘ハ
イ’レベルのバンク選択信号BST、BSBを出力して、連結
されたバンク選択スイッチを‘オン’させる。反対に、
‘ロー’レベルのカラムアドレス信号CAが入力される
と、スイッチ制御回路60、65は、‘ロー’レベルのバン
ク選択信号BST、BSBを出力して、連結されたバンク選択
スイッチを‘オフ’させる。
【００３９】図4は、本発明の第2の実施の形態によるメ
モリ装置を示した概略的ブロック図であり、図1と同一
の参照符号は同一部材を示す。本発明の第2の実施の形
態では、データ入力ドライバDIODがメモリバンクの各々
について設けられており、バンク選択スイッチ制御回路
60’及び65’がカラムアドレス信号CA及び書込みマスタ
ー信号PWRにより制御されることを除いては第1の実施の
形態と同一である。
【００４０】本発明の第2の実施の形態によるメモリ装
置は、第1の実施の形態と同様に、複数個のメモリバン
クA、B、C及びDと、メモリバンクA、B、C及びDのための
第1入出力ラインDIOA、DIOB、DIOC及びDIOD、第1入出力
ラインDIOA、DIOB、DIOC及びDIODと連結されたスイッチ
部50、55と、スイッチ部50、55を制御するスイッチ制御
回路60’、65’とを備える。
【００４１】また、スイッチ部50、55を通して第1入出
力ラインDIOA、DIOB、DIOC及びDIODと選択的に連結され
る第2入出力ラインDIOAB、DIOCDと、第2入出力ラインDI
OAB、DIOCDに連結されるデータ入出力装置70及び80と、
データ入出力装置70及び80を対象としてデータを選択的
に入出力するマルチプレクサ部90とを備える。
【００４２】第1の実施の形態と同様に、スイッチ部5
0、55は、各々、図2に示されたような少なくとも２つの
バンク選択スイッチSWA及びSWB、SWC及びSWDで構成さ
れ、バンク選択スイッチSWA、SWB、SWC、SWDは、バンク
選択スイッチ制御回路60’、65’によりそのオン／オフ
が制御される。
【００４３】本発明の第2の実施の形態よるデータ入出
力装置70、80の各々は、第1の実施の形態と同様に、第2
入出力ラインDIOAB、DIOCDに伝送されたデータを感知増
幅し、これをデータ出力マルチプレクサDOMUXを通して
データ出力バッファDOBUFに伝送する1つの入出力センス
アンプIOSAを備える。そして、データ入出力装置70、80
の各々は、第1の実施の形態とは異なり、データ入力バ
ッファDIBUFを通してデータ入力マルチプレクサDIMUXに
入力されたデータを第1入出力ラインDIOA、DIOB、DIO
C、DIODに伝送する２つのデータ入力ドライバDIODを備
える。
【００４４】すなわち、4個のメモリバンクが2行2列で
配列され、2つのスイッチ部50、55を備える本発明の第2
の実施の形態の場合、入出力センスアンプIOSAは2つの
バンク当たり1つずつ、データ入力ドライバDIODはバン
クごとに1つずつ備えられる。
【００４５】したがって、図4に示されたメモリ装置の
読出し動作は、第1の実施の形態と同様に、スイッチ部5
0、55を通して実行され、書込み動作は、スイッチ部5
0、55を使用することなく実行される。すなわち、書込
み時にデータ入力バッファDIBUFからデータ入力マルチ
プレクサDIMUXに入力されたデータは、バンクごとに備
えられたデータ入力ドライバDIODを通して第1入出力ラ
インに伝送される。
【００４６】本発明の第2の実施の形態によると、入出
力センスアンプIOSAが２つのバンク当たり１つずつ設け
られるので従来の技術に比べてレイアウト効率が改善さ
れる。更に、第1の実施の形態とは異なり、データ入力
ドライバDIODをバンクごとに個別に配置することによっ
て、書込み時にスイッチ部50、55を経る過程で発生され
得る書込み時間の増加を避けることができる。
【００４７】図5は、図4に示されたバンク選択スイッチ
制御回路60’、65’の一例を示した回路図であり、カラ
ムアドレス信号CAの他、書込みマスター信号PWRにより
制御されることを除いては、図3に示されたバンク選択
スイッチ制御回路60、65と同一である。上述のように、
バンク選択スイッチ制御回路60’、65’の各々は基本的
に同一の構造を有する。
【００４８】図5を参照すると、本発明の第2の実施の形
態によるバンク選択スイッチ制御回路60’、65’は、１
つの入力が、インバータ66を通して書込み時にハイレベ
ルに維持され、読出し時にローレベルに維持される書込
みマスター信号PWRと連結され、他の入力が、カラムア
ドレス信号CAと連結されたNANDゲート67と、NANDゲート
67の出力を反転させるインバータ68、69で構成される。
そして、各バンク選択スイッチ制御回路60’、65’は、
カラムアドレス信号CAと書込みマスター信号PWRとに応
答してバンク選択信号BST、BSBを発生する。
【００４９】図4に示されたメモリ装置が読出し動作を
実行する場合は、書込みマスター信号PWRは‘ロー’レ
ベルを維持するので、ハイレベルのカラムアドレス信号
CAが入力されるとNANDゲート67を通してローレベルの信
号が出力される。その結果、スイッチ制御回路60’、6
5’は‘ハイ’レベルのバンク選択信号BST、BSBを出力
し、これと連結されたバンク選択スイッチを‘オン’さ
せる。
【００５０】しかし、図4に示されたメモリ装置が書込
み動作を実行する場合には、書込みマスター信号PWRは
‘ハイ’レベルを維持するので、NANDゲート67は、他の
入力とは関係なく‘ハイ’レベルの信号を出力する。し
たがって、スイッチ制御回路60’、65’は、全て‘ロ
ー’レベルのバンク選択信号BST、BSBを出力し、連結さ
れた全てのバンク選択スイッチを‘オフ’させる。
【００５１】すなわち、図4に示されたメモリ装置の書
込み動作時は、スイッチ部50、55を構成するバンク選択
スイッチSWA、SWB、SWC、SWDが全て‘オフ’されるの
で、スイッチ部50、55を通したデータ伝送は発生されな
い。
【００５２】上述のように構成されたメモリ装置による
と、いくつかのメモリバンクで連続的なデータの出力が
可能であると共に、入出力センスアンプが少なくとも２
つのメモリバンクに共有されるため、バンクごとに１つ
ずつ入出力センスアンプを備える従来のメモリ装置よ
り、入出力センスアンプが占める面積が小さくなり、レ
イアウト効率が改善される。また、データ入力ドライバ
も、少なくとも２つのメモリバンクで共有することがで
きるため、レイアウト効率がさらに改善される。
【００５３】以上、図面と明細書により本発明の望まし
い実施の形態を説明した。ここで、特定の用語が用いら
れたが、これは単に本発明を適用した具体例を説明する
ために用いられたに過ぎず、意味限定や特許請求の範囲
に記載された本発明の範囲を制限するために用いられた
のではない。
【００５４】例えば、図面及び詳細な説明では2行2列で
配列された4個のメモリバンクA、B、C、Dに対して２つ
のスイッチ部50、55を設けた場合を例に挙げて説明した
が、他の形態の行と列で配列された複数個のメモリバン
クを採用し、１つまたは３つ以上のスイッチ部を設けて
もよい。
【００５５】したがって、本発明の権利範囲は、特許請
求の範囲の技術的思想により定まるべきである。
【００５６】
【発明の効果】本発明によれば、例えば、メモリ装置の
レイアウト効率が改善される。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態よるメモリ装置を示し
た概略的ブロック図である。
【図2】図1に示すバンク選択スイッチの一例を示した回
路図である。
【図3】図1に示すバンク選択スイッチ制御回路の一例を
示した回路図である。
【図4】本発明の第2の実施の形態によるメモリ装置を示
した概略的ブロック図である。
【図5】図4に示すバンク選択スイッチ制御回路の一例を
示した回路図である。
【符号の説明】
10、20、30、40 データ伝送装置 50、55 スイッチ部 60、65 スイッチ制御回路 70、80 データ入出力装置 90 マルチプレクサ部 100〜107、200〜207、300〜307、400〜407 各8個のメ
モリブロック A、B、C、D メモリバンク BST、BSB バンク選択信号 DIBUF、DOBUF データ入出力バッファ DIMUX データ入力マルチプレクサ DIOA、DIOB、DIOC、DIOD 第1入出力ライン DIOAB、DIOCD 第2入出力ライン DIO line pair データ入出力ライン対 DOMUX データ出力マルチプレクサ IOSA 入出力センスアンプ SWA、SWB、SWC、SWD 選択スイッチ

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 行列状に配列された複数個のメモリバン
    クを含むメモリ装置において、 前記複数個のメモリバンクの各々について設けられ、N
    (Nは2以上の自然数)本のデータ入出力ライン対で構成さ
    れ、各メモリバンクに書き込むデータ及び各メモリバン
    クから読み出されたデータを伝送する複数本の第1入出
    力ラインと、 少なくとも2本の前記第1入出力ラインに連結され、デー
    タ読み出し及び書き込み時に、選択されたメモリバンク
    に該当する前記第1入出力ラインをバンク選択信号の活
    性化により選択的に第2入出力ラインに連結する少なく
    とも1つのスイッチ部と、 を具備することを特徴とするメモリ装置。
  2. 【請求項2】 前記スイッチ部は、前記第1入出力ライン
    の各々に連結され、対応する前記メモリバンクを選択す
    る前記バンク選択信号の活性化に応答してイネーブルさ
    れるバンク選択スイッチを具備することを特徴とする請
    求項1に記載のメモリ装置。
  3. 【請求項3】 前記メモリ装置は、データの読み出し及
    び書き込み時に、前記第2入出力ラインから、または第2
    入出力ラインに、データを伝送する少なくとも1つのデ
    ータ入出力装置をさらに具備することを特徴とする請求
    項1に記載のメモリ装置。
  4. 【請求項4】 前記データ入出力装置の各々は、 データの読み出し時に、前記第2入出力ラインの各々に
    伝送されたデータを感知増幅してこれを伝送するN個の
    入出力センスアンプと、 データの書き込み時に、入力されるデータを前記第2入
    出力ラインに伝送するN個のデータ入力ドライバを具備
    することを特徴とする請求項3に記載のメモリ装置。
  5. 【請求項5】 前記メモリバンクの個数は2M(Mは自然数)
    個であり、前記データ入出力装置の個数はM個であるこ
    とを特徴とする請求項3に記載のメモリ装置。
  6. 【請求項6】 前記スイッチ部は、前記第1入出力ライン
    の各々に連結され、対応する前記メモリバンクを選択す
    る前記バンク選択信号の活性化に応答してイネーブルさ
    れるバンク選択スイッチを具備することを特徴とする請
    求項5に記載のメモリ装置。
  7. 【請求項7】 前記メモリ装置は、前記メモリバンクの
    カラムを選択するカラムアドレス信号に応答し、選択さ
    れたカラムに位置した前記バンク選択スイッチをイネー
    ブルさせる前記バンク選択信号を発生するスイッチ制御
    回路をさらに具備することを特徴とする請求項6に記載
    のメモリ装置。
  8. 【請求項8】 前記メモリ装置は、M個の前記データ入出
    力装置から出力されるデータ中１つを選択的に出力する
    マルチプレクサをさらに具備することを特徴とする請求
    項5に記載のメモリ装置。
  9. 【請求項9】 行列状に配列された複数個のメモリバン
    クを具備するメモリ装置において、 前記複数個のメモリバンクの各々に設けられ、N(Nは2以
    上の自然数)本のデータ入出力ライン対で構成され、各
    メモリバンクに書き込むデータ及び各メモリバンクから
    読み出されたデータを伝送する複数本の第1入出力ライ
    ンと、 少なくとも2本の前記第1入出力ラインに連結され、デー
    タの読み出し時に、選択されたメモリバンクに該当する
    前記第1入出力ラインをバンク選択信号の活性化により
    選択的に第2入出力ラインに連結する少なくとも1つのス
    イッチ部と、 データの読出し時に前記第2入出力ラインからデータを
    伝送し、データの書込み時前に記第1入出力ラインにデ
    ータを伝送する少なくとも1つのデータ入出力装置と、 を具備することを特徴とするメモリ装置。
  10. 【請求項10】 前記メモリバンクの個数は2M(Mは自然
    数)個であり、前記データ入出力装置の個数はM個である
    ことを特徴とする請求項9に記載のメモリ装置。
  11. 【請求項11】 前記データ入出力装置の各々は、 データの読出し時に前記第2入出力ラインの各々に伝送
    されたデータを感知増幅してこれを伝送するN個の入出
    力センスアンプと、 データの書き込み時に入力されるデータを前記第1入出
    力ラインに伝送する2N個のデータ入力ドライバと、 を具備することを特徴とする請求項10に記載のメモリ装
    置。
  12. 【請求項12】 前記スイッチ部は、前記第1入出力ライ
    ンの各々に連結され、対応する前記メモリバンクを選択
    する前記バンク選択信号の活性化に応答してイネーブル
    されるバンク選択スイッチを具備することを特徴とする
    請求項10に記載のメモリ装置。
  13. 【請求項13】 前記メモリ装置は、前記メモリバンクの
    カラムを選択するカラムアドレス信号と、書き込み時に
    はハイレベルを維持し、読出し時にはローレベルを維持
    する書込みマスター信号とに応答し、選択されたカラム
    に位置した前記バンク選択スイッチをイネーブルさせる
    前記バンク選択信号を発生するスイッチ制御回路をさら
    に具備することを特徴とする請求項12に記載のメモリ装
    置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004362744A (ja) * 2003-05-30 2004-12-24 Hynix Semiconductor Inc メモリ素子

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519334B2 (ja) * 2000-02-14 2004-04-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6728159B2 (en) * 2001-12-21 2004-04-27 International Business Machines Corporation Flexible multibanking interface for embedded memory applications
US6775736B2 (en) * 2002-01-31 2004-08-10 International Business Machines Corporation Embedded DRAM system having wide data bandwidth and data transfer data protocol
US7130229B2 (en) * 2002-11-08 2006-10-31 Intel Corporation Interleaved mirrored memory systems
US7017017B2 (en) * 2002-11-08 2006-03-21 Intel Corporation Memory controllers with interleaved mirrored memory modes
US7782853B2 (en) 2002-12-06 2010-08-24 Stmicroelectronics, Inc. Apparatus and method of using fully configurable memory, multi-stage pipeline logic and an embedded processor to implement multi-bit trie algorithmic network search engine
US7702882B2 (en) * 2003-09-10 2010-04-20 Samsung Electronics Co., Ltd. Apparatus and method for performing high-speed lookups in a routing table
WO2007036050A1 (en) 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US7747833B2 (en) * 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
KR100706830B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 액티브 구간 제어장치 및 방법
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
DE602007010439D1 (de) * 2006-03-31 2010-12-23 Mosaid Technologies Inc Flash-speichersystem-steuerverfahren
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8331361B2 (en) 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8271758B2 (en) * 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
US20080201588A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
WO2008101316A1 (en) * 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US20120087200A1 (en) * 2010-10-08 2012-04-12 Hynix Semiconductor Inc. Internal column address generating circuit and semiconductor memory device
KR20130091034A (ko) * 2012-02-07 2013-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 집적 회로
KR102557324B1 (ko) * 2016-02-15 2023-07-20 에스케이하이닉스 주식회사 메모리 장치
US10811061B1 (en) * 2019-08-14 2020-10-20 Micron Technology, Inc. Reduced die size and improved memory cell restore using shared common source driver

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0177776B1 (ko) 1995-08-23 1999-04-15 김광호 고집적 반도체 메모리 장치의 데이타 센싱회로
US5666322A (en) * 1995-09-21 1997-09-09 Nec Electronics, Inc. Phase-locked loop timing controller in an integrated circuit memory
US5689472A (en) * 1996-10-31 1997-11-18 Silicon Magic Corporation System and method for providing efficient access to a memory bank
JPH10162568A (ja) * 1996-12-02 1998-06-19 Toshiba Corp 半導体記憶装置
KR100261219B1 (ko) 1997-12-08 2000-07-01 윤종용 격리게이트들이 독립적으로 동작되는 반도체 메모리장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004362744A (ja) * 2003-05-30 2004-12-24 Hynix Semiconductor Inc メモリ素子

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