JP2002175052A - 演算増幅器及びそれを用いた液晶パネル駆動用回路 - Google Patents
演算増幅器及びそれを用いた液晶パネル駆動用回路Info
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- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Amplifiers (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】液晶パネル駆動の消費電力を小さくし、交流駆
動を行う際に発生する液晶パネルの表示ムラを抑制する
ことにある。 【解決手段】液晶パネルを駆動する演算増幅器１を、差
動段２，３と、駆動段４，５と、出力トランジスタ１１
〜１４と、差動段２，３を駆動段４，５に切替て接続す
るスィッチ手段６，７と、中位側電源１０とを設ける。
これら差動段２，３および駆動段４，５は高位側電源８
と低位側電源９間で駆動し、出力トランジスタ１１，１
２は高位側電源８と中位側電源１０間で、また出力トラ
ンジスタ１３，１４は中位側電源１０と低位側電源９間
で、それぞれ駆動段４，５より交互に駆動する。このた
め、液晶パネルの容量性負荷をＶＤＤ／２で充放電で
き、消費電力を低減し、表示ムラも抑制できる。
動を行う際に発生する液晶パネルの表示ムラを抑制する
ことにある。 【解決手段】液晶パネルを駆動する演算増幅器１を、差
動段２，３と、駆動段４，５と、出力トランジスタ１１
〜１４と、差動段２，３を駆動段４，５に切替て接続す
るスィッチ手段６，７と、中位側電源１０とを設ける。
これら差動段２，３および駆動段４，５は高位側電源８
と低位側電源９間で駆動し、出力トランジスタ１１，１
２は高位側電源８と中位側電源１０間で、また出力トラ
ンジスタ１３，１４は中位側電源１０と低位側電源９間
で、それぞれ駆動段４，５より交互に駆動する。このた
め、液晶パネルの容量性負荷をＶＤＤ／２で充放電で
き、消費電力を低減し、表示ムラも抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶パネル駆動装置
に関し、特に入力信号を演算増幅する演算増幅器及びそ
れを用いた液晶パネル駆動用回路に関する。
に関し、特に入力信号を演算増幅する演算増幅器及びそ
れを用いた液晶パネル駆動用回路に関する。
【０００２】
【従来の技術】一般に、液晶パネルは、毎秒数十フレー
ム（数十枚）の書き込みを行う必要がある。このため、
液晶パネル駆動用回路からの出力信号は、液晶パネルの
対向電極の電位に対し、走査ライン毎あるいはフレーム
毎に交流駆動を行っている。この液晶パネルの対向電極
の電位に対し交流駆動を行う液晶パネル駆動用演算増幅
器及び液晶パネル駆動用回路について、図７及び図８を
参照して説明する。
ム（数十枚）の書き込みを行う必要がある。このため、
液晶パネル駆動用回路からの出力信号は、液晶パネルの
対向電極の電位に対し、走査ライン毎あるいはフレーム
毎に交流駆動を行っている。この液晶パネルの対向電極
の電位に対し交流駆動を行う液晶パネル駆動用演算増幅
器及び液晶パネル駆動用回路について、図７及び図８を
参照して説明する。
【０００３】図７は従来の液晶パネル駆動用演算増幅器
の一例を示す構成図である。図７に示すように、従来の
液晶パネル駆動用演算増幅器１ａは、高位側電源（ＶＤ
Ｄ）８および低位側電源（ＶＳＳ）９間に接続され、そ
れぞれ正入力端子ＶＩ１と負入力端子ＶＩ２ならびに正
入力端子ＶＩ３と負入力端子ＶＩ４に供給されるアナロ
グ入力の差電圧を増幅し差動型入力段出力端子１０１，
１０２へ出力する差動型入力段回路２，３と、同様に高
位側電源８および低位側電源９間に一方を接続され且つ
他方を演算増幅器１ａの出力端子ＶＯ１，ＶＯ２にそれ
ぞれ接続する出力段ＦＥＴ１１，１２およびＦＥＴ１
３，１４と、同様に高位側電源８および低位側電源９間
に接続され、出力端子１０１，１０２からの差動出力に
基いてそれぞれ出力段ＦＥＴ１１，１２およびＦＥＴ１
３，１４への駆動出力を出力端子１０５，１０６ならび
に１０７，１０８を介して供給する駆動段回路４，５と
を有しており、機能的には出力インピーダンスの変換回
路として用いられる。
の一例を示す構成図である。図７に示すように、従来の
液晶パネル駆動用演算増幅器１ａは、高位側電源（ＶＤ
Ｄ）８および低位側電源（ＶＳＳ）９間に接続され、そ
れぞれ正入力端子ＶＩ１と負入力端子ＶＩ２ならびに正
入力端子ＶＩ３と負入力端子ＶＩ４に供給されるアナロ
グ入力の差電圧を増幅し差動型入力段出力端子１０１，
１０２へ出力する差動型入力段回路２，３と、同様に高
位側電源８および低位側電源９間に一方を接続され且つ
他方を演算増幅器１ａの出力端子ＶＯ１，ＶＯ２にそれ
ぞれ接続する出力段ＦＥＴ１１，１２およびＦＥＴ１
３，１４と、同様に高位側電源８および低位側電源９間
に接続され、出力端子１０１，１０２からの差動出力に
基いてそれぞれ出力段ＦＥＴ１１，１２およびＦＥＴ１
３，１４への駆動出力を出力端子１０５，１０６ならび
に１０７，１０８を介して供給する駆動段回路４，５と
を有しており、機能的には出力インピーダンスの変換回
路として用いられる。
【０００４】この液晶パネル駆動用演算増幅器１ａの差
動型入力段回路２，３は、入力レンジが低位側電源レベ
ル（ＶＳＳ）から高位側電源レベル（ＶＤＤ）まで確保
することができる。また、出力段ＦＥＴ１１は、ゲート
電極が駆動段回路４の出力端子ＶＯ１に接続され、ソー
ス電極とドレイン電極とがそれぞれ高位側電源８と出力
端子ＶＯ１に接続される。出力段ＦＥＴ１３も駆動段回
路５と出力端子ＶＯ２に同様に接続される。さらに、出
力段ＦＥＴ１２，１４は低位側電源９と出力端子ＶＯ２
に接続される。
動型入力段回路２，３は、入力レンジが低位側電源レベ
ル（ＶＳＳ）から高位側電源レベル（ＶＤＤ）まで確保
することができる。また、出力段ＦＥＴ１１は、ゲート
電極が駆動段回路４の出力端子ＶＯ１に接続され、ソー
ス電極とドレイン電極とがそれぞれ高位側電源８と出力
端子ＶＯ１に接続される。出力段ＦＥＴ１３も駆動段回
路５と出力端子ＶＯ２に同様に接続される。さらに、出
力段ＦＥＴ１２，１４は低位側電源９と出力端子ＶＯ２
に接続される。
【０００５】図８は従来の演算増幅器を使用した液晶パ
ネル駆動用回路の一例を示す構成図である。図８に示す
ように、かかる液晶パネル駆動用回路４０ａは、正極側
入力および負極側入力のディジタルデータをそれぞれＤ
／Ａ変換する正側Ｄ／Ａコンバータ４１および負側Ｄ／
Ａコンバータ４２と、これらのＤ／Ａコンバータ４１，
４２の変換出力を外部からの制御入力によりスイッチン
グするスイッチ手段４３，４４と、これらスイッチ手段
４３，４４で切替られた出力を演算増幅する上述（図
７）の演算増幅器１ａと、この演算増幅器１ａの出力Ｖ
Ｏ１，ＶＯ２を外部からの制御入力によりスイッチング
して出力端子ＯＵＴ１，ＯＵＴ２に供給するスイッチ手
段４７，４８とを有している。
ネル駆動用回路の一例を示す構成図である。図８に示す
ように、かかる液晶パネル駆動用回路４０ａは、正極側
入力および負極側入力のディジタルデータをそれぞれＤ
／Ａ変換する正側Ｄ／Ａコンバータ４１および負側Ｄ／
Ａコンバータ４２と、これらのＤ／Ａコンバータ４１，
４２の変換出力を外部からの制御入力によりスイッチン
グするスイッチ手段４３，４４と、これらスイッチ手段
４３，４４で切替られた出力を演算増幅する上述（図
７）の演算増幅器１ａと、この演算増幅器１ａの出力Ｖ
Ｏ１，ＶＯ２を外部からの制御入力によりスイッチング
して出力端子ＯＵＴ１，ＯＵＴ２に供給するスイッチ手
段４７，４８とを有している。
【０００６】これらＤ／Ａコンバータ４１，４２は、そ
れぞれ入力されるデジタルデータに応じて、中間電位か
ら高位側電源および中間電位から低位側電源のアナログ
データに変換する。また、各スイッチ手段４３，４４，
４７，４８は、相反する動作を行う一対のスイッチＳお
よびＳｂから構成される。さらに、演算増幅器１ａは信
号の負帰還を行っており、各出力ＶＯ１，ＶＯ２が正側
入力ＶＩ１，ＶＩ３に対する負側入力ＶＩ２，ＶＩ４に
フィードバックされる。
れぞれ入力されるデジタルデータに応じて、中間電位か
ら高位側電源および中間電位から低位側電源のアナログ
データに変換する。また、各スイッチ手段４３，４４，
４７，４８は、相反する動作を行う一対のスイッチＳお
よびＳｂから構成される。さらに、演算増幅器１ａは信
号の負帰還を行っており、各出力ＶＯ１，ＶＯ２が正側
入力ＶＩ１，ＶＩ３に対する負側入力ＶＩ２，ＶＩ４に
フィードバックされる。
【０００７】かかる液晶パネル駆動用回路４０ａの動作
は、まずスイッチ手段４３，４４，４７，４８における
各スイッチＳがＯＮ（このとき、スイッチＳｂはＯＦ
Ｆ）の時、正極側Ｄ／Ａコンバータ４１から出力された
アナログ信号及び負極側Ｄ／Ａコンバータ４２から出力
されたアナログ信号がそれぞれ演算増幅器１ａに入力さ
れ、それぞれがインピーダンス変換され、出力信号とし
て、スイッチ手段４７または４８を介し出力端子ＯＵＴ
１またはＯＵＴ２に出力される。なお、液晶パネル駆動
用回路４０ａの出力は、パネルの各素子を駆動するため
に多数個設けられるが、説明を簡略化するために、便宜
的に２個で説明している。
は、まずスイッチ手段４３，４４，４７，４８における
各スイッチＳがＯＮ（このとき、スイッチＳｂはＯＦ
Ｆ）の時、正極側Ｄ／Ａコンバータ４１から出力された
アナログ信号及び負極側Ｄ／Ａコンバータ４２から出力
されたアナログ信号がそれぞれ演算増幅器１ａに入力さ
れ、それぞれがインピーダンス変換され、出力信号とし
て、スイッチ手段４７または４８を介し出力端子ＯＵＴ
１またはＯＵＴ２に出力される。なお、液晶パネル駆動
用回路４０ａの出力は、パネルの各素子を駆動するため
に多数個設けられるが、説明を簡略化するために、便宜
的に２個で説明している。
【０００８】また、スイッチ手段４３，４４，４７，４
８における各スイッチＳｂがＯＮ（このとき、スイッチ
ＳはＯＦＦ）の時も同様であり、正極側Ｄ／Ａコンバー
タ４１で選択されたアナログ信号はインピーダンス変換
され、出力端子ＯＵＴ２に、また負極側Ｄ／Ａコンバー
タ４２で選択されたアナログ信号もインピーダンス変換
され、出力端子ＯＵＴ１にそれぞれ出力される。
８における各スイッチＳｂがＯＮ（このとき、スイッチ
ＳはＯＦＦ）の時も同様であり、正極側Ｄ／Ａコンバー
タ４１で選択されたアナログ信号はインピーダンス変換
され、出力端子ＯＵＴ２に、また負極側Ｄ／Ａコンバー
タ４２で選択されたアナログ信号もインピーダンス変換
され、出力端子ＯＵＴ１にそれぞれ出力される。
【０００９】この液晶パネル駆動用回路４０ａは、数十
回正極側または負極側のアナログ信号を出力、すなわち
パネルに対して書き込みを行う。走査ラインが切り替わ
れば、正極側を出力していた端子と負極側を出力してい
た端子とを入れ替えることにより、交流駆動を行う。
回正極側または負極側のアナログ信号を出力、すなわち
パネルに対して書き込みを行う。走査ラインが切り替わ
れば、正極側を出力していた端子と負極側を出力してい
た端子とを入れ替えることにより、交流駆動を行う。
【００１０】図９は従来の液晶パネル駆動用回路の出力
波形のタイミング図である。図９に示すように、スイッ
チＳ，Ｓｂが相反する切替動作を行うと、出力端子ＯＵ
Ｔ１，ＯＵＴ２に出力される液晶パネル充放電のための
信号波形は、高位側電源電圧ＶＤＤから低位側電源電圧
ＶＳＳに、また低位側電源電圧ＶＳＳから高位側電源電
圧ＶＤＤに変化する。
波形のタイミング図である。図９に示すように、スイッ
チＳ，Ｓｂが相反する切替動作を行うと、出力端子ＯＵ
Ｔ１，ＯＵＴ２に出力される液晶パネル充放電のための
信号波形は、高位側電源電圧ＶＤＤから低位側電源電圧
ＶＳＳに、また低位側電源電圧ＶＳＳから高位側電源電
圧ＶＤＤに変化する。
【００１１】
【発明が解決しようとする課題】上述した液晶パネルは
容量性の負荷である。このため、入力するアナログ信号
の変化によって液晶パネルを駆動することは、液晶パネ
ルの容量性負荷を充放電することである。
容量性の負荷である。このため、入力するアナログ信号
の変化によって液晶パネルを駆動することは、液晶パネ
ルの容量性負荷を充放電することである。
【００１２】また、液晶パネル駆動用回路は、前述した
ように、正極側あるいは負極側電圧を数十回出力した
後、出力極性を入れ替えて負極側あるいは正極側電圧を
数十回出力し、その繰り返し動作を行う。
ように、正極側あるいは負極側電圧を数十回出力した
後、出力極性を入れ替えて負極側あるいは正極側電圧を
数十回出力し、その繰り返し動作を行う。
【００１３】かかる容量性負荷の充放電は、高位側電源
と低位側電源の間で行われるため、高位側電源と低位側
電源との電位差をＶＤＤ、書き込み振幅をＶｐｐ、書き
込み周波数をｆ（Ｈｚ）、液晶パネルの容量性負荷の容
量値をＣとすると、１出力あたりの消費電力Ｐは、次の
式で表わすことができる。
と低位側電源の間で行われるため、高位側電源と低位側
電源との電位差をＶＤＤ、書き込み振幅をＶｐｐ、書き
込み周波数をｆ（Ｈｚ）、液晶パネルの容量性負荷の容
量値をＣとすると、１出力あたりの消費電力Ｐは、次の
式で表わすことができる。
【００１４】Ｐ＝Ｃ×ｆ×Ｖｐｐ×ＶＤＤ しかるに、上述した従来の演算増幅器及びそれを用いた
液晶パネル用駆動回路は、正極性側あるいは負極性側出
力電圧だけを数十回書き込むにも拘わらず、高位側電源
と低位側電源との電位差がＶＤＤ（ＶＳＳを０Ｖとした
とき）であるために、消費電力Ｐが大きくなってします
という問題がある。
液晶パネル用駆動回路は、正極性側あるいは負極性側出
力電圧だけを数十回書き込むにも拘わらず、高位側電源
と低位側電源との電位差がＶＤＤ（ＶＳＳを０Ｖとした
とき）であるために、消費電力Ｐが大きくなってします
という問題がある。
【００１５】また、液晶パネルの交流駆動を行う際に
は、液晶パネルの表示ムラを極力抑制する必要がある。
は、液晶パネルの表示ムラを極力抑制する必要がある。
【００１６】本発明の目的は、液晶パネルの交流駆動を
行う際に消費されるパネル負荷充放電電力を削減すると
ともに、交流駆動を行う際に発生する液晶パネルの表示
ムラを極力抑制することのできる演算増幅器及びそれを
用いた液晶パネル駆動用回路を提供することにある。
行う際に消費されるパネル負荷充放電電力を削減すると
ともに、交流駆動を行う際に発生する液晶パネルの表示
ムラを極力抑制することのできる演算増幅器及びそれを
用いた液晶パネル駆動用回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、消費電力を小
さくすると同時に、交流駆動を行う際に発生する液晶パ
ネルの表示ムラを従来例と同様に極力抑制するものであ
り、その解決手段として、高位側電源，低位側電源の他
に、中位側電源およびスイッチ手段を設けたことにあ
る。特に、最終的に出力するトランジスタ段についてみ
ると、正極側を駆動する出力トランジスタ段を高位側電
源と中位側電源の間に接続し且つ負極側を駆動する出力
トランジスタ段を中位側電源と低位側電源の間に接続す
る。
さくすると同時に、交流駆動を行う際に発生する液晶パ
ネルの表示ムラを従来例と同様に極力抑制するものであ
り、その解決手段として、高位側電源，低位側電源の他
に、中位側電源およびスイッチ手段を設けたことにあ
る。特に、最終的に出力するトランジスタ段についてみ
ると、正極側を駆動する出力トランジスタ段を高位側電
源と中位側電源の間に接続し且つ負極側を駆動する出力
トランジスタ段を中位側電源と低位側電源の間に接続す
る。
【００１８】かかる手段を使用することにより、充放電
は高位側電源から中位側電源の間または中位側電源から
低位側電源の間で行われ、高位側電源と中位側電源との
電位差または中位側電源と低位側電源との電位差をＶＤ
Ｄ／２、書き込み振幅をＶｐｐ、書き込み周波数をｆ
（Ｈｚ）、液晶パネルの容量性負荷の容量値をＣとする
と、１出力あたりの消費電力Ｐは、つぎの式で表わすこ
とができる。
は高位側電源から中位側電源の間または中位側電源から
低位側電源の間で行われ、高位側電源と中位側電源との
電位差または中位側電源と低位側電源との電位差をＶＤ
Ｄ／２、書き込み振幅をＶｐｐ、書き込み周波数をｆ
（Ｈｚ）、液晶パネルの容量性負荷の容量値をＣとする
と、１出力あたりの消費電力Ｐは、つぎの式で表わすこ
とができる。
【００１９】Ｐ＝Ｃ×ｆ×Ｖｐｐ×（ＶＤＤ／２） また、本発明は、正極側書き込み時に使用する差動型入
力段回路と負極側書き込み時に使用する差動型入力段回
路とを同一とすることにより、交流駆動を行う際に発生
する液晶パネルの表示ムラを極力抑制することができ
る。
力段回路と負極側書き込み時に使用する差動型入力段回
路とを同一とすることにより、交流駆動を行う際に発生
する液晶パネルの表示ムラを極力抑制することができ
る。
【００２０】
【発明の実施の形態】以下、図面を参照し、本発明の演
算増幅器及びそれを用いた液晶パネル駆動用回路の実施
形態について説明する。
算増幅器及びそれを用いた液晶パネル駆動用回路の実施
形態について説明する。
【００２１】図１は本発明の一実施形態を示すパネル駆
動用演算増幅器の構成図である。図１に示すように、本
実施の形態における液晶パネル駆動用演算増幅器１は、
高位側電源（ＶＤＤ）８および低位側電源（ＶＳＳ）９
間に接続され、それぞれ正入力端子ＶＩ１と負入力端子
ＶＩ２ならびに正入力端子ＶＩ３と負入力端子ＶＩ４に
供給されるアナログ入力の差電圧を増幅し差動型入力段
出力端子１０１，１０２へ出力する差動型入力段回路
２，３と、高位側（ＶＤＤ）電源８および中位側（ＶＤ
Ｄ／２）電源１０間に直列に接続され且つそれらの接続
点に出力端子ＶＯ１を接続した出力段ＦＥＴ１１，１２
と、中位側（ＶＤＤ／２）電源１０および低位側（ＶＳ
Ｓ）電源９間に直列に接続され且つそれらの接続点に出
力端子ＶＯ２を接続した出力段ＦＥＴ１３，１４と、差
動入力段出力１０１，１０２および駆動段入力１０３，
１０４間に接続されるとともに、外部から供給される所
定の制御信号によってオン・オフを制御され且つ互いに
相反する動作をするスイッチＳ１，Ｓ１ｂおよびスイッ
チＳ２ｂ，Ｓ２からなるスイッチ手段６，７と、高位側
電源８および低位側電源９間に接続され、入力端子１０
３，１０４からの信号に基いてそれぞれ出力段ＦＥＴ１
１，１２およびＦＥＴ１３，１４への駆動出力を出力端
子１０５，１０６ならびに１０７，１０８を介して供給
する駆動段回路４，５とを有しており、機能的には出力
インピーダンスの変換回路として用いられる。なお、こ
れら差動型入力段回路２，３は入力レンジが低位側電源
レベル（ＶＳＳ）から高位側電源レベル（ＶＤＤ）まで
確保できる。
動用演算増幅器の構成図である。図１に示すように、本
実施の形態における液晶パネル駆動用演算増幅器１は、
高位側電源（ＶＤＤ）８および低位側電源（ＶＳＳ）９
間に接続され、それぞれ正入力端子ＶＩ１と負入力端子
ＶＩ２ならびに正入力端子ＶＩ３と負入力端子ＶＩ４に
供給されるアナログ入力の差電圧を増幅し差動型入力段
出力端子１０１，１０２へ出力する差動型入力段回路
２，３と、高位側（ＶＤＤ）電源８および中位側（ＶＤ
Ｄ／２）電源１０間に直列に接続され且つそれらの接続
点に出力端子ＶＯ１を接続した出力段ＦＥＴ１１，１２
と、中位側（ＶＤＤ／２）電源１０および低位側（ＶＳ
Ｓ）電源９間に直列に接続され且つそれらの接続点に出
力端子ＶＯ２を接続した出力段ＦＥＴ１３，１４と、差
動入力段出力１０１，１０２および駆動段入力１０３，
１０４間に接続されるとともに、外部から供給される所
定の制御信号によってオン・オフを制御され且つ互いに
相反する動作をするスイッチＳ１，Ｓ１ｂおよびスイッ
チＳ２ｂ，Ｓ２からなるスイッチ手段６，７と、高位側
電源８および低位側電源９間に接続され、入力端子１０
３，１０４からの信号に基いてそれぞれ出力段ＦＥＴ１
１，１２およびＦＥＴ１３，１４への駆動出力を出力端
子１０５，１０６ならびに１０７，１０８を介して供給
する駆動段回路４，５とを有しており、機能的には出力
インピーダンスの変換回路として用いられる。なお、こ
れら差動型入力段回路２，３は入力レンジが低位側電源
レベル（ＶＳＳ）から高位側電源レベル（ＶＤＤ）まで
確保できる。
【００２２】このパネル駆動用演算増幅器１は、スイッ
チ手段６，７と中位側電源１０を追加したことにあり、
スイッチ手段６，７はその構成スイッチＳ１，Ｓ２が同
相でオン・オフし、またこれらのスイッチＳ１，Ｓ２と
は逆相でオフ・オンするスイッチＳ１ｂ，Ｓ２ｂが同相
でオン・オフする。さらに、中位側電源１０を設けるこ
とにより、出力端子ＶＯ１，ＶＯ２における出力電圧の
立ち上げを高速化し、パネル負荷充放電電力を削減する
とともに、交流駆動を行う際に発生する液晶パネルの表
示ムラを抑制している。
チ手段６，７と中位側電源１０を追加したことにあり、
スイッチ手段６，７はその構成スイッチＳ１，Ｓ２が同
相でオン・オフし、またこれらのスイッチＳ１，Ｓ２と
は逆相でオフ・オンするスイッチＳ１ｂ，Ｓ２ｂが同相
でオン・オフする。さらに、中位側電源１０を設けるこ
とにより、出力端子ＶＯ１，ＶＯ２における出力電圧の
立ち上げを高速化し、パネル負荷充放電電力を削減する
とともに、交流駆動を行う際に発生する液晶パネルの表
示ムラを抑制している。
【００２３】図２は図１における演算増幅器の駆動段回
路の第１の例を示す詳細図である。図２に示すように、
演算増幅器における駆動段回路４は、ゲート電極が入力
端子１０３に接続され、ソース電極が低位側電源９（Ｖ
ＳＳ）に接続されたＦＥＴ１５と、ゲート電極とドレイ
ン電極とがＦＥＴ１５のドレイン電極に接続され、ソー
ス電極が高位側電源８（ＶＤＤ）に接続されたＦＥＴ１
６と、ゲート電極がＦＥＴ１５のドレイン電極とＦＥＴ
１６のゲート，ドレイン電極に接続され、ソース電極が
高位側電源８に接続されたＦＥＴ１７と、ゲート，ドレ
イン電極が出力端子１０５に接続され、ソース電極がＦ
ＥＴ１７のドレイン電極に接続されたＦＥＴ１８と、ゲ
ート電極がＦＥＴ１５のドレイン電極とＦＥＴ１６のゲ
ート，ドレイン電極とＦＥＴ１７のゲート電極に接続さ
れ且つソース電極が高位側電源８に接続され、ドレイン
電極が出力端子１０６に接続されたＦＥＴ１９と、一端
をＦＥＴ１８のゲート，レイン電極及び出力端子１０５
に接続され、他端を低位側電源９に接続された定電流源
Ｉ１と、一端をＦＥＴ１９のドレイン電極及び出力端子
１０６に接続され、他端を低位側電源９に接続された定
電流源Ｉ２とで構成される。
路の第１の例を示す詳細図である。図２に示すように、
演算増幅器における駆動段回路４は、ゲート電極が入力
端子１０３に接続され、ソース電極が低位側電源９（Ｖ
ＳＳ）に接続されたＦＥＴ１５と、ゲート電極とドレイ
ン電極とがＦＥＴ１５のドレイン電極に接続され、ソー
ス電極が高位側電源８（ＶＤＤ）に接続されたＦＥＴ１
６と、ゲート電極がＦＥＴ１５のドレイン電極とＦＥＴ
１６のゲート，ドレイン電極に接続され、ソース電極が
高位側電源８に接続されたＦＥＴ１７と、ゲート，ドレ
イン電極が出力端子１０５に接続され、ソース電極がＦ
ＥＴ１７のドレイン電極に接続されたＦＥＴ１８と、ゲ
ート電極がＦＥＴ１５のドレイン電極とＦＥＴ１６のゲ
ート，ドレイン電極とＦＥＴ１７のゲート電極に接続さ
れ且つソース電極が高位側電源８に接続され、ドレイン
電極が出力端子１０６に接続されたＦＥＴ１９と、一端
をＦＥＴ１８のゲート，レイン電極及び出力端子１０５
に接続され、他端を低位側電源９に接続された定電流源
Ｉ１と、一端をＦＥＴ１９のドレイン電極及び出力端子
１０６に接続され、他端を低位側電源９に接続された定
電流源Ｉ２とで構成される。
【００２４】同様に、駆動段回路５は、ゲート電極が入
力端子１０４に接続され、ソース電極が低位側電源９に
接続されたＦＥＴ２０と、ゲート電極とドレイン電極と
がＦＥＴ２０のドレイン電極に接続され、ソース電極が
高位側電源８に接続されたＦＥＴ２１と、ゲート電極が
ＦＥＴ２０のドレイン電極とＦＥＴ２１のゲート，ドレ
イン電極に接続され、ソース電極が高位側電源８に接続
されたＦＥＴ２２と、ゲート，ドレイン電極が出力端子
１０８及びＦＥＴ２２のドレイン電極に接続されたＦＥ
Ｔ２３と、ゲート電極がＦＥＴ２０のドレイン電極とＦ
ＥＴ２１のゲート，ドレイン電極とＦＥＴ２２のゲート
電極に接続され且つソース電極が高位側電源８に接続さ
れ、ドレイン電極が出力端子１０７に接続されたＦＥＴ
２４と、一端をＦＥＴ２３のソース電極に接続され、他
端を低位側電源９に接続された定電流源Ｉ３と、一端を
ＦＥＴ２４のドレイン電極及び出力端子１０７に接続さ
れ、他端を低位側電源９に接続された定電流源Ｉ４とで
構成される。
力端子１０４に接続され、ソース電極が低位側電源９に
接続されたＦＥＴ２０と、ゲート電極とドレイン電極と
がＦＥＴ２０のドレイン電極に接続され、ソース電極が
高位側電源８に接続されたＦＥＴ２１と、ゲート電極が
ＦＥＴ２０のドレイン電極とＦＥＴ２１のゲート，ドレ
イン電極に接続され、ソース電極が高位側電源８に接続
されたＦＥＴ２２と、ゲート，ドレイン電極が出力端子
１０８及びＦＥＴ２２のドレイン電極に接続されたＦＥ
Ｔ２３と、ゲート電極がＦＥＴ２０のドレイン電極とＦ
ＥＴ２１のゲート，ドレイン電極とＦＥＴ２２のゲート
電極に接続され且つソース電極が高位側電源８に接続さ
れ、ドレイン電極が出力端子１０７に接続されたＦＥＴ
２４と、一端をＦＥＴ２３のソース電極に接続され、他
端を低位側電源９に接続された定電流源Ｉ３と、一端を
ＦＥＴ２４のドレイン電極及び出力端子１０７に接続さ
れ、他端を低位側電源９に接続された定電流源Ｉ４とで
構成される。
【００２５】これら駆動段回路４，５の動作は、前述し
た差動型入力段回路２，３からの出力信号１０１，１０
２をスイッチ手段６，７によって切換えられた入力１０
３，１０４が供給されると、その信号を駆動段回路４，
５内で変換し、最終の出力ＦＥＴ１１，１２および出力
ＦＥＴ１３，１４への出力信号１０５，１０６および１
０７，１０８として伝達される。
た差動型入力段回路２，３からの出力信号１０１，１０
２をスイッチ手段６，７によって切換えられた入力１０
３，１０４が供給されると、その信号を駆動段回路４，
５内で変換し、最終の出力ＦＥＴ１１，１２および出力
ＦＥＴ１３，１４への出力信号１０５，１０６および１
０７，１０８として伝達される。
【００２６】例えば、差動型入力段回路２または３の正
入力端子ＶＩ１，負入力端子ＶＩ２または正入力端子Ｖ
Ｉ３，負入力端子ＶＩ４において、負入力端子ＶＩ２、
ＶＩ４の電位レベルに比べ、正入力端子ＶＩ１，ＶＩ３
の電位レベルが大きくなった場合、それぞれの差動型入
力段回路２，３の出力信号１０１，１０２は、立ち下が
りの信号になる。その信号は、駆動段回路４，５内で変
換され、最終段の出力ＦＥＴ１１，１２および１３，１
４への立ち下がり信号として出力される。すると、最終
段の出力ＦＥＴ１１，１２および１３，１４は、それぞ
れＦＥＴ１１と１３が低抵抗、ＦＥＴ１２，１４が高抵
抗となり、負荷に対しての充電信号として出力される。
入力端子ＶＩ１，負入力端子ＶＩ２または正入力端子Ｖ
Ｉ３，負入力端子ＶＩ４において、負入力端子ＶＩ２、
ＶＩ４の電位レベルに比べ、正入力端子ＶＩ１，ＶＩ３
の電位レベルが大きくなった場合、それぞれの差動型入
力段回路２，３の出力信号１０１，１０２は、立ち下が
りの信号になる。その信号は、駆動段回路４，５内で変
換され、最終段の出力ＦＥＴ１１，１２および１３，１
４への立ち下がり信号として出力される。すると、最終
段の出力ＦＥＴ１１，１２および１３，１４は、それぞ
れＦＥＴ１１と１３が低抵抗、ＦＥＴ１２，１４が高抵
抗となり、負荷に対しての充電信号として出力される。
【００２７】同様に、差動型入力段回路２または３の正
入力端子ＶＩ１，負入力端子ＶＩ２または正入力端子Ｖ
Ｉ３，負入力端子ＶＩ４において、負入力端子ＶＩ２，
ＶＩ４の電位レベルに比べ、正入力端子ＶＩ１，ＶＩ３
の電位レベルが小さくなった場合、それぞれの差動型入
力段回路２，３の出力信号１０１，１０２は、立ち上が
りの信号になる。その信号は、駆動段回路４，５内で変
換され、最終段の出力ＦＥＴ１１，１２および１３，１
４への立ち上がり信号として出力される。すると、最終
段の出力ＦＥＴ１１，１２および１３，１４は、それぞ
れＦＥＴ１１と１３が高抵抗、ＦＥＴ１２，１４が低抵
抗となり、負荷に対しての放電信号として出力される。
入力端子ＶＩ１，負入力端子ＶＩ２または正入力端子Ｖ
Ｉ３，負入力端子ＶＩ４において、負入力端子ＶＩ２，
ＶＩ４の電位レベルに比べ、正入力端子ＶＩ１，ＶＩ３
の電位レベルが小さくなった場合、それぞれの差動型入
力段回路２，３の出力信号１０１，１０２は、立ち上が
りの信号になる。その信号は、駆動段回路４，５内で変
換され、最終段の出力ＦＥＴ１１，１２および１３，１
４への立ち上がり信号として出力される。すると、最終
段の出力ＦＥＴ１１，１２および１３，１４は、それぞ
れＦＥＴ１１と１３が高抵抗、ＦＥＴ１２，１４が低抵
抗となり、負荷に対しての放電信号として出力される。
【００２８】従って、これらの駆動段回路４，５を使用
すれば、負荷に対するプッシュープル動作が可能であ
る。
すれば、負荷に対するプッシュープル動作が可能であ
る。
【００２９】また、かかる駆動段回路４，５を使用する
と、最終段の出力ＦＥＴ１２および１３のソース電極電
位がバックゲート電極電位に対して浮いていたとして
も、動作的に支障がない。その理由は、最終段の出力Ｆ
ＥＴ１１，１２またはＦＥＴ１３，１４それぞれに流れ
る定常電流は、駆動段回路４，５内のＦＥＴ１８，２３
とカレントミラーを構成されている出力段ＦＥＴ１１，
１４で決定されるからである。その場合、出力段ＦＥＴ
１２，１３のソース電極電位がバックゲート電極電位に
対し浮いたとしても、問題は生じない。
と、最終段の出力ＦＥＴ１２および１３のソース電極電
位がバックゲート電極電位に対して浮いていたとして
も、動作的に支障がない。その理由は、最終段の出力Ｆ
ＥＴ１１，１２またはＦＥＴ１３，１４それぞれに流れ
る定常電流は、駆動段回路４，５内のＦＥＴ１８，２３
とカレントミラーを構成されている出力段ＦＥＴ１１，
１４で決定されるからである。その場合、出力段ＦＥＴ
１２，１３のソース電極電位がバックゲート電極電位に
対し浮いたとしても、問題は生じない。
【００３０】図３は図１における演算増幅器の駆動段回
路の第２の例を示す詳細図である。図３に示すように、
演算増幅器における駆動段回路４は、ゲート電極が入力
端子１０３に接続され、ソース電極が低位側電源９（Ｖ
ＳＳ）に接続されたＦＥＴ２５と、ゲート電極とドレイ
ン電極とがＦＥＴ２５のドレイン電極に接続され、ソー
ス電極が低位側電源９に接続されたＦＥＴ２６と、ゲー
ト電極がＦＥＴ２５のドレイン電極とＦＥＴ２６のゲー
ト，ドレイン電極に接続され、ソース電極が低位側電源
９に接続されたＦＥＴ２７と、ゲート，ドレイン電極が
ＦＥＴ２７のドレイン電極及び出力端子１０５に接続さ
れたＦＥＴ２８と、ゲート電極がＦＥＴ２５のドレイン
電極とＦＥＴ２６のゲート，ドレイン電極とＦＥＴ２７
のゲート電極に接続され且つソース電極が低位側電源９
に接続され、ドレイン電極が出力端子１０６に接続され
たＦＥＴ２９と、一端をＦＥＴ２５のドレイン電極とＦ
ＥＴ２６のゲート，ドレイン電極とＦＥＴ２７及びＦＥ
Ｔ２９のゲート電極に接続され、他端を高位側電源８に
接続された定電流源Ｉ５と、一端をＦＥＴ２８のソース
電極に接続され、他端を高位側電源８に接続された定電
流源Ｉ６と、一端をＦＥＴ２９のドレイン電極及び出力
端子１０６に接続された定電流源Ｉ７とで構成される。
路の第２の例を示す詳細図である。図３に示すように、
演算増幅器における駆動段回路４は、ゲート電極が入力
端子１０３に接続され、ソース電極が低位側電源９（Ｖ
ＳＳ）に接続されたＦＥＴ２５と、ゲート電極とドレイ
ン電極とがＦＥＴ２５のドレイン電極に接続され、ソー
ス電極が低位側電源９に接続されたＦＥＴ２６と、ゲー
ト電極がＦＥＴ２５のドレイン電極とＦＥＴ２６のゲー
ト，ドレイン電極に接続され、ソース電極が低位側電源
９に接続されたＦＥＴ２７と、ゲート，ドレイン電極が
ＦＥＴ２７のドレイン電極及び出力端子１０５に接続さ
れたＦＥＴ２８と、ゲート電極がＦＥＴ２５のドレイン
電極とＦＥＴ２６のゲート，ドレイン電極とＦＥＴ２７
のゲート電極に接続され且つソース電極が低位側電源９
に接続され、ドレイン電極が出力端子１０６に接続され
たＦＥＴ２９と、一端をＦＥＴ２５のドレイン電極とＦ
ＥＴ２６のゲート，ドレイン電極とＦＥＴ２７及びＦＥ
Ｔ２９のゲート電極に接続され、他端を高位側電源８に
接続された定電流源Ｉ５と、一端をＦＥＴ２８のソース
電極に接続され、他端を高位側電源８に接続された定電
流源Ｉ６と、一端をＦＥＴ２９のドレイン電極及び出力
端子１０６に接続された定電流源Ｉ７とで構成される。
【００３１】同様に、駆動段回路５は、ゲート電極が入
力端子１０４に接続され、ソース電極が低位側電源９に
接続されたＦＥＴ３０と、ゲート電極とドレイン電極と
がＦＥＴ３０のドレイン電極に接続され、ソース電極が
低位側電源９に接続されたＦＥＴ３１と、ゲート電極が
ＦＥＴ３０のドレイン電極とＦＥＴ３１のゲート，ドレ
イン電極に接続され、ソース電極が低位側電源９に接続
されたＦＥＴ３２と、ゲート，ドレイン電極が出力端子
１０８に接続され、ソース電極がＦＥＴ３２のドレイン
電極に接続されたＦＥＴ３３と、ゲート電極がＦＥＴ３
０のドレイン電極とＦＥＴ３１のゲート，ドレイン電極
とＦＥＴ３２のゲート電極に接続され且つソース電極が
低位側電源９に接続され、ドレイン電極が出力端子１０
７に接続されたＦＥＴ３４と、一端をＦＥＴ３０のドレ
イン電極とＦＥＴ３１のゲート，ドレイン電極とＦＥＴ
３２及びＦＥＴ３４のゲート電極に接続され、他端を高
位側電源８に接続された定電流源Ｉ８と、一端をＦＥＴ
３３のゲート，ドレイン電極及び出力端子１０８に接続
され、他端を高位側電源８に接続された定電流源Ｉ９
と、一端をＦＥＴ３４のドレイン電極及び出力端子１０
７に接続された定電流源Ｉ１０とで構成される。
力端子１０４に接続され、ソース電極が低位側電源９に
接続されたＦＥＴ３０と、ゲート電極とドレイン電極と
がＦＥＴ３０のドレイン電極に接続され、ソース電極が
低位側電源９に接続されたＦＥＴ３１と、ゲート電極が
ＦＥＴ３０のドレイン電極とＦＥＴ３１のゲート，ドレ
イン電極に接続され、ソース電極が低位側電源９に接続
されたＦＥＴ３２と、ゲート，ドレイン電極が出力端子
１０８に接続され、ソース電極がＦＥＴ３２のドレイン
電極に接続されたＦＥＴ３３と、ゲート電極がＦＥＴ３
０のドレイン電極とＦＥＴ３１のゲート，ドレイン電極
とＦＥＴ３２のゲート電極に接続され且つソース電極が
低位側電源９に接続され、ドレイン電極が出力端子１０
７に接続されたＦＥＴ３４と、一端をＦＥＴ３０のドレ
イン電極とＦＥＴ３１のゲート，ドレイン電極とＦＥＴ
３２及びＦＥＴ３４のゲート電極に接続され、他端を高
位側電源８に接続された定電流源Ｉ８と、一端をＦＥＴ
３３のゲート，ドレイン電極及び出力端子１０８に接続
され、他端を高位側電源８に接続された定電流源Ｉ９
と、一端をＦＥＴ３４のドレイン電極及び出力端子１０
７に接続された定電流源Ｉ１０とで構成される。
【００３２】この場合の駆動段回路４，５の動作は、前
述した図２の第１の例と同様であるので、説明は省略す
る。
述した図２の第１の例と同様であるので、説明は省略す
る。
【００３３】図４は図１における演算増幅器の駆動段回
路の第３の例を示す詳細図である。図４に示すように、
この場合の演算増幅器における駆動段回路は、前述した
図３の第２の例における駆動段回路４と、前述した図２
の第１の例における駆動段回路５とを組合わせたもので
ある。
路の第３の例を示す詳細図である。図４に示すように、
この場合の演算増幅器における駆動段回路は、前述した
図３の第２の例における駆動段回路４と、前述した図２
の第１の例における駆動段回路５とを組合わせたもので
ある。
【００３４】すなわち、駆動段回路４は、ゲート電極を
入力端子１０３に且つソース電極を低位側電源９に接続
したＦＥＴ５５と、ゲート，ドレイン電極をＦＥＴ２５
のドレイン電極に且つソース電極を低位側電源９に接続
したＦＥＴ２６と、ゲート電極をＦＥＴ２６のゲート電
極に接続し、ソース電極を低位側電源９に接続したＦＥ
Ｔ２７と、ゲート，ドレイン電極をＦＥＴ２７のドレイ
ン電極及び出力端１０５に接続したＦＥＴ２８と、ゲー
ト電極をＦＥＴ２７のゲーの電極に且つソース電極を低
位側電源９に接続し、ドレイン電極を出力端１０６に接
続したＦＥＴ２９と、ＦＥＴ２５のドレイン電極と高位
側電源８間に接続した定電流源Ｉ５と、ＦＥＴ２８のソ
ース電極と高位側電源８間に接続した定電流源Ｉ６と、
出力端１０６と高位側電源８間に接続した定電流源Ｉ７
とで構成する。
入力端子１０３に且つソース電極を低位側電源９に接続
したＦＥＴ５５と、ゲート，ドレイン電極をＦＥＴ２５
のドレイン電極に且つソース電極を低位側電源９に接続
したＦＥＴ２６と、ゲート電極をＦＥＴ２６のゲート電
極に接続し、ソース電極を低位側電源９に接続したＦＥ
Ｔ２７と、ゲート，ドレイン電極をＦＥＴ２７のドレイ
ン電極及び出力端１０５に接続したＦＥＴ２８と、ゲー
ト電極をＦＥＴ２７のゲーの電極に且つソース電極を低
位側電源９に接続し、ドレイン電極を出力端１０６に接
続したＦＥＴ２９と、ＦＥＴ２５のドレイン電極と高位
側電源８間に接続した定電流源Ｉ５と、ＦＥＴ２８のソ
ース電極と高位側電源８間に接続した定電流源Ｉ６と、
出力端１０６と高位側電源８間に接続した定電流源Ｉ７
とで構成する。
【００３５】一方、駆動段回路５は、ゲート電極を入力
端子１０４に接続し、ソース電極を低位側電源９に接続
したＦＥＴ２０と、ゲート，ドレイン電極をＦＥＴ２０
のドレイン電極に接続し、ソース電極を高位側電源８に
接続したＦＥＴ２１と、ゲート電極をＦＥＴ２１のゲー
ト電極と接続し、ソース電極を高位側電源８に接続した
ＦＥＴ２２と、ゲート，ドレイン電極をＦＥＴ２２のド
レイン電極及び出力端１０８に接続したＦＥＴ２３と、
ゲート電極をＦＥＴ２２のゲート電極に且つソース電極
を高位側電源に接続し、ドレイン電極を出力端１０７に
接続したＦＥＴ２４と、ＦＥＴ２３のソース電極と低位
側電源９間に接続した定電流源Ｉ３と、ＦＥＴ２４のド
レイン電極と低位側電源９間に接続した定電流源Ｉ４と
で構成する。
端子１０４に接続し、ソース電極を低位側電源９に接続
したＦＥＴ２０と、ゲート，ドレイン電極をＦＥＴ２０
のドレイン電極に接続し、ソース電極を高位側電源８に
接続したＦＥＴ２１と、ゲート電極をＦＥＴ２１のゲー
ト電極と接続し、ソース電極を高位側電源８に接続した
ＦＥＴ２２と、ゲート，ドレイン電極をＦＥＴ２２のド
レイン電極及び出力端１０８に接続したＦＥＴ２３と、
ゲート電極をＦＥＴ２２のゲート電極に且つソース電極
を高位側電源に接続し、ドレイン電極を出力端１０７に
接続したＦＥＴ２４と、ＦＥＴ２３のソース電極と低位
側電源９間に接続した定電流源Ｉ３と、ＦＥＴ２４のド
レイン電極と低位側電源９間に接続した定電流源Ｉ４と
で構成する。
【００３６】なお、これらの駆動段回路４，５の回路動
作については、第１の例と同様であるので、その説明を
省略する。
作については、第１の例と同様であるので、その説明を
省略する。
【００３７】また、上述した２と図３の駆動段回路を図
４とは逆に組合せて構成することもできる。例えば、第
１の駆動段回路として図２の駆動段回路４を用い、第２
の駆動段回路として図３の駆動段回路５を用いて実現す
ることもできる。
４とは逆に組合せて構成することもできる。例えば、第
１の駆動段回路として図２の駆動段回路４を用い、第２
の駆動段回路として図３の駆動段回路５を用いて実現す
ることもできる。
【００３８】図５は図１における演算増幅器の差動型入
力段回路の一例を示す詳細図である。図５に示すよう
に、上述した演算増幅器１の差動型入力段回路２，３は
つぎのように形成される。
力段回路の一例を示す詳細図である。図５に示すよう
に、上述した演算増幅器１の差動型入力段回路２，３は
つぎのように形成される。
【００３９】例えば、差動型入力段回路２は、ソース電
極が共通接続され、ゲート電極がそれぞれ第１の正入力
端子ＶＩ１と第１の負入力端子ＶＩ２とに接続されたＦ
ＥＴＰ１およびＰ２（ＰＭＯＳトランジスタ：以下同
様）と、ゲート，ドレイン電極をＦＥＴＰ１のドレイン
電極に接続し、ソース電極を高位側電源（ＶＤＤ）８に
接続したＦＥＴＮ２（ＮＭＯＳトランジスタ：以下同
様）と、ゲート，ドレイン電極をＦＥＴＰ２のドレイン
電極に接続し、ソース電極を高位側電源８に接続したＦ
ＥＴＮ３と、ゲート電極をＦＥＴＮ２のゲート，ドレイ
ン電極及びＦＥＴＰ１のドレイン電極に接続し、ソース
電極を高位側電源８に接続したＦＥＴＮ１と、ゲート電
極をＦＥＴＮ３のゲート，ドレイン電極及びＦＥＴＰ２
のドレイン電極に接続し、ソース電極を高位側電源８に
且つドレイン電極を第１の出力端子に接続したＦＥＴＮ
４と、ソース電極を共通接続し、ゲート電極をそれぞれ
第１の負入力端子ＶＩ２と第１の正入力端子ＶＩ１に接
続したＦＥＴＮ５及びＦＥＴＮ６と、ゲート，ドレイン
電極をＦＥＴＮ１及びＦＥＴＮ５のドレイン電極に接続
し、ソース電極を低位側電源９に接続したＦＥＴＰ３
と、ゲート電極をＦＥＴＮ１，ＦＥＴＮ５のドレイン電
極及びＦＥＴＰ３ゲート，ドレイン電極に接続し、ソー
ス電極を低位側電源９に接続するとともに、ドレイン電
極を第１の出力端子１０１及びＦＥＴＮ６のドレイン電
極に接続したＦＥＴＰ４と、一端をＦＥＴＰ１，Ｐ２の
ソース電極に接続し且つ他端を低位側電源９に接続した
第１の定電流源Ｉ１１と、一端をＦＥＴＮ５，Ｎ６のソ
ース電極に接続し且つ他端を高位側電源８に接続した第
２の定電流源Ｉ１２とで構成される。
極が共通接続され、ゲート電極がそれぞれ第１の正入力
端子ＶＩ１と第１の負入力端子ＶＩ２とに接続されたＦ
ＥＴＰ１およびＰ２（ＰＭＯＳトランジスタ：以下同
様）と、ゲート，ドレイン電極をＦＥＴＰ１のドレイン
電極に接続し、ソース電極を高位側電源（ＶＤＤ）８に
接続したＦＥＴＮ２（ＮＭＯＳトランジスタ：以下同
様）と、ゲート，ドレイン電極をＦＥＴＰ２のドレイン
電極に接続し、ソース電極を高位側電源８に接続したＦ
ＥＴＮ３と、ゲート電極をＦＥＴＮ２のゲート，ドレイ
ン電極及びＦＥＴＰ１のドレイン電極に接続し、ソース
電極を高位側電源８に接続したＦＥＴＮ１と、ゲート電
極をＦＥＴＮ３のゲート，ドレイン電極及びＦＥＴＰ２
のドレイン電極に接続し、ソース電極を高位側電源８に
且つドレイン電極を第１の出力端子に接続したＦＥＴＮ
４と、ソース電極を共通接続し、ゲート電極をそれぞれ
第１の負入力端子ＶＩ２と第１の正入力端子ＶＩ１に接
続したＦＥＴＮ５及びＦＥＴＮ６と、ゲート，ドレイン
電極をＦＥＴＮ１及びＦＥＴＮ５のドレイン電極に接続
し、ソース電極を低位側電源９に接続したＦＥＴＰ３
と、ゲート電極をＦＥＴＮ１，ＦＥＴＮ５のドレイン電
極及びＦＥＴＰ３ゲート，ドレイン電極に接続し、ソー
ス電極を低位側電源９に接続するとともに、ドレイン電
極を第１の出力端子１０１及びＦＥＴＮ６のドレイン電
極に接続したＦＥＴＰ４と、一端をＦＥＴＰ１，Ｐ２の
ソース電極に接続し且つ他端を低位側電源９に接続した
第１の定電流源Ｉ１１と、一端をＦＥＴＮ５，Ｎ６のソ
ース電極に接続し且つ他端を高位側電源８に接続した第
２の定電流源Ｉ１２とで構成される。
【００４０】同様に、差動型入力段回路３は、ソース電
極を共通接続し、ゲート電極をそれぞれ第２の正入力端
子ＶＩ３と第２の負入力端子ＶＩ４とに接続したＦＥＴ
Ｐ５およびＰ６と、ゲート，ドレイン電極をＦＥＴＰ５
のドレイン電極に接続し、ソース電極を高位側電源８に
接続したＦＥＴＮ８と、ゲート，ドレイン電極をＦＥＴ
Ｐ６のドレイン電極に接続し、ソース電極を高位側電源
８に接続したＦＥＴＮ９と、ゲート電極をＦＥＴＮ８の
ゲート，ドレイン電極及びＦＥＴＰ５のドレイン電極に
接続し、ソース電極を高位側電源８に接続したＦＥＴＮ
７と、ゲート電極をＦＥＴＮ９のゲート，ドレイン電極
及びＦＥＴＰ６のドレイン電極に且つソース電極を高位
側電源８に接続し、ドレイン電極を第２の出力端子１０
２に接続したＦＥＴＮ１０と、ソース電極を共通接続
し、ゲート電極がそれぞれ第２の負入力端子ＶＩ４と第
２の正入力端子ＶＩ３とに接続されたＦＥＴＮ１１およ
びＦＥＴＮ１２と、ゲート，ドレイン電極をＦＥＴＮ７
およびＦＥＴＮ１１のドレイン電極に接続し、ソース電
極を低位側電源９に接続したＦＥＴＰ７と、ゲート電極
をＦＥＴＮ７，ＦＥＴＮ１１のドレイン電極及びＦＥＴ
Ｐ７のゲート，ドレイン電極に且つソース電極を低位側
電源９に接続し、ドレイン電極を第２の出力端子１０２
及びＦＥＴＮ１２のドレイン電極に接続したＦＥＴＰ８
と、一端をＦＥＴＰ５，Ｐ６のソース電極に接続し且つ
他端を低位側電源９に接続した第３の定電流源Ｉ１３
と、一端をＦＥＴＮ１１，Ｎ１２のソース電極に接続し
且つ他端を高位側電源８に接続した第４の定電流源Ｉ１
４とで構成される。
極を共通接続し、ゲート電極をそれぞれ第２の正入力端
子ＶＩ３と第２の負入力端子ＶＩ４とに接続したＦＥＴ
Ｐ５およびＰ６と、ゲート，ドレイン電極をＦＥＴＰ５
のドレイン電極に接続し、ソース電極を高位側電源８に
接続したＦＥＴＮ８と、ゲート，ドレイン電極をＦＥＴ
Ｐ６のドレイン電極に接続し、ソース電極を高位側電源
８に接続したＦＥＴＮ９と、ゲート電極をＦＥＴＮ８の
ゲート，ドレイン電極及びＦＥＴＰ５のドレイン電極に
接続し、ソース電極を高位側電源８に接続したＦＥＴＮ
７と、ゲート電極をＦＥＴＮ９のゲート，ドレイン電極
及びＦＥＴＰ６のドレイン電極に且つソース電極を高位
側電源８に接続し、ドレイン電極を第２の出力端子１０
２に接続したＦＥＴＮ１０と、ソース電極を共通接続
し、ゲート電極がそれぞれ第２の負入力端子ＶＩ４と第
２の正入力端子ＶＩ３とに接続されたＦＥＴＮ１１およ
びＦＥＴＮ１２と、ゲート，ドレイン電極をＦＥＴＮ７
およびＦＥＴＮ１１のドレイン電極に接続し、ソース電
極を低位側電源９に接続したＦＥＴＰ７と、ゲート電極
をＦＥＴＮ７，ＦＥＴＮ１１のドレイン電極及びＦＥＴ
Ｐ７のゲート，ドレイン電極に且つソース電極を低位側
電源９に接続し、ドレイン電極を第２の出力端子１０２
及びＦＥＴＮ１２のドレイン電極に接続したＦＥＴＰ８
と、一端をＦＥＴＰ５，Ｐ６のソース電極に接続し且つ
他端を低位側電源９に接続した第３の定電流源Ｉ１３
と、一端をＦＥＴＮ１１，Ｎ１２のソース電極に接続し
且つ他端を高位側電源８に接続した第４の定電流源Ｉ１
４とで構成される。
【００４１】上述の例では、差動型入力段回路２，３を
形成する半導体素子としてＭＯＳＦＥＴの例を取り上げ
たが、ベース電極，エミッタ電極およびコレクタ電極を
備えるバイポーラトランジスタにより形成しても良い
し、また高位側電源および低位側電源を入れ換えて構成
しても良い。さらに、液晶パネル駆動用の演算増幅器の
形成にあたっては、上述した差動型入力段回路２，３
と、前述した図２から図５の駆動段回路４，５とを組合
わせて形成することもできる。
形成する半導体素子としてＭＯＳＦＥＴの例を取り上げ
たが、ベース電極，エミッタ電極およびコレクタ電極を
備えるバイポーラトランジスタにより形成しても良い
し、また高位側電源および低位側電源を入れ換えて構成
しても良い。さらに、液晶パネル駆動用の演算増幅器の
形成にあたっては、上述した差動型入力段回路２，３
と、前述した図２から図５の駆動段回路４，５とを組合
わせて形成することもできる。
【００４２】図６は本発明の演算増幅器を使用した液晶
パネル駆動用回路の１例を示す構成図である。図６に示
すように、液晶パネル駆動用回路４０は、中位側電源電
位から高位側電源電位までのデジタル・アナログ変換を
行う正極側Ｄ／Ａコンバータ４１と、低位側電源電位か
ら中位側電源電位までのデジタル・アナログ変換を行う
負極側Ｄ／Ａコンバータ４２と、これらのＤ／Ａコンバ
ータ４１，４２の変換出力を外部からの制御入力により
スイッチングするスイッチ手段４３，４４と、これらス
イッチ手段４３，４４で切替られた出力を正入力端子Ｖ
Ｏ１，ＶＯ３に入力し、演算増幅して出力のインピーダ
ンス変換を行って出力端子ＶＯ１，ＶＯ２に出力する上
述（図１）の演算増幅器１と、この演算増幅器１の出力
ＶＯ１ＶＯ２を外部からの制御入力によりスイッチング
して演算増幅器１の負入力端子ＶＯ２，ＶＯ４に供給す
るスイッチ手段４５，４６と、演算増幅器１の出力ＶＯ
１，ＶＯ２を外部からの制御入力によりスイッチングし
て出力端子ＯＵＴ１，ＯＵＴ２に供給するスイッチ手段
４７，４８とを有している。なお、これらのうち、Ｄ／
Ａコンバータ４１，４２と、スイッチ手段４３，４４お
よびスイッチ手段４７，４８とは、前述した図８の従来
例と同様であるので、ここではその説明を省略する。
パネル駆動用回路の１例を示す構成図である。図６に示
すように、液晶パネル駆動用回路４０は、中位側電源電
位から高位側電源電位までのデジタル・アナログ変換を
行う正極側Ｄ／Ａコンバータ４１と、低位側電源電位か
ら中位側電源電位までのデジタル・アナログ変換を行う
負極側Ｄ／Ａコンバータ４２と、これらのＤ／Ａコンバ
ータ４１，４２の変換出力を外部からの制御入力により
スイッチングするスイッチ手段４３，４４と、これらス
イッチ手段４３，４４で切替られた出力を正入力端子Ｖ
Ｏ１，ＶＯ３に入力し、演算増幅して出力のインピーダ
ンス変換を行って出力端子ＶＯ１，ＶＯ２に出力する上
述（図１）の演算増幅器１と、この演算増幅器１の出力
ＶＯ１ＶＯ２を外部からの制御入力によりスイッチング
して演算増幅器１の負入力端子ＶＯ２，ＶＯ４に供給す
るスイッチ手段４５，４６と、演算増幅器１の出力ＶＯ
１，ＶＯ２を外部からの制御入力によりスイッチングし
て出力端子ＯＵＴ１，ＯＵＴ２に供給するスイッチ手段
４７，４８とを有している。なお、これらのうち、Ｄ／
Ａコンバータ４１，４２と、スイッチ手段４３，４４お
よびスイッチ手段４７，４８とは、前述した図８の従来
例と同様であるので、ここではその説明を省略する。
【００４３】本実施の形態では、新たな演算増幅器１
と、スイッチ手段４５，４６とを設けたことにあり、特
にスイッチ手段４５は演算増幅器１の負入力端子ＶＩ２
と出力端子ＶＯ１，ＶＯ２に接続され且つ相補動作する
スイッチＳ，Ｓｂで形成したことにあり、同様にスイッ
チ手段４６は演算増幅器１の負入力端子ＶＩ４と出力端
子ＶＯ１，ＶＯ２に接続され且つ相補動作するスイッチ
Ｓ，Ｓｂで形成したことにある。
と、スイッチ手段４５，４６とを設けたことにあり、特
にスイッチ手段４５は演算増幅器１の負入力端子ＶＩ２
と出力端子ＶＯ１，ＶＯ２に接続され且つ相補動作する
スイッチＳ，Ｓｂで形成したことにあり、同様にスイッ
チ手段４６は演算増幅器１の負入力端子ＶＩ４と出力端
子ＶＯ１，ＶＯ２に接続され且つ相補動作するスイッチ
Ｓ，Ｓｂで形成したことにある。
【００４４】この液晶パネル駆動用回路４０の動作は、
まずスイッチ手段４３〜４８におけるスイッチＳおよび
演算増幅器１内のスイッチＳ１，Ｓ２（図１参照）がＯ
Ｎ（Ｓ１ｂ，Ｓ２ｂはＯＦＦ）の時、正極側Ｄ／Ａコン
バータ４１から出力されたアナログ信号と、負極側Ｄ／
Ａコンバータ４２から出力されたアナログ信号がそれぞ
れ演算増幅器１の正入力端子ＶＩ１，ＶＩ２に入力され
る。すなわち、正極側のアナログ信号は、図１中の演算
増幅器１における差動入力段回路２，駆動段回路４に入
力され、インピーダンス変換され、出力信号として出力
端子ＯＵＴ１に出力される。一方、負極側のアナログ信
号は、図１中の演算増幅器１における差動入力段回路
３，駆動段回路５に入力されるので、インピーダンス変
換され、出力信号として出力端子ＯＵＴ２に出力され
る。
まずスイッチ手段４３〜４８におけるスイッチＳおよび
演算増幅器１内のスイッチＳ１，Ｓ２（図１参照）がＯ
Ｎ（Ｓ１ｂ，Ｓ２ｂはＯＦＦ）の時、正極側Ｄ／Ａコン
バータ４１から出力されたアナログ信号と、負極側Ｄ／
Ａコンバータ４２から出力されたアナログ信号がそれぞ
れ演算増幅器１の正入力端子ＶＩ１，ＶＩ２に入力され
る。すなわち、正極側のアナログ信号は、図１中の演算
増幅器１における差動入力段回路２，駆動段回路４に入
力され、インピーダンス変換され、出力信号として出力
端子ＯＵＴ１に出力される。一方、負極側のアナログ信
号は、図１中の演算増幅器１における差動入力段回路
３，駆動段回路５に入力されるので、インピーダンス変
換され、出力信号として出力端子ＯＵＴ２に出力され
る。
【００４５】次に、スイッチ手段４３〜４８におけるス
イッチＳｂおよび演算増幅器１内のスイッチＳ１ｂ，Ｓ
２ｂ（図１参照）がＯＮ（Ｓ１，Ｓ２はＯＦＦ）の時、
正極側Ｄ／Ａコンバータ４１から出力されたアナログ信
号と、負極側Ｄ／Ａコンバータ４２から出力されたアナ
ログ信号がそれぞれ演算増幅器１の正入力端子ＶＩ１，
ＶＩ２に入力される。すなわち、正極側のアナログ信号
は、図１中の演算増幅器１における差動入力段回路２，
駆動段回路５に入力され、インピーダンス変換され、出
力信号として出力端子ＯＵＴ２に出力される。一方、負
極側のアナログ信号は、図１中の演算増幅器１における
差動入力段回路３，駆動段回路４に入力され、インピー
ダンス変換され、出力信号として出力端子ＯＵＴ１に出
力される。
イッチＳｂおよび演算増幅器１内のスイッチＳ１ｂ，Ｓ
２ｂ（図１参照）がＯＮ（Ｓ１，Ｓ２はＯＦＦ）の時、
正極側Ｄ／Ａコンバータ４１から出力されたアナログ信
号と、負極側Ｄ／Ａコンバータ４２から出力されたアナ
ログ信号がそれぞれ演算増幅器１の正入力端子ＶＩ１，
ＶＩ２に入力される。すなわち、正極側のアナログ信号
は、図１中の演算増幅器１における差動入力段回路２，
駆動段回路５に入力され、インピーダンス変換され、出
力信号として出力端子ＯＵＴ２に出力される。一方、負
極側のアナログ信号は、図１中の演算増幅器１における
差動入力段回路３，駆動段回路４に入力され、インピー
ダンス変換され、出力信号として出力端子ＯＵＴ１に出
力される。
【００４６】かかる液晶パネル駆動用回路４０は、数十
回正極側または負極側のアナログ信号を出力端子ＯＵＴ
１，ＯＵＴ２に出力（パネルに対して書き込みを行う）
し、操作ラインが切り替われば、正極側のアナログ信号
を出力していた端子と、負極側アナログ信号を出力して
いた端子とを入れ替え、交流駆動を行う。
回正極側または負極側のアナログ信号を出力端子ＯＵＴ
１，ＯＵＴ２に出力（パネルに対して書き込みを行う）
し、操作ラインが切り替われば、正極側のアナログ信号
を出力していた端子と、負極側アナログ信号を出力して
いた端子とを入れ替え、交流駆動を行う。
【００４７】以上説明した動作をタイミングチャートで
示すと、前述した図９の従来駆動と同様となる。
示すと、前述した図９の従来駆動と同様となる。
【００４８】要するに、上述した演算増幅器１およびス
イッチ手段４３〜４８を使用することにより、出力端子
ＯＵＴ１，ＯＵＴ２における充放電は高位側電源から中
位側電源の間または中位側電源から低位側電源の間で行
われ、仮に高位側電源と中位側電源との電位差または中
位側電源と低位側電源との電位差をＶＤＤ／２（ボル
ト）、書き込み振幅をＶｐｐ、書き込み周波数をｆ（Ｈ
ｚ）、液晶パネルの容量性負荷の値をＣとすれば、１出
力あたりの消費電力Ｐは、つぎの式で表わすことができ
る。
イッチ手段４３〜４８を使用することにより、出力端子
ＯＵＴ１，ＯＵＴ２における充放電は高位側電源から中
位側電源の間または中位側電源から低位側電源の間で行
われ、仮に高位側電源と中位側電源との電位差または中
位側電源と低位側電源との電位差をＶＤＤ／２（ボル
ト）、書き込み振幅をＶｐｐ、書き込み周波数をｆ（Ｈ
ｚ）、液晶パネルの容量性負荷の値をＣとすれば、１出
力あたりの消費電力Ｐは、つぎの式で表わすことができ
る。
【００４９】Ｐ＝Ｃ×ｆ×Ｖｐｐ×（ＶＤＤ／２） 従って、本実施形態の液晶パネル駆動回路４０を用いる
と、従来の液晶パネル駆動回路を使用した場合と比べ
て、１／２の負荷消費電力にすることができる。しか
も、正極側書き込み時に使用する差動型入力段回路と負
極側書き込み時に使用する差動型入力段回路とが同一で
あるため、交流駆動を行う際に発生する液晶パネルの表
示ムラを従来通り極力抑制することができる。
と、従来の液晶パネル駆動回路を使用した場合と比べ
て、１／２の負荷消費電力にすることができる。しか
も、正極側書き込み時に使用する差動型入力段回路と負
極側書き込み時に使用する差動型入力段回路とが同一で
あるため、交流駆動を行う際に発生する液晶パネルの表
示ムラを従来通り極力抑制することができる。
【００５０】また、液晶パネル駆動回路は、上述した液
晶パネル駆動回路４０を複数個用いて形成するとができ
る。
晶パネル駆動回路４０を複数個用いて形成するとができ
る。
【００５１】さらに、この液晶パネル駆動回路は、複数
個の液晶パネル駆動用回路を設けて形成される。
個の液晶パネル駆動用回路を設けて形成される。
【００５２】
【発明の効果】以上説明のように、本発明の液晶パネル
駆動用演算増幅器及びその演算増幅器を用いた液晶パネ
ル駆動回路は、演算増幅器の差動段出力を駆動段回路に
供給する経路をスイッチ手段により切換え、しかも出力
段ＦＥＴを高位側電源，低位側電源の他に中位側電源を
用いて駆動することにより、負荷を充放電する場合に発
生する負荷電力を小さくでき、しかもパネル表示時の色
ムラを極力抑制できるという効果がある。
駆動用演算増幅器及びその演算増幅器を用いた液晶パネ
ル駆動回路は、演算増幅器の差動段出力を駆動段回路に
供給する経路をスイッチ手段により切換え、しかも出力
段ＦＥＴを高位側電源，低位側電源の他に中位側電源を
用いて駆動することにより、負荷を充放電する場合に発
生する負荷電力を小さくでき、しかもパネル表示時の色
ムラを極力抑制できるという効果がある。
【図１】本発明の一実施形態を示すパネル駆動用演算増
幅器の構成図である。
幅器の構成図である。
【図２】図１における演算増幅器の駆動段回路の第１の
例を示す詳細図である。
例を示す詳細図である。
【図３】図１における演算増幅器の駆動段回路の第２の
例を示す詳細図である。
例を示す詳細図である。
【図４】図１における演算増幅器の駆動段回路の第３の
例を示す詳細図である。
例を示す詳細図である。
【図５】図１における演算増幅器の差動型入力段回路の
一例を示す詳細図である。
一例を示す詳細図である。
【図６】本発明の他の実施形態を示す演算増幅器を使用
した液晶パネル駆動用回路の構成図である。
した液晶パネル駆動用回路の構成図である。
【図７】従来の液晶パネル駆動用演算増幅器の一例を示
す構成図である。
す構成図である。
【図８】従来の演算増幅器を使用した液晶パネル駆動用
回路の一例を示す構成図である。
回路の一例を示す構成図である。
【図９】従来の液晶パネル駆動用回路の出力波形のタイ
ミング図である。
ミング図である。
【符号の説明】 １ 演算増幅器 ２，３ 差動型入力段回路 ４，５ 駆動段回路 ６，７，４３〜４８ スイッチ手段 ８ 高位側電源 ９ 低位側電源 １０ 中位側電源 １１〜１４ 出力段ＦＥＴ ４０ 液晶パネル駆動用回路 ４１ 正側Ｄ／Ａコンバータ ４２ 負側Ｄ／Ａコンバータ ＶＩ１，ＶＩ３ 正入力端子 ＶＩ２，ＶＩ４ 負入力端子 １０１，１０２ 差動型入力段出力端子 １０３，１０４ 駆動段入力端子 １０５〜１０８ 駆動段出力端子 Ｉ１〜Ｉ１４ 定電流源 ＶＯ１，ＶＯ２ 演算増幅器出力端子 ＯＵＴ１，ＯＵＴ２ 液晶パネル駆動用回路出力端子 Ｓ１，Ｓ１ｂ，Ｓ２，Ｓ２ｂ，Ｓ，Ｓｂ スイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４２ Ｇ０９Ｇ 3/20 ６４２Ｊ Ｈ０３Ｆ 1/02 Ｈ０３Ｆ 1/02 3/30 3/30 Ｆターム(参考） 2H093 NA31 NA41 NC01 NC21 NC33 ND05 ND39 5C006 AA22 AF69 BF25 BF32 BF34 FA25 FA47 5C080 AA10 BB05 CC03 DD26 DD30 EE29 FF11 JJ02 JJ04 5J091 AA01 AA18 AA47 CA00 CA36 CA78 FA18 HA09 HA17 HA38 KA02 KA05 KA09 KA34 MA21 SA08 TA01 TA06 UW09 5J092 AA01 AA18 AA47 CA00 CA36 CA78 FA18 HA09 HA17 HA38 KA02 KA05 KA09 KA34 MA21 SA08 TA01 TA06
Claims (13)
- 【請求項１】 第１の正入力端子，第１の負入力端子か
らなる差動入力端子と第１の出力端とを備え、低位側電
源および高位側電源の間に接続されて入力レンジを低位
側電源レベルから高位側電源レベルまでを確保する第１
の差動型入力段回路と、第２の正入力端子，第２の負入
力端子からなる差動入力端子と第２の出力端とを備え、
低位側電源および高位側電源の間に接続されて入力レン
ジを低位側電源レベルから高位側電源レベルまでを確保
する第２の差動型入力段回路と、前記低位側電源，前記
高位側電源間に接続され、第１の入力端と第３，第４の
出力端を備えた第１の駆動段回路と、前記低位側電源，
前記高位側電源間に接続され、第２の入力端と第５，第
６の出力端を備えた第２の駆動段回路と、第１の電極を
前記第１の駆動段回路の前記第３の出力端に且つ第２，
第３電極をそれぞれ前記高位側電源と第１の出力端子に
接続した第１の半導体素子と、第１の電極を前記第１の
駆動段回路の第４の出力端に且つ第２，第３の電極をそ
れぞれ、中位側電源と前記第１の出力端子に接続した第
２の半導体素子と、第１の電極を前記第２の駆動段回路
の第５の出力端に且つ第２，第３の電極をそれぞれ前記
中位側電源と第２の出力端子に接続した第３の半導体素
子と、第１の電極を前記第２の駆動段回路の第６の出力
端に且つ第２，第３電極をそれぞれ前記低位側電源と前
記第２の出力端子に接続した第４の半導体素子と、前記
第１の差動型入力段回路の前記第１の出力端と前記第１
の駆動段回路の前記第１の入力端および前記第２の駆動
段回路の前記第２の入力端とにそれぞれ接続され且つ相
反動作するるスイッチを備えた第１のスイッチ手段と、
前記第２の差動型入力段回路の前記第２の出力端と前記
第１の駆動段回路の前記第１の入力端および前記第２の
駆動段回路の前記第２の入力端とにそれぞれ接続され且
つ相反動作するるスイッチを備えた第２のスイッチ手段
とを有することを特徴とする演算増幅器。 - 【請求項２】 前記第１の駆動段回路は、第１の電極を
前記第１の入力端に接続し、第２の電極を前記低位側電
源に接続した第５の半導体素子と、第１，第３の電極を
前記第５の半導体素子の第３の電極に接続し、第２の電
極を前記高位側電源に接続した第６の半導体素子と、第
１の電極を前記第６の半導体素子の第１の電極に接続
し、第２の電極を前記高位側電源に接続した第７の半導
体素子と、第１，第３の電極を前記第３の出力端に接続
し、第２の電極を前記第７の半導体素子の第３の電極に
接続した第８の半導体素子と、第１の電極を前記第７の
半導体素子の第１の電極に且つ第２の電極を前記高位側
電源に接続し、第３の電極を前記第４の出力端に接続し
た第９の半導体素子と、前記第８の半導体素子の第３の
電極と前記低位側電源間および前記第４の出力端と前記
低位側電源間にそれぞれ接続した第１および第２の定電
流源とで構成し、 前記第２の駆動段回路は、第１の電極を前記第２の入力
端に接続し、第２の電極を前記低位側電源に接続した第
１０の半導体素子と、第１，第３の電極を前記第１０の
半導体素子の第３の電極に接続し、第２の電極を前記高
位側電源に接続した第１１の半導体素子と、第１の電極
を前記第１１の第１の電極に接続し、第２の電極を前記
高位側電源に接続した第１２の半導体素子と、第１，第
３の電極を前記第１２の半導体素子の第３の電極及び前
記第６の出力端に接続した第１３の半導体素子と、第１
の電極を前記第１２の半導体素子の第１の電極に且つ第
２の電極を前記高位側電源に接続し、第３の電極を前記
第５の出力端に接続した第１４の半導体素子と、前記第
１３の半導体素子の第２の電極と前記低位側電源間およ
び前記第１４の半導体素子の第３の電極と前記低位側電
源間にそれぞれ接続した第３および第４の定電流源とで
構成した請求項１記載の演算増幅器。 - 【請求項３】 前記第１の駆動段回路は、第１の電極を
前記第１の入力端に接続し、第２の電極を前記低位側電
源に接続した第５の半導体素子と、第１，第３の電極を
前記第５の半導体素子の第３の電極に接続し、第２の電
極を前記低位側電源に接続した第６の半導体素子と、第
１の電極を前記第６の半導体素子の第１の電極に接続
し、第２の電極を前記低位側電源に接続し第７の半導体
素子と、第１，第３の電極を前記第７の半導体素子の第
３の電極及び前記第３の出力端に接続した第８の半導体
素子と、第１の電極を前記第７の半導体素子の第１の電
極に且つ第２の電極を前記低位側電源に接続し、第３の
電極を前記第４の出力端に接続した第９の半導体素子
と、前記高位側電源と前記第５の半導体素子の第３の電
極間，前記高位側電源と前記第８の半導体素子の第２の
電極間，および前記高位側電源と前記第４の出力端間に
それぞれ接続した第１乃至第３の定電流源とで構成し、 前記第２の駆動段回路は、第１の電極を前記第２の入力
端に接続し、第２の電極を前記低位側電源に接続した第
１０の半導体素子と、第１，第３の電極を前記第１０の
半導体素子の第３の電極に接続し、第２の電極を前記低
位側電源に接続した第１１の半導体素子と、第１の電極
を前記第１１の半導体素子の第１の電極に接続し、第２
の電極を前記低位側電源に接続した第１２の半導体素子
と、第１，第３の電極を前記第６の出力端に接続し、第
２の電極を前記第１２の半導体素子の第３電極に接続し
た第１３の半導体素子と、第１の電極を前記第１２の半
導体素子の第１の電極に且つ第２の電極を前記低位側電
源に接続し、第３の電極を前記第５の出力端に接続した
第１４の半導体素子と、前記高位側電源と前記第１０の
半導体素子の第３の電極間，前記高位側電源と前記第１
３の半導体素子の第３の電極間，および前記高位側電源
と前記第５の出力端間にそれぞれ接続した第４乃至第６
の定電流源とで構成した請求項１記載の液晶パネル駆動
用演算増幅器。 - 【請求項４】 前記第１の駆動段回路は、第１の電極を
第１の入力端に接続し、第２の電極を前記低位側電源に
接続した第５の半導体素子と、第１，第３の電極を前記
第５の半導体素子の第３の電極に接続し、第２の電極を
前記低位側電源に接続した第６の半導体素子と、第１の
電極を前記第６の半導体素子の第１の電極に接続し、第
２の電極を前記低位側電源に接続した第７の半導体素子
と、第１，第３の電極を前記第７の半導体素子の第３の
電極及び前記第３の出力端に接続した第８の半導体素子
と、第１の電極を前記第７の半導体素子の第１の電極に
且つ第２の電極を前記低位側電源に接続し、第３の電極
を前記第４の出力端に接続した第９の半導体素子と、前
記高位側電源と前記第５の半導体素子の第３の電極間，
前記高位側電源と前記第８の半導体素子の第２の電極
間，および前記高位側電源と前記第４の出力端間にそれ
ぞれ接続した第１乃至第３の定電流源とで構成し、 前記第２の駆動段回路は、第１の電極を前記第２の入力
端に接続し、第２の電極を前記低位側電源に接続した第
１０の半導体素子と、第１，第３の電極を前記第１０の
半導体素子の第３の電極に接続し、第２の電極を前記高
位側電源に接続した第１１の半導体素子と、第１の電極
を前記第１１の第１の電極に接続し、第２の電極を前記
高位側電源に接続した第１２の半導体素子と、第１，第
３の電極を前記第１２の半導体素子の第３の電極及び前
記第６の出力端に接続した第１３の半導体素子と、第１
の電極を前記第１２の半導体素子の第１の電極に且つ第
２の電極を前記高位側電源に接続し、第３の電極を前記
第５の出力端に接続した第１４の半導体素子と、前記第
１３の半導体素子の第２の電極と前記低位側電源間およ
び前記第５の出力端と前記低位側電源間にそれぞれ接続
した第４および第５の定電流源とで構成した請求項１記
載の演算増幅器。 - 【請求項５】 前記第１の駆動段回路は、第１の電極を
前記第１の入力端に接続し、第２の電極を前記低位側電
源に接続した第５の半導体素子と、第１，第３の電極を
前記第５の半導体素子の第３の電極に接続し、第２の電
極を前記高位側電源に接続した第６の半導体素子と、第
１の電極を前記第６の半導体素子の第１の電極に接続
し、第２の電極を前記高位側電源に接続した第７の半導
体素子と、第１，第３の電極を前記第３の出力端に接続
し、第２の電極を前記第７の半導体素子の第３の電極に
接続した第８の半導体素子と、第１の電極を前記第７の
半導体素子の第１の電極に且つ第２の電極を前記高位側
電源に接続し、第３の電極を前記第４の出力端に接続し
た第９の半導体素子と、前記第８の半導体素子の第３の
電極と前記低位側電源間および前記第４の出力端と前記
低位側電源間にそれぞれ接続した第１および第２の定電
流源とで構成し、 前記第２の駆動段回路は、第１の電極を前記第２の入力
端に接続し、第２の電極を前記低位側電源に接続した第
１０の半導体素子と、第１，第３の電極を前記第１０の
半導体素子の第３の電極に接続し、第２の電極を前記低
位側電源に接続した第１１の半導体素子と、第１の電極
を前記第１１の半導体素子の第１の電極に接続し、第２
の電極を前記低位側電源に接続した第１２の半導体素子
と、第１，第３の電極を前記第６の出力端に接続し、第
２の電極を前記第１２の半導体素子の第３電極に接続し
た第１３の半導体素子と、第１の電極を前記第１２の半
導体素子の第１の電極に且つ第２の電極を前記低位側電
源に接続し、第３の電極を前記第５の出力端に接続した
第１４の半導体素子と、前記高位側電源と前記第１０の
半導体素子の第３の電極間，前記高位側電源と前記第１
３の半導体素子の第３の電極間，および前記高位側電源
と前記第５の出力端間にそれぞれ接続した第３乃至第５
の定電流源とで構成した請求項１記載の演算増幅器。 - 【請求項６】 前記第１の差動型入力段回路は、それぞ
れ第１の電極を前記第１の正入力端子と前記第１の負入
力端子に接続し且つ第２の電極を共通接続した第１及び
第２の半導体素子と、第１，第３の電極を前記第１の半
導体素子の第３の電極に接続し、第２の電極を前記高位
側電源に接続した第３の半導体素子と、第１，第３の電
極を前記第２の半導体素子の第３の電極に接続し、第２
の電極を前記高位側電源に接続した第４の半導体素子
と、第１の電極を前記第３の半導体素子の第１の電極に
接続し、第２の電極を前記高位側電源に接続した第５の
半導体素子と、第１の電極を前記第４の半導体素子の第
１の電極に且つ第２の電極を前記高位側電源に接続し、
第３の電極を前記第１の出力端に接続した第６の半導体
素子と、前記第１，第２の半導体素子の第２の電極およ
び前記低位側電源間に接続した第７の定電流源と、それ
ぞれ第１の電極を前記第１の負入力端子と前記第１の正
入力端子に接続し、第２の電極を共通接続した第７及び
第８の半導体素子と、第１，第３の電極を前記第５及び
第７の半導体素子の第３の電極に接続し、第２の電極を
前記低位側電源に接続した第９の半導体素子と、第１の
電極を前記第９の半導体素子の第１の電極に且つ第２の
電極を前記低位側電源に接続し、第３の電極を前記第１
の出力端及び前記第８の半導体素子の第３の電極に接続
した第１０の半導体素子と、前記高位側電源および前記
第７，第８の半導体素子の第２の電極間に接続した第８
の定電流源とで構成し、 前記第２の差動型入力段回路は、それぞれ第１の電極を
前記第２の正入力端子と第２の負入力端子に接続し、第
２の電極を共通接続した第１１及び第１２の半導体素子
と、第１，第３の電極を前記第１１の半導体素子の第３
の電極に接続し、第２の電極を前記高位側電源に接続し
た第１３の半導体素子と、第１，第３の電極を前記第１
２の半導体素子の第３の電極に接続し、第２の電極を前
記高位側電源に接続した第１４の半導体素子と、第１の
電極を前記第１３の半導体素子の第１の電極に接続し、
第２の電極を前記高位側電源に接続した第１５の半導体
素子と、第１の電極を前記第１４の半導体素子の第１の
電極に且つ第２の電極を前記高位側電源に接続し、第３
の電極を前記第２の出力端に接続した第１６の半導体素
子と、前記第１１，第１２の半導体素子の第２の電極お
よび前記低位側電源間に接続した第９の定電流源と、そ
れぞれ第１の電極を前記第２の負入力端子と第２の正入
力端子に接続し、第２の電極を共通接続した第１７及び
第１８の半導体素子と、第１，第３の電極を前記第１５
及び第１７の半導体素子の第３電極に接続し、第２の電
極を前記低位側電源に接続した第１９の半導体素子と、
第１の電極を前記第１９の半導体素子の第１の電極に且
つ第２の電極を前記低位側電源に接続し、第３の電極を
前記第２の出力端及び前記第１８の半導体素子の第３の
電極に接続した第２０の半導体素子と、前記高位側電源
および前記第１７，第１８の半導体素子の第２の電極間
に接続した第１０の定電流源とで構成した請求項１記載
の演算増幅器。 - 【請求項７】 前記演算増幅器は、請求項６記載の前記
第１，第２の差動型入力段回路と、請求項２乃至請求項
５のいずれか１つに記載の駆動段回路とで形成される演
算増幅器。 - 【請求項８】 請求項１乃至請求項７のいずれか１つに
記載の前記演算増幅器は、前記低位側電源と前記高位側
電源とを入れ替えて構成した演算増幅器。 - 【請求項９】 請求項１乃至請求項８のいずれか１つに
記載の前記演算増幅器は、前記半導体素子のそれぞれ
を、第１の電極がゲート電極、第２の電極がソース電
極、第３の電極がドレイン電極を備えるＦＥＴにより形
成した演算増幅器。 - 【請求項１０】 請求項１乃至請求項８のいずれか１つ
に記載の演算増幅器は、前記半導体素子のそれぞれを、
第１の電極としてベース電極、第２の電極としてエミッ
タ電極、第３の電極としてコレクタ電極を備えるバイポ
ーラトランジスタにより形成した演算増幅器。 - 【請求項１１】 中位側電源電位から高位側電源電位ま
でのデジタル・アナログ変換を行う正極側Ｄ／Ａコンバ
ータと、低位側電源電位から中位側電源電位までのデジ
タル・アナログ変換を行う負極側Ｄ／Ａコンバータと、
出力のインピーダンス変換を行うために、第１，第２の
正入力端子と第１，第２の負入力端子と第１，第２の演
算出力端子とを備えた演算増幅器と、前記正極側Ｄ／Ａ
コンバータの出力を前記演算増幅器の第１および第２の
正入力端子にそれぞれ供給するための相反動作するスイ
ッチを備えた第１のスイッチ手段と、前記負極側Ｄ／Ａ
コンバータの出力を前記演算増幅器の第１および第２の
正入力端子にそれぞれ供給するための相反動作するスイ
ッチを備えた第２のスイッチ手段と、前記演算増幅器の
第１，第２の演算出力端子にそれぞれ一端を接続し且つ
他端を共に前記演算増幅器の第１の負入力端子に接続し
た相反動作するスイッチを備えた第３のスイッチ手段
と、前記演算増幅器の第１，第２の演算出力端子にそれ
ぞれ一端を接続し且つ他端を共に前記演算増幅器の第２
の負入力端子に接続した相反動作するスイッチを備えた
第４のスイッチ手段と、前記第１の演算出力端子に共に
一端を接続し且つ他端をそれぞれ第１および第２のパネ
ル駆動出力端子に接続した相反動作をするスイッチを備
えた第５のスイッチ手段と、前記第２の演算出力端子に
共に一端を接続し且つ他端をそれぞれ前記第１および第
２のパネル駆動出力端子に接続した相反動作をするスイ
ッチを備えた第６のスイッチ手段とを有することを特徴
とする液晶パネル駆動用回路。 - 【請求項１２】 前記液晶パネル駆動用回路は、複数個
を接続して用いる請求項１１記載の液晶パネル駆動用回
路。 - 【請求項１３】 前記液晶パネル駆動用回路は、請求項
１乃至請求項１０のいずれか１つに記載の演算増幅器を
用いた請求項１１記載の液晶パネル駆動用回路。
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