JP2002175052A - 演算増幅器及びそれを用いた液晶パネル駆動用回路 - Google Patents
演算増幅器及びそれを用いた液晶パネル駆動用回路Info
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Abstract
動を行う際に発生する液晶パネルの表示ムラを抑制する
ことにある。 【解決手段】液晶パネルを駆動する演算増幅器1を、差
動段2,3と、駆動段4,5と、出力トランジスタ11
〜14と、差動段2,3を駆動段4,5に切替て接続す
るスィッチ手段6,7と、中位側電源10とを設ける。
これら差動段2,3および駆動段4,5は高位側電源8
と低位側電源9間で駆動し、出力トランジスタ11,1
2は高位側電源8と中位側電源10間で、また出力トラ
ンジスタ13,14は中位側電源10と低位側電源9間
で、それぞれ駆動段4,5より交互に駆動する。このた
め、液晶パネルの容量性負荷をVDD/2で充放電で
き、消費電力を低減し、表示ムラも抑制できる。
Description
に関し、特に入力信号を演算増幅する演算増幅器及びそ
れを用いた液晶パネル駆動用回路に関する。
ム(数十枚)の書き込みを行う必要がある。このため、
液晶パネル駆動用回路からの出力信号は、液晶パネルの
対向電極の電位に対し、走査ライン毎あるいはフレーム
毎に交流駆動を行っている。この液晶パネルの対向電極
の電位に対し交流駆動を行う液晶パネル駆動用演算増幅
器及び液晶パネル駆動用回路について、図7及び図8を
参照して説明する。
の一例を示す構成図である。図7に示すように、従来の
液晶パネル駆動用演算増幅器1aは、高位側電源(VD
D)8および低位側電源(VSS)9間に接続され、そ
れぞれ正入力端子VI1と負入力端子VI2ならびに正
入力端子VI3と負入力端子VI4に供給されるアナロ
グ入力の差電圧を増幅し差動型入力段出力端子101,
102へ出力する差動型入力段回路2,3と、同様に高
位側電源8および低位側電源9間に一方を接続され且つ
他方を演算増幅器1aの出力端子VO1,VO2にそれ
ぞれ接続する出力段FET11,12およびFET1
3,14と、同様に高位側電源8および低位側電源9間
に接続され、出力端子101,102からの差動出力に
基いてそれぞれ出力段FET11,12およびFET1
3,14への駆動出力を出力端子105,106ならび
に107,108を介して供給する駆動段回路4,5と
を有しており、機能的には出力インピーダンスの変換回
路として用いられる。
動型入力段回路2,3は、入力レンジが低位側電源レベ
ル(VSS)から高位側電源レベル(VDD)まで確保
することができる。また、出力段FET11は、ゲート
電極が駆動段回路4の出力端子VO1に接続され、ソー
ス電極とドレイン電極とがそれぞれ高位側電源8と出力
端子VO1に接続される。出力段FET13も駆動段回
路5と出力端子VO2に同様に接続される。さらに、出
力段FET12,14は低位側電源9と出力端子VO2
に接続される。
ネル駆動用回路の一例を示す構成図である。図8に示す
ように、かかる液晶パネル駆動用回路40aは、正極側
入力および負極側入力のディジタルデータをそれぞれD
/A変換する正側D/Aコンバータ41および負側D/
Aコンバータ42と、これらのD/Aコンバータ41,
42の変換出力を外部からの制御入力によりスイッチン
グするスイッチ手段43,44と、これらスイッチ手段
43,44で切替られた出力を演算増幅する上述(図
7)の演算増幅器1aと、この演算増幅器1aの出力V
O1,VO2を外部からの制御入力によりスイッチング
して出力端子OUT1,OUT2に供給するスイッチ手
段47,48とを有している。
れぞれ入力されるデジタルデータに応じて、中間電位か
ら高位側電源および中間電位から低位側電源のアナログ
データに変換する。また、各スイッチ手段43,44,
47,48は、相反する動作を行う一対のスイッチSお
よびSbから構成される。さらに、演算増幅器1aは信
号の負帰還を行っており、各出力VO1,VO2が正側
入力VI1,VI3に対する負側入力VI2,VI4に
フィードバックされる。
は、まずスイッチ手段43,44,47,48における
各スイッチSがON(このとき、スイッチSbはOF
F)の時、正極側D/Aコンバータ41から出力された
アナログ信号及び負極側D/Aコンバータ42から出力
されたアナログ信号がそれぞれ演算増幅器1aに入力さ
れ、それぞれがインピーダンス変換され、出力信号とし
て、スイッチ手段47または48を介し出力端子OUT
1またはOUT2に出力される。なお、液晶パネル駆動
用回路40aの出力は、パネルの各素子を駆動するため
に多数個設けられるが、説明を簡略化するために、便宜
的に2個で説明している。
8における各スイッチSbがON(このとき、スイッチ
SはOFF)の時も同様であり、正極側D/Aコンバー
タ41で選択されたアナログ信号はインピーダンス変換
され、出力端子OUT2に、また負極側D/Aコンバー
タ42で選択されたアナログ信号もインピーダンス変換
され、出力端子OUT1にそれぞれ出力される。
回正極側または負極側のアナログ信号を出力、すなわち
パネルに対して書き込みを行う。走査ラインが切り替わ
れば、正極側を出力していた端子と負極側を出力してい
た端子とを入れ替えることにより、交流駆動を行う。
波形のタイミング図である。図9に示すように、スイッ
チS,Sbが相反する切替動作を行うと、出力端子OU
T1,OUT2に出力される液晶パネル充放電のための
信号波形は、高位側電源電圧VDDから低位側電源電圧
VSSに、また低位側電源電圧VSSから高位側電源電
圧VDDに変化する。
容量性の負荷である。このため、入力するアナログ信号
の変化によって液晶パネルを駆動することは、液晶パネ
ルの容量性負荷を充放電することである。
ように、正極側あるいは負極側電圧を数十回出力した
後、出力極性を入れ替えて負極側あるいは正極側電圧を
数十回出力し、その繰り返し動作を行う。
と低位側電源の間で行われるため、高位側電源と低位側
電源との電位差をVDD、書き込み振幅をVpp、書き
込み周波数をf(Hz)、液晶パネルの容量性負荷の容
量値をCとすると、1出力あたりの消費電力Pは、次の
式で表わすことができる。
液晶パネル用駆動回路は、正極性側あるいは負極性側出
力電圧だけを数十回書き込むにも拘わらず、高位側電源
と低位側電源との電位差がVDD(VSSを0Vとした
とき)であるために、消費電力Pが大きくなってします
という問題がある。
は、液晶パネルの表示ムラを極力抑制する必要がある。
行う際に消費されるパネル負荷充放電電力を削減すると
ともに、交流駆動を行う際に発生する液晶パネルの表示
ムラを極力抑制することのできる演算増幅器及びそれを
用いた液晶パネル駆動用回路を提供することにある。
さくすると同時に、交流駆動を行う際に発生する液晶パ
ネルの表示ムラを従来例と同様に極力抑制するものであ
り、その解決手段として、高位側電源,低位側電源の他
に、中位側電源およびスイッチ手段を設けたことにあ
る。特に、最終的に出力するトランジスタ段についてみ
ると、正極側を駆動する出力トランジスタ段を高位側電
源と中位側電源の間に接続し且つ負極側を駆動する出力
トランジスタ段を中位側電源と低位側電源の間に接続す
る。
は高位側電源から中位側電源の間または中位側電源から
低位側電源の間で行われ、高位側電源と中位側電源との
電位差または中位側電源と低位側電源との電位差をVD
D/2、書き込み振幅をVpp、書き込み周波数をf
(Hz)、液晶パネルの容量性負荷の容量値をCとする
と、1出力あたりの消費電力Pは、つぎの式で表わすこ
とができる。
力段回路と負極側書き込み時に使用する差動型入力段回
路とを同一とすることにより、交流駆動を行う際に発生
する液晶パネルの表示ムラを極力抑制することができ
る。
算増幅器及びそれを用いた液晶パネル駆動用回路の実施
形態について説明する。
動用演算増幅器の構成図である。図1に示すように、本
実施の形態における液晶パネル駆動用演算増幅器1は、
高位側電源(VDD)8および低位側電源(VSS)9
間に接続され、それぞれ正入力端子VI1と負入力端子
VI2ならびに正入力端子VI3と負入力端子VI4に
供給されるアナログ入力の差電圧を増幅し差動型入力段
出力端子101,102へ出力する差動型入力段回路
2,3と、高位側(VDD)電源8および中位側(VD
D/2)電源10間に直列に接続され且つそれらの接続
点に出力端子VO1を接続した出力段FET11,12
と、中位側(VDD/2)電源10および低位側(VS
S)電源9間に直列に接続され且つそれらの接続点に出
力端子VO2を接続した出力段FET13,14と、差
動入力段出力101,102および駆動段入力103,
104間に接続されるとともに、外部から供給される所
定の制御信号によってオン・オフを制御され且つ互いに
相反する動作をするスイッチS1,S1bおよびスイッ
チS2b,S2からなるスイッチ手段6,7と、高位側
電源8および低位側電源9間に接続され、入力端子10
3,104からの信号に基いてそれぞれ出力段FET1
1,12およびFET13,14への駆動出力を出力端
子105,106ならびに107,108を介して供給
する駆動段回路4,5とを有しており、機能的には出力
インピーダンスの変換回路として用いられる。なお、こ
れら差動型入力段回路2,3は入力レンジが低位側電源
レベル(VSS)から高位側電源レベル(VDD)まで
確保できる。
チ手段6,7と中位側電源10を追加したことにあり、
スイッチ手段6,7はその構成スイッチS1,S2が同
相でオン・オフし、またこれらのスイッチS1,S2と
は逆相でオフ・オンするスイッチS1b,S2bが同相
でオン・オフする。さらに、中位側電源10を設けるこ
とにより、出力端子VO1,VO2における出力電圧の
立ち上げを高速化し、パネル負荷充放電電力を削減する
とともに、交流駆動を行う際に発生する液晶パネルの表
示ムラを抑制している。
路の第1の例を示す詳細図である。図2に示すように、
演算増幅器における駆動段回路4は、ゲート電極が入力
端子103に接続され、ソース電極が低位側電源9(V
SS)に接続されたFET15と、ゲート電極とドレイ
ン電極とがFET15のドレイン電極に接続され、ソー
ス電極が高位側電源8(VDD)に接続されたFET1
6と、ゲート電極がFET15のドレイン電極とFET
16のゲート,ドレイン電極に接続され、ソース電極が
高位側電源8に接続されたFET17と、ゲート,ドレ
イン電極が出力端子105に接続され、ソース電極がF
ET17のドレイン電極に接続されたFET18と、ゲ
ート電極がFET15のドレイン電極とFET16のゲ
ート,ドレイン電極とFET17のゲート電極に接続さ
れ且つソース電極が高位側電源8に接続され、ドレイン
電極が出力端子106に接続されたFET19と、一端
をFET18のゲート,レイン電極及び出力端子105
に接続され、他端を低位側電源9に接続された定電流源
I1と、一端をFET19のドレイン電極及び出力端子
106に接続され、他端を低位側電源9に接続された定
電流源I2とで構成される。
力端子104に接続され、ソース電極が低位側電源9に
接続されたFET20と、ゲート電極とドレイン電極と
がFET20のドレイン電極に接続され、ソース電極が
高位側電源8に接続されたFET21と、ゲート電極が
FET20のドレイン電極とFET21のゲート,ドレ
イン電極に接続され、ソース電極が高位側電源8に接続
されたFET22と、ゲート,ドレイン電極が出力端子
108及びFET22のドレイン電極に接続されたFE
T23と、ゲート電極がFET20のドレイン電極とF
ET21のゲート,ドレイン電極とFET22のゲート
電極に接続され且つソース電極が高位側電源8に接続さ
れ、ドレイン電極が出力端子107に接続されたFET
24と、一端をFET23のソース電極に接続され、他
端を低位側電源9に接続された定電流源I3と、一端を
FET24のドレイン電極及び出力端子107に接続さ
れ、他端を低位側電源9に接続された定電流源I4とで
構成される。
た差動型入力段回路2,3からの出力信号101,10
2をスイッチ手段6,7によって切換えられた入力10
3,104が供給されると、その信号を駆動段回路4,
5内で変換し、最終の出力FET11,12および出力
FET13,14への出力信号105,106および1
07,108として伝達される。
入力端子VI1,負入力端子VI2または正入力端子V
I3,負入力端子VI4において、負入力端子VI2、
VI4の電位レベルに比べ、正入力端子VI1,VI3
の電位レベルが大きくなった場合、それぞれの差動型入
力段回路2,3の出力信号101,102は、立ち下が
りの信号になる。その信号は、駆動段回路4,5内で変
換され、最終段の出力FET11,12および13,1
4への立ち下がり信号として出力される。すると、最終
段の出力FET11,12および13,14は、それぞ
れFET11と13が低抵抗、FET12,14が高抵
抗となり、負荷に対しての充電信号として出力される。
入力端子VI1,負入力端子VI2または正入力端子V
I3,負入力端子VI4において、負入力端子VI2,
VI4の電位レベルに比べ、正入力端子VI1,VI3
の電位レベルが小さくなった場合、それぞれの差動型入
力段回路2,3の出力信号101,102は、立ち上が
りの信号になる。その信号は、駆動段回路4,5内で変
換され、最終段の出力FET11,12および13,1
4への立ち上がり信号として出力される。すると、最終
段の出力FET11,12および13,14は、それぞ
れFET11と13が高抵抗、FET12,14が低抵
抗となり、負荷に対しての放電信号として出力される。
すれば、負荷に対するプッシュープル動作が可能であ
る。
と、最終段の出力FET12および13のソース電極電
位がバックゲート電極電位に対して浮いていたとして
も、動作的に支障がない。その理由は、最終段の出力F
ET11,12またはFET13,14それぞれに流れ
る定常電流は、駆動段回路4,5内のFET18,23
とカレントミラーを構成されている出力段FET11,
14で決定されるからである。その場合、出力段FET
12,13のソース電極電位がバックゲート電極電位に
対し浮いたとしても、問題は生じない。
路の第2の例を示す詳細図である。図3に示すように、
演算増幅器における駆動段回路4は、ゲート電極が入力
端子103に接続され、ソース電極が低位側電源9(V
SS)に接続されたFET25と、ゲート電極とドレイ
ン電極とがFET25のドレイン電極に接続され、ソー
ス電極が低位側電源9に接続されたFET26と、ゲー
ト電極がFET25のドレイン電極とFET26のゲー
ト,ドレイン電極に接続され、ソース電極が低位側電源
9に接続されたFET27と、ゲート,ドレイン電極が
FET27のドレイン電極及び出力端子105に接続さ
れたFET28と、ゲート電極がFET25のドレイン
電極とFET26のゲート,ドレイン電極とFET27
のゲート電極に接続され且つソース電極が低位側電源9
に接続され、ドレイン電極が出力端子106に接続され
たFET29と、一端をFET25のドレイン電極とF
ET26のゲート,ドレイン電極とFET27及びFE
T29のゲート電極に接続され、他端を高位側電源8に
接続された定電流源I5と、一端をFET28のソース
電極に接続され、他端を高位側電源8に接続された定電
流源I6と、一端をFET29のドレイン電極及び出力
端子106に接続された定電流源I7とで構成される。
力端子104に接続され、ソース電極が低位側電源9に
接続されたFET30と、ゲート電極とドレイン電極と
がFET30のドレイン電極に接続され、ソース電極が
低位側電源9に接続されたFET31と、ゲート電極が
FET30のドレイン電極とFET31のゲート,ドレ
イン電極に接続され、ソース電極が低位側電源9に接続
されたFET32と、ゲート,ドレイン電極が出力端子
108に接続され、ソース電極がFET32のドレイン
電極に接続されたFET33と、ゲート電極がFET3
0のドレイン電極とFET31のゲート,ドレイン電極
とFET32のゲート電極に接続され且つソース電極が
低位側電源9に接続され、ドレイン電極が出力端子10
7に接続されたFET34と、一端をFET30のドレ
イン電極とFET31のゲート,ドレイン電極とFET
32及びFET34のゲート電極に接続され、他端を高
位側電源8に接続された定電流源I8と、一端をFET
33のゲート,ドレイン電極及び出力端子108に接続
され、他端を高位側電源8に接続された定電流源I9
と、一端をFET34のドレイン電極及び出力端子10
7に接続された定電流源I10とで構成される。
述した図2の第1の例と同様であるので、説明は省略す
る。
路の第3の例を示す詳細図である。図4に示すように、
この場合の演算増幅器における駆動段回路は、前述した
図3の第2の例における駆動段回路4と、前述した図2
の第1の例における駆動段回路5とを組合わせたもので
ある。
入力端子103に且つソース電極を低位側電源9に接続
したFET55と、ゲート,ドレイン電極をFET25
のドレイン電極に且つソース電極を低位側電源9に接続
したFET26と、ゲート電極をFET26のゲート電
極に接続し、ソース電極を低位側電源9に接続したFE
T27と、ゲート,ドレイン電極をFET27のドレイ
ン電極及び出力端105に接続したFET28と、ゲー
ト電極をFET27のゲーの電極に且つソース電極を低
位側電源9に接続し、ドレイン電極を出力端106に接
続したFET29と、FET25のドレイン電極と高位
側電源8間に接続した定電流源I5と、FET28のソ
ース電極と高位側電源8間に接続した定電流源I6と、
出力端106と高位側電源8間に接続した定電流源I7
とで構成する。
端子104に接続し、ソース電極を低位側電源9に接続
したFET20と、ゲート,ドレイン電極をFET20
のドレイン電極に接続し、ソース電極を高位側電源8に
接続したFET21と、ゲート電極をFET21のゲー
ト電極と接続し、ソース電極を高位側電源8に接続した
FET22と、ゲート,ドレイン電極をFET22のド
レイン電極及び出力端108に接続したFET23と、
ゲート電極をFET22のゲート電極に且つソース電極
を高位側電源に接続し、ドレイン電極を出力端107に
接続したFET24と、FET23のソース電極と低位
側電源9間に接続した定電流源I3と、FET24のド
レイン電極と低位側電源9間に接続した定電流源I4と
で構成する。
作については、第1の例と同様であるので、その説明を
省略する。
4とは逆に組合せて構成することもできる。例えば、第
1の駆動段回路として図2の駆動段回路4を用い、第2
の駆動段回路として図3の駆動段回路5を用いて実現す
ることもできる。
力段回路の一例を示す詳細図である。図5に示すよう
に、上述した演算増幅器1の差動型入力段回路2,3は
つぎのように形成される。
極が共通接続され、ゲート電極がそれぞれ第1の正入力
端子VI1と第1の負入力端子VI2とに接続されたF
ETP1およびP2(PMOSトランジスタ:以下同
様)と、ゲート,ドレイン電極をFETP1のドレイン
電極に接続し、ソース電極を高位側電源(VDD)8に
接続したFETN2(NMOSトランジスタ:以下同
様)と、ゲート,ドレイン電極をFETP2のドレイン
電極に接続し、ソース電極を高位側電源8に接続したF
ETN3と、ゲート電極をFETN2のゲート,ドレイ
ン電極及びFETP1のドレイン電極に接続し、ソース
電極を高位側電源8に接続したFETN1と、ゲート電
極をFETN3のゲート,ドレイン電極及びFETP2
のドレイン電極に接続し、ソース電極を高位側電源8に
且つドレイン電極を第1の出力端子に接続したFETN
4と、ソース電極を共通接続し、ゲート電極をそれぞれ
第1の負入力端子VI2と第1の正入力端子VI1に接
続したFETN5及びFETN6と、ゲート,ドレイン
電極をFETN1及びFETN5のドレイン電極に接続
し、ソース電極を低位側電源9に接続したFETP3
と、ゲート電極をFETN1,FETN5のドレイン電
極及びFETP3ゲート,ドレイン電極に接続し、ソー
ス電極を低位側電源9に接続するとともに、ドレイン電
極を第1の出力端子101及びFETN6のドレイン電
極に接続したFETP4と、一端をFETP1,P2の
ソース電極に接続し且つ他端を低位側電源9に接続した
第1の定電流源I11と、一端をFETN5,N6のソ
ース電極に接続し且つ他端を高位側電源8に接続した第
2の定電流源I12とで構成される。
極を共通接続し、ゲート電極をそれぞれ第2の正入力端
子VI3と第2の負入力端子VI4とに接続したFET
P5およびP6と、ゲート,ドレイン電極をFETP5
のドレイン電極に接続し、ソース電極を高位側電源8に
接続したFETN8と、ゲート,ドレイン電極をFET
P6のドレイン電極に接続し、ソース電極を高位側電源
8に接続したFETN9と、ゲート電極をFETN8の
ゲート,ドレイン電極及びFETP5のドレイン電極に
接続し、ソース電極を高位側電源8に接続したFETN
7と、ゲート電極をFETN9のゲート,ドレイン電極
及びFETP6のドレイン電極に且つソース電極を高位
側電源8に接続し、ドレイン電極を第2の出力端子10
2に接続したFETN10と、ソース電極を共通接続
し、ゲート電極がそれぞれ第2の負入力端子VI4と第
2の正入力端子VI3とに接続されたFETN11およ
びFETN12と、ゲート,ドレイン電極をFETN7
およびFETN11のドレイン電極に接続し、ソース電
極を低位側電源9に接続したFETP7と、ゲート電極
をFETN7,FETN11のドレイン電極及びFET
P7のゲート,ドレイン電極に且つソース電極を低位側
電源9に接続し、ドレイン電極を第2の出力端子102
及びFETN12のドレイン電極に接続したFETP8
と、一端をFETP5,P6のソース電極に接続し且つ
他端を低位側電源9に接続した第3の定電流源I13
と、一端をFETN11,N12のソース電極に接続し
且つ他端を高位側電源8に接続した第4の定電流源I1
4とで構成される。
形成する半導体素子としてMOSFETの例を取り上げ
たが、ベース電極,エミッタ電極およびコレクタ電極を
備えるバイポーラトランジスタにより形成しても良い
し、また高位側電源および低位側電源を入れ換えて構成
しても良い。さらに、液晶パネル駆動用の演算増幅器の
形成にあたっては、上述した差動型入力段回路2,3
と、前述した図2から図5の駆動段回路4,5とを組合
わせて形成することもできる。
パネル駆動用回路の1例を示す構成図である。図6に示
すように、液晶パネル駆動用回路40は、中位側電源電
位から高位側電源電位までのデジタル・アナログ変換を
行う正極側D/Aコンバータ41と、低位側電源電位か
ら中位側電源電位までのデジタル・アナログ変換を行う
負極側D/Aコンバータ42と、これらのD/Aコンバ
ータ41,42の変換出力を外部からの制御入力により
スイッチングするスイッチ手段43,44と、これらス
イッチ手段43,44で切替られた出力を正入力端子V
O1,VO3に入力し、演算増幅して出力のインピーダ
ンス変換を行って出力端子VO1,VO2に出力する上
述(図1)の演算増幅器1と、この演算増幅器1の出力
VO1VO2を外部からの制御入力によりスイッチング
して演算増幅器1の負入力端子VO2,VO4に供給す
るスイッチ手段45,46と、演算増幅器1の出力VO
1,VO2を外部からの制御入力によりスイッチングし
て出力端子OUT1,OUT2に供給するスイッチ手段
47,48とを有している。なお、これらのうち、D/
Aコンバータ41,42と、スイッチ手段43,44お
よびスイッチ手段47,48とは、前述した図8の従来
例と同様であるので、ここではその説明を省略する。
と、スイッチ手段45,46とを設けたことにあり、特
にスイッチ手段45は演算増幅器1の負入力端子VI2
と出力端子VO1,VO2に接続され且つ相補動作する
スイッチS,Sbで形成したことにあり、同様にスイッ
チ手段46は演算増幅器1の負入力端子VI4と出力端
子VO1,VO2に接続され且つ相補動作するスイッチ
S,Sbで形成したことにある。
まずスイッチ手段43〜48におけるスイッチSおよび
演算増幅器1内のスイッチS1,S2(図1参照)がO
N(S1b,S2bはOFF)の時、正極側D/Aコン
バータ41から出力されたアナログ信号と、負極側D/
Aコンバータ42から出力されたアナログ信号がそれぞ
れ演算増幅器1の正入力端子VI1,VI2に入力され
る。すなわち、正極側のアナログ信号は、図1中の演算
増幅器1における差動入力段回路2,駆動段回路4に入
力され、インピーダンス変換され、出力信号として出力
端子OUT1に出力される。一方、負極側のアナログ信
号は、図1中の演算増幅器1における差動入力段回路
3,駆動段回路5に入力されるので、インピーダンス変
換され、出力信号として出力端子OUT2に出力され
る。
イッチSbおよび演算増幅器1内のスイッチS1b,S
2b(図1参照)がON(S1,S2はOFF)の時、
正極側D/Aコンバータ41から出力されたアナログ信
号と、負極側D/Aコンバータ42から出力されたアナ
ログ信号がそれぞれ演算増幅器1の正入力端子VI1,
VI2に入力される。すなわち、正極側のアナログ信号
は、図1中の演算増幅器1における差動入力段回路2,
駆動段回路5に入力され、インピーダンス変換され、出
力信号として出力端子OUT2に出力される。一方、負
極側のアナログ信号は、図1中の演算増幅器1における
差動入力段回路3,駆動段回路4に入力され、インピー
ダンス変換され、出力信号として出力端子OUT1に出
力される。
回正極側または負極側のアナログ信号を出力端子OUT
1,OUT2に出力(パネルに対して書き込みを行う)
し、操作ラインが切り替われば、正極側のアナログ信号
を出力していた端子と、負極側アナログ信号を出力して
いた端子とを入れ替え、交流駆動を行う。
示すと、前述した図9の従来駆動と同様となる。
イッチ手段43〜48を使用することにより、出力端子
OUT1,OUT2における充放電は高位側電源から中
位側電源の間または中位側電源から低位側電源の間で行
われ、仮に高位側電源と中位側電源との電位差または中
位側電源と低位側電源との電位差をVDD/2(ボル
ト)、書き込み振幅をVpp、書き込み周波数をf(H
z)、液晶パネルの容量性負荷の値をCとすれば、1出
力あたりの消費電力Pは、つぎの式で表わすことができ
る。
と、従来の液晶パネル駆動回路を使用した場合と比べ
て、1/2の負荷消費電力にすることができる。しか
も、正極側書き込み時に使用する差動型入力段回路と負
極側書き込み時に使用する差動型入力段回路とが同一で
あるため、交流駆動を行う際に発生する液晶パネルの表
示ムラを従来通り極力抑制することができる。
晶パネル駆動回路40を複数個用いて形成するとができ
る。
個の液晶パネル駆動用回路を設けて形成される。
駆動用演算増幅器及びその演算増幅器を用いた液晶パネ
ル駆動回路は、演算増幅器の差動段出力を駆動段回路に
供給する経路をスイッチ手段により切換え、しかも出力
段FETを高位側電源,低位側電源の他に中位側電源を
用いて駆動することにより、負荷を充放電する場合に発
生する負荷電力を小さくでき、しかもパネル表示時の色
ムラを極力抑制できるという効果がある。
幅器の構成図である。
例を示す詳細図である。
例を示す詳細図である。
例を示す詳細図である。
一例を示す詳細図である。
した液晶パネル駆動用回路の構成図である。
す構成図である。
回路の一例を示す構成図である。
ミング図である。
Claims (13)
- 【請求項1】 第1の正入力端子,第1の負入力端子か
らなる差動入力端子と第1の出力端とを備え、低位側電
源および高位側電源の間に接続されて入力レンジを低位
側電源レベルから高位側電源レベルまでを確保する第1
の差動型入力段回路と、第2の正入力端子,第2の負入
力端子からなる差動入力端子と第2の出力端とを備え、
低位側電源および高位側電源の間に接続されて入力レン
ジを低位側電源レベルから高位側電源レベルまでを確保
する第2の差動型入力段回路と、前記低位側電源,前記
高位側電源間に接続され、第1の入力端と第3,第4の
出力端を備えた第1の駆動段回路と、前記低位側電源,
前記高位側電源間に接続され、第2の入力端と第5,第
6の出力端を備えた第2の駆動段回路と、第1の電極を
前記第1の駆動段回路の前記第3の出力端に且つ第2,
第3電極をそれぞれ前記高位側電源と第1の出力端子に
接続した第1の半導体素子と、第1の電極を前記第1の
駆動段回路の第4の出力端に且つ第2,第3の電極をそ
れぞれ、中位側電源と前記第1の出力端子に接続した第
2の半導体素子と、第1の電極を前記第2の駆動段回路
の第5の出力端に且つ第2,第3の電極をそれぞれ前記
中位側電源と第2の出力端子に接続した第3の半導体素
子と、第1の電極を前記第2の駆動段回路の第6の出力
端に且つ第2,第3電極をそれぞれ前記低位側電源と前
記第2の出力端子に接続した第4の半導体素子と、前記
第1の差動型入力段回路の前記第1の出力端と前記第1
の駆動段回路の前記第1の入力端および前記第2の駆動
段回路の前記第2の入力端とにそれぞれ接続され且つ相
反動作するるスイッチを備えた第1のスイッチ手段と、
前記第2の差動型入力段回路の前記第2の出力端と前記
第1の駆動段回路の前記第1の入力端および前記第2の
駆動段回路の前記第2の入力端とにそれぞれ接続され且
つ相反動作するるスイッチを備えた第2のスイッチ手段
とを有することを特徴とする演算増幅器。 - 【請求項2】 前記第1の駆動段回路は、第1の電極を
前記第1の入力端に接続し、第2の電極を前記低位側電
源に接続した第5の半導体素子と、第1,第3の電極を
前記第5の半導体素子の第3の電極に接続し、第2の電
極を前記高位側電源に接続した第6の半導体素子と、第
1の電極を前記第6の半導体素子の第1の電極に接続
し、第2の電極を前記高位側電源に接続した第7の半導
体素子と、第1,第3の電極を前記第3の出力端に接続
し、第2の電極を前記第7の半導体素子の第3の電極に
接続した第8の半導体素子と、第1の電極を前記第7の
半導体素子の第1の電極に且つ第2の電極を前記高位側
電源に接続し、第3の電極を前記第4の出力端に接続し
た第9の半導体素子と、前記第8の半導体素子の第3の
電極と前記低位側電源間および前記第4の出力端と前記
低位側電源間にそれぞれ接続した第1および第2の定電
流源とで構成し、 前記第2の駆動段回路は、第1の電極を前記第2の入力
端に接続し、第2の電極を前記低位側電源に接続した第
10の半導体素子と、第1,第3の電極を前記第10の
半導体素子の第3の電極に接続し、第2の電極を前記高
位側電源に接続した第11の半導体素子と、第1の電極
を前記第11の第1の電極に接続し、第2の電極を前記
高位側電源に接続した第12の半導体素子と、第1,第
3の電極を前記第12の半導体素子の第3の電極及び前
記第6の出力端に接続した第13の半導体素子と、第1
の電極を前記第12の半導体素子の第1の電極に且つ第
2の電極を前記高位側電源に接続し、第3の電極を前記
第5の出力端に接続した第14の半導体素子と、前記第
13の半導体素子の第2の電極と前記低位側電源間およ
び前記第14の半導体素子の第3の電極と前記低位側電
源間にそれぞれ接続した第3および第4の定電流源とで
構成した請求項1記載の演算増幅器。 - 【請求項3】 前記第1の駆動段回路は、第1の電極を
前記第1の入力端に接続し、第2の電極を前記低位側電
源に接続した第5の半導体素子と、第1,第3の電極を
前記第5の半導体素子の第3の電極に接続し、第2の電
極を前記低位側電源に接続した第6の半導体素子と、第
1の電極を前記第6の半導体素子の第1の電極に接続
し、第2の電極を前記低位側電源に接続し第7の半導体
素子と、第1,第3の電極を前記第7の半導体素子の第
3の電極及び前記第3の出力端に接続した第8の半導体
素子と、第1の電極を前記第7の半導体素子の第1の電
極に且つ第2の電極を前記低位側電源に接続し、第3の
電極を前記第4の出力端に接続した第9の半導体素子
と、前記高位側電源と前記第5の半導体素子の第3の電
極間,前記高位側電源と前記第8の半導体素子の第2の
電極間,および前記高位側電源と前記第4の出力端間に
それぞれ接続した第1乃至第3の定電流源とで構成し、 前記第2の駆動段回路は、第1の電極を前記第2の入力
端に接続し、第2の電極を前記低位側電源に接続した第
10の半導体素子と、第1,第3の電極を前記第10の
半導体素子の第3の電極に接続し、第2の電極を前記低
位側電源に接続した第11の半導体素子と、第1の電極
を前記第11の半導体素子の第1の電極に接続し、第2
の電極を前記低位側電源に接続した第12の半導体素子
と、第1,第3の電極を前記第6の出力端に接続し、第
2の電極を前記第12の半導体素子の第3電極に接続し
た第13の半導体素子と、第1の電極を前記第12の半
導体素子の第1の電極に且つ第2の電極を前記低位側電
源に接続し、第3の電極を前記第5の出力端に接続した
第14の半導体素子と、前記高位側電源と前記第10の
半導体素子の第3の電極間,前記高位側電源と前記第1
3の半導体素子の第3の電極間,および前記高位側電源
と前記第5の出力端間にそれぞれ接続した第4乃至第6
の定電流源とで構成した請求項1記載の液晶パネル駆動
用演算増幅器。 - 【請求項4】 前記第1の駆動段回路は、第1の電極を
第1の入力端に接続し、第2の電極を前記低位側電源に
接続した第5の半導体素子と、第1,第3の電極を前記
第5の半導体素子の第3の電極に接続し、第2の電極を
前記低位側電源に接続した第6の半導体素子と、第1の
電極を前記第6の半導体素子の第1の電極に接続し、第
2の電極を前記低位側電源に接続した第7の半導体素子
と、第1,第3の電極を前記第7の半導体素子の第3の
電極及び前記第3の出力端に接続した第8の半導体素子
と、第1の電極を前記第7の半導体素子の第1の電極に
且つ第2の電極を前記低位側電源に接続し、第3の電極
を前記第4の出力端に接続した第9の半導体素子と、前
記高位側電源と前記第5の半導体素子の第3の電極間,
前記高位側電源と前記第8の半導体素子の第2の電極
間,および前記高位側電源と前記第4の出力端間にそれ
ぞれ接続した第1乃至第3の定電流源とで構成し、 前記第2の駆動段回路は、第1の電極を前記第2の入力
端に接続し、第2の電極を前記低位側電源に接続した第
10の半導体素子と、第1,第3の電極を前記第10の
半導体素子の第3の電極に接続し、第2の電極を前記高
位側電源に接続した第11の半導体素子と、第1の電極
を前記第11の第1の電極に接続し、第2の電極を前記
高位側電源に接続した第12の半導体素子と、第1,第
3の電極を前記第12の半導体素子の第3の電極及び前
記第6の出力端に接続した第13の半導体素子と、第1
の電極を前記第12の半導体素子の第1の電極に且つ第
2の電極を前記高位側電源に接続し、第3の電極を前記
第5の出力端に接続した第14の半導体素子と、前記第
13の半導体素子の第2の電極と前記低位側電源間およ
び前記第5の出力端と前記低位側電源間にそれぞれ接続
した第4および第5の定電流源とで構成した請求項1記
載の演算増幅器。 - 【請求項5】 前記第1の駆動段回路は、第1の電極を
前記第1の入力端に接続し、第2の電極を前記低位側電
源に接続した第5の半導体素子と、第1,第3の電極を
前記第5の半導体素子の第3の電極に接続し、第2の電
極を前記高位側電源に接続した第6の半導体素子と、第
1の電極を前記第6の半導体素子の第1の電極に接続
し、第2の電極を前記高位側電源に接続した第7の半導
体素子と、第1,第3の電極を前記第3の出力端に接続
し、第2の電極を前記第7の半導体素子の第3の電極に
接続した第8の半導体素子と、第1の電極を前記第7の
半導体素子の第1の電極に且つ第2の電極を前記高位側
電源に接続し、第3の電極を前記第4の出力端に接続し
た第9の半導体素子と、前記第8の半導体素子の第3の
電極と前記低位側電源間および前記第4の出力端と前記
低位側電源間にそれぞれ接続した第1および第2の定電
流源とで構成し、 前記第2の駆動段回路は、第1の電極を前記第2の入力
端に接続し、第2の電極を前記低位側電源に接続した第
10の半導体素子と、第1,第3の電極を前記第10の
半導体素子の第3の電極に接続し、第2の電極を前記低
位側電源に接続した第11の半導体素子と、第1の電極
を前記第11の半導体素子の第1の電極に接続し、第2
の電極を前記低位側電源に接続した第12の半導体素子
と、第1,第3の電極を前記第6の出力端に接続し、第
2の電極を前記第12の半導体素子の第3電極に接続し
た第13の半導体素子と、第1の電極を前記第12の半
導体素子の第1の電極に且つ第2の電極を前記低位側電
源に接続し、第3の電極を前記第5の出力端に接続した
第14の半導体素子と、前記高位側電源と前記第10の
半導体素子の第3の電極間,前記高位側電源と前記第1
3の半導体素子の第3の電極間,および前記高位側電源
と前記第5の出力端間にそれぞれ接続した第3乃至第5
の定電流源とで構成した請求項1記載の演算増幅器。 - 【請求項6】 前記第1の差動型入力段回路は、それぞ
れ第1の電極を前記第1の正入力端子と前記第1の負入
力端子に接続し且つ第2の電極を共通接続した第1及び
第2の半導体素子と、第1,第3の電極を前記第1の半
導体素子の第3の電極に接続し、第2の電極を前記高位
側電源に接続した第3の半導体素子と、第1,第3の電
極を前記第2の半導体素子の第3の電極に接続し、第2
の電極を前記高位側電源に接続した第4の半導体素子
と、第1の電極を前記第3の半導体素子の第1の電極に
接続し、第2の電極を前記高位側電源に接続した第5の
半導体素子と、第1の電極を前記第4の半導体素子の第
1の電極に且つ第2の電極を前記高位側電源に接続し、
第3の電極を前記第1の出力端に接続した第6の半導体
素子と、前記第1,第2の半導体素子の第2の電極およ
び前記低位側電源間に接続した第7の定電流源と、それ
ぞれ第1の電極を前記第1の負入力端子と前記第1の正
入力端子に接続し、第2の電極を共通接続した第7及び
第8の半導体素子と、第1,第3の電極を前記第5及び
第7の半導体素子の第3の電極に接続し、第2の電極を
前記低位側電源に接続した第9の半導体素子と、第1の
電極を前記第9の半導体素子の第1の電極に且つ第2の
電極を前記低位側電源に接続し、第3の電極を前記第1
の出力端及び前記第8の半導体素子の第3の電極に接続
した第10の半導体素子と、前記高位側電源および前記
第7,第8の半導体素子の第2の電極間に接続した第8
の定電流源とで構成し、 前記第2の差動型入力段回路は、それぞれ第1の電極を
前記第2の正入力端子と第2の負入力端子に接続し、第
2の電極を共通接続した第11及び第12の半導体素子
と、第1,第3の電極を前記第11の半導体素子の第3
の電極に接続し、第2の電極を前記高位側電源に接続し
た第13の半導体素子と、第1,第3の電極を前記第1
2の半導体素子の第3の電極に接続し、第2の電極を前
記高位側電源に接続した第14の半導体素子と、第1の
電極を前記第13の半導体素子の第1の電極に接続し、
第2の電極を前記高位側電源に接続した第15の半導体
素子と、第1の電極を前記第14の半導体素子の第1の
電極に且つ第2の電極を前記高位側電源に接続し、第3
の電極を前記第2の出力端に接続した第16の半導体素
子と、前記第11,第12の半導体素子の第2の電極お
よび前記低位側電源間に接続した第9の定電流源と、そ
れぞれ第1の電極を前記第2の負入力端子と第2の正入
力端子に接続し、第2の電極を共通接続した第17及び
第18の半導体素子と、第1,第3の電極を前記第15
及び第17の半導体素子の第3電極に接続し、第2の電
極を前記低位側電源に接続した第19の半導体素子と、
第1の電極を前記第19の半導体素子の第1の電極に且
つ第2の電極を前記低位側電源に接続し、第3の電極を
前記第2の出力端及び前記第18の半導体素子の第3の
電極に接続した第20の半導体素子と、前記高位側電源
および前記第17,第18の半導体素子の第2の電極間
に接続した第10の定電流源とで構成した請求項1記載
の演算増幅器。 - 【請求項7】 前記演算増幅器は、請求項6記載の前記
第1,第2の差動型入力段回路と、請求項2乃至請求項
5のいずれか1つに記載の駆動段回路とで形成される演
算増幅器。 - 【請求項8】 請求項1乃至請求項7のいずれか1つに
記載の前記演算増幅器は、前記低位側電源と前記高位側
電源とを入れ替えて構成した演算増幅器。 - 【請求項9】 請求項1乃至請求項8のいずれか1つに
記載の前記演算増幅器は、前記半導体素子のそれぞれ
を、第1の電極がゲート電極、第2の電極がソース電
極、第3の電極がドレイン電極を備えるFETにより形
成した演算増幅器。 - 【請求項10】 請求項1乃至請求項8のいずれか1つ
に記載の演算増幅器は、前記半導体素子のそれぞれを、
第1の電極としてベース電極、第2の電極としてエミッ
タ電極、第3の電極としてコレクタ電極を備えるバイポ
ーラトランジスタにより形成した演算増幅器。 - 【請求項11】 中位側電源電位から高位側電源電位ま
でのデジタル・アナログ変換を行う正極側D/Aコンバ
ータと、低位側電源電位から中位側電源電位までのデジ
タル・アナログ変換を行う負極側D/Aコンバータと、
出力のインピーダンス変換を行うために、第1,第2の
正入力端子と第1,第2の負入力端子と第1,第2の演
算出力端子とを備えた演算増幅器と、前記正極側D/A
コンバータの出力を前記演算増幅器の第1および第2の
正入力端子にそれぞれ供給するための相反動作するスイ
ッチを備えた第1のスイッチ手段と、前記負極側D/A
コンバータの出力を前記演算増幅器の第1および第2の
正入力端子にそれぞれ供給するための相反動作するスイ
ッチを備えた第2のスイッチ手段と、前記演算増幅器の
第1,第2の演算出力端子にそれぞれ一端を接続し且つ
他端を共に前記演算増幅器の第1の負入力端子に接続し
た相反動作するスイッチを備えた第3のスイッチ手段
と、前記演算増幅器の第1,第2の演算出力端子にそれ
ぞれ一端を接続し且つ他端を共に前記演算増幅器の第2
の負入力端子に接続した相反動作するスイッチを備えた
第4のスイッチ手段と、前記第1の演算出力端子に共に
一端を接続し且つ他端をそれぞれ第1および第2のパネ
ル駆動出力端子に接続した相反動作をするスイッチを備
えた第5のスイッチ手段と、前記第2の演算出力端子に
共に一端を接続し且つ他端をそれぞれ前記第1および第
2のパネル駆動出力端子に接続した相反動作をするスイ
ッチを備えた第6のスイッチ手段とを有することを特徴
とする液晶パネル駆動用回路。 - 【請求項12】 前記液晶パネル駆動用回路は、複数個
を接続して用いる請求項11記載の液晶パネル駆動用回
路。 - 【請求項13】 前記液晶パネル駆動用回路は、請求項
1乃至請求項10のいずれか1つに記載の演算増幅器を
用いた請求項11記載の液晶パネル駆動用回路。
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