JP5080580B2 - システム、中継装置、および試験装置 - Google Patents

Description

本発明は、システム、中継装置、試験装置、およびデバイスの製造方法に関する。特に本発明は、アクセスを要求する要求側装置と、要求されたアクセスを処理する応答側装置と、当該要求側装置および応答側装置の間の通信を中継する中継装置とを備えるシステム、更には、被試験デバイスとの間で信号を授受する試験モジュールと、試験モジュールを制御する制御装置と、制御装置および試験モジュールの間の通信を制御する中継装置とを備える試験装置に関する。

例えばＩＣ、ＬＳＩ等の被試験デバイスを試験する試験装置などのシステムにおいて、試験モジュールを制御する制御装置は、例えば試験モジュールの記憶領域に記憶される設定値を変更するための書込アクセス、または、当該設定値を参照するための読出アクセスを試験モジュールに対して発行する。そして、試験モジュールは、制御装置からの書込アクセスまたは読出アクセスを受信して、記憶領域に記憶される設定値を変更し、または、当該設定値を含むデータをアクセス応答として制御装置に返信する。そして制御装置は、アクセス応答が検出された場合、又はアクセス応答に対するタイムアウトを検出した場合に、次のアクセスを発行する。
特開２００７−４７００８号公報

このようなシステムにおいて、制御装置が試験モジュールに対して読出アクセスを発行した後、アクセス応答を受信するまでの間、次のアクセスを発行しない方式をとることも考えられる。この方式では、制御装置が試験モジュールに対して読出アクセスを発行した後、試験モジュールからのアクセス応答を受信するまでの間は待ち時間となってしまう。特に、上記読出アクセスに対するアクセス応答を次に制御装置が発行するアクセスの内容に反映させる必要がない場合においても、上記待ち時間が生じてしまう。

そこで本発明は、上記の課題を解決することのできるシステム、中継装置、試験装置、およびデバイスの製造方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、アクセスを要求する要求側装置と、要求されたアクセスを処理する応答側装置と、要求側装置および応答側装置の間の通信を中継する中継装置とを備えるシステムであって、要求側装置は、複数のアクセスのそれぞれについて、アクセス対象の対象アドレスおよび当該アクセス対象に対して実行すべき内容を指示するアクセスコマンドを含むそれぞれのアクセス情報を格納したアクセス情報ブロックを生成するブロック生成部と、それぞれのアクセス情報を、生成したアクセス情報ブロックとして一括で中継装置へ転送するブロック転送部と、を有し、中継装置は、要求側装置からアクセス情報ブロックを受信するブロック受信部と、転送されたアクセス情報ブロックに含まれるそれぞれのアクセス情報に基づいて、対応するアクセスを、応答側装置から返信される応答データの受信を待つことなく、応答側装置に対して順次発行するアクセス発行部と、を有し、応答側装置は、中継装置からアクセス情報ブロックに含まれるそれぞれのアクセス情報に対応する各アクセスを受信するアクセス受信部と、受信したアクセスの対象アドレスに対応する記憶領域に対し、アクセスコマンドにより指定されたアクセス処理を実行するアクセス処理部と、を有するシステムを提供する。

本発明の第２の形態によると、被試験デバイスとの間で信号を授受する試験モジュールと、試験モジュールを制御する制御装置と、制御装置および試験モジュールの間の通信を制御する中継装置とを備え、被試験デバイスを試験する試験装置であって、制御装置は、試験モジュールが有する記憶領域に対する複数のアクセスのそれぞれについて、アクセス対象の対象アドレスおよび当該アクセス対象に対して実行すべき内容を指示するアクセスコマンドを含むそれぞれのアクセス情報を格納したアクセス情報ブロックを生成するブロック生成部と、それぞれのアクセス情報を、生成したアクセス情報ブロックとして一括で中継装置へ転送するブロック転送部と、を有し、中継装置は、制御装置からアクセス情報ブロックを受信するブロック受信部と、転送されたアクセス情報ブロックに含まれるそれぞれのアクセス情報に基づいて、対応するアクセスを、試験モジュールから返信される応答データの受信を待つことなく、試験モジュールに対して順次発行するアクセス発行部と、を有し、試験モジュールは、中継装置からアクセス情報ブロックに含まれるそれぞれのアクセス情報に対応する各アクセスを受信するアクセス受信部と、受信したアクセスの対象アドレスに対応する記憶領域に対し、アクセスコマンドにより指定されたアクセス処理を実行するアクセス処理部と、を有する試験装置を提供する。

本発明の第３の形態によると、アクセスを要求する要求側装置と、要求されたアクセスを処理する応答側装置との間の通信を中継する中継装置であって、複数のアクセスのそれぞれについて、アクセス対象の対象アドレスおよび当該アクセス対象に対して実行すべき内容を指示するアクセスコマンドを含むそれぞれのアクセス情報を格納したアクセス情報ブロックを要求側装置から受信するブロック受信部と、一括して転送されたアクセス情報ブロックに含まれるそれぞれのアクセス情報に基づいて、対応するアクセスを、応答側装置から返信される応答データの受信を待つことなく、応答側装置に対して順次発行するアクセス発行部と、を備える中継装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を被試験デバイス５００と共に示す。 制御装置１００の構成の一例を示す。 中継装置２００の構成の一例を示す。 試験モジュール３００を代表して試験モジュール３００−１の構成の一例を示す。 制御装置１００のブロック転送部１２０から中継装置２００のブロック受信部２１０へ転送されるアクセス情報ブロック２０の一例を示す。 図５に示すアクセス情報ブロック２０が転送された場合のアクセス処理のタイミングチャートを示す。

符号の説明

１０ 試験装置
２０ アクセス情報ブロック
２１、２２、２３、２４ アクセス情報
３１、３４ 書込アクセス
３２、３３ 読出アクセス
４２、４３ 応答データ
５１、５１−１、５１−Ｘ アクセス
５２ 応答データ
５２−１ 応答データ
５２−Ｎ 応答データ
６０ 読出アクセス
７１−１、７１−Ｎ 試験信号
７２−１、７２−Ｎ 応答信号
８０ 応答情報ブロック
１００ 制御装置
１１０ ブロック生成部
１２０ ブロック転送部
１３０ 応答データ要求部
１４０ 応答データ受信部
１５０ 制御処理部
２００ 中継装置
２１０ ブロック受信部
２２０ アクセス発行部
２３０ 応答データ記憶部
３００、３００−１、３００−Ｎ、３００−Ｘ、３００−Ｙ 試験モジュール
３１０−１ アクセス受信部
３２０−１ アクセス処理部
３３０−１ タイミング発生部
３４０−１ パターン発生部
３５０−１ 波形成形部
３６０−１ 判定部
３７０−１ 応答データ送信部
３３２−１ 記憶部
３４２−１ 記憶部
３５２−１ 記憶部
３６２−１ 記憶部
５００ 被試験デバイス

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験デバイス５００と共に示す。試験装置１０は、例えばＩＣ、ＬＳＩあるいはメモリデバイス等の被試験デバイス５００を試験するための装置である。試験装置１０は、制御装置１００と、中継装置２００と、試験モジュール３００（例えば、３００−１〜３００−Ｎ（Ｎは正の整数））とを備える。制御装置１００は、試験モジュール３００を制御する。中継装置２００は、制御装置１００および試験モジュール３００の間の通信を制御する。試験モジュール３００は、被試験デバイス５００との間で信号を授受する。

図２は、制御装置１００の構成の一例を示す。制御装置１００は、ブロック生成部１１０、ブロック転送部１２０、応答データ要求部１３０、応答データ受信部１４０、および制御処理部１５０を有する。制御装置１００は、例えばＧｂｉｔイーサネット（登録商標）等の高速通信線により中継装置２００を介して試験モジュール３００の各々と接続されている。制御装置１００は、例えば試験モジュール３００を一括で、またはそのうちの少なくとも一つを個別に制御する。

制御処理部１５０は、例えば、試験装置１０の使用者による操作入力に基づいて指示された試験プログラムを実行する。制御処理部１５０が実行する試験プログラムは、例えば、試験モジュール３００が有する記憶領域に対して機能・動作を設定するためのデータを書き込む書込アクセス、および、試験モジュール３００が有する記憶領域に書き込まれた設定データ、試験結果、および、診断結果等のデータを読み出すための読出アクセスを含む各種アクセスを試験モジュール３００に対して送信するためのプログラムであってもよい。制御処理部１５０は、上記試験プログラムを実行して、制御装置１００のブロック生成部１１０、応答データ要求部１３０、および応答データ受信部１４０を制御する。なお、制御処理部１５０は、制御装置１００と別個に配されてもよい。

ブロック生成部１１０は、制御処理部１５０からの指示コマンドに基づいて、例えば上記各種アクセスのそれぞれに対応するアクセス情報を格納したアクセス情報ブロック２０を生成する。ここで、上記アクセス情報は、例えばアクセス対象の対象アドレスおよび当該アクセス対象に対して実行すべき内容を指示するアクセスコマンドを含む。具体的には、書込アクセスに対応するアクセス情報は、例えば書込コマンド、書込対象アドレス、および書込データを含んでもよい。また、読出アクセスに対応するアクセス情報は、例えば読出コマンド、および読出対象アドレスを含んでもよい。ブロック転送部１２０は、ブロック生成部１１０が生成したアクセス情報ブロック２０を中継装置２００へ転送する。なお、応答データ要求部１３０、応答データ受信部１４０についは後段にて詳述する。

図３は、中継装置２００の構成の一例を示す。中継装置２００は、制御装置１００と試験モジュール３００の各々との間の通信を制御する装置である。中継装置２００は、ブロック受信部２１０、アクセス発行部２２０、および応答データ記憶部２３０を有する。この中継装置２００は、例えば制御装置１００に配されるＰＣＩバスに挿入される拡張ボードであってもよい。

ブロック受信部２１０は、制御装置１００のブロック転送部１２０により転送されるアクセス情報ブロック２０を受信する。アクセス発行部２２０は、受信したアクセス情報ブロック２０に含まれるそれぞれのアクセス情報を読み出して、当該アクセス情報毎に対応するアクセス５１を試験モジュール３００に対して順次発行する。このとき、アクセス発行部２２０は、アクセス情報ブロック２０から読み出したアクセス情報に対応するアクセス５１を試験モジュール３００−１から試験モジュール３００−Ｎに対してブロードキャストしてよい。これに代えて、アクセス発行部２２０は、アクセス情報ブロック２０から読み出したアクセス情報に含まれる対象アドレスに基づいて、当該対象アドレスに対応する記憶領域を有する試験モジュール３００−Ｘを検出して、当該試験モジュール３００−Ｘに対して、読み出したアクセス情報に対応するアクセス５１−Ｘを試験モジュール３００−Ｘに対して発行してもよい。なお、応答データ記憶部２３０についは後段にて詳述する。

図４は、試験モジュール３００を代表して試験モジュール３００−１の構成の一例を示す。試験モジュール３００−１は、互いにリング状に接続されたアクセス受信部３１０−１、アクセス処理部３２０−１、タイミング発生部３３０−１、パターン発生部３４０−１、波形成形部３５０−１、判定部３６０−１、および応答データ送信部３７０−１を有する。試験モジュール３００−１は、被試験デバイス５００に対して試験信号７１−１を供給し、被試験デバイス５００からの応答信号７２−１を受け取る。

試験モジュール３００−１は、タイミング発生部３３０−１、パターン発生部３４０−１、波形成形部３５０−１、および判定部３６０−１のそれぞれに対応した記憶部３３２−１、記憶部３４２−１、記憶部３５２−１、および記憶部３６２−１を有する。これら記憶部３３２−１、記憶部３４２−１、記憶部３５２−１、および記憶部３６２−１は、試験モジュール３００−１の記憶領域を形成する。これら記憶部３３２−１、記憶部３４２−１、記憶部３５２−１、および記憶部３６２−１は、例えば単一のアドレス空間にマッピングされたメモリおよび／又はレジスタであってもよい。

アクセス受信部３１０−１は、中継装置２００のアクセス発行部２２０が発行するアクセス５１−１を受信してアクセス処理部３２０−１に転送する。アクセス処理部３２０−１は、アクセス受信部３１０−１が受信したアクセス５１−１の対象アドレスに対応する記憶領域が、タイミング発生部３３０−１の記憶部３３２−１、パターン発生部３４０−１の記憶部３４２−１、波形成形部３５０−１の記憶部３５２−１、および判定部３６０−１の記憶部３６２−１の何れに存在するかを検出する。そして、対応する記憶領域に対して、アクセス５１−１により指定された処理を実施する。

より具体的には、例えばアクセス５１−１が波形成形部３５０−１内の記憶部３５２−１に対する書込アクセスである場合、アクセス処理部３２０−１は、当該記憶部３５２−１内の書込対象アドレスに対応する記憶領域に対してアクセス５１−１を転送することにより、当該記憶領域に対して、書込データを書き込む。なお、この場合、アクセス５１−１は、タイミング発生部３３０−１、パターン発生部３４０−１を経て、波形成形部３５０−１へ転送されてもよい。

また、例えばアクセス５１−１が判定部３６０−１内の記憶部３６２−１に対する読出アクセスである場合、アクセス処理部３２０−１は、当該記憶部３６２−１内の読出対象アドレスに対応する記憶領域に対してアクセス５１−１を転送することにより、当該記憶領域に書き込まれたデータ（以下、「応答データ５２−１」と称する）を読み出す。なお、この場合、アクセス５１−１は、タイミング発生部３３０−１、パターン発生部３４０−１、波形成形部３５０−１を経て、判定部３６０−１へ転送されてもよい。

記憶部３６２−１から読み出された応答データ５２−１は、アクセス処理部３２０−１に転送される。なお、応答データ５２−１は、アクセス処理部３２０−１に直接転送されてもよい。また、これに代えて、応答データ５２−１は、アクセス５１−１がアクセス処理部３２０−１から判定部３６０−１まで転送された経路の上流側に向かってアクセス処理部３２０−１へ転送されてもよい。アクセス処理部３２０−１は、転送された応答データ５２−１を応答データ送信部３７０−１に送る。応答データ送信部３７０−１は、アクセス処理部３２０−１から送られた応答データ５２−１を中継装置２００の応答データ記憶部２３０へと返信する。

タイミング発生部３３０−１は、試験パターンおよび期待値を出力する周期を示す周期信号、試験信号７１−１を被試験デバイス５００へ供給すべきタイミングを示すタイミング信号、および、被試験デバイス５００からの応答信号７２−１をサンプリングすべきタイミングを示すタイミング信号を発生する。タイミング発生部３３０−１は、例えば外部から与えられる基準クロックとパターン発生部３４０−１からのタイミングセット信号により指定されたタイミングに基づいて、周期信号をパターン発生部３４０−１へ、試験信号７１−１を供給すべきタイミングを示すタイミング信号を波形成形部３５０−１へ、応答信号をサンプリングすべきタイミングを示すタイミング信号を判定部３６０−１へそれぞれ出力する。

パターン発生部３４０−１は、試験装置１０の使用者により指定された試験パターンデータのシーケンスを実行することにより、被試験デバイス５００に供給する試験信号７１−１および応答信号７２−１の期待値を生成する。この試験プログラムは、予め制御装置１００によりパターン記憶部３４２−１へ格納されてもよい。パターン発生部３４０−１は、タイミング発生部３３０−１からの周期信号の周期に基づいて、生成した試験パターンを波形成形部３５０−１へ、期待値を判定部３６０−１へそれぞれ出力する。

波形成形部３５０−１は、パターン発生部３４０−１から送られる試験パターン、および、タイミング発生部３３０−１から送られる試験信号７１−１を供給するためのタイミング信号を受け取る。波形成形部３５０−１は、受け取った上記試験パターンおよび上記タイミング信号に基づいて試験信号７１−１を生成して被試験デバイス５００に供給する。

判定部３６０−１は、例えば、被試験デバイス５００からの応答信号７２−１を、上記期待値と比較する。そして、判定部３６０−１は、応答信号７２−１と上記期待値とを比較した結果が一致または不一致であったことを示すフェイル情報を記憶部３６２−１に記憶してもよい。

中継装置２００の応答データ記憶部２３０は、上記読出アクセスであるアクセス５１−１に応じて試験モジュール３００の応答データ送信部３７０−１から返信された応答データ５２−１を記憶する。制御装置１００の応答データ要求部１３０は、制御処理部１５０からの指示コマンドに基づいて、応答データ記憶部２３０に記憶された応答データ５２−１を制御装置１００の応答データ受信部１４０に対して送信することを応答データ記憶部２３０に対して要求する。応答データ受信部１４０は、応答データ要求部１３０からの要求に応じて応答データ記憶部２３０から送信された応答データ５２−１を受信する。なお、応答データ要求部１３０は、応答データ記憶部２３０に対して読出アクセスを発行することにより、応答データ記憶部２３０に記憶された応答データ５２−１を応答データ受信部１４０に対して送信することを応答データ記憶部２３０に対して要求してもよい。

また、応答データ記憶部２３０は、応答データ送信部３７０−１から複数の応答データ５２−１が順次返信された場合、それら複数の応答データ５２−１を順次格納してもよい。応答データ要求部１３０は、応答データ記憶部２３０に記憶された複数の応答データ５２−１を、応答情報ブロック８０として一括してＤＭＡ転送により応答データ受信部１４０へと転送することを中継装置２００に対して要求する。中継装置２００は、応答データ要求部１３０からの要求に応じて、応答データ記憶部２３０に記憶された複数の応答データ５２−１を、応答情報ブロック８０として一括してＤＭＡ転送により応答データ受信部１４０へ転送する。

このように、本実施形態の試験装置１０では、複数のアクセス情報をアクセス情報ブロックとして一括で制御装置１００から中継装置２００へ送信することができる。また、試験モジュール３００から順次返信される複数の応答データを一括で中継装置２００から制御装置１００へ送信することができる。これにより、中継装置２００が試験モジュール３００に対して読出アクセスを発行してからアクセス応答（応答データ）を受信するまでの間でも、中継装置２００は、試験モジュール３００に対して次のアクセスを発行することができる。したがって、中継装置２００が試験モジュール３００に対して読出アクセスを発行してから試験モジュール３００からのアクセス応答を受信するまでの間に待ち時間が生じない。

以下に、本実施形態の試験装置１０の制御装置１００、中継装置２００、および試験モジュール３００−１におけるアクセス処理の一例を示す。図５は、制御装置１００のブロック転送部１２０から中継装置２００のブロック受信部２１０へ転送されるアクセス情報ブロック２０の一例を示す。また、図６は、図５に示すアクセス情報ブロック２０が転送された場合のアクセス処理のタイミングチャートを示す。

図５に一例として示すアクセス情報ブロック２０は、複数のアクセス情報２１、２２、２３、２４を格納する。ここで、アクセス情報２１は、試験モジュール３００−１の判定部３６０−１をアクセス対象とする書込アクセスに対応する情報である。この場合、アクセス情報２１は、例えば判定部３６０−１の記憶部３６２−１内のアクセス対象となる対象アドレスを示す４バイトのデータ、および、当該記憶領域に対して書き込むべき内容を示す４バイトのデータ（ＤＡＴＡ１）を含んでもよい。アクセス情報２２は、試験モジュール３００−１の波形成形部３５０−１をアクセス対象とする読出アクセスに対応する情報である。この場合、アクセス情報２２は、例えば波形成形部３５０−１の記憶部３５２−１内のアクセス対象となる対象アドレスを示す４バイトのデータを含んでもよい。

アクセス情報２３は、試験モジュール３００−１のパターン発生部３４０−１をアクセス対象とする読出アクセスに対応する情報である。この場合、アクセス情報２３は、例えばパターン発生部３４０−１の記憶部３４２−１内のアクセス対象となる対象アドレスを示す４バイトのデータを含んでもよい。アクセス情報２４は、試験モジュール３００−１のタイミング発生部３３０−１をアクセス対象とする書込アクセスに対応する情報である。この場合、アクセス情報２４は、例えばタイミング発生部３３０−１の記憶部３３２−１内のアクセス対象となる対象アドレスを示す４バイトのデータ、および、当該記憶領域に対して書き込むべき内容を示す４バイトのデータ（ＤＡＴＡ２）を含んでもよい。

複数のアクセス情報２１、２２、２３、２４を含むアクセス情報ブロック２０が制御装置１００のブロック転送部１２０から中継装置２００のブロック受信部２１０へ転送されると、中継装置２００のアクセス発行部２２０は、アクセス情報ブロック２０に含まれるそれぞれのアクセス情報２１、２２、２３、２４を順次読み出す。そして、アクセス発行部２２０は、アクセス情報ブロック２０から読み出したアクセス情報２１に対応する書込アクセス３１を、試験モジュール３００−１の判定部３６０−１に対して発行する。これにより、判定部３６０−１の記憶部３６２−１内のアクセス対象の記憶領域には上記データ（ＤＡＴＡ１）が書き込まれる。

また、アクセス発行部２２０は、アクセス情報ブロック２０から読み出したアクセス情報２２に対応する読出アクセス３２を、試験モジュール３００−１の波形成形部３５０−１に対して発行する。これにより、波形成形部３５０−１の記憶部３５２−１内のアクセス対象の記憶領域に書き込まれたデータが読み出される。

さらに、アクセス発行部２２０は、アクセス情報ブロック２０から読み出したアクセス情報２３に対応する読出アクセス３３を、試験モジュール３００−１のパターン発生部３４０−１に対して発行する。これにより、パターン発生部３４０−１の記憶部３４２−１内のアクセス対象の記憶領域に書き込まれたデータが読み出される。

さらに、アクセス発行部２２０は、アクセス情報ブロック２０から読み出したアクセス情報２４に対応する書込アクセス３４を、試験モジュール３００−１のタイミング発生部３３０−１に対して発行する。これにより、タイミング発生部３３０−１の記憶部３３２−１内のアクセス対象の記憶領域には上記データ（ＤＡＴＡ２）が書き込まれる。

読出アクセス３２に応じて記憶部３５２−１の上記記憶領域から読み出されたデータである応答データ４２、および、読出アクセス３３に応じて記憶部３４２−１の上記記憶領域から読み出されたデータである応答データ４３は、上記応答データ５２−１と同様に、アクセス処理部３２０−１により応答データ送信部３７０−１に転送される。そして、応答データ４２および応答データ４３は、応答データ送信部３７０−１により中継装置２００の応答データ記憶部２３０へと返信される。応答データ記憶部２３０は、応答データ送信部３７０−１により返信された応答データ４２および応答データ４３を応答情報ブロック８０として記憶する。

応答データ記憶部２３０は、応答データ要求部１３０からの要求に応じて、応答データ記憶部２３０に記憶された応答情報ブロック８０を、ＤＭＡ転送により応答データ受信部１４０へ転送する。これにより、使用者は、波形成形部３５０−１の記憶部３５２−１内の上記記憶領域に書き込まれたデータ（応答データ４２）、並びに、パターン発生部３４０−１の記憶部３４２−１内の上記記憶領域に書き込まれたデータ（応答データ４３）を読み出すことができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

また、本実施形態の試験装置１０は、アクセスを要求する要求側装置と、要求されたアクセスを処理する応答側装置と、要求側装置および応答側装置の間の通信を中継する中継装置とを備えるシステムの一例である。試験装置１０の制御装置１００は、上記システムにおける要求側装置の一例であり、試験装置１０の中継装置２００は、上記システムにおける中継装置の一例であり、試験装置１０の試験モジュール３００は、上記システムにおける応答側装置の一例である。

また、中継装置は、要求側装置および応答側装置とネットワークで接続される独立した装置であってもよい。また、本発明に係る要求側装置および応答側装置は、試験装置１０内に用いられる形態に限られず、アクセスを要求する各種の要求側装置、および、要求されたアクセスを処理する応答側装置として実現可能である。

Claims (8)

1. アクセスを要求する要求側装置と、要求されたアクセスを処理する応答側装置と、前記要求側装置および前記応答側装置の間の通信を中継する中継装置とを備えるシステムであって、
   前記要求側装置は、
   複数のアクセスのそれぞれについて、アクセス対象の対象アドレスおよび当該アクセス対象に対して実行すべき内容を指示するアクセスコマンドを含むそれぞれのアクセス情報を格納したアクセス情報ブロックを生成するブロック生成部と、
   それぞれのアクセス情報を、生成した前記アクセス情報ブロックとして一括で前記中継装置へ転送するブロック転送部と、
   を有し、
   前記中継装置は、
   前記要求側装置から前記アクセス情報ブロックを受信するブロック受信部と、
   転送された前記アクセス情報ブロックに含まれるそれぞれのアクセス情報に基づいて、対応するアクセスを、前記応答側装置から返信される応答データの受信を待つことなく、前記応答側装置に対して順次発行するアクセス発行部と、
   を有し、
   前記応答側装置は、
   前記中継装置から前記アクセス情報ブロックに含まれるそれぞれのアクセス情報に対応する各アクセスを受信するアクセス受信部と、
   受信した前記アクセスの対象アドレスに対応する記憶領域に対し、前記アクセスコマンドにより指定されたアクセス処理を実行するアクセス処理部と、
   を有するシステム。
2. 前記アクセス処理部は、対象アドレスに対応する前記記憶領域からデータを読み出すことを指示する読出アクセスを受けたことに応じて、当該対象アドレスに対応する前記記憶領域からデータを読み出し、
   前記応答側装置は、前記読出アクセスに応じて読み出されたデータを前記中継装置へと返信する応答データ送信部を更に有し、
   前記中継装置は、前記読出アクセスに応じて前記応答側装置から返信された応答データを記憶する応答データ記憶部を更に有し、
   前記要求側装置は、
   前記応答データ記憶部に記憶された応答データを前記要求側装置に対して送信することを前記中継装置に対して要求する応答データ要求部と、
   前記応答データ要求部からの要求に応じて前記中継装置から送信された応答データを受信する応答データ受信部と
   を有する請求項１に記載のシステム。
3. 前記ブロック転送部は、前記アクセス情報ブロックをＤＭＡ転送により前記中継装置へと転送し、
   前記応答データ要求部は、前記応答データ記憶部に記憶された応答データをＤＭＡ転送により前記要求側装置へと転送することを前記中継装置に対して要求し、
   前記中継装置は、前記応答データ要求部からの要求に応じて、前記応答データ記憶部に記憶された少なくとも１つの応答データを、ＤＭＡ転送により前記要求側装置へ転送する
   請求項２に記載のシステム。
4. 前記応答データ要求部は、前記応答データ記憶部に対して読出アクセスを発行し、
   前記応答データ受信部は、前記読出アクセスに応じて前記応答データ記憶部から読み出された応答データを受信する請求項２または３に記載のシステム。
5. 対象アドレスが互いに異なる前記記憶領域をそれぞれ有する複数の前記応答側装置を備え、
   前記アクセス発行部は、転送された前記アクセス情報ブロックに含まれるそれぞれのアクセス情報に基づいて、対応するアクセスを前記複数の応答側装置にブロードキャストし、
   それぞれの前記応答側装置の前記アクセス処理部は、受信した前記アクセスの対象アドレスに対応する前記記憶領域を当該応答側装置が有する場合に、当該記憶領域に対し、前記アクセスコマンドにより指定されたアクセス処理を実行する
   請求項２から４のいずれか１項に記載のシステム。
6. 被試験デバイスとの間で信号を授受する試験モジュールと、前記試験モジュールを制御する制御装置と、前記制御装置および前記試験モジュールの間の通信を制御する中継装置とを備え、前記被試験デバイスを試験する試験装置であって、
   前記制御装置は、
   前記試験モジュールが有する記憶領域に対する複数のアクセスのそれぞれについて、アクセス対象の対象アドレスおよび当該アクセス対象に対して実行すべき内容を指示するアクセスコマンドを含むそれぞれのアクセス情報を格納したアクセス情報ブロックを生成するブロック生成部と、
   それぞれのアクセス情報を、生成した前記アクセス情報ブロックとして一括で前記中継装置へ転送するブロック転送部と、
   を有し、
   前記中継装置は、
   前記制御装置から前記アクセス情報ブロックを受信するブロック受信部と、
   転送された前記アクセス情報ブロックに含まれるそれぞれのアクセス情報に基づいて、対応するアクセスを、前記試験モジュールから返信される応答データの受信を待つことなく、前記試験モジュールに対して順次発行するアクセス発行部と、
   を有し、
   前記試験モジュールは、
   前記中継装置から前記アクセス情報ブロックに含まれるそれぞれのアクセス情報に対応する各アクセスを受信するアクセス受信部と、
   受信した前記アクセスの対象アドレスに対応する記憶領域に対し、前記アクセスコマンドにより指定されたアクセス処理を実行するアクセス処理部と、
   を有する試験装置。
7. アクセスを要求する要求側装置と、要求されたアクセスを処理する応答側装置との間の通信を中継する中継装置であって、
   複数のアクセスのそれぞれについて、アクセス対象の対象アドレスおよび当該アクセス対象に対して実行すべき内容を指示するアクセスコマンドを含むそれぞれのアクセス情報を格納したアクセス情報ブロックを前記要求側装置から受信するブロック受信部と、
   一括して転送された前記アクセス情報ブロックに含まれるそれぞれのアクセス情報に基づいて、対応するアクセスを、前記応答側装置から返信される応答データの受信を待つことなく、前記応答側装置に対して順次発行するアクセス発行部と、
   を備える中継装置。
8. 前記アクセス発行部が、対象アドレスに対応する記憶領域からデータを読み出すことを指示する読出アクセスを発行したことに応じて、対象アドレスに対応する記憶領域から読み出され、前記応答側装置から返信された応答データを記憶する応答データ記憶部を更に有し、
   前記応答データ記憶部に記憶された応答データを前記要求側装置に対して送信する要求を前記要求側装置から受けたことに応じて、当該応答データを前記要求側装置に対して送信する
   請求項７に記載の中継装置。

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