JP2725615B2 - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JP2725615B2 JP2725615B2 JP6267645A JP26764594A JP2725615B2 JP 2725615 B2 JP2725615 B2 JP 2725615B2 JP 6267645 A JP6267645 A JP 6267645A JP 26764594 A JP26764594 A JP 26764594A JP 2725615 B2 JP2725615 B2 JP 2725615B2
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- integrated circuit
- circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造に
利用する。特に、チップまたはウェハの状態で集積回路
の動作を評価するための集積回路試験装置に関する。
利用する。特に、チップまたはウェハの状態で集積回路
の動作を評価するための集積回路試験装置に関する。
【０００２】
【従来の技術】半導体チップやウェハ上の集積回路を評
価するための集積回路試験装置として従来から、必要と
されるチップ数および入出力数分の電源、クロック、ア
ドレスおよび入力データを被測定チップまたはウェハに
供給し、そのチップまたはウェハの出力を判定回路によ
り判定するＬＳＩテスタが知られている。以下では、Ｌ
ＳＩテスタの一例として記憶素子を測定するメモリ・テ
スタを例に説明する。
価するための集積回路試験装置として従来から、必要と
されるチップ数および入出力数分の電源、クロック、ア
ドレスおよび入力データを被測定チップまたはウェハに
供給し、そのチップまたはウェハの出力を判定回路によ
り判定するＬＳＩテスタが知られている。以下では、Ｌ
ＳＩテスタの一例として記憶素子を測定するメモリ・テ
スタを例に説明する。
【０００３】図５は従来のメモリ・テスタによる測定例
を示す。従来のメモリ・テスタはメモリ・テスタ本体５
１とメモリ・テスタ測定ステーション５２とを備え、メ
モリ・テスタ測定ステーション５２には測定ボード５３
が設けられる。被測定メモリ５４は測定ボード５３上の
ソケットに差し込まれて測定される。
を示す。従来のメモリ・テスタはメモリ・テスタ本体５
１とメモリ・テスタ測定ステーション５２とを備え、メ
モリ・テスタ測定ステーション５２には測定ボード５３
が設けられる。被測定メモリ５４は測定ボード５３上の
ソケットに差し込まれて測定される。
【０００４】図６はメモリ・テスタの測定系のブロック
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、
【０００５】
【外１】 および
【０００６】
【外２】 として高精度かつ高速のクロックを信号線６４、６５を
介して被測定メモリ６３に供給し、信号線６６を介して
試験データを供給する。ドライバ・コンパレータ６２は
また、被測定メモリ６３から信号線６６に出力されたデ
ータを高精度に判定する。
介して被測定メモリ６３に供給し、信号線６６を介して
試験データを供給する。ドライバ・コンパレータ６２は
また、被測定メモリ６３から信号線６６に出力されたデ
ータを高精度に判定する。
【０００７】ＬＳＩテスタに関する公知技術例として
は、 特開昭６２−２４３３３５号公報 特開平２−５６９４７号公報 特開平２−２３９６４１号公報 にそれぞれ開示されたものがある。また、このような測
定のために、被測定チップまたはウェハに試験用の回路
を設けたものも公知である。
は、 特開昭６２−２４３３３５号公報 特開平２−５６９４７号公報 特開平２−２３９６４１号公報 にそれぞれ開示されたものがある。また、このような測
定のために、被測定チップまたはウェハに試験用の回路
を設けたものも公知である。
【０００８】
【発明が解決しようとする課題】しかし、従来のＬＳＩ
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック、アドレス、データその他を高精度か
つ高速に供給および測定する必要があるため、装置が高
額になるという課題があった。例えば、入出力が８ビッ
トの１６Ｍ−ＤＲＡＭを１００ＭＨｚで１６個並列測定
することのできるメモリ・テスタの価格は、現在のとこ
ろ２億円にもなる。
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック、アドレス、データその他を高精度か
つ高速に供給および測定する必要があるため、装置が高
額になるという課題があった。例えば、入出力が８ビッ
トの１６Ｍ−ＤＲＡＭを１００ＭＨｚで１６個並列測定
することのできるメモリ・テスタの価格は、現在のとこ
ろ２億円にもなる。
【０００９】本発明は、このような課題を解決し、チッ
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の集積回路試験装
置は、基板（チップまたはウェハ）上に形成された被測
定集積回路にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定する試験手段を備えた
集積回路試験装置において、被測定集積回路に接触材を
介して電気的に接触可能な半導体チップまたはウェハを
備え、この半導体チップまたはウェハに試験手段の少な
くとも一部が形成されたことを特徴とする。以下の説明
では、半導体としてシリコンを用いた技術を想定し、試
験手段の少なくとも一部が形成された半導体チップまた
はウェハを「シリコン・テスタ」という。
置は、基板（チップまたはウェハ）上に形成された被測
定集積回路にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定する試験手段を備えた
集積回路試験装置において、被測定集積回路に接触材を
介して電気的に接触可能な半導体チップまたはウェハを
備え、この半導体チップまたはウェハに試験手段の少な
くとも一部が形成されたことを特徴とする。以下の説明
では、半導体としてシリコンを用いた技術を想定し、試
験手段の少なくとも一部が形成された半導体チップまた
はウェハを「シリコン・テスタ」という。
【００１１】このシリコン・テスタには、被測定集積回
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段、試験手段の他の部分（図５に示したメモ
リ・テスタ本体に相当、以下「ＬＳＩテスタ」とい
う。）から供給されるクロック周波数をｐ倍（ｐは２以
上の整数）にするｐ倍速制御回路、このｐ倍速制御回路
によるｐ倍速動作時の第２サイクル以降に試験手段の他
の部分からは供給されることのないテスト・パターンを
発生する手段、定格を超える過電流が流れる回路に対し
て電流供給を停止する手段、被測定集積回路のパッドに
対応して設けられた一以上のパッドおよびこのパッドに
ＬＳＩテスタからの直流信号を供給して位置を確認する
手段、自己診断手段、被測定集積回路の測定結果が不良
の場合にその内容を保持する手段、被測定集積回路の複
数のチップを並列に測定するときにＬＳＩテスタから供
給されるクロック周波数を低速化することにより、また
は被測定集積回路を複数のブロックに分割してそれらの
ブロックを順次選択することにより電流を制御する手
段、被測定集積回路の測定結果を判定する手段、被測定
集積回路との間のバイパスコンデンサとしてのオンチッ
プコンデンサなどを設けることができる。
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段、試験手段の他の部分（図５に示したメモ
リ・テスタ本体に相当、以下「ＬＳＩテスタ」とい
う。）から供給されるクロック周波数をｐ倍（ｐは２以
上の整数）にするｐ倍速制御回路、このｐ倍速制御回路
によるｐ倍速動作時の第２サイクル以降に試験手段の他
の部分からは供給されることのないテスト・パターンを
発生する手段、定格を超える過電流が流れる回路に対し
て電流供給を停止する手段、被測定集積回路のパッドに
対応して設けられた一以上のパッドおよびこのパッドに
ＬＳＩテスタからの直流信号を供給して位置を確認する
手段、自己診断手段、被測定集積回路の測定結果が不良
の場合にその内容を保持する手段、被測定集積回路の複
数のチップを並列に測定するときにＬＳＩテスタから供
給されるクロック周波数を低速化することにより、また
は被測定集積回路を複数のブロックに分割してそれらの
ブロックを順次選択することにより電流を制御する手
段、被測定集積回路の測定結果を判定する手段、被測定
集積回路との間のバイパスコンデンサとしてのオンチッ
プコンデンサなどを設けることができる。
【００１２】
【作用】ＬＳＩテスタの機能の一部または全部を半導体
チップまたはウェハ上に設けてシリコン・テスタとし、
これを接触材を介して被測定集積回路に電気的に接触さ
せる。これにより、試験のために必要な信号をすべてＬ
ＳＩテスタから信号線を介して引き出す必要がなくな
る。特に、多チップ並列で多入出力用の高精度かつ高速
のドライバとコンパレータの機能をシリコン・テスタに
内蔵することで、ＬＳＩテスタのハードウェアを簡略化
できる。シリコン・テスタと被測定集積回路との間を互
いに接触させるので、信号線を引き回す必要はなく、シ
リコン・テスタに高価なドライバは不要である。したが
って、全体として装置価格が大きく低減される。
チップまたはウェハ上に設けてシリコン・テスタとし、
これを接触材を介して被測定集積回路に電気的に接触さ
せる。これにより、試験のために必要な信号をすべてＬ
ＳＩテスタから信号線を介して引き出す必要がなくな
る。特に、多チップ並列で多入出力用の高精度かつ高速
のドライバとコンパレータの機能をシリコン・テスタに
内蔵することで、ＬＳＩテスタのハードウェアを簡略化
できる。シリコン・テスタと被測定集積回路との間を互
いに接触させるので、信号線を引き回す必要はなく、シ
リコン・テスタに高価なドライバは不要である。したが
って、全体として装置価格が大きく低減される。
【００１３】
【実施例】図１は本発明第一実施例の集積回路試験装置
を示す図であり、マルチチップモジュール（ＭＣＭ）内
の１６Ｍ−ＤＲＡＭチップを測定する場合の構成を簡略
化して示す。この集積回路試験装置は、被測定チップ１
６にその回路が動作するために必要な電源および信号を
入力してその出力を測定するため、メモリ・テスタ１
１、信号線ケーブル１２およびシリコン・テスタ・チッ
プ１４を備える。シリコン・テスタ・チップ１４および
被測定チップ１６はそれぞれ別々のガラス１３に取り付
けられ、接触材としての圧電性導電ゴム（ＰＣＲ）１５
を介して互いに電気的に接続される。シリコン・テスタ
・チップ１４には試験のための一部または全部の機能が
設けられる。
を示す図であり、マルチチップモジュール（ＭＣＭ）内
の１６Ｍ−ＤＲＡＭチップを測定する場合の構成を簡略
化して示す。この集積回路試験装置は、被測定チップ１
６にその回路が動作するために必要な電源および信号を
入力してその出力を測定するため、メモリ・テスタ１
１、信号線ケーブル１２およびシリコン・テスタ・チッ
プ１４を備える。シリコン・テスタ・チップ１４および
被測定チップ１６はそれぞれ別々のガラス１３に取り付
けられ、接触材としての圧電性導電ゴム（ＰＣＲ）１５
を介して互いに電気的に接続される。シリコン・テスタ
・チップ１４には試験のための一部または全部の機能が
設けられる。
【００１４】図２は本発明第二実施例の集積回路試験装
置を示す図であり、ウェハ・レベルでの実施例を示す。
この場合には、被測定ウェハ２６にその回路が動作する
ために必要な電源および信号を入力してその出力を測定
するため、メモリ・テスタ２１、信号線ケーブル２２お
よびシリコン・テスタ・ウェハ２４を備える。シリコン
・テスタ・ウェハ２４および被測定ウェハ２６はそれぞ
れ別々のガラス２３に取り付けられ、接触材としての圧
電性導電ゴム２５を介して互いに電気的に接続される。
シリコン・テスタ・ウェハ２４には試験のための一部ま
たは全部の機能が設けられる。
置を示す図であり、ウェハ・レベルでの実施例を示す。
この場合には、被測定ウェハ２６にその回路が動作する
ために必要な電源および信号を入力してその出力を測定
するため、メモリ・テスタ２１、信号線ケーブル２２お
よびシリコン・テスタ・ウェハ２４を備える。シリコン
・テスタ・ウェハ２４および被測定ウェハ２６はそれぞ
れ別々のガラス２３に取り付けられ、接触材としての圧
電性導電ゴム２５を介して互いに電気的に接続される。
シリコン・テスタ・ウェハ２４には試験のための一部ま
たは全部の機能が設けられる。
【００１５】図３はシリコン・テスタの構成例を示す。
ここでは、１入力のみのデータが供給され、被測定メモ
リの個数分の判定結果を出力する例を示す。このシリコ
ン・テスタには、多チップ／ビット化制御回路３１、ブ
ロックン選択デコーダ３２、チップ選択デコーダ３３、
ｐ倍速制御回路３４、ｐ倍速アルゴリズム回路３５、自
己過電流保護回路３６、位置合わせ用回路３７、チップ
内テスト回路３８、フェイルメモリ回路３９、電流制御
回路４０、コンパレータ回路４１、オンチップコンデン
サ４２およびパッド４３を備える。
ここでは、１入力のみのデータが供給され、被測定メモ
リの個数分の判定結果を出力する例を示す。このシリコ
ン・テスタには、多チップ／ビット化制御回路３１、ブ
ロックン選択デコーダ３２、チップ選択デコーダ３３、
ｐ倍速制御回路３４、ｐ倍速アルゴリズム回路３５、自
己過電流保護回路３６、位置合わせ用回路３７、チップ
内テスト回路３８、フェイルメモリ回路３９、電流制御
回路４０、コンパレータ回路４１、オンチップコンデン
サ４２およびパッド４３を備える。
【００１６】多チップ／ビット化制御回路３１は、メモ
リ・テスタから供給される１チップの１ビット（または
１入出力）分のデータから、デコーダ回路および入出力
とアドレス用の排他的論理和回路を用いて、ｍチップ
（ｍは正の整数）、ｎビット（ｎは正の整数）のデータ
を生成する。ブロック選択デコーダ３２は、そのシリコ
ン・テスタがウェハ・レベルで測定するとき、その被測
定ウェハをａ個のブロック（ａは正の整数）に分割し、
測定対象としてそのひとつのブロックを選択する。チッ
プ選択デコーダ３３は、ウェハ・レベルで測定すると
き、被測定ウェハの任意のチップを選択する。ｐ倍速制
御回路３４は、メモリ・テスタから供給されるクロック
周波数を位相同期ループを用いてｐ倍（ｐは２以上の整
数）にする。ｐ倍速アルゴリズム回路３５は、ｐ倍速制
御回路３４が動作するとき、アップ／ダウン・カウンタ
とラッチ回路とにより、メモリ・テスタからは供給され
ないｐ倍動作の第２サイクル以降のテスト・パターンを
発生する。自己過電流保護回路３６は、定格を超える過
電流が流れるチップに対し、リセット機能を有するフリ
ップフロップを用いて、電流供給を停止する。位置合わ
せ用回路３７は、シリコン・テスタのパッドと被測定チ
ップのパッドとの位置合わせを行うことができるよう
に、被測定チップの任意のパッドに対して配置されたｂ
個（ｂは正の整数）パッドに、信号切替回路を介してメ
モリ・テスタからの直流信号を供給する。チップ内テス
ト回路３８は、被測定チップの一部の機能に相当するダ
ミー・チップ回路を内蔵し、そのダミー・チップ回路を
測定することで、そのメモリ・テスタの動作を自己診断
する。フェイルメモリ回路３９は、被測定チップの測定
結果が不良の場合に、その不良内容をフリップ・フロッ
プ回路により保持する。電流制御回路４０は、ウェハ・
レベルで被測定ウェハを多チップ並列測定する場合に、
メモリ・テスタからのクロック周波数を分周回路により
１／ｃ（ｃは２以上の整数）に分周して低速化すること
により被測定ウェハの消費電力を低減し、その被測定ウ
ェハを任意のブロックに分割して順次そのブロックを選
択することにより動作させる被測定ウェハ上のチップ数
を低減して、電流値を低減する。コンパレータ回路４１
は、被測定チップの測定結果を判定する。オンチップコ
ンデンサ４２は被測定チップとの間のバイパスコンデン
サとして動作する。
リ・テスタから供給される１チップの１ビット（または
１入出力）分のデータから、デコーダ回路および入出力
とアドレス用の排他的論理和回路を用いて、ｍチップ
（ｍは正の整数）、ｎビット（ｎは正の整数）のデータ
を生成する。ブロック選択デコーダ３２は、そのシリコ
ン・テスタがウェハ・レベルで測定するとき、その被測
定ウェハをａ個のブロック（ａは正の整数）に分割し、
測定対象としてそのひとつのブロックを選択する。チッ
プ選択デコーダ３３は、ウェハ・レベルで測定すると
き、被測定ウェハの任意のチップを選択する。ｐ倍速制
御回路３４は、メモリ・テスタから供給されるクロック
周波数を位相同期ループを用いてｐ倍（ｐは２以上の整
数）にする。ｐ倍速アルゴリズム回路３５は、ｐ倍速制
御回路３４が動作するとき、アップ／ダウン・カウンタ
とラッチ回路とにより、メモリ・テスタからは供給され
ないｐ倍動作の第２サイクル以降のテスト・パターンを
発生する。自己過電流保護回路３６は、定格を超える過
電流が流れるチップに対し、リセット機能を有するフリ
ップフロップを用いて、電流供給を停止する。位置合わ
せ用回路３７は、シリコン・テスタのパッドと被測定チ
ップのパッドとの位置合わせを行うことができるよう
に、被測定チップの任意のパッドに対して配置されたｂ
個（ｂは正の整数）パッドに、信号切替回路を介してメ
モリ・テスタからの直流信号を供給する。チップ内テス
ト回路３８は、被測定チップの一部の機能に相当するダ
ミー・チップ回路を内蔵し、そのダミー・チップ回路を
測定することで、そのメモリ・テスタの動作を自己診断
する。フェイルメモリ回路３９は、被測定チップの測定
結果が不良の場合に、その不良内容をフリップ・フロッ
プ回路により保持する。電流制御回路４０は、ウェハ・
レベルで被測定ウェハを多チップ並列測定する場合に、
メモリ・テスタからのクロック周波数を分周回路により
１／ｃ（ｃは２以上の整数）に分周して低速化すること
により被測定ウェハの消費電力を低減し、その被測定ウ
ェハを任意のブロックに分割して順次そのブロックを選
択することにより動作させる被測定ウェハ上のチップ数
を低減して、電流値を低減する。コンパレータ回路４１
は、被測定チップの測定結果を判定する。オンチップコ
ンデンサ４２は被測定チップとの間のバイパスコンデン
サとして動作する。
【００１７】以上の各回路はすべてシリコン・テスタ上
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。
【００１８】図４は図３に示したシリコン・テスタの動
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ1 〜ｔ5 ）の測定周期のうちｔ1 〜
ｔ2の１０ｎｓの間に各信号がセットされると、ｐ倍速
制御回路３４およびｐ倍速アルゴリズム回路３５は、位
相同期ループ、アップ／ダウン・カウンタおよびラッチ
回路により、ｔ1 〜ｔ2 の各波形をコピーし、ｔ2 〜ｔ
3 、ｔ3 〜ｔ4 、ｔ4〜ｔ5 でコピー波形を生成して出
力する。ｔ1 〜ｔ2 はマーキングのインクリメントのリ
ード「Ｈ」の部分であり、ｔ2 〜ｔ3 のライト「Ｌ」、
ｔ3 〜ｔ4 のアドレス〔Ａ＋１〕番地のリード「Ｈ」、
およびｔ4 〜ｔ5 のライト「Ｌ」の各信号の「Ｌ」レベ
ルと「Ｈ」レベルとの間の変更およびアドレスの変更は
ｐ倍速アルゴリズム回路３５により行われ、各信号の
「Ｈ」レベルから「Ｌ」レベルまたは「Ｌ」レベルから
「Ｈ」レベルへの遷移点の時刻の設定はｐ倍速制御回路
３４により行われる。
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ1 〜ｔ5 ）の測定周期のうちｔ1 〜
ｔ2の１０ｎｓの間に各信号がセットされると、ｐ倍速
制御回路３４およびｐ倍速アルゴリズム回路３５は、位
相同期ループ、アップ／ダウン・カウンタおよびラッチ
回路により、ｔ1 〜ｔ2 の各波形をコピーし、ｔ2 〜ｔ
3 、ｔ3 〜ｔ4 、ｔ4〜ｔ5 でコピー波形を生成して出
力する。ｔ1 〜ｔ2 はマーキングのインクリメントのリ
ード「Ｈ」の部分であり、ｔ2 〜ｔ3 のライト「Ｌ」、
ｔ3 〜ｔ4 のアドレス〔Ａ＋１〕番地のリード「Ｈ」、
およびｔ4 〜ｔ5 のライト「Ｌ」の各信号の「Ｌ」レベ
ルと「Ｈ」レベルとの間の変更およびアドレスの変更は
ｐ倍速アルゴリズム回路３５により行われ、各信号の
「Ｈ」レベルから「Ｌ」レベルまたは「Ｌ」レベルから
「Ｈ」レベルへの遷移点の時刻の設定はｐ倍速制御回路
３４により行われる。
【００１９】図３および図４に示したシリコン・テスタ
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。その
ようなシリコン・テスタを用いた場合の第一実施例の動
作について説明する。
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。その
ようなシリコン・テスタを用いた場合の第一実施例の動
作について説明する。
【００２０】まず被測定チップ１６が良品の１６Ｍ−Ｄ
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ１４から試験のための信号が圧電性
導電ゴム１５を介して被測定チップ１６に供給される。
被測定チップ１６の出力は圧電性導電ゴム１５を介して
シリコン・テスタ・チップ１４に伝達され、コンパレー
タ回路により良品判定され、信号線ケーブル１２を介し
てメモリ・テスタ１１に伝達される。
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ１４から試験のための信号が圧電性
導電ゴム１５を介して被測定チップ１６に供給される。
被測定チップ１６の出力は圧電性導電ゴム１５を介して
シリコン・テスタ・チップ１４に伝達され、コンパレー
タ回路により良品判定され、信号線ケーブル１２を介し
てメモリ・テスタ１１に伝達される。
【００２１】被測定チップ１６がマーキング不良の１６
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ１４から試験のための信号が圧電性導電
ゴム１５を介して被測定チップ１６に供給され、被測定
チップ１６の出力が圧電性導電ゴム１５を介してシリコ
ン・テスタ・チップ１４に伝達される。このとき、シリ
コン・テスタ・チップ１４内のコンパレータ回路では、
例えば期待値が「Ｈ」レベルであるところに「Ｌ」レベ
ルの出力が到来するので、その被測定チップ１６が不良
品であると判定し、不良信号が信号線１２を介してメモ
リ・テスタ１１に伝達される。また、その不良結果がフ
ェイル・メモリ回路にも保持される。
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ１４から試験のための信号が圧電性導電
ゴム１５を介して被測定チップ１６に供給され、被測定
チップ１６の出力が圧電性導電ゴム１５を介してシリコ
ン・テスタ・チップ１４に伝達される。このとき、シリ
コン・テスタ・チップ１４内のコンパレータ回路では、
例えば期待値が「Ｈ」レベルであるところに「Ｌ」レベ
ルの出力が到来するので、その被測定チップ１６が不良
品であると判定し、不良信号が信号線１２を介してメモ
リ・テスタ１１に伝達される。また、その不良結果がフ
ェイル・メモリ回路にも保持される。
【００２２】被測定チップ１６にスタンバイ時に過電流
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップ１６への電流供給が停止
し、スタンバイ電流不良品であることがメモリ・テスタ
に伝達される。
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップ１６への電流供給が停止
し、スタンバイ電流不良品であることがメモリ・テスタ
に伝達される。
【００２３】次に、第二実施例の動作について説明す
る。この場合には、測定するチップ数が第一実施例のよ
うに１個ではなく、被測定ウェハ２６の全チップのうち
の一部、例えば９６チップ中の１６チップとなる。基本
的な動作は第一実施例と同等であり、以下では異なる点
について説明する。
る。この場合には、測定するチップ数が第一実施例のよ
うに１個ではなく、被測定ウェハ２６の全チップのうち
の一部、例えば９６チップ中の１６チップとなる。基本
的な動作は第一実施例と同等であり、以下では異なる点
について説明する。
【００２４】この場合、メモリ・テスタ２１からシリコ
ン・テスタ・ウェハ２４には、１チップの１入力分の信
号が供給される。シリコン・テスタ・ウェハ２４では、
多チップ／ビット化制御回路のラッチ回路と排他的論理
和回路とにより１６チップ分の８入力データを生成し、
ブロック選択デコーダにより９６チップを６ブロックに
分割してその１ブロックの１６チップを選択して各信号
を供給する。
ン・テスタ・ウェハ２４には、１チップの１入力分の信
号が供給される。シリコン・テスタ・ウェハ２４では、
多チップ／ビット化制御回路のラッチ回路と排他的論理
和回路とにより１６チップ分の８入力データを生成し、
ブロック選択デコーダにより９６チップを６ブロックに
分割してその１ブロックの１６チップを選択して各信号
を供給する。
【００２５】以上の説明では被測定集積回路がＤＲＡＭ
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。
【００２６】
【発明の効果】以上説明したように、本発明の集積回路
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。特に、ＬＳＩテスタの価格を高める原因となる多
チップ並列かつ多入出力用の高制度かつ高速のドライバ
およびコンパレータの機能をシリコン・テスタに設ける
ことで、その価格を大幅に引き下げることができる。
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。特に、ＬＳＩテスタの価格を高める原因となる多
チップ並列かつ多入出力用の高制度かつ高速のドライバ
およびコンパレータの機能をシリコン・テスタに設ける
ことで、その価格を大幅に引き下げることができる。
【００２７】例えば、８入出力の１６Ｍ−ＤＲＡＭを１
００ＭＨｚで１６個並列測定が可能な従来のメモリ・テ
スタは、ドライバ・ボードのみで１３８枚を必要とし、
価格が現在のところ２億円もしている。これに対して本
発明では、ドライバおよびコンパレータの機能をシリコ
ン・テスタで行うことで、ＬＳＩテスタ本体には１個の
１入出力ハードウェアを備えればよく、しかも２５ＭＨ
ｚ動作で十分である。この場合、必要なドライバ・ボー
ドは２２枚と従来の１／６以下となり、基本クロックも
低速となることから、５０００万円程度のメモリ・テス
タを用いて従来と同等の測定が可能となる。一方、シリ
コン・テスタについては、１６Ｍ−ＤＲＡＭなみのプロ
セスで製造可能であり、８入出力の１６Ｍ−ＤＲＡＭを
１００ＭＨｚで１６個並列測定するように製造する場合
でも、その価格は１セット当たり１５００万円以下にな
る。したがって、装置全体の価格はメモリ・テスタとシ
リコン・テスタとで６５００万円となり、従来の１／３
以下と大幅に価格を引き下げることができる。
００ＭＨｚで１６個並列測定が可能な従来のメモリ・テ
スタは、ドライバ・ボードのみで１３８枚を必要とし、
価格が現在のところ２億円もしている。これに対して本
発明では、ドライバおよびコンパレータの機能をシリコ
ン・テスタで行うことで、ＬＳＩテスタ本体には１個の
１入出力ハードウェアを備えればよく、しかも２５ＭＨ
ｚ動作で十分である。この場合、必要なドライバ・ボー
ドは２２枚と従来の１／６以下となり、基本クロックも
低速となることから、５０００万円程度のメモリ・テス
タを用いて従来と同等の測定が可能となる。一方、シリ
コン・テスタについては、１６Ｍ−ＤＲＡＭなみのプロ
セスで製造可能であり、８入出力の１６Ｍ−ＤＲＡＭを
１００ＭＨｚで１６個並列測定するように製造する場合
でも、その価格は１セット当たり１５００万円以下にな
る。したがって、装置全体の価格はメモリ・テスタとシ
リコン・テスタとで６５００万円となり、従来の１／３
以下と大幅に価格を引き下げることができる。
【図１】本発明第一実施例の集積回路試験装置の構成を
示す図。
示す図。
【図２】本発明第二実施例の集積回路試験装置の構成を
示す図。
示す図。
【図３】シリコン・テスタの構成例を示す図。
【図４】シリコン・テスタの動作を説明するタイミング
図。
図。
【図５】従来のメモリ・テスタによる測定例を示す図。
【図６】メモリ・テスタの測定系のブロック構成を示す
図。
図。
１１、２１ メモリ・テスタ １２、２２ 信号線ケーブル １３、２３ ガラス １４ シリコン・テスタ・チップ ２４ シリコン・テスタ・ウェハ １５、２５ 圧電性導電ゴム １６ 被測定チップ ２６ 被測定ウェハ ３１ 多チップ／ビット化制御回路 ３２ ブロックン選択デコーダ ３３ チップ選択デコーダ ３４ ｐ倍速制御回路 ３５ ｐ倍速アルゴリズム回路 ３６ 自己過電流保護回路 ３７ 位置合わせ用回路 ３８ チップ内テスト回路 ３９ フェイルメモリ回路 ４０ 電流制御回路 ４１ コンパレータ回路 ４２ オンチップコンデンサ ４３ パッド ５１ メモリ・テスタ本体 ５２ メモリ・テスタ測定ステーション ５３ 測定ボード ５４ 被測定メモリ ６１ 中央処理装置 ６２ ドライバ・コンパレータ ６３ 被測定メモリ ６４、６５、６６ 信号線
Claims (1)
- 【請求項１】 基板上に形成された被測定集積回路にそ
の回路が動作するために必要な電源および信号を入力し
てその出力を測定する試験手段を備えた集積回路試験装
置において、 被測定集積回路に接触材を介して電気的に接触可能な半
導体ウェハを備え、 この半導体ウェハには、前記試験手段の少なくとも一部
が形成され、被測定集積回路の複数のチップを並列に測
定するときに前記試験手段の他の部分から供給されるク
ロック周波数を低速化することにより電流を制御する手
段が設けられたことを特徴とする集積回路試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267645A JP2725615B2 (ja) | 1994-10-31 | 1994-10-31 | 集積回路試験装置 |
| US08/544,582 US6031382A (en) | 1994-10-31 | 1995-10-18 | Functional tester for integrated circuits |
| KR1019950038194A KR100223077B1 (ko) | 1994-10-31 | 1995-10-30 | 집적회로 시험장치 |
| DE19540621A DE19540621A1 (de) | 1994-10-31 | 1995-10-31 | Funktionsprüfgerät für integrierte Schaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267645A JP2725615B2 (ja) | 1994-10-31 | 1994-10-31 | 集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129053A JPH08129053A (ja) | 1996-05-21 |
| JP2725615B2 true JP2725615B2 (ja) | 1998-03-11 |
Family
ID=17447561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267645A Expired - Lifetime JP2725615B2 (ja) | 1994-10-31 | 1994-10-31 | 集積回路試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6031382A (ja) |
| JP (1) | JP2725615B2 (ja) |
| KR (1) | KR100223077B1 (ja) |
| DE (1) | DE19540621A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6486686B1 (en) | 1999-10-29 | 2002-11-26 | Nec Corporation | Apparatus for testing a bare-chip LSI mounting on a printed board |
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| US6275962B1 (en) * | 1998-10-23 | 2001-08-14 | Teradyne, Inc. | Remote test module for automatic test equipment |
| US6499121B1 (en) * | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| US7337088B2 (en) * | 2001-05-23 | 2008-02-26 | Micron Technology, Inc. | Intelligent measurement modular semiconductor parametric test system |
| US6764869B2 (en) * | 2001-09-12 | 2004-07-20 | Formfactor, Inc. | Method of assembling and testing an electronics module |
| US7162386B2 (en) * | 2002-04-25 | 2007-01-09 | Micron Technology, Inc. | Dynamically adaptable semiconductor parametric testing |
| US7010451B2 (en) | 2003-04-17 | 2006-03-07 | Micron Technology, Inc. | Dynamic creation and modification of wafer test maps during wafer testing |
| US8581610B2 (en) | 2004-04-21 | 2013-11-12 | Charles A Miller | Method of designing an application specific probe card test system |
| US7803693B2 (en) * | 2007-02-15 | 2010-09-28 | John Trezza | Bowed wafer hybridization compensation |
| US7888955B2 (en) * | 2007-09-25 | 2011-02-15 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled resources |
| US7977959B2 (en) | 2007-09-27 | 2011-07-12 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled intelligent switches |
| US8122309B2 (en) | 2008-03-11 | 2012-02-21 | Formfactor, Inc. | Method and apparatus for processing failures during semiconductor device testing |
| US8095841B2 (en) | 2008-08-19 | 2012-01-10 | Formfactor, Inc. | Method and apparatus for testing semiconductor devices with autonomous expected value generation |
| US7944225B2 (en) | 2008-09-26 | 2011-05-17 | Formfactor, Inc. | Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test |
| KR101313531B1 (ko) * | 2009-02-27 | 2013-10-02 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
| JP4437838B1 (ja) * | 2009-07-13 | 2010-03-24 | 株式会社アドバンテスト | 試験装置 |
| JP4482707B1 (ja) * | 2009-07-13 | 2010-06-16 | 株式会社アドバンテスト | 試験装置 |
| US7987591B2 (en) * | 2009-08-13 | 2011-08-02 | International Business Machines Corporation | Method of forming silicon chicklet pedestal |
| US8400176B2 (en) | 2009-08-18 | 2013-03-19 | Formfactor, Inc. | Wafer level contactor |
| US8477468B2 (en) | 2011-11-04 | 2013-07-02 | Mersen Usa Newburyport-Ma, Llc | Circuit protection device |
| US8810988B2 (en) | 2011-11-04 | 2014-08-19 | Mersen Usa Newburyport-Ma, Llc | Circuit protection device |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| JPH0680708B2 (ja) * | 1986-04-15 | 1994-10-12 | 松下電子工業株式会社 | 半導体チツプの検査方法 |
| JP2520234B2 (ja) * | 1986-05-10 | 1996-07-31 | 工業技術院長 | メモリ試験装置 |
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| DE3724144A1 (de) * | 1987-07-21 | 1989-02-02 | Siemens Ag | Anordnung zum pruefen von auf einem baustein integrierten schaltungen |
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-
1994
- 1994-10-31 JP JP6267645A patent/JP2725615B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-18 US US08/544,582 patent/US6031382A/en not_active Expired - Fee Related
- 1995-10-30 KR KR1019950038194A patent/KR100223077B1/ko not_active IP Right Cessation
- 1995-10-31 DE DE19540621A patent/DE19540621A1/de not_active Withdrawn
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| US6031382A (en) | 2000-02-29 |
| KR960015836A (ko) | 1996-05-22 |
| KR100223077B1 (ko) | 1999-10-15 |
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