JP3468505B2 - 半導体装置の入出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入出力回路に係わ
り、特に半導体装置の入出力兼用端子に接続され、入出
力兼用端子から３ステートの出力バッファの直前に設け
たラッチ回路までのタイミングマージンを改善して、動
作速度と消費電力と信頼性の向上を図った入出力回路に
関する。

【０００２】

【従来の技術】この種の従来の入出力回路は、特に半導
体装置の入出力兼用端子に接続される入出力回路のため
に用いられている。

【０００３】この入出力回路は、一般的に、外部から供
給されるデータを入力し内部回路に与える入力バッファ
と、内部回路から出力されるデータを入力し外部の回路
へ出力するための出力バッファを備えており、さらに出
力バッファには、出力状態が論理レベルのハイレベル
（以下、Ｈレベルと称す）、ロウレベル（以下、Ｌレベ
ルと称す）、および不定状態のハイインピーダンス状態
の３ステートの出力バッファとしての機能をもつものが
あり、入力バッファの入力端と出力バッファの出力端と
はそれぞれ１個の入出力兼用端子に共通接続される。

【０００４】つまり、１個の入出力兼用端子を、データ
入力時には３ステートの出力バッファをハイインピーダ
ンス状態にしておき、データ出力時には３ステートの出
力バッファはＨレベルまたはＬレベルの２値信号を出力
するように入力端子および出力端子を兼用している。

【０００５】また、入出力回路は上述したように外部回
路とのデータのやりとりを仲介するものであるが、その
他に、外部からの不要ノイズを防ぎ、半導体装置内部を
静電圧破壊から保護する役割ももっている。

【０００６】このような入出力回路は、通常、半導体装
置内部に製造時に作り込まれており、また、機能として
連続したデータの入出力機能が要求され、さらに、従来
に比べてより高速で、低消費電力であり、かつ高信頼性
にすることも要求されている。

【０００７】この要請に応えるために開示された一例が
特開昭６０−１７００９４号公報に記載されている。同
公報記載の入出力回路の構成を示した図１０を参照する
と、この従来の入出力回路は、入出力兼用端子１００
と、この端子に入力端を介して外部から信号が供給され
る入力バッファ１０１と、この入力バッファ１０１の出
力と内部回路から外部へ出力するためのデータＮ１とか
ら入出力切換制御信号（リードイネーブル信号）ＯＥの
Ｌレベルに応答して入力バッファ１０１の出力信号ＤＩ
を選択し、Ｈレベルで内部回路の出力データＮ１を選択
するセレクタ１０２と、選択された信号ＳＤを保持する
ラッチ１０３と、このラッチ１０３の出力信号を入出力
兼用端子１００に出力する３ステートの出力バッファ１
０４から構成されている。

【０００８】この入出力回路は、入出力兼用端子１００
に入力されたデータを入力バッファ１０１とセレクタ１
０２とをそれぞれ介してラッチ１０３にラッチし、入出
力兼用端子１００の動作状態が出力動作に切替わると同
時にラッチしたデータ、すなわち、直前まで入出力兼用
端子１００に入力されていたデータを出力することによ
り、入出力兼用端子の不要な変化を防止するものであ
る。

【０００９】上述した従来の入出力回路の動作説明用の
タイミングチャートを示した図１１を参照すると、内部
回路の出力データＮ１は入出力回路の状態が入力状態に
なっている期間は、データＤ０を出力しており、セレク
タ１０２よび３ステートの出力バッファ１０４に与えら
れているリードイネーブル信号ＯＥは、ここでは例えば
６クロック期間Ｌレベルに設定して、入出力回路の状態
を入力状態にし、その後の期間はＨレベルに戻して出力
状態にしている。

【００１０】リードイネーブル信号ＯＥがＬレベルとな
り３ステートの出力バッファ１０４がハイインピーダン
ス状態になると、１クロック後に入出力兼用端子１００
にはデータＤ１，Ｄ２，Ｄ３，Ｄ４が入力され、入力バ
ッファ１０１を介してセレクタ１０２で選択される。こ
の選択された信号ＳＤをラッチ１０３が次の内部クロッ
ク信号の立ち上がりで順次ラッチして保持する。

【００１１】リードイネーブル信号ＯＥが反転してＨレ
ベルになると、セレクタ１０２は内部回路の出力データ
Ｎ１（Ｄ５，Ｄ６）を選択出力するので、このデータＤ
５，Ｄ６を次の内部クロック信号の立ち上がりでラッチ
１０３がラッチして保持する。この保持されたデータＤ
５，Ｄ６が３ステートの出力バッファ１０４を介して入
出力兼用端子１００に出力されている。

【００１２】図中、データ列Ｄ１，Ｄ２，Ｄ３，Ｄ４の
前後に１クロック分のハイインピーダンス期間が設けて
あるが、このハイインピーダンス期間は一般にターンア
ラウンドタイムなどと称され、入出力兼用端子における
３ステートの出力バッファと外部データとの同時活性、
すなわちバスファイトを避けるための仕様として定義さ
れるのが一般的である（例えばＰＣＩ，ＳＤＲＡＭ
等）。

【００１３】

【発明が解決しようとする課題】上述した従来の入出力
回路は、後述する本発明の第１の実施形態の構成を示す
図２およびそのタイミングチャートを示した図７との比
較から明らかなように、入出力兼用端子に外部から入力
されたデータを、リードイネーブル信号ＯＥに応答し
て、セレクタにより選択し後続するラッチ回路に導出す
る構成となっている。

【００１４】そのため、入出力兼用端子が入力端子とし
て機能している期間は、入力データの変化に応じてラッ
チ回路も動作してしまい、その結果、無駄な電力を消費
してしまうという欠点がある。また、無駄な電力の消費
はノイズ成分の増加を招き、信頼性の低下に繋がる。

【００１５】さらには、入力データを入力バッファを介
して直接セレクタに導出する構成になっているため、入
出力兼用端子からセレクタに後続するラッチまでのタイ
ミングマージンが、セレクタの遅延分と入力バッファか
らセレクタまでの配線遅延分とが、余分に必要になると
いう問題もある。

【００１６】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、入出力兼用端子に入力された連
続したデータ列から必要なデータを選択してラッチする
ことにより、入出力兼用端子からセレクタに後続するラ
ッチまでのタイミングマージンを改善して、より高速で
低消費電力かつ高信頼性の極めて良好な入出力回路を提
供することにある。

【００１７】

【課題を解決するための手段】本発明の入出力回路の特
徴は、外部入力データまたは内部回路の出力データを出
力側保持手段を介して３ステートの出力バッファに選択
的に導出するためのセレクタを有し、所定の制御信号で
前記セレクタの選択動作および前記３ステートの出力バ
ッファの出力動作を制御する入出力回路において、前記
セレクタの選択動作および前記３ステートの出力バッフ
ァの出力動作をそれぞれ異なる２つの制御信号で制御す
る制御信号発生手段をさらに有し、前記異なる２つの制
御信号のうちの１つで前記３ステートの出力バッファが
ハイインピーダンス状態となる入力状態時に、前記３ス
テートの出力バッファおよび入力バッファの入出力兼用
端子に前記外部入力データとして入力されている連続し
たデータ列を前記セレクタで選択して前記出力側保持手
段で保持するとき、前記連続したデータ列のうち、最終
番目のデータ出力タイミングと同一クロックタイミング
でのみ前記セレクタのセレクタ制御信号を発生させて前
記最終データのみを前記出力側保持手段に保持させるこ
とにより、前記入力動作時の前記出力側保持手段の動作
回数を抑制することにある。

【００１８】また、前記外部入力データを前記出力側保
持手段に導出する際に、前記入出力兼用端子に接続され
た入力バッファと前記セレクタ間にさらに入力側保持手
段を設けることができる。

【００１９】さらに、前記制御信号発生手段は、内部ク
ロック信号同期で外部から入力する第１の制御信号に応
答して前記セレクタ制御信号と前記３ステートの出力バ
ッファをハイインピーダンスまたは出力状態にするリー
ドイネーブル信号とを併せて発生するとともに、前記セ
レクタ制御信号の発生期間は前記リードイネーブル信号
が前記ハイインピーダンスの状態に活性化されている期
間内に包含される。

【００２０】さらにまた、前記制御信号発生手段は、前
記セレクタ制御信号を、前記リードイネーブル信号の活
性化期間が終了する少なくとも２サイクル前に発生させ
ることにより、前記３ステートの出力バッファに前置さ
れた出力側保持手段に前記セレクタ制御信号に応答し
て、前記３ステートの出力バッファの入出力兼用端子に
外部から入力されている連続するデータ列のうち最終番
目のデータをラッチさせ、このラッチした最終データを
前記入出力兼用端子に出力することもできる。

【００２１】また、前記セレクタは、予め定めるライト
要求信号および前記セレクタ制御信号がハイレベルの時
は前記内部回路の出力データを選択して前記出力側保持
手段に保持するとともに前記３ステートの出力バッファ
を介して前記入出力兼用端子に出力させ、前記セレクタ
制御信号がハイレベルで前記ライト要求信号がロウレベ
ルの時は前記入出力兼用端子に接続された入力バッファ
と前記セレクタ間に設けた入力側保持手段の出力データ
を選択し、前記ライト要求信号および前記セレクタ制御
信号がともにロウレベルの時は前記出力側保持手段に保
持された前記入力側保持手段の出力データを前記セレク
タ制御信号がハイレベルに変化するまで維持することで
もできる。

【００２２】さらに、前記出力側保持手段は、前記セレ
クタ制御信号のハイレベルに応答して保持した前記最終
番目のデータを、前記ライト要求信号のハイレベルに応
答して前記内部回路の出力データが前記セレクタで選択
されて読み込まれるまでの期間、保持し続けるでもでき
る。

【００２３】本発明の半導体装置の入出力回路の他の特
徴は、１つの入出力兼用端子と、内部回路の出力データ
を前記入出力兼用端子に出力し、かつ所定の制御信号で
出力状態がハイインピーダンス状態になる３ステート出
力バッファと、前記ハイインピーダンス状態時に前記入
出力兼用端子から所定のデータを入力する入力バッファ
と、前記入力バッファの出力を内部クロック信号に同期
して一時保持する第１の保持手段と、前記第１の保持手
段の出力を第１の入力端に受け、かつ第２の入力端には
前記内部回路の出力データを受け、さらに第１の制御端
子には、外部の制御回路に与えられるライト要求信号が
アクティブレベルのとき所定のモード設定信号の設定値
ｍ（ｍは実数）で指定するクロックサイクル期間だけハ
イレベルとなり前記ｍ個のデータ列を選択出力するため
のライトイネーブル信号を前記外部の制御回路から受け
るセレクタと、前記セレクタの選択出力を前記内部クロ
ック信号に同期して一時保持し保持データを前記３ステ
ート出力バッファに出力するとともに前記セレクタの第
３の入力端に戻す第２の保持手段と、前記外部の制御回
路に与えられるリード要求信号がアクティブレベルのと
き所定の前記モード設定信号の設定値ｎ（ｎは実数）で
指定するクロックサイクル期間だけアクティブレベルに
なるデータ出力タイミング制御信号を前記外部の制御回
路から受けて、前記データ出力タイミング制御信号のア
クティブレベルへの遷移タイミングから１クロックサイ
クル遅れかつ前記データ出力タイミング制御信号のアク
ティブレベル期間よりも少なくとも３クロックサイクル
だけ長くアクティブ状態になるリードイネーブル信号を
発生して前記３ステート出力バッファを前記ハイインピ
ーダンス状態にするとともに、前記リードイネーブル信
号のアクティブレベルへの遷移タイミングから１クロッ
クサイクル遅れかつ前記リードイネーブル信号のアクテ
ィブレベル期間に前記入出力兼用端子および前記第１の
保持手段を介してさらに１クロックサイクル遅れて前記
セレクタへ出力される前記ｎ個のデータ列のうちのｎ番
目のデータと同一クロックタイミングで１クロックサイ
クルだけアクティブレベルになるセレクタ制御信号も発
生して前記セレクタの第２の制御端子を制御し前記ｎ番
目のデータのみ選択出力させる第１の制御信号発生手段
とをそれぞれ備え、 前記ｎ個のデータ列を連続して入力
した場合に、前記セレクタ制御信号のアクティブレベル
に応答して前記セレクタに前記ｎ番目のデータのみの選
択制御をさせて前記第２の保持手段の出力の変化回数を
ｎ分の１にする消費電流抑制機能を有することにある。

【００２４】また、前記第１の制御信号発生手段は、前
記データ出力タイミング制御信号を前記内部クロック信
号に同期して入力する縦続接続された第３、第４および
第５の保持手段と、これら第３、第４および第５の保持
手段の出力信号と前記データ出力タイミング制御信号と
の論理をとる否定論理和手段と、この否定論理和手段の
出力を前記内部クロック信号に同期して保持する第６の
保持手段とからなる前記リードイネーブル信号の生成手
段と、前記第３の保持手段の出力の極性反転出力と前記
第４の保持手段の出力との論理をとる論理積手段とこの
論理積手段の出力を前記内部クロック信号に同期して保
持する第７の保持手段とからなる前記セレクタ制御信号
の生成手段とで構成することができる。

【００２５】さらに、前記第１および前記第２の保持手
段の同期手段を前記内部クロック信号に代えてそれぞれ
第１のクロック制御手段および第２のクロック制御手段
で制御し、かつ前記第１の制御信号発生手段に代えて第
２の制御信号発生手段を設け、前記第２の制御信号発生
手段は、前記リードイネーブル信号および前記セレクタ
制御信号とともに前記データ出力タイミング制御信号を
前記内部クロック信号の２サイクル分シフトしたラッチ
制御信号をさらに備え、前記第１のクロック制御手段
は、ラッチ制御信号を前記内部クロック信号に同期して
保持する第８の保持手段とこの第８の保持手段の出力信
号で前記内部クロック信号を抽出する論理積手段とで構
成し、前記第２のクロック制御手段は、前記ライトイネ
ーブル信号および前記セレクタ制御信号の論理をとる論
理和手段とこの論理和手段の出力信号を前記内部クロッ
ク信号に同期して保持する第９の保持手段とこの第９の
保持手段の出力信号で前記内部クロック信号を抽出する
論理積手段とで構成することもできる。

【００２６】さらにまた、前記第２の制御信号発生手
段、前記第１のクロック制御手段および前記第２のクロ
ック制御手段それぞれ１組により、複数の前記入出力兼
用端子対応の、前記第２の保持手段に前置されるセレク
タと前記第２の保持手段と前記３ステートの出力バッフ
ァとをそれぞれ共通制御することもできる。

【００２７】また、前記第１および前記第２の保持手段
は、前記第１のクロック制御手段および前記第２のクロ
ック制御手段の出力する制御クロック信号の立ち上がり
タイミングでのみ動作し、それ以外の前記内部クロック
信号期間では保持動作を抑制し前記内部クロック信号に
応答した保持動作による電流量を抑制することもでき
る。

【００２８】さらに、前記第１および前記第２の保持手
段の出力信号のみを、前記第２の保持手段に前置される
セレクタの入力信号とし、これら２信号のうち選択され
た信号を出力する前記３ステートの出力バッファを前記
入出力兼用端子のフローティング防止手段とすることも
できる。

【００２９】

【００３０】さらにまた、前記セレクタが、前記入出力
兼用端子に入力される前記データ列を前記第１の保持手
段を介さずに直接入力することもできる。

【００３１】また、前記制御回路および前記データ発生
回路も含めて同一チップ上に形成するかまたはいずれか
１つだけ含めて同一チップ上に形成することもできる。

【００３２】

【発明の実施の形態】まず本発明の実施の形態を図面を
参照しながら説明する。図１は本発明の第１の実施の形
態を適用するシステム構成図である。図１を参照する
と、本発明の入出力回路を使用したシステムは、本発明
の入出力回路１１と、システムとして図示しない所定の
信号発生回路で生成した制御信号であるライト要求信号
ＷＲ（Ｗｒｉｔｅ Ｒｅｑｕｅｓｔ）とリード要求信号
ＲＤ（Ｒｅａｄ Ｒｅｑｕｅｓｔ）とモード設定信号Ｍ
Ｄ（Ｍｏｄｅ）とをそれぞれ入力し、制御信号としてラ
イト要求信号ＷＲのＨレベルに応答してモード設定信号
ＭＤの値がｎ（ｎは実数）ならば内部クロック信号のｎ
サイクル期間Ｈレベルにするライトイネーブル信号ＷＥ
（Ｗｒｉｔｅ Ｅｎａｂｌｅ）と、リード要求信号ＲＤ
信号のＨレベルに応答してモード設定信号ＭＤの値がｎ
ならば内部クロック信号のｎサイクル期間Ｈレベルにす
るデータ出力タイミング制御信号Ｎ２と、この信号を１
サイクル分シフトしたデータ列制御信号Ｎ３とをそれぞ
れ生成して出力する制御回路１２と、データ列制御信号
Ｎ３を入力し、ｎ個の連続したデータ列Ｎ４を生成出力
するデータ発生回路１３とで構成され、入出力回路１１
に対してライトイネーブル信号ＷＥとデータ出力タイミ
ング制御信号Ｎ２とデータ列Ｎ４と内部回路の出力デー
タＮ１とが、それぞれ入力信号として与えられる。

【００３３】これらは同一チップ上に形成されても構わ
ないし、各々別チップとして形成されてもよい。又、い
ずれか１つだけ別チップとして形成されてもよい。

【００３４】一方、本発明の入出力回路１１は、その構
成をブロック図を示した図２を参照すると、データ出力
タイミング制御信号Ｎ２に応答して内部クロック信号Ｃ
ＬＫ同期で入力されるデータ列Ｎ４の最終番目のデータ
の出力タイミングと同一クロックタイミングで３ステー
トの出力バッファ制御用のリードイネーブル信号ＯＥを
発生するとともに、ライトイネーブル信号ＷＥに応答し
て内部クロック信号ＣＬＫ同期で選択手段のセレクタ制
御信号ＳＥＬも併せて発生する第１の制御信号発生手段
である制御信号発生器１１６と、データ列Ｎ４および他
の外部回路からも入力信号を受ける入出力兼用端子１０
ａと、この端子１０ａに入力されるデータ列Ｎ４または
外部回路からの入力信号を受ける入力バッファ１１１
と、この入力バッファ１１１を介した入力信号を所定の
内部クロックＣＬＫに同期して保持する第１の保持手段
であるラッチ１１２と、このラッチ１１２の保持データ
と内部回路の出力データＮ１とを選択するセレクト手段
であるセレクタ１１３と、このセレクタ１１３から出力
される選択データを内部クロックＣＬＫに同期して保持
する第２の保持手段であるラッチ１１４と、このラッチ
１１４および入出力兼用端子１０ａ間に接続されリード
イネーブル信号ＯＥで出力状態がハイインピーダンスに
制御される３ステートバッファ１１５と、から構成す
る。

【００３５】また、制御信号発生器１１６は、その構成
を示した図３を参照すると、データ出力タイミング制御
信号Ｎ２を内部クロックＣＬＫに同期して入力する従続
接続された第３、第４および第５の保持手段であるラッ
チ１１６１，１１６２，１１６３と、これらラッチ１１
６１，１１６２，１１６３の出力信号Ｍ３，Ｍ４，Ｍ５
とデータ出力タイミング制御信号Ｎ２との論理をとる論
理和手段であるＮＯＲ回路１１６４と、このＮＯＲ回路
１１６４の出力を内部クロックＣＬＫに同期して保持す
る第６の保持手段であるラッチ１１６５とからなるリー
ドイネーブル信号ＯＥの生成手段と、ラッチ１１６１の
出力を極性反転するインバータ回路１１６６の出力Ｍ３
Ｂとラッチ１１６２の出力Ｍ４との論理をとる論理積手
段であるＡＮＤ回路１１６７とこのＡＮＤ回路１１６７
の出力Ｍ２を内部クロックＣＬＫに同期して保持する第
７の保持手段であるラッチ１１６８とからなるセレクタ
制御信号ＳＥＬの生成手段とで構成する。

【００３６】なお、セレクタ１１３は、その動作の真理
値表を示した図４を参照すると、入力信号であるライト
イネーブル信号ＷＥおよびセレクタ制御信号ＳＥＬがそ
れぞれ“０”“０”のとき出力ＳＤはラッチ１１４の出
力ＤＯを選択出力し、“０”“１”のとき出力ＳＤはラ
ッチ１１２の出力ＤＩを選択出力し、“１”“０”のと
き出力ＳＤは内部回路の出力データＮ１を選択出力す
る。“１”“１”の組み合わせは禁止条件とする。ここ
で、“０”はＬレベル、“１”はＨレベルを示す。

【００３７】図１を参照すると、入出力回路１１と制御
回路１２とデータ発生回路１３との相互関係は、本発明
の入出力回路１１の制御は制御回路１２からのデータ出
力制御タイミング信号Ｎ２により行われ、データ発生回
路１３のデータ列Ｎ４のタイミング制御も同じく制御回
路１２から入力するデータ列制御信号Ｎ３により行わ
れ、データ列制御信号Ｎ３がＨレベルのときデータ発生
回路１３はデータ列Ｎ４を出力する。さらに、データ発
生回路１３の出力データ列Ｎ４は本発明の入出力回路１
１の入出力兼用端子１０に入力されデータ出力制御タイ
ミング信号Ｎ２の制御を受ける。さらにまた、これら入
出力回路１１と制御回路１２とデータ発生回路１３とは
ともに内部クロック信号ＣＬＫの立上りに同期して動作
するという共通点を有する。

【００３８】すなわち、制御回路１２はリード要求信号
ＲＤのＨレベルを検出しており、その検出結果、モード
設定信号ＭＤのデータ値が“４”であればあればデータ
出力制御タイミング信号Ｎ２を４サイクル期間Ｈレベル
にし、モード設定信号ＭＤのデータ値が“２”であれば
データ出力制御タイミング信号Ｎ２を２サイクル期間Ｈ
レベルにする。

【００３９】また、ライト要求信号ＷＲのＨレベルを検
出するとモード設定信号ＭＤのデータ値が“４”であれ
ばライトイネーブル信号ＷＥを“４”サイクル期間Ｈレ
ベルにし、モード設定信号ＭＤのデータ値が“２”であ
ればライトイネーブル信号ＷＥを２サイクル期間Ｈレベ
ルにする。

【００４０】一方、制御回路１２出力のデータ列制御信
号Ｎ３は制御回路１２出力のデータ出力制御タイミング
信号Ｎ２を１サイクル分シフトして生成されている。

【００４１】上述した動作を行なう制御回路１２および
データ発生回路１３は、当業者であれば容易に実現可能
であり、また本発明の構成そのものには直接関係しない
ので、その詳細な構成は省略する。

【００４２】次に、図１に示したシステムの動作を説明
する。図１およびその動作説明用のタイミングチャート
を示した図５と、適宜図２も併せて参照すると、モード
設定信号ＭＤは、データ値“４”を出力し、ライト要求
信号ＷＲはＬレベルを出力しているものとする。このと
き、リード要求信号ＲＤがＨレベルになると、モード設
定信号ＭＤのデータ値が“４”であるから、制御回路１
２からはライト要求信号ＲＤの立ち下がりタイミングに
同期してデータ出力制御タイミング信号Ｎ２が４サイク
ル期間Ｈレベルとして出力される。

【００４３】このときデータ列制御信号Ｎ３もデータ出
力制御タイミング信号Ｎ２を１サイクル分シフトさせた
状態で同様に４サイクル期間Ｈレベルとして出力され
る。

【００４４】データ出力制御タイミング信号Ｎ２がＨレ
ベルになると、入出力回路１１が入力状態になる。ま
た、データ列制御信号Ｎ３が４サイクル期間Ｈレベルに
なると、この４サイクル期間Ｈレベルのデータ列制御信
号Ｎ３に応答してデータ発生回路１３はデータ列制御信
号Ｎ３の立ち上がりタイミングから１サイクルシフトし
たタイミングから４サイクル期間、データＤ１，Ｄ２，
Ｄ３，Ｄ４をデータ列Ｎ４として出力する。

【００４５】このデータＤ１，Ｄ２，Ｄ３，Ｄ４を、入
出力回路１１は入出力兼用端子１０から入力データとし
て図２の入力バッファ１１１に取り込む。

【００４６】次に、データ列制御信号Ｎ３が４サイクル
期間を経過してＬレベルになると、Ｌレベルのタイミン
グに応答してデータ発生回路１３もＬレベルのタイミン
グから１サイクル後にデータＤ１，Ｄ２，Ｄ３，Ｄ４の
出力を終了し、この終了タイミングから２サイクル期
間、入出力回路１１の入出力兼用端子１０の電位はハイ
インピーダンス状態になる。この間にモード設定信号Ｍ
Ｄはそのデータ値を例えば“２”に再設定されるものと
する。

【００４７】一方、データ出力制御タイミング信号Ｎ２
がＬレベルになったことを受け入出力回路１１は出力状
態になり入出力兼用端子１０に所定のデータを出力し始
める。

【００４８】入出力回路１１が出力状態のとき、ライト
要求信号ＷＲがＨレベルになると、このＨレベルの立ち
上がりタイミングから１クロック後のタイミングで、制
御回路１２からはライトイネーブル信号ＷＥが出力され
るが、そのときのモード設定信号ＭＤのデータは“２”
であるから、ライトイネーブル信号ＷＥは２サイクル期
間Ｈレベルとして出力されることになる。

【００４９】入出力回路１１が出力状態になっていると
きライトイネーブル信号ＷＥがＨレベルになると、この
Ｈレベルの立ち上がりタイミングから１クロック後のタ
イミングで、入出力回路１１は内部回路の出力データＮ
１を入出力兼用端子１０を介して出力する。

【００５０】なお、入出力回路１１が入力状態にあると
き、入出力兼用端子１０におけるデータＤ１、Ｄ２、Ｄ
３、Ｄ４入力期間の前後にあるハイインピーダンス期間
は、前述したように、一般にターンアラウンドタイムと
称されるが、入出力兼用端子１０（図２では１０ａ）が
接続された図２における３ステートの出力バッファ１１
５の出力信号と入力データとの同時活性、すなわちバス
ファイトを避けるための規格として定義されるのが一般
的である。

【００５１】本実施形態におけるデータ入力後のハイイ
ンピーダンス期間が従来例の１サイクルに比べ２サイク
ルとなり、１サイクル分長くしてあるが、これは、後述
する図７におけるラッチ１１４の出力信号ＤＯの変化
（Ｄ０→Ｄ４）とリードイネーブル信号ＯＥの立上りに
スキュウを持たせるためである。ラッチ１１４の出力信
号ＤＯの変化とリードイネーブル信号ＯＥの立上りが同
時であると、入出力兼用端子１０には一旦データＤ０が
出力された後、データＤ４が出力されるのを防止するた
めである。

【００５２】次に、本発明の第１の実施形態の入出力回
路１１の動作を説明するが、初めに制御信号発生器１１
６の動作を説明しておく。図３および制御信号発生器１
１６の動作説明用のタイミングチャートを示した図６を
併せて参照すると、内部クロック信号ＣＬＫの立上りタ
イミングに同期して、例えば４サイクル期間Ｈレベルの
データ出力制御タイミング信号Ｎ２をラッチ１１６１で
ラッチし、その出力をラッチ１１６２，１１６３に順次
ラッチさせることによりデータ出力制御タイミング信号
Ｎ２を３サイクル分シフトさせ、データ出力制御タイミ
ング信号Ｎ２とラッチ１１６１の出力Ｍ３とラッチ１１
６２の出力Ｍ４とラッチ１１６３の出力Ｍ５とを入力と
したＮＯＲ回路１１６４の出力信号Ｍ１をラッチ１１６
５によってシフトさせることにより７サイクル期間Ｌレ
ベルのリードイネーブル信号ＯＥを発生させる。

【００５３】一方、ラッチ１１６１の出力Ｍ３を入力と
するインバータ回路１１６６の出力信号Ｍ３Ｂとラッチ
１１６２の出力Ｍ４とを入力とするＡＮＤ回路１１６７
の出力信号Ｍ２をラッチ１１６８によってシフトさせる
ことによりセレクタ制御信号ＳＥＬを発生する。

【００５４】これらのデータ出力制御タイミング信号Ｎ
２とリードイネーブル信号ＯＥとセレクタ制御信号ＳＥ
Ｌとの位相関係をみると、データ出力制御タイミング信
号Ｎ２の立ち上がりタイミングに対してリードイネーブ
ル信号ＯＥの立ち下がりタイミングは１クロックサイク
ル分シフトし、リードイネーブル信号ＯＥの立ち下がり
タイミングに対してセレクタ制御信号ＳＥＬの立ち立ち
上がりタイミングは５クロックサイクル分シフトしてお
り、互いに内部クロック信号ＣＬＫに同期している。

【００５５】次に、入出力回路１１全体の動作を説明す
る。図２および入出力回路１１の動作説明用のタイミン
グチャートを示した図７を参照すると、まずライトイネ
ーブル信号ＷＥがＬレベルであるとする。このとき、デ
ータ出力制御タイミング信号Ｎ２が、例えば４クロック
サイクル期間Ｈレベルになると、このＨレベルに応答し
てデータ発生回路１３は前述した動作により、データ出
力制御タイミング信号Ｎ２の立ち上がりタイミングから
１クロックサイクル後のタイミングから７クロックサイ
クル期間Ｌレベルとなるリードイネーブル信号ＯＥを出
力する。

【００５６】このリードイネーブル信号ＯＥのＬレベル
に応答して３ステートバッファ１１５は非活性状態とな
り、入出力兼用端子１０ａはハイインピーダンス状態に
なり入力データ待ちの状態になる。

【００５７】前述したように、データ発生回路１３はデ
ータ出力制御タイミング信号Ｎ２の立ち上がりタイミン
グから２クロックサイクル後のタイミングからデータＤ
１，Ｄ２，Ｄ３，Ｄ４をデータ列Ｎ４として出力するの
で、このデータＤ１，Ｄ２，Ｄ３，Ｄ４が１サイクル以
上の連続したデータとして入出力兼用端子１０ａに入力
される。

【００５８】入出力兼用端子１０ａに入力されたデータ
Ｄ１，Ｄ２，Ｄ３，Ｄ４は、入力バッファ１１１を介し
てラッチ１１２にラッチされて１クロックサイクル分シ
フトされ、セレクタ１１３へ入力される。

【００５９】このときセレクタ１１３では、図４の真理
値表に従いライトイネーブル信号ＷＥおよびセレクタ制
御信号ＳＥＬが共にＬレベルであるから後続するラッチ
１１４の出力を選択して出力しており、その保持内容は
１つ前のセレクタ制御信号ＳＥＬがＨレベルの時のセレ
クタ選択出力であるデータＤ０である。

【００６０】セレクタ１１３にデータＤ１，Ｄ２，Ｄ
３，Ｄ４が入力されてから４クロックサイクル後のタイ
ミング（リードイネーブル信号ＯＥの立ち下がりタイミ
ングに対して５クロックサイクル分シフト）でセレクタ
制御信号ＳＥＬはＨレベルに立ち上がり、このＨレベル
期間にセレクタ１１３に入力されているデータＤ４が選
択出力され、後続のラッチ１１４にラッチされ１クロッ
クサイクル分シフトされて出力される（ラッチ１１４の
出力信号ＤＯの出力値Ｄ４）。

【００６１】すなわち、データＤ４を選択するクロック
タイミングとセレクタ制御信号ＳＥＬがＨレベルに立ち
上がるクロックタイミングとは同一クロックの立ち上が
りに同期している。また、ラッチ１１４の出力信号ＤＯ
の出力値Ｄ４の出力タイミングとセレクタ制御信号ＳＥ
Ｌの立ち下がりタイミングは同一のクロックの立ち上が
りタイミングに同期している。

【００６２】上述した連続したデータＤ１，Ｄ２，Ｄ
３，Ｄ４の最後のデータＤ４の立ち上がりタイミングが
同期する同一クロックの立ち上がりタイミングに同期し
てセレクタ制御信号ＳＥＬがＨレベルになると共に、リ
ードイネーブル信号ＯＥはまだＬレベル状態にあるので
データＤ１，Ｄ２，Ｄ３，Ｄ４の入力が終了した入出力
兼用端子１０ａは再びハイインピーダンス状態になる。

【００６３】上述したハイインピーダンス状態は、一般
的に入出力兼用端子１０ａの電位を変化させるものでは
なく、その電位は入出力兼用端子１０ａの寄生容量等に
よって一定時間（数ミリ秒から数秒）保持されるため、
クロックサイクル時間が短い（数ナノ秒から数マイクロ
秒）高速なシステムでは、ハイインピーダンス状態にな
っても入出力兼用端子１０ａの電位は保持される。

【００６４】次にリードイネーブル信号ＯＥがＨレベル
になり、３ステートバッファ１１５は入力状態から出力
状態への切り替わりが行なわれる。３ステートバッファ
１１５が出力状態に活性化され、ラッチ１１４の出力信
号ＤＯを入出力兼用端子１０ａに出力するが、このとき
入出力兼用端子１０ａに入力された最後のデータＤ４
が、ラッチ１１４にラッチされ信号ＤＯとして保持し出
力されているため、入出力兼用端子１０ａはデータＤ４
を保持したまま入力状態から出力状態への切り替わりが
行なわれる。

【００６５】リードイネーブル信号ＯＥがＨレベルのと
きは３ステートバッファ１１５は出力状態であるので、
３ステートバッファ１１５はラッチ１１４の出力信号Ｄ
ＯであるデータＤ４を入出力兼用端子１０ａに出力して
いる。

【００６６】このとき、セレクタ制御信号ＳＥＬは既に
Ｌレベルであるから、ライトイネーブル信号ＷＥがＬレ
ベルであれば、ラッチ１１４の出力信号ＤＯ（データＤ
４）は、図４の真理値表に示すとおり、セレクタ１１３
の選択出力信号ＳＤとしてセレクタ１１３から出力され
てラッチ１１４に入力される。

【００６７】そのラッチ出力は再びセレクタに入力され
選択される構成になっているので、内部クロック信号が
変化してもセレクタ１１３の出力信号ＳＤは同じデータ
Ｄ４を出力し続け、その信号ＳＤを入力するラッチ１１
４もそのデータＤ４を保持し続けるので、その出力信号
ＤＯは変化せず、従って入出力兼用端子１０ａも変化し
ない。

【００６８】また、セレクタ制御信号ＳＥＬは既にＬレ
ベルであるから、ライトイネーブル信号ＷＥがＨレベル
であれば、図４の真理値表に示すとおり、内部回路の出
力信号Ｎ１のデータＤ５，Ｄ６がセレクタ１１３で選択
されて選択出力信号ＳＤとして出力され、ラッチ１１４
および３ステートバッファ１１５を介して、入出力兼用
端子１０ａにデータＤ５，Ｄ６が出力される。

【００６９】なお、上述の実施形態では、システム構成
の一例として制御回路１２により本発明の入出力回路の
制御信号を発生させることにしたが、データ発生回路１
３からデータ出力制御タイミング信号Ｎ２およびデータ
列制御信号Ｎ３に相当する信号も発生させ、これらの信
号により本発明の入出力回路を制御する構成としてもよ
い。

【００７０】すなわち、前述したように、制御回路１２
はリード要求信号ＲＤのＨレベルを検出しており、その
検出結果、モード設定信号ＭＤのデータ値が“４”であ
ればあればデータ出力制御タイミング信号Ｎ２を４サイ
クル期間Ｈレベルにし、モード設定信号ＭＤのデータ値
が“２”であればデータ出力制御タイミング信号Ｎ２を
２サイクル期間Ｈレベルにすることと、ライト要求信号
ＷＲのＨレベルを検出するとモード設定信号ＭＤのデー
タ値が“４”であればライトイネーブル信号ＷＥを
“４”サイクル期間Ｈレベルにし、モード設定信号ＭＤ
のデータ値が“２”であればライトイネーブル信号ＷＥ
を２サイクル期間Ｈレベルにすることと、制御回路１２
出力のデータ列制御信号Ｎ３は制御回路１２出力のデー
タ出力制御タイミング信号Ｎ２を１サイクル分シフトし
て生成されていることとを、それぞれ満たすようにデー
タ発生回路の発生信号を生成させる。

【００７１】また、上述の実施形態では、制御信号発生
器１１６を１個で入出力兼用端子１０ａと１個分のセレ
クタ１１３と３ステートバッファ１１５とを制御する構
成としたが、制御信号発生器１１６を１個で複数の入出
力兼用端子の分のセレクタと３ステートバッファとを制
御する構成としてもよい。

【００７２】さらに、本発明の入出力回路の出力状態を
入出力兼用端子のフローティング防止としてのみ使用す
る場合は、信号Ｎ１およびライトイネーブル信号ＷＥを
省略することが出来る。即ち、本発明の入出力回路は、
入力回路における入力端子のフローティングを防止する
手段としても使用することが出来るので、入出力兼用端
子にプルアップ抵抗またはプルダウン抵抗を付ける必要
がない。

【００７３】上述したように、本発明の入出力回路では
制御信号発生器１１６を備えたことにより、３ステート
バッファが入力状態において、入出力兼用端子１０ａに
入力された任意のサイクル連続したデータ列の最終番目
のデータのみをラッチ１１４に取り込む構成としている
ので、ラッチ１１４の出力信号ＤＯの変化は最終番目の
データの出力タイミングと同一のクロックタイミングに
同期した１回のみとなり、消費電流を削減するという効
果が得られる。

【００７４】例えば、４サイクル連続してデータが来た
場合は、ラッチ１１４の出力信号ＤＯの変化回数を４回
から１回へと４分の１に削減でき、同様に８サイクル連
続してデータが来た場合は８分の１に削減出来る。

【００７５】即ち、ｎサイクル連続してデータが来た場
合の信号ＤＯの変化回数をｎ分の１に削減でき、消費電
流を削減するという効果が得られる。

【００７６】また、消費電流の削減はノイズ成分の削減
にも繋がるため、同時に信頼性も向上すると言う効果も
得られる。

【００７７】さらに、入力バッファ１１１の出力にラッ
チ１１２を設けたことにより、入出力兼用端子１０ａか
らラッチ１１４までのタイミングマージンがセレクタ１
１３での信号遅延、および入力バッファ１１１からセレ
クタ１１３までの信号配線による遅延分向上するという
効果が得られる。

【００７８】従来、入出力兼用端子１０ａからラッチ１
１４までの信号経路は、入出力兼用端子１０ａ→入力バ
ッファ１１１→セレクタ１１３→ラッチ１１４であった
が、本発明の入出力回路では、入力バッファ１１１とセ
レクタ１１３との間にラッチ１１２を設けたことによ
り、入出力兼用端子１０ａ→入力バッファ１１１→ラッ
チ１１２となり、従って、入出力兼用端子１０ａからラ
ッチ１１４までのタイミングマージンがセレクタ１１３
での信号遅延、および入力バッファ１１１からセレクタ
１１３までの配線遅延分向上するという効果が得られ
る。

【００７９】さらには、ラッチ１１２を設けず、入力バ
ッファ１１１の出力信号Ｉ１とラッチ１１２の出力信号
ＤＩの配線を直接接続する構成としても、入出力兼用端
子１０ａからラッチ１１４までのタイミングマージンは
向上しないが、消費電流を削減するという効果が得られ
ることは明白である。

【００８０】次に、本発明の第２の実施形態を説明す
る。その基本的構成は第１の実施形態と同様であるが、
ラッチ１１２およびラッチ１１４の制御をさらに工夫し
ている。

【００８１】第２の実施形態の構成をブロック図で示し
た図８を参照すると、第１の実施形態との相違点は、ラ
ッチ８２（図２のラッチ１１２に対応）に内部クロック
信号ＣＬＫを与えるクロック信号制御回路８７と、ラッ
チ８４（図２のラッチ１１４に対応）に内部クロック信
号ＣＬＫを与えるクロック信号制御回路８８とを新たに
設け、さらに制御信号発生器１１６にクロック信号制御
回路８８を制御する信号Ｍ４を生成するようにして制御
信号発生器８６としたことである。

【００８２】すなわち、第２の制御信号発生手段である
制御信号発生器８６は、図３に示した図２の制御信号発
生器１１６と同等であるが、リードイネーブル信号ＯＥ
およびセレクタ制御信号ＳＥＬとともにデータ出力タイ
ミング制御データ出力制御タイミング信号Ｎ２を内部ク
ロック信号ＣＬＫの２サイクル分シフトしたラッチ制御
信号Ｍ４（図３の制御信号発生器１１６におけるラッチ
１１６２の出力信号Ｍ４を引き出して用いる）をさらに
備える。

【００８３】第１のクロック制御手段であるクロック制
御回路８７は、ラッチ制御信号Ｍ４を内部クロック信号
ＣＬＫに同期して保持する第８の保持手段であるラッチ
８７１と、このラッチ８７１の出力信号で内部クロック
信号ＣＬＫを抽出する論理積手段であるＡＮＤ８７２と
で構成する。

【００８４】第２のクロック制御手段であるクロック制
御回路８８は、ライトイネーブル信号ＷＥおよびセレク
タ制御信号ＳＥＬの論理をとる論理和手段であるＯＲ回
路８８１と、このＯＲ回路８８１の出力信号Ｊ３を内部
クロック信号ＣＬＫに同期して保持する第９の保持手段
であるラッチ８８２と、このラッチ８８２の出力信号Ｊ
２により内部クロック信号ＣＬＫを抽出する論理積手段
であるＡＮＤ８８３とで構成する。それ以外の構成は第
１の実施形態と同様であるからここでの構成の説明は省
略する。

【００８５】次に、この第２の実施形態の動作を、その
動作説明用タイミングチャートを示した図９を参照しな
がら説明する。

【００８６】先ずクロック制御回路８７およびクロック
制御回路８８の動作を説明しておく。クロック制御回路
８７のラッチ８７１は、内部クロック信号ＣＬＫがＬレ
ベルの立ち下がりタイミングでラッチ制御信号Ｍ４を１
／２クロックサイクル分シフトして出力信号Ｊ１として
出力し、この出力信号Ｊ１を受けたＡＮＤ８７２は、出
力信号Ｊ１がＨレベル期間のときのみその期間内にある
例えば４個の連続した内部クロック信号ＣＬＫを抽出す
るとともに、ラッチ８２の制御クロック信号Ｋ１として
出力する。

【００８７】一方、クロック制御回路８８のＯＲ回路８
８１はライトイネーブル信号ＷＥおよびセレクタ制御信
号ＳＥＬそれぞれのＨレベルを抽出し信号Ｊ３としてラ
ッチ８８２へ出力する。ラッチ８８２は、内部クロック
信号ＣＬＫがＬレベルの立ち下がりタイミングで信号Ｊ
３を１／２クロックサイクル分シフトして出力信号Ｊ２
として出力し、この出力信号Ｊ２を受けたＡＮＤ８８３
は、出力信号Ｊ２がＨレベル期間のときのみその期間内
にある例えば２個の連続した内部クロック信号ＣＬＫを
抽出するとともに、ラッチ８４の制御クロック信号Ｋ２
として出力する。

【００８８】次に上述した制御クロック信号Ｋ１および
Ｋ２を考慮しながらここでの入出力回路全体の動作を説
明すると、入出力回路はリードイネーブル信号ＯＥのＬ
レベルに応答して入力状態になり、３ステートの出力バ
ッファ８５がハイインピーダンス状態になることから入
出力兼用端子１０ｂもハイインピーダンス状態になる。

【００８９】このハイインピーダンス状態になった入出
力兼用端子１０ｂに１クロックサイクル後データＤ１，
Ｄ２，Ｄ３，Ｄ４のデータ列が与えられ、入力バッファ
８１を介してラッチ８２に入力される。ラッチ８２はク
ロック制御回路８７から与えられる制御クロック信号Ｋ
１に同期してデータＤ１，Ｄ２，Ｄ３，Ｄ４をそれぞれ
ラッチし、ラッチした保持データをセレクタ８３へ順次
送出するとともに、最終番目のデータＤ４を保持する。
このとき、入出力兼用端子１０ｂはこれらのデータＤ
１，Ｄ２，Ｄ３，Ｄ４をそれぞれ受けた後は再びハイイ
ンピーダンス状態になる。

【００９０】セレクタ８３は、ライトイネーブル信号Ｗ
ＥがＬレベルであるという条件下で前述の真理値表に従
い、セレクタ制御信号ＳＥＬの１クロックサイクル期間
のＨレベルに応答して、このＨレベルと同一クロックタ
イミングで与えられたデータＤ４のみを選択し、選択出
力信号ＳＤとしてラッチ８４へ出力する。ラッチ８４
は、クロック制御回路８８から与えられる制御クロック
信号Ｋ２の立ち上がりタイミングに同期して、選択出力
信号ＳＤのデータＤ４をラッチし保持するとともに入出
力兼用端子１０ｂへ出力する。

【００９１】次に、リードイネーブル信号ＯＥが非活性
化状態になりＨレベルになると、３ステートの出力バッ
ファ８５はハイインピーダンス状態から信号の出力状態
になり、ラッチ８４に保持されたデータＤ４を出力す
る。

【００９２】この状態でライトイネーブル信号ＷＥが２
クロック期間Ｈレベルになると、セレクタ８３は、セレ
クタ制御信号ＳＥＬがＬレベルであるという条件下で前
述の真理値表に従い、ライトイネーブル信号ＷＥの２ク
ロックサイクル期間のＨレベルに応答して、このＨレベ
ルと同一クロックタイミングで与えられた内部回路の出
力データＤ５，Ｄ６のみを選択し、選択出力信号ＳＤと
してラッチ８４へ出力するとともに入出力兼用端子１０
ｂへ出力する。

【００９３】ラッチ８４は、クロック制御回路８８から
与えられる制御クロック信号Ｋ２の２クロックそれぞれ
の立ち上がりタイミングに同期して、選択出力信号ＳＤ
のデータＤ５,Ｄ６をラッチし保持する。

【００９４】上述したように、クロック信号制御回路８
７，８８を用いた入出力回路は、制御クロック信号Ｋ１
は信号Ｍ４がＨレベルのとき、内部クロック信号ＣＬＫ
と同期して出力され、制御クロック信号Ｋ２はライトイ
ネーブル信号ＷＥもしくはセレクタ制御信号ＳＥＬのい
ずれかがＨレベルのとき、内部クロック信号と同期して
出力される。

【００９５】従って、ラッチ８２，８４のクロックＣＬ
Ｋに同期したラッチ動作を最小限の動作回数にすること
ができ、入出力回路が出力状態にありライトイネーブル
信号ＷＥがＨレベルになっているときに、ラッチ８２が
動作することもなくその出力信号ＤＩは変化しないの
で、本実施例では、さらに消費電流を削減するという効
果が得られる。

【００９６】また、上述の第２の実施形態では、制御信
号発生器８６、クロック信号制御回路８７、８８それぞ
れ１組で入出力兼用端子１個分に対応するセレクタ８
３、３ステートの出力バッファ８５、ラッチ８２、８４
を制御する構成としたが、制御信号発生器８６、クロッ
ク信号制御回路８７，８８それぞれ一組により、複数の
入出力兼用端子に対応するセレクタと３ステートの出力
バッファ群とラッチ８２、８４に対応するラッチ群とを
制御する構成としてもよい。

【００９７】

【発明の効果】以上説明したように、本発明の入出力回
路では、外部入力データまたは内部回路の出力データを
出力側保持手段を介して３ステートの出力バッファに選
択的に導出するためのセレクタを有し、所定の制御信号
でセレクタの選択動作および３ステートの出力バッファ
の出力動作を制御する入出力回路において、セレクタの
選択動作および３ステートの出力バッファの出力動作を
それぞれ異なる制御信号で制御する制御信号発生手段を
さらに有し、異なる制御信号のうちの１つで３ステート
の出力バッファがハイインピーダンス状態となる入力状
態時に、３ステートの出力バッファおよび入力バッファ
の入出力兼用端子に外部入力データとして入力されてい
る連続したデータ列をセレクタで選択して出力側保持手
段で保持するとき、連続したデータ列のうち、最終番目
のデータ出力タイミングと同一クロックタイミングでの
みセレクタのセレクタ制御信号を発生させて最終データ
のみを出力側保持手段に保持させることにより、入力動
作時の出力側保持手段の動作回数を抑制し、また、外部
入力データを出力側保持手段に導出する際に、入出力兼
用端子に接続された入力バッファとセレクタ間にさらに
入力側保持手段を設けるので、出力側ラッチの出力信号
の変化は、最終番目のデータ出力タイミングと同一クロ
ックタイミングに同期した１回のみとなり、消費電流を
削減するという効果が得られる。

【００９８】例えば、４サイクル連続してデータが来た
場合は出力側ラッチの出力信号の変化回数を４回から１
回へと４分の１に削減でき、同様に８サイクル連続して
データが来た場合は８分の１に削減出来る。即ち、ｎサ
イクル連続してデータが来た場合の出力側ラッチの出力
信号の変化回数をｎ分の１に削減でき、その分に対応す
る消費電流を削減するという効果が得られる。

【００９９】また、消費電流の削減はノイズ成分の削減
にも繋がるため、同時に信頼性も向上すると言う効果も
得られる。

【０１００】さらに、入力側ラッチを設けたことによ
り、入出力兼用端子から出力側ラッチまでのタイミング
マージンがセレクタの遅延、および入力バッファからセ
レクタまでの配線遅延分向上するという効果が得られ
る。従来、入出力兼用端子から出力側ラッチまでの信号
経路は、入力出力兼用端子→入力バッファ→セレクタ→
出力側ラッチであったが、本発明の入出力回路では入力
側ラッチを設けたことにより、入出力兼用力端子→入力
バッファ→入力側ラッチとなり、従って、入出力兼用端
子から出力側ラッチまでのタイミングマージンがセレク
タの遅延、および入力バッファからセレクタまでの配線
遅延分向上するという効果が得られる。

【０１０１】さらには、本発明の入出力回路の出力状態
を入出力兼用端子のフローティング防止としてのみ使用
する場合は、内部回路の出力データおよびライトイネー
ブル信号ＷＥを省略することが出来る。即ち、本発明の
入出力回路は、入力回路における入出力兼用端子のフロ
ーティングを防止する手段としても使用することが出来
信頼性の向上にも寄与する。

【０１０２】さらにまた、入力側ラッチを設けず、入力
バッファの出力信号を直接セレクタに与える構成にして
も、入出力兼用端子から出力側ラッチまでのタイミング
マージンは向上しないが、消費電流を削減するという効
果が得られることは明白である。

【図面の簡単な説明】

【図１】本発明の実施形態を適用するシステムの構成を
示すブロック図である。

【図２】本発明の第１の実施形態を示すブロック図であ
る。

【図３】制御信号発生器１１６の構成を示したブロック
図である。

【図４】セレクタ１１３の動作の真理値表を示した図で
ある。

【図５】図１に示したシステムの動作説明用タイミング
チャートである。

【図６】制御信号発生回路１１６の動作説明用タイミン
グチャートである。

【図７】第１の実施形態の入出力回路１１の動作説明用
タイミングチャートである。

【図８】第２の実施形態の構成を示すブロック図であ
る。

【図９】第２の実施形態の入出力回路の動作説明用タイ
ミングチャートである。

【図１０】従来の入出力回路の構成を示すブロック図で
ある。

【図１１】従来の入出力回路の動作説明用タイミングチ
ャートである。

【符号の説明】

１０,１０ａ,１０ｂ，１００ 入出力兼用端子 １１ 入出力回路 １２ 制御回路 １３ データ発生回路 １０１，１１１，８１ 入力バッファ １１２，８２ 入力側ラッチ １１３，８３ セレクタ １１４，８４ 出力側ラッチ １１５，８５ ３ステートの出力バッファ １１６，８６ 制御信号発生器 １１６１〜１１６３，１１６５，１１６８，８７１，８
８２ ラッチ ８８１ ＯＲ回路 １１６６ インバータ回路 １１６７，８７２，８８３ ＡＮＤ回路 ８７，８８ クロック制御回路 １１６４ ＮＯＲ回路 ＣＬＫ 内部クロック信号 ＤＩ 入力側ラッチの出力信号 Ｉ１ 入力バッファの出力信号 Ｊ１ ラッチ８７１の出力信号 Ｊ２ ラッチ８８２の出力信号 Ｊ３ ＯＲ回路８８１の出力信号 Ｋ１ ＡＮＤ回路８７２の出力信号 Ｋ２ ＡＮＤ回路８８３の出力信号 Ｍ１ ＮＯＲ回路１１６４の出力信号 Ｍ２ ＡＮＤ回路１１６７の出力信号 Ｍ３ ラッチ１１６１の出力信号 Ｍ４ ラッチ１１６２の出力信号 Ｍ５ ラッチ１１６３の出力信号 Ｎ１ 内部回路の出力データ Ｎ２ データ出力制御タイミング信号 Ｎ３ データ列制御信号 Ｎ４ データ列 ＭＤ モード設定信号 ＯＥ リードイネーブル信号 ＲＤ リード要求信号 ＷＥ ライトイネーブル信号 ＷＲ ライト要求信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00 G06F 3/00 G11C 11/34

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 外部入力データまたは内部回路の出力デ
   ータを出力側保持手段を介して３ステートの出力バッフ
   ァに選択的に導出するためのセレクタを有し、所定の制
   御信号で前記セレクタの選択動作および前記３ステート
   の出力バッファの出力動作を制御する入出力回路におい
   て、前記セレクタの選択動作および前記３ステートの出
   力バッファの出力動作をそれぞれ異なる制御信号で制御
   する制御信号発生手段をさらに有し、前記異なる制御信
   号のうちの１つで前記３ステートの出力バッファがハイ
   インピーダンス状態となる入力状態時に、前記３ステー
   トの出力バッファおよび入力バッファの入出力兼用端子
   に前記外部入力データとして入力されている連続したデ
   ータ列を前記セレクタで選択して前記出力側保持手段で
   保持するとき、前記連続したデータ列のうち、最終番目
   のデータ出力タイミングと同一クロックタイミングでの
   み前記セレクタのセレクタ制御信号を発生させて前記最
   終データのみを前記出力側保持手段に保持させることに
   より、前記入力動作時の前記出力側保持手段の動作回数
   を抑制することを特徴とする半導体装置の入出力回路。
2. 【請求項２】 前記外部入力データを前記出力側保持手
   段に導出する際に、前記入出力兼用端子に接続された入
   力バッファと前記セレクタ間にさらに入力側保持手段を
   設ける請求項１記載の半導体装置の入出力回路。
3. 【請求項３】 前記制御信号発生手段は、内部クロック
   信号同期で外部から入力する第１の制御信号に応答して
   前記セレクタ制御信号と前記３ステートの出力バッファ
   をハイインピーダンスまたは出力状態にするリードイネ
   ーブル信号とを併せて発生するとともに、前記セレクタ
   制御信号の発生期間は前記リードイネーブル信号が前記
   ハイインピーダンスの状態に活性化されている期間内に
   包含される請求項１記載の半導体装置の入出力回路。
4. 【請求項４】 前記制御信号発生手段は、前記セレクタ
   制御信号を、前記リードイネーブル信号の活性化期間が
   終了する少なくとも２サイクル前に発生させることによ
   り、前記３ステートの出力バッファに前置された出力側
   保持手段に前記セレクタ制御信号に応答して、前記３ス
   テートの出力バッファの入出力兼用端子に外部から入力
   されている連続するデータ列のうち最終番目のデータを
   ラッチさせ、このラッチした最終データを前記入出力兼
   用端子に出力する請求項３記載の半導体装置の入出力回
   路。
5. 【請求項５】 前記セレクタは、予め定めるライト要求
   信号および前記セレクタ制御信号がハイレベルの時は前
   記内部回路の出力データを選択して前記出力側保持手段
   に保持するとともに前記３ステートの出力バッファを介
   して前記入出力兼用端子に出力させ、前記セレクタ制御
   信号がハイレベルで前記ライト要求信号がロウレベルの
   時は前記入出力兼用端子に接続された入力バッファと前
   記セレクタ間に設けた入力側保持手段の出力データを選
   択し、前記ライト要求信号および前記セレクタ制御信号
   がともにロウレベルの時は前記出力側保持手段に保持さ
   れた前記入力側保持手段の出力データを前記セレクタ制
   御信号がハイレベルに変化するまで維持する請求項１記
   載の半導体装置の入出力回路。
6. 【請求項６】 前記出力側保持手段は、前記セレクタ制
   御信号のハイレベルに応答して保持した前記最終番目の
   データを、前記ライト要求信号のハイレベルに応答して
   前記内部回路の出力データが前記セレクタで選択されて
   読み込まれるまでの期間、保持し続ける請求項１記載の
   半導体装置の入出力回路。
7. 【請求項７】 １つの入出力兼用端子と、内部回路の出
   力データを前記入出力兼用端子に出力し、かつ所定の制
   御信号で出力状態がハイインピーダンス状態になる３ス
   テート出力バッファと、前記ハイインピーダンス状態時
   に前記入出力兼用端子から所定のデータを入力する入力
   バッファと、前記入力バッファの出力を内部クロック信
   号に同期して一時保持する第１の保持手段と、前記第１
   の保持手段の出力を第１の入力端に受け、かつ第２の入
   力端には前記内部回路の出力データを受け、さらに第１
   の制御端子には、外部の制御回路に与えられるライト要
   求信号がアクティブレベルのとき所定のモード設定信号
   の設定値ｍ（ｍは実数）で指定するクロックサイクル期
   間だけハイレベルとなり前記ｍ個のデータ列を選択出力
   するためのライトイネーブル信号を前記外部の制御回路
   から受けるセレクタと、前記セレクタの選択出力を前記
   内部クロック信号に同期して一時保持し保持データを前
   記３ステート出力バッファに出力するとともに前記セレ
   クタの第３の入力端に戻す第２の保持手段と、 前記外部の制御回路に与えられるリード要求信号がアク
   ティブレベルのとき所定の前記モード設定信号の設定値
   ｎ（ｎは実数）で指定するクロックサイクル期間だけア
   クティブレベルになるデータ出力タイミング制御信号を
   前記外部の制御回路から受けて、前記データ出力タイミ
   ング制御信号のアクティブレベルへの遷移タイミングか
   ら１クロックサイクル遅れかつ前記データ出力タイミン
   グ制御信号のアクティブレベル期間よりも少なくとも３
   クロックサイクルだけ長くアクティブ状態になるリード
   イネーブル信号を発生して前記３ステート出力バッファ
   を前記ハイインピーダンス状態にするとともに、前記リ
   ードイネーブル信号のアクティブレベルへの遷移タイミ
   ングから１クロックサイクル遅れかつ前記リードイネー
   ブル信号のアクティブレベル期間に前記入出力兼用端子
   および前記第１の保持手段を介してさらに１クロックサ
   イクル遅れて前記セレクタへ出力される前記ｎ個のデー
   タ列のうちのｎ番目のデータと同一クロックタイミング
   で１クロックサイクルだけアクティブレベルになるセレ
   クタ制御信号も発生して前記セレクタの第２の制御端子
   を制御し前記ｎ番目のデータのみ選択出力させる第１の
   制御信号発生手段とをそれぞれ備え、 前記ｎ個のデータ列を連続して入力した場合に、前記セ
   レクタ制御信号のアクティブレベルに応答して前記セレ
   クタに前記ｎ番目のデータのみの選択制御をさせて前記
   第２の保持手段の出力の変化回数をｎ分の１にする消費
   電流抑制機能を有することを特徴とする半導体装置の入
   出力回路。
8. 【請求項８】 前記第１の制御信号発生手段は、前記デ
   ータ出力タイミング制御信号を前記内部クロック信号に
   同期して入力する縦続接続された第３、第４および第５
   の保持手段と、これら第３、第４および第５の保持手段
   の出力信号と前記データ出力タイミング制御信号との論
   理をとる否定論理和手段と、この否定論理和手段の出力
   を前記内部クロック信号に同期して保持する第６の保持
   手段とからなる前記リードイネーブル信号の生成手段
   と、前記第３の保持手段の出力の極性反転出力と前記第
   ４の保持手段の出力との論理をとる論理積手段とこの論
   理積手段の出力を前記内部クロック信号に同期して保持
   する第７の保持手段とからなる前記セレクタ制御信号の
   生成手段とで構成する請求項７記載の半導体装置の入出
   力回路。
9. 【請求項９】 前記第１および前記第２の保持手段の同
   期手段を前記内部クロック信号に代えてそれぞれ第１の
   クロック制御手段および第２のクロック制御手段で制御
   し、かつ前記第１の制御信号発生手段に代えて第２の制
   御信号発生手段を設け、前記第２の制御信号発生手段
   は、前記リードイネーブル信号および前記セレクタ制御
   信号とともに前記データ出力タイミング制御信号を前記
   内部クロック信号の２サイクル分シフトしたラッチ制御
   信号をさらに備え、前記第１のクロック制御手段は、ラ
   ッチ制御信号を前記内部クロック信号に同期して保持す
   る第８の保持手段とこの第８の保持手段の出力信号で前
   記内部クロック信号を抽出する論理積手段とで構成し、
   前記第２のクロック制御手段は、前記ライトイネーブル
   信号および前記セレクタ制御信号の論理をとる論理和手
   段とこの論理和手段の出力信号を前記内部クロック信号
   に同期して保持する第９の保持手段とこの第９の保持手
   段の出力信号で前記内部クロック信号を抽出する論理積
   手段とで構成する請求項７記載の半導体装置の入出力回
   路。
10. 【請求項１０】 前記第２の制御信号発生手段、前記第
    １のクロック制御手段および前記第２のクロック制御手
    段それぞれ１組により、複数の前記入出力兼用端子対応
    の、前記第２の保持手段に前置されるセレクタと前記第
    ２の保持手段と前記３ステートの出力バッファとをそれ
    ぞれ共通制御する請求項９記載の半導体装置の入出力回
    路。
11. 【請求項１１】 前記第１および前記第２の保持手段
    は、前記第１のクロック制御手段および前記第２のクロ
    ック制御手段の出力する制御クロック信号の立ち上がり
    タイミングでのみ動作し、それ以外の前記内部クロック
    信号期間では保持動作を抑制し前記内部クロック信号に
    応答した保持動作による電流量を抑制する請求項９記載
    の半導体装置の入出力回路。
12. 【請求項１２】 前記第１および前記第２の保持手段の
    出力信号のみを、前記第２の保持手段に前置されるセレ
    クタの入力信号とし、これら２信号のうち選択された信
    号を出力する前記３ステートの出力バッファを前記入出
    力兼用端子のフローティング防止手段とする請求項７ま
    たは９記載の半導体装置の入出力回路。
13. 【請求項１３】 前記セレクタが、前記入出力兼用端子
    に入力される前記データ列を前記第１の保持手段を介さ
    ずに直接入力する請求項７または９記載の半導体装置の
    入出力回路。
14. 【請求項１４】 前記制御回路および前記データ発生回
    路も含めて同一チップ上に形成するかまたはいずれか１
    つだけ含めて同一チップ上に形成する請求項７または９
    記載の半導体装置の入出力回路。