JP3358590B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- G—PHYSICS
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に同期信号（以下クロック信号と称する）の生
成に使用される遅延回路を有する半導体集積回路に関す
る。
係り、特に同期信号（以下クロック信号と称する）の生
成に使用される遅延回路を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来、クロック信号に同期して動作する
半導体集積回路では、図８に示すように、外部クロック
信号１を受信回路１０で受信し、これを増幅回路４０で
増幅して、クロック信号制御の回路５０で使用される内
部クロック信号４を生成していた。図８は、従来の半導
体集積回路の概略構成を示すブロック図である。従っ
て、受信回路１０で受信し、増幅回路４０で増幅する過
程で、図９に示すように外部クロック信号１と内部クロ
ック信号４の間の遅延時間ＴDが生じていた。図９は、
従来の半導体集積回路で用いられるクロックのタイミン
グチャートである。
半導体集積回路では、図８に示すように、外部クロック
信号１を受信回路１０で受信し、これを増幅回路４０で
増幅して、クロック信号制御の回路５０で使用される内
部クロック信号４を生成していた。図８は、従来の半導
体集積回路の概略構成を示すブロック図である。従っ
て、受信回路１０で受信し、増幅回路４０で増幅する過
程で、図９に示すように外部クロック信号１と内部クロ
ック信号４の間の遅延時間ＴDが生じていた。図９は、
従来の半導体集積回路で用いられるクロックのタイミン
グチャートである。
【０００３】半導体集積回路は、製造技術の進歩に伴
い、要求される回路規模が増大してきたため、この遅延
時間ＴDは増大する傾向にある。一方、半導体集積回路
が搭載されるシステムの高速化により、半導体集積回路
の動作するクロック周期も高速化してきた。この結果、
クロック周期Ｔcに対し、遅延時間ＴDが相対的に大きく
なり、回路動作に障害が出てきた。遅延時間の増大を対
策するために、これまで位相同期ループ（フェーズロッ
クループ、Phase-Locked Loop、以下、ＰＬＬと称す
る）が用いられてきた。
い、要求される回路規模が増大してきたため、この遅延
時間ＴDは増大する傾向にある。一方、半導体集積回路
が搭載されるシステムの高速化により、半導体集積回路
の動作するクロック周期も高速化してきた。この結果、
クロック周期Ｔcに対し、遅延時間ＴDが相対的に大きく
なり、回路動作に障害が出てきた。遅延時間の増大を対
策するために、これまで位相同期ループ（フェーズロッ
クループ、Phase-Locked Loop、以下、ＰＬＬと称す
る）が用いられてきた。
【０００４】また、コンピュータシステムの高速化に伴
い、半導体記憶装置のデータ転送速度がシステム性能を
律速するようになってきた。半導体記憶装置のデータ転
送速度を向上するために、図１０に示すような、１クロ
ック周期でデータの入出力を２回行う、いわゆるダブル
データレートの動作仕様が提案されている。図１０はダ
ブルデータレートの動作を行った場合のタイミングチャ
ートである。このダブルデータレート動作においては、
命令信号とアドレス信号は、クロック信号の立ち上がり
で入力され、データ入出力信号はクロック信号の立ち上
がり及び立ち上がりの中間のタイミングでデータが入出
力される。
い、半導体記憶装置のデータ転送速度がシステム性能を
律速するようになってきた。半導体記憶装置のデータ転
送速度を向上するために、図１０に示すような、１クロ
ック周期でデータの入出力を２回行う、いわゆるダブル
データレートの動作仕様が提案されている。図１０はダ
ブルデータレートの動作を行った場合のタイミングチャ
ートである。このダブルデータレート動作においては、
命令信号とアドレス信号は、クロック信号の立ち上がり
で入力され、データ入出力信号はクロック信号の立ち上
がり及び立ち上がりの中間のタイミングでデータが入出
力される。
【０００５】即ち、ダブルデータレート動作において
は、命令信号Ｃｏｍとアドレス信号Ａｄｄは、クロック
信号ＣＬＫの立ち上がりで入力され、データ入出力信号
はクロック信号の立ち上がり及び立ち上がりの中間のタ
イミングでデータＤＱが入出力される。この仕様では、
例えばクロック周波数が６６ＭＨｚの場合、データ信号
の動作周波数はクロック信号と同じ６６ＭＨｚで信号の
伝送速度が同じでありながら、２倍のデータ転送速度、
即ち毎秒１３２Ｍビットのデータ転送速度を達成できる
という利点を有する。そのため、高速ＳＲＡＭや、シン
クロナスＤＲＡＭII、シンクリンクＤＲＡＭ等の次期高
速ＤＲＡＭに採用されつつある（日経マイクロデバイ
ス、１９９７年２月号、ｐ．１１など）。また、半導体
記憶装置のみならず、グラフィクスコントローラＬＳＩ
とシステムコントローラＬＳＩとの間の高速データ転送
を行うために規定されたＡＧＰ仕様でも採用されるな
ど、一般的に広がっている（「Accelerated Graphics p
ort Interface Specification」，Revision 1.0，Intel
Corporation，July 31, 1996）。
は、命令信号Ｃｏｍとアドレス信号Ａｄｄは、クロック
信号ＣＬＫの立ち上がりで入力され、データ入出力信号
はクロック信号の立ち上がり及び立ち上がりの中間のタ
イミングでデータＤＱが入出力される。この仕様では、
例えばクロック周波数が６６ＭＨｚの場合、データ信号
の動作周波数はクロック信号と同じ６６ＭＨｚで信号の
伝送速度が同じでありながら、２倍のデータ転送速度、
即ち毎秒１３２Ｍビットのデータ転送速度を達成できる
という利点を有する。そのため、高速ＳＲＡＭや、シン
クロナスＤＲＡＭII、シンクリンクＤＲＡＭ等の次期高
速ＤＲＡＭに採用されつつある（日経マイクロデバイ
ス、１９９７年２月号、ｐ．１１など）。また、半導体
記憶装置のみならず、グラフィクスコントローラＬＳＩ
とシステムコントローラＬＳＩとの間の高速データ転送
を行うために規定されたＡＧＰ仕様でも採用されるな
ど、一般的に広がっている（「Accelerated Graphics p
ort Interface Specification」，Revision 1.0，Intel
Corporation，July 31, 1996）。
【０００６】なお、ダブルデータレート仕様でクロック
信号の立ち上がりと立ち下がりを基準にしない理由は、
クロック周期が短くなるのに伴って、クロック周期に対
する信号の遷移時間が無視できなくなってくると、立ち
上がり波形と立ち下がり波形の非対称性が顕著になり、
入力しきい電圧に対する高電位と低電位の期間が不均等
になるため、サイクル時間が不均等になり、半導体集積
回路の動作余裕が減少するからである。
信号の立ち上がりと立ち下がりを基準にしない理由は、
クロック周期が短くなるのに伴って、クロック周期に対
する信号の遷移時間が無視できなくなってくると、立ち
上がり波形と立ち下がり波形の非対称性が顕著になり、
入力しきい電圧に対する高電位と低電位の期間が不均等
になるため、サイクル時間が不均等になり、半導体集積
回路の動作余裕が減少するからである。
【０００７】ダブルデータレート仕様を実現するため
に、従来はＰＬＬに分周回路を組み込んだ構成が用いら
れてきたが、ＰＬＬは、内部クロック信号を生成し、こ
の内部クロック信号と外部クロック信号との位相差が零
となるよう動作するが、内部クロック信号と外部クロッ
ク信号との位相差がなくなるまでに数十周期以上の時間
を要し、その結果、外部クロック信号に対して位相差の
ない内部クロック信号を所望のタイミングで用いるため
に常にＰＬＬを動作させる必要があり、消費電力が増大
するという欠点がある。半導体記憶装置、特にコンピュ
ータシステムの主記憶として複数個が使用されるダイナ
ミックＲＡＭでは、システム全体の待機状態の消費電力
に対する割合が大きくなるため、より深刻な問題であ
る。さらに、電圧制御発振器６２は電圧で発振動作が制
御されており、電源電圧が低くなると制御電圧の幅が狭
くなるため、制御周波数の精度が落ちるといった欠点が
ある。
に、従来はＰＬＬに分周回路を組み込んだ構成が用いら
れてきたが、ＰＬＬは、内部クロック信号を生成し、こ
の内部クロック信号と外部クロック信号との位相差が零
となるよう動作するが、内部クロック信号と外部クロッ
ク信号との位相差がなくなるまでに数十周期以上の時間
を要し、その結果、外部クロック信号に対して位相差の
ない内部クロック信号を所望のタイミングで用いるため
に常にＰＬＬを動作させる必要があり、消費電力が増大
するという欠点がある。半導体記憶装置、特にコンピュ
ータシステムの主記憶として複数個が使用されるダイナ
ミックＲＡＭでは、システム全体の待機状態の消費電力
に対する割合が大きくなるため、より深刻な問題であ
る。さらに、電圧制御発振器６２は電圧で発振動作が制
御されており、電源電圧が低くなると制御電圧の幅が狭
くなるため、制御周波数の精度が落ちるといった欠点が
ある。
【０００８】これらの欠点を解決する方法として、これ
までレジスタ制御ＤＬＬ（Register-Controlled Delay-
Locked Loop、以下、ＲＤＬＬと称する）、及びＳＭＤ
（Synchronous Mirror Delay、以下、ＳＭＤと称する）
が提案されている。これらの詳細は、IEICE Trans. Eee
lectron., Vol1.E79-C, No.6, pp.798-807、特開平８−
２３７０９１を参照されたい。また、これらの技術を用
いてダブルデータレート仕様を実現する技術も提案され
ている。
までレジスタ制御ＤＬＬ（Register-Controlled Delay-
Locked Loop、以下、ＲＤＬＬと称する）、及びＳＭＤ
（Synchronous Mirror Delay、以下、ＳＭＤと称する）
が提案されている。これらの詳細は、IEICE Trans. Eee
lectron., Vol1.E79-C, No.6, pp.798-807、特開平８−
２３７０９１を参照されたい。また、これらの技術を用
いてダブルデータレート仕様を実現する技術も提案され
ている。
【０００９】上記ＲＤＬＬやＳＭＤでは、遅延時間の増
大を対策し、ダブルデータレート仕様を実現できる。内
部クロック信号と外部クロック信号の位相差がなくなる
までに要する時間は、それぞれ１周期と２周期なので、
常に回路を動作させる必要がなく、内部クロック信号４
を使用しないときには回路の動作を停止できるため、待
機状態での消費電力はなくなる。さらに、ＰＬＬのよう
に電圧で発振を制御する電圧制御発振器がないため、電
源電圧によらず、制御周波数の精度を保つことが可能で
あるという利点を有する。
大を対策し、ダブルデータレート仕様を実現できる。内
部クロック信号と外部クロック信号の位相差がなくなる
までに要する時間は、それぞれ１周期と２周期なので、
常に回路を動作させる必要がなく、内部クロック信号４
を使用しないときには回路の動作を停止できるため、待
機状態での消費電力はなくなる。さらに、ＰＬＬのよう
に電圧で発振を制御する電圧制御発振器がないため、電
源電圧によらず、制御周波数の精度を保つことが可能で
あるという利点を有する。
【００１０】しかしながら、ＲＤＬＬやＳＭＤには、今
後さらに要求される高速化に対して、サイクル時間によ
って内部クロック信号の生成タイミングがばらつくこと
に起因して、いっそう狭くなるデータ入出力のウィンド
ウ時間に対して動作余裕が低下するという課題がある。
つまり、半導体集積回路において、入出力信号のタイミ
ングはクロック入力信号を基準に規定される。即ち、ク
ロック入力信号ＣＬＫでデータ入力信号ＤＱをラッチす
るにあたり、図１０（ａ）に示したように、クロック入
力信号の前後にデータ入力信号を保持しなければならな
い時間、即ち入力セットアップ時間ｔsと入力ホールド
時間ｔh1が規定される。
後さらに要求される高速化に対して、サイクル時間によ
って内部クロック信号の生成タイミングがばらつくこと
に起因して、いっそう狭くなるデータ入出力のウィンド
ウ時間に対して動作余裕が低下するという課題がある。
つまり、半導体集積回路において、入出力信号のタイミ
ングはクロック入力信号を基準に規定される。即ち、ク
ロック入力信号ＣＬＫでデータ入力信号ＤＱをラッチす
るにあたり、図１０（ａ）に示したように、クロック入
力信号の前後にデータ入力信号を保持しなければならな
い時間、即ち入力セットアップ時間ｔsと入力ホールド
時間ｔh1が規定される。
【００１１】また、データを出力するにあたり、図１０
（ｂ）に示したように、データ出力信号が確定するまで
の時間、即ちアクセス時間ｔa、及び前のデータ出力信
号を保持している時間、即ち出力ホールド時間ｔh2が規
定される。ＲＤＬＬの回路の分解能は、シフトレジスタ
で設定できる最小単位である遅延回路１台、即ちゲート
２段である。また、ＳＭＤの回路の分解能は、ゲート２
段である。従って、外部クロック信号に対する内部クロ
ック信号のタイミングは、サイクル時間が変動すると分
解能、即ちゲート２段を伝搬する時間の範囲で変動す
る。入力セットアップ時間ｔs、入力ホールド時間
ｔh1、アクセス時間ｔa、出力ホールド時間ｔh2の入出
力タイミング規定は、いずれも外部クロック信号のタイ
ミングが基準になるため、内部クロック信号のタイミン
グが外部クロック信号に対して変動すると、規定に対す
る動作余裕を低下させる。
（ｂ）に示したように、データ出力信号が確定するまで
の時間、即ちアクセス時間ｔa、及び前のデータ出力信
号を保持している時間、即ち出力ホールド時間ｔh2が規
定される。ＲＤＬＬの回路の分解能は、シフトレジスタ
で設定できる最小単位である遅延回路１台、即ちゲート
２段である。また、ＳＭＤの回路の分解能は、ゲート２
段である。従って、外部クロック信号に対する内部クロ
ック信号のタイミングは、サイクル時間が変動すると分
解能、即ちゲート２段を伝搬する時間の範囲で変動す
る。入力セットアップ時間ｔs、入力ホールド時間
ｔh1、アクセス時間ｔa、出力ホールド時間ｔh2の入出
力タイミング規定は、いずれも外部クロック信号のタイ
ミングが基準になるため、内部クロック信号のタイミン
グが外部クロック信号に対して変動すると、規定に対す
る動作余裕を低下させる。
【００１２】入出力のタイミングは、外部データ入出力
信号間に寄生する容量やインダクタンス、製造プロセス
によってもばらつくため、内部クロック信号の変動によ
るタイミング余裕の低下により、製造プロセスの余裕が
制限され、ひいては高速化を阻害する。また、ＲＤＬ
Ｌ、ＳＭＤの回路は共に、遅延回路列はＮＡＮＤ素子と
インバータとが交互に直列に接続された構成である。従
って、特にＰ型ＭＯＳＦＥＴが並列に、Ｎ型ＭＯＳＦＥ
Ｔが直列に接続されたＮＡＮＤ素子に関して、しきい値
や立ち上がり波形と立ち下がり波形が不均等になる両者
で遷移時間が不均等になり、遅延回路列のパルス信号の
伝搬に伴ってこれが累積され、伝搬するパルス信号の波
形がくずれ、最悪の場合にはパルス信号の消失を招くと
いう問題がある。
信号間に寄生する容量やインダクタンス、製造プロセス
によってもばらつくため、内部クロック信号の変動によ
るタイミング余裕の低下により、製造プロセスの余裕が
制限され、ひいては高速化を阻害する。また、ＲＤＬ
Ｌ、ＳＭＤの回路は共に、遅延回路列はＮＡＮＤ素子と
インバータとが交互に直列に接続された構成である。従
って、特にＰ型ＭＯＳＦＥＴが並列に、Ｎ型ＭＯＳＦＥ
Ｔが直列に接続されたＮＡＮＤ素子に関して、しきい値
や立ち上がり波形と立ち下がり波形が不均等になる両者
で遷移時間が不均等になり、遅延回路列のパルス信号の
伝搬に伴ってこれが累積され、伝搬するパルス信号の波
形がくずれ、最悪の場合にはパルス信号の消失を招くと
いう問題がある。
【００１３】本出願の発明者は、ＲＤＬＬ、ＳＭＤの回
路を用いた場合の上記問題点を解決した発明を、特開平
１１−６６８５４号（特願平９−１５２６５６号）で提
案している。以下、この発明について説明する。図１１
は、上記ＲＤＬＬ及びＳＭＤの問題点を解決した発明の
基本的回路構成を示す回路図である。図１２〜図１４
は、従来の半導体集積回路の動作を示すタイミングチャ
ートである。
路を用いた場合の上記問題点を解決した発明を、特開平
１１−６６８５４号（特願平９−１５２６５６号）で提
案している。以下、この発明について説明する。図１１
は、上記ＲＤＬＬ及びＳＭＤの問題点を解決した発明の
基本的回路構成を示す回路図である。図１２〜図１４
は、従来の半導体集積回路の動作を示すタイミングチャ
ートである。
【００１４】図１１を参照すると、上記半導体集積回路
は、受信回路１０、極性制御回路２０、２組の制御回路
１１０，２１０、遅延回路１０１０，１０３０，１０５
０，１０９０，１１１０，１９９０等で構成される２組
の遅延回路列１２０，２２０、２組のパルス生成回路１
３０，２３０、及び増幅回路４０で構成される。
は、受信回路１０、極性制御回路２０、２組の制御回路
１１０，２１０、遅延回路１０１０，１０３０，１０５
０，１０９０，１１１０，１９９０等で構成される２組
の遅延回路列１２０，２２０、２組のパルス生成回路１
３０，２３０、及び増幅回路４０で構成される。
【００１５】上記受信回路１０は、外部クロック信号１
を受信し、内部電源電位に変換された内部信号２を出力
する。極性制御回路２０は、フリップフロップ２１及び
インバータ２２，２３からなり、内部信号２を受けて、
クロック信号入力により論理レベルが交互に反転する極
性制御信号３を出力する。制御回路１１０は、フリップ
フロップ１１１、遅延回路１１２、及びＡＮＤ回路１１
３から構成される。第一の制御信号１０１及び第二の制
御信号１０２は、極性制御信号３を受けて、外部クロッ
ク信号１の立上りでトグルする互いに逆相の信号であ
る。遅延回路列１２０の入力信号１０３は、制御信号１
０１の立ち上がりに対してのみ、遅延回路１１２の遅延
時間を介して立ち上がる。
を受信し、内部電源電位に変換された内部信号２を出力
する。極性制御回路２０は、フリップフロップ２１及び
インバータ２２，２３からなり、内部信号２を受けて、
クロック信号入力により論理レベルが交互に反転する極
性制御信号３を出力する。制御回路１１０は、フリップ
フロップ１１１、遅延回路１１２、及びＡＮＤ回路１１
３から構成される。第一の制御信号１０１及び第二の制
御信号１０２は、極性制御信号３を受けて、外部クロッ
ク信号１の立上りでトグルする互いに逆相の信号であ
る。遅延回路列１２０の入力信号１０３は、制御信号１
０１の立ち上がりに対してのみ、遅延回路１１２の遅延
時間を介して立ち上がる。
【００１６】極性制御回路２０を構成するフリップフロ
ップ２１は、制御回路１１０のフリップフロップ１１１
の入力とのスキューずれによって誤動作が生じないため
に、内部信号２をインバータ２３で反転させた信号をク
ロック信号入力としている。遅延回路列１２０を構成す
る遅延回路１０９０は、２組の直列に接続された２個の
Ｐ型ＭＯＳＦＥＴ１０８１，１０８２及び１０９１，１
０９２、２組の直列に接続された２個のＮ型ＭＯＳＦＥ
Ｔ１０８３，１０８４及び１０９３，１０９４で構成さ
れ、第一、第二、第三、及び第四の節点Ａｎ−１、Ｂｎ
−１、Ａｎ、Ｂｎを入出力節点とする。
ップ２１は、制御回路１１０のフリップフロップ１１１
の入力とのスキューずれによって誤動作が生じないため
に、内部信号２をインバータ２３で反転させた信号をク
ロック信号入力としている。遅延回路列１２０を構成す
る遅延回路１０９０は、２組の直列に接続された２個の
Ｐ型ＭＯＳＦＥＴ１０８１，１０８２及び１０９１，１
０９２、２組の直列に接続された２個のＮ型ＭＯＳＦＥ
Ｔ１０８３，１０８４及び１０９３，１０９４で構成さ
れ、第一、第二、第三、及び第四の節点Ａｎ−１、Ｂｎ
−１、Ａｎ、Ｂｎを入出力節点とする。
【００１７】電源及び接地線をソースに接続したトラン
ジスタ１０８１，１０８４のゲートには第一の制御信号
１０１が接続され、トランジスタ１０９１，１０９４の
ゲートには第二の制御信号１０２が接続される。第一の
節点Ａｎ−１がゲートに接続されたＮ型ＭＯＳＦＥＴ１
０８３のドレインには、第二の節点Ｂｎ−１が接続され
る。第二の節点Ｂｎ−１がゲートに接続されたＰ型ＭＯ
ＳＦＥＴ１０９２のドレインには第三の節点Ａｎが接続
される。また、第四の節点Ｂｎがゲートに接続されたＮ
型ＭＯＳＦＥＴ１０９３のドレインには、第三の節点Ａ
ｎが接続される。第三の節点Ａｎがゲートに接続された
Ｐ型ＭＯＳＦＥＴ１０８２のドレインには、第二の節点
Ｂｎ−１が接続される。
ジスタ１０８１，１０８４のゲートには第一の制御信号
１０１が接続され、トランジスタ１０９１，１０９４の
ゲートには第二の制御信号１０２が接続される。第一の
節点Ａｎ−１がゲートに接続されたＮ型ＭＯＳＦＥＴ１
０８３のドレインには、第二の節点Ｂｎ−１が接続され
る。第二の節点Ｂｎ−１がゲートに接続されたＰ型ＭＯ
ＳＦＥＴ１０９２のドレインには第三の節点Ａｎが接続
される。また、第四の節点Ｂｎがゲートに接続されたＮ
型ＭＯＳＦＥＴ１０９３のドレインには、第三の節点Ａ
ｎが接続される。第三の節点Ａｎがゲートに接続された
Ｐ型ＭＯＳＦＥＴ１０８２のドレインには、第二の節点
Ｂｎ−１が接続される。
【００１８】次に動作を説明する。第一の制御信号１０
１が高電位である第一の期間においては、第一の節点Ａ
ｎ−１が高電位になると、直列に接続された２個のＮ型
ＭＯＳＦＥＴ１０８３，１０８４はゲートが共に高電位
なので導通し、第二の節点Ｂｎ−１は低電位になる。第
二の制御信号１０２は低電位なので、第二の節点Ｂｎ−
１が低電位になると、直列に接続された２個のＰ型ＭＯ
ＳＦＥＴ１０９１，１０９２はゲートが共に低電位なの
で導通し、第三の節点Ａｎは高電位になる。
１が高電位である第一の期間においては、第一の節点Ａ
ｎ−１が高電位になると、直列に接続された２個のＮ型
ＭＯＳＦＥＴ１０８３，１０８４はゲートが共に高電位
なので導通し、第二の節点Ｂｎ−１は低電位になる。第
二の制御信号１０２は低電位なので、第二の節点Ｂｎ−
１が低電位になると、直列に接続された２個のＰ型ＭＯ
ＳＦＥＴ１０９１，１０９２はゲートが共に低電位なの
で導通し、第三の節点Ａｎは高電位になる。
【００１９】また、第一の制御信号１０１が低電位であ
る第二の期間においては、第二の制御信号１０２は高電
位なので、第四の節点Ｂｎが高電位になると、直列に接
続された２個のＮ型ＭＯＳＦＥＴ１０９３，１０９４は
ゲートが共に高電位なので導通し、第三の節点Ａｎは低
電位になる。第三の節点Ａｎが低電位になると、直列に
接続された２個のＰ型ＭＯＳＦＥＴ１０８１，１０８２
はゲートが共に低電位なので導通し、第二の節点Ｂｎ−
１は高電位になる。
る第二の期間においては、第二の制御信号１０２は高電
位なので、第四の節点Ｂｎが高電位になると、直列に接
続された２個のＮ型ＭＯＳＦＥＴ１０９３，１０９４は
ゲートが共に高電位なので導通し、第三の節点Ａｎは低
電位になる。第三の節点Ａｎが低電位になると、直列に
接続された２個のＰ型ＭＯＳＦＥＴ１０８１，１０８２
はゲートが共に低電位なので導通し、第二の節点Ｂｎ−
１は高電位になる。
【００２０】次に、制御回路１１０、遅延回路列１２
０、及びパルス生成回路１３０の動作を図１３を参照し
て説明する。図１３は、制御回路１１０、遅延回路列１
２０、及びパルス生成回路１３０の動作を説明するため
のタイミングチャートである。時刻５ｎｓにおいてクロ
ック信号２が立ち上がると、第一の制御信号１０１が高
電位となり、第二の制御信号１０２が低電位となる（第
一の期間）。遅延回路１１２を介して遅延回路列１２０
の入力信号１０３、即ち節点Ａ０が高電位になると、前
述のように節点Ｂ０が放電され、次いで節点Ａ１が充電
される。
０、及びパルス生成回路１３０の動作を図１３を参照し
て説明する。図１３は、制御回路１１０、遅延回路列１
２０、及びパルス生成回路１３０の動作を説明するため
のタイミングチャートである。時刻５ｎｓにおいてクロ
ック信号２が立ち上がると、第一の制御信号１０１が高
電位となり、第二の制御信号１０２が低電位となる（第
一の期間）。遅延回路１１２を介して遅延回路列１２０
の入力信号１０３、即ち節点Ａ０が高電位になると、前
述のように節点Ｂ０が放電され、次いで節点Ａ１が充電
される。
【００２１】以下順に、第一の期間には節点Ａｋ（ｋ＝
０，１，２，…）は充電、節点Ｂｋは放電されながら、
図１１の回路図中の右方向にエッジ信号が進行する。
尚、図中の右方向とは、値ｋが大きくなる方向であり、
図中の左方向とは、値ｋが小さくなる方向である。例え
ば、節点Ａｋは節点Ａｋ−１の右方向に位置し、逆に節
点Ａｋ−１は節点Ａｋの左方向に位置する。
０，１，２，…）は充電、節点Ｂｋは放電されながら、
図１１の回路図中の右方向にエッジ信号が進行する。
尚、図中の右方向とは、値ｋが大きくなる方向であり、
図中の左方向とは、値ｋが小さくなる方向である。例え
ば、節点Ａｋは節点Ａｋ−１の右方向に位置し、逆に節
点Ａｋ−１は節点Ａｋの左方向に位置する。
【００２２】時刻１５ｎｓにおいて次のクロック信号２
が立ち上がり、第一の制御信号１０１が低電位、第二の
制御信号１０２が高電位に反転したとき、エッジ信号は
節点Ｂ８まで伝搬し、節点Ｂ８は放電されている途中で
ある。このとき、節点Ａ９を充電するはずのＰ型ＭＯＳ
ＦＥＴは、ゲートに接続された第一の制御信号１０２が
高電位になって遮断されるために節点Ａ９は充電されな
い。
が立ち上がり、第一の制御信号１０１が低電位、第二の
制御信号１０２が高電位に反転したとき、エッジ信号は
節点Ｂ８まで伝搬し、節点Ｂ８は放電されている途中で
ある。このとき、節点Ａ９を充電するはずのＰ型ＭＯＳ
ＦＥＴは、ゲートに接続された第一の制御信号１０２が
高電位になって遮断されるために節点Ａ９は充電されな
い。
【００２３】放電される途中だった節点Ｂ８は、節点Ａ
９が低電位のまま第一の制御信号１０１が低電位になる
ので、節点Ｂ８を充電するＰ型ＭＯＳＦＥＴが導通する
ために充電され、つづいて節点Ａ８が放電される。以
下、第二の期間には節点Ａｋは放電、節点Ｂｋは充電さ
れながら、第一の期間と同じ経路を、図１１の回路図中
の左方向にエッジ信号が進行し、節点Ｂ０、即ち遅延回
路列１２０の出力信号１０４が高電位となる。パルス生
成回路１３０は、遅延回路１３１、インバータ１３２、
及びＡＮＤ回路１３３から構成され、入力信号１０４の
立ち上がりを検出して、第二の期間のみ、即ち２サイク
ルに１回、ワンショットパルス信号１０５を出力する。
９が低電位のまま第一の制御信号１０１が低電位になる
ので、節点Ｂ８を充電するＰ型ＭＯＳＦＥＴが導通する
ために充電され、つづいて節点Ａ８が放電される。以
下、第二の期間には節点Ａｋは放電、節点Ｂｋは充電さ
れながら、第一の期間と同じ経路を、図１１の回路図中
の左方向にエッジ信号が進行し、節点Ｂ０、即ち遅延回
路列１２０の出力信号１０４が高電位となる。パルス生
成回路１３０は、遅延回路１３１、インバータ１３２、
及びＡＮＤ回路１３３から構成され、入力信号１０４の
立ち上がりを検出して、第二の期間のみ、即ち２サイク
ルに１回、ワンショットパルス信号１０５を出力する。
【００２４】次に、従来回路の全体の動作波形を図１２
を参照して説明する。図１２は従来回路の全体の動作を
説明するためのタイミングチャートである。制御回路２
１０、遅延回路列２２０、１パルス生成回路２３０の構
成は、それぞれ制御回路１１０、遅延回路列１２０、パ
ルス生成回路１３０と等しく、極性制御信号３をインバ
ータ３０で反転して入力することで、互いに逆相に動作
させる。例えば、図１２に示されるように、制御回路１
１０から出力される第一の制御信号１０１と制御回路２
１０から出力される第１の制御信号２０１とは互いに逆
相である。パルス生成回路１３０，２３０の出力信号１
０５，２０５は、増幅回路４０のＯＲ回路４１により論
理和が演算され、内部クロック信号４として毎サイクル
生成される。
を参照して説明する。図１２は従来回路の全体の動作を
説明するためのタイミングチャートである。制御回路２
１０、遅延回路列２２０、１パルス生成回路２３０の構
成は、それぞれ制御回路１１０、遅延回路列１２０、パ
ルス生成回路１３０と等しく、極性制御信号３をインバ
ータ３０で反転して入力することで、互いに逆相に動作
させる。例えば、図１２に示されるように、制御回路１
１０から出力される第一の制御信号１０１と制御回路２
１０から出力される第１の制御信号２０１とは互いに逆
相である。パルス生成回路１３０，２３０の出力信号１
０５，２０５は、増幅回路４０のＯＲ回路４１により論
理和が演算され、内部クロック信号４として毎サイクル
生成される。
【００２５】次に、遅延時間について、図１２を参照し
て説明する。第一の期間と第二の期間において、信号は
同一の経路を逆方向に伝搬する。遅延回路列を構成する
各節点の寄生容量は等しく、かつ遅延回路列を構成する
Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴの能力はそれぞ
れ等しいので、第一の期間に節点Ｂ０が立ち下がってか
ら節点Ｂ８が立ち下がるまでの伝搬時間と、第二の期間
に節点Ｂ８が立ち上がってから節点Ｂ０が立ち上がるま
での伝搬時間は等しい。即ち、第一の期間に遅延回路列
１２０を伝搬する時間と、第二の期間に遅延回路列１２
０を伝搬する時間は等しい。
て説明する。第一の期間と第二の期間において、信号は
同一の経路を逆方向に伝搬する。遅延回路列を構成する
各節点の寄生容量は等しく、かつ遅延回路列を構成する
Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴの能力はそれぞ
れ等しいので、第一の期間に節点Ｂ０が立ち下がってか
ら節点Ｂ８が立ち下がるまでの伝搬時間と、第二の期間
に節点Ｂ８が立ち上がってから節点Ｂ０が立ち上がるま
での伝搬時間は等しい。即ち、第一の期間に遅延回路列
１２０を伝搬する時間と、第二の期間に遅延回路列１２
０を伝搬する時間は等しい。
【００２６】外部クロック信号１が受信回路１０へ入力
されから、制御回路１１０から遅延回路制御信号１０１
が出力されるまでの時間、即ち受信回路１０と制御回路
１１０の伝搬時間をｔ１、遅延回路列出力信号１０４が
パルス生成回路１３０へ入力されてから内部クロック信
号４が増幅回路４０から出力されるまでの時間、即ちパ
ルス生成回路１３０及び増幅回路４０の伝搬時間をｔ
２、第一の期間及び第二の期間において遅延回路列１２
０を伝搬する時間をｔｄとする。
されから、制御回路１１０から遅延回路制御信号１０１
が出力されるまでの時間、即ち受信回路１０と制御回路
１１０の伝搬時間をｔ１、遅延回路列出力信号１０４が
パルス生成回路１３０へ入力されてから内部クロック信
号４が増幅回路４０から出力されるまでの時間、即ちパ
ルス生成回路１３０及び増幅回路４０の伝搬時間をｔ
２、第一の期間及び第二の期間において遅延回路列１２
０を伝搬する時間をｔｄとする。
【００２７】遅延回路１１２の遅延時間は、遅延回路１
１２及びＡＮＤ回路１１３の伝搬時間の和がｔ１＋ｔ２
となるように、あらかじめ設定する。遅延回路列１２０
の第一の制御信号１０１が高電位である期間はサイクル
時間ｔＣＫに等しく、これは遅延回路制御信号１０１が
立ち上がってから、遅延回路１１２、ＡＮＤ回路１１３
を経て第一の期間に遅延回路列１２０を伝搬する時間に
等しいので、ｔＣＫ＝ｔ１＋ｔ２＋ｔｄである。
１２及びＡＮＤ回路１１３の伝搬時間の和がｔ１＋ｔ２
となるように、あらかじめ設定する。遅延回路列１２０
の第一の制御信号１０１が高電位である期間はサイクル
時間ｔＣＫに等しく、これは遅延回路制御信号１０１が
立ち上がってから、遅延回路１１２、ＡＮＤ回路１１３
を経て第一の期間に遅延回路列１２０を伝搬する時間に
等しいので、ｔＣＫ＝ｔ１＋ｔ２＋ｔｄである。
【００２８】第二の期間に、外部クロック信号１が受信
回路１０に入力されてから、遅延回路制御信号１０１が
立ち下がり、遅延回路列１２０、パルス生成回路１３
０、及び増幅回路４０を経て、内部クロック信号４を出
力するまでの時間はｔ１＋ｔｄ＋ｔ２で、これは前述の
等式よりｔＣＫ、即ちサイクル時間に他ならない。即
ち、内部クロック信号４は、第三の期間の外部クロック
信号と同じタイミングで出力されることになる。従っ
て、２周期で内部クロック信号と外部クロック信号の位
相差をなくすことができる。
回路１０に入力されてから、遅延回路制御信号１０１が
立ち下がり、遅延回路列１２０、パルス生成回路１３
０、及び増幅回路４０を経て、内部クロック信号４を出
力するまでの時間はｔ１＋ｔｄ＋ｔ２で、これは前述の
等式よりｔＣＫ、即ちサイクル時間に他ならない。即
ち、内部クロック信号４は、第三の期間の外部クロック
信号と同じタイミングで出力されることになる。従っ
て、２周期で内部クロック信号と外部クロック信号の位
相差をなくすことができる。
【００２９】更に、クロック周期がわずかに変動した場
合の遅延回路列１２０の遅延時間について、節点Ａ８，
Ｂ８の詳細な動作波形を示した図１４を参照して説明す
る。図１４は、クロック周期がわずかに変動した場合の
遅延回路列１２０の遅延時間を説明するためのタイミン
グチャートである。図１４において、第一の期間から第
二の期間に切り替わるとき、節点Ｂ８は中間電位まで放
電されてから再び充電される。クロック周期がわずかだ
け長くなると、第一の期間において遅延回路列を伝搬す
る時間が長くなり、節点Ｂ８で放電される電荷量が増加
する。そのため、第二の期間で節点Ｂ８の充電すべき電
荷量も増加するため、節点Ｂ８の充電時間、即ち、第二
の期間に遅延回路列１２０を伝搬する時間も増加する。
合の遅延回路列１２０の遅延時間について、節点Ａ８，
Ｂ８の詳細な動作波形を示した図１４を参照して説明す
る。図１４は、クロック周期がわずかに変動した場合の
遅延回路列１２０の遅延時間を説明するためのタイミン
グチャートである。図１４において、第一の期間から第
二の期間に切り替わるとき、節点Ｂ８は中間電位まで放
電されてから再び充電される。クロック周期がわずかだ
け長くなると、第一の期間において遅延回路列を伝搬す
る時間が長くなり、節点Ｂ８で放電される電荷量が増加
する。そのため、第二の期間で節点Ｂ８の充電すべき電
荷量も増加するため、節点Ｂ８の充電時間、即ち、第二
の期間に遅延回路列１２０を伝搬する時間も増加する。
【００３０】従って、クロック信号１０５の生成タイミ
ングも遅れるため、次のクロック周期の外部クロック信
号と同期した信号が得られる。即ち、クロック周期の分
解能はゲート１段以下で、電荷量と充放電時間が線形性
が保たれる範囲では、サイクル時間が変動しても、外部
クロック信号に対する内部クロック信号の位相差は変動
しないことになる。
ングも遅れるため、次のクロック周期の外部クロック信
号と同期した信号が得られる。即ち、クロック周期の分
解能はゲート１段以下で、電荷量と充放電時間が線形性
が保たれる範囲では、サイクル時間が変動しても、外部
クロック信号に対する内部クロック信号の位相差は変動
しないことになる。
【００３１】なお、対をなすＰ型ＭＯＳＦＥＴ同士の電
流能力と寄生容量が等しく、対をなすＮ型ＭＯＳＦＥＴ
も同様である、第一の期間の節点Ａｋの充電時間は第二
の期間の節点Ｂｋの充電時間と完全に相殺され、また第
一の期間の節点Ｂｋの放電時間は第二の期間の節点Ａｋ
の放電時間と完全に相殺される。即ち、図１３の場合に
は、第一の期間及び第二の期間における節点Ｂ０から節
点Ａ８までの伝搬時間は相殺され、遅延回路列の伝搬に
伴って第一の期間と第二の期間の伝搬時間の差が累積さ
れることはない。
流能力と寄生容量が等しく、対をなすＮ型ＭＯＳＦＥＴ
も同様である、第一の期間の節点Ａｋの充電時間は第二
の期間の節点Ｂｋの充電時間と完全に相殺され、また第
一の期間の節点Ｂｋの放電時間は第二の期間の節点Ａｋ
の放電時間と完全に相殺される。即ち、図１３の場合に
は、第一の期間及び第二の期間における節点Ｂ０から節
点Ａ８までの伝搬時間は相殺され、遅延回路列の伝搬に
伴って第一の期間と第二の期間の伝搬時間の差が累積さ
れることはない。
【００３２】サイクル時間の変動によるタイミングのば
らつきは、節点Ｂ８の充放電の動作にのみ起因し、最大
でもゲート１段以下になる。従って、第一の期間に遅延
回路列１２０を伝搬する時間と、第二の期間に遅延回路
列１２０を伝搬する時間はゲート１段以下の精度で等し
く、即ち、内部クロック信号と外部クロック信号の位相
差はゲート１段以下である。
らつきは、節点Ｂ８の充放電の動作にのみ起因し、最大
でもゲート１段以下になる。従って、第一の期間に遅延
回路列１２０を伝搬する時間と、第二の期間に遅延回路
列１２０を伝搬する時間はゲート１段以下の精度で等し
く、即ち、内部クロック信号と外部クロック信号の位相
差はゲート１段以下である。
【００３３】このように、本出願の発明者は、外部クロ
ック信号と遅延のない内部クロック信号が、わずか２周
期で確実に得ることが可能であり、常に回路を動作させ
る必要がなく、内部クロック信号を使用しないときには
停止できるため、待機状態での消費電力がなくなるとい
う利点を有する回路を提案している。
ック信号と遅延のない内部クロック信号が、わずか２周
期で確実に得ることが可能であり、常に回路を動作させ
る必要がなく、内部クロック信号を使用しないときには
停止できるため、待機状態での消費電力がなくなるとい
う利点を有する回路を提案している。
【００３４】
【発明が解決しようとする課題】ところで、以上説明し
た技術はダブルデータレート仕様を満足する技術に関す
るものであるが、更なる高速動作の要求から１クロック
周期の間に４データを連続して出力する仕様が提案され
ている。図１５は、１クロック周期の間に４データを出
力する動作を示すタイミングチャートである。図１５に
示されたように、リードコマンドがあるクロックの立ち
上がりで読み込まれた後、そのクロックの２クロック後
の周期において、データＱ１〜Ｑ４が連続して出力され
る。この仕様を実現する回路に関して、上述したＲＤＬ
ＬやＳＭＤにおける問題を生ずることなく動作する回路
として上記技術の応用が考えられる。
た技術はダブルデータレート仕様を満足する技術に関す
るものであるが、更なる高速動作の要求から１クロック
周期の間に４データを連続して出力する仕様が提案され
ている。図１５は、１クロック周期の間に４データを出
力する動作を示すタイミングチャートである。図１５に
示されたように、リードコマンドがあるクロックの立ち
上がりで読み込まれた後、そのクロックの２クロック後
の周期において、データＱ１〜Ｑ４が連続して出力され
る。この仕様を実現する回路に関して、上述したＲＤＬ
ＬやＳＭＤにおける問題を生ずることなく動作する回路
として上記技術の応用が考えられる。
【００３５】図１６は、４クロック連続してデータを読
み出す仕様を実現するために、従来の基本的回路構成を
応用した回路を示す図である。図１６において、１１は
入力される外部クロック信号１のエッジを検出する回路
を有し、内部信号２を出力する受信回路である。１２
は、内部クロック信号がクロック入力端に入力され、反
転出力端の出力がＤ入力端に接続されたＤフリップフロ
ップであり、内部クロックが入力される毎に論理レベル
が反転する信号を出力端Ｑから出力する。２４は、内部
信号２及びＤフリップフロップ１２の出力が入力される
遅延回路列である。この遅延回路列２４は、図１５に示
された４クロック連続してデータを読み出す仕様を実現
するためのクロック信号を出力する。また、図１５に示
した仕様では、リードコマンドが入力されて２クロック
周期が経過してからデータが読み出される仕様であり、
遅延回路列２４のみではリードコマンドが入力された次
のクロック周期において何も動作が行われないこととな
るが、これを防止するため遅延回路２４と同一の回路構
成を有する遅延回路列２５が設けられている。
み出す仕様を実現するために、従来の基本的回路構成を
応用した回路を示す図である。図１６において、１１は
入力される外部クロック信号１のエッジを検出する回路
を有し、内部信号２を出力する受信回路である。１２
は、内部クロック信号がクロック入力端に入力され、反
転出力端の出力がＤ入力端に接続されたＤフリップフロ
ップであり、内部クロックが入力される毎に論理レベル
が反転する信号を出力端Ｑから出力する。２４は、内部
信号２及びＤフリップフロップ１２の出力が入力される
遅延回路列である。この遅延回路列２４は、図１５に示
された４クロック連続してデータを読み出す仕様を実現
するためのクロック信号を出力する。また、図１５に示
した仕様では、リードコマンドが入力されて２クロック
周期が経過してからデータが読み出される仕様であり、
遅延回路列２４のみではリードコマンドが入力された次
のクロック周期において何も動作が行われないこととな
るが、これを防止するため遅延回路２４と同一の回路構
成を有する遅延回路列２５が設けられている。
【００３６】次に、遅延回路列２４について詳細に説明
する。遅延回路列２４は、Ｄフリップフロップ１００
と、４組の遅延回路１１１，６１１，７１１，８１１
と、４組のアンド回路と、４組の遅延回路列１１２，６
１２，７１２，８１２と、４組のパルス生成回路１１
３，６１３，７１３，８１３と、マルチプレクサ１６と
を有する。Ｄフリップフロップ１００のクロック端には
内部信号２が入力され、Ｄ入力端にはＤフリップフロッ
プ１２の出力端が接続されている。Ｄフリップフロップ
の出力端からは第一の制御信号１０１が出力され、反転
出力端からは第二の制御信号１０２が出力される。
する。遅延回路列２４は、Ｄフリップフロップ１００
と、４組の遅延回路１１１，６１１，７１１，８１１
と、４組のアンド回路と、４組の遅延回路列１１２，６
１２，７１２，８１２と、４組のパルス生成回路１１
３，６１３，７１３，８１３と、マルチプレクサ１６と
を有する。Ｄフリップフロップ１００のクロック端には
内部信号２が入力され、Ｄ入力端にはＤフリップフロッ
プ１２の出力端が接続されている。Ｄフリップフロップ
の出力端からは第一の制御信号１０１が出力され、反転
出力端からは第二の制御信号１０２が出力される。
【００３７】第一の制御信号１０１は上記アンド回路の
一方の入力端及び遅延回路１１１，６１１，７１１，８
１１に入力されており、アンド回路の他方の入力端には
遅延回路１１１，６１１，７１１，８１１の出力端が接
続されている。よって、それぞれのアンド回路から出力
される制御信号１０３，６０３，７０３，８０３は、第
一の制御信号が高電位であって、遅延回路１１１，６１
１，７１１，８１１を伝搬した第一の制御信号がそれぞ
れのアンド回路に入力されたときに初めて出力される。
一方の入力端及び遅延回路１１１，６１１，７１１，８
１１に入力されており、アンド回路の他方の入力端には
遅延回路１１１，６１１，７１１，８１１の出力端が接
続されている。よって、それぞれのアンド回路から出力
される制御信号１０３，６０３，７０３，８０３は、第
一の制御信号が高電位であって、遅延回路１１１，６１
１，７１１，８１１を伝搬した第一の制御信号がそれぞ
れのアンド回路に入力されたときに初めて出力される。
【００３８】遅延回路列１１２，６１２，７１２，８１
２は、前述した従来の技術と同様、入力された制御信号
１０３，６０３，７０３，８０３に基づくエッジ信号を
図中右方向に伝搬させるとともに左方向に伝搬させて遅
延させるが、図１６においては、左側へ伝搬する場合の
遅延時間と右側へ伝搬する場合の遅延時間とは、遅延回
路列１１２では同一であるが、遅延回路列６１２，７１
２，８１２では異なる。遅延回路列６１２は、図中右側
へ伝搬する時間と図中左側へ伝搬する時間との比は、
４：１であり、遅延回路７１２，８１２ではそれぞれ
４：２及び４：３である。
２は、前述した従来の技術と同様、入力された制御信号
１０３，６０３，７０３，８０３に基づくエッジ信号を
図中右方向に伝搬させるとともに左方向に伝搬させて遅
延させるが、図１６においては、左側へ伝搬する場合の
遅延時間と右側へ伝搬する場合の遅延時間とは、遅延回
路列１１２では同一であるが、遅延回路列６１２，７１
２，８１２では異なる。遅延回路列６１２は、図中右側
へ伝搬する時間と図中左側へ伝搬する時間との比は、
４：１であり、遅延回路７１２，８１２ではそれぞれ
４：２及び４：３である。
【００３９】図１７は、遅延回路列１１２の内部構成を
示す回路図である。図１７に示したように、遅延回路列
１１２の内部構成は、図１１に示した遅延回路列１２０
と同様の構成である。また、図１８は、エッジ信号が図
１６中右側へ伝搬する時間と左側へ伝搬する時間とが異
なる遅延回路列６１２の構成を示す回路図である。図１
８に示すように、遅延回路列２１２において、節点Ａｎ
から接地線には、４組のＮ型ＭＯＳＦＥＴが並列に接続
され、電源線には１組のＰ型ＭＯＳＦＥＴのみ電気的に
接続される。逆に節点Ｂｎから接地線には、１組のＮ型
ＭＯＳＦＥＴのみ電気的に接続され、電源線には４組の
Ｎ型ＭＯＳＦＥＴが並列に接続される。
示す回路図である。図１７に示したように、遅延回路列
１１２の内部構成は、図１１に示した遅延回路列１２０
と同様の構成である。また、図１８は、エッジ信号が図
１６中右側へ伝搬する時間と左側へ伝搬する時間とが異
なる遅延回路列６１２の構成を示す回路図である。図１
８に示すように、遅延回路列２１２において、節点Ａｎ
から接地線には、４組のＮ型ＭＯＳＦＥＴが並列に接続
され、電源線には１組のＰ型ＭＯＳＦＥＴのみ電気的に
接続される。逆に節点Ｂｎから接地線には、１組のＮ型
ＭＯＳＦＥＴのみ電気的に接続され、電源線には４組の
Ｎ型ＭＯＳＦＥＴが並列に接続される。
【００４０】第一の制御信号１０１が高電位、第二の制
御信号１０２が低電位である第一の期間において、節点
Ａｎは１組のＰ型ＭＯＳＦＥＴによって充電され、節点
Ｂｎは１組のＮ型ＭＯＳＦＥＴによって放電される。第
一の制御信号１０１が低電位、第二の制御信号１０２が
高電位である第二の期間において、節点Ａｎは４組のＮ
型ＭＯＳＦＥＴによって放電され、節点Ｂｎは４組のＰ
型ＭＯＳＦＥＴによって充電される。したがって、遅延
回路列６１２の第二の期間の伝搬時間は、第一の期間の
伝搬時間の１／４になる。遅延回路列７１４，８１４
は、遅延回路列６１４とほぼ同様の構成であるが、伝搬
時間が異なるため、僅かながら構成が異なる。遅延回路
列７１２の第二の期間の伝搬時間は、第一の期間の伝搬
時間の２／４であり、遅延回路列８１２の第二の期間の
伝搬時間は、第一の期間の伝搬時間の３／４である。遅
延時間の差異による構成の差異の詳細については、本出
願の発明者が先にした出願である特開平１１−６６８５
４号（特願平９−１５２６５６号）の図２７を参照され
たい。
御信号１０２が低電位である第一の期間において、節点
Ａｎは１組のＰ型ＭＯＳＦＥＴによって充電され、節点
Ｂｎは１組のＮ型ＭＯＳＦＥＴによって放電される。第
一の制御信号１０１が低電位、第二の制御信号１０２が
高電位である第二の期間において、節点Ａｎは４組のＮ
型ＭＯＳＦＥＴによって放電され、節点Ｂｎは４組のＰ
型ＭＯＳＦＥＴによって充電される。したがって、遅延
回路列６１２の第二の期間の伝搬時間は、第一の期間の
伝搬時間の１／４になる。遅延回路列７１４，８１４
は、遅延回路列６１４とほぼ同様の構成であるが、伝搬
時間が異なるため、僅かながら構成が異なる。遅延回路
列７１２の第二の期間の伝搬時間は、第一の期間の伝搬
時間の２／４であり、遅延回路列８１２の第二の期間の
伝搬時間は、第一の期間の伝搬時間の３／４である。遅
延時間の差異による構成の差異の詳細については、本出
願の発明者が先にした出願である特開平１１−６６８５
４号（特願平９−１５２６５６号）の図２７を参照され
たい。
【００４１】いま、受信回路１１の遅延時間をｔ１、パ
ルス生成回路１１３，マルチプレクサ１６，１３等から
なる出力回路の遅延時間をｔ２、オーバーヘッド時間を
ｔ３とした場合、遅延回路１１１，６１１，７１１，８
１１の遅延時間を、時間ｔ１＋ｔ２＋ｔ３の１倍、４／
１倍、４／２倍、４／３倍にそれぞれ設定する。遅延回
路１１１，６１１，７１１，８１１の遅延時間を上記の
ように設定するのは、後述するデータ５の位相と入力さ
れる外部クロック信号１との位相差を０°、９０°、２
７０°、及び３６０°に設定するためである。尚、遅延
回路１１１，６１１，７１１，８１１は、受信回路１１
及び出力回路の熱変動による遅延時間等の変化に特性を
合わせるため、その回路構成は受信回路１１及び出力回
路の回路構成と同様な回路構成で形成される。
ルス生成回路１１３，マルチプレクサ１６，１３等から
なる出力回路の遅延時間をｔ２、オーバーヘッド時間を
ｔ３とした場合、遅延回路１１１，６１１，７１１，８
１１の遅延時間を、時間ｔ１＋ｔ２＋ｔ３の１倍、４／
１倍、４／２倍、４／３倍にそれぞれ設定する。遅延回
路１１１，６１１，７１１，８１１の遅延時間を上記の
ように設定するのは、後述するデータ５の位相と入力さ
れる外部クロック信号１との位相差を０°、９０°、２
７０°、及び３６０°に設定するためである。尚、遅延
回路１１１，６１１，７１１，８１１は、受信回路１１
及び出力回路の熱変動による遅延時間等の変化に特性を
合わせるため、その回路構成は受信回路１１及び出力回
路の回路構成と同様な回路構成で形成される。
【００４２】図１６に戻り、パルス生成回路１１３，６
１３，７１３，８１３は、遅延回路列１１２，６１２，
７１２，８１２からそれぞれ出力される遅延回路列出力
信号１０４、６０４，７０４，８０４の立ち上がりを検
出し所定幅、好ましくはクロック信号の１／４周期のパ
ルス幅を有するパルス信号を出力する。マルチプレクサ
１６は、パルス生成回路１１３，６１３，７１３，８１
３から出力されるパルス信号を多重化して出力する。ま
た、マルチプレクサ１３は、遅延回路列２４から出力さ
れる多重化されたパルス信号と、遅延回路列２５から出
力される多重化されたパルス信号とを多重化し、内部ク
ロック信号４として出力する。１４はメモリセルであ
り、１５はメモリセル１４に記憶されている記憶内容
を、入力される内部クロック信号４に同期してデータ５
を出力するＤフリップフロップである。メモリセル１４
及びＤフリップフロップ１５に関しては理解を容易にす
るため省略して記載している。
１３，７１３，８１３は、遅延回路列１１２，６１２，
７１２，８１２からそれぞれ出力される遅延回路列出力
信号１０４、６０４，７０４，８０４の立ち上がりを検
出し所定幅、好ましくはクロック信号の１／４周期のパ
ルス幅を有するパルス信号を出力する。マルチプレクサ
１６は、パルス生成回路１１３，６１３，７１３，８１
３から出力されるパルス信号を多重化して出力する。ま
た、マルチプレクサ１３は、遅延回路列２４から出力さ
れる多重化されたパルス信号と、遅延回路列２５から出
力される多重化されたパルス信号とを多重化し、内部ク
ロック信号４として出力する。１４はメモリセルであ
り、１５はメモリセル１４に記憶されている記憶内容
を、入力される内部クロック信号４に同期してデータ５
を出力するＤフリップフロップである。メモリセル１４
及びＤフリップフロップ１５に関しては理解を容易にす
るため省略して記載している。
【００４３】次に、上記構成の回路の動作について説明
する。図１９は、４クロック連続してデータを読み出す
仕様を実現するために、従来の基本的回路構成を応用し
た回路の動作を示すタイミングチャートである。まず、
外部クロック１が入力されると、受信回路１１は立ち上
がりエッジを検出し、所定の幅を有するパルスからなる
内部信号２を出力する。内部クロック信号はＤフリップ
フロップ１２，１００へ入力され制御信号１０１，１０
２が出力される。制御信号１０１が高電位であり、制御
信号１０２が低電位である第一の期間において、遅延回
路１１１を伝搬するのに要した時間ｔ１１１経過後、ア
ンド回路から制御信号１０３が出力され、遅延回路８１
１，７１１，６１１それぞれを伝搬するのに要した時間
ｔ８１１，ｔ７１１，ｔ６１１経過後、制御信号８０
３，７０３，６０３が順次出力される。
する。図１９は、４クロック連続してデータを読み出す
仕様を実現するために、従来の基本的回路構成を応用し
た回路の動作を示すタイミングチャートである。まず、
外部クロック１が入力されると、受信回路１１は立ち上
がりエッジを検出し、所定の幅を有するパルスからなる
内部信号２を出力する。内部クロック信号はＤフリップ
フロップ１２，１００へ入力され制御信号１０１，１０
２が出力される。制御信号１０１が高電位であり、制御
信号１０２が低電位である第一の期間において、遅延回
路１１１を伝搬するのに要した時間ｔ１１１経過後、ア
ンド回路から制御信号１０３が出力され、遅延回路８１
１，７１１，６１１それぞれを伝搬するのに要した時間
ｔ８１１，ｔ７１１，ｔ６１１経過後、制御信号８０
３，７０３，６０３が順次出力される。
【００４４】これらの信号が出力されると、遅延回路列
１１２，６１２，７１２，８１２の接点Ｂ０が放電され
るため遅延回路列出力信号１０４、６０４，７０４，８
０４は順次低電位となる。接点Ｂ０が放電されるととも
に、接点Ａ０が充電されるので、エッジ信号が遅延回路
列１１２，６１２，７１２，８１２各々を図中右側に伝
搬する。エッジが遅延回路列１１２，６１２，７１２，
８１２を伝搬している間は遅延回路列出力信号１０４、
６０４，７０４，８０４は低電位である。
１１２，６１２，７１２，８１２の接点Ｂ０が放電され
るため遅延回路列出力信号１０４、６０４，７０４，８
０４は順次低電位となる。接点Ｂ０が放電されるととも
に、接点Ａ０が充電されるので、エッジ信号が遅延回路
列１１２，６１２，７１２，８１２各々を図中右側に伝
搬する。エッジが遅延回路列１１２，６１２，７１２，
８１２を伝搬している間は遅延回路列出力信号１０４、
６０４，７０４，８０４は低電位である。
【００４５】エッジ信号が遅延回路列１１２，６１２，
７１２，８１２各々を右側に伝搬していき、第一の制御
信号１０１が低電位となり、第２の制御信号１０２のレ
ベルが高電位となると、放電される途中だった節点Ｂｋ
は、節点Ａｋ＋１が低電位のまま第一の制御信号１０１
が低電位になるので、節点Ｂｋを充電するＰ型ＭＯＳＦ
ＥＴが導通するために充電され、つづいて節点Ａｋが放
電される。このようにして第一の制御信号１０１が立ち
上がって、第二の制御信号１０２が立ち下がると各遅延
回路列１１２，６１２，７１２，８１２を図１６中右側
に伝搬してきたエッジ信号は、同図中左側に伝搬するこ
とになる。つまり、第一の制御信号１０１の立ち上がり
時点及び第二の制御信号１０２の立ち下がり時点はエッ
ジ信号の伝搬方向を反対にする時点を規定している。
７１２，８１２各々を右側に伝搬していき、第一の制御
信号１０１が低電位となり、第２の制御信号１０２のレ
ベルが高電位となると、放電される途中だった節点Ｂｋ
は、節点Ａｋ＋１が低電位のまま第一の制御信号１０１
が低電位になるので、節点Ｂｋを充電するＰ型ＭＯＳＦ
ＥＴが導通するために充電され、つづいて節点Ａｋが放
電される。このようにして第一の制御信号１０１が立ち
上がって、第二の制御信号１０２が立ち下がると各遅延
回路列１１２，６１２，７１２，８１２を図１６中右側
に伝搬してきたエッジ信号は、同図中左側に伝搬するこ
とになる。つまり、第一の制御信号１０１の立ち上がり
時点及び第二の制御信号１０２の立ち下がり時点はエッ
ジ信号の伝搬方向を反対にする時点を規定している。
【００４６】エッジ信号が各遅延回路列１１２，６１
２，７１２，８１２を左側に伝搬する時間は、遅延回路
列１１２においては時間ｔ１１２に設定され、遅延回路
列１１２においては時間ｔ６１２／４に設定され、遅延
回路列７１２においては時間ｔ７１２／２に設定され、
遅延回路列８１２においては時間ｔ８１２＊３／４に設
定されている。よって、第一の制御信号１０１の立ち上
がり時点及び第二の制御信号１０２の立ち下がり時点か
ら時間ｔ６１２／４が経過したときに遅延回路列６１２
の接点Ｂ０は高電位となり、遅延回路列出力信号６０４
が高電位となる。次に、第一の制御信号１０１の立ち上
がり時点及び第二の制御信号１０２の立ち下がり時点か
ら時間ｔ７１２／２が経過したときに遅延回路列７１２
の接点Ｂ０は高電位となって遅延回路列出力信号７０４
が高電位となり、次いで第一の制御信号１０１の立ち上
がり時点及び第二の制御信号１０２の立ち下がり時点か
ら時間ｔ８１２＊３／４が経過したときに遅延回路列８
１２の接点Ｂ０が高電位となって遅延回路列出力信号８
０４が高電位となり、最後に第一の制御信号１０１の立
ち上がり時点及び第二の制御信号１０２の立ち下がり時
点から時間ｔ１１２が経過したときに遅延回路列１１２
の接点Ｂ０が高電位となり遅延回路列出力信号１０４が
高電位となる。
２，７１２，８１２を左側に伝搬する時間は、遅延回路
列１１２においては時間ｔ１１２に設定され、遅延回路
列１１２においては時間ｔ６１２／４に設定され、遅延
回路列７１２においては時間ｔ７１２／２に設定され、
遅延回路列８１２においては時間ｔ８１２＊３／４に設
定されている。よって、第一の制御信号１０１の立ち上
がり時点及び第二の制御信号１０２の立ち下がり時点か
ら時間ｔ６１２／４が経過したときに遅延回路列６１２
の接点Ｂ０は高電位となり、遅延回路列出力信号６０４
が高電位となる。次に、第一の制御信号１０１の立ち上
がり時点及び第二の制御信号１０２の立ち下がり時点か
ら時間ｔ７１２／２が経過したときに遅延回路列７１２
の接点Ｂ０は高電位となって遅延回路列出力信号７０４
が高電位となり、次いで第一の制御信号１０１の立ち上
がり時点及び第二の制御信号１０２の立ち下がり時点か
ら時間ｔ８１２＊３／４が経過したときに遅延回路列８
１２の接点Ｂ０が高電位となって遅延回路列出力信号８
０４が高電位となり、最後に第一の制御信号１０１の立
ち上がり時点及び第二の制御信号１０２の立ち下がり時
点から時間ｔ１１２が経過したときに遅延回路列１１２
の接点Ｂ０が高電位となり遅延回路列出力信号１０４が
高電位となる。
【００４７】遅延回路列出力信号１０４，６０４，７０
４，８０４が高電圧になると、パルス生成回路１１３，
６１３，７１３，８１３ぞれぞれにおいて、外部クロッ
ク１のパルス幅ｔＣＫの四分の一のパルス幅を有するパ
ルスが生成される。よって、パルス生成回路１１３から
出力されるパルス信号１０５は外部クロック信号１に対
して位相が０°であり、パルス生成回路６１３から出力
されるパルス信号６０５は外部クロック信号１に対して
位相が９０°であり、パルス生成回路７１３から出力さ
れるパルス信号７０５は外部クロック信号１に対して位
相が１８０°であり、パルス生成回路８１３から出力さ
れるパルス信号８０５は外部クロック信号１に対して位
相が２７０°である。このようにして、外部クロック信
号１に対して図１５に示した仕様を満たすパルス信号が
得られる。
４，８０４が高電圧になると、パルス生成回路１１３，
６１３，７１３，８１３ぞれぞれにおいて、外部クロッ
ク１のパルス幅ｔＣＫの四分の一のパルス幅を有するパ
ルスが生成される。よって、パルス生成回路１１３から
出力されるパルス信号１０５は外部クロック信号１に対
して位相が０°であり、パルス生成回路６１３から出力
されるパルス信号６０５は外部クロック信号１に対して
位相が９０°であり、パルス生成回路７１３から出力さ
れるパルス信号７０５は外部クロック信号１に対して位
相が１８０°であり、パルス生成回路８１３から出力さ
れるパルス信号８０５は外部クロック信号１に対して位
相が２７０°である。このようにして、外部クロック信
号１に対して図１５に示した仕様を満たすパルス信号が
得られる。
【００４８】以上説明した技術によって、図１５に示し
た仕様のパルス信号を得ることができるが、上述した技
術は、遅延回路列１１２においてはエッジ信号が左側へ
伝搬する時間と右側へ伝搬する時間とが等しいため、ト
ランジスタサイズを同一にして実現することができる
が、たの遅延回路列６１２，７１２，８１２は伝搬時間
が異なり、その伝搬時間の比はトランジスタサイズの比
とは必ずしも一致しないため、調整する必要がある。調
整方法の１つとして、例えば特開平１１−６６８５４号
（特願平９−１５２６５６号）の第１０実施形態に示さ
れた方法がある。このとき、遅延回路列６１２，７１
２，８１２が等価でなく、伝搬遅延時間や伝搬遅延時間
比が各々異なるため、遅延回路列６１２，７１２，８１
２の遅延時間と、遅延回路１１１，６１１，７１１，８
１１の遅延時間とは異なる時間を設定しなければならな
ず、その結果測定及び設定が煩雑になるという問題があ
る。
た仕様のパルス信号を得ることができるが、上述した技
術は、遅延回路列１１２においてはエッジ信号が左側へ
伝搬する時間と右側へ伝搬する時間とが等しいため、ト
ランジスタサイズを同一にして実現することができる
が、たの遅延回路列６１２，７１２，８１２は伝搬時間
が異なり、その伝搬時間の比はトランジスタサイズの比
とは必ずしも一致しないため、調整する必要がある。調
整方法の１つとして、例えば特開平１１−６６８５４号
（特願平９−１５２６５６号）の第１０実施形態に示さ
れた方法がある。このとき、遅延回路列６１２，７１
２，８１２が等価でなく、伝搬遅延時間や伝搬遅延時間
比が各々異なるため、遅延回路列６１２，７１２，８１
２の遅延時間と、遅延回路１１１，６１１，７１１，８
１１の遅延時間とは異なる時間を設定しなければならな
ず、その結果測定及び設定が煩雑になるという問題があ
る。
【００４９】また、図１６に示した回路では、遅延回路
１１１，６１１，７１１，８１１の遅延時間を、時間ｔ
１＋ｔ２＋ｔ３の１倍、４／１倍、４／２倍、４／３倍
にそれぞれ設定しているが、前述したように、温度変化
等による特性の変化を避けるため遅延回路１１１，６１
１，７１１，８１１は受信回路１１及び出力回路と同一
のもの１又は複数用いて作成されるが、これらの回路の
４／３というものの形成が困難であるという問題があ
る。
１１１，６１１，７１１，８１１の遅延時間を、時間ｔ
１＋ｔ２＋ｔ３の１倍、４／１倍、４／２倍、４／３倍
にそれぞれ設定しているが、前述したように、温度変化
等による特性の変化を避けるため遅延回路１１１，６１
１，７１１，８１１は受信回路１１及び出力回路と同一
のもの１又は複数用いて作成されるが、これらの回路の
４／３というものの形成が困難であるという問題があ
る。
【００５０】更に、動作速度に着目した場合、特に遅延
回路列６１２に着目すると、最小サイクル時間は、遅延
回路列１１４の４倍に悪化する。例えば、受信回路１１
の遅延時間ｔ１と出力回路の遅延時間ｔ２との和を３ｎ
ｓとし、オーバーヘッド時間ｔ３を４ｎｓとした場合、
遅延回路列６１２の動作周波数は１４３ＭＨｚから３６
ＭＨｚに悪化する。これを回避するために特開平１１−
６６８５４号（特願平９−１５２６５６号）の第９実施
形態を応用すると、遅延回路列６１２，７１２，８１２
の伝搬遅延比、即ち右側に伝搬する時間と左側に伝搬す
る時間との比がそれぞれ５／４、６／４、７／４となる
ため、上述した問題点が顕在化するという問題がある。
また、図１８に示したように、遅延回路６１１の遅延時
間ｔ６１１が時間ｔ１＋ｔ２＋ｔ３の４／１倍に設定さ
れており、外部クロック信号１の周期を短くして動作周
波数を上げようとした場合に、外部クロック信号１の１
周期が遅延回路６１１の遅延時間６１１よりも短くなる
と正常に動作しなくなる。よって、外部クロック信号１
の動作周波数は、時間ｔ１＋ｔ２＋ｔ３の４倍の遅延時
間ｔ６１１によって限定されることになり、動作周波数
を向上させる上で、図１５に示した構成では不都合があ
るという問題があった。
回路列６１２に着目すると、最小サイクル時間は、遅延
回路列１１４の４倍に悪化する。例えば、受信回路１１
の遅延時間ｔ１と出力回路の遅延時間ｔ２との和を３ｎ
ｓとし、オーバーヘッド時間ｔ３を４ｎｓとした場合、
遅延回路列６１２の動作周波数は１４３ＭＨｚから３６
ＭＨｚに悪化する。これを回避するために特開平１１−
６６８５４号（特願平９−１５２６５６号）の第９実施
形態を応用すると、遅延回路列６１２，７１２，８１２
の伝搬遅延比、即ち右側に伝搬する時間と左側に伝搬す
る時間との比がそれぞれ５／４、６／４、７／４となる
ため、上述した問題点が顕在化するという問題がある。
また、図１８に示したように、遅延回路６１１の遅延時
間ｔ６１１が時間ｔ１＋ｔ２＋ｔ３の４／１倍に設定さ
れており、外部クロック信号１の周期を短くして動作周
波数を上げようとした場合に、外部クロック信号１の１
周期が遅延回路６１１の遅延時間６１１よりも短くなる
と正常に動作しなくなる。よって、外部クロック信号１
の動作周波数は、時間ｔ１＋ｔ２＋ｔ３の４倍の遅延時
間ｔ６１１によって限定されることになり、動作周波数
を向上させる上で、図１５に示した構成では不都合があ
るという問題があった。
【００５１】本発明は、上記事情に鑑みてなされたもの
であり、１クロックで複数のデータ読み出しに使用され
るパルス信号を生成する半導体集積回路であって、回路
形成が容易であるとともに、温度変化等が生じた場合で
あっても余裕をもって安定して動作し、且つ作成された
半導体集積回路の測定及び設定を容易に行うことができ
る半導体集積回路を提供することを目的とする。
であり、１クロックで複数のデータ読み出しに使用され
るパルス信号を生成する半導体集積回路であって、回路
形成が容易であるとともに、温度変化等が生じた場合で
あっても余裕をもって安定して動作し、且つ作成された
半導体集積回路の測定及び設定を容易に行うことができ
る半導体集積回路を提供することを目的とする。
【００５２】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、外部クロック信号に同期した複数のパル
ス信号を生成する半導体集積回路であって、前記外部ク
ロック信号に同期して第１の制御信号及び当該第１の制
御信号と逆位相の第２の制御信号を出力する制御信号出
力回路と、前記第１の制御信号を所定時間遅延させた第
１の遅延制御信号を出力する第１の遅延回路と、往路の
伝搬遅延時間と復路の伝搬遅延時間とが同一に設定さ
れ、前記第１の遅延制御信号が入力されてから前記第１
の制御信号が活性化されている期間だけエッジ信号を前
記往路方向へ伝搬させ、前記第２の制御信号が活性化さ
れるとエッジ信号が前記復路方向へ伝搬する第１の遅延
回路列と、前記第１の制御信号を所定時間遅延させた第
２の遅延制御信号を出力する第２の遅延回路と、往路の
伝搬遅延時間と復路の伝搬遅延時間との比がｎ対１（ｎ
は２以上の自然数）に設定され、前記第２の遅延制御信
号が入力されてから前記第１の制御信号が活性化されて
いる期間だけエッジ信号を前記往路方向へ伝搬させ、前
記第１の遅延回路列の出力信号が入力されると前記復路
方向へエッジ信号が伝搬する第２の遅延回路列と、前記
第１及び第２の遅延回路列から出力される信号からパル
ス信号を生成するパルス生成回路とを具備することを特
徴とする。また、本発明は、前記第２の遅延回路に並列
して設けられ、前記第２の遅延回路列と同一の伝搬遅延
時間比を有し、往路から復路への切り換え時期が前記第
２の遅延回路列から出力される信号によって制御される
第３の遅延回路列と、前記第３の遅延回路列から出力さ
れる信号からパルス信号を生成するパルス生成回路と、
前記第１の遅延回路列から出力される信号及び前記第３
の遅延回路列から出力される信号から生成されたパルス
信号の位相差を検知する位相差検知器とを具備すること
を特徴とする。また、本発明は、前記第２の遅延回路
が、その遅延時間が可変であり、前記位相差検知器の検
知結果に基づいて前記第２の遅延回路の遅延時間を制御
する制御回路を具備することを特徴とする。また、本発
明は、前記第２遅延回路列における前記往路の伝搬遅延
時間と前記 復路の伝搬遅延時間との比が、２対１に設定
されることを特徴とする。また、本発明は、前記パルス
生成回路によって生成されたパルス信号を多重化するマ
ルチプレクサを更に備えることを特徴とする。また、本
発明は、前記第１の遅延回路における遅延時間は、入力
回路の遅延時間、出力回路の遅延時間、及びオーバーヘ
ッド時間の和に設定されることを特徴とする。また、本
発明は、前記第２の遅延回路における遅延時間が、入力
回路の遅延時間、出力回路の遅延時間、及びオーバーヘ
ッド時間の和の２倍に設定されることを特徴とする。ま
た、本発明は、前記半導体集積回路は複数並列に設けら
れ、当該半導体集積回路の出力を多重化するマルチプレ
クサを具備することを特徴とする。更に、本発明は、外
部クロック信号に同期した複数のパルス信号を生成する
半導体集積回路であって、前記外部クロック信号に同期
して第１の制御信号及び当該第１の制御信号と逆位相の
第２の制御信号を出力する制御信号出力回路と、前記第
１の制御信号を所定時間遅延させた第１の遅延制御信号
を出力する第１の遅延回路と、往路の伝搬遅延時間と復
路の伝搬遅延時間とが同一に設定され、前記第１の遅延
制御信号が入力されてから前記第１の制御信号が活性化
されている期間だけエッジ信号を前記往路方向へ伝搬さ
せ、前記第２の制御信号が活性化されるとエッジ信号が
前記復路方向へ伝搬する第１の遅延回路列と、前記第１
の制御信号を所定時間遅延させた第２の遅延制御信号を
出力する第２の遅延回路と、往路の伝搬遅延時間と復路
の伝搬遅延時間との比がｎ対１（ｎは２以上の自然数）
に設定され、前記第２の遅延制御信号が入力されるとエ
ッジ信号を往路伝搬させる３つの遅延回路列からなり、
当該３つの遅延回路列のうちの前記第１の遅延回路列に
隣接する一の遅延回路列の往路から復路への切り換え時
期が前記第１の遅延回路列を往復伝搬して出力される信
号によって制御され、前記３つの遅延回路列のうちの二
の遅延回路列の往路から復路への切り換え時期は前記一
の遅延回路列を往復伝搬して出力される信号によって制
御され、前記３つの遅延回路列のうちの三の遅延回路列
の往路から復路への切り換え時期は前記二の遅延回路列
を往復伝搬して出力される信号によって制御される第２
の遅延回路列と、前記第１及び第２の遅延回路列から出
力される信号からパルス信号を生成するパルス生成回路
とを具備することを特徴とする。また、本発明は、前記
第２の遅延回路に並列して設けられ、前記第２の遅延回
路列をなす遅延回路列と同一の伝搬遅延時間比を有し、
往路から復路への切り換え時期が前記第２の遅延回路列
から出力される信号によって制御される第３の遅延回路
列と、前記第３の遅延回路列から出力される信号からパ
ルス信号を生成するパルス生成回路と、前記第１の遅延
回路列から出力される信号及び前記第３の遅延回路列か
ら出力される信号から生成されたパルス信号の位相差を
検知する位相差検知器とを具備することを特徴とする。
また、本発明は、前記第２の遅延回路が、その遅延時間
が可変であり、前記位相差検知器の検知結果に基づいて
前記第２の遅延回路の遅延時間を制御する制御回路を具
備することを特徴とする。また、本発明は、前記第２遅
延回路列をなす各々の遅延回路列における往路の伝搬時
間と復路の伝搬時間との比が、４対１に設定されること
を特徴とする。また、本発明は、前記パルス生成回路に
よって生成されたパルス信号を多重化するマルチプレク
サを更に備えることを特徴とする。また、本発明は、前
記第１の遅延回路における遅延時間が、入力回路の遅延
時間、出力回路の遅延時間、及びオーバーヘッド時間の
和に設定されることを特徴とする。また、本発明は、前
記第２の遅延回路における遅延時間が、入力回路の遅延
時間、出力回路の遅延時間、及びオーバーヘッド時間の
和のｎ（ｎは自然数）倍に設定されることを特徴とす
る。また、本発明は、前記第２の遅延回路における遅延
時間が、入力回路の遅延時間、出力回路の遅延時間、及
びオーバーヘッド時間の和の４倍に設定されることを特
徴とする。また、本発明は、前記半導体集積回路は複数
並列に設けられ、当該半導体集積回路の出力を多重化す
るマルチプレクサを具備することを特徴とする。
に、本発明は、外部クロック信号に同期した複数のパル
ス信号を生成する半導体集積回路であって、前記外部ク
ロック信号に同期して第１の制御信号及び当該第１の制
御信号と逆位相の第２の制御信号を出力する制御信号出
力回路と、前記第１の制御信号を所定時間遅延させた第
１の遅延制御信号を出力する第１の遅延回路と、往路の
伝搬遅延時間と復路の伝搬遅延時間とが同一に設定さ
れ、前記第１の遅延制御信号が入力されてから前記第１
の制御信号が活性化されている期間だけエッジ信号を前
記往路方向へ伝搬させ、前記第２の制御信号が活性化さ
れるとエッジ信号が前記復路方向へ伝搬する第１の遅延
回路列と、前記第１の制御信号を所定時間遅延させた第
２の遅延制御信号を出力する第２の遅延回路と、往路の
伝搬遅延時間と復路の伝搬遅延時間との比がｎ対１（ｎ
は２以上の自然数）に設定され、前記第２の遅延制御信
号が入力されてから前記第１の制御信号が活性化されて
いる期間だけエッジ信号を前記往路方向へ伝搬させ、前
記第１の遅延回路列の出力信号が入力されると前記復路
方向へエッジ信号が伝搬する第２の遅延回路列と、前記
第１及び第２の遅延回路列から出力される信号からパル
ス信号を生成するパルス生成回路とを具備することを特
徴とする。また、本発明は、前記第２の遅延回路に並列
して設けられ、前記第２の遅延回路列と同一の伝搬遅延
時間比を有し、往路から復路への切り換え時期が前記第
２の遅延回路列から出力される信号によって制御される
第３の遅延回路列と、前記第３の遅延回路列から出力さ
れる信号からパルス信号を生成するパルス生成回路と、
前記第１の遅延回路列から出力される信号及び前記第３
の遅延回路列から出力される信号から生成されたパルス
信号の位相差を検知する位相差検知器とを具備すること
を特徴とする。また、本発明は、前記第２の遅延回路
が、その遅延時間が可変であり、前記位相差検知器の検
知結果に基づいて前記第２の遅延回路の遅延時間を制御
する制御回路を具備することを特徴とする。また、本発
明は、前記第２遅延回路列における前記往路の伝搬遅延
時間と前記 復路の伝搬遅延時間との比が、２対１に設定
されることを特徴とする。また、本発明は、前記パルス
生成回路によって生成されたパルス信号を多重化するマ
ルチプレクサを更に備えることを特徴とする。また、本
発明は、前記第１の遅延回路における遅延時間は、入力
回路の遅延時間、出力回路の遅延時間、及びオーバーヘ
ッド時間の和に設定されることを特徴とする。また、本
発明は、前記第２の遅延回路における遅延時間が、入力
回路の遅延時間、出力回路の遅延時間、及びオーバーヘ
ッド時間の和の２倍に設定されることを特徴とする。ま
た、本発明は、前記半導体集積回路は複数並列に設けら
れ、当該半導体集積回路の出力を多重化するマルチプレ
クサを具備することを特徴とする。更に、本発明は、外
部クロック信号に同期した複数のパルス信号を生成する
半導体集積回路であって、前記外部クロック信号に同期
して第１の制御信号及び当該第１の制御信号と逆位相の
第２の制御信号を出力する制御信号出力回路と、前記第
１の制御信号を所定時間遅延させた第１の遅延制御信号
を出力する第１の遅延回路と、往路の伝搬遅延時間と復
路の伝搬遅延時間とが同一に設定され、前記第１の遅延
制御信号が入力されてから前記第１の制御信号が活性化
されている期間だけエッジ信号を前記往路方向へ伝搬さ
せ、前記第２の制御信号が活性化されるとエッジ信号が
前記復路方向へ伝搬する第１の遅延回路列と、前記第１
の制御信号を所定時間遅延させた第２の遅延制御信号を
出力する第２の遅延回路と、往路の伝搬遅延時間と復路
の伝搬遅延時間との比がｎ対１（ｎは２以上の自然数）
に設定され、前記第２の遅延制御信号が入力されるとエ
ッジ信号を往路伝搬させる３つの遅延回路列からなり、
当該３つの遅延回路列のうちの前記第１の遅延回路列に
隣接する一の遅延回路列の往路から復路への切り換え時
期が前記第１の遅延回路列を往復伝搬して出力される信
号によって制御され、前記３つの遅延回路列のうちの二
の遅延回路列の往路から復路への切り換え時期は前記一
の遅延回路列を往復伝搬して出力される信号によって制
御され、前記３つの遅延回路列のうちの三の遅延回路列
の往路から復路への切り換え時期は前記二の遅延回路列
を往復伝搬して出力される信号によって制御される第２
の遅延回路列と、前記第１及び第２の遅延回路列から出
力される信号からパルス信号を生成するパルス生成回路
とを具備することを特徴とする。また、本発明は、前記
第２の遅延回路に並列して設けられ、前記第２の遅延回
路列をなす遅延回路列と同一の伝搬遅延時間比を有し、
往路から復路への切り換え時期が前記第２の遅延回路列
から出力される信号によって制御される第３の遅延回路
列と、前記第３の遅延回路列から出力される信号からパ
ルス信号を生成するパルス生成回路と、前記第１の遅延
回路列から出力される信号及び前記第３の遅延回路列か
ら出力される信号から生成されたパルス信号の位相差を
検知する位相差検知器とを具備することを特徴とする。
また、本発明は、前記第２の遅延回路が、その遅延時間
が可変であり、前記位相差検知器の検知結果に基づいて
前記第２の遅延回路の遅延時間を制御する制御回路を具
備することを特徴とする。また、本発明は、前記第２遅
延回路列をなす各々の遅延回路列における往路の伝搬時
間と復路の伝搬時間との比が、４対１に設定されること
を特徴とする。また、本発明は、前記パルス生成回路に
よって生成されたパルス信号を多重化するマルチプレク
サを更に備えることを特徴とする。また、本発明は、前
記第１の遅延回路における遅延時間が、入力回路の遅延
時間、出力回路の遅延時間、及びオーバーヘッド時間の
和に設定されることを特徴とする。また、本発明は、前
記第２の遅延回路における遅延時間が、入力回路の遅延
時間、出力回路の遅延時間、及びオーバーヘッド時間の
和のｎ（ｎは自然数）倍に設定されることを特徴とす
る。また、本発明は、前記第２の遅延回路における遅延
時間が、入力回路の遅延時間、出力回路の遅延時間、及
びオーバーヘッド時間の和の４倍に設定されることを特
徴とする。また、本発明は、前記半導体集積回路は複数
並列に設けられ、当該半導体集積回路の出力を多重化す
るマルチプレクサを具備することを特徴とする。
【００５３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態による半導体集積回路について詳細に説明する。 〔第１実施形態〕まず、本発明の第１実施形態による半
導体集積回路について、図面を参照して詳細に説明す
る。図１は、本発明の第１実施形態による半導体集積回
路の構成を示すブロック図である。
施形態による半導体集積回路について詳細に説明する。 〔第１実施形態〕まず、本発明の第１実施形態による半
導体集積回路について、図面を参照して詳細に説明す
る。図１は、本発明の第１実施形態による半導体集積回
路の構成を示すブロック図である。
【００５４】図１において、１１は入力される外部クロ
ック信号１のエッジを検出する回路を有し、内部信号２
を出力する受信回路（入力回路）である。１２は、後述
する遅延回路列２１，２２，２３の動作タイミングを規
定するタイミング信号を生成するタイミング信号生成回
路であり、入力される内部信号２が入力される毎に、順
に信号線６，７，８の１つが高電位となり他が低電位と
なるタイミング信号を生成する。図２は、タイミング信
号生成回路１２の内部構成を示すブロック図である。
ック信号１のエッジを検出する回路を有し、内部信号２
を出力する受信回路（入力回路）である。１２は、後述
する遅延回路列２１，２２，２３の動作タイミングを規
定するタイミング信号を生成するタイミング信号生成回
路であり、入力される内部信号２が入力される毎に、順
に信号線６，７，８の１つが高電位となり他が低電位と
なるタイミング信号を生成する。図２は、タイミング信
号生成回路１２の内部構成を示すブロック図である。
【００５５】図２に示されたようにタイミング信号生成
回路１２は、Ｄフリップフロップ１２ａ，１２ｂ，１２
ｃを３段縦属接続した回路であり、各々のＤフリップフ
ロップのクロック端には内部信号２が入力され、Ｄフリ
ップフロップ１２ａの出力はＤフリップフロップ１２ｂ
の入力端に、Ｄフリップフロップ１２ｂの出力はＤフリ
ップフロップ１２ｃの入力端に、Ｄフリップフロップ１
２ｃの出力はＤフリップフロップ１２ａの入力端にそれ
ぞれ接続され、更にＤフリップフロップ１２ａ，１２
ｂ，１２ｃの出力端には信号線６，７，８がそれぞれ接
続されている。Ｄフリップフロップ１２ａにはセット端
子が設けられ、Ｄフリップフロップ１２ｂ，１２ｃはリ
セット端子が設けられており、予め内部生成されるリセ
ット信号によりＤフリップフロップ１２ａは“１”に、
Ｄフリップフロップ１２ｂ，１２ｃは“０”に設定され
る。よって、内部信号２が入力されると、まず信号線６
のみが高電位となり、次の内部信号２が入力されると信
号線７のみが高電位となり、内部信号２が入力されると
信号線８のみが高電位となり、更に次の内部信号２が入
力されると信号線６のみが高電位となり、以下内部信号
２が入力される毎に以上の動作を繰り返す。
回路１２は、Ｄフリップフロップ１２ａ，１２ｂ，１２
ｃを３段縦属接続した回路であり、各々のＤフリップフ
ロップのクロック端には内部信号２が入力され、Ｄフリ
ップフロップ１２ａの出力はＤフリップフロップ１２ｂ
の入力端に、Ｄフリップフロップ１２ｂの出力はＤフリ
ップフロップ１２ｃの入力端に、Ｄフリップフロップ１
２ｃの出力はＤフリップフロップ１２ａの入力端にそれ
ぞれ接続され、更にＤフリップフロップ１２ａ，１２
ｂ，１２ｃの出力端には信号線６，７，８がそれぞれ接
続されている。Ｄフリップフロップ１２ａにはセット端
子が設けられ、Ｄフリップフロップ１２ｂ，１２ｃはリ
セット端子が設けられており、予め内部生成されるリセ
ット信号によりＤフリップフロップ１２ａは“１”に、
Ｄフリップフロップ１２ｂ，１２ｃは“０”に設定され
る。よって、内部信号２が入力されると、まず信号線６
のみが高電位となり、次の内部信号２が入力されると信
号線７のみが高電位となり、内部信号２が入力されると
信号線８のみが高電位となり、更に次の内部信号２が入
力されると信号線６のみが高電位となり、以下内部信号
２が入力される毎に以上の動作を繰り返す。
【００５６】２１は、内部信号２及びタイミング信号生
成回路１２の出力が入力される遅延回路列である。この
遅延回路列２１を有する点が、図１６に示した回路と大
きく異なる点である。本実施形態においては、遅延回路
列２１と同様の構成を有する遅延回路列２２，２３が遅
延回路列２１に並列して設けられている。
成回路１２の出力が入力される遅延回路列である。この
遅延回路列２１を有する点が、図１６に示した回路と大
きく異なる点である。本実施形態においては、遅延回路
列２１と同様の構成を有する遅延回路列２２，２３が遅
延回路列２１に並列して設けられている。
【００５７】次に、遅延回路列２１について詳細に説明
する。遅延回路列２１は、Ｄフリップフロップ１００を
有する。Ｄフリップフロップ１００のクロック端には内
部信号２が入力され、Ｄ入力端にはタイミング信号生成
回路１２の出力端が接続されている。Ｄフリップフロッ
プの出力端からは第一の制御信号１０１が出力され、反
転出力端からは第二の制御信号１０２が出力される。
する。遅延回路列２１は、Ｄフリップフロップ１００を
有する。Ｄフリップフロップ１００のクロック端には内
部信号２が入力され、Ｄ入力端にはタイミング信号生成
回路１２の出力端が接続されている。Ｄフリップフロッ
プの出力端からは第一の制御信号１０１が出力され、反
転出力端からは第二の制御信号１０２が出力される。
【００５８】Ｄフリップフロップ１００の第一の制御信
号１０１を出力する出力端には遅延回路１１１及びアン
ド回路からなる回路と、遅延回路２１１及びアンド回路
からなる回路が接続されている。遅延回路１１１の入力
端及びアンド回路の一方の入力端には第１の制御信号が
入力され、アンド回路の他方の入力端には遅延回路１１
１の出力が入力される。このアンド回路の出力端には遅
延回路１１４が接続されており、アンド回路から出力さ
れる制御信号１０３が入力される。また、上記遅延回路
２１１の入力端及びアンド回路の一方の入力端にも第一
の制御信号が入力され、アンド回路の他方の入力端には
遅延回路２１１の出力が入力される。このアンド回路の
出力端には３組の遅延回路２１４、３１４，４１４が接
続されており、アンド回路から出力される制御信号２０
３が入力される。
号１０１を出力する出力端には遅延回路１１１及びアン
ド回路からなる回路と、遅延回路２１１及びアンド回路
からなる回路が接続されている。遅延回路１１１の入力
端及びアンド回路の一方の入力端には第１の制御信号が
入力され、アンド回路の他方の入力端には遅延回路１１
１の出力が入力される。このアンド回路の出力端には遅
延回路１１４が接続されており、アンド回路から出力さ
れる制御信号１０３が入力される。また、上記遅延回路
２１１の入力端及びアンド回路の一方の入力端にも第一
の制御信号が入力され、アンド回路の他方の入力端には
遅延回路２１１の出力が入力される。このアンド回路の
出力端には３組の遅延回路２１４、３１４，４１４が接
続されており、アンド回路から出力される制御信号２０
３が入力される。
【００５９】上記遅延回路２１１の遅延時間は、オーバ
ーヘッド時間ｔ３の４倍に設定されており、温度変化等
による特性の変化を避けるため遅延回路１１１，２１
１，３１１，４１１は受信回路１１及び出力回路と同一
の構成のもの１つ又は複数用いて作成される。また、遅
延回路１１１遅延時間は、受信回路１１の遅延時間ｔ１
と出力回路の遅延時間ｔ２とオーバーヘッド時間ｔ３の
和の時間に設定されている。ここで、本発明の実施形態
で用いられる語句「オーバーヘッド時間」とは、Ｄフリ
ップフロップ１００、パルス生成回路１１３、マルチプ
レクサ１６、及びマルチプレクサ１３の遅延時間をい
う。
ーヘッド時間ｔ３の４倍に設定されており、温度変化等
による特性の変化を避けるため遅延回路１１１，２１
１，３１１，４１１は受信回路１１及び出力回路と同一
の構成のもの１つ又は複数用いて作成される。また、遅
延回路１１１遅延時間は、受信回路１１の遅延時間ｔ１
と出力回路の遅延時間ｔ２とオーバーヘッド時間ｔ３の
和の時間に設定されている。ここで、本発明の実施形態
で用いられる語句「オーバーヘッド時間」とは、Ｄフリ
ップフロップ１００、パルス生成回路１１３、マルチプ
レクサ１６、及びマルチプレクサ１３の遅延時間をい
う。
【００６０】上記遅延回路１１４は遅延回路列１１２を
有し、上記制御信号１０３以外に、更に第一の制御信号
１０１と第２の制御信号１０２とが入力されている。制
御信号１０３は遅延回路列１１２の接点Ａ０に入力され
ており、第一の制御信号１０１が高電位であり、第二の
制御信号１０２が低電位であって接点Ａ０に制御信号１
０３が入力された場合、遅延回路列１１２はエッジ信号
を図中右側に伝搬する。逆に第一の制御信号１０１が低
電位であり、第二の制御信号１０２が高電位である場
合、エッジ信号を図中左側に伝搬させる。遅延回路列１
１２は、エッジ信号を左側に伝搬する時間と右側に伝搬
する時間とが同一に設定されており、その内部構成は、
例えば図１７に示された回路構成となっている。この遅
延回路列１１２を右側及び左側に伝搬した後に、接点Ｂ
０からは遅延回路列出力信号１０４が出力される。
有し、上記制御信号１０３以外に、更に第一の制御信号
１０１と第２の制御信号１０２とが入力されている。制
御信号１０３は遅延回路列１１２の接点Ａ０に入力され
ており、第一の制御信号１０１が高電位であり、第二の
制御信号１０２が低電位であって接点Ａ０に制御信号１
０３が入力された場合、遅延回路列１１２はエッジ信号
を図中右側に伝搬する。逆に第一の制御信号１０１が低
電位であり、第二の制御信号１０２が高電位である場
合、エッジ信号を図中左側に伝搬させる。遅延回路列１
１２は、エッジ信号を左側に伝搬する時間と右側に伝搬
する時間とが同一に設定されており、その内部構成は、
例えば図１７に示された回路構成となっている。この遅
延回路列１１２を右側及び左側に伝搬した後に、接点Ｂ
０からは遅延回路列出力信号１０４が出力される。
【００６１】上記遅延回路２１４，３１４，４１４には
アンド回路から出力される信号２０３及び第一の制御信
号１０１は入力されているが、上記遅延回路１１４と異
なり、第二の制御信号１０２は入力されていない。遅延
回路２１４はＳＲフリップフロップ２１５と遅延回路２
１２とを有する。ＳＲフリップフロップ２１５のＳ入力
端には上記遅延回路列１１２から出力される遅延回路列
出力信号１０４が入力され、Ｒ入力端には第一の制御信
号１０１が入力される。つまり、遅延回路列出力信号１
０４が高電位である場合、ＳＲフリップフロップ２１５
の出力端Ｑは高電位となり、第一の制御信号１０１が高
電位である場合、出力端Ｑは低電圧となる。遅延回路列
２１２の接点Ａ０にはアンド回路から出力される制御信
号２０３が入力され、また上記遅延回路列１１２と同様
第一の制御信号１０１が入力されている。更に、遅延回
路列２１２には、上記遅延回路列１１２に入力される第
二の制御信号１０２に代えてＳＲフリップフロップ２１
５の出力が制御信号２０２として入力されている。つま
り、第二の制御信号２０２は、遅延回路２１２中におい
てエッジ信号を図中左側に伝搬させるタイミングを規定
する信号であるが、このタイミングは遅延回路列１１２
から出力される遅延回路列出力信号１０４によって規定
されることになる。
アンド回路から出力される信号２０３及び第一の制御信
号１０１は入力されているが、上記遅延回路１１４と異
なり、第二の制御信号１０２は入力されていない。遅延
回路２１４はＳＲフリップフロップ２１５と遅延回路２
１２とを有する。ＳＲフリップフロップ２１５のＳ入力
端には上記遅延回路列１１２から出力される遅延回路列
出力信号１０４が入力され、Ｒ入力端には第一の制御信
号１０１が入力される。つまり、遅延回路列出力信号１
０４が高電位である場合、ＳＲフリップフロップ２１５
の出力端Ｑは高電位となり、第一の制御信号１０１が高
電位である場合、出力端Ｑは低電圧となる。遅延回路列
２１２の接点Ａ０にはアンド回路から出力される制御信
号２０３が入力され、また上記遅延回路列１１２と同様
第一の制御信号１０１が入力されている。更に、遅延回
路列２１２には、上記遅延回路列１１２に入力される第
二の制御信号１０２に代えてＳＲフリップフロップ２１
５の出力が制御信号２０２として入力されている。つま
り、第二の制御信号２０２は、遅延回路２１２中におい
てエッジ信号を図中左側に伝搬させるタイミングを規定
する信号であるが、このタイミングは遅延回路列１１２
から出力される遅延回路列出力信号１０４によって規定
されることになる。
【００６２】遅延回路列２１２中をエッジ信号が右側に
伝搬する時間と左側に伝搬する時間との比は４：１に設
定されている。この遅延回路列２１２の内部構成は、図
１８に示した回路と同様の回路によって実現される。遅
延回路列２１２の接点Ｂ０からは遅延回路列出力信号２
０４が出力される。遅延回路３１４、３１４の構成は遅
延回路２１４と同様の構成であり、遅延回路列出力信号
２０４は、遅延回路３１４に設けられたＳＲフリップフ
ロップ（図示省略）のＳ入力端に入力されており、遅延
回路列３１２の接点Ｂ０から出力される遅延回路列出力
信号３０４は遅延回路４１４が備えるＳＲフリップフロ
ップのＳ入力端に入力される。従って、遅延回路列出力
信号２０４が遅延回路３１２中において左側にエッジ信
号を伝搬させるタイミングを制御し、遅延回路列出力信
号３０４が遅延回路４１２中において左側にエッジ信号
を伝搬させるタイミングを制御する。
伝搬する時間と左側に伝搬する時間との比は４：１に設
定されている。この遅延回路列２１２の内部構成は、図
１８に示した回路と同様の回路によって実現される。遅
延回路列２１２の接点Ｂ０からは遅延回路列出力信号２
０４が出力される。遅延回路３１４、３１４の構成は遅
延回路２１４と同様の構成であり、遅延回路列出力信号
２０４は、遅延回路３１４に設けられたＳＲフリップフ
ロップ（図示省略）のＳ入力端に入力されており、遅延
回路列３１２の接点Ｂ０から出力される遅延回路列出力
信号３０４は遅延回路４１４が備えるＳＲフリップフロ
ップのＳ入力端に入力される。従って、遅延回路列出力
信号２０４が遅延回路３１２中において左側にエッジ信
号を伝搬させるタイミングを制御し、遅延回路列出力信
号３０４が遅延回路４１２中において左側にエッジ信号
を伝搬させるタイミングを制御する。
【００６３】また、遅延回路列出力信号１０４はパルス
生成回路１１３に入力され、遅延回路列出力信号２０
４、３０４，４０４はパルス生成回路２１３、３１３，
４１３にそれぞれ入力される。パルス生成回路１１３，
２１３，３１３，４１３は、遅延回路列１１２，２１
２，３１２，４１２からそれぞれ出力される遅延回路列
出力信号１０４、２０４，３０４，４０４の立ち上がり
を検出し所定幅、好ましくはクロック信号の１／４周期
のパルス幅を有するパルス信号を出力する。マルチプレ
クサ１６は、パルス生成回路１１３，２１３，３１３，
４１３から出力されるパルス信号１０５，２０５，３０
５，４０５を多重化して出力する。また、マルチプレク
サ１３は、遅延回路列２１から出力される多重化された
パルス信号と、遅延回路列２２，２３から出力される多
重化されたパルス信号とを多重化し、内部クロック信号
４として出力する。１４はメモリセルであり、１５はメ
モリセル１４に記憶されている記憶内容を、入力される
内部クロック信号４に同期してデータ出力端子５からデ
ータを出力するＤフリップフロップ（出力回路）であ
る。メモリセル１４及びＤフリップフロップ１５に関し
ては理解を容易にするため省略して記載している。
生成回路１１３に入力され、遅延回路列出力信号２０
４、３０４，４０４はパルス生成回路２１３、３１３，
４１３にそれぞれ入力される。パルス生成回路１１３，
２１３，３１３，４１３は、遅延回路列１１２，２１
２，３１２，４１２からそれぞれ出力される遅延回路列
出力信号１０４、２０４，３０４，４０４の立ち上がり
を検出し所定幅、好ましくはクロック信号の１／４周期
のパルス幅を有するパルス信号を出力する。マルチプレ
クサ１６は、パルス生成回路１１３，２１３，３１３，
４１３から出力されるパルス信号１０５，２０５，３０
５，４０５を多重化して出力する。また、マルチプレク
サ１３は、遅延回路列２１から出力される多重化された
パルス信号と、遅延回路列２２，２３から出力される多
重化されたパルス信号とを多重化し、内部クロック信号
４として出力する。１４はメモリセルであり、１５はメ
モリセル１４に記憶されている記憶内容を、入力される
内部クロック信号４に同期してデータ出力端子５からデ
ータを出力するＤフリップフロップ（出力回路）であ
る。メモリセル１４及びＤフリップフロップ１５に関し
ては理解を容易にするため省略して記載している。
【００６４】次に、本発明の第１実施形態による半導体
集積回路の動作について説明する。図３は、本発明の第
１実施形態による半導体集積回路の動作を示すタイミン
グチャートである。まず、外部クロック１が入力される
と、受信回路１１は立ち上がりエッジを検出し、所定の
幅を有するパルスからなる内部信号２を出力する。内部
クロック信号はタイミング信号生成回路１２，１００へ
入力され制御信号１０１，１０２が出力される。制御信
号１０１が高電位であり、制御信号１０２が低電位であ
る第一の期間において、遅延回路１１１を伝搬するのに
要した時間ｔ１１１経過後、アンド回路から制御信号１
０３が出力され、また遅延回路２１１を伝搬するのに要
した時間ｔ１１２経過後、アンド回路から制御信号２０
３が出力される。
集積回路の動作について説明する。図３は、本発明の第
１実施形態による半導体集積回路の動作を示すタイミン
グチャートである。まず、外部クロック１が入力される
と、受信回路１１は立ち上がりエッジを検出し、所定の
幅を有するパルスからなる内部信号２を出力する。内部
クロック信号はタイミング信号生成回路１２，１００へ
入力され制御信号１０１，１０２が出力される。制御信
号１０１が高電位であり、制御信号１０２が低電位であ
る第一の期間において、遅延回路１１１を伝搬するのに
要した時間ｔ１１１経過後、アンド回路から制御信号１
０３が出力され、また遅延回路２１１を伝搬するのに要
した時間ｔ１１２経過後、アンド回路から制御信号２０
３が出力される。
【００６５】これらの制御信号１０３，２０３が出力さ
れると、遅延回路１１２，２１２，３１２，４１２中を
図中右側にエッジ信号が伝搬する。次の外部クロック信
号１が入力されると、受信回路１０１から内部信号２が
出力されＤフリップフロップ１００に入力されるが、Ｄ
フリップフロップ１００から出力される第一の制御信号
１０１は低電位となり、第２の制御信号１０２は高電位
となる。第一の制御信号１０１及び第二の制御信号１０
２が共に入力される遅延回路１１２においては、遅延回
路列１１２中を右側に伝搬するエッジ信号は、制御信号
１０１が低電位、制御信号１０２が高電位になるタイミ
ングにおいて遅延回路列１１２中を左側に伝搬し始め
る。
れると、遅延回路１１２，２１２，３１２，４１２中を
図中右側にエッジ信号が伝搬する。次の外部クロック信
号１が入力されると、受信回路１０１から内部信号２が
出力されＤフリップフロップ１００に入力されるが、Ｄ
フリップフロップ１００から出力される第一の制御信号
１０１は低電位となり、第２の制御信号１０２は高電位
となる。第一の制御信号１０１及び第二の制御信号１０
２が共に入力される遅延回路１１２においては、遅延回
路列１１２中を右側に伝搬するエッジ信号は、制御信号
１０１が低電位、制御信号１０２が高電位になるタイミ
ングにおいて遅延回路列１１２中を左側に伝搬し始め
る。
【００６６】遅延回路列２１２，３１２，４１２におい
ては、第一の制御信号１０１が低電位になった場合であ
っても、遅延回路列出力信号１０４は低電位であるた
め、第二の制御信号２０２が高電位とはならない。よっ
て、遅延回路列２１２，３１２，４１２中を図中右側に
伝搬していたエッジ信号は、遅延回路列２１２，３１
２，４１２中を右側及び左側に伝搬せず伝搬を中止す
る。第一の制御信号１０１が低電位となり、第２の制御
信号１０２が高電位となってから時間ｔ１１２が経過す
ると、遅延回路列１１２中を左側に伝搬していたエッジ
信号が接点Ｂ０に至り、接点Ｂ０の電位は高電位にな
る。その結果、遅延回路列出力信号１０４が高電位とな
る。
ては、第一の制御信号１０１が低電位になった場合であ
っても、遅延回路列出力信号１０４は低電位であるた
め、第二の制御信号２０２が高電位とはならない。よっ
て、遅延回路列２１２，３１２，４１２中を図中右側に
伝搬していたエッジ信号は、遅延回路列２１２，３１
２，４１２中を右側及び左側に伝搬せず伝搬を中止す
る。第一の制御信号１０１が低電位となり、第２の制御
信号１０２が高電位となってから時間ｔ１１２が経過す
ると、遅延回路列１１２中を左側に伝搬していたエッジ
信号が接点Ｂ０に至り、接点Ｂ０の電位は高電位にな
る。その結果、遅延回路列出力信号１０４が高電位とな
る。
【００６７】遅延回路列出力信号１０４が高電位になる
と、図３に示したタイミングでパルス生成回路１１３か
らパルス信号１０５が出力される。また、遅延回路列出
力信号１０４が高電位になると、ＳＲフリップフロップ
２１５の出力Ｑは高電位となり、第一の制御信号１０１
が低電位であるので、伝搬を停止していたエッジ信号は
遅延回路列２１２を左側に伝搬し始める。遅延回路列２
１２の伝搬遅延比は４：１に設定されているため、伝搬
を開始したエッジ信号が接点Ｂ０に至るのに要する時間
は、エッジ信号が遅延回路２１２を右側に伝搬するのに
要した時間ｔ２１２の４分の１である。よって、遅延回
路列出力信号１０４が高電位となってから時間ｔ２１２
の４分の１だけ経過すると、遅延回路列出力信号２０４
が高電位となる。遅延回路列出力信号２０４が高電位と
なるとパルス生成回路２１３から図３に示したタイミン
グでパルス信号２０５が出力される。
と、図３に示したタイミングでパルス生成回路１１３か
らパルス信号１０５が出力される。また、遅延回路列出
力信号１０４が高電位になると、ＳＲフリップフロップ
２１５の出力Ｑは高電位となり、第一の制御信号１０１
が低電位であるので、伝搬を停止していたエッジ信号は
遅延回路列２１２を左側に伝搬し始める。遅延回路列２
１２の伝搬遅延比は４：１に設定されているため、伝搬
を開始したエッジ信号が接点Ｂ０に至るのに要する時間
は、エッジ信号が遅延回路２１２を右側に伝搬するのに
要した時間ｔ２１２の４分の１である。よって、遅延回
路列出力信号１０４が高電位となってから時間ｔ２１２
の４分の１だけ経過すると、遅延回路列出力信号２０４
が高電位となる。遅延回路列出力信号２０４が高電位と
なるとパルス生成回路２１３から図３に示したタイミン
グでパルス信号２０５が出力される。
【００６８】また、遅延回路列出力信号２０４が高電位
になると、遅延回路３１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列３１２中において伝
搬を停止していたエッジ信号は遅延回路列３１２中を左
側に伝搬し始める。遅延回路列３１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路３１２を右側に伝搬するのに要した時間ｔ３１２
の４分の１である。よって、遅延回路列出力信号２０４
が高電位となってから時間ｔ３１２の４分の１だけ経過
すると、遅延回路列出力信号３０４が高電位となる。遅
延回路列出力信号３０４が高電位となるとパルス生成回
路３１３から図３に示したタイミングでパルス信号３０
５が出力される。
になると、遅延回路３１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列３１２中において伝
搬を停止していたエッジ信号は遅延回路列３１２中を左
側に伝搬し始める。遅延回路列３１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路３１２を右側に伝搬するのに要した時間ｔ３１２
の４分の１である。よって、遅延回路列出力信号２０４
が高電位となってから時間ｔ３１２の４分の１だけ経過
すると、遅延回路列出力信号３０４が高電位となる。遅
延回路列出力信号３０４が高電位となるとパルス生成回
路３１３から図３に示したタイミングでパルス信号３０
５が出力される。
【００６９】同様に、遅延回路列出力信号３０４が高電
位になると、遅延回路４１２中の図示しないＳＲフリッ
プフロップの出力Ｑが高電位となり、第一の制御信号１
０１が低電位であるので、遅延回路列４１２中において
伝搬を停止していたエッジ信号は遅延回路列４１２中を
左側に伝搬し始める。遅延回路列４１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路４１２を右側に伝搬するのに要した時間ｔ４１２
の４分の１である。よって、遅延回路列出力信号３０４
が高電位となってから時間ｔ４１２の４分の１だけ経過
すると、遅延回路列出力信号４０４が高電位となり、パ
ルス生成回路４１３から図３に示したタイミングでパル
ス信号４０５が出力される。
位になると、遅延回路４１２中の図示しないＳＲフリッ
プフロップの出力Ｑが高電位となり、第一の制御信号１
０１が低電位であるので、遅延回路列４１２中において
伝搬を停止していたエッジ信号は遅延回路列４１２中を
左側に伝搬し始める。遅延回路列４１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路４１２を右側に伝搬するのに要した時間ｔ４１２
の４分の１である。よって、遅延回路列出力信号３０４
が高電位となってから時間ｔ４１２の４分の１だけ経過
すると、遅延回路列出力信号４０４が高電位となり、パ
ルス生成回路４１３から図３に示したタイミングでパル
ス信号４０５が出力される。
【００７０】以上の動作によって、パルス生成回路１１
３から出力されるパルス信号１０５は外部クロック信号
１に対して位相が０°であり、パルス生成回路２１３か
ら出力されるパルス信号２０５は外部クロック信号１に
対して位相が９０°であり、パルス生成回路３１３から
出力されるパルス信号３０５は外部クロック信号１に対
して位相が１８０°であり、パルス生成回路４１３から
出力されるパルス信号４０５は外部クロック信号１に対
して位相が２７０°である。これらのパルス信号はマル
チプレクサ１６で多重化され、更に、マルチプレクサ１
３で他の遅延回路列２２，２３から出力されるパルス信
号と多重化されて内部信号４として出力される。このよ
うにして、外部クロック信号１に対して図１５に示した
仕様を満たすパルス信号が得られる。
３から出力されるパルス信号１０５は外部クロック信号
１に対して位相が０°であり、パルス生成回路２１３か
ら出力されるパルス信号２０５は外部クロック信号１に
対して位相が９０°であり、パルス生成回路３１３から
出力されるパルス信号３０５は外部クロック信号１に対
して位相が１８０°であり、パルス生成回路４１３から
出力されるパルス信号４０５は外部クロック信号１に対
して位相が２７０°である。これらのパルス信号はマル
チプレクサ１６で多重化され、更に、マルチプレクサ１
３で他の遅延回路列２２，２３から出力されるパルス信
号と多重化されて内部信号４として出力される。このよ
うにして、外部クロック信号１に対して図１５に示した
仕様を満たすパルス信号が得られる。
【００７１】以上説明したように、本実施形態によれ
ば、遅延回路列２１２，３１２，４１２の伝搬遅延比が
４：１で等しく、しかも遅延回路２１１を遅延回路列２
１２，３１２，４１２でそれぞれ共用している。よっ
て、図３に示したタイミングでデータ出力端子５からデ
ータを得るためには遅延回路列２１２，３１２，４１２
の伝搬遅延比と同一にすることと、遅延回路１１１，１
１２の遅延時間を調整するだけであるので、測定・設定
が容易になる。また、遅延回路２１１の遅延時間はオー
バーヘッドｔ３によって定められるものであり、受信回
路１１及び出力回路の遅延時間を考慮したダミーの回路
を必要としないため、回路規模を小さくすることができ
る。また、遅延回路列２１２，３１２，４１２におい
て、左側に伝搬する時間を余裕をもってとることができ
るため、遅延回路２１４，３１４，４１４における動作
周波数を充分高く、特性を制限せずに最大動作周波数を
向上させることができる。
ば、遅延回路列２１２，３１２，４１２の伝搬遅延比が
４：１で等しく、しかも遅延回路２１１を遅延回路列２
１２，３１２，４１２でそれぞれ共用している。よっ
て、図３に示したタイミングでデータ出力端子５からデ
ータを得るためには遅延回路列２１２，３１２，４１２
の伝搬遅延比と同一にすることと、遅延回路１１１，１
１２の遅延時間を調整するだけであるので、測定・設定
が容易になる。また、遅延回路２１１の遅延時間はオー
バーヘッドｔ３によって定められるものであり、受信回
路１１及び出力回路の遅延時間を考慮したダミーの回路
を必要としないため、回路規模を小さくすることができ
る。また、遅延回路列２１２，３１２，４１２におい
て、左側に伝搬する時間を余裕をもってとることができ
るため、遅延回路２１４，３１４，４１４における動作
周波数を充分高く、特性を制限せずに最大動作周波数を
向上させることができる。
【００７２】以上、本発明の第１実施形態について説明
したが、本発明は上記第１実施形態に制限されず、本発
明の範囲内で自由に変更が可能である。例えば、上記第
１実施形態においては、１クロックの期間内において４
パルスを生成する場合を例に挙げて説明したが、本発明
はこれに制限されず、１クロックの周期内において２パ
ルスを生成する場合や３パルスを生成する場合、又は５
以上のパルスを生成する場合にも適用することができ
る。１クロックの周期内において２パルスを生成する場
合には、図１に示した遅延回路列１１２と伝搬遅延比が
２：１の遅延回路列１つを備えることによって実現する
ことができる。また、上記第１実施形態においては、
４：１の伝搬遅延比を有する遅延回路列２１２，３１
２，４１２の３つを用いるとともに、並列に遅延回路列
２２，２３を設けて必要なパルス信号を得ていた。これ
は、図３に示されるように、外部クロック信号１が入力
された最初の周期において、いわば時間を測定し、次の
周期において時間待ちを行い、第３の周期でパルス信号
を出力しているためである。しかし、遅延回路列２３に
おける遅延回路列３１４，４１４を省略して第２の周期
を無くして動作を行うようにしても良い。
したが、本発明は上記第１実施形態に制限されず、本発
明の範囲内で自由に変更が可能である。例えば、上記第
１実施形態においては、１クロックの期間内において４
パルスを生成する場合を例に挙げて説明したが、本発明
はこれに制限されず、１クロックの周期内において２パ
ルスを生成する場合や３パルスを生成する場合、又は５
以上のパルスを生成する場合にも適用することができ
る。１クロックの周期内において２パルスを生成する場
合には、図１に示した遅延回路列１１２と伝搬遅延比が
２：１の遅延回路列１つを備えることによって実現する
ことができる。また、上記第１実施形態においては、
４：１の伝搬遅延比を有する遅延回路列２１２，３１
２，４１２の３つを用いるとともに、並列に遅延回路列
２２，２３を設けて必要なパルス信号を得ていた。これ
は、図３に示されるように、外部クロック信号１が入力
された最初の周期において、いわば時間を測定し、次の
周期において時間待ちを行い、第３の周期でパルス信号
を出力しているためである。しかし、遅延回路列２３に
おける遅延回路列３１４，４１４を省略して第２の周期
を無くして動作を行うようにしても良い。
【００７３】〔第２実施形態〕次に、本発明の第２実施
形態による半導体集積回路について図面を参照して詳細
に説明する。図４は、本発明の第２実施形態による半導
体集積回路の構成を示すブロック図であり、図１に示し
た本発明の第１実施形態による半導体集積回路のブロッ
クと同一のブロックについては同一の符号を付してい
る。
形態による半導体集積回路について図面を参照して詳細
に説明する。図４は、本発明の第２実施形態による半導
体集積回路の構成を示すブロック図であり、図１に示し
た本発明の第１実施形態による半導体集積回路のブロッ
クと同一のブロックについては同一の符号を付してい
る。
【００７４】図４に示した本発明の第２実施形態による
半導体集積回路が、図１に示した本発明の第１実施形態
による半導体集積回路と異なる点は、遅延回路２１４，
３１４，４１４と同様の構成を有する遅延回路５１４
と、遅延回路５１４から出力される遅延回路列出力信号
５０４と遅延回路列２２から出力され、外部クロック信
号１に対して位相差が０°であるパルス信号との位相差
を検知する位相差検知器３１を備える点が異なる。
半導体集積回路が、図１に示した本発明の第１実施形態
による半導体集積回路と異なる点は、遅延回路２１４，
３１４，４１４と同様の構成を有する遅延回路５１４
と、遅延回路５１４から出力される遅延回路列出力信号
５０４と遅延回路列２２から出力され、外部クロック信
号１に対して位相差が０°であるパルス信号との位相差
を検知する位相差検知器３１を備える点が異なる。
【００７５】遅延回路５１４には、遅延回路２１４，３
１４，４１４と同様に第一の制御信号１０１及びアンド
回路から出力される制御信号２０３が入力される。ま
た、遅延回路４１４から出力される遅延回路列出力信号
４０４が図示しないＳＲフリップフロップのＳ入力端に
入力されている。遅延回路列出力信号５０４は、遅延回
路列出力信号１０４に対して位相が３６０°遅れた信号
である。遅延回路５０４から出力される遅延回路列出力
信号５０４はパルス生成回路５１３に接続され、パルス
生成回路５１３の出力は位相差検知器３１の一方の入力
端に接続されている。
１４，４１４と同様に第一の制御信号１０１及びアンド
回路から出力される制御信号２０３が入力される。ま
た、遅延回路４１４から出力される遅延回路列出力信号
４０４が図示しないＳＲフリップフロップのＳ入力端に
入力されている。遅延回路列出力信号５０４は、遅延回
路列出力信号１０４に対して位相が３６０°遅れた信号
である。遅延回路５０４から出力される遅延回路列出力
信号５０４はパルス生成回路５１３に接続され、パルス
生成回路５１３の出力は位相差検知器３１の一方の入力
端に接続されている。
【００７６】また、遅延回路列２１と同様の構成を有す
る遅延回路列２２から外部クロック信号１に対して位相
差が０°であるパルス信号が位相差検知器３１の他方の
入力端に入力される。遅延回路列２２から出力されるパ
ルス信号を位相差検知器３１に入力するのは、遅延回路
列出力信号５０４は、遅延回路列出力信号１０４に対し
て位相が３６０°遅れた信号であり、遅延回路列２２か
ら出力されるパルス信号も遅延回路列出力信号１０４に
対して位相が３６０°遅れた信号であるため、位相を検
知する上で遅延回路列出力信号１０４を用いるよりも設
計上容易であるからである。回路設計上問題が無ければ
遅延回路列２１内におけるパルス信号１０５とパルス信
号５０５との位相差を検知するようにしてもよい。位相
差検知器３１は入力端各々から入力されるパルス信号の
位相を検知し、遅延回路列出力信号１０４に対して遅延
回路列出力信号５０４が進んでいるか、又は遅れている
かを示す二値の信号を出力する。
る遅延回路列２２から外部クロック信号１に対して位相
差が０°であるパルス信号が位相差検知器３１の他方の
入力端に入力される。遅延回路列２２から出力されるパ
ルス信号を位相差検知器３１に入力するのは、遅延回路
列出力信号５０４は、遅延回路列出力信号１０４に対し
て位相が３６０°遅れた信号であり、遅延回路列２２か
ら出力されるパルス信号も遅延回路列出力信号１０４に
対して位相が３６０°遅れた信号であるため、位相を検
知する上で遅延回路列出力信号１０４を用いるよりも設
計上容易であるからである。回路設計上問題が無ければ
遅延回路列２１内におけるパルス信号１０５とパルス信
号５０５との位相差を検知するようにしてもよい。位相
差検知器３１は入力端各々から入力されるパルス信号の
位相を検知し、遅延回路列出力信号１０４に対して遅延
回路列出力信号５０４が進んでいるか、又は遅れている
かを示す二値の信号を出力する。
【００７７】次に、本発明の第２実施形態による半導体
集積回路の動作について説明する。図５は、本発明の第
２実施形態による半導体集積回路の動作を示すタイミン
グチャートである。まず、外部クロック１が入力される
と、受信回路１１は立ち上がりエッジを検出し、所定の
幅を有するパルスからなる内部信号２を出力する。内部
クロック信号はタイミング信号生成回路１２，１００へ
入力され制御信号１０１，１０２が出力される。制御信
号１０１が高電位であり、制御信号１０２が低電位であ
る第一の期間において、遅延回路１１１を伝搬するのに
要した時間ｔ１１１経過後、アンド回路から制御信号１
０３が出力され、また遅延回路２１１を伝搬するのに要
した時間ｔ１１２経過後、アンド回路から制御信号２０
３が出力される。
集積回路の動作について説明する。図５は、本発明の第
２実施形態による半導体集積回路の動作を示すタイミン
グチャートである。まず、外部クロック１が入力される
と、受信回路１１は立ち上がりエッジを検出し、所定の
幅を有するパルスからなる内部信号２を出力する。内部
クロック信号はタイミング信号生成回路１２，１００へ
入力され制御信号１０１，１０２が出力される。制御信
号１０１が高電位であり、制御信号１０２が低電位であ
る第一の期間において、遅延回路１１１を伝搬するのに
要した時間ｔ１１１経過後、アンド回路から制御信号１
０３が出力され、また遅延回路２１１を伝搬するのに要
した時間ｔ１１２経過後、アンド回路から制御信号２０
３が出力される。
【００７８】これらの制御信号１０３，２０３が出力さ
れると、遅延回路１１２，２１２，３１２，４１２，５
１２中を図中右側にエッジ信号が伝搬する。次の外部ク
ロック信号１が入力されると、受信回路１０１から内部
信号２が出力されＤフリップフロップ１００に入力され
るが、Ｄフリップフロップ１００から出力される第一の
制御信号１０１は低電位となり、第２の制御信号１０２
は高電位となる。第一の制御信号１０１及び第二の制御
信号１０２が共に入力される遅延回路１１２において
は、遅延回路列１１２中を右側に伝搬するエッジ信号
は、制御信号１０１が低電位、制御信号１０２が高電位
になるタイミングにおいて遅延回路列１１２中を左側に
伝搬し始める。
れると、遅延回路１１２，２１２，３１２，４１２，５
１２中を図中右側にエッジ信号が伝搬する。次の外部ク
ロック信号１が入力されると、受信回路１０１から内部
信号２が出力されＤフリップフロップ１００に入力され
るが、Ｄフリップフロップ１００から出力される第一の
制御信号１０１は低電位となり、第２の制御信号１０２
は高電位となる。第一の制御信号１０１及び第二の制御
信号１０２が共に入力される遅延回路１１２において
は、遅延回路列１１２中を右側に伝搬するエッジ信号
は、制御信号１０１が低電位、制御信号１０２が高電位
になるタイミングにおいて遅延回路列１１２中を左側に
伝搬し始める。
【００７９】遅延回路列２１２，３１２，４１２，５１
２においては、第一の制御信号１０１が低電位になった
場合であっても、遅延回路列出力信号１０４は低電位で
あるため、第二の制御信号２０２が高電位とはならな
い。よって、遅延回路列２１２，３１２，４１２，５１
２中を図中右側に伝搬していたエッジ信号は、遅延回路
列２１２，３１２，４１２，５１２中を右側及び左側に
伝搬せず伝搬を中止する。第一の制御信号１０１が低電
位となり、第２の制御信号１０２が高電位となってから
時間ｔ１１２が経過すると、遅延回路列１１２中を左側
に伝搬していたエッジ信号が接点Ｂ０に至り、接点Ｂ０
の電位は高電位になる。その結果、遅延回路列出力信号
１０４が高電位となる。
２においては、第一の制御信号１０１が低電位になった
場合であっても、遅延回路列出力信号１０４は低電位で
あるため、第二の制御信号２０２が高電位とはならな
い。よって、遅延回路列２１２，３１２，４１２，５１
２中を図中右側に伝搬していたエッジ信号は、遅延回路
列２１２，３１２，４１２，５１２中を右側及び左側に
伝搬せず伝搬を中止する。第一の制御信号１０１が低電
位となり、第２の制御信号１０２が高電位となってから
時間ｔ１１２が経過すると、遅延回路列１１２中を左側
に伝搬していたエッジ信号が接点Ｂ０に至り、接点Ｂ０
の電位は高電位になる。その結果、遅延回路列出力信号
１０４が高電位となる。
【００８０】遅延回路列出力信号１０４が高電位になる
と、図５に示したタイミングでパルス生成回路１１３か
らパルス信号１０５が出力される。また、遅延回路列出
力信号１０４が高電位になると、ＳＲフリップフロップ
２１５の出力Ｑは高電位となり、第一の制御信号１０１
が低電位であるので、伝搬を停止していたエッジ信号は
遅延回路列２１２を左側に伝搬し始める。遅延回路列２
１２の伝搬遅延比は４：１に設定されているため、伝搬
を開始したエッジ信号が接点Ｂ０に至るのに要する時間
は、エッジ信号が遅延回路２１２を右側に伝搬するのに
要した時間ｔ２１２の４分の１である。よって、遅延回
路列出力信号１０４が高電位となってから時間ｔ２１２
の４分の１だけ経過すると、遅延回路列出力信号２０４
が高電位となる。遅延回路列出力信号２０４が高電位と
なるとパルス生成回路２１３から図５に示したタイミン
グでパルス信号２０５が出力される。
と、図５に示したタイミングでパルス生成回路１１３か
らパルス信号１０５が出力される。また、遅延回路列出
力信号１０４が高電位になると、ＳＲフリップフロップ
２１５の出力Ｑは高電位となり、第一の制御信号１０１
が低電位であるので、伝搬を停止していたエッジ信号は
遅延回路列２１２を左側に伝搬し始める。遅延回路列２
１２の伝搬遅延比は４：１に設定されているため、伝搬
を開始したエッジ信号が接点Ｂ０に至るのに要する時間
は、エッジ信号が遅延回路２１２を右側に伝搬するのに
要した時間ｔ２１２の４分の１である。よって、遅延回
路列出力信号１０４が高電位となってから時間ｔ２１２
の４分の１だけ経過すると、遅延回路列出力信号２０４
が高電位となる。遅延回路列出力信号２０４が高電位と
なるとパルス生成回路２１３から図５に示したタイミン
グでパルス信号２０５が出力される。
【００８１】また、遅延回路列出力信号２０４が高電位
になると、遅延回路３１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列３１２中において伝
搬を停止していたエッジ信号は遅延回路列３１２中を左
側に伝搬し始める。遅延回路列３１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路３１２を右側に伝搬するのに要した時間ｔ３１２
の４分の１である。よって、遅延回路列出力信号２０４
が高電位となってから時間ｔ３１２の４分の１だけ経過
すると、遅延回路列出力信号３０４が高電位となる。遅
延回路列出力信号３０４が高電位となるとパルス生成回
路３１３から図５に示したタイミングでパルス信号３０
５が出力される。
になると、遅延回路３１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列３１２中において伝
搬を停止していたエッジ信号は遅延回路列３１２中を左
側に伝搬し始める。遅延回路列３１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路３１２を右側に伝搬するのに要した時間ｔ３１２
の４分の１である。よって、遅延回路列出力信号２０４
が高電位となってから時間ｔ３１２の４分の１だけ経過
すると、遅延回路列出力信号３０４が高電位となる。遅
延回路列出力信号３０４が高電位となるとパルス生成回
路３１３から図５に示したタイミングでパルス信号３０
５が出力される。
【００８２】同様に、遅延回路列出力信号３０４が高電
位になると、遅延回路４１２中の図示しないＳＲフリッ
プフロップの出力Ｑが高電位となり、第一の制御信号１
０１が低電位であるので、遅延回路列４１２中において
伝搬を停止していたエッジ信号は遅延回路列４１２中を
左側に伝搬し始める。遅延回路列４１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路４１２を右側に伝搬するのに要した時間ｔ４１２
の４分の１である。よって、遅延回路列出力信号３０４
が高電位となってから時間ｔ４１２の４分の１だけ経過
すると、遅延回路列出力信号４０４が高電位となり、パ
ルス生成回路４１３から図５に示したタイミングでパル
ス信号４０５が出力される。
位になると、遅延回路４１２中の図示しないＳＲフリッ
プフロップの出力Ｑが高電位となり、第一の制御信号１
０１が低電位であるので、遅延回路列４１２中において
伝搬を停止していたエッジ信号は遅延回路列４１２中を
左側に伝搬し始める。遅延回路列４１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路４１２を右側に伝搬するのに要した時間ｔ４１２
の４分の１である。よって、遅延回路列出力信号３０４
が高電位となってから時間ｔ４１２の４分の１だけ経過
すると、遅延回路列出力信号４０４が高電位となり、パ
ルス生成回路４１３から図５に示したタイミングでパル
ス信号４０５が出力される。
【００８３】更に、遅延回路列出力信号４０４が高電位
になると、遅延回路５１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列５１２中において伝
搬を停止していたエッジ信号は遅延回路列５１２中を左
側に伝搬し始める。遅延回路列５１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路５１２を右側に伝搬するのに要した時間ｔ５１２
の４分の１である。よって、遅延回路列出力信号４０４
が高電位となってから時間ｔ５１２の４分の１だけ経過
すると、遅延回路列出力信号５０４が高電位となり、パ
ルス生成回路５１３から図５に示したタイミングでパル
ス信号５０５が出力される。
になると、遅延回路５１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列５１２中において伝
搬を停止していたエッジ信号は遅延回路列５１２中を左
側に伝搬し始める。遅延回路列５１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路５１２を右側に伝搬するのに要した時間ｔ５１２
の４分の１である。よって、遅延回路列出力信号４０４
が高電位となってから時間ｔ５１２の４分の１だけ経過
すると、遅延回路列出力信号５０４が高電位となり、パ
ルス生成回路５１３から図５に示したタイミングでパル
ス信号５０５が出力される。
【００８４】また、遅延回路列２２からは図５に示した
ようにパルス信号１０５ａが出力され、パルス信号５０
５とパルス信号１０５ａとの位相差が検知される。図５
に示した例では、パルス信号５０５とパルス信号１０５
ａとの位相差は０であるが、仮に位相差がある場合には
位相差検知器３１からは、その旨を示す信号が出力され
る。
ようにパルス信号１０５ａが出力され、パルス信号５０
５とパルス信号１０５ａとの位相差が検知される。図５
に示した例では、パルス信号５０５とパルス信号１０５
ａとの位相差は０であるが、仮に位相差がある場合には
位相差検知器３１からは、その旨を示す信号が出力され
る。
【００８５】以上の動作によって、パルス生成回路１１
３から出力されるパルス信号１０５は外部クロック信号
１に対して位相が０°であり、パルス生成回路２１３か
ら出力されるパルス信号２０５は外部クロック信号１に
対して位相が９０°であり、パルス生成回路３１３から
出力されるパルス信号３０５は外部クロック信号１に対
して位相が１８０°であり、パルス生成回路４１３から
出力されるパルス信号４０５は外部クロック信号１に対
して位相が２７０°である。これらのパルス信号はマル
チプレクサ１６で多重化され、更に、マルチプレクサ１
３で他の遅延回路列２２，２３から出力されるパルス信
号と多重化されて内部信号４として出力される。このよ
うにして、第１実施形態と同様に外部クロック信号１に
対して図１５に示した仕様を満たすパルス信号が得られ
る。
３から出力されるパルス信号１０５は外部クロック信号
１に対して位相が０°であり、パルス生成回路２１３か
ら出力されるパルス信号２０５は外部クロック信号１に
対して位相が９０°であり、パルス生成回路３１３から
出力されるパルス信号３０５は外部クロック信号１に対
して位相が１８０°であり、パルス生成回路４１３から
出力されるパルス信号４０５は外部クロック信号１に対
して位相が２７０°である。これらのパルス信号はマル
チプレクサ１６で多重化され、更に、マルチプレクサ１
３で他の遅延回路列２２，２３から出力されるパルス信
号と多重化されて内部信号４として出力される。このよ
うにして、第１実施形態と同様に外部クロック信号１に
対して図１５に示した仕様を満たすパルス信号が得られ
る。
【００８６】以上説明したように、本実施形態によれ
ば、第１実施形態と同様に、遅延回路列２１２，３１
２，４１２の伝搬遅延比が４：１で等しく、しかも遅延
回路２１１を遅延回路列２１２，３１２，４１２でそれ
ぞれ共用している。よって、図５に示したタイミングで
データ出力端子５からデータを得るためには遅延回路列
２１２，３１２，４１２の伝搬遅延比と同一にすること
と、遅延回路１１１，１１２の遅延時間を調整するだけ
であるので、測定・設定が容易になる。また、遅延回路
２１１の遅延時間はオーバーヘッドｔ３によって定めら
れるものであり、受信回路１１及び出力回路の遅延時間
を考慮したダミーの回路を必要としないため、回路規模
を小さくすることができる。また、遅延回路列２１２，
３１２，４１２において、左側に伝搬する時間を余裕を
もってとることができるため、遅延回路２１４，３１
４，４１４における動作周波数を充分高く、特性を制限
せずに最大動作周波数を向上させることができる。ま
た、本実施形態においては、パルス信号５０５とパルス
信号１０５ａとの位相差を位相差検知器３１で検知して
おり、半導体集積装置を半導体ウェハに作成した段階で
試験を行い、パルス信号５０５とパルス信号１０５ａと
の位相差を検知し、仮に位相差がある場合には遅延回路
１１１，２１１の遅延時間、遅延回路列１１２，２１
２，３１２，４１２の遅延時間比をウェハ状態で調整す
ることができる。通常ウェハ状態では高精度の試験を行
うことはできないが、内部信号同士の位相比較は高精度
で行うことができるため極めて有効である。
ば、第１実施形態と同様に、遅延回路列２１２，３１
２，４１２の伝搬遅延比が４：１で等しく、しかも遅延
回路２１１を遅延回路列２１２，３１２，４１２でそれ
ぞれ共用している。よって、図５に示したタイミングで
データ出力端子５からデータを得るためには遅延回路列
２１２，３１２，４１２の伝搬遅延比と同一にすること
と、遅延回路１１１，１１２の遅延時間を調整するだけ
であるので、測定・設定が容易になる。また、遅延回路
２１１の遅延時間はオーバーヘッドｔ３によって定めら
れるものであり、受信回路１１及び出力回路の遅延時間
を考慮したダミーの回路を必要としないため、回路規模
を小さくすることができる。また、遅延回路列２１２，
３１２，４１２において、左側に伝搬する時間を余裕を
もってとることができるため、遅延回路２１４，３１
４，４１４における動作周波数を充分高く、特性を制限
せずに最大動作周波数を向上させることができる。ま
た、本実施形態においては、パルス信号５０５とパルス
信号１０５ａとの位相差を位相差検知器３１で検知して
おり、半導体集積装置を半導体ウェハに作成した段階で
試験を行い、パルス信号５０５とパルス信号１０５ａと
の位相差を検知し、仮に位相差がある場合には遅延回路
１１１，２１１の遅延時間、遅延回路列１１２，２１
２，３１２，４１２の遅延時間比をウェハ状態で調整す
ることができる。通常ウェハ状態では高精度の試験を行
うことはできないが、内部信号同士の位相比較は高精度
で行うことができるため極めて有効である。
【００８７】以上、本発明の第２実施形態について説明
したが、本発明は上記第２実施形態に制限されず、第１
実施形態と同様に本発明の範囲内で自由に変更が可能で
ある。例えば、上記第１実施形態と同様に、１クロック
の期間内において４パルスを生成する場合を例に挙げて
説明したが、本発明はこれに制限されず、１クロックの
周期内において２パルスを生成する場合や３パルスを生
成する場合、又は５以上のパルスを生成する場合にも適
用することができる。また、上記第２実施形態において
も、遅延回路列２３における遅延回路列３１４，４１４
を省略して第２の周期を無くして動作を行うようにして
も良い。
したが、本発明は上記第２実施形態に制限されず、第１
実施形態と同様に本発明の範囲内で自由に変更が可能で
ある。例えば、上記第１実施形態と同様に、１クロック
の期間内において４パルスを生成する場合を例に挙げて
説明したが、本発明はこれに制限されず、１クロックの
周期内において２パルスを生成する場合や３パルスを生
成する場合、又は５以上のパルスを生成する場合にも適
用することができる。また、上記第２実施形態において
も、遅延回路列２３における遅延回路列３１４，４１４
を省略して第２の周期を無くして動作を行うようにして
も良い。
【００８８】〔第３実施形態〕次に、本発明の第３実施
形態による半導体集積回路について図面を参照して詳細
に説明する。図６は、本発明の第３実施形態による半導
体集積回路の構成を示すブロック図であり、図４に示し
た本発明の第２実施形態による半導体集積回路のブロッ
クと同一のブロックについては同一の符号を付してい
る。
形態による半導体集積回路について図面を参照して詳細
に説明する。図６は、本発明の第３実施形態による半導
体集積回路の構成を示すブロック図であり、図４に示し
た本発明の第２実施形態による半導体集積回路のブロッ
クと同一のブロックについては同一の符号を付してい
る。
【００８９】図６に示した本発明の第３実施形態による
半導体集積回路が、図４に示した本発明の第２実施形態
による半導体集積回路と異なる点は、図４中の遅延回路
２１１に代えて、固定の遅延時間を有する遅延回路３３
と遅延時間が可変の遅延回路３４とを設け、更に位相差
検知器３１の出力信号に基づいた電圧信号又は電流信号
を出力するチャージポンプ３２を設け、チャージポンプ
３２から出力される電圧信号又は電流信号に基づいて、
遅延回路３４の遅延時間を制御する点である。
半導体集積回路が、図４に示した本発明の第２実施形態
による半導体集積回路と異なる点は、図４中の遅延回路
２１１に代えて、固定の遅延時間を有する遅延回路３３
と遅延時間が可変の遅延回路３４とを設け、更に位相差
検知器３１の出力信号に基づいた電圧信号又は電流信号
を出力するチャージポンプ３２を設け、チャージポンプ
３２から出力される電圧信号又は電流信号に基づいて、
遅延回路３４の遅延時間を制御する点である。
【００９０】次に、本発明の第３実施形態による半導体
集積回路の動作について説明する。図７は、本発明の第
３実施形態による半導体集積回路の動作を示すタイミン
グチャートである。まず、外部クロック１が入力される
と、受信回路１１は立ち上がりエッジを検出し、所定の
幅を有するパルスからなる内部信号２を出力する。内部
クロック信号はタイミング信号生成回路１２，１００へ
入力され制御信号１０１，１０２が出力される。制御信
号１０１が高電位であり、制御信号１０２が低電位であ
る第一の期間において、遅延回路１１１を伝搬するのに
要した時間ｔ１１１経過後、アンド回路から制御信号１
０３が出力され、また遅延回路３３、３４からなる遅延
回路を伝搬するのに要した時間ｔ３２＋ｔ３３経過後、
アンド回路から制御信号２０３が出力される。
集積回路の動作について説明する。図７は、本発明の第
３実施形態による半導体集積回路の動作を示すタイミン
グチャートである。まず、外部クロック１が入力される
と、受信回路１１は立ち上がりエッジを検出し、所定の
幅を有するパルスからなる内部信号２を出力する。内部
クロック信号はタイミング信号生成回路１２，１００へ
入力され制御信号１０１，１０２が出力される。制御信
号１０１が高電位であり、制御信号１０２が低電位であ
る第一の期間において、遅延回路１１１を伝搬するのに
要した時間ｔ１１１経過後、アンド回路から制御信号１
０３が出力され、また遅延回路３３、３４からなる遅延
回路を伝搬するのに要した時間ｔ３２＋ｔ３３経過後、
アンド回路から制御信号２０３が出力される。
【００９１】これらの制御信号１０３，２０３が出力さ
れると、遅延回路１１２，２１２，３１２，４１２，５
１２中を図中右側にエッジ信号が伝搬する。次の外部ク
ロック信号１が入力されると、受信回路１０１から内部
信号２が出力されＤフリップフロップ１００に入力され
るが、Ｄフリップフロップ１００から出力される第一の
制御信号１０１は低電位となり、第２の制御信号１０２
は高電位となる。第一の制御信号１０１及び第二の制御
信号１０２が共に入力される遅延回路１１２において
は、遅延回路列１１２中を右側に伝搬するエッジ信号
は、制御信号１０１が低電位、制御信号１０２が高電位
になるタイミングにおいて遅延回路列１１２中を左側に
伝搬し始める。
れると、遅延回路１１２，２１２，３１２，４１２，５
１２中を図中右側にエッジ信号が伝搬する。次の外部ク
ロック信号１が入力されると、受信回路１０１から内部
信号２が出力されＤフリップフロップ１００に入力され
るが、Ｄフリップフロップ１００から出力される第一の
制御信号１０１は低電位となり、第２の制御信号１０２
は高電位となる。第一の制御信号１０１及び第二の制御
信号１０２が共に入力される遅延回路１１２において
は、遅延回路列１１２中を右側に伝搬するエッジ信号
は、制御信号１０１が低電位、制御信号１０２が高電位
になるタイミングにおいて遅延回路列１１２中を左側に
伝搬し始める。
【００９２】遅延回路列２１２，３１２，４１２，５１
２においては、第一の制御信号１０１が低電位になった
場合であっても、遅延回路列出力信号１０４は低電位で
あるため、第二の制御信号２０２が高電位とはならな
い。よって、遅延回路列２１２，３１２，４１２，５１
２中を図中右側に伝搬していたエッジ信号は、遅延回路
列２１２，３１２，４１２，５１２中を右側及び左側に
伝搬せず伝搬を中止する。第一の制御信号１０１が低電
位となり、第２の制御信号１０２が高電位となってから
時間ｔ１１２が経過すると、遅延回路列１１２中を左側
に伝搬していたエッジ信号が接点Ｂ０に至り、接点Ｂ０
の電位は高電位になる。その結果、遅延回路列出力信号
１０４が高電位となる。
２においては、第一の制御信号１０１が低電位になった
場合であっても、遅延回路列出力信号１０４は低電位で
あるため、第二の制御信号２０２が高電位とはならな
い。よって、遅延回路列２１２，３１２，４１２，５１
２中を図中右側に伝搬していたエッジ信号は、遅延回路
列２１２，３１２，４１２，５１２中を右側及び左側に
伝搬せず伝搬を中止する。第一の制御信号１０１が低電
位となり、第２の制御信号１０２が高電位となってから
時間ｔ１１２が経過すると、遅延回路列１１２中を左側
に伝搬していたエッジ信号が接点Ｂ０に至り、接点Ｂ０
の電位は高電位になる。その結果、遅延回路列出力信号
１０４が高電位となる。
【００９３】遅延回路列出力信号１０４が高電位になる
と、図７に示したタイミングでパルス生成回路１１３か
らパルス信号１０５が出力される。また、遅延回路列出
力信号１０４が高電位になると、ＳＲフリップフロップ
２１５の出力Ｑは高電位となり、第一の制御信号１０１
が低電位であるので、伝搬を停止していたエッジ信号は
遅延回路列２１２を左側に伝搬し始める。遅延回路列２
１２の伝搬遅延比は４：１に設定されているため、伝搬
を開始したエッジ信号が接点Ｂ０に至るのに要する時間
は、エッジ信号が遅延回路２１２を右側に伝搬するのに
要した時間ｔ２１２の４分の１である。よって、遅延回
路列出力信号１０４が高電位となってから時間ｔ２１２
の４分の１だけ経過すると、遅延回路列出力信号２０４
が高電位となる。遅延回路列出力信号２０４が高電位と
なるとパルス生成回路２１３から図７に示したタイミン
グでパルス信号２０５が出力される。
と、図７に示したタイミングでパルス生成回路１１３か
らパルス信号１０５が出力される。また、遅延回路列出
力信号１０４が高電位になると、ＳＲフリップフロップ
２１５の出力Ｑは高電位となり、第一の制御信号１０１
が低電位であるので、伝搬を停止していたエッジ信号は
遅延回路列２１２を左側に伝搬し始める。遅延回路列２
１２の伝搬遅延比は４：１に設定されているため、伝搬
を開始したエッジ信号が接点Ｂ０に至るのに要する時間
は、エッジ信号が遅延回路２１２を右側に伝搬するのに
要した時間ｔ２１２の４分の１である。よって、遅延回
路列出力信号１０４が高電位となってから時間ｔ２１２
の４分の１だけ経過すると、遅延回路列出力信号２０４
が高電位となる。遅延回路列出力信号２０４が高電位と
なるとパルス生成回路２１３から図７に示したタイミン
グでパルス信号２０５が出力される。
【００９４】また、遅延回路列出力信号２０４が高電位
になると、遅延回路３１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列３１２中において伝
搬を停止していたエッジ信号は遅延回路列３１２中を左
側に伝搬し始める。遅延回路列３１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路３１２を右側に伝搬するのに要した時間ｔ３１２
の４分の１である。よって、遅延回路列出力信号２０４
が高電位となってから時間ｔ３１２の４分の１だけ経過
すると、遅延回路列出力信号３０４が高電位となる。遅
延回路列出力信号３０４が高電位となるとパルス生成回
路３１３から図７に示したタイミングでパルス信号３０
５が出力される。
になると、遅延回路３１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列３１２中において伝
搬を停止していたエッジ信号は遅延回路列３１２中を左
側に伝搬し始める。遅延回路列３１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路３１２を右側に伝搬するのに要した時間ｔ３１２
の４分の１である。よって、遅延回路列出力信号２０４
が高電位となってから時間ｔ３１２の４分の１だけ経過
すると、遅延回路列出力信号３０４が高電位となる。遅
延回路列出力信号３０４が高電位となるとパルス生成回
路３１３から図７に示したタイミングでパルス信号３０
５が出力される。
【００９５】同様に、遅延回路列出力信号３０４が高電
位になると、遅延回路４１２中の図示しないＳＲフリッ
プフロップの出力Ｑが高電位となり、第一の制御信号１
０１が低電位であるので、遅延回路列４１２中において
伝搬を停止していたエッジ信号は遅延回路列４１２中を
左側に伝搬し始める。遅延回路列４１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路４１２を右側に伝搬するのに要した時間ｔ４１２
の４分の１である。よって、遅延回路列出力信号３０４
が高電位となってから時間ｔ４１２の４分の１だけ経過
すると、遅延回路列出力信号４０４が高電位となり、パ
ルス生成回路４１３から図７に示したタイミングでパル
ス信号４０５が出力される。
位になると、遅延回路４１２中の図示しないＳＲフリッ
プフロップの出力Ｑが高電位となり、第一の制御信号１
０１が低電位であるので、遅延回路列４１２中において
伝搬を停止していたエッジ信号は遅延回路列４１２中を
左側に伝搬し始める。遅延回路列４１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路４１２を右側に伝搬するのに要した時間ｔ４１２
の４分の１である。よって、遅延回路列出力信号３０４
が高電位となってから時間ｔ４１２の４分の１だけ経過
すると、遅延回路列出力信号４０４が高電位となり、パ
ルス生成回路４１３から図７に示したタイミングでパル
ス信号４０５が出力される。
【００９６】更に、遅延回路列出力信号４０４が高電位
になると、遅延回路５１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列５１２中において伝
搬を停止していたエッジ信号は遅延回路列５１２中を左
側に伝搬し始める。遅延回路列５１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路５１２を右側に伝搬するのに要した時間ｔ５１２
の４分の１である。よって、遅延回路列出力信号４０４
が高電位となってから時間ｔ５１２の４分の１だけ経過
すると、遅延回路列出力信号５０４が高電位となり、パ
ルス生成回路５１３から図７に示したタイミングでパル
ス信号５０５が出力される。
になると、遅延回路５１２中の図示しないＳＲフリップ
フロップの出力Ｑが高電位となり、第一の制御信号１０
１が低電位であるので、遅延回路列５１２中において伝
搬を停止していたエッジ信号は遅延回路列５１２中を左
側に伝搬し始める。遅延回路列５１２の伝搬遅延比は
４：１に設定されているため、伝搬を開始したエッジ信
号が接点Ｂ０に至るのに要する時間は、エッジ信号が遅
延回路５１２を右側に伝搬するのに要した時間ｔ５１２
の４分の１である。よって、遅延回路列出力信号４０４
が高電位となってから時間ｔ５１２の４分の１だけ経過
すると、遅延回路列出力信号５０４が高電位となり、パ
ルス生成回路５１３から図７に示したタイミングでパル
ス信号５０５が出力される。
【００９７】また、遅延回路列２２からは図７に示した
ようにパルス信号１０５ａが出力され、パルス信号５０
５とパルス信号１０５ａとの位相差が検知される。図５
に示した例では、パルス信号５０５とパルス信号１０５
ａとの位相差は０であるが、仮に位相差がある場合には
位相差検知器３１からは、その旨を示す信号が出力され
る。
ようにパルス信号１０５ａが出力され、パルス信号５０
５とパルス信号１０５ａとの位相差が検知される。図５
に示した例では、パルス信号５０５とパルス信号１０５
ａとの位相差は０であるが、仮に位相差がある場合には
位相差検知器３１からは、その旨を示す信号が出力され
る。
【００９８】以上の動作によって、パルス生成回路１１
３から出力されるパルス信号１０５は外部クロック信号
１に対して位相が０°であり、パルス生成回路２１３か
ら出力されるパルス信号２０５は外部クロック信号１に
対して位相が９０°であり、パルス生成回路３１３から
出力されるパルス信号３０５は外部クロック信号１に対
して位相が１８０°であり、パルス生成回路４１３から
出力されるパルス信号４０５は外部クロック信号１に対
して位相が２７０°である。これらのパルス信号はマル
チプレクサ１６で多重化され、更に、マルチプレクサ１
３で他の遅延回路列２２，２３から出力されるパルス信
号と多重化されて内部信号４として出力される。このよ
うにして、第１実施形態と同様に外部クロック信号１に
対して図１５に示した仕様を満たすパルス信号が得られ
る。本実施形態は、ＤＬＬの粗調用遅延回路を同期クロ
ック生成回路に置換したものであるとみなすことができ
る。また、本実施形態においては、外部クロック信号１
の２周期で安定化するという特徴が失われるが、ＤＬＬ
回路に対して早期に安定化し、誤動作の虞はない。
３から出力されるパルス信号１０５は外部クロック信号
１に対して位相が０°であり、パルス生成回路２１３か
ら出力されるパルス信号２０５は外部クロック信号１に
対して位相が９０°であり、パルス生成回路３１３から
出力されるパルス信号３０５は外部クロック信号１に対
して位相が１８０°であり、パルス生成回路４１３から
出力されるパルス信号４０５は外部クロック信号１に対
して位相が２７０°である。これらのパルス信号はマル
チプレクサ１６で多重化され、更に、マルチプレクサ１
３で他の遅延回路列２２，２３から出力されるパルス信
号と多重化されて内部信号４として出力される。このよ
うにして、第１実施形態と同様に外部クロック信号１に
対して図１５に示した仕様を満たすパルス信号が得られ
る。本実施形態は、ＤＬＬの粗調用遅延回路を同期クロ
ック生成回路に置換したものであるとみなすことができ
る。また、本実施形態においては、外部クロック信号１
の２周期で安定化するという特徴が失われるが、ＤＬＬ
回路に対して早期に安定化し、誤動作の虞はない。
【００９９】以上説明したように、本実施形態によれ
ば、第１実施形態と同様に、遅延回路列２１２，３１
２，４１２の伝搬遅延比が４：１で等しく、しかも遅延
回路３３，３４からなる遅延回路を遅延回路列２１２，
３１２，４１２でそれぞれ共用している。よって、図７
に示したタイミングでデータ出力端子５からデータを得
るためには遅延回路列２１２，３１２，４１２の伝搬遅
延比と同一にすることと、遅延回路１１１，１１２の遅
延時間を調整するだけであるので、測定・設定が容易に
なる。また、遅延回路３３，３４の遅延時間はオーバー
ヘッドｔ３によって定められるものであり、受信回路１
１及び出力回路の遅延時間を考慮したダミーの回路を必
要としないため、回路規模を小さくすることができる。
また、遅延回路列２１２，３１２，４１２において、左
側に伝搬する時間を余裕をもってとることができるた
め、遅延回路２１４，３１４，４１４における動作周波
数を充分高く、特性を制限せずに最大動作周波数を向上
させることができる。また、本実施形態においては、動
作中に位相差検知器３１の検知結果に応じて、遅延回路
３４の遅延時間を調整しているため、ウェハ状態で遅延
時間の微調整を行う必要がない。更に熱変動等によって
遅延時間が変化した場合でも、位相差が無くなるよう制
御される。
ば、第１実施形態と同様に、遅延回路列２１２，３１
２，４１２の伝搬遅延比が４：１で等しく、しかも遅延
回路３３，３４からなる遅延回路を遅延回路列２１２，
３１２，４１２でそれぞれ共用している。よって、図７
に示したタイミングでデータ出力端子５からデータを得
るためには遅延回路列２１２，３１２，４１２の伝搬遅
延比と同一にすることと、遅延回路１１１，１１２の遅
延時間を調整するだけであるので、測定・設定が容易に
なる。また、遅延回路３３，３４の遅延時間はオーバー
ヘッドｔ３によって定められるものであり、受信回路１
１及び出力回路の遅延時間を考慮したダミーの回路を必
要としないため、回路規模を小さくすることができる。
また、遅延回路列２１２，３１２，４１２において、左
側に伝搬する時間を余裕をもってとることができるた
め、遅延回路２１４，３１４，４１４における動作周波
数を充分高く、特性を制限せずに最大動作周波数を向上
させることができる。また、本実施形態においては、動
作中に位相差検知器３１の検知結果に応じて、遅延回路
３４の遅延時間を調整しているため、ウェハ状態で遅延
時間の微調整を行う必要がない。更に熱変動等によって
遅延時間が変化した場合でも、位相差が無くなるよう制
御される。
【０１００】以上、本発明の第３実施形態について説明
したが、本発明は上記第３実施形態に制限されず、第１
実施形態と同様に本発明の範囲内で自由に変更が可能で
ある。例えば、上記第１実施形態と同様に、１クロック
の期間内において４パルスを生成する場合を例に挙げて
説明したが、本発明はこれに制限されず、１クロックの
周期内において２パルスを生成する場合や３パルスを生
成する場合、又は５以上のパルスを生成する場合にも適
用することができる。また、上記第３実施形態において
も、遅延回路列２３における遅延回路列３１４，４１４
を省略して第２の周期を無くして動作を行うようにして
も良い。
したが、本発明は上記第３実施形態に制限されず、第１
実施形態と同様に本発明の範囲内で自由に変更が可能で
ある。例えば、上記第１実施形態と同様に、１クロック
の期間内において４パルスを生成する場合を例に挙げて
説明したが、本発明はこれに制限されず、１クロックの
周期内において２パルスを生成する場合や３パルスを生
成する場合、又は５以上のパルスを生成する場合にも適
用することができる。また、上記第３実施形態において
も、遅延回路列２３における遅延回路列３１４，４１４
を省略して第２の周期を無くして動作を行うようにして
も良い。
【０１０１】
【発明の効果】以上説明したように、本発明によれば、
往路及び復路の伝搬時間が等しい第２の遅延回路列と、
これらに共通して第２の遅延回路を設けているため、回
路形成が容易であるとともに、測定・設定が容易になる
という効果がある。また、第１の遅延回路列と第３の遅
延回路列から出力される信号に基づいて生成されるパル
ス信号の位相差を位相差検知回路で測定しているので、
作成された半導体集積回路の測定及び設定を容易に行う
ことができるという効果がある。更に、第２の遅延回路
を遅延時間が可変なものとし、上記位相差検知回路で測
定した位相差に基づいて遅延時間を制御するようにして
いるので、温度変動等による遅延時間の変化があった場
合でも余裕をもって安定して動作を行うことができると
いう効果がある。
往路及び復路の伝搬時間が等しい第２の遅延回路列と、
これらに共通して第２の遅延回路を設けているため、回
路形成が容易であるとともに、測定・設定が容易になる
という効果がある。また、第１の遅延回路列と第３の遅
延回路列から出力される信号に基づいて生成されるパル
ス信号の位相差を位相差検知回路で測定しているので、
作成された半導体集積回路の測定及び設定を容易に行う
ことができるという効果がある。更に、第２の遅延回路
を遅延時間が可変なものとし、上記位相差検知回路で測
定した位相差に基づいて遅延時間を制御するようにして
いるので、温度変動等による遅延時間の変化があった場
合でも余裕をもって安定して動作を行うことができると
いう効果がある。
【図１】 本発明の第１実施形態による半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 タイミング信号生成回路１２の内部構成を示
すブロック図である。
すブロック図である。
【図３】 本発明の第１実施形態による半導体集積回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図４】 本発明の第２実施形態による半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】 本発明の第２実施形態による半導体集積回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図６】 本発明の第３実施形態による半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】 本発明の第３実施形態による半導体集積回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図８】 従来の半導体集積回路の概略構成を示すブロ
ック図である。
ック図である。
【図９】 従来の半導体集積回路で用いられるクロック
のタイミングチャートである。
のタイミングチャートである。
【図１０】 ダブルデータレートの動作を行った場合の
タイミングチャートである。
タイミングチャートである。
【図１１】 ＲＤＬＬ及びＳＭＤの問題点を解決した発
明の基本的回路構成を示す回路図である。
明の基本的回路構成を示す回路図である。
【図１２】 従来回路の全体の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図１３】 制御回路１１０、遅延回路列１２０、及び
パルス生成回路１３０の動作を説明するためのタイミン
グチャートである。
パルス生成回路１３０の動作を説明するためのタイミン
グチャートである。
【図１４】 クロック周期がわずかに変動した場合の遅
延回路列１２０の遅延時間を説明するためのタイミング
チャートである。
延回路列１２０の遅延時間を説明するためのタイミング
チャートである。
【図１５】 １クロック周期の間に４データを出力する
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１６】 ４クロック連続してデータを読み出す仕様
を実現するために、従来の基本的回路構成を応用した回
路を示す図である。
を実現するために、従来の基本的回路構成を応用した回
路を示す図である。
【図１７】 遅延回路列１１２の内部構成を示す回路図
である。
である。
【図１８】 エッジ信号が図１５中右側へ伝搬する時間
と左側へ伝搬する時間とが異なる遅延回路列６１２の構
成を示す回路図である。
と左側へ伝搬する時間とが異なる遅延回路列６１２の構
成を示す回路図である。
【図１９】 ４クロック連続してデータを読み出す仕様
を実現するために、従来の基本的回路構成を応用した回
路の動作を示すタイミングチャートである。
を実現するために、従来の基本的回路構成を応用した回
路の動作を示すタイミングチャートである。
１ 外部クロック信号 ２ 内部信号 ４ 内部クロック信号 １１ 受信回路（入力回路） １２ タイミング信号生成回路 １３ マルチプレクサ １５ Ｄフリップフロップ（出力回路） １６ マルチプレクサ ２１，２２，２３ 遅延回路列 ３１ 位相差検知器 ３２ チャージポンプ（制御回路） ３３，３４ 遅延回路（第２の遅延回路） １００ Ｄフリップフロップ（制御信号出力回路） １０１ 第一の制御信号（第１の制御信号） １０２ 第二の制御信号（第２の制御信号） １０３ 制御信号 １０４，２０４，３０４，４０４，５０４ 遅延回路
列出力信号 １０５，２０５，３０５，４０５ パルス信号 １１１ 遅延回路（第１の遅延回路） １１３，２１３，３１３，４１３，５１３ パルス生
成回路 ２０３ 制御信号 ２１１ 遅延回路（第２の遅延回路） １１２ 遅延回路列（第１の遅延回路列） ２１２ 遅延回路列（第２の遅延回路列） ３１２ 遅延回路列（第２の遅延回路列） ４１２ 遅延回路列（第２の遅延回路列） ５１２ 遅延回路列（第３の遅延回路列）
列出力信号 １０５，２０５，３０５，４０５ パルス信号 １１１ 遅延回路（第１の遅延回路） １１３，２１３，３１３，４１３，５１３ パルス生
成回路 ２０３ 制御信号 ２１１ 遅延回路（第２の遅延回路） １１２ 遅延回路列（第１の遅延回路列） ２１２ 遅延回路列（第２の遅延回路列） ３１２ 遅延回路列（第２の遅延回路列） ４１２ 遅延回路列（第２の遅延回路列） ５１２ 遅延回路列（第３の遅延回路列）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−145347（ＪＰ，Ａ) 特開 平10−303713（ＪＰ，Ａ) 特開 平10−285004（ＪＰ，Ａ) 特開 平８−340251（ＪＰ，Ａ) 特開 平８−237091（ＪＰ，Ａ) 特開 平11−316621（ＪＰ，Ａ) 特開 平11−110062（ＪＰ，Ａ) 特開 平11−66854（ＪＰ，Ａ) 特開 平10−335994（ＪＰ，Ａ) 特開2000−194440（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 G11C 11/407 H03K 5/13
Claims (17)
- 【請求項１】 外部クロック信号に同期した複数のパル
ス信号を生成する半導体集積回路であって、 前記外部クロック信号に同期して第１の制御信号及び当
該第１の制御信号と逆位相の第２の制御信号を出力する
制御信号出力回路と、 前記第１の制御信号を所定時間遅延させた第１の遅延制
御信号を出力する第１の遅延回路と、 往路の伝搬遅延時間と復路の伝搬遅延時間とが同一に設
定され、前記第１の遅延制御信号が入力されてから前記
第１の制御信号が活性化されている期間だけエッジ信号
を前記往路方向へ伝搬させ、前記第２の制御信号が活性
化されるとエッジ信号が前記復路方向へ伝搬する第１の
遅延回路列と、前記第１の制御信号 を所定時間遅延させた第２の遅延制
御信号を出力する第２の遅延回路と、 往路の伝搬遅延時間と復路の伝搬遅延時間との比がｎ対
１（ｎは２以上の自然数）に設定され、前記第２の遅延
制御信号が入力されてから前記第１の制御信号が活性化
されている期間だけエッジ信号を前記往路方向へ伝搬さ
せ、前記第１の遅延回路列の出力信号が入力されると前
記復路方向へエッジ信号が伝搬する第２の遅延回路列
と、 前記第１及び第２の遅延回路列から出力される信号から
パルス信号を生成するパルス生成回路とを具備すること
を特徴とする半導体集積回路。 - 【請求項２】 前記第２の遅延回路に並列して設けら
れ、前記第２の遅延回路列と同一の伝搬遅延時間比を有
し、往路から復路への切り換え時期が前記第２の遅延回
路列から出力される信号によって制御される第３の遅延
回路列と、 前記第３の遅延回路列から出力される信号からパルス信
号を生成するパルス生成回路と、 前記第１の遅延回路列から出力される信号及び前記第３
の遅延回路列から出力される信号から生成されたパルス
信号の位相差を検知する位相差検知器とを具備すること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第２の遅延回路は、その遅延時間が
可変であり、 前記位相差検知器の検知結果に基づいて前記第２の遅延
回路の遅延時間を制御する制御回路を具備することを特
徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記第２遅延回路列における前記往路の
伝搬遅延時間と前記復路の伝搬遅延時間との比は、２対
１に設定されることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項５】 前記パルス生成回路によって生成された
パルス信号を多重化するマルチプレクサを更に備えるこ
とを特徴とする請求項１乃至請求項４の何れかに記載の
半導体集積回路。 - 【請求項６】 前記第１の遅延回路における遅延時間
は、入力回路の遅延時間、出力回路の遅延時間、及びオ
ーバーヘッド時間の和に設定されることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項７】 前記第２の遅延回路における遅延時間
は、入力回路の遅延時間、出力回路の遅延時間、及びオ
ーバーヘッド時間の和の２倍に設定されることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項８】 前記半導体集積回路は複数並列に設けら
れ、当該半導体集積回路の出力を多重化するマルチプレ
クサを具備することを特徴とする請求項１乃至請求項７
の何れかに記載の半導体集積回路。 - 【請求項９】 外部クロック信号に同期した複数のパル
ス信号を生成する半導体集積回路であって、 前記外部クロック信号に同期して第１の制御信号及び当
該第１の制御信号と逆位相の第２の制御信号を出力する
制御信号出力回路と、 前記第１の制御信号を所定時間遅延させた第１の遅延制
御信号を出力する第１の遅延回路と、 往路の伝搬遅延時間と復路の伝搬遅延時間とが同一に設
定され、前記第１の遅延制御信号が入力されてから前記
第１の制御信号が活性化されている期間だけエッジ信号
を前記往路方向へ伝搬させ、前記第２の制御信号が活性
化されるとエッジ信号が前記復路方向へ伝搬する第１の
遅延回路列と、前記第１の制御信号 を所定時間遅延させた第２の遅延制
御信号を出力する第２の遅延回路と、 往路の伝搬遅延時間と復路の伝搬遅延時間との比がｎ対
１（ｎは２以上の自然数）に設定され、前記第２の遅延
制御信号が入力されるとエッジ信号を往路伝搬させる３
つの遅延回路列からなり、当該３つの遅延回路列のうち
の前記第１の遅延回路列に隣接する一の遅延回路列の往
路から復路への切り換え時期が前記第１の遅延回路列を
往復伝搬して出力される信号によって制御され、前記３
つの遅延回路列のうちの二の遅延回路列の往路から復路
への切り換え時期は前記一の遅延回路列を往復伝搬して
出力される信号によって制御され、前記３つの遅延回路
列のうちの三の遅延回路列の往路から復路への切り換え
時期は前記二の遅延回路列を往復伝搬して出力される信
号によって制御される第２の遅延回路列と、 前記第１及び第２の遅延回路列から出力される信号から
パルス信号を生成するパルス生成回路とを具備すること
を特徴とする半導体集積回路。 - 【請求項１０】 前記第２の遅延回路に並列して設けら
れ、前記第２の遅延回路列をなす遅延回路列と同一の伝
搬遅延時間比を有し、往路から復路への切り換え時期が
前記第２の遅延回路列から出力される信号によって制御
される第３の遅延回路列と、 前記第３の遅延回路列から出力される信号からパルス信
号を生成するパルス生成回路と、 前記第１の遅延回路列から出力される信号及び前記第３
の遅延回路列から出力される信号から生成されたパルス
信号の位相差を検知する位相差検知器とを具備すること
を特徴とする請求項９記載の半導体集積回路。 - 【請求項１１】 前記第２の遅延回路は、その遅延時間
が可変であり、 前記位相差検知器の検知結果に基づいて前記第２の遅延
回路の遅延時間を制御する制御回路を具備することを特
徴とする請求項１０記載の半導体集積回路。 - 【請求項１２】 前記第２遅延回路列をなす各々の遅延
回路列における往路の伝搬時間と復路の伝搬時間との比
は、４対１に設定されることを特徴とする請求項９記載
の半導体集積回路。 - 【請求項１３】 前記パルス生成回路によって生成され
たパルス信号を多重 化するマルチプレクサを更に備える
ことを特徴とする請求項９乃至請求項１２の何れかに記
載の半導体集積回路。 - 【請求項１４】 前記第１の遅延回路における遅延時間
は、入力回路の遅延時間、出力回路の遅延時間、及びオ
ーバーヘッド時間の和に設定されることを特徴とする請
求項９記載の半導体集積回路。 - 【請求項１５】 前記第２の遅延回路における遅延時間
は、入力回路の遅延時間、出力回路の遅延時間、及びオ
ーバーヘッド時間の和のｎ（ｎは自然数）倍に設定され
ることを特徴とする請求項９記載の半導体集積回路。 - 【請求項１６】 前記第２の遅延回路における遅延時間
は、入力回路の遅延時間、出力回路の遅延時間、及びオ
ーバーヘッド時間の和の４倍に設定されることを特徴と
する請求項１２記載の半導体集積回路。 - 【請求項１７】 前記半導体集積回路は複数並列に設け
られ、当該半導体集積回路の出力を多重化するマルチプ
レクサを具備することを特徴とする請求項９乃至請求項
１６の何れかに記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17337699A JP3358590B2 (ja) | 1999-06-18 | 1999-06-18 | 半導体集積回路 |
| US09/588,724 US6373307B1 (en) | 1999-06-18 | 2000-06-07 | Semiconductor integrated circuit |
| KR1020000033241A KR100327734B1 (ko) | 1999-06-18 | 2000-06-16 | 반도체 집적회로 |
Applications Claiming Priority (1)
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