JP2002158353A

JP2002158353A - Mos field effect transistor

Info

Publication number: JP2002158353A
Application number: JP2001269297A
Authority: JP
Inventors: Norio Yasuhara; 紀夫安原; Kazutoshi Nakamura; 和敏中村; Akio Nakagawa; 明夫中川; Yusuke Kawaguchi; 雄介川口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-11
Filing date: 2001-09-05
Publication date: 2002-05-31
Anticipated expiration: 2021-09-05
Also published as: JP4488660B2

Abstract

PROBLEM TO BE SOLVED: To provide a MOS field effect transistor capable of reducing a switching loss in a high frequency and having a low on resistance. SOLUTION: The MOS field effect transistor comprises a p+ type semiconductor substrate 11 having a first main surface and a second main surface opposed to the first main surface, a p- type epitaxial layer 12 formed on the first main surface of the substrate 11, n+ type diffused regions 17A and 17B formed separately from each other on the layer 12, a gate electrode 14 formed on the layer 12 between the region 17A and the region 17B via a gate insulating film 13, a contact plug 18 formed to arrive at the substrate 11 from the region 17A, a source electrode 25 formed on the second main surface of the substrate 11, and a drain region 24 formed on the layer 12 via the insulating films 19, 22 and electrically connected to the region 17B.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、同期整流方式に
よる電源回路などに用いられる低抵抗のＭＯＳ電界効果
トランジスタ（以下ＭＯＳＦＥＴと記す）に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low-resistance MOS field effect transistor (hereinafter, referred to as a MOSFET) used for a power supply circuit of a synchronous rectification system and the like.

【０００２】[0002]

【従来の技術】近年、コンピュータ等のＣＰＵに使用さ
れる電源が低電圧化するのに伴い、同期整流方式による
電源回路が多用されている。この電源回路には、従来よ
りトレンチゲート構造を持つトレンチＭＯＳＦＥＴが用
いられている。2. Description of the Related Art In recent years, as a power supply used for a CPU of a computer or the like has been reduced in voltage, a power supply circuit of a synchronous rectification system has been frequently used. Conventionally, a trench MOSFET having a trench gate structure has been used in this power supply circuit.

【０００３】図３８（ａ）、及び図３８（ｂ）を用い
て、従来の低抵抗のＭＯＳＦＥＴについて説明する。A conventional low-resistance MOSFET will be described with reference to FIGS. 38 (a) and 38 (b).

【０００４】図３８（ａ）は、従来のトレンチＭＯＳＦ
ＥＴの構成を示す断面図である。トレンチＭＯＳＦＥＴ
は、ゲート電極２０１、ソース電極２０２、ドレイン電
極２０３を有する。このトレンチＭＯＳＦＥＴでは、低
抵抗を達成するために、ゲート電極２０１が埋め込まれ
たトレンチの側壁をチャネルとして用いるトレンチゲー
トを採用することにより、低オン抵抗化を実現してい
る。FIG. 38A shows a conventional trench MOSF.
It is sectional drawing which shows the structure of ET. Trench MOSFET
Has a gate electrode 201, a source electrode 202, and a drain electrode 203. In this trench MOSFET, in order to achieve a low resistance, a low on-resistance is realized by adopting a trench gate using a side wall of the trench in which the gate electrode 201 is embedded as a channel.

【０００５】しかし、図３８（ａ）に示すようなトレン
チＭＯＳＦＥＴでは、ゲート電極２０１が薄い酸化膜２
０４を介して直接、ドレイン層２０５と接触しているた
め、ゲート電極２０１とドレイン層２０５間の寄生キャ
パシタンスが大きい。このため、前記トレンチＭＯＳＦ
ＥＴは、高周波のスイッチングには向いていない。However, in a trench MOSFET as shown in FIG.
Since it is in direct contact with the drain layer 205 through the gate electrode 04, the parasitic capacitance between the gate electrode 201 and the drain layer 205 is large. Therefore, the trench MOSF
ET is not suitable for high frequency switching.

【０００６】前記高周波のスイッチングに適した高速ス
イッチング素子としては、図３８（ｂ）に示すような、
ゲート電極２１１、ソース電極２１２、ドレイン電極２
１３を有する横型のＭＯＳＦＥＴが用いられている。A high-speed switching element suitable for the high-frequency switching is as shown in FIG.
Gate electrode 211, source electrode 212, drain electrode 2
13 is used.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、前記横
型のＭＯＳＦＥＴは、オン抵抗が大きいという問題を有
している。また、このようなＭＯＳＦＥＴではＬ負荷で
用いたとき、素子の耐圧を超えて電圧がかった場合にア
バランシェ降伏が起こり、素子が破壊するという欠点が
ある。However, the lateral MOSFET has a problem that the on-resistance is large. Further, such a MOSFET has a drawback that, when used with an L load, avalanche breakdown occurs when a voltage exceeds the withstand voltage of the element and the element is destroyed.

【０００８】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、高周波でのスイッチング損失が低減で
き、オン抵抗が低いＭＯＳ電界効果トランジスタを提供
することを目的とする。また、アバランシェ降伏が起こ
るときの耐量が改善できるＭＯＳ電界効果トランジスタ
を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a MOS field-effect transistor that can reduce switching loss at high frequencies and has a low on-resistance. Another object of the present invention is to provide a MOS field-effect transistor capable of improving the resistance when avalanche breakdown occurs.

【０００９】[0009]

【課題を解決するための手段】前記目的を達成するため
に、この発明に係るＭＯＳ電界効果トランジスタは、第
１主面とこの第１主面に対向する第２主面を有する第１
導電型の半導体基板と、前記半導体基板の前記第１主面
上に形成された第１導電型の第１半導体領域と、前記第
１半導体領域に、互いに離間して形成された第２導電型
の第２、第３半導体領域と、前記第２半導体領域と前記
第３半導体領域との間の前記第１半導体領域上に、ゲー
ト絶縁膜を介在して形成されたゲート電極と、前記第２
半導体領域から前記半導体基板まで達するように形成さ
れ、前記第２半導体領域と前記半導体基板とを電気的に
接続する導電体と、前記半導体基板の前記第２主面上に
形成され、前記半導体基板に電気的に接続された第１主
電極と、前記第１半導体領域上に絶縁膜を介在して形成
され、前記第３半導体領域に電気的に接続された第２主
電極とを具備することを特徴とする。In order to achieve the above object, a MOS field effect transistor according to the present invention has a first main surface and a second main surface opposed to the first main surface.
A conductive type semiconductor substrate, a first conductive type first semiconductor region formed on the first main surface of the semiconductor substrate, and a second conductive type formed in the first semiconductor region so as to be separated from each other. A second and third semiconductor regions, a gate electrode formed on the first semiconductor region between the second semiconductor region and the third semiconductor region, with a gate insulating film interposed therebetween;
A conductor formed so as to reach the semiconductor substrate from the semiconductor region and electrically connecting the second semiconductor region and the semiconductor substrate; and a conductor formed on the second main surface of the semiconductor substrate, A first main electrode electrically connected to the first semiconductor region, and a second main electrode formed on the first semiconductor region via an insulating film and electrically connected to the third semiconductor region. It is characterized by.

【００１０】[0010]

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１１】［第１の実施の形態］図１は、この発明の
第１の実施の形態のＭＯＳ電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の構成を示す断面図である。[First Embodiment] FIG. 1 shows a MOS field effect transistor (MO) according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a configuration of an SFET.

【００１２】図１に示すように、ｐ+ 型シリコン半導体
基板（以下ｐ+ 型半導体基板）１１の一方の主面には、
ｐ- 型シリコンエピタキシャル層（以下ｐ- 型エピタキ
シャル層）１２が形成されている。このｐ- 型エピタキ
シャル層１２上には、ゲート絶縁膜１３を介してゲート
電極１４が形成されている。このゲート電極１４の側面
上の一方には側壁絶縁膜１５Ａが形成され、側面上の他
方には側壁絶縁膜１５Ｂが形成されている。前記ゲート
絶縁膜１３は、例えばシリコン酸化膜からなる。前記ゲ
ート電極１４は、例えばポリシリコン膜からなる。As shown in FIG. 1, one main surface of a p + type silicon semiconductor substrate (hereinafter referred to as a p + type semiconductor substrate) 11 has
A p-type silicon epitaxial layer (hereinafter referred to as a p-type epitaxial layer) 12 is formed. A gate electrode 14 is formed on the p − -type epitaxial layer 12 via a gate insulating film 13. A side wall insulating film 15A is formed on one side of the gate electrode 14, and a side wall insulating film 15B is formed on the other side of the gate electrode 14. The gate insulating film 13 is made of, for example, a silicon oxide film. The gate electrode 14 is made of, for example, a polysilicon film.

【００１３】前記ゲート電極１４側面がわの一方のｐ-
型エピタキシャル層１２内には、ソース領域であるｎ型
拡散領域１６Ａ及びｎ+ 型拡散領域１７Ａが形成されて
いる。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシ
ャル層１２内のトレンチに埋め込まれた導電層からなる
コンタクトプラグ１８によって、ｐ+ 型半導体基板１１
に接続されている。なお、このコンタクトプラグ１８
は、トレンチに埋め込まれた導電層でなく、ｐ- 型エピ
タキシャル層１２にイオン注入により不純物をドープし
て形成した不純物拡散領域でもよい。The side surface of the gate electrode 14 has one side of p-
In the epitaxial layer 12, an n-type diffusion region 16A and an n @ + -type diffusion region 17A, which are source regions, are formed. The n + -type diffusion region 17A is formed by a contact plug 18 made of a conductive layer embedded in a trench in the p − -type epitaxial layer 12 by a p + -type semiconductor substrate 11.
It is connected to the. The contact plug 18
May be an impurity diffusion region formed by doping impurities into the p − -type epitaxial layer 12 by ion implantation, instead of the conductive layer embedded in the trench.

【００１４】前記コンタクトプラグ１８には、金属層
（例えばタングステン）または低抵抗の半導体層が用い
られる。前記半導体層は、例えば不純物をドープした半
導体を前記トレンチに埋め込むことにより形成する。な
お、低抵抗の半導体層を用いた場合は、この半導体層の
上部に、この半導体層とｎ+ 型拡散領域１７Ａとで形成
されるジャンクションをなくし、前記半導体層とｎ+ 型
拡散領域１７Ａとを電気的に接続するために、金属層を
設ける必要がある。さらに、前記ゲート電極１４側面が
わの他方のｐ- 型エピタキシャル層１２内には、ドレイ
ン領域であるｎ型拡散領域１６Ｂ及びｎ+ 型拡散領域１
７Ｂが形成されている。As the contact plug 18, a metal layer (for example, tungsten) or a low-resistance semiconductor layer is used. The semiconductor layer is formed, for example, by filling a semiconductor doped with an impurity into the trench. When a low-resistance semiconductor layer is used, a junction formed between the semiconductor layer and the n + -type diffusion region 17A is eliminated above the semiconductor layer, and the semiconductor layer and the n + -type diffusion region 17A are removed. It is necessary to provide a metal layer in order to electrically connect. Further, in the other p − -type epitaxial layer 12 on the side of the gate electrode 14, the n-type diffusion region 16 B and the n + -type diffusion region 1
7B is formed.

【００１５】前記ｎ+ 型拡散領域１７Ａ、１７Ｂを含む
ｐ- 型エピタキシャル層１２上及びゲート電極１４上に
は、絶縁層１９が形成されている。前記ｎ+ 型拡散領域
１７Ｂ上の絶縁層１９内には、導電層（例えばタングス
テン）からなるコンタクトプラグ２０が形成されてい
る。このコンタクトプラグ２０上には、１層目のドレイ
ン電極パターン（例えばアルミニウム）２１が形成され
ている。An insulating layer 19 is formed on the p- type epitaxial layer 12 including the n + type diffusion regions 17A and 17B and on the gate electrode 14. In the insulating layer 19 on the n + type diffusion region 17B, a contact plug 20 made of a conductive layer (for example, tungsten) is formed. On this contact plug 20, a first-layer drain electrode pattern (for example, aluminum) 21 is formed.

【００１６】前記ドレイン電極パターン２１上及び前記
絶縁層１９上には、絶縁層２２が形成されている。前記
ドレイン電極パターン２１上の絶縁層２２内には、導電
層（例えばタングステン）からなるコンタクトプラグ２
３が形成されている。このコンタクトプラグ２３上及び
前記絶縁層２２上には、２層目のドレイン電極（例えば
アルミニウム）２４が形成されている。An insulating layer 22 is formed on the drain electrode pattern 21 and the insulating layer 19. In the insulating layer 22 on the drain electrode pattern 21, a contact plug 2 made of a conductive layer (for example, tungsten) is formed.
3 are formed. A second-layer drain electrode (for example, aluminum) 24 is formed on the contact plug 23 and the insulating layer 22.

【００１７】前記ドレイン電極２４は、前記コンタクト
プラグ２３、ドレイン電極パターン２１、及びコンタク
トプラグ２０を介して、ｎ+ 型拡散領域１７Ｂに接続さ
れている。また、ｐ+ 型半導体基板１１の他方の主面に
は、ソース電極２５が形成されている。なお、前記ｐ-
型エピタキシャル層１２に換えて、ｎ型エピタキシャル
層に形成されたｐ型ウェル層を用いてもよい。The drain electrode 24 is connected to the n + -type diffusion region 17B via the contact plug 23, the drain electrode pattern 21, and the contact plug 20. A source electrode 25 is formed on the other main surface of the p + type semiconductor substrate 11. The p-
Instead of the p-type epitaxial layer 12, a p-type well layer formed in the n-type epitaxial layer may be used.

【００１８】このような構造をもつＭＯＳＦＥＴは、い
わゆるＣＭＯＳを構成するｎＭＯＳ構造のトランジスタ
である。図２は、前記ＭＯＳＦＥＴを上方から見たとき
の平面レイアウトであり、前記コンタクトプラグ（ソー
ストレンチコンタクト部）１８、コンタクトプラグ（ド
レインコンタクトホール）２３、ゲート電極１４を透視
した状態を示すものである。この図２からわかるよう
に、前記ソース電極２５に接続されるコンタクトプラグ
１８と、前記ドレイン電極２４に接続されるコンタクト
プラグ２３とが互い違いに配置されている。これによ
り、前記ＭＯＳＦＥＴに形成されるゲート幅Ｗを大きく
できるため、オン抵抗を下げることができる。A MOSFET having such a structure is an nMOS transistor that constitutes a so-called CMOS. FIG. 2 is a plan layout when the MOSFET is viewed from above, and shows a state in which the contact plug (source trench contact portion) 18, the contact plug (drain contact hole) 23, and the gate electrode 14 are seen through. . As can be seen from FIG. 2, the contact plug 18 connected to the source electrode 25 and the contact plug 23 connected to the drain electrode 24 are alternately arranged. As a result, the gate width W formed in the MOSFET can be increased, so that the on-resistance can be reduced.

【００１９】図１に示すこの実施の形態のＭＯＳＦＥＴ
では、ドレイン電極２４とソース電極２５とがウェハの
両側の主面上に形成されている。そして、電流がウェハ
の一方の主面から他方の主面に流れるため、図３８
（ｂ）に示す装置のように、金属配線の抵抗によって生
じる電圧降下がない。すなわち、オン時の抵抗を低減
（低オン抵抗化）することができる。FIG. 1 shows a MOSFET according to this embodiment.
Here, the drain electrode 24 and the source electrode 25 are formed on the main surfaces on both sides of the wafer. Since current flows from one main surface of the wafer to the other main surface of the wafer, FIG.
There is no voltage drop caused by the resistance of the metal wiring as in the device shown in FIG. That is, the resistance at the time of ON can be reduced (lower ON resistance).

【００２０】また、図３８（ｂ）に示す装置では、ソー
ス層と半導体基板とをｐ+ 型拡散領域により接続してい
るため、ソース層と半導体基板とを繋ぐｐ+ 型拡散領域
の部分の面積が無視できず、繰り返しの素子ピッチが大
きくなってしまい、素子抵抗が大きくなってしまう。In the device shown in FIG. 38B, the source layer and the semiconductor substrate are connected by the p + -type diffusion region, so that the portion of the p + -type diffusion region connecting the source layer and the semiconductor substrate is formed. The area cannot be ignored, and the element pitch of the repetition becomes large, and the element resistance becomes large.

【００２１】また、この実施の形態のＭＯＳＦＥＴで
は、ソース層であるｎ+ 型拡散領域１７Ａとｐ+ 型半導
体基板１１とを、トレンチを掘って導電膜（例えば金属
膜）を埋め込むことで接続している。これにより、ソー
ス層と半導体基板との間の抵抗を低くすることができ
る。In the MOSFET of this embodiment, the n + -type diffusion region 17A as the source layer and the p + -type semiconductor substrate 11 are connected by digging a trench and burying a conductive film (for example, a metal film). ing. Thereby, the resistance between the source layer and the semiconductor substrate can be reduced.

【００２２】これらの特徴より、この実施の形態のＭＯ
ＳＦＥＴは、縦型トレンチＭＯＳＦＥＴの低抵抗と横型
ＭＯＳＦＥＴの高速性を合わせもった特徴を有する。From these characteristics, the MO of this embodiment
The SFET has a feature that combines the low resistance of a vertical trench MOSFET and the high speed of a horizontal MOSFET.

【００２３】以上説明したようにこの第１の実施の形態
によれば、ドレイン電極とソース電極とをウェハの両側
の主面に設け、ソース領域と半導体基板との間をトレン
チ内に埋め込んだ導電膜で接続することにより、オン抵
抗を低くすることができる。さらに、ゲートとドレイン
間の寄生キャパシタンスを小さくすることにより、高周
波でのスイッチング損失が大きくなるのを抑制できる。As described above, according to the first embodiment, the drain electrode and the source electrode are provided on the main surfaces on both sides of the wafer, and the trench between the source region and the semiconductor substrate is embedded in the trench. By connecting with a film, on-resistance can be reduced. Further, by reducing the parasitic capacitance between the gate and the drain, it is possible to suppress an increase in switching loss at a high frequency.

【００２４】［第２の実施の形態］この第２の実施の形
態は、前記第１の実施の形態の構成に対して、アバラン
シェ降伏が起こるときの耐量を増大させるための構成を
追加したものである。なお、第２の実施の形態には、ｎ
型拡散領域１６Ａ、１６Ｂと側壁絶縁膜１５Ａ、１５Ｂ
を設けておらず、ｐ- 型エピタキシャル層１２上の絶縁
膜も１層であるが、基本的な構造に変わりはない。さら
に、ｐ- 型エピタキシャル層１２に換えて、ｎ型エピタ
キシャル層内に形成されたｐ型ウェル層を用いてもよ
い。前記第１の実施の形態の半導体装置においてＬ負荷
でのスイッチングを行う場合、耐圧を超えて電圧がかか
るときがあり、このときＭＯＳＦＥＴが破壊されないよ
うにすることが目的である。[Second Embodiment] The second embodiment is different from the first embodiment in that a configuration for increasing the withstand voltage when avalanche breakdown occurs is added. It is. Note that the second embodiment includes n
Diffusion regions 16A, 16B and sidewall insulating films 15A, 15B
Is not provided, and the insulating film on the p − -type epitaxial layer 12 is also one layer, but the basic structure is not changed. Further, a p-type well layer formed in the n-type epitaxial layer may be used instead of the p- type epitaxial layer 12. When switching with an L load is performed in the semiconductor device of the first embodiment, a voltage may be applied exceeding the withstand voltage, and an object is to prevent the MOSFET from being destroyed at this time.

【００２５】図３は、この発明の第２の実施の形態のＭ
ＯＳＦＥＴの構成を示す断面図である。FIG. 3 shows a second embodiment of the present invention.
FIG. 3 is a cross-sectional view illustrating a configuration of an OSFET.

【００２６】このＭＯＳＦＥＴでは、ドレイン領域であ
るｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とで形
成される縦方向のダイオードの耐圧を、横方向のＭＯＳ
ＦＥＴのドレインとソース間の耐圧（ｎ+ 型拡散領域１
７Ｃとｎ+ 型拡散領域１７Ａ間の耐圧）よりも低く設定
する。In this MOSFET, the breakdown voltage of the vertical diode formed by the n + -type diffusion region 17C, which is the drain region, and the p + -type
The withstand voltage between the drain and the source of the FET (the n + type diffusion region 1
7C and the n + type diffusion region 17A).

【００２７】具体的には、図３に示すように、ドレイン
領域であるｎ+ 型拡散領域１７Ｃの深さを、前記第１の
実施の形態のｎ+ 型拡散領域１７Ｂよりも深く形成す
る。これにより、ｎ+ 型拡散領域１７Ｃとｐ+ 型半導体
基板１１との間の距離を接近させる。このような構造に
より、ＭＯＳＦＥＴに印加される電圧は、ｎ+ 型拡散領
域１７Ｃとｐ+ 型半導体基板１１とで形成される縦方向
の寄生ダイオードでクランプされる。このため、大きな
電圧がＭＯＳＦＥＴのチャネルに印加されることはな
い。Specifically, as shown in FIG. 3, the depth of the n + -type diffusion region 17C, which is the drain region, is formed to be deeper than the n + -type diffusion region 17B of the first embodiment. As a result, the distance between the n + type diffusion region 17C and the p + type semiconductor substrate 11 is reduced. With such a structure, the voltage applied to the MOSFET is clamped by the vertical parasitic diode formed by the n + type diffusion region 17C and the p + type semiconductor substrate 11. Therefore, no large voltage is applied to the channel of the MOSFET.

【００２８】以上説明したようにこの第２の実施の形態
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領
域）とｐ+ 型半導体基板とでつくる縦方向のダイオード
に印加されるため、ＭＯＳＦＥＴが破壊されるのを防ぐ
ことができる。As described above, according to the second embodiment, a large voltage generated at the time of switching or the like is generated not by the channel but by the n + type diffusion region (drain region) and the p + type semiconductor substrate. Since the voltage is applied to the vertical diode to be formed, it is possible to prevent the MOSFET from being destroyed.

【００２９】［第３の実施の形態］この第３の実施の形
態は、前記第２の実施の形態のＭＯＳＦＥＴをより高耐
圧にしたものである。[Third Embodiment] In the third embodiment, the MOSFET of the second embodiment is made higher in withstand voltage.

【００３０】図４は、この発明の第３の実施の形態のＭ
ＯＳＦＥＴの構成を示す断面図である。FIG. 4 is a block diagram of a third embodiment of the present invention.
FIG. 3 is a cross-sectional view illustrating a configuration of an OSFET.

【００３１】図４に示すように、ｐ+ 型半導体基板１１
の一方の主面には、ｐ- 型エピタキシャル層（またはｎ
- 型エピタキシャル層）１２が形成されている。このｐ
- 型エピタキシャル層１２上には、ゲート絶縁膜１３を
介してゲート電極１４が形成されている。前記ゲート絶
縁膜１３は、例えばシリコン酸化膜からなる。前記ゲー
ト電極１４は、例えばポリシリコン膜からなる。As shown in FIG. 4, the p + type semiconductor substrate 11
Has a p-type epitaxial layer (or n-type epitaxial layer)
-Type epitaxial layer) 12 is formed. This p
A gate electrode 14 is formed on the negative type epitaxial layer 12 with a gate insulating film 13 interposed therebetween. The gate insulating film 13 is made of, for example, a silicon oxide film. The gate electrode 14 is made of, for example, a polysilicon film.

【００３２】前記ゲート電極１４側面がわの一方のｐ-
型エピタキシャル層１２内には、ｐ型ウェル領域２６が
形成されている。このｐ型ウェル領域２６の上層には、
ソース領域であるｎ+ 型拡散領域１７Ａが形成されてい
る。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシャ
ル層１２内のトレンチに埋め込まれた導電層からなるコ
ンタクトプラグ１８によって、ｐ+ 型半導体基板１１に
接続されている。The side of the gate electrode 14 has one p-side.
A p-type well region 26 is formed in the p-type epitaxial layer 12. In the upper layer of the p-type well region 26,
An n + type diffusion region 17A as a source region is formed. The n + -type diffusion region 17A is connected to the p + -type semiconductor substrate 11 by a contact plug 18 made of a conductive layer embedded in a trench in the p − -type epitaxial layer 12.

【００３３】前記コンタクトプラグ１８には、金属層
（例えばタングステン）または低抵抗の半導体層が用い
られる。なお、低抵抗の半導体層を用いた場合は、この
半導体層の上部に、この半導体層とｎ+ 型拡散領域１７
Ａとで形成されるジャンクションをなくし、半導体層と
ｎ+ 型拡散領域１７Ａとを電気的に接続するために、金
属層を設ける必要がある。As the contact plug 18, a metal layer (for example, tungsten) or a low-resistance semiconductor layer is used. When a low-resistance semiconductor layer is used, the semiconductor layer and the n + -type diffusion region 17 are formed above the semiconductor layer.
It is necessary to provide a metal layer in order to eliminate the junction formed with A and electrically connect the semiconductor layer and the n + type diffusion region 17A.

【００３４】前記ゲート電極１４側面がわの他方のｐ-
型エピタキシャル層１２内には、ドレイン領域であるｎ
型リサーフ層２７及びｎ+ 型拡散領域１７Ｃが形成され
ている。このような構造上には、絶縁層１９が形成され
ている。前記ｎ+ 型拡散領域１７Ｃ上の絶縁層１９内に
は、導電層（例えばタングステン）からなるコンタクト
プラグ２０が形成されている。このコンタクトプラグ２
０上には、ドレイン電極２４が形成されている。このド
レイン電極２４は、コンタクトプラグ２０を介してｎ+
型拡散領域１７Ｃに接続されている。また、ｐ+ 型半導
体基板１１の他方の主面には、ソース電極２５が形成さ
れている。図５は、前記ＭＯＳＦＥＴを上方から見たと
きの平面レイアウトであり、コンタクトプラグ（ソース
コンタクト部）１８、コンタクトプラグ（ドレインコン
タクト部）２３、ゲート電極１４を透視した状態を示す
ものである。The other side of the gate electrode 14 is
N-type epitaxial layer 12 has n
A type RESURF layer 27 and an n + type diffusion region 17C are formed. An insulating layer 19 is formed on such a structure. A contact plug 20 made of a conductive layer (for example, tungsten) is formed in the insulating layer 19 on the n + type diffusion region 17C. This contact plug 2
On 0, a drain electrode 24 is formed. This drain electrode 24 is n +
It is connected to the mold diffusion region 17C. A source electrode 25 is formed on the other main surface of the p + type semiconductor substrate 11. FIG. 5 is a plan layout when the MOSFET is viewed from above, and shows a state in which the contact plug (source contact portion) 18, the contact plug (drain contact portion) 23, and the gate electrode 14 are seen through.

【００３５】このＭＯＳＦＥＴでは、ドレイン側にｎ型
リサーフ層２７を設けることにより、前記第２の実施の
形態よりも高耐圧化を図っている。すなわち、このＭＯ
ＳＦＥＴでは、ドレイン領域であるｎ+ 型拡散領域１７
Ｃとｐ+ 型半導体基板１１とでつくる縦方向のダイオー
ドの耐圧を、ＭＯＳＦＥＴのドレインとソース間の耐圧
（ｎ型リサーフ層２７とｎ+ 型拡散領域１７Ａ間の耐
圧）よりも低く設定している。さらに、ドレイン領域で
あるｎ+ 型拡散領域１７Ｃとチャネルとの間にｎ型リサ
ーフ層２７を形成している。In this MOSFET, by providing the n-type RESURF layer 27 on the drain side, a higher breakdown voltage than in the second embodiment is achieved. That is, this MO
In the SFET, the n @ + type diffusion region 17 serving as a drain region is used.
The withstand voltage of the vertical diode formed by C and the p + -type semiconductor substrate 11 is set lower than the withstand voltage between the drain and the source of the MOSFET (the withstand voltage between the n-type resurf layer 27 and the n + -type diffusion region 17A). I have. Further, an n-type RESURF layer 27 is formed between the n + -type diffusion region 17C as a drain region and the channel.

【００３６】このような構造により、ＭＯＳＦＥＴに印
加される電圧は、ｎ+ 型拡散領域１７Ｃとｐ+半導体基
板１１とで形成される縦方向の寄生ダイオードでクラン
プされるため、大きな電圧がＭＯＳＦＥＴのチャネルに
印加されることはない。さらに、ドレイン側にｎ型リサ
ーフ層２７を設けることにより、ドレイン側に空乏層が
できやすくなるため、ＭＯＳＦＥＴのドレインとソース
間の耐圧を増大させることができる。With such a structure, the voltage applied to the MOSFET is clamped by the vertical parasitic diode formed by the n + -type diffusion region 17C and the p + semiconductor substrate 11, so that a large voltage is applied to the MOSFET. It is not applied to the channel. Further, by providing the n-type RESURF layer 27 on the drain side, a depletion layer is easily formed on the drain side, so that the breakdown voltage between the drain and the source of the MOSFET can be increased.

【００３７】以上説明したようにこの第３の実施の形態
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領
域）とｐ+ 型半導体基板とでつくる縦方向のダイオード
に印加される。さらに、ドレイン領域とソース領域間を
高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊さ
れるのを防ぐことができる。As described above, according to the third embodiment, a large voltage generated at the time of switching or the like is generated not by the channel but by the n + -type diffusion region (drain region) and the p + -type semiconductor substrate. Applied to the vertical diode to create. Further, a high breakdown voltage can be provided between the drain region and the source region. These can prevent the MOSFET from being destroyed.

【００３８】また、図６はこの発明の第３の実施の形態
の変形例のＭＯＳＦＥＴの構成を示す断面図である。FIG. 6 is a sectional view showing the structure of a MOSFET according to a modification of the third embodiment of the present invention.

【００３９】このＭＯＳＦＥＴは、前記第３の実施の形
態において、ドレイン側に設けたｎ型リサーフ層２７
を、２段のｎ型リサーフ層２７Ａ、２７Ｂに換えたもの
である。その他の構成は、前記第３の実施の形態と同様
である。This MOSFET is different from the third embodiment in that the n-type RESURF layer 27 provided on the drain side is used.
Is replaced with two-stage n-type RESURF layers 27A and 27B. Other configurations are the same as those of the third embodiment.

【００４０】ＭＯＳＦＥＴにおいては、通常、電流が流
れているときには図７に示すように、耐圧が下がってし
まう。図６に示すＭＯＳＦＥＴでは、ｎ型リサーフ層２
７Ｂの不純物濃度をｎ型リサーフ層２７Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層２７Ａの部分に存在する不純物の総ドーズ量は１
×１０^１１〜５×１０ ^１２ｃｍ^−２程度であり、ｎ型リ
サーフ層２７Ｂの部分に存在する不純物の総ドーズ量は
２×１０^１２〜１×１０^１３ｃｍ^−２程度にするのが好
ましい。In a MOSFET, a current usually flows.
When the pressure is lowered, as shown in FIG.
I will. In the MOSFET shown in FIG. 6, the n-type RESURF layer 2
The impurity concentration of 7B is made higher than that of the n-type RESURF layer 27A.
As a result, as shown in FIG.
The pressure resistance can be increased even when the pressure is high. For example, n-type Lisa
The total dose of impurities existing in the portion of the
× 10¹¹~ 5 × 10 ¹²cm^-2Degree, and n-type
The total dose of impurities existing in the surf layer 27B is
2 × 10¹²~ 1 × 10¹³cm^-2Good to be around
Good.

【００４１】また、図４に示す第３の実施の形態のＭＯ
ＳＦＥＴでも、ｎ型リサーフ層２７のドーズ量を２×１
０^１２〜１×１０^１３ｃｍ^−２に設定することにより、
電流が流れているときの耐圧を高くすることができる。Further, the MO of the third embodiment shown in FIG.
Even in the SFET, the dose amount of the n-type RESURF layer 27 is 2 × 1
By setting to 0 ¹² to 1 × 10 ¹³ cm ⁻² ,
Withstand voltage when current is flowing can be increased.

【００４２】以上説明したようにこの第３の実施の形態
の変形例によれは、スイッチング時などに発生する大き
な電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイ
ン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオ
ードに印加される。さらに、ドレイン領域とソース領域
間を高耐圧にすることができる。これらにより、ＭＯＳ
ＦＥＴが破壊されるのを防ぐことができる。さらに、こ
のＭＯＳＦＥＴに電流が流れているときの耐圧を向上さ
せることができる。As described above, according to the modification of the third embodiment, the large voltage generated at the time of switching or the like is not caused by the channel but by the n + type diffusion region (drain region) and the p + type semiconductor. Applied to the vertical diode formed with the substrate. Further, a high breakdown voltage can be provided between the drain region and the source region. By these, MOS
The destruction of the FET can be prevented. Further, the breakdown voltage when a current flows through the MOSFET can be improved.

【００４３】［第４の実施の形態］この第４の実施の形
態は、ｐ+ 型半導体基板をｎ+ 型半導体基板に換えると
共に、これに伴ってその他の層の導電型を変更したもの
である。[Fourth Embodiment] In the fourth embodiment, the p + type semiconductor substrate is replaced with an n + type semiconductor substrate, and the conductivity type of the other layers is changed accordingly. is there.

【００４４】図９は、この発明の第４の実施の形態のＭ
ＯＳＦＥＴの構成を示す断面図である。FIG. 9 shows a fourth embodiment of the present invention.
FIG. 3 is a cross-sectional view illustrating a configuration of an OSFET.

【００４５】図９に示すように、ｎ+ 型シリコン半導体
基板（以下ｎ+ 型半導体基板）３１の一方の主面には、
ｎ- 型エピタキシャル層（またはｐ- 型エピタキシャル
層）３２が形成されている。このｎ- 型エピタキシャル
層３２内には、選択的にｐ型ウェル層４６が形成されて
いる。このｐ型ウェル層４６上には、ゲート絶縁膜３３
を介してゲート電極３４が形成されている。このゲート
電極３４の側面上の一方には側壁絶縁膜３５Ａが形成さ
れ、側面上の他方には側壁絶縁膜３５Ｂが形成されてい
る。前記ゲート絶縁膜３３は、例えばシリコン酸化膜か
らなる。前記ゲート電極３４は、例えばポリシリコン膜
からなる。As shown in FIG. 9, one main surface of an n + type silicon semiconductor substrate (hereinafter referred to as an n + type semiconductor substrate) 31 has
An n − -type epitaxial layer (or p − -type epitaxial layer) 32 is formed. In the n − -type epitaxial layer 32, a p-type well layer 46 is selectively formed. On the p-type well layer 46, a gate insulating film 33 is formed.
A gate electrode 34 is formed through the gate electrode 34. A side wall insulating film 35A is formed on one side of the gate electrode 34, and a side wall insulating film 35B is formed on the other side of the side surface. The gate insulating film 33 is made of, for example, a silicon oxide film. The gate electrode 34 is made of, for example, a polysilicon film.

【００４６】前記ゲート電極３４側面がわの一方のｐ型
ウェル層４６内には、ソース領域であるｎ型拡散領域３
６Ａ及びｎ+ 型拡散領域３７Ａが形成されている。ゲー
ト電極３４側面がわの他方のｐ型ウェル層４６には、ド
レイン領域であるｎ型拡散領域３６Ｂ及びｎ+ 型拡散領
域３７Ｂが形成されている。In the p-type well layer 46 on one side of the gate electrode 34, an n-type diffusion region 3 serving as a source region is provided.
6A and an n @ + type diffusion region 37A are formed. An n-type diffusion region 36B and an n + -type diffusion region 37B, which are drain regions, are formed in the other p-type well layer 46 on the side of the gate electrode 34.

【００４７】さらに、前記構造上には、絶縁層３９が形
成されている。前記ｎ+ 型拡散領域３７Ａ上の絶縁層３
９内には、導電層（例えばタングステン）からなるコン
タクトプラグ４０が形成されている。このコンタクトプ
ラグ４０上には、１層目のソース電極パターン４１（例
えばアルミニウム）が形成されている。Further, an insulating layer 39 is formed on the structure. Insulating layer 3 on n + type diffusion region 37A
In 9, a contact plug 40 made of a conductive layer (for example, tungsten) is formed. On the contact plug 40, a first-layer source electrode pattern 41 (for example, aluminum) is formed.

【００４８】前記ソース電極パターン４１上及び絶縁層
３９上には、絶縁層４２が形成されている。前記ソース
電極パターン４１上の絶縁層４２内には、導電層（例え
ばタングステン）からなるコンタクトプラグ４３が形成
されている。このコンタクトプラグ４３上及び絶縁層４
２上には、２層目のソース電極４４が形成されている。
このソース電極４４は、コンタクトプラグ４３、ソース
電極パターン４１、及びコンタクトプラグ４０を介し
て、ｎ+ 型拡散領域３７Ａに接続されている。On the source electrode pattern 41 and the insulating layer 39, an insulating layer 42 is formed. In the insulating layer 42 on the source electrode pattern 41, a contact plug 43 made of a conductive layer (for example, tungsten) is formed. On the contact plug 43 and the insulating layer 4
On 2, a second-layer source electrode 44 is formed.
The source electrode 44 is connected to the n + -type diffusion region 37A via the contact plug 43, the source electrode pattern 41, and the contact plug 40.

【００４９】前記ｎ+ 型拡散領域３７Ｂは、絶縁層３９
内及びｎ- 型エピタキシャル層３２内のトレンチに埋め
込まれた導電層からなるコンタクトプラグ３８によっ
て、ｎ+ 型半導体基板３１に接続されている。The n + type diffusion region 37B is
It is connected to the n + -type semiconductor substrate 31 by a contact plug 38 made of a conductive layer embedded in a trench inside and in the n − -type epitaxial layer 32.

【００５０】前記コンタクトプラグ３８には、金属層
（例えばタングステン）または低抵抗の半導体層が用い
られる。また、ｎ+ 型半導体基板３１の他方の主面に
は、ドレイン電極４５が形成されている。For the contact plug 38, a metal layer (for example, tungsten) or a low-resistance semiconductor layer is used. A drain electrode 45 is formed on the other main surface of the n + type semiconductor substrate 31.

【００５１】この第４の実施の形態は、前記第１の実施
の形態と同様の効果を有する。さらに、ｐ+ 型半導体基
板よりｎ+ 型半導体基板のほうが基板抵抗が低いため、
第４の実施の形態ではよりオン時の抵抗を下げることが
できる。The fourth embodiment has the same effect as the first embodiment. Further, since the substrate resistance of the n + type semiconductor substrate is lower than that of the p + type semiconductor substrate,
In the fourth embodiment, the on-state resistance can be further reduced.

【００５２】［第５の実施の形態］ところで、前記第２
の実施の形態で述べたアバランシェ耐量を向上させる手
法は、ソース電極とドレイン電極が基板の両主面に設け
られた縦型素子だけでなく、パワーＩＣの出力段として
の横型ＭＯＳＦＥＴに対しても適用できる技術である。[Fifth Embodiment] By the way, the second embodiment
The method of improving the avalanche withstand capability described in the above embodiments is applicable not only to a vertical element in which a source electrode and a drain electrode are provided on both main surfaces of a substrate, but also to a lateral MOSFET as an output stage of a power IC. It is a technology that can be applied.

【００５３】前記アバランシェ耐量を向上させる手法、
すなわちゲート電圧を零としたときのドレインとソース
間の耐圧を、ｐ型ベース層とｎ+ 型埋め込み層とで形成
される縦方向のダイオードの耐圧より高く設計するに
は、以下のような方法がある。A method for improving the avalanche resistance,
That is, in order to design the withstand voltage between the drain and the source when the gate voltage is zero higher than the withstand voltage of the vertical diode formed by the p-type base layer and the n + -type buried layer, the following method is used. There is.

【００５４】ｐ型ベース層に深いｐ型拡散領域を設け
る。また、ゲートとドレイン間の距離を大きくし、ｎ型
リサーフ層を濃度が異なる２段の層にする。また、ＣＭ
ＯＳやバイポーラトランジスタ部分には、アンチモン埋
め込み層を用い、かつ接合分離されたパワーＭＯＳトラ
ンジスタの埋め込み層にはリンを導入して埋め込み層を
上方向に拡散させ、低濃度のエピタキシャル層を実質的
に薄くするなどがある。A deep p-type diffusion region is provided in the p-type base layer. Further, the distance between the gate and the drain is increased, and the n-type RESURF layer is formed as a two-stage layer having different concentrations. Also, CM
An antimony buried layer is used for the OS and the bipolar transistor portion, and phosphorus is introduced into the buried layer of the power MOS transistor which has been junction-separated to diffuse the buried layer upward to substantially reduce the low-concentration epitaxial layer. And thinner.

【００５５】以下に、アバランシェ耐量を向上させる手
法を、横型ＭＯＳＦＥＴに適用した例を説明する。An example in which a technique for improving avalanche withstand capability is applied to a lateral MOSFET will be described below.

【００５６】図１０は、この発明の第５の実施の形態の
ＭＯＳＦＥＴの構成を示す断面図である。FIG. 10 is a sectional view showing a structure of a MOSFET according to a fifth embodiment of the present invention.

【００５７】図１０に示すように、ｐ- 型半導体基板５
１上には、ｎ- 型エピタキシャル層５２が形成されてい
る。このｎ- 型エピタキシャル層５２上には、ゲート絶
縁膜５３を介してゲート電極５４が形成されている。前
記ゲート絶縁膜５３は、例えばシリコン酸化膜からな
る。前記ゲート電極５４は、例えばポリシリコン膜から
なる。As shown in FIG. 10, the p − type semiconductor substrate 5
On n, an n @-type epitaxial layer 52 is formed. A gate electrode 54 is formed on the n − -type epitaxial layer 52 via a gate insulating film 53. The gate insulating film 53 is made of, for example, a silicon oxide film. The gate electrode 54 is made of, for example, a polysilicon film.

【００５８】前記ゲート電極５４側面がわの一方のｎ-
型エピタキシャル層５２内には、ｐ型ウェル層（ｐ型ベ
ース層）５６が形成されている。このｐ型ウェル層５６
の上層には、ｐ+ 型ベース層５７Ｂとソース領域である
ｎ+ 型拡散領域５７Ａが形成されている。このｎ+ 型拡
散領域５７Ａ上及びｐ+ 型ベース層５７Ｂ上には、ソー
ス電極５８が形成されている。The side surface of the gate electrode 54 is n-
In the p-type epitaxial layer 52, a p-type well layer (p-type base layer) 56 is formed. This p-type well layer 56
In the upper layer, ap + type base layer 57B and an n + type diffusion region 57A as a source region are formed. A source electrode 58 is formed on the n + type diffusion region 57A and the p + type base layer 57B.

【００５９】前記ゲート電極５４側面がわの他方のｎ-
型エピタキシャル層５２内には、ドレイン領域であるｎ
型リサーフ層５９及びｎ+ 型拡散領域５７Ｃが形成され
ている。このｎ+ 型拡散領域５７Ｃ上には、ドレイン電
極６０が形成されている。また、ｐ- 型半導体基板５１
とｎ- 型エピタキシャル層５２との境界付近には、ｎ+
型埋め込み層６１が形成されている。The side of the gate electrode 54 is connected to the other n-
N-type epitaxial layer 52 has n
A type RESURF layer 59 and an n @ + type diffusion region 57C are formed. Drain electrode 60 is formed on n + type diffusion region 57C. Also, the p- type semiconductor substrate 51
Near the boundary between the n− type epitaxial layer 52 and n−
A mold buried layer 61 is formed.

【００６０】このＭＯＳＦＥＴでは、図１０中にＡにて
示す部分に形成される縦方向のダイオードの耐圧を、ｎ
型リサーフ層（ドレイン領域）５９とｎ+ 型拡散領域
（ソース領域）５７Ａとの間の耐圧より低く設定する。
前記縦方向のダイオードは、ｐ型ウェル層（ｐ型ベース
層）５６とｎ- 型エピタキシャル層５２とｎ+ 型埋め込
み層６１とで形成されている。このような構造により、
ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイオー
ドでクランプされるため、大きな電圧がＭＯＳＦＥＴの
チャネルに印加されることはない。In this MOSFET, the withstand voltage of the vertical diode formed at the portion indicated by A in FIG.
It is set lower than the withstand voltage between the type RESURF layer (drain region) 59 and the n + type diffusion region (source region) 57A.
The vertical diode is formed of a p-type well layer (p-type base layer) 56, an n − -type epitaxial layer 52 and an n + -type buried layer 61. With such a structure,
Since the voltage applied to the MOSFET is clamped by the vertical diode, a large voltage is not applied to the channel of the MOSFET.

【００６１】言い換えると、図１０に示す横型ＭＯＳＦ
ＥＴの耐圧を決める際に、ゲート電圧を零としたときの
ドレインとソース間の耐圧を、前記縦方向のダイオード
の耐圧より高く設計することにより、過電圧がかかった
ときに起きるアバランシェ降伏によるＭＯＳＦＥＴの破
壊を防ぐことができる。In other words, the horizontal MOSF shown in FIG.
When determining the withstand voltage of the ET, the withstand voltage between the drain and the source when the gate voltage is set to zero is designed to be higher than the withstand voltage of the vertical diode. Destruction can be prevented.

【００６２】以上説明したようにこの第５の実施の形態
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）
とｎ+型埋め込み層とでつくる縦方向のダイオードに印
加される。さらに、リサーフ層を設けることにより、ド
レイン領域とソース領域間を高耐圧にすることができ
る。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐ
ことができる。As described above, according to the fifth embodiment, a large voltage generated at the time of switching or the like is generated not by the channel but by the p-type well layer (p-type base layer).
And an n + -type buried layer. Further, by providing the RESURF layer, a high breakdown voltage can be provided between the drain region and the source region. These can prevent the MOSFET from being destroyed.

【００６３】また、図１１はこの発明の第５の実施の形
態の第１変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。FIG. 11 is a sectional view showing the structure of a MOSFET according to a first modification of the fifth embodiment of the present invention.

【００６４】このＭＯＳＦＥＴは、前記第５の実施の形
態において、ドレイン側に設けたｎ型リサーフ層５９を
２段のｎ型リサーフ層５９Ａ、５９Ｂに換え、さらにｐ
型ウェル層（ｐ型ベース層）５６をｎ型リサーフ層５９
Ａまでオーバーラップさせたものである。This MOSFET is different from the fifth embodiment in that the n-type RESURF layer 59 provided on the drain side is replaced with two-stage n-type RESURF layers 59A and 59B,
Type well layer (p-type base layer) 56 is replaced with n-type RESURF layer 59
A is overlapped.

【００６５】前記第３の実施の形態の変形例にて述べた
ように、ＭＯＳＦＥＴにおいては、通常、電流が流れて
いるとき、図７に示すように、耐圧が下がってしまう。
図１１に示すこのＭＯＳＦＥＴでは、ｎ型リサーフ層５
９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層５９Ａの部分に存在する不純物の総ドーズ量は１
×１０^１１〜５×１０^１２ｃｍ^−２程度であり、ｎ型リ
サーフ層５９Ｂの部分に存在する不純物の総ドーズ量は
２×１０^１２〜１×１０^１３ｃｍ^−２程度にするのが好
ましい。As described in the modified example of the third embodiment, in a MOSFET, when a current is flowing, the withstand voltage usually decreases as shown in FIG.
In the MOSFET shown in FIG. 11, the n-type RESURF layer 5
By setting the impurity concentration of 9B higher than that of the n-type RESURF layer 59A, the breakdown voltage can be increased even when a current flows, as shown in FIG. For example, the total dose of impurities existing in the portion of the n-type RESURF layer 59A is 1
It is preferably about × 10 ^{11 to} 5 × 10 ¹² cm ⁻² , and the total dose of impurities present in the portion of the n-type RESURF layer 59B is preferably about 2 × 10 ¹² to 1 × 10 ¹³ cm ⁻² .

【００６６】また、図１０に示す第５の実施の形態のＭ
ＯＳＦＥＴでも、ｎ型リサーフ層５９のドーズ量を２×
１０^１２〜１×１０^１３ｃｍ^−２に設定することによ
り、電流が流れているときの耐圧を高くすることができ
る。The M of the fifth embodiment shown in FIG.
In the case of OSFET, the dose of the n-type RESURF layer 59 is 2 ×
By setting to 10 ¹² to 1 × 10 ¹³ cm ⁻² , the withstand voltage when a current flows can be increased.

【００６７】なお、大電流を得るためには、図１１に示
す構造を左右対称に、複数折り返した構造を形成する必
要がある。すなわち、図１１に示す素子を複数個形成す
る必要がある。In order to obtain a large current, it is necessary to form a structure obtained by folding the structure shown in FIG. That is, it is necessary to form a plurality of elements shown in FIG.

【００６８】以上説明したように図１１に示す第１変形
例によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）
とｎ+ 型埋め込み層とでつくる縦方向のダイオードに印
加される。さらに、ドレイン領域とソース領域間を高耐
圧にすることができる。これらにより、このＭＯＳＦＥ
Ｔが破壊されるのを防ぐことができる。さらに、このＭ
ＯＳＦＥＴに電流が流れているときの耐圧を向上させる
ことができる。As described above, according to the first modification shown in FIG. 11, a large voltage generated at the time of switching or the like is not generated by the channel but by the p-type well layer (p-type base layer).
And an n @ + -type buried layer. Further, a high breakdown voltage can be provided between the drain region and the source region. By these, this MOSFE
T can be prevented from being destroyed. Furthermore, this M
The withstand voltage when a current flows through the OSFET can be improved.

【００６９】また、図１２はこの発明の第５の実施の形
態の第２変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。FIG. 12 is a sectional view showing the structure of a MOSFET according to a second modification of the fifth embodiment of the present invention.

【００７０】このＭＯＳＦＥＴは、図１１に示す前記第
１変形例よりもさらにｐ型ウェル層（ｐ型ベース層）５
６を長くして、ｎ型リサーフ層５９Ｂまでオーバーラッ
プさせたものである。This MOSFET further includes a p-type well layer (p-type base layer) 5 compared to the first modification shown in FIG.
6 is made longer and overlapped with the n-type RESURF layer 59B.

【００７１】このＭＯＳＦＥＴでも、ｎ型リサーフ層５
９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層５９Ａの部分に存在する不純物の総ドーズ量は１
×１０^１１〜５×１０^１２ｃｍ^−２程度であり、ｎ型リ
サーフ層５９Ｂの部分に存在する不純物の総ドーズ量は
２×１０^１２〜１×１０^１３ｃｍ^−２程度にするのが好
ましい。Also in this MOSFET, the n-type RESURF layer 5
By setting the impurity concentration of 9B higher than that of the n-type RESURF layer 59A, the breakdown voltage can be increased even when a current flows, as shown in FIG. For example, the total dose of impurities existing in the portion of the n-type RESURF layer 59A is 1
It is preferably about × 10 ^{11 to} 5 × 10 ¹² cm ⁻² , and the total dose of impurities present in the portion of the n-type RESURF layer 59B is preferably about 2 × 10 ¹² to 1 × 10 ¹³ cm ⁻² .

【００７２】なお、大電流を得るためには、図１２に示
す構造を左右対称に、複数折り返した構造を形成する必
要がある。すなわち、図１２に示す素子を複数個形成す
る必要がある。In order to obtain a large current, it is necessary to form a structure obtained by folding the structure shown in FIG. That is, it is necessary to form a plurality of elements shown in FIG.

【００７３】以上説明したように図１２に示す第２変形
例によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐベース層）と
ｎ+埋め込み層とでつくる縦方向のダイオードに印加さ
れる。さらに、ドレイン領域とソース領域間を高耐圧に
することができる。これらにより、このＭＯＳＦＥＴが
破壊されるのを防ぐことができる。さらに、このＭＯＳ
ＦＥＴに電流が流れているときの耐圧を向上させること
ができる。As described above, according to the second modification shown in FIG. 12, a large voltage generated at the time of switching or the like is generated not by the channel but by the p-type well layer (p base layer) and the n + buried layer. Applied to the vertical diode to create. Further, a high breakdown voltage can be provided between the drain region and the source region. Thus, it is possible to prevent the MOSFET from being destroyed. Furthermore, this MOS
The withstand voltage when a current flows through the FET can be improved.

【００７４】また、図１３はこの発明の第５の実施の形
態の第３変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。FIG. 13 is a sectional view showing a structure of a MOSFET according to a third modification of the fifth embodiment of the present invention.

【００７５】このＭＯＳＦＥＴは、前記第５の実施の形
態の第１変形例において、浅いｐ+型ベース層５７Ｂに
換えて深いｐ+ 型ベース層５７Ｄを設けたものである。
このｐ+ 型ベース層５７Ｄとｎ- 型エピタキシャル層５
２とｎ+ 型埋め込み層６１とで縦方向のダイオードが形
成される。このＭＯＳＦＥＴでは、前記縦方向のダイオ
ードの耐圧を、ｎ型リサーフ層（ドレイン領域）５９Ａ
とｎ+ 型拡散領域（ソース領域）５７Ａとの間の耐圧よ
り低く設定することが容易である。このような構造によ
り、ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイ
オードでクランプされるため、大きな電圧がＭＯＳＦＥ
Ｔのチャネルに印加されることはない。This MOSFET differs from the first modification of the fifth embodiment in that a deep p + -type base layer 57D is provided in place of the shallow p + -type base layer 57B.
The p + type base layer 57D and the n − type epitaxial layer 5
2 and the n + type buried layer 61 form a vertical diode. In this MOSFET, the breakdown voltage of the vertical diode is adjusted by the n-type resurf layer (drain region) 59A.
It is easy to set lower than the breakdown voltage between the gate electrode and the n + type diffusion region (source region) 57A. With such a structure, the voltage applied to the MOSFET is clamped by the vertical diode, so that a large voltage is applied to the MOSFET.
It is not applied to the T channel.

【００７６】以上述べたように前記第１〜第５の実施に
形態によれば、高周波でのスイッチング損失が低減で
き、オン抵抗が低いＭＯＳＦＥＴを提供することが可能
である。また、アバランシェ降伏が起こるときの耐量が
改善できるＭＯＳＦＥＴを提供することが可能である。As described above, according to the first to fifth embodiments, it is possible to reduce the switching loss at a high frequency and to provide a MOSFET having a low on-resistance. Further, it is possible to provide a MOSFET that can improve the withstand voltage when avalanche breakdown occurs.

【００７７】［第６の実施の形態］以下に、この発明の
第６の実施の形態のＭＯＳＦＥＴについて説明する。[Sixth Embodiment] Hereinafter, a MOSFET according to a sixth embodiment of the present invention will be described.

【００７８】図１４は、この発明の第６の実施の形態の
ＭＯＳＦＥＴチップの平面図である。この図１４は、前
記ＭＯＳＦＥＴチップを上方から見たものであり、複雑
になるのを避けてわかりやすくするために、ゲート電極
とドレイン電極のみを示している。FIG. 14 is a plan view of a MOSFET chip according to a sixth embodiment of the present invention. FIG. 14 shows the MOSFET chip viewed from above, and shows only the gate electrode and the drain electrode in order to avoid complexity and to make it easier to understand.

【００７９】このＭＯＳＦＥＴチップは、ボンディング
パッド６２、ゲートパターン６３、ドレイン電極８４、
及びゲート配線６４を有している。前記ＭＯＳＦＥＴチ
ップの表面には、前記ボンディングパッド６２、ゲート
パターン６３、及びドレイン電極８４が形成されてい
る。前記ボンディングパッド６２は、外部接続用のパッ
ドである。このボンディングパッド６２には、前記ゲー
トパターン６３が連続的に接続されている。前記ドレイ
ン電極８４の下方には、絶縁膜を介在して複数の前記ゲ
ート配線６４が形成されている。このゲート配線６４の
端部は前記ボンディングパッド６２（あるいはゲートパ
ターン６３）の下方まで達しており、このゲート配線６
４の端部上にはビア６５が設けられている。このビア６
５にて前記ゲート配線６４と前記ボンディングパッド６
２（あるいはゲートパターン６３）とが接続されてい
る。前記ゲート配線６４は、ゲート抵抗を小さくするた
めに金属材料からなっている。This MOSFET chip includes a bonding pad 62, a gate pattern 63, a drain electrode 84,
And a gate wiring 64. The bonding pad 62, the gate pattern 63, and the drain electrode 84 are formed on the surface of the MOSFET chip. The bonding pad 62 is a pad for external connection. The gate pattern 63 is continuously connected to the bonding pad 62. Below the drain electrode 84, a plurality of the gate wirings 64 are formed with an insulating film interposed. The end of the gate wiring 64 reaches below the bonding pad 62 (or the gate pattern 63).
A via 65 is provided on the end of the fourth. This via 6
5, the gate wiring 64 and the bonding pad 6
2 (or the gate pattern 63). The gate wiring 64 is made of a metal material to reduce gate resistance.

【００８０】すなわち、ゲート用のボンディングパッド
６２から太いゲートパターン６３が伸び、さらに前記ボ
ンディングパッド６２あるいは前記ゲートパターン６３
にゲート配線６４が電気的に接続されている。前記ボン
ディングパッド６２、ゲートパターン６３及びゲート配
線６４には、金属材料（例えばアルミニウム）が用いら
れている。That is, a thick gate pattern 63 extends from the gate bonding pad 62, and further extends to the bonding pad 62 or the gate pattern 63.
Is electrically connected to the gate wiring 64. The bonding pad 62, the gate pattern 63, and the gate wiring 64 are made of a metal material (for example, aluminum).

【００８１】なお、図１４には示していないが、前記ゲ
ート配線６４に直交するようにゲート電極が形成されて
いる。これらゲート配線６４とゲート電極とは電気的に
接続されている（後述の図１５参照）。前記ゲート配線
６４の幅は２μｍ〜４μｍ程度である。ゲート配線６４
間の間隔は、５０μｍ〜２００μｍ程度である。Although not shown in FIG. 14, a gate electrode is formed so as to be orthogonal to the gate wiring 64. The gate wiring 64 and the gate electrode are electrically connected (see FIG. 15 described later). The width of the gate wiring 64 is about 2 μm to 4 μm. Gate wiring 64
The interval between them is about 50 μm to 200 μm.

【００８２】また、図１５は、図１４のＭＯＳＦＥＴチ
ップに示す１６Ａ部分を拡大した平面図である。図１６
は、前記平面図中の１６Ｂ−１６Ｂに沿った断面図であ
る。図１７は、前記平面図中の１６Ｃ−１６Ｃに沿った
断面図である。FIG. 15 is an enlarged plan view of a portion 16A shown in the MOSFET chip of FIG. FIG.
Is a sectional view taken along 16B-16B in the plan view. FIG. 17 is a cross-sectional view taken along 16C-16C in the plan view.

【００８３】図１５に示すハッチング部分は電極を示
し、短絡電極８２、ドレイン電極８１、８４、及びゲー
ト配線６４は太線で示してある。ゲート配線６４がコン
タクトホール６６を通してポリシリコンのゲート電極７
７に接続されている。前記ゲート電極７７は、金属シリ
サイドで形成してもよい。The hatched portion shown in FIG. 15 indicates an electrode, and the short-circuit electrode 82, the drain electrodes 81 and 84, and the gate wiring 64 are indicated by thick lines. The gate wiring 64 is connected to the polysilicon gate electrode 7 through the contact hole 66.
7 is connected. The gate electrode 77 may be formed of a metal silicide.

【００８４】このＭＯＳＦＥＴチップでは、ゲート・ド
レイン間の寄生容量を小さくするために、ゲート配線６
４の上方のドレイン電極８４がゲート配線６４に沿って
細長い矩形状に除去されている（図１７参照）。また、
ｎ+ 型ソース領域７４を櫛形状にして、すなわちｎ+ 型
ソース領域７４に突起状部分７４Ａを形成してこの突起
状部分７４Ａと短絡電極８２を接触させることにより、
アバランシェ耐量を向上させている。また、ｎ+ 型ドレ
イン領域７８端部の角部分への電界集中により耐圧が低
くなることを防ぐために、ｎ+ 型ドレイン領域７８はそ
の端部の角部分を丸めてある。In this MOSFET chip, in order to reduce the parasitic capacitance between the gate and the drain, the gate wiring 6
The drain electrode 84 above the gate electrode 4 is removed in an elongated rectangular shape along the gate wiring 64 (see FIG. 17). Also,
By making the n + type source region 74 into a comb shape, that is, by forming a projecting portion 74A in the n + type source region 74 and bringing the projecting portion 74A into contact with the short-circuit electrode 82,
Avalanche resistance has been improved. Further, in order to prevent the withstand voltage from being lowered due to electric field concentration on the corner portion of the end portion of the n + type drain region 78, the corner portion of the end portion of the n + type drain region 78 is rounded.

【００８５】以下に、図１６を用いて、前記ＭＯＳＦＥ
Ｔチップに形成されたＭＯＳＦＥＴの構成を詳細に説明
する。Hereinafter, the MOSFE will be described with reference to FIG.
The configuration of the MOSFET formed on the T chip will be described in detail.

【００８６】図１６に示すように、低抵抗のｐ+ 型シリ
コン半導体基板７１の一方の主面上には、エピタキシャ
ル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタ
キシャル層７２が形成されている。このｐ- 型エピタキ
シャル層７２の表面には、ｐ型ボディ領域７３が形成さ
れている。As shown in FIG. 16, on one main surface of a low-resistance p + -type silicon semiconductor substrate 71, ap − -type silicon epitaxial layer 72 having a thickness of about 4 μm is formed by epitaxial growth. A p-type body region 73 is formed on the surface of p-type epitaxial layer 72.

【００８７】また、ｐ型ボディ領域７３の表面の１部分
を挟んで対向するように、ｎ+ 型ソース領域７４とｎ型
ドリフト領域７５が形成されている。これらｎ+ 型ソー
ス領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデ
イ領域７３上には、シリコン酸化膜からなるゲート絶縁
膜７６を介してゲート電極７７が形成されている。ｎ型
ドリフト領域７５の上層には、ｎ+ 型ドレイン領域７８
が形成されている。An n + -type source region 74 and an n-type drift region 75 are formed so as to face each other with a part of the surface of p-type body region 73 interposed therebetween. A gate electrode 77 is formed on p-type body region 73 sandwiched between n + -type source region 74 and n-type drift region 75 via a gate insulating film 76 made of a silicon oxide film. An n + -type drain region 78 is provided above the n-type drift region 75.
Are formed.

【００８８】また、前記ｎ+ 型ソース領域７４下には、
ｐ+ 型領域８０が形成されている。このｐ+ 型領域８０
は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導
体基板７１に達する深い領域である。ｎ+ 型ソース領域
７４上及びｐ+ 型領域８０上には、これらを電気的に接
続するための短絡電極８２が形成されている。また、前
記ｎ+ 型ドレイン領域７８上には、コンタクトプラグ８
１Ａ及びドレイン電極８１が形成されている。Under the n + type source region 74,
A p + type region 80 is formed. This p + type region 80
Is a deep region reaching from the surface of the p − -type epitaxial layer 72 to the p + -type semiconductor substrate 71. On the n + type source region 74 and the p + type region 80, a short-circuit electrode 82 for electrically connecting them is formed. The contact plug 8 is formed on the n + -type drain region 78.
1A and a drain electrode 81 are formed.

【００８９】このような構造を持つｐ- 型エピタキシャ
ル層７２の上方には、層間絶縁層８３が形成されてい
る。この層間絶縁層８３上には、コンタクトプラグ８１
Ａ及びドレイン電極８１を通して、ｎ+ 型ドレイン領域
７８に電気的に接続されたドレイン電極８４が形成され
ている。また、ｐ+ 型半導体基板７１の他方の主面上に
は、ソース電極８５が形成されている。ｎ+ 型ソース領
域７４は、短絡電極８２、ｐ+ 型領域８０、及びｐ+ 型
半導体基板７１を通してソース電極８５に電気的に接続
されている。An interlayer insulating layer 83 is formed above the p − type epitaxial layer 72 having such a structure. On this interlayer insulating layer 83, a contact plug 81
A drain electrode 84 electrically connected to the n + -type drain region 78 is formed through the A and drain electrode 81. On the other main surface of the p + type semiconductor substrate 71, a source electrode 85 is formed. The n + type source region 74 is electrically connected to the source electrode 85 through the short-circuit electrode 82, the p + type region 80, and the p + type semiconductor substrate 71.

【００９０】以下に、図１７を用いて、前記ＭＯＳＦＥ
Ｔチップにおける１６Ｃ−１６Ｃ線に沿った断面の構造
について説明する。Hereinafter, the MOSFE will be described with reference to FIG.
The structure of the cross section of the T chip along the line 16C-16C will be described.

【００９１】前述したように、ゲート配線６４の上方部
分に存在するドレイン電極８４は、ゲート配線６４に沿
って細長く除去されている。これは、ゲート・ドレイン
間の寄生容量を小さくするためである。また、ゲート電
極７７下の酸化膜８６を前記ゲート絶縁膜７６よりも厚
くすることにより、ゲート・ソース間の寄生容量を小さ
くしている。前記酸化膜８６の膜厚は１００ｎｍ〜３０
０ｎｍ程度である。また、ゲート電極７７の下方には、
ｐ+ 型領域８０が形成されている。なお、このゲート電
極７７の下方に形成するｐ+ 型領域８０は省略してもよ
い。As described above, the drain electrode 84 existing above the gate wiring 64 is elongated along the gate wiring 64 and removed. This is to reduce the parasitic capacitance between the gate and the drain. Further, the parasitic capacitance between the gate and the source is reduced by making the oxide film 86 below the gate electrode 77 thicker than the gate insulating film 76. The oxide film 86 has a thickness of 100 nm to 30 nm.
It is about 0 nm. Further, below the gate electrode 77,
A p + type region 80 is formed. The p + -type region 80 formed below the gate electrode 77 may be omitted.

【００９２】前述した構造を有するＭＯＳＦＥＴにおい
て、主電極はｐ+ 型半導体基板７１の一方の主面の上方
に形成されたドレイン電極８４と、他方の主面上に形成
されたソース電極８５である。前記短絡電極８２は、ｎ
+ 型ソース領域７４とｐ+ 型領域８０を短絡するために
形成されている。In the MOSFET having the above-described structure, the main electrodes are a drain electrode 84 formed above one main surface of the p + type semiconductor substrate 71 and a source electrode 85 formed on the other main surface. . The short-circuit electrode 82 has n
It is formed to short-circuit the + type source region 74 and the p + type region 80.

【００９３】この実施の形態のＭＯＳＦＥＴは、ｐ+ 型
領域８０によってｎ+ 型ソース領域７４とｐ+ 型半導体
基板７１とを電気的に接続したものである。すなわち、
前記短絡電極８２によってｎ+ 型ソース領域７４とｐ+
型領域８０が短絡されており、このｐ+ 型領域８０はｐ
- 型エピタキシャル層７２内に深く拡散されて、ｐ+型
半導体基板７１まで達している。In the MOSFET of this embodiment, the n + -type source region 74 and the p + -type semiconductor substrate 71 are electrically connected by the p + -type region 80. That is,
The n + type source region 74 and p +
Type region 80 is short-circuited, and this p + type region 80
It is deeply diffused into the − type epitaxial layer 72 and reaches the p + type semiconductor substrate 71.

【００９４】前記ドレイン領域は、ＬＤＤ（Lightly do
ped drain）である前記ｎ型ドリフト領域７５とコンタ
クト領域である前記ｎ+ 型ドレイン領域７８とからな
る。このＭＯＳＦＥＴの耐圧が３０Ｖ〜４０Ｖ程度の場
合、図１６の断面における前記ｎ型ドリフト領域７５の
横方向の長さは、１μｍ前後である。前記ｎ型ドリフト
領域７５は、ｎ型不純物、例えばリン（Ｐ）あるいはヒ
素（Ａｓ）のイオン注入によって形成される。このとき
注入されるｎ型不純物の量は、２×１０^１２〜５×１０
^１２ｃｍ^−２程度である。このイオン注入の際、ゲート
電極７７をマスクとして用いるため、ソース側の前記ｎ
型ドリフト領域７５の端部は、ゲート電極７７のエッジ
によってセルフアライメントにて形成されている。ま
た、前記ｎ型ドリフト領域７５の深さは、０．１μｍ〜
０．２μｍと浅く形成されている。このため、前記ドレ
イン領域とゲート電極７７とが対向する面積（すなわ
ち、ｎ型ドリフト領域７５とゲート電極７７とが重なる
部分の面積）が小さく、ドレイン・ゲート間容量が小さ
くなっている。このため、このＭＯＳＦＥＴは、スイッ
チング速度が速く、スイッチング損失が小さい。The drain region has an LDD (Lightly do
The n-type drift region 75 is a ped drain, and the n + -type drain region 78 is a contact region. When the breakdown voltage of this MOSFET is about 30 V to 40 V, the lateral length of the n-type drift region 75 in the cross section of FIG. 16 is about 1 μm. The n-type drift region 75 is formed by ion implantation of an n-type impurity, for example, phosphorus (P) or arsenic (As). The amount of the n-type impurity implanted at this time is 2 × 10 ^{12 to} 5 × 10
It is about ¹² cm ^-2 . At the time of this ion implantation, the gate electrode 77 is used as a mask.
The end of the mold drift region 75 is formed by self-alignment with the edge of the gate electrode 77. The depth of the n-type drift region 75 is 0.1 μm to
It is formed as shallow as 0.2 μm. Therefore, the area where the drain region and the gate electrode 77 face each other (ie, the area where the n-type drift region 75 and the gate electrode 77 overlap) is small, and the drain-gate capacitance is small. Therefore, this MOSFET has a high switching speed and a small switching loss.

【００９５】前記ｎ+ 型ドレイン領域７８は、コンタク
トプラグ８１Ａとの間でオーミックコンタクトを取る必
要がある。このため、前記ｎ+ 型ドレイン領域７８表面
のｎ型不純物濃度は１×１０^１８ｃｍ^−３以上、好まし
くは１×１０^１９ｃｍ^−３以上となっている。このＭＯ
ＳＦＥＴの耐圧が１０Ｖ程度以下で良い場合には、前記
ｎ型ドリフト領域７５は省略してもよい。この場合は、
前記ｎ+ 型ドレイン領域７８を、ゲート電極７７をマス
クにしてセルフアライメントにて形成する。The n + -type drain region 78 needs to have an ohmic contact with the contact plug 81A. For this reason, the n-type impurity concentration on the surface of the n + -type drain region 78 is 1 × 10 ¹⁸ cm ⁻³ or more, preferably 1 × 10 ¹⁹ cm ⁻³ or more. This MO
If the breakdown voltage of the SFET is not more than about 10 V, the n-type drift region 75 may be omitted. in this case,
The n + type drain region 78 is formed by self-alignment using the gate electrode 77 as a mask.

【００９６】前記短絡電極８２とドレイン電極８４との
間の前記層間絶縁膜８３は１μｍ以上に厚くしている。
これにより、前記短絡電極８２とドレイン電極８４との
間に生じる寄生のドレイン・ソース間容量を小さくして
いる。ドレイン電極８４の厚さは、４μｍ以上、好まし
くは６μｍ以上である。ｐ+ 型半導体基板７１の厚さは
１００μｍ以下に薄くしてある。ｐ+ 型半導体基板７１
の厚さを１００μｍ以下にするのは、オン抵抗を小さく
するためである。The interlayer insulating film 83 between the short-circuit electrode 82 and the drain electrode 84 is made thicker than 1 μm.
Thereby, the parasitic drain-source capacitance generated between the short-circuit electrode 82 and the drain electrode 84 is reduced. The thickness of the drain electrode 84 is 4 μm or more, preferably 6 μm or more. The thickness of the p + type semiconductor substrate 71 is reduced to 100 μm or less. p + type semiconductor substrate 71
The thickness is made 100 μm or less in order to reduce the on-resistance.

【００９７】このＭＯＳＦＥＴのチャネル領域は、ｐ-
型エピタキシャル層７２（ｐ- 型シリコン層）だけでな
く、ｐ型ボディ領域７３を含んで形成されている。この
ｐ型ボディ領域７３は、ｐ型不純物（例えばボロン
（Ｂ））のイオン注入および熱拡散によって形成されて
いる。このｐ型不純物のイオン注入は、ゲート電極７７
の形成よりも先に行っている。その際、後に形成される
ゲート電極７７の下の部分のソース側の約半分にイオン
を注入し、ドレイン側の約半分にはイオンを注入しな
い。これにより、ゲート電極下のｐ型不純物濃度は、前
記チャネル領域のドレイン側端（前記ｎ型ドリフト領域
７５と重なる部分）近傍で低くなる（図１８、図１９参
照）。これにより、前記ｎ型ドリフト領域７５の先端部
分（ゲート電極近傍部分）の抵抗が高くなることを防い
でいる。The channel region of this MOSFET is p-
The p-type body region 73 is formed in addition to the p-type epitaxial layer 72 (p − type silicon layer). The p-type body region 73 is formed by ion implantation and thermal diffusion of a p-type impurity (for example, boron (B)). The ion implantation of the p-type impurity is performed by the gate electrode 77.
Is performed prior to the formation. At this time, ions are implanted into about half of the source side below the gate electrode 77 to be formed later, and ions are not implanted into about half of the drain side. Thus, the p-type impurity concentration below the gate electrode decreases near the drain-side end of the channel region (the portion overlapping the n-type drift region 75) (see FIGS. 18 and 19). This prevents an increase in the resistance of the tip portion (the portion near the gate electrode) of the n-type drift region 75.

【００９８】前述したゲート電極下のｐ型不純物濃度に
ついて、図１８、図１９を用いて詳細に説明する。図１
８は、図１６に示した断面図における１７Ａ−１７Ａ線
に沿った領域の不純物濃度分布図である。図１９は、前
記不純物濃度分布図におけるゲート電極下のチャネル領
域部分を拡大した不純物濃度分布図である。これらの図
では、横軸にソース側のゲート電極端からの距離を取
り、縦軸に不純物濃度を取っている。The p-type impurity concentration below the gate electrode will be described in detail with reference to FIGS. FIG.
FIG. 8 is an impurity concentration distribution diagram of a region along line 17A-17A in the cross-sectional view shown in FIG. FIG. 19 is an impurity concentration distribution diagram in which the channel region under the gate electrode in the impurity concentration distribution diagram is enlarged. In these figures, the horizontal axis represents the distance from the gate electrode end on the source side, and the vertical axis represents the impurity concentration.

【００９９】図１８及び図１９に示す不純物濃度分布図
は、ｐ型ボディ領域７３を形成するためのイオン注入
を、ゲート電極下の領域のうちの半分の領域まで行った
ものである。この場合と比較するために、ｐ型ボディ領
域７３を形成するためのイオン注入をゲート電極下の全
体に行った場合において、ゲート電極下のチャネル領域
部分を拡大した不純物濃度分布図を図２０に示す。In the impurity concentration distribution diagrams shown in FIGS. 18 and 19, ion implantation for forming the p-type body region 73 is performed up to half of the region under the gate electrode. For comparison with this case, FIG. 20 shows an impurity concentration distribution diagram in which the channel region portion under the gate electrode is enlarged when ion implantation for forming the p-type body region 73 is performed on the whole under the gate electrode. Show.

【０１００】図１９に示した不純物濃度分布は、図２０
と比較してドレイン側のゲート電極端の直下（この図１
９の右端）でボロン（Ｂ）濃度が低くなっている。この
ため、前記ｎ型ドリフト領域７５の先端で抵抗が高くな
ってしまうことがない。The impurity concentration distribution shown in FIG.
In comparison with FIG.
9 (right end of FIG. 9), the boron (B) concentration is low. Therefore, the resistance does not increase at the tip of the n-type drift region 75.

【０１０１】一方、ｐ型ボディ領域７３を形成するため
のイオン注入をゲート電極下の全体に行った場合、図２
０に示すように、ドレイン側のゲート電極端の直下（こ
の図２０の右端）ではボロン（Ｂ）濃度が高くなる。こ
のため、前記ｎ型ドリフト領域７５の先端でのネットの
不純物量（リン濃度からボロン濃度を差し引いた量）が
低くなっている。この結果、前記ｎ型ドリフト領域７５
の抵抗が高くなってしまい、このＭＯＳＦＥＴのオン抵
抗が高くなる。On the other hand, when ion implantation for forming p-type body region 73 is performed on the entire area under the gate electrode, FIG.
As shown in FIG. 0, the boron (B) concentration becomes high immediately below the end of the gate electrode on the drain side (the right end in FIG. 20). For this reason, the impurity amount of the net at the tip of the n-type drift region 75 (the amount obtained by subtracting the boron concentration from the phosphorus concentration) is low. As a result, the n-type drift region 75
, The on-resistance of the MOSFET increases.

【０１０２】なお、前述した図１７に示した断面におい
て、ｐ+ 型領域８０とｎ型ドリフト領域７５との距離を
狭くすることにより、ソース・ドレイン間の耐圧を図１
６に示した断面におけるソース・ドレイン間の耐圧より
低くしてもよい。これにより、アバランシェ耐量を改善
することができる。In the cross section shown in FIG. 17, the distance between the p + -type region 80 and the n-type drift region 75 is reduced so that the breakdown voltage between the source and the drain is reduced as shown in FIG.
6 may be lower than the breakdown voltage between the source and the drain in the cross section shown in FIG. Thereby, the avalanche resistance can be improved.

【０１０３】以下に、前記第６の実施の形態の変形例の
ＭＯＳＦＥＴについて説明する。Hereinafter, a MOSFET according to a modified example of the sixth embodiment will be described.

【０１０４】図２１は、この発明の第６の実施の形態の
第１変形例のＭＯＳＦＥＴの構成を示す断面図である。FIG. 21 is a sectional view showing a structure of a MOSFET according to a first modification of the sixth embodiment of the present invention.

【０１０５】このＭＯＳＦＥＴでは、前記ゲート電極７
７を形成した後に、ゲート電極７７をマスクにしてｐ型
ボディ領域７３を形成するためのイオン注入を行ってい
る。なお、このイオン注入工程では、ドレイン領域はレ
ジスト材などでブロックする。その他の構成は、図１６
に示した前記第６の実施の形態と同様である。In this MOSFET, the gate electrode 7
After the formation of the gate electrode 7, ion implantation for forming the p-type body region 73 is performed using the gate electrode 77 as a mask. In this ion implantation step, the drain region is blocked with a resist material or the like. Other configurations are shown in FIG.
This is the same as the sixth embodiment shown in FIG.

【０１０６】この第１変形例では、ドレイン側のゲート
電極７７端の直下におけるボロン（Ｂ）濃度が低くなっ
ている。したがって、前記ｎ型ドリフト領域７５の先端
で抵抗が高くなってしまうことがない。In the first modification, the boron (B) concentration immediately below the end of the gate electrode 77 on the drain side is low. Therefore, the resistance does not increase at the tip of the n-type drift region 75.

【０１０７】また、図２２はこの発明の第６の実施の形
態の第２変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。FIG. 22 is a sectional view showing a structure of a MOSFET according to a second modification of the sixth embodiment of the present invention.

【０１０８】このＭＯＳＦＥＴは、ｎ+ 型ソース領域７
４におけるラッチアップを防いでアバランシェ耐量を向
上させるために、図１６に示した構造に対して、さらに
ｎ+型ソース領域７４下にｐ+ 型領域６７を形成したも
のである。その他の構成は、図１６に示した前記第６の
実施の形態と同様である。This MOSFET has an n + type source region 7
In order to prevent the latch-up in 4 and improve the avalanche withstand capability, a p + type region 67 is further formed below the n + type source region 74 in the structure shown in FIG. Other configurations are the same as those of the sixth embodiment shown in FIG.

【０１０９】この第１変形例では、前記ｐ+ 型領域６７
を設けることにより、ｎ+ 型ソース領域７４下の領域の
抵抗（正孔に対する抵抗）を下げている。前記ｐ+ 型領
域６７の不純物量は、５×１０^１３〜１×１０^１５ｃｍ
^−２程度である。これにより、アバランシェ電流による
電圧降下が小さくなり、アバランシェ耐量が改善されて
いる。In the first modification, the p + type region 67
, The resistance (resistance to holes) of the region below the n + -type source region 74 is reduced. The impurity amount of the p + -type region 67 is 5 × 10 ¹³ to 1 × 10 ¹⁵ cm.
^{About -2} . Thereby, the voltage drop due to the avalanche current is reduced, and the avalanche withstand capability is improved.

【０１１０】以上述べたように前記第６の実施の形態及
び変形例によれば、高周波でのスイッチング損失が低減
でき、オン抵抗が低いＭＯＳＦＥＴを提供することが可
能である。また、アバランシェ降伏が起こるときの耐量
が改善できるＭＯＳＦＥＴを提供することが可能であ
る。As described above, according to the sixth embodiment and the modified example, it is possible to reduce a switching loss at a high frequency and to provide a MOSFET having a low on-resistance. Further, it is possible to provide a MOSFET that can improve the withstand voltage when avalanche breakdown occurs.

【０１１１】［第７の実施の形態］図２３は、この発明
の第７の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。[Seventh Embodiment] FIG. 23 is a sectional view showing a structure of a MOSFET according to a seventh embodiment of the present invention.

【０１１２】図２３に示すように、低抵抗のｐ+ 型シリ
コン半導体基板７１の一方の主面上には、エピタキシャ
ル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタ
キシャル層７２が形成されている。このｐ- 型エピタキ
シャル層７２の表面には、ｐ型ボディ領域７３が形成さ
れている。As shown in FIG. 23, on one main surface of a low-resistance p + -type silicon semiconductor substrate 71, ap − -type silicon epitaxial layer 72 having a thickness of about 4 μm is formed by epitaxial growth. A p-type body region 73 is formed on the surface of p-type epitaxial layer 72.

【０１１３】また、ｐ型ボディ領域７３の表面の１部分
を挟んで対向するようにｎ+ 型ソース領域７４とｎ型ド
リフト領域７５が形成されている。これらｎ+ 型ソース
領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデイ
領域７３上には、シリコン酸化膜からなるゲート絶縁膜
７６を介してゲート電極７７が形成されている。ｎ型ド
リフト領域７５の上層には、ｎ+ 型ドレイン領域７８が
形成されている。An n + -type source region 74 and an n-type drift region 75 are formed to face each other with a part of the surface of p-type body region 73 interposed therebetween. A gate electrode 77 is formed on p-type body region 73 sandwiched between n + -type source region 74 and n-type drift region 75 via a gate insulating film 76 made of a silicon oxide film. An n + -type drain region 78 is formed above the n-type drift region 75.

【０１１４】また、ｎ+ 型ソース領域７４の側端には、
このｎ+ 型ソース領域７４に近接してｐ+ 型領域７９が
形成されている。さらに、ｐ+ 型領域７９の下には、ｐ
+ 型領域８０が形成されている。このｐ+ 型領域８０
は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導
体基板７１に達する深い領域である。At the side end of the n + type source region 74,
A p + type region 79 is formed adjacent to the n + type source region 74. Further, below the p + type region 79, p
A + type region 80 is formed. This p + type region 80
Is a deep region reaching from the surface of the p − -type epitaxial layer 72 to the p + -type semiconductor substrate 71.

【０１１５】前記ｎ+ 型ドレイン領域７８上には、１層
目のドレイン電極８１が形成されている。また、ｎ+ 型
ソース領域７４上及びｐ+ 型領域７９上には、これらを
電気的に接続するための電極８２が形成されている。こ
のような構造上を持つｐ- 型エピタキシャル層７２の上
方には、絶縁層８３が形成されている。この絶縁層８３
上には、１層目のドレイン電極８１を介してｎ+ 型ドレ
イン領域７８に電気的に接続された２層目のドレイン電
極８４が形成されている。また、ｐ+ 型半導体基板７１
の他方の主面上には、ソース電極８５が形成されてい
る。ｎ+ 型ソース領域７４は、電極８２、ｐ+ 型領域７
９、ｐ+ 型領域８０、及びｐ+ 型半導体基板７１を通し
てソース電極８５に電気的に接続されている。なお、ｐ
+ 型領域８０の表面の不純物濃度が十分高ければｐ+ 型
領域７９は必ずしも作らなくても良い。On the n + -type drain region 78, a first-layer drain electrode 81 is formed. On the n + -type source region 74 and the p + -type region 79, an electrode 82 for electrically connecting them is formed. An insulating layer 83 is formed above the p − -type epitaxial layer 72 having such a structure. This insulating layer 83
A second-layer drain electrode 84 electrically connected to the n + -type drain region 78 via the first-layer drain electrode 81 is formed thereon. Further, the p + type semiconductor substrate 71
A source electrode 85 is formed on the other main surface of the. The n + -type source region 74 includes the electrode 82 and the p + -type region 7
9, is electrically connected to the source electrode 85 through the p + -type region 80 and the p + -type semiconductor substrate 71. Note that p
If the impurity concentration on the surface of + type region 80 is sufficiently high, p + type region 79 may not necessarily be formed.

【０１１６】図２３に示す前記構成を有するＭＯＳＦＥ
Ｔでは、ドレイン電極８４とソース電極８５とをｐ+ 型
半導体基板７１の両側の主面に設け、ｎ+ 型ソース領域
７４とｐ+ 型半導体基板７１との間をｐ- 型エピタキシ
ャル層７２に形成したｐ+ 型領域７９、８０で接続する
ことにより、オン抵抗を低くすることができる。さら
に、トレンチゲートを採用した場合に比べてゲート電極
７７とｎ+ 型ドレイン領域７８間の寄生キャパシタンス
を小さくでき、高周波でのスイッチング損失が大きくな
るのを抑制できる。また、ｎ型ドリフト領域７５を設け
ることにより、ドレイン側に空乏層ができやすくなるた
め、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４間
の耐圧を向上させることができる。MOSFE having the configuration shown in FIG.
In T, a drain electrode 84 and a source electrode 85 are provided on both main surfaces of the p + -type semiconductor substrate 71, and a space between the n + -type source region 74 and the p + -type semiconductor substrate 71 is formed in the p − -type epitaxial layer 72. By connecting the formed p + -type regions 79 and 80, the on-resistance can be reduced. Further, the parasitic capacitance between the gate electrode 77 and the n + -type drain region 78 can be reduced as compared with the case where a trench gate is employed, and the increase in switching loss at high frequencies can be suppressed. Further, by providing the n-type drift region 75, a depletion layer is easily formed on the drain side, so that the breakdown voltage between the n + -type drain region 78 and the n + -type source region 74 can be improved.

【０１１７】なお、図２３は素子の一部分の断面を示し
たものであり、実際は大電流を得るために、破線Ｂで示
した部分（ユニットセル）の構造を左右対称に、複数折
り返した構造を形成する必要がある。すなわち、図２３
に示す素子を複数個形成する必要がある。FIG. 23 shows a cross section of a part of the element. In actuality, in order to obtain a large current, the structure of a part (unit cell) shown by a broken line B is folded left and right symmetrically and a plurality of folded structures are obtained. Need to be formed. That is, FIG.
It is necessary to form a plurality of elements shown in FIG.

【０１１８】以上説明したようにこの第７の実施の形態
によれば、ドレイン電極とソース電極とを半導体基板の
両側の主面上に設け、ソース領域と低抵抗の半導体基板
（ソース電極）との間を不純物拡散領域で接続すること
により、オン抵抗を低くすることができる。さらに、ゲ
ートとドレインとの間に生じる寄生キャパシタンスを小
さくでき、高周波でのスイッチング損失を低減できる。
また、ドレイン領域にドリフト領域を設けることによ
り、ドレインとソース間の耐圧が向上できる。As described above, according to the seventh embodiment, the drain electrode and the source electrode are provided on both main surfaces of the semiconductor substrate, and the source region and the low-resistance semiconductor substrate (source electrode) are provided. Are connected by an impurity diffusion region, the on-resistance can be reduced. Further, the parasitic capacitance generated between the gate and the drain can be reduced, and the switching loss at a high frequency can be reduced.
Further, by providing the drift region in the drain region, the breakdown voltage between the drain and the source can be improved.

【０１１９】また、図２４は、この発明の第７の実施の
形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。FIG. 24 is a sectional view showing the structure of a MOSFET according to a first modification of the seventh embodiment of the present invention.

【０１２０】このＭＯＳＦＥＴは、前記第７の実施の形
態において、ｎ+ 型ドレイン領域７８にさらに深いｎ+
型領域を形成したものである。This MOSFET is different from the seventh embodiment in that the n + type drain region 78 has a deeper n +
A mold region is formed.

【０１２１】図２４に示すように、ｎ+ 型ドレイン領域
７８にさらに深いｎ+ 型領域８９を形成する。これによ
り、ｎ+ 型領域８９とｐ+ 型半導体基板７１との間の距
離が前記第７の実施の形態のｎ+ 型ドレイン領域７８と
ｐ+ 型半導体基板７１との間の距離よりも短くなる。そ
の他の構成は、前記第７の実施の形態と同様である。As shown in FIG. 24, a deeper n + type region 89 is formed in n + type drain region 78. As a result, the distance between the n + -type region 89 and the p + -type semiconductor substrate 71 is shorter than the distance between the n + -type drain region 78 and the p + -type semiconductor substrate 71 of the seventh embodiment. Become. Other configurations are the same as those of the seventh embodiment.

【０１２２】図２４に示すこのＭＯＳＦＥＴによれば、
スイッチング時などに発生する電圧がｎ+ 型領域８９と
ｐ+ 型半導体基板７１とでつくる縦方向のダイオードで
クランプされるので、大きな電圧がチャネルに印加され
ることがない。さらに、ｎ+型ドレイン領域７８とｎ+
型ソース領域７４との間を高耐圧にできる。これらによ
り、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。According to this MOSFET shown in FIG.
Since a voltage generated at the time of switching or the like is clamped by a vertical diode formed by the n + -type region 89 and the p + -type semiconductor substrate 71, a large voltage is not applied to the channel. Further, the n + type drain region 78 and n +
A high breakdown voltage can be provided between the mold source region 74 and the mold source region 74. These can prevent the MOSFET from being destroyed.

【０１２３】また、図２５は、この発明の第７の実施の
形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。FIG. 25 is a sectional view showing the structure of a MOSFET according to a second modification of the seventh embodiment of the present invention.

【０１２４】このＭＯＳＦＥＴは、前記第７の実施の形
態において、ｎ+ 型ドレイン領域７８の外側にｎ型領域
８７を形成し、Ｆｉｇ．７に示した第３の実施の形態の
変形例と同様に２段ＲＥＳＵＲＦを構成したものであ
る。In this MOSFET, the n-type region 87 is formed outside the n + -type drain region 78 in the seventh embodiment, and FIG. 7, a two-stage RESURF is configured similarly to the modification of the third embodiment shown in FIG.

【０１２５】図２５に示すように、ｎ+ 型ドレイン領域
７８を覆うように、ｎ型ドリフト領域７５よりも不純物
濃度の高いｎ型領域８７を形成する。例えば、ｎ型ドリ
フト領域７５の部分に存在する不純物の総ドーズ量は１
×１０^１１〜５×１０^１２ｃｍ^−２程度であり、ｎ型領
域８７の部分に存在する不純物の総ドーズ量は２×１０
^１２〜１×１０^１３ｃｍ^−２程度にするのが好ましい。
これにより、耐圧以上の電圧がかかったときにｎ型領域
８７の周辺の部分（ｎ型ドリフト領域７５との境界付
近）でアバランシェブレークダウンが起こるようにす
る。その他の構成は、前記第７の実施の形態と同様であ
る。As shown in FIG. 25, an n-type region 87 having a higher impurity concentration than n-type drift region 75 is formed so as to cover n + -type drain region 78. For example, the total dose of impurities existing in the portion of the n-type drift region 75 is 1
About 10 ^{11 to} 5 10 ¹² cm ^-2 , and the total dose of impurities existing in the n-type region 87 is 2 10
^It is preferable to make it about ¹² to 1 × 10 ¹³ cm ⁻² .
Thus, when a voltage higher than the breakdown voltage is applied, avalanche breakdown occurs in a portion around the n-type region 87 (near the boundary with the n-type drift region 75). Other configurations are the same as those of the seventh embodiment.

【０１２６】図２５に示すこのＭＯＳＦＥＴによれば、
スイッチング時などに発生する電圧がｎ+ 型ドレイン領
域７８とｐ+ 型半導体基板７１との間に構成されたダイ
オードでクランプされるので、大きな電圧がチャネルに
印加されることがない。さらに、ｎ+ 型ドレイン領域７
８とｎ+ 型ソース領域７４との間を高耐圧にできる。こ
れらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことが
できる。また、第７の実施の形態の第２の変形と第３の
変形を組み合わせて、図２５のｎ+ 型ドレイン領域７８
を深くしても良い。According to the MOSFET shown in FIG.
Since a voltage generated during switching or the like is clamped by the diode formed between the n + -type drain region 78 and the p + -type semiconductor substrate 71, a large voltage is not applied to the channel. Further, the n + type drain region 7
8 and the n + -type source region 74 can have a high breakdown voltage. These can prevent the MOSFET from being destroyed. Also, the second modification and the third modification of the seventh embodiment are combined to form the n + -type drain region 78 of FIG.
May be deeper.

【０１２７】また、図２６は、この発明の第７の実施の
形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。FIG. 26 is a sectional view showing the structure of a MOSFET according to a third modification of the seventh embodiment of the present invention.

【０１２８】このＭＯＳＦＥＴは、前記第７の実施の形
態において、ｎ+ 型ドレイン領域７８の深さをｎ型ドリ
フト領域７５より深くしたものである。In this MOSFET, the depth of the n + -type drain region 78 is larger than that of the n-type drift region 75 in the seventh embodiment.

【０１２９】図２６に示すように、ｎ+ 型ドレイン領域
７８に換えてｎ型領域８８を形成する。ｎ+ 型ドレイン
領域７８に加えてｎ型領域８８を形成しても良い。この
ｎ型領域８８の深さは、ｎ型ドリフト領域７５の深さよ
り深くする。これにより、ｎ型領域８８とｐ+ 型半導体
基板７１との間の距離が前記第７の実施の形態のｎ+型
ドレイン領域７８とｐ+ 型半導体基板７１との間の距離
よりも短くなる。その他の構成は、前記第７の実施の形
態と同様である。As shown in FIG. 26, an n-type region 88 is formed in place of the n + -type drain region 78. An n-type region 88 may be formed in addition to the n + -type drain region 78. The depth of the n-type region 88 is made deeper than the depth of the n-type drift region 75. As a result, the distance between the n + -type region 88 and the p + -type semiconductor substrate 71 becomes shorter than the distance between the n + -type drain region 78 and the p + -type semiconductor substrate 71 of the seventh embodiment. . Other configurations are the same as those of the seventh embodiment.

【０１３０】図２６に示すこのＭＯＳＦＥＴによれば、
スイッチング時などに発生する電圧がｎ型領域８８とｐ
+ 型半導体基板７１とでつくる縦方向のダイオードでク
ランプされるので、大きな電圧がチャネルに印加される
ことがない。さらに、ドレイン領域であるｎ型領域８８
とｎ+ 型ソース領域７４との間を高耐圧にできる。これ
らにより、ＭＯＳＦＥＴが破壊されるのを防ぐことがで
きる。According to the MOSFET shown in FIG. 26,
The voltage generated at the time of switching, etc. is n-type region 88 and p-type.
Since it is clamped by a vertical diode formed with the + type semiconductor substrate 71, a large voltage is not applied to the channel. Further, an n-type region 88 serving as a drain region
And the n + type source region 74 can have a high breakdown voltage. These can prevent the MOSFET from being destroyed.

【０１３１】なお、第７の実施の形態の第１〜第３変形
例においても、第７の実施の形態と同様に、大電流を得
るためには、図中の主用部分（ユニットセル）の構造を
左右対称に、複数折り返した構造を形成する必要があ
る。In the first to third modifications of the seventh embodiment, similarly to the seventh embodiment, in order to obtain a large current, the main part (unit cell) shown in FIG. It is necessary to form a structure obtained by folding a plurality of structures symmetrically.

【０１３２】［第８の実施の形態］図２７は、この発明
の第８の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。この図は、ｎチャネルトランジスタを示してい
る。[Eighth Embodiment] FIG. 27 is a sectional view showing a structure of a MOSFET according to an eighth embodiment of the present invention. This figure shows an n-channel transistor.

【０１３３】図２７に示すように、ｎ+ 型シリコン半導
体基板１０１の一方の主面上には、絶縁体であるシリコ
ン酸化膜１０２が形成されている。このシリコン酸化膜
１０２上には、ｐ- 型シリコン層１０３が形成されてい
る。そして、ｐ- 型シリコン層１０３の表面に横型のＭ
ＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、ｎ
+ 型ソース領域１０７、ｎ+ 型ドレイン領域１０６、ｐ
型ボディ領域１０４、ｎ型ドリフト領域１０５、及びゲ
ート電極１０９から構成される。前記シリコン酸化膜１
０２の厚さは１００ｎｍ〜２００ｎｍである。前記ｐ-
型シリコン層１０３の厚さは１μｍ〜１．５μｍ程度で
ある。As shown in FIG. 27, on one main surface of n + type silicon semiconductor substrate 101, a silicon oxide film 102 as an insulator is formed. On this silicon oxide film 102, a p- type silicon layer 103 is formed. Then, a horizontal type M is formed on the surface of the p− type silicon layer 103.
An OSFET is formed. This MOSFET has n
+ Type source region 107, n + type drain region 106, p
It comprises a mold body region 104, an n-type drift region 105, and a gate electrode 109. The silicon oxide film 1
02 has a thickness of 100 nm to 200 nm. The p-
The thickness of the mold silicon layer 103 is about 1 μm to 1.5 μm.

【０１３４】前記ｎ+ 型ソース領域１０７には、その上
面からｐ- 型シリコン層１０３とシリコン酸化膜１０２
を貫いてｎ+ 型半導体基板１０１に到達する埋め込み電
極１１２が形成されている。また、ｐ型ボディ領域１０
４上には、ゲート絶縁膜１０８を介してゲート絶縁膜１
０９が形成されている。ｎ+ 型ドレイン領域１０６には
ドレイン電極１１０が接続されている。さらに、ｎ+ 型
半導体基板１０１の一方の主面に対向する他方の主面上
にはソース電極１１１が形成されている。In the n + type source region 107, a p − type silicon layer 103 and a silicon oxide film 102
A buried electrode 112 penetrating through the substrate and reaching the n + type semiconductor substrate 101 is formed. Also, the p-type body region 10
4, the gate insulating film 1 is interposed via the gate insulating film 108.
09 is formed. The drain electrode 110 is connected to the n + type drain region 106. Further, a source electrode 111 is formed on the other main surface of the n + type semiconductor substrate 101 opposite to the one main surface.

【０１３５】このような構成を持つＭＯＳＦＥＴでは、
ｐ- 型シリコン層１０３がシリコン酸化膜１０２によっ
てｎ+ 型半導体基板１０１から分離されているため、熱
工程におけるｎ+ 型半導体基板１０１からｐ- 型シリコ
ン層１０３への不純物拡散が抑えられる。したがって、
ｐ- 型シリコン層１０３を最初から１．５μｍ程度に薄
く設定しても、このＭＯＳＦＥＴの耐圧を維持すること
ができる。仮に、前記シリコン酸化膜１０２が存在せ
ず、ｐ+ 型半導体基板とｐ- 型シリコン層１０３が接触
している場合、厚さが１．５μｍのｐ- 型層を確保しよ
うとすると、図２８に示すグラフからわかるように、ｐ
- 型シリコン層（エピタキシャル層）の厚さは４μｍ程
度形成する必要がある。In a MOSFET having such a configuration,
Since the p − type silicon layer 103 is separated from the n + type semiconductor substrate 101 by the silicon oxide film 102, diffusion of impurities from the n + type semiconductor substrate 101 to the p − type silicon layer 103 in the thermal process is suppressed. Therefore,
Even if the p − type silicon layer 103 is set as thin as about 1.5 μm from the beginning, the breakdown voltage of this MOSFET can be maintained. If the silicon oxide film 102 does not exist and the p + type semiconductor substrate and the p− type silicon layer 103 are in contact with each other, if a p− type layer having a thickness of 1.5 μm is to be obtained, FIG. As can be seen from the graph shown in FIG.
-The thickness of the type silicon layer (epitaxial layer) must be about 4 μm.

【０１３６】この実施の形態ではｐ- 型シリコン層１０
３が薄いので、埋め込み電極１１２の形成が容易であり
その電気抵抗も低い。また、埋め込み電極１１２は高不
純物濃度のｎ+ 型半導体基板１０１に接続されるので、
ｎ+ 型ソース領域１０７からソース電極１１１までのソ
ース引き出し部のコンタクト抵抗も低く保たれている。In this embodiment, the p− type silicon layer 10
3 is thin, so that the buried electrode 112 can be easily formed and its electric resistance is low. Further, since the embedded electrode 112 is connected to the n + -type semiconductor substrate 101 having a high impurity concentration,
The contact resistance of the source lead portion from the n + type source region 107 to the source electrode 111 is also kept low.

【０１３７】次に、この第８の実施の形態のＭＯＳＦＥ
Ｔの製造方法を説明する。少なくとも一方の主面を鏡面
研磨してミラー面としたｎ+ 型シリコン半導体基板１０
１を用意する。同様に、少なくとも一方の主面を鏡面研
磨してミラー面としたｐ- 型シリコン半導体基板を用意
する。その一方または両方の半導体基板の表面を酸化す
る。Next, the MOSFE of the eighth embodiment will be described.
A method for manufacturing T will be described. N + type silicon semiconductor substrate 10 having at least one principal surface mirror-polished to a mirror surface
Prepare 1 Similarly, at least one principal surface is mirror-polished to prepare a p- type silicon semiconductor substrate having a mirror surface. The surface of one or both of the semiconductor substrates is oxidized.

【０１３８】その後、これら半導体基板のミラー面同士
を接着し、ｐ- 型シリコン基板を裏面から研削および研
磨して、所定の厚さのｐ- 型シリコン層１０３を形成す
る。ｐ- 型シリコン基板を裏面から研削する代わりに、
所定の厚さのｐ- 型シリコン層１０３を残してｐ- 型シ
リコン基板を剥離する方法もある。前記ｐ- 型シリコン
基板を剥離する方法としては、予めｐ- 型シリコン基板
の所定の深さに水素イオン注入層または多孔質シリコン
層を形成しておき、接着後に外圧あるいは熱をかけてこ
の水素イオン注入層または多孔質シリコン層から分離す
る方法が良く知られている。分離後にエッチング等によ
りｐ- 型シリコン層の表面を平坦化する。Thereafter, the mirror surfaces of these semiconductor substrates are adhered to each other, and the p − -type silicon substrate is ground and polished from the back surface to form a p − -type silicon layer 103 having a predetermined thickness. Instead of grinding the p-type silicon substrate from the back,
There is also a method of peeling the p- type silicon substrate while leaving the p- type silicon layer 103 having a predetermined thickness. As a method of peeling the p- type silicon substrate, a hydrogen ion implanted layer or a porous silicon layer is formed in advance at a predetermined depth of the p- type silicon substrate, and after the bonding, an external pressure or heat is applied to the hydrogen-implanted layer. Methods of separating from an ion implanted layer or a porous silicon layer are well known. After the separation, the surface of the p- type silicon layer is flattened by etching or the like.

【０１３９】あるいは、ＳＯＩ（Silicon on insulato
r）層の薄いＳＯＩ基板を用意し、ＳＯＩ層上にｐ- 型
シリコン層１０３を所定の厚さにエピタキシャル成長さ
せてもよい。Alternatively, SOI (Silicon on insulato)
r) An SOI substrate having a thin layer may be prepared, and ap − type silicon layer 103 may be epitaxially grown to a predetermined thickness on the SOI layer.

【０１４０】また、埋め込み電極１１２は、次のような
方法で形成される。表面の各拡散領域１０４〜１０７や
ゲート電極１０９をよく知られた方法で形成した後、Ｒ
ＩＥ（Reactive ion etching）のマスク材となるシリコ
ン酸化膜をシリコン酸化膜１０２よりも厚く、例えば１
μｍの厚さに形成する。The buried electrode 112 is formed by the following method. After forming the diffusion regions 104 to 107 and the gate electrode 109 on the surface by a well-known method,
The silicon oxide film serving as a mask material for IE (Reactive Ion Etching) is thicker than the silicon oxide film 102, for example, 1
It is formed to a thickness of μm.

【０１４１】次に、埋め込み電極１１２の形成される部
分の前記シリコン酸化膜（マスク材）をエッチングして
開口する。次に、このシリコン酸化膜をマスクにして前
記シリコン層１０３に対するＲＩＥを行い、シリコン酸
化膜１０２に達する溝を形成する。続けてシリコン酸化
膜１０２に対するＲＩＥを行うことにより、シリコン酸
化膜１０２をエッチングし、ｎ+ 型シリコン基板１０１
に到達する溝とする。このシリコン酸化膜１０２のＲＩ
Ｅの際には、シリコン酸化膜（マスク材）もエッチング
されて薄くなる。その後、このシリコン酸化膜（マスク
材）をエッチング除去する。さらに、タングステン等の
金属を堆積させて埋め込み、表面の余分な金属をエッチ
バックする。以上により、埋め込み電極１１２が形成さ
れる。Next, an opening is formed by etching the silicon oxide film (mask material) in a portion where the embedded electrode 112 is to be formed. Next, RIE is performed on the silicon layer 103 using the silicon oxide film as a mask to form a groove reaching the silicon oxide film 102. Subsequently, by performing RIE on the silicon oxide film 102, the silicon oxide film 102 is etched, and the n + type silicon substrate 101 is etched.
Groove. RI of this silicon oxide film 102
In the case of E, the silicon oxide film (mask material) is also etched and thinned. Thereafter, the silicon oxide film (mask material) is removed by etching. Further, a metal such as tungsten is deposited and buried, and excess metal on the surface is etched back. As described above, the embedded electrode 112 is formed.

【０１４２】なお、この第８の実施の形態ではｎ+ 型シ
リコン半導体基板１０１を用いているが、ｐ+ 型シリコ
ン半導体基板を用いてもよい。Although the eighth embodiment uses the n + type silicon semiconductor substrate 101, a p + type silicon semiconductor substrate may be used.

【０１４３】また、図２９は、第８の実施の形態の変形
例のＭＯＳＦＥＴの構成を示す断面図である。FIG. 29 is a sectional view showing the structure of a MOSFET according to a modification of the eighth embodiment.

【０１４４】このＭＯＳＦＥＴは、埋め込み電極１１２
の周りにｐ+ 型あるいはｐ型拡散領域１０４Ａを設けた
ものである。ｐ型拡散領域１０４Ａはｐ型ボディ領域１
０４の抵抗を下げる働きをするので、素子のアバランシ
ェ耐量を向上させる効果がある。シリコン層（半導体
層）１０３がｐ- 型の場合は、拡散領域１０４Ａはシリ
コン酸化膜（絶縁体層）１０２に接していなくてもよい
が、半導体層１０３がｎ- 型の場合は絶縁体層１０２に
接している必要がある。この場合、拡散領域１０４Ａは
半導体層１０３と埋め込み電極１１２を分離する働きを
している。This MOSFET has a buried electrode 112
Are provided with ap + -type or p-type diffusion region 104A. The p-type diffusion region 104A is a p-type body region 1.
Since it works to lower the resistance of the element 04, it has the effect of improving the avalanche resistance of the element. When the silicon layer (semiconductor layer) 103 is p- type, the diffusion region 104A does not have to be in contact with the silicon oxide film (insulator layer) 102, but when the semiconductor layer 103 is n- type, the insulating layer It is necessary to touch 102. In this case, the diffusion region 104A functions to separate the semiconductor layer 103 and the buried electrode 112.

【０１４５】［第９の実施の形態］図３０は、この発明
の第９の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。この図は、ｎチャネルトランジスタを示してい
る。[Ninth Embodiment] FIG. 30 is a sectional view showing a structure of a MOSFET according to a ninth embodiment of the present invention. This figure shows an n-channel transistor.

【０１４６】この第９の実施の形態は、第８の実施の形
態においてソースとドレインを入れ換えたものである。
このＭＯＳＦＥＴでは、ｎ+ 型半導体基板１０１の一方
の主面上のシリコン酸化膜１０２上にｎ- 型シリコン層
１０３が形成されている。このｎ- 型シリコン層１０３
の表面に横型ＭＯＳＦＥＴが形成されている。ｎ- 型シ
リコン層１０３の上面には、ｎ+ 型ソース領域１０７と
ｐ型ボディ領域１０４の両方にコンタクトするソース電
極１１４が形成されている。ｎ+ 型半導体基板１０１の
他方の主面上には、ドレイン電極１１５が形成されてい
る。さらに、ｎ+ 型ドレイン領域１０６、ｎ型ドリフト
領域１０５、n- 型シリコン層１０３、及びシリコン酸
化膜１０２を貫いて、ｎ+ 型半導体基板１０１に到達す
る埋め込み電極１１２が形成されている。この埋め込み
電極１１２は、ｎ+ 型ドレイン領域１０６とｎ+ 型シリ
コン基板１０１とを電気的に接続している。In the ninth embodiment, the source and the drain are interchanged in the eighth embodiment.
In this MOSFET, an n − type silicon layer 103 is formed on a silicon oxide film 102 on one main surface of an n + type semiconductor substrate 101. This n− type silicon layer 103
Is formed on the surface of the substrate. On the upper surface of the n− type silicon layer 103, a source electrode 114 that contacts both the n + type source region 107 and the p type body region 104 is formed. On the other main surface of n + type semiconductor substrate 101, a drain electrode 115 is formed. Further, a buried electrode 112 that penetrates the n + type drain region 106, the n type drift region 105, the n − type silicon layer 103, and the silicon oxide film 102 and reaches the n + type semiconductor substrate 101 is formed. The buried electrode 112 electrically connects the n + type drain region 106 and the n + type silicon substrate 101.

【０１４７】このような構造では、耐圧を得るためにｐ
型ボディ領域１０４下のｎ- 型シリコン層１０３が薄く
なりすぎないことが要求される。しかし、シリコン酸化
膜１０２によってｎ+ 型シリコン基板１０１からｎ- 型
シリコン層１０３への不純物拡散が防止されるため、ｎ
- 型シリコン層１０３は厚さを薄く設定することがで
き、前記第８の実施の形態と同様の効果が得られる。な
お、この第９の実施の形態ではｎ+ 型シリコン半導体基
板１０１を用いているが、ｐ+ 型シリコン半導体基板を
用いてもよい。In such a structure, in order to obtain a withstand voltage, p
It is required that the n− type silicon layer 103 under the mold body region 104 is not too thin. However, since the silicon oxide film 102 prevents impurity diffusion from the n + -type silicon substrate 101 to the n − -type silicon layer 103, n
-The thickness of the type silicon layer 103 can be set thin, and the same effect as that of the eighth embodiment can be obtained. Although the ninth embodiment uses the n + type silicon semiconductor substrate 101, a p + type silicon semiconductor substrate may be used.

【０１４８】また、図３１は、第９の実施の形態の変形
例のＭＯＳＦＥＴの構成を示す断面図である。このＭＯ
ＳＦＥＴは、埋め込み電極１１２の周りにｎ+ 型あるい
はｎ型拡散領域１０５Ａを設けたものである。ｎ型拡散
領域１０５Ａは埋め込み電極１１２のコンタクト抵抗を
下げる効果があり、シリコン層（半導体層）１０３がｐ
- 型の場合は、埋め込み電極１１２と半導体層１０３と
を分離する働きをする。FIG. 31 is a sectional view showing the structure of a MOSFET according to a modification of the ninth embodiment. This MO
The SFET has an n + -type or n-type diffusion region 105A provided around a buried electrode 112. The n-type diffusion region 105A has an effect of lowering the contact resistance of the buried electrode 112, and the silicon layer (semiconductor layer) 103
-In the case of a mold, it functions to separate the embedded electrode 112 from the semiconductor layer 103.

【０１４９】前記第８及び第９の実施の形態では、埋め
込み電極によりソース領域またはドレイン領域と半導体
基板とを接続したが、ソース領域またはドレイン領域側
からの不純物拡散領域と半導体基板側からの不純物拡散
領域とを接続することでも同様な効果を得ることができ
る。次にこのような実施の形態を説明する。In the eighth and ninth embodiments, the source or drain region is connected to the semiconductor substrate by the buried electrode. However, the impurity diffusion region from the source or drain region side and the impurity from the semiconductor substrate side are different. A similar effect can be obtained by connecting to a diffusion region. Next, such an embodiment will be described.

【０１５０】［第１０の実施の形態］図３２は、この発
明の第１０の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。[Tenth Embodiment] FIG. 32 is a sectional view showing a structure of a MOSFET according to a tenth embodiment of the present invention. This figure shows an n-channel transistor.

【０１５１】図３２に示すように、ｎ+ 型ソース領域１
０７に隣接したシリコン層（半導体層）１０３には、こ
の半導体層１０３の表面からある深さまでｐ+ 型拡散領
域１２１が形成されている。また、このｐ+ 型拡散領域
１２１下には、シリコン酸化膜（絶縁体層）１０２の開
口部からｐ+ 型不純物が拡散して形成されたｐ+ 型拡散
領域１２０が配置されている。これらｐ+ 型拡散領域１
２１とｐ+ 型拡散領域１２０は電気的に接続されてお
り、低抵抗の導通路を形成している。As shown in FIG. 32, n + type source region 1
In the silicon layer (semiconductor layer) 103 adjacent to the layer 07, ap + -type diffusion region 121 is formed from the surface of the semiconductor layer 103 to a certain depth. Under the p + -type diffusion region 121, ap + -type diffusion region 120 formed by diffusing p + -type impurities from the opening of the silicon oxide film (insulator layer) 102 is arranged. These p + type diffusion regions 1
21 and the p @ + -type diffusion region 120 are electrically connected to form a low-resistance conduction path.

【０１５２】前記ｎ+ 型ソース領域１０７は、内部電極
１２２を通じてｐ+ 型拡散領域１２１と電気的に接続さ
れており、さらに内部電極１２２、ｐ+ 型拡散領域１２
１を通じてボディ領域１０４とも電気的に接続されてい
る。The n + -type source region 107 is electrically connected to the p + -type diffusion region 121 through the internal electrode 122.
1 and also electrically connected to the body region 104.

【０１５３】前記ｐ+ 型拡散領域１２１とｐ+ 型拡散領
域１２０から形成される導通路は半導体層１０３の上面
と下面から拡散した拡散領域１２１と１２０が接続して
形成され、かつ絶縁体層１０２を設けることにより半導
体層１０３の厚さも薄くできるので、絶縁体層１０２を
設けない場合に比べて、拡散領域１２１、１２０の広が
りを小さくすることができる。The conduction path formed by the p + -type diffusion region 121 and the p + -type diffusion region 120 is formed by connecting the diffusion regions 121 and 120 diffused from the upper surface and the lower surface of the semiconductor layer 103, and By providing the semiconductor layer 102, the thickness of the semiconductor layer 103 can be reduced, so that the spread of the diffusion regions 121 and 120 can be reduced as compared with the case where the insulator layer 102 is not provided.

【０１５４】前記ｐ+ 型拡散領域１２０は、次のように
して形成される。まず、図３３（ａ）に示すように、ｐ
+ 型半導体基板１０１上にシリコン酸化膜１０２を介在
して薄いシリコン層１１８を持つＳＯＩ基板を用意す
る。さらに、ＳＯＩ基板のｐ+型拡散領域１２０に当た
る部分のシリコン層１１８とシリコン酸化膜１０２をエ
ッチングして開口部１２０Ａを形成する。The p + type diffusion region 120 is formed as follows. First, as shown in FIG.
An SOI substrate having a thin silicon layer 118 on a + type semiconductor substrate 101 with a silicon oxide film 102 interposed is prepared. Further, an opening 120A is formed by etching the silicon layer 118 and the silicon oxide film 102 in a portion corresponding to the p + type diffusion region 120 of the SOI substrate.

【０１５５】この状態でエピタキシャル成長を行ってｐ
- 型シリコン層１０３を形成すると、図３３（ｂ）に示
すように、シリコン酸化膜１０２の開口部には、ｐ+ 半
導体基板１０１からのｐ型不純物の拡散により、ｐ+ 型
拡散領域１２０が形成される。In this state, epitaxial growth is performed to obtain p
When the-type silicon layer 103 is formed, as shown in FIG. 33B, ap + type diffusion region 120 is formed in the opening of the silicon oxide film 102 by diffusion of the p type impurity from the p + semiconductor substrate 101. It is formed.

【０１５６】その後、この半導体層１０３にｐ+ 型拡散
領域１２１、ｐ型ボディ領域１０４、ｎ型ドリフト領域
１０５、ｎ+ 型ソース領域１０７、ｎ+ 型ドレイン領域
１０６を含むＭＯＳＦＥＴを形成する。以上により、図
３２に示したＭＯＳＦＥＴが形成できる。Thereafter, a MOSFET including the p + -type diffusion region 121, the p-type body region 104, the n-type drift region 105, the n + -type source region 107, and the n + -type drain region 106 is formed in the semiconductor layer 103. Thus, the MOSFET shown in FIG. 32 can be formed.

【０１５７】図３２に示すように、ｐ型ボディ領域１０
４の直下にｐ+ 型拡散領域１２０を形成すると、スイッ
チングの際のアバランシェ耐量を向上させることができ
る。即ち、ターンオフの際に素子耐圧以上の電圧がかか
ると、ｐ型ボディ領域１０４とｎ型ドリフト領域１０５
の間のｐｎ接合でアバランシェ降伏がおきる。その結
果、ソース側に流れる正孔電流に起因する電圧降下がｐ
型ボディ領域１０４内に生じる。この電圧降下によりｐ
型ボディ領域１０４とｎ+ 型ソース領域１０７の間のｐ
ｎ接合にビルトイン電圧程度の順バイアスがかかると、
ｎ+ 型ソース領域１０７から電子が流れ出してラッチア
ップしてしまう。この結果、ターンオフできずに前記Ｍ
ＯＳＦＥＴの破壊に至る。As shown in FIG. 32, p-type body region 10
4, the avalanche withstand capability at the time of switching can be improved. That is, when a voltage higher than the element withstand voltage is applied at the time of turn-off, the p-type body region 104 and the n-type drift region 105
Avalanche breakdown occurs at the pn junction between. As a result, the voltage drop due to the hole current flowing to the source side becomes p
It occurs in the mold body region 104. This voltage drop causes p
Between the p-type body region 104 and the n + type source region 107
When a forward bias of about the built-in voltage is applied to the n-junction,
Electrons flow out of the n + -type source region 107 and latch-up occurs. As a result, it was impossible to turn off
This leads to destruction of the OSFET.

【０１５８】この第１０の実施の形態では、ｐ型ボディ
領域１０４の下にp+ 型拡散領域１２０を設けているの
で、正孔電流に対する抵抗が低くなっており、ボディ領
域１０４の中に大きな電圧降下が生じるのを抑制する。
この結果、前記ＭＯＳＦＥＴのアバランシェ耐量が向上
する。In the tenth embodiment, since the p + -type diffusion region 120 is provided under the p-type body region 104, the resistance to the hole current is low, and the large voltage Suppress the descent.
As a result, the avalanche resistance of the MOSFET is improved.

【０１５９】図３２に示す構成において、半導体層１０
３をｎ- 型層とすることもできる。特に、この場合はｐ
型ボディ領域１０４とｐ+ 型拡散領域１２０とがつなが
ることが望ましい。また、図３４に示すように、ｐ+ 型
シリコン半導体基板１０１をｎ+ 型シリコン半導体基板
とすることもできる。この場合、オン電圧が若干高くな
る難点があるが、ＭＯＳＦＥＴの小型化は達成される。In the structure shown in FIG.
3 can also be an n-type layer. In particular, in this case p
It is desirable that the p-type diffusion region 120 is connected to the p-type body region 104. Further, as shown in FIG. 34, the p + type silicon semiconductor substrate 101 can be an n + type silicon semiconductor substrate. In this case, there is a problem that the ON voltage is slightly increased, but downsizing of the MOSFET is achieved.

【０１６０】［第１１の実施の形態］図３５は、この発
明の第１１の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。[Eleventh Embodiment] FIG. 35 is a sectional view showing a structure of a MOSFET according to an eleventh embodiment of the present invention. This figure shows an n-channel transistor.

【０１６１】この第１１の実施の形態は、第１０の実施
の形態においてソースとドレインを入れ換えたものであ
る。シリコン半導体基板１０１、拡散領域１２０および
１２１がｎ型の場合には、シリコン層１０３はｎ- 型で
もｐ- 型でもよい。一方、シリコン基板１０１、拡散領
域１２０および１２１がｐ+ 型の場合にはシリコン層１
０３はｎ- 型である必要があるが、拡散領域１２０およ
び１２１との間にｎ型層を介在させればｐ- 型とするこ
ともできる。拡散領域１２１がｎ+ 型の場合には、内部
電極１２２は無くても良い。また、ｎ+ 型拡散領域１２
１とｎ+ 型ドレイン領域１０６とが一体となるように形
成してもよい。In the eleventh embodiment, the source and the drain are interchanged in the tenth embodiment. When silicon semiconductor substrate 101 and diffusion regions 120 and 121 are n-type, silicon layer 103 may be n-type or p-type. On the other hand, when the silicon substrate 101 and the diffusion regions 120 and 121 are p + -type, the silicon layer 1
03 needs to be n-type, but can be p-type if an n-type layer is interposed between the diffusion regions 120 and 121. When the diffusion region 121 is an n + type, the internal electrode 122 may not be provided. Also, the n + type diffusion region 12
1 and the n + type drain region 106 may be formed integrally.

【０１６２】この第１１の実施の形態の構成でも、第１
０の実施の形態と同様に、小型化とオン電圧減少の効果
は得られるが、アバランシェ耐量を向上させる効果はな
い。In the configuration of the eleventh embodiment, the first
As in the embodiment of FIG. 1, the effects of reducing the size and reducing the on-state voltage are obtained, but have no effect of improving the avalanche withstand capability.

【０１６３】本発明の効果は、上述の埋め込み電極と不
純物拡散領域を組み合わせても得られる。次に、これら
を組み合わせた実施の形態を説明する。The effect of the present invention can also be obtained by combining the above-described buried electrode and the impurity diffusion region. Next, an embodiment in which these are combined will be described.

【０１６４】［第１２の実施の形態］図３６は、この発
明の第１２の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。[Twelfth Embodiment] FIG. 36 is a sectional view showing a structure of a MOSFET according to a twelfth embodiment of the present invention. This figure shows an n-channel transistor.

【０１６５】この第１２の実施の形態は、図３２に示し
た第１０の実施の形態においてｐ+型拡散領域１２１を
形成する代わりに、埋め込み電極１１２を設けた例であ
る。この構成でも、ｐ+ 型拡散領域１２０によって正孔
に対する抵抗が低くなっているので、アバランシェ耐量
が改善される。なお、ｐ+ 型シリコン半導体基板１０１
をｎ+ 型シリコン半導体基板とすることもできる。The twelfth embodiment is an example in which a buried electrode 112 is provided instead of forming the p + type diffusion region 121 in the tenth embodiment shown in FIG. Also in this configuration, the resistance to holes is reduced by the p + -type diffusion region 120, so that the avalanche resistance is improved. The p + type silicon semiconductor substrate 101
Can be used as an n + type silicon semiconductor substrate.

【０１６６】［第１３の実施の形態］図３７は、この発
明の第１３の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。[Thirteenth Embodiment] FIG. 37 is a sectional view showing a structure of a MOSFET according to a thirteenth embodiment of the present invention. This figure shows an n-channel transistor.

【０１６７】この第１３の実施の形態は、第１２の実施
の形態においてソースとドレインを入れ換えたものであ
る。例えば、ｎ型ドリフト領域１０５とｎ+ 型拡散領域
１２０とがつながるようにして、埋め込み電極１１２の
周りをｎ型層で囲むようにすれば、半導体層１０３をｐ
- 型層にすることもできる。なお、ｎ+ 型シリコン半導
体基板１０１をｐ+ 型シリコン半導体基板とすることも
できる。The thirteenth embodiment is obtained by exchanging the source and the drain in the twelfth embodiment. For example, if the n-type drift region 105 and the n + -type diffusion region 120 are connected to each other and the embedded electrode 112 is surrounded by an n-type layer, the semiconductor layer 103 becomes p-type.
-Can be a mold layer. Note that the n + type silicon semiconductor substrate 101 may be a p + type silicon semiconductor substrate.

【０１６８】この第１３の実施の形態の構成でも、第１
２の実施の形態と同様に、小型化とオン電圧減少の効果
は得られるが、アバランシェ耐量を向上させる効果はな
い。In the structure of the thirteenth embodiment, the first
As in the second embodiment, the effects of miniaturization and reduction of the on-state voltage can be obtained, but there is no effect of improving the avalanche withstand capability.

【０１６９】なお、第８〜第１３の実施の形態において
も、第７の実施の形態と同様に、大電流を得るために
は、図中の主用部分（ユニットセル）の構造を左右対称
に、複数折り返した構造を形成する必要がある。In the eighth to thirteenth embodiments, as in the seventh embodiment, in order to obtain a large current, the structure of the main part (unit cell) in the drawing is symmetrical. In addition, it is necessary to form a plurality of folded structures.

【０１７０】以上、前記第８〜第１３の実施の形態で
は、ｎチャネルＭＯＳＦＥＴに応用した例について説明
したが、ｎ型とｐ型を逆にしてｐチャネルＭＯＳＦＥＴ
にも応用できることは言うまでもない。また、ＳＯＩ基
板を用いているので、半導体層１０３に集積回路を作り
込んで、パワーＭＯＳＦＥＴを含んだパワーＩＣを構成
することも可能である。As described above, in the eighth to thirteenth embodiments, an example in which the present invention is applied to an n-channel MOSFET has been described.
Needless to say, it can also be applied to Since an SOI substrate is used, an integrated circuit can be formed in the semiconductor layer 103 to form a power IC including a power MOSFET.

【０１７１】以上述べたように、本発明の前記第８の実
施の形態〜第１３の実施の形態によれば、素子面積を小
さく維持しながらオン抵抗の小さいパワーＭＯＳＦＥＴ
を提供することができる。As described above, according to the eighth to thirteenth embodiments of the present invention, the power MOSFET having a small on-resistance while keeping the element area small.
Can be provided.

【０１７２】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。Each of the above-described embodiments is
Not only can they be implemented alone, but they can also be implemented in appropriate combinations.

【０１７３】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。Further, each of the above-described embodiments includes various stages of the invention, and various stages of the invention can be extracted by appropriately combining a plurality of constituent elements disclosed in each embodiment. Is also possible.

【０１７４】[0174]

【発明の効果】以上述べたようにこの発明によれば、高
周波でのスイッチング損失が低減でき、オン抵抗が低い
ＭＯＳ電界効果トランジスタを提供することが可能であ
る。また、アバランシェ降伏が起こるときの耐量が改善
できるＭＯＳ電界効果トランジスタを提供することが可
能である。As described above, according to the present invention, a switching loss at a high frequency can be reduced, and a MOS field effect transistor having a low on-resistance can be provided. Further, it is possible to provide a MOS field-effect transistor capable of improving the withstand voltage when avalanche breakdown occurs.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施の形態のＭＯＳ電界効果
トランジスタ（ＭＯＳＦＥＴ）の構成を示す断面図であ
る。FIG. 1 is a sectional view showing a configuration of a MOS field-effect transistor (MOSFET) according to a first embodiment of the present invention.

【図２】前記第１の実施の形態のＭＯＳＦＥＴを上方か
ら見たときの平面レイアウトである。FIG. 2 is a planar layout when the MOSFET of the first embodiment is viewed from above.

【図３】この発明の第２の実施の形態のＭＯＳＦＥＴの
構成を示す断面図である。FIG. 3 is a sectional view showing a configuration of a MOSFET according to a second embodiment of the present invention.

【図４】この発明の第３の実施の形態のＭＯＳＦＥＴの
構成を示す断面図である。FIG. 4 is a sectional view showing a configuration of a MOSFET according to a third embodiment of the present invention.

【図５】前記第３の実施の形態のＭＯＳＦＥＴを上方か
ら見たときの平面レイアウトである。FIG. 5 is a planar layout when the MOSFET of the third embodiment is viewed from above.

【図６】前記第３の実施の形態の変形例のＭＯＳＦＥＴ
の構成を示す断面図である。FIG. 6 is a MOSFET according to a modification of the third embodiment.
It is sectional drawing which shows a structure of.

【図７】従来のＭＯＳＦＥＴの電流が流れているときの
電流電圧特性を示す図である。FIG. 7 is a diagram showing current-voltage characteristics when current flows in a conventional MOSFET.

【図８】前記第３の実施の形態の変形例のＭＯＳＦＥＴ
における電流が流れているときの電流電圧特性を示す図
である。FIG. 8 is a MOSFET according to a modification of the third embodiment.
FIG. 4 is a diagram showing current-voltage characteristics when a current flows in FIG.

【図９】この発明の第４の実施の形態のＭＯＳＦＥＴの
構成を示す断面図である。FIG. 9 is a sectional view showing a configuration of a MOSFET according to a fourth embodiment of the present invention.

【図１０】この発明の第５の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。FIG. 10 is a MOSFET according to a fifth embodiment of the present invention.
It is sectional drawing which shows a structure of.

【図１１】前記第５の実施の形態の第１変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 11 shows a MOS according to a first modification of the fifth embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図１２】前記第５の実施の形態の第２変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 12 shows a MOS according to a second modification of the fifth embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図１３】前記第５の実施の形態の第３変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 13 shows a MOS according to a third modification of the fifth embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図１４】この発明の第６の実施の形態のＭＯＳＦＥＴ
チップの平面図である。FIG. 14 is a MOSFET according to a sixth embodiment of the present invention.
It is a top view of a chip.

【図１５】前記第６の実施の形態のＭＯＳＦＥＴチップ
に示す１６Ａ部分を拡大した平面図である。FIG. 15 is an enlarged plan view of a portion 16A shown in the MOSFET chip of the sixth embodiment.

【図１６】図１５に示す前記平面図中の１６Ｂ−１６Ｂ
線に沿った断面図である。FIG. 16B-16B in the plan view shown in FIG.
It is sectional drawing along the line.

【図１７】図１５に示す前記平面図中の１６Ｃ−１６Ｃ
線に沿った断面図である。FIG. 17 is a sectional view taken along the line 16C-16C in the plan view shown in FIG.
It is sectional drawing along the line.

【図１８】図１６に示す前記断面図における１７Ａ−１
７Ａ線に沿った領域の不純物濃度分布図である。FIG. 18A-1 in the cross-sectional view shown in FIG.
FIG. 7 is an impurity concentration distribution diagram of a region along line 7A.

【図１９】図１８に示す前記不純物濃度分布図における
ゲート電極下のチャネル領域部分を拡大した不純物濃度
分布図である（ゲート電極下の領域において半分の領域
までイオン注入を行った場合）。19 is an impurity concentration distribution diagram obtained by enlarging a channel region portion below a gate electrode in the impurity concentration distribution diagram shown in FIG. 18 (when ion implantation is performed to a half region in a region below the gate electrode).

【図２０】前記ゲート電極下のチャネル領域部分を拡大
した不純物濃度分布図である（ゲート電極下の領域にお
いて全体にイオン注入を行った場合）。FIG. 20 is an impurity concentration distribution diagram in which a channel region portion below the gate electrode is enlarged (when ion implantation is performed entirely in a region below the gate electrode).

【図２１】前記第６の実施の形態の第１変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 21 shows a MOS according to a first modification of the sixth embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図２２】前記第６の実施の形態の第２変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 22 shows a MOS according to a second modification of the sixth embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図２３】この発明の第７の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。FIG. 23 is a MOSFET according to a seventh embodiment of the present invention;
It is sectional drawing which shows a structure of.

【図２４】前記第７の実施の形態の第１変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 24 shows a MOS according to a first modification of the seventh embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図２５】前記第７の実施の形態の第２変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 25 shows a MOS according to a second modification of the seventh embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図２６】前記第７の実施の形態の第３変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。FIG. 26 shows a MOS according to a third modification of the seventh embodiment.
FIG. 2 is a cross-sectional view illustrating a configuration of an FET.

【図２７】この発明の第８の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。FIG. 27 is a MOSFET according to an eighth embodiment of the present invention.
It is sectional drawing which shows a structure of.

【図２８】ｐ+ 型シリコン基板とｐ- 型エピタキシャル
層を接合した場合の前記エピタキシャル層の深さ方向の
不純物濃度プロファイルを示す図である。FIG. 28 is a view showing an impurity concentration profile in the depth direction of the p + type silicon substrate and the p− type epitaxial layer when the epitaxial layer is joined.

【図２９】前記第８の実施の形態の変形例のＭＯＳＦＥ
Ｔの構成を示す断面図である。FIG. 29 is a view showing a MOSFE according to a modification of the eighth embodiment;
It is sectional drawing which shows the structure of T.

【図３０】この発明の第９の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。FIG. 30 is a MOSFET according to a ninth embodiment of the present invention;
It is sectional drawing which shows a structure of.

【図３１】前記第９の実施の形態の変形例のＭＯＳＦＥ
Ｔの構成を示す断面図である。FIG. 31 shows a MOSFE according to a modification of the ninth embodiment.
It is sectional drawing which shows the structure of T.

【図３２】この発明の第１０の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。FIG. 32 shows a MOSFE according to a tenth embodiment of the present invention;
It is sectional drawing which shows the structure of T.

【図３３】（ａ）及び（ｂ）は、前記第１０の実施の形
態のＭＯＳＦＥＴにおけるｐ+ 型拡散領域１２０の形成
方法を示す断面図である。FIGS. 33A and 33B are cross-sectional views showing a method of forming a p + -type diffusion region 120 in the MOSFET according to the tenth embodiment.

【図３４】前記第１０の実施の形態のＭＯＳＦＥＴの変
形例の構成を示す断面図である。FIG. 34 is a cross-sectional view showing a configuration of a modification of the MOSFET according to the tenth embodiment.

【図３５】この発明の第１１の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。FIG. 35 shows a MOSFE according to an eleventh embodiment of the present invention;
It is sectional drawing which shows the structure of T.

【図３６】この発明の第１２の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。FIG. 36 shows a MOSFE according to a twelfth embodiment of the present invention;
It is sectional drawing which shows the structure of T.

【図３７】この発明の第１３の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。FIG. 37 shows a MOSFE according to a thirteenth embodiment of the present invention;
It is sectional drawing which shows the structure of T.

【図３８】（ａ）は従来のトレンチＭＯＳＦＥＴの構成
を示す断面図であり、（ｂ）は従来の横型のＭＯＳＦＥ
Ｔの構成を示す断面図である。38A is a cross-sectional view showing a configuration of a conventional trench MOSFET, and FIG. 38B is a cross-sectional view of a conventional horizontal MOSFET.
It is sectional drawing which shows the structure of T.

【符号の説明】[Explanation of symbols]

１１…ｐ+ 型シリコン半導体基板（ｐ+ 型半導体基板）１２…ｐ- 型エピタキシャル層１３…ゲート絶縁膜１４…ゲート１５Ａ…側壁絶縁膜１５Ｂ…側壁絶縁膜１６Ａ…ｎ型拡散領域１６Ｂ…ｎ型拡散領域１７Ａ…ｎ+ 型拡散領域１７Ｂ…ｎ+ 型拡散領域１７Ｃ…ｎ+ 型拡散領域１８…コンタクトプラグ１９…絶縁層２０…コンタクトプラグ２１…ドレイン電極パターン２２…絶縁層２３…コンタクトプラグ２４…ドレイン電極２５…ソース電極２６…ｐ型ウェル領域２７…ｎ型リサーフ層２７Ａ…ｎ型リサーフ層２７Ｂ…ｎ型リサーフ層３１…ｎ+ 型シリコン半導体基板（ｎ+ 型半導体基板）３２…ｎ- 型エピタキシャル層３３…ゲート絶縁膜３４…ゲート電極３５Ａ…側壁絶縁膜３５Ｂ…側壁絶縁膜３６Ａ…ｎ型拡散領域３６Ｂ…ｎ型拡散領域３７Ａ…ｎ+ 型拡散領域３７Ｂ…ｎ+ 型拡散領域３８…コンタクトプラグ３９…絶縁層４０…コンタクトプラグ４１…ソース電極パターン４２…絶縁層４３…コンタクトプラグ４４…ソース電極４５…ドレイン電極４６…ｐ型ウェル層５１…ｐ- 型シリコン半導体基板（ｐ- 型半導体基板）５２…ｎ-エピタキシャル層５３…ゲート絶縁膜５４…ゲート電極５６…ｐ型ウェル層（ｐベース層）５７Ａ…ｎ+ 型拡散領域５７Ｂ…ｐ+ 型ベース層５７Ｃ…ｎ+ 型拡散領域５７Ｄ…ｐ+ 型ベース層５８…ソース電極５９…ｎ型リサーフ層５９Ａ…ｎ型リサーフ層５９Ｂ…ｎ型リサーフ層６０…ドレイン電極６１…ｎ+ 型埋め込み層６２…ボンディングパッド６３…ゲートパターン６４…ゲート配線６５…ビア６６…コンタクトホール６７…ｐ+ 型領域７１…ｐ+ 型シリコン半導体基板７２…ｐ- 型シリコンエピタキシャル層７３…ｐ型ボディ領域７４…ｎ+ 型ソース領域７４Ａ…突起状部分７５…ｎ型ドリフト領域７６…ゲート絶縁膜７７…ゲート電極７８…ｎ+ 型ドレイン領域７９…ｐ+ 型領域８０…ｐ+ 型領域８１…ドレイン電極８１Ａ…コンタクトプラグ８２…短絡電極８３…層間絶縁層８４…ドレイン電極８５…ソース電極８６…酸化膜８７…ｎ型領域８８…ｎ型領域８９…ｎ+ 型領域１０１…ｎ+ 型シリコン半導体基板１０２…シリコン酸化膜１０３…ｐ- 型シリコン層１０４…ｐ型ボディ領域１０４Ａ…ｐ型拡散領域１０５…ｎ型ドリフト領域１０５Ａ…ｎ型拡散領域１０６…ｎ+ 型ドレイン領域１０７…ｎ+ 型ソース領域１０８…ゲート絶縁膜１０９…ゲート電極１１０…ドレイン電極１１１…ソース電極１１２…埋め込み電極１１４…ソース電極１１５…ドレイン電極１１８…シリコン層１２０…ｐ+ 型拡散領域１２０Ａ…開口部１２１…ｐ+ 型拡散領域１２２…内部電極 DESCRIPTION OF SYMBOLS 11 ... p + type silicon semiconductor substrate (p + type semiconductor substrate) 12 ... p- type epitaxial layer 13 ... gate insulating film 14 ... gate 15A ... side wall insulating film 15B ... side wall insulating film 16A ... n type diffusion region 16B ... n type Diffusion region 17A ... n + type diffusion region 17B ... n + type diffusion region 17C ... n + type diffusion region 18 ... contact plug 19 ... insulating layer 20 ... contact plug 21 ... drain electrode pattern 22 ... insulating layer 23 ... contact plug 24 ... Drain electrode 25 ... Source electrode 26 ... P-type well region 27 ... N-type resurf layer 27A ... n-type resurf layer 27B ... n-type resurf layer 31 ... n + type silicon semiconductor substrate (n + type semiconductor substrate) 32 ... n- type Epitaxial layer 33 gate insulating film 34 gate electrode 35A sidewall insulating film 35B sidewall insulating film 36A n-type diffusion region 6B: n-type diffusion region 37A: n + type diffusion region 37B: n + type diffusion region 38: contact plug 39: insulating layer 40: contact plug 41: source electrode pattern 42: insulating layer 43: contact plug 44: source electrode 45 ... drain electrode 46 ... p-type well layer 51 ... p- type silicon semiconductor substrate (p- type semiconductor substrate) 52 ... n-epitaxial layer 53 ... gate insulating film 54 ... gate electrode 56 ... p-type well layer (p base layer) 57A ... n + type diffusion region 57B ... p + type base layer 57C ... n + type diffusion region 57D ... p + type base layer 58 ... source electrode 59 ... n type resurf layer 59A ... n type resurf layer 59B ... n type resurf layer Reference Signs List 60 drain electrode 61 n + type buried layer 62 bonding pad 63 gate pattern 64 gate wiring 65 via 66 ... contact hole 67 ... p + -type region 71 ... p + -type silicon semiconductor substrate 72 ... p--type silicon epitaxial layer 73 ... p-type body region 74 ... n + -type source region 74 A ... projecting portion 75 ... n-type drift region 76 ... gate insulating film 77 ... gate electrode 78 ... n + type drain region 79 ... p + type region 80 ... p + type region 81 ... drain electrode 81A ... contact plug 82 ... short circuit electrode 83 ... interlayer insulating layer 84 ... drain electrode 85 ... Source electrode 86 ... Oxide film 87 ... N-type region 88 ... N-type region 89 ... N + type region 101 ... N + type silicon semiconductor substrate 102 ... Silicon oxide film 103 ... P- type silicon layer 104 ... P type body region 104A ... p-type diffusion region 105 ... n-type drift region 105A ... n-type diffusion region 106 ... n + type drain region 107 ... n + type source region 08 ... gate insulating film 109 ... gate electrode 110 ... drain electrode 111 ... source electrode 112 ... buried electrode 114 ... source electrode 115 ... drain electrode 118 ... silicon layer 120 ... p + type diffusion region 120A ... opening 121 ... p + type diffusion Area 122: Internal electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 27/08 ３２１Ｅ (72)発明者中川明夫神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者川口雄介神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5F048 AA05 AA08 AB08 AC01 AC03 BA02 BA12 BB05 BC03 BC05 BC06 BC12 BD04 BF02 BF07 BF17 BF18 DA23 5F110 AA13 BB04 CC02 DD05 DD13 DD22 EE09 GG02 GG12 GG24 HJ06 HL04 HM02 HM12 QQ17 5F140 AA25 AA30 AA31 AC21 AC36 BA01 BA16 BF01 BF04 BF53 BH03 BH15 BH30 BH34 BH45 BJ01 BJ07 BJ26 BJ27 CA03──────────────────────────────────────────────────続き Continued on the front page (51) Int.Cl. ⁷ Identification code FI Theme coat ゛ (Reference) H01L 29/786 H01L 27/08 321E (72) Inventor Akio Nakagawa 1 Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Address Toshiba R & D Center (72) Inventor Yusuke Kawaguchi 1 Tokoba Toshiba-cho, Komukai-shi, Kawasaki-shi, Kanagawa F-term (reference) 5F048 AA05 AA08 AB08 AC01 AC03 BA02 BA12 BB05 BC03 BC05 BC06 BC12 BD04 BF02 BF07 BF17 BF18 DA23 5F110 AA13 BB04 CC02 DD05 DD13 DD22 EE09 GG02 GG12 GG24 HJ06 HL04 HM02 HM12 QQ17 5F140 AA25 AA30 AA31 AC21 AC36 BA01 B16 B03 B03 B03 B01 B16 B01 B16 B01 B16

Claims

【特許請求の範囲】[Claims]

【請求項１】第１主面とこの第１主面に対向する第２
主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に形成された第１導電
型の第１半導体領域と、前記第１半導体領域に、互いに離間して形成された第２
導電型の第２、第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記
第１半導体領域上に、ゲート絶縁膜を介在して形成され
たゲート電極と、前記第２半導体領域から前記半導体基板まで達するよう
に形成され、前記第２半導体領域と前記半導体基板とを
電気的に接続する導電体と、前記半導体基板の前記第２主面上に形成され、前記半導
体基板に電気的に接続された第１主電極と、前記第１半導体領域上に絶縁膜を介在して形成され、前
記第３半導体領域に電気的に接続された第２主電極と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。A first main surface and a second main surface opposed to the first main surface;
A first conductivity type semiconductor substrate having a main surface; a first conductivity type first semiconductor region formed on the first main surface of the semiconductor substrate; and a first semiconductor region formed apart from the first semiconductor region. The second
A conductive second and third semiconductor regions; a gate electrode formed on the first semiconductor region between the second semiconductor region and the third semiconductor region with a gate insulating film interposed therebetween; A conductor formed so as to reach from the second semiconductor region to the semiconductor substrate, and electrically connecting the second semiconductor region and the semiconductor substrate; and a conductor formed on the second main surface of the semiconductor substrate, A first main electrode electrically connected to the semiconductor substrate; and a second main electrode formed on the first semiconductor region with an insulating film interposed therebetween and electrically connected to the third semiconductor region. A MOS field-effect transistor, comprising:

【請求項２】前記第３半導体領域と前記半導体基板に
よりダイオードが形成され、このダイオードの耐圧は前
記第２半導体領域と前記第３半導体領域との間の耐圧よ
り低く設定されていることを特徴とする請求項１に記載
のＭＯＳ電界効果トランジスタ。2. A diode is formed by the third semiconductor region and the semiconductor substrate, and a breakdown voltage of the diode is set lower than a breakdown voltage between the second semiconductor region and the third semiconductor region. The MOS field effect transistor according to claim 1, wherein

【請求項３】前記第３半導体領域は、前記ゲート電極
の近傍に配置された不純物濃度が低い低濃度領域と、前
記第２主電極に接続された、前記低濃度領域より不純物
濃度が高い高濃度領域とを有することを特徴とする請求
項１または２に記載のＭＯＳ電界効果トランジスタ。3. The third semiconductor region includes a low-concentration region having a low impurity concentration disposed near the gate electrode and a high-concentration region connected to the second main electrode and having a higher impurity concentration than the low-concentration region. 3. The MOS field effect transistor according to claim 1, comprising a concentration region.

【請求項４】前記導電体は、前記半導体基板に電気的
に接続された低抵抗の半導体層と、この半導体層の上部
に設けられ、前記半導体層と前記第２半導体領域を電気
的に接続する金属層とを有することを特徴とする請求項
１乃至３のいずれか１つに記載のＭＯＳ電界効果トラン
ジスタ。4. The semiconductor device according to claim 1, wherein the conductor is provided on the semiconductor layer having a low resistance electrically connected to the semiconductor substrate, and electrically connects the semiconductor layer to the second semiconductor region. The MOS field-effect transistor according to any one of claims 1 to 3, further comprising:

【請求項５】前記第２半導体領域はソース領域であ
り、前記第３半導体領域はドレイン領域であることを特
徴とする請求項１乃至４のいずれか１つに記載のＭＯＳ
電界効果トランジスタ。5. The MOS according to claim 1, wherein the second semiconductor region is a source region, and the third semiconductor region is a drain region.
Field effect transistor.

【請求項６】第１主面とこの第１主面に対向する第２
主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に形成された第１導電
型の第１半導体領域と、前記第１半導体領域に形成された第１導電型の第２半導
体領域と、前記第２半導体領域に形成された第２導電型の第３半導
体領域と、前記第３半導体領域と離間するように、前記第１半導体
領域に形成された第２導電型の第４半導体領域と、前記第３半導体領域と前記第４半導体領域との間の前記
第１半導体領域上及び前記第２半導体領域上に、ゲート
絶縁膜を介在して形成されたゲート電極と、前記第３半導体領域から前記半導体基板まで達するよう
に形成され、前記第３半導体領域と前記半導体基板とを
電気的に接続する導電体と、前記半導体基板の前記第２主面上に形成され、前記半導
体基板に電気的に接続された第１主電極と、前記第１半導体領域上に絶縁膜を介在して形成され、前
記第４半導体領域に電気的に接続された第２主電極と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。6. A first main surface and a second main surface facing the first main surface.
A first conductivity type semiconductor substrate having a main surface; a first conductivity type first semiconductor region formed on the first main surface of the semiconductor substrate; and a first conductivity type formed in the first semiconductor region. Second semiconductor region, a second conductivity type third semiconductor region formed in the second semiconductor region, and a second semiconductor region formed in the first semiconductor region so as to be separated from the third semiconductor region. A conductive fourth semiconductor region; and a gate formed on the first semiconductor region and the second semiconductor region between the third semiconductor region and the fourth semiconductor region with a gate insulating film interposed therebetween. An electrode, a conductor formed so as to reach from the third semiconductor region to the semiconductor substrate, and electrically connecting the third semiconductor region to the semiconductor substrate; and a conductor on the second main surface of the semiconductor substrate. Formed and electrically connected to the semiconductor substrate And a second main electrode formed on the first semiconductor region with an insulating film interposed therebetween and electrically connected to the fourth semiconductor region. MOS field effect transistor.

【請求項７】前記第４半導体領域と前記半導体基板に
よりダイオードが形成され、このダイオードの耐圧は前
記第３半導体領域と前記第４半導体領域との間の耐圧よ
り低く設定されていることを特徴とする請求項６に記載
のＭＯＳ電界効果トランジスタ。7. A diode is formed by the fourth semiconductor region and the semiconductor substrate, and a breakdown voltage of the diode is set lower than a breakdown voltage between the third semiconductor region and the fourth semiconductor region. The MOS field effect transistor according to claim 6, wherein

【請求項８】前記第４半導体領域は、前記ゲート電極
の近傍に配置された不純物濃度が低い低濃度領域と、前
記第２主電極に接続された、前記低濃度領域より不純物
濃度が高い高濃度領域とを有することを特徴とする請求
項６または７に記載のＭＯＳ電界効果トランジスタ。8. The fourth semiconductor region includes a low-concentration region having a low impurity concentration disposed near the gate electrode and a high-concentration region connected to the second main electrode and having a higher impurity concentration than the low-concentration region. 8. The MOS field-effect transistor according to claim 6, comprising a concentration region.

【請求項９】第１主面とこの前記第１主面に対向する
第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に形成された第１導電
型の第１半導体領域と、前記第１半導体領域に形成された第２導電型の第２半導
体領域と、前記第２半導体領域に、互いに離間して形成された第１
導電型の第３、第４半導体領域と、前記第３半導体領域と前記第４半導体領域との間の前記
第２半導体領域上に、ゲート絶縁膜を介在して形成され
たゲート電極と、前記第３半導体領域から前記半導体基板まで達するよう
に形成され、前記第３半導体領域と前記半導体基板とを
電気的に接続する導電体と、前記半導体基板の前記第２主面上に形成され、前記半導
体基板に電気的に接続された第１主電極と、前記第１半導体領域上に絶縁膜を介在して形成され、前
記第４半導体領域に電気的に接続された第２主電極と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。9. A semiconductor substrate of a first conductivity type having a first main surface and a second main surface opposed to the first main surface, and a first semiconductor substrate formed on the first main surface of the semiconductor substrate. A first semiconductor region of a conductivity type; a second semiconductor region of a second conductivity type formed in the first semiconductor region; and a first semiconductor region formed apart from the second semiconductor region in the second semiconductor region.
A conductive third and fourth semiconductor region; a gate electrode formed on the second semiconductor region between the third semiconductor region and the fourth semiconductor region with a gate insulating film interposed therebetween; A conductor formed so as to reach from the third semiconductor region to the semiconductor substrate, and electrically connecting the third semiconductor region to the semiconductor substrate; and a conductor formed on the second main surface of the semiconductor substrate, A first main electrode electrically connected to the semiconductor substrate; and a second main electrode formed on the first semiconductor region with an insulating film interposed therebetween and electrically connected to the fourth semiconductor region. A MOS field-effect transistor, comprising:

【請求項１０】前記導電体は、前記第１半導体領域及
び前記半導体基板に形成されたトレンチに埋め込まれて
いることを特徴とする請求項１、６、９のいずれか１つ
に記載のＭＯＳ電界効果トランジスタ。10. The MOS according to claim 1, wherein the conductor is buried in a trench formed in the first semiconductor region and the semiconductor substrate. Field effect transistor.

【請求項１１】前記導電体は金属層であることを特徴
とする請求項１０に記載のＭＯＳ電界効果トランジス
タ。11. The MOS field effect transistor according to claim 10, wherein said conductor is a metal layer.

【請求項１２】前記導電体は、前記半導体基板に電気
的に接続された低抵抗の半導体層と、この半導体層の上
部に設けられ、前記半導体層と前記第３半導体領域を電
気的に接続する金属層と有することを特徴とする請求項
６乃至１０のいずれか１つに記載のＭＯＳ電界効果トラ
ンジスタ。12. The low-resistance semiconductor layer electrically connected to the semiconductor substrate and the conductor is provided on the semiconductor layer, and electrically connects the semiconductor layer to the third semiconductor region. The MOS field-effect transistor according to any one of claims 6 to 10, wherein the MOS field-effect transistor has a metal layer.

【請求項１３】前記第３半導体領域はドレイン領域で
あり、前記第４半導体領域はソース領域であることを特
徴とする請求項６乃至１２のいずれか１つに記載のＭＯ
Ｓ電界効果トランジスタ。13. The MO according to claim 6, wherein the third semiconductor region is a drain region, and the fourth semiconductor region is a source region.
S field effect transistor.

【請求項１４】第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の第１半導体
領域と、前記半導体基板と前記第１半導体領域との間に形成され
た第２導電型の第２半導体領域と、前記第１半導体領域に形成された第１導電型の第３半導
体領域と、前記第３半導体領域に形成された第２導電型の第４半導
体領域と、前記第４半導体領域と離間するように、前記第１半導体
領域に形成された第２導電型の第５半導体領域と、前記第４半導体領域と前記第５半導体領域との間の前記
第１半導体領域上に、ゲート絶縁膜を介在して形成され
たゲート電極とを具備し、前記第３半導体領域と前記第２半導体領域によりダイオ
ードが形成され、このダイオードの耐圧は前記第４半導
体領域と前記第５半導体領域との間の耐圧より低く設定
されていることを特徴とするＭＯＳ電界効果トランジス
タ。14. A semiconductor substrate of a first conductivity type, a first semiconductor region of a second conductivity type formed on the semiconductor substrate, and a first semiconductor region formed between the semiconductor substrate and the first semiconductor region. A second conductivity type second semiconductor region, a first conductivity type third semiconductor region formed in the first semiconductor region, a second conductivity type fourth semiconductor region formed in the third semiconductor region, A second conductive type fifth semiconductor region formed in the first semiconductor region so as to be separated from the fourth semiconductor region; and the first semiconductor between the fourth semiconductor region and the fifth semiconductor region. A gate electrode formed on the region with a gate insulating film interposed therebetween, wherein a diode is formed by the third semiconductor region and the second semiconductor region, and a withstand voltage of the diode is equal to that of the fourth semiconductor region. Withstand voltage between the fifth semiconductor region MOS field-effect transistor, characterized in that it is set low.

【請求項１５】前記第５半導体領域は、前記ゲート電
極の近傍に配置された不純物濃度が低い低濃度領域と、
前記低濃度領域より不純物濃度が高い高濃度領域とを有
することを特徴とする請求項１４に記載のＭＯＳ電界効
果トランジスタ。15. The fifth semiconductor region includes a low-concentration region having a low impurity concentration disposed near the gate electrode.
The MOS field-effect transistor according to claim 14, further comprising a high-concentration region having a higher impurity concentration than the low-concentration region.

【請求項１６】前記低濃度領域は、前記ゲート電極の
近傍に配置された第１領域と、この第１領域と前記高濃
度領域との間に配置された第２領域とを有しており、前
記第２領域の不純物濃度は前記第１領域の不純物濃度よ
りも高いことを特徴とする請求項３、８、１５のいずれ
か１つに記載のＭＯＳ電界効果トランジスタ。16. The low-concentration region has a first region disposed near the gate electrode and a second region disposed between the first region and the high-concentration region. 16. The MOS field effect transistor according to claim 3, wherein an impurity concentration of the second region is higher than an impurity concentration of the first region.

【請求項１７】前記第２半導体領域は、埋め込み層で
あることを特徴とする請求項１４乃至１６のいずれか１
つに記載のＭＯＳ電界効果トランジスタ。17. The semiconductor device according to claim 14, wherein the second semiconductor region is a buried layer.
5. A MOS field-effect transistor according to any one of the preceding claims.

【請求項１８】前記第４半導体領域はソース領域であ
り、前記第５半導体領域はドレイン領域であることを特
徴とする請求項１４乃至１７のいずれか１つに記載のＭ
ＯＳ電界効果トランジスタ。18. The M according to claim 14, wherein the fourth semiconductor region is a source region, and the fifth semiconductor region is a drain region.
OS field effect transistor.

【請求項１９】第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、前記半導体基板の前記第１主面上に形成された絶縁
体と、前記絶縁体上に形成され、前記半導体基板より電
気抵抗が高い第１または第２導電型の半導体領域と、前記半導体領域の表面に形成された第１導電型のボディ
領域と、前記ボディ領域の表面に形成された第２導電型のソース
領域と、前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、前記ドレイン領域にコンタクトするドレイン電極と、前記半導体基板の前記第２主面上に形成されたソース電
極と、前記ソース領域から前記半導体基板まで達するように形
成された溝に埋め込まれ、前記ソース領域及びボディ領
域と前記半導体基板とを電気的に接続する埋め込み電極
と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。19. A semiconductor substrate of a first or second conductivity type having a first main surface and a second main surface facing the first main surface, and formed on the first main surface of the semiconductor substrate. An insulator, a first or second conductivity type semiconductor region formed on the insulator and having a higher electrical resistance than the semiconductor substrate, and a first conductivity type body region formed on a surface of the semiconductor region. A source region of the second conductivity type formed on the surface of the body region; and a drain of the second conductivity type formed on the surface of the semiconductor region so as to face the source region with a part of the body region interposed therebetween. A region, a gate electrode formed on a surface of the body region interposed between the source region and the drain region, with a gate insulating film interposed therebetween; a drain electrode contacting the drain region; On the main surface And a buried electrode buried in a groove formed so as to reach from the source region to the semiconductor substrate and electrically connecting the source region and the body region to the semiconductor substrate. A MOS field-effect transistor, characterized in that:

【請求項２０】前記半導体領域は第２導電型の半導体
領域であり、前記埋め込み電極と前記半導体領域の間に
第１導電型の半導体領域が介在することを特徴とする請
求項１９に記載のＭＯＳ電界効果トランジスタ。20. The semiconductor device according to claim 19, wherein the semiconductor region is a semiconductor region of the second conductivity type, and a semiconductor region of the first conductivity type is interposed between the buried electrode and the semiconductor region. MOS field effect transistor.

【請求項２１】第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、前記半導体基板の前記第１主面上に形成された絶縁体
と、前記絶縁体上に形成され、前記半導体基板より電気
抵抗が高い第１または第２導電型の半導体領域と、前記半導体領域の表面に形成された第１導電型のボディ
領域と、前記ボディ領域の表面に形成された第２導電型のソース
領域と、前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、前記ソース領域及び前記ボディ領域にコンタクトするソ
ース電極と、前記半導体基板の前記第２主面上に形成されたドレイン
電極と、前記ドレイン領域から前記半導体基板まで達するように
形成された溝に埋め込まれ、前記ドレイン領域と前記半
導体基板とを電気的に接続する埋め込み電極と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。21. A first or second conductivity type semiconductor substrate having a first main surface and a second main surface opposed to the first main surface, and formed on the first main surface of the semiconductor substrate. An insulator, a first or second conductivity type semiconductor region formed on the insulator and having a higher electrical resistance than the semiconductor substrate, and a first conductivity type body region formed on a surface of the semiconductor region. A source region of the second conductivity type formed on the surface of the body region; and a drain of the second conductivity type formed on the surface of the semiconductor region so as to face the source region with a part of the body region interposed therebetween. A region, a gate electrode formed on a surface of the body region interposed between the source region and the drain region via a gate insulating film, a source electrode contacting the source region and the body region, and the semiconductor substrate. of A drain electrode formed on the second main surface, and a buried electrode buried in a groove formed so as to reach the semiconductor substrate from the drain region and electrically connecting the drain region and the semiconductor substrate. A MOS field-effect transistor, comprising:

【請求項２２】前記半導体領域が第１導電型の半導体
領域であり、前記埋め込み電極と前記半導体領域の間に
第２導電型の半導体領域が介在することを特徴とする請
求項２１に記載のＭＯＳ電界効果トランジスタ。22. The semiconductor device according to claim 21, wherein the semiconductor region is a semiconductor region of a first conductivity type, and a semiconductor region of a second conductivity type is interposed between the buried electrode and the semiconductor region. MOS field effect transistor.

【請求項２３】第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、前記半導体領域の表面に形成された第１導電型のボディ
領域と、前記ボディ領域の表面に形成された第２導電型のソース
領域と、前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、前記ドレイン領域にコンタクトするドレイン電極と、前記半導体基板の前記第２主面上に形成されたソース電
極と、前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ボディ領域の底部に近接あるいは接
触して形成された第１の低抵抗不純物拡散領域と、前記ソース領域に隣接して形成され、前記ソース領域と
前記第１の低抵抗不純物拡散領域とを接続する第２の低
抵抗不純物拡散領域と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。23. A semiconductor substrate of a first or second conductivity type having a first main surface and a second main surface facing the first main surface, and formed on the first main surface of the semiconductor substrate. An insulator having an opening; a first or second conductivity type semiconductor region formed on the insulator and having an electrical resistance higher than that of the semiconductor substrate; and a first conductivity formed on a surface of the semiconductor region. A second conductive type source region formed on the surface of the body region; and a second conductive type source region formed on the surface of the semiconductor region to face the source region with a part of the body region interposed therebetween. A two-conductivity-type drain region; a gate electrode formed on a surface of the body region interposed between the source region and the drain region via a gate insulating film; a drain electrode contacting the drain region; substrate A source electrode formed on the second main surface; and a first low electrode formed to protrude into the semiconductor region from the opening formed in the insulator and to approach or contact a bottom of the body region. A resistive impurity diffusion region; and a second low-resistance impurity diffusion region formed adjacent to the source region and connecting the source region and the first low-resistance impurity diffusion region. MOS field effect transistor.

【請求項２４】前記第２の低抵抗不純物拡散領域は第
１導電型の領域であり、前記ソース領域と前記第２の低
抵抗不純物拡散領域を接続する内部電極をさらに具備す
ることを特徴とする請求項２３に記載のＭＯＳ電界効果
トランジスタ。24. The second low-resistance impurity diffusion region is a region of a first conductivity type, and further includes an internal electrode connecting the source region and the second low-resistance impurity diffusion region. 24. The MOS field effect transistor according to claim 23.

【請求項２５】前記第１の低抵抗不純物拡散領域は第
１導電型の領域であり、かつ前記ソース領域直下となる
部分を有するように形成されていることを特徴とする請
求項２３または２４に記載のＭＯＳ電界効果トランジス
タ。25. The semiconductor device according to claim 23, wherein the first low-resistance impurity diffusion region is a region of a first conductivity type and has a portion immediately below the source region. 2. The MOS field effect transistor according to claim 1.

【請求項２６】第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、前記半導体領域の表面に形成された第１導電型のボディ
領域と、前記ボディ領域の表面に形成された第２導電型のソース
領域と、前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、前記ソース領域と前記ボディ領域にコンタクトするソー
ス電極と、前記半導体基板の前記第２主面上に形成されたドレイン
電極と、前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ドレイン領域の底部に近接あるいは
接触して形成された第１の低抵抗不純物拡散領域と、前記ドレイン領域に連続して形成され、前記ドレイン領
域と前記第１の低抵抗不純物拡散領域とを接続する第２
の低抵抗不純物拡散領域と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。26. A semiconductor substrate of a first or second conductivity type having a first main surface and a second main surface facing the first main surface; and a semiconductor substrate formed on the first main surface of the semiconductor substrate. An insulator having an opening; a first or second conductivity type semiconductor region formed on the insulator and having an electrical resistance higher than that of the semiconductor substrate; and a first conductivity formed on a surface of the semiconductor region. A second conductive type source region formed on the surface of the body region; and a second conductive type source region formed on the surface of the semiconductor region to face the source region with a part of the body region interposed therebetween. A two-conductivity type drain region; a gate electrode formed on a surface of the body region interposed between the source region and the drain region via a gate insulating film; a source electrode contacting the source region and the body region And before A drain electrode formed on the second main surface of the semiconductor substrate; A second low resistance impurity diffusion region, the second low resistance impurity diffusion region being connected to the drain region and the first low resistance impurity diffusion region.
And a low resistance impurity diffusion region.

【請求項２７】前記第２の低抵抗不純物拡散領域は第
１導電型の領域であり、前記ドレイン領域と前記第２の
低抵抗不純物拡散領域を接続する内部電極をさらに具備
することを特徴とする請求項２６に記載のＭＯＳ電界効
果トランジスタ。27. The second low-resistance impurity diffusion region is a region of the first conductivity type, and further includes an internal electrode connecting the drain region and the second low-resistance impurity diffusion region. 27. The MOS field effect transistor according to claim 26.

【請求項２８】第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、前記半導体領域の表面に形成された第１導電型のボディ
領域と、前記ボディ領域の表面に形成された第２導電型のソース
領域と、前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、前記ドレイン領域にコンタクトするドレイン電極と、前記半導体基板の前記第２主面上に形成されたソース電
極と、前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ボディ領域の底部に近接あるいは接
触して形成された低抵抗不純物拡散領域と、前記ソース領域から前記低抵抗不純物拡散領域まで達す
るように形成された溝に埋め込まれ、前記ソース領域及
びボディ領域と前記低抵抗不純物拡散領域とを接続する
埋め込み電極と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。28. A semiconductor substrate of a first or second conductivity type having a first main surface and a second main surface facing the first main surface, and formed on the first main surface of the semiconductor substrate. An insulator having an opening; a first or second conductivity type semiconductor region formed on the insulator and having an electrical resistance higher than that of the semiconductor substrate; and a first conductivity formed on a surface of the semiconductor region. A second conductive type source region formed on the surface of the body region; and a second conductive type source region formed on the surface of the semiconductor region to face the source region with a part of the body region interposed therebetween. A two-conductivity-type drain region; a gate electrode formed on a surface of the body region interposed between the source region and the drain region via a gate insulating film; a drain electrode contacting the drain region; substrate A source electrode formed on the second main surface; and a low-resistance impurity diffusion formed overhanging the semiconductor region through the opening formed in the insulator and close to or in contact with the bottom of the body region. And a buried electrode which is buried in a groove formed so as to reach from the source region to the low-resistance impurity diffusion region and connects the source region and the body region to the low-resistance impurity diffusion region. A MOS field-effect transistor, characterized in that:

【請求項２９】前記低抵抗不純物拡散領域は第１導電
型の領域であり、かつ前記ソース領域直下となる部分を
有するように形成されていることを特徴とする請求項２
８に記載のＭＯＳ電界効果トランジスタ。29. The low-resistance impurity diffusion region is a region of the first conductivity type, and is formed to have a portion immediately below the source region.
9. The MOS field-effect transistor according to 8.

【請求項３０】第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、前記半導体領域の表面に形成された第１導電型のボディ
領域と、前記ボディ領域の表面に形成された第２導電型のソース
領域と、前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、前記ソース領域と前記ボディ領域にコンタクトするソー
ス電極と、前記半導体基板の前記第２主面上に形成されたドレイン
電極と、前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ドレイン領域の底部に近接あるいは
接触して形成された低抵抗不純物拡散領域と、前記ドレイン領域から前記低抵抗不純物拡散領域まで達
するように形成された溝に埋め込まれ、前記ドレイン領
域と前記低抵抗不純物拡散領域とを接続する埋め込み電
極と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。30. A first or second conductivity type semiconductor substrate having a first main surface and a second main surface opposed to the first main surface, and formed on the first main surface of the semiconductor substrate. An insulator having an opening; a first or second conductivity type semiconductor region formed on the insulator and having an electrical resistance higher than that of the semiconductor substrate; and a first conductivity formed on a surface of the semiconductor region. A second conductive type source region formed on the surface of the body region; and a second conductive type source region formed on the surface of the semiconductor region to face the source region with a part of the body region interposed therebetween. A two-conductivity type drain region; a gate electrode formed on a surface of the body region interposed between the source region and the drain region via a gate insulating film; a source electrode contacting the source region and the body region And before A drain electrode formed on the second main surface of the semiconductor substrate; and a low electrode formed to protrude into the semiconductor region from the opening formed in the insulator and to approach or contact the bottom of the drain region. A resistive impurity diffusion region; and a buried electrode that is buried in a groove formed so as to reach from the drain region to the low resistance impurity diffusion region and connects the drain region and the low resistance impurity diffusion region. A MOS field-effect transistor, characterized in that:

【請求項３１】第１主面とこの第１主面に対向する第
２主面を有する第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１半導体
領域と、前記第１半導体領域に形成された第１導電型の第２半導
体領域と、前記第２半導体領域に形成された第２導電型の第３半導
体領域と、前記第２半導体領域の１部を挟んで前記第３半導体領域
に対向するように、前記第１半導体領域に形成された第
２導電型の第４半導体領域と、前記第３半導体領域と前記第４半導体領域とに挟まれた
前記第２半導体領域上にゲート絶縁膜を介在して形成さ
れたゲート電極と、前記半導体基板の前記第１主面の上方に形成され、前記
第４半導体領域に接続された第１主電極と、前記半導体基板の前記第２主面上に形成された第２主電
極と、前記第３半導体領域近傍の前記第１半導体領域の表面か
ら前記半導体基板まで達するように形成された第１導電
型の第５半導体領域と、前記第３半導体領域上及び前記第５半導体領域上に形成
された金属層と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。31. A semiconductor substrate of a first conductivity type having a first main surface, a second main surface facing the first main surface, and a first semiconductor region of a first conductivity type formed on the semiconductor substrate. A second semiconductor region of a first conductivity type formed in the first semiconductor region; a third semiconductor region of a second conductivity type formed in the second semiconductor region; and a part of the second semiconductor region A fourth semiconductor region of a second conductivity type formed in the first semiconductor region so as to be opposed to the third semiconductor region across the third semiconductor region, and sandwiched between the third semiconductor region and the fourth semiconductor region. A gate electrode formed on the second semiconductor region with a gate insulating film interposed therebetween; a first main electrode formed above the first main surface of the semiconductor substrate and connected to the fourth semiconductor region; A second main electrode formed on the second main surface of the semiconductor substrate; A fifth semiconductor region of the first conductivity type formed so as to reach from the surface of the first semiconductor region near the third semiconductor region to the semiconductor substrate; and formed on the third semiconductor region and the fifth semiconductor region. A MOS field-effect transistor, comprising: a metal layer formed by:

【請求項３２】前記第３半導体領域はソース領域であ
り、前記第４半導体領域はドレイン領域であることを特
徴とする請求項６または３１に記載のＭＯＳ電界効果ト
ランジスタ。32. The MOS field-effect transistor according to claim 6, wherein the third semiconductor region is a source region, and the fourth semiconductor region is a drain region.

【請求項３３】前記第４半導体領域と前記半導体基板
との間の耐圧は、前記第４半導体領域と前記第３半導体
領域との間の耐圧より低く設定されていることを特徴と
する請求項３１に記載のＭＯＳ電界効果トランジスタ。33. The withstand voltage between the fourth semiconductor region and the semiconductor substrate is set lower than the withstand voltage between the fourth semiconductor region and the third semiconductor region. 32. The MOS field effect transistor according to item 31.

【請求項３４】第１主面とこの第１主面に対向する第
２主面を有する第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１半導体
領域と、前記第１半導体領域に形成された第１導電型のボディ領
域と、前記ボディ領域に形成された第２導電型のソース領域
と、前記ボディ領域の１部を挟んで前記ソース領域に対向す
るように、前記第１半導体領域に形成された第２導電型
のドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれた前記ボ
ディ領域上にゲート絶縁膜を介在して形成されたゲート
電極と、前記半導体基板の前記第１主面の上方に形成され、前記
ドレイン領域に接続されたドレイン電極と、前記半導体基板の前記第２主面上に形成されたソース電
極と、前記ソース領域近傍の前記第１半導体領域の表面から前
記半導体基板まで達するように形成された第１導電型の
第２半導体領域と、前記ソース領域上及び前記第２半導体領域上に形成され
た金属層と、を具備することを特徴とするＭＯＳ電界効果トランジス
タ。34. A semiconductor substrate of a first conductivity type having a first main surface, a second main surface facing the first main surface, and a first semiconductor region of a first conductivity type formed on the semiconductor substrate. A body region of a first conductivity type formed in the first semiconductor region, a source region of a second conductivity type formed in the body region, and opposed to the source region with a part of the body region interposed therebetween. A second conductive type drain region formed in the first semiconductor region, and a gate formed on the body region sandwiched between the source region and the drain region with a gate insulating film interposed therebetween. An electrode; a drain electrode formed above the first main surface of the semiconductor substrate and connected to the drain region; a source electrode formed on the second main surface of the semiconductor substrate; The first semiconductor in the vicinity A second semiconductor region of a first conductivity type formed so as to reach the semiconductor substrate from a surface of a region, and a metal layer formed on the source region and the second semiconductor region. MOS field-effect transistor.

【請求項３５】前記ドレイン領域と前記半導体基板と
の間の耐圧は、前記ドレイン領域と前記ソース領域との
間の耐圧より低く設定されていることを特徴とする請求
項３４に記載のＭＯＳ電界効果トランジスタ。35. The MOS electric field according to claim 34, wherein a withstand voltage between the drain region and the semiconductor substrate is set lower than a withstand voltage between the drain region and the source region. Effect transistor.