JP2002140899A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002140899A JP2000335180A JP2000335180A JP2002140899A JP 2002140899 A JP2002140899 A JP 2002140899A JP 2000335180 A JP2000335180 A JP 2000335180A JP 2000335180 A JP2000335180 A JP 2000335180A JP 2002140899 A JP2002140899 A JP 2002140899A
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Hiroshi Nakamura
寛 中村
Takeshi Takeuchi
健 竹内
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Abstract

(57)【要約】 【課題】短時間の処理で結果が得られ、且つベリファイ
読み出し結果が全部パスしたかどうかだけでなく、フェ
イル数を高速に検出できる検知回路を備えた半導体記憶
装置を提供することを目的としている。 【解決手段】メモリセルＭＣ０〜ＭＣｌが所定のデータ
保持状態となったかどうかの検出を行うために、一括処
理単位内の各メモリセルの書き込み、消去動作の終了／
未終了状態に基づき所定の電流Ｉｆａｉｌ１を流し、一
括処理単位内の総電流量をＡ／Ｄコンバータ動作により
検出することにより、一括動作で所定の未終了状態数を
検出することを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、特にフラッシュメモリにおける書き込
み動作や消去動作におけるベリファイ読み出し結果の検
出方法に係り、一括処理単位の大きいフラッシュメモリ
に好適なものである。
【０００２】
【従来の技術】フラッシュメモリにおいては、ページ単
位でデータを書き込んだり、ページ単位あるいは複数ペ
ージ単位の消去動作を行うことによって、実効的に書き
込み速度や消去速度を向上している。ページ単位の書き
込み動作においては、書き込みデータをシリアルに入力
して１ページ分のレジスタに入力した後、書き込みパル
ス印加動作とベリファイ読み出し動作を行い、ページ内
のデータ全てが書き込みできるまで、書き込みパルス印
加動作とベリファイ読み出し動作が繰り返される。この
時、ページ内の全てのデータが書き込まれたかどうかの
判定には、従来、次の２つの方法が用いられている。
【０００３】第１の方法は、書き込みパルス印加動作の
後のベリファイ読み出し後に、ページ内のレジスタに
は、ベリファイ読み出し結果がラッチされているので、
このデータをページ内全てのレジスタから読み出すこと
によって検出するものである。この第１の方法につい
て、図１１により概略的に説明する。図１１は、ＮＡＮ
Ｄ型フラッシュメモリにおけるコア部のブロック図であ
る。このコア部には、メモリセルアレイ１００、入出力
バッファ１１０及びロウデコーダ１２０等が含まれてい
る。上記メモリセルアレイ１００はデータ入出力時のＩ
／Ｏが異なり、同一のカラムアドレスに割り付けられた
複数のメモリセル領域１００−１，１００−２，…，１
００−ｉに分割されており、例えば１ページが５１２カ
ラムで構成される場合には、１００−１〜１００−５１
２の領域に分かれている。この図１１では、８個のＩ／
Ｏから構成されるメモリセルアレイ１００を例示してお
り、カラム選択信号ＣＳＬ０，ＣＳＬ１，…，ＣＳＬｉ
で制御されるカラム選択ゲートを介して、１ページ分の
データを１バイト（Ｐ／Ｂ群１０ａ）ずつ入出力バッフ
ァ１１０（Ｉ／Ｏ０〜Ｉ／Ｏ７）を介して入出力するよ
うになっている。
【０００４】各ＮＡＮＤ型メモリセル１３０は、ゲート
が選択ゲート線ＳＧＳ，ＳＧＤにそれぞれ接続された２
つの選択トランジスタＳ１，Ｓ２と、これら選択トラン
ジスタＳ１，Ｓ２間に電流通路が直列接続され、ゲート
がそれぞれワード線ＷＬ０，ＷＬ１，…，ＷＬ１５に接
続されたメモリセルＭＣ０，ＭＣ１，…，ＭＣ１５とか
ら構成されている。上記選択トランジスタＳ１の電流通
路の一端は、ソース線ＣＥＬＳＲＣに接続され、上記選
択トランジスタＳ２の電流通路の一端は、ビット線ＢＬ
０_０〜ＢＬ０_７にそれぞれ接続される。上記選択ゲー
ト線ＳＧＳ，ＳＧＤ及びワード線ＷＬ０，ＷＬ１，…，
ＷＬ１５にはそれぞれ、ロウデコーダ１２０から出力さ
れる電圧が供給される。
【０００５】上記ビット線ＢＬ０_０〜ＢＬ０_７にはそ
れぞれ、書き込みデータを一時的に保持するレジスタ
（ページバッファ）Ｐ／Ｂ_０〜Ｐ／Ｂ_７が接続され
る。ここで、Ｐ／Ｂ_０〜Ｐ／Ｂ_７は、データ入出力バ
ッファＩ／Ｏ０〜Ｉ／Ｏ７に対応するレジスタで、１０
ａの中では同一のカラムアドレスに対応している。他の
ビット線ＢＬｉ_０〜ＢＬｉ_７に対しても同様に接続さ
れるレジスタＰ／Ｂがあるため、書き込み単位である１
ページ分のメモリセルに対して、同数のレジスタが接続
されている。
【０００６】上記各レジスタＰ／Ｂ_０〜Ｐ／Ｂ_７はそ
れぞれ、書き込みデータ保持と読み出しデータ保持の動
作を兼用しており、ベリファイ読み出し結果が各レジス
タＰ／Ｂ_０〜Ｐ／Ｂ_７に保持される。従って、ベリフ
ァイ読み出し後に、これらのレジスタＰ／Ｂ_０〜Ｐ／
Ｂ_７のデータをカラム選択ゲートを介して信号線ＤＩ
Ｏ０〜ＤＩＯ７に読み出して、書き込みフェイルに相当
するデータ数（以後フェイル数）を直接数えることによ
って、ページ内の全てのデータが書き込めたかどうかを
知ることができる。この第１の方法では、ページ内のレ
ジスタのデータを全て読み出すための時間が必要となる
が、図示せぬカウンター回路等により、フェイル数を具
体的に知ることができる。
【０００７】これに対し、第２の方法は、ページ内のレ
ジスタの出力ノードをＯＲ論理で検出する方法である。
この例を図１２により説明する。図１２の例では、１バ
イト分のレジスタ群１０ａから、ベリファイ読み出し後
のデータが出力されるノードＣＯＭ０，ＣＯＭ１，…，
ＣＯＭｉをそれぞれ引き出して、ＰＭＯＳ（Ｐチャネル
型ＭＯＳ）トランジスタ２２のゲートでそれぞれ受け、
これらＰＭＯＳトランジスタ２２をそれぞれフューズ素
子（Ｆｕｓｅ）２１を介して、ワイヤードＯＲ接続した
ものである。上記各フューズ素子２１の共通ノードＬＳ
ＥＮと接地点間には、ＮＭＯＳ（Ｎチャネル型ＭＯＳ）
トランジスタ３００の電流通路が接続され、このゲート
端子が検出信号ＶＥＲＩＦＹで制御されている。検知動
作前には、信号ＶＥＲＩＦＹが“Ｈ”に制御されて、共
通ノードＬＳＥＮが“Ｌ”レベルにプリチャージされて
いる。
【０００８】上記フューズ素子２１は、正常に書き込み
動作ができない不良カラムを検知動作から切り離すため
に設けられている。ここで、信号ＶＥＲＩＦＹが“Ｌ”
になり、所定のタイミングで各カラムのレジスタ群１０
ａと各カラムの信号線ＣＯＭ０〜ＣＯＭｉを接続し、あ
るカラムの信号線ＣＯＭに“Ｌ”レベルが出力された場
合には、共通ノードＬＳＥＮがＰＭＯＳトランジスタ２
２及びフューズ素子２１を介して初期状態の“Ｌ”レベ
ルから“Ｈ”レベルに充電される。ＰＭＯＳトランジス
タ２２及びフューズ素子２１が並列に接続された構成に
より、全てのカラムの信号線ＣＯＭ０〜ＣＯＭｉが
“Ｈ”を出力しなければ、共通ノードＬＳＥＮは“Ｌ”
レベル保持とはならない。従って、フェイル結果を保持
したレジスタ１０ｂのデータが、ノードＣＯＭに“Ｌ”
レベルとして出力される構成にすることによって、一箇
所でも信号ＣＯＭが“Ｌ”レベル、すなわちフェイルを
有するカラムがあると、共通ノードＬＳＥＮが“Ｈ”レ
ベルになる。この方法では、レジスタ群１０ａから信号
線ＣＯＭ０〜ＣＯＭｉにデータを出力する期間と、共通
ノードＬＳＥＮの電位が確定する期間が短時間で済み、
一括動作で書き込みフェイル状態の有無を検出すること
ができる。
【０００９】しかしながら、第１の方法では、結果を得
るのに時間がかかり、第２の方法では、一括処理で結果
が得られる反面、ページ内の全てのカラムがパスしたこ
としか知ることができないという問題がある。
【００１０】通常の書き込み動作中、あるいは消去動作
中のこのようなフェイル数検出動作は、第２の方法が高
速であり機能的に充分である。しかし、例えばフューズ
素子２１を溶断するか否かを決定する前のダイソートテ
ストにおいて、不良カラムがこのパス／フェイル状態の
検出回路に接続されたままであると、書き込みパルス印
加動作とベリファイ読み出しの繰り返しサイクル数や、
消去パルス印加動作とベリファイ読み出しの繰り返しサ
イクル数等の評価が行えない。この理由は、不良カラム
部がフェイルデータを保持し続ける場合があるためで、
この場合には、前述のフューズ素子により不良カラム部
を検出回路から切り離す工程を経た後でなければ、この
ような評価を実施できず、テストの効率を落とすことに
なる。
【００１１】また、不良カラムをフューズ素子で切り離
して正常にフェイル数検知回路が動作する場合において
も、半導体記憶装置の内外に誤り訂正機能がある場合に
は、その誤り訂正の処理能力の範囲で、書き込み動作や
消去動作中のフェイル数が所定数以下ならば、擬似的に
パス状態にすることが可能である。誤り訂正機能がオン
チップで、あるいはシステムに搭載されることが前提に
なるが、このような擬似的なパスも許容することにより
パフォーマンスの向上につながる。このような制御が可
能になる場合の所定数のフェイル数の検出においても、
従来は第１の方法を実施するため、ページ内の全てのレ
ジスタからベリファイ読み出し後のデータを読み出す必
要があり、時間がかかる問題があった。
【００１２】従って、ベリファイ読み出し結果が全部パ
スしたかどうかだけでなく、フェイル数を高速に検出す
る方法が望まれている。
【００１３】
【発明が解決しようとする課題】上記のように、大量の
データを一括に書き込み、消去する不揮発性メモリにお
いては、全てのメモリセルが所定のデータ保持状態とな
ったかどうかの検出機能が必要であるが、従来の半導体
記憶装置は、結果を得るのに時間がかかり、別の方法で
は、一括処理で結果が得られる反面、ページ内の全ての
カラムがパスしたことしか知ることができないという問
題があった。
【００１４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、短時間の一括処
理で全てのメモリセルが所定のデータ保持状態となった
かどうかを検出できる検出回路を備えた半導体記憶装置
を提供することにある。
【００１５】また、この発明の他の目的は、ベリファイ
読み出し結果が全部パスしたかどうかだけでなく、フェ
イル数を高速に検出できる検知回路を備えた半導体記憶
装置を提供することにある。
【００１６】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、電気的に書き換え可能な不揮
発性メモリセルが配列されたメモリセルアレイと、前記
メモリセルアレイから読み出したデータを一時的に保持
する複数のラッチ回路と、前記複数のラッチ回路の一端
の二値論理データの“１”または“０”に比例した第１
の電流を生成する手段と、第２の所定電流を生成する手
段と、前記第１の電流と前記第２の電流を比較する手段
とを備え、前記第１の電流と前記第２の電流の比較結果
に基づいて、前記複数のラッチ回路の一端の二値論理デ
ータの“１”または“０”の数を検出することを特徴と
している。
【００１７】また、この発明の請求項２に記載した半導
体記憶装置は、電気的に書き換え可能な不揮発性メモリ
セルが配列されたメモリセルアレイと、前記メモリセル
アレイに書き込むデータを一時的に保持する複数のラッ
チ回路と、前記複数のラッチ回路の一端の二値論理デー
タの“１”または“０”に比例した第１の電流を生成す
る手段と、第２の所定電流を生成する手段と、前記第１
の電流と前記第２の電流を比較する手段とを備え、前記
第１の電流と前記第２の電流の比較結果に基づいて、前
記複数のラッチ回路の一端の二値論理データの“１”ま
たは“０”の数を検出することを特徴としている。
【００１８】更に、この発明の請求項３に記載した半導
体記憶装置は、電気的に書き換え可能な不揮発性メモリ
セルが配列されたメモリセルアレイと、前記メモリセル
アレイから読み出したデータを一時的に保持するラッチ
回路が所定数毎にグループ化された複数のラッチ回路群
と、前記複数のラッチ回路群の一端の二値論理データの
“１”または“０”に比例した第１の電流を生成する手
段と、第２の所定電流を生成する手段と、前記第１の電
流と前記第２の電流を比較する手段とを備え、前記第１
の電流と前記第２の電流の比較結果に基づいて、前記複
数のラッチ回路群の一端の二値論理データの“１”また
は“０”の数を検出することを特徴としている。
【００１９】請求項４に記載したように、請求項１乃至
３いずれか１つの項に記載の半導体記憶装置において、
前記第２の電流を生成する手段は、前記第１の電流の増
減する刻みと等しい電流値の刻みで設定でき、可変であ
ることを特徴とする。
【００２０】請求項５に記載したように、請求項１乃至
３いずれか１つの項に記載の半導体記憶装置において、
前記第２の電流の最小値は、前記第１の電流の最小値よ
りも大きく、前記第２の電流の最大値は、前記第１の電
流の最大値よりも小さいことを特徴とする。
【００２１】請求項６に記載したように、請求項１乃至
３いずれか１つの項に記載の半導体記憶装置において、
前記第１の電流と前記第２の電流を比較する手段は、前
記第１の電流を流すダイオード接続の第１のＭＯＳ型ト
ランジスタと、前記第１のＭＯＳ型トランジスタとゲー
ト電圧が等しく、ドレイン端が第２の電流を生成する手
段に接続された第２のＭＯＳ型トランジスタとを備えた
ことを特徴とする。
【００２２】請求項７に記載したように、請求項１乃至
３いずれか１つの項に記載の半導体記憶装置において、
前記第１の電流を生成する手段は、ゲートに所定の固定
電位が印加される第１のＭＯＳトランジスタと、前記第
１のＭＯＳ型トランジスタに直列に接続され、前記複数
のラッチ回路の一端の電位に基づいて、直接的または間
接的にゲート電位を制御される第２のＭＯＳ型トランジ
スタと、前記第１のＭＯＳ型トランジスタ及び前記第２
のＭＯＳ型トランジスタと直列に接続される第１のスイ
ッチ素子からなる電流経路を並列に複数備え、前記第２
の電流を生成する手段は、ゲートに前記固定電位を受け
る第１のＭＯＳ型トランジスタと同じ形状の第３のＭＯ
Ｓ型トランジスタと、前記第３のＭＯＳ型トランジスタ
に直列に接続され、第２の電流値の設定に関わる制御信
号によりゲートを制御される第４のＭＯＳ型トランジス
タと、前記第３のＭＯＳ型トランジスタと第４のＭＯＳ
型トランジスタと直列に接続される第２のスイッチ素子
からなる複数の電流経路と、前記第１の電流を生成する
手段の１つの電流経路の電流値よりも小さい電流を生成
する電流経路とを備えたことを特徴とする。
【００２３】請求項８に記載したように、請求項７に記
載の半導体記憶装置において、前記第１，第２のスイッ
チ素子は、それぞれフューズ素子であることを特徴とす
る。
【００２４】請求項９に記載したように、請求項７に記
載の半導体記憶装置において、前記第１，第２のスイッ
チ素子は、それぞれゲートを制御されたＭＯＳトランジ
スタであることを特徴とする。
【００２５】請求項１のような構成によれば、書き込み
動作後のベリファイ読み出し結果が保持されたラッチ回
路の“１”あるいは“０”データを第１の電流に変換
し、検出側では所定の第２の電流を流して、第１の電流
と第２の電流を比較することによって、一括動作で所定
数の“１”データあるいは“０”データがあるかどうか
の判定ができる。
【００２６】ＮＡＮＤ型フラッシュメモリにおいては、
ラッチ回路に保持されているデータは、書き込みベリフ
ァイ読み出し後の結果であり、次の書き込みデータでも
ある。すなわち、書き込みデータはベリファイ読み出し
結果を兼ねることが可能であるため、請求項２に記した
ように、書き込みデータが保持されるラッチ回路のデー
タ“０”の数、あるいは“１”の数を数えることによっ
ても、書き込みベリファイの結果を知ることができる。
【００２７】請求項３のような構成によれば、データ
“０”あるいは“１”を有するラッチ回路群を検出する
ことによって、より短い時間での検出が可能である。複
数のラッチ回路群とは、例えば１バイト分のラッチ回路
を示す。
【００２８】請求項４に示すように、例えば“０”デー
タを保持するラッチ回路の数に比例した第１の電流の刻
みと、所定の第２の電流の刻みが同じで且つ可変にすれ
ば、“０”データを保持するラッチ回路の数を検出する
ことができる。
【００２９】請求項５に示すように、フェイルデータを
有するラッチ回路が０である場合に、第１の電流は最小
の０となり、第２の電流の最小値が０より大きければフ
ェイルデータが０個であることが検出できる。また、第
２の電流の最大値が第１の電流の最大値よりも小さけれ
ば、フェイルデータが所定の数以上であることを検出で
きる。
【００３０】請求項６に示すように、第１の電流と第２
の電流をトランジスタの動作点電圧に変換して出力する
ことができる。
【００３１】請求項７に示すように、第１の電流と第２
の電流を同じ構成に基づいて生成するため回路構成が容
易になる。
【００３２】請求項８に示すように、第１，第２のスイ
ッチ素子は、フューズ素子で構成できる。
【００３３】請求項９に示すように、第１，第２のスイ
ッチ素子を回路に置き換えれば、ＥＰＲＯＭやＥＥＰＲ
ＯＭにより、フューズの状態に相当するデータが保持さ
れたシステムに対応することができる。
【００３４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係る半導体記憶装置について説明するためのもの
で、フェイル数検知回路と、この回路に関係する回路を
抽出して示している。図１において、１０は書き込み単
位である１ページ分のレジスタ（ページバッファＰ／
Ｂ）群を示しており、１０ａは１カラム分（１バイト）
のレジスタ群である。書き込み動作のベリファイ読み出
し後や、消去動作のベリファイ読み出し後には、パス／
フェイルデータが、各カラムのノードＣＯＭ０，ＣＯＭ
１，…，ＣＯＭｉに出力される。この部分を抽出して具
体的な構成例を図２に示す。この図２では、カラム単位
でフェイル数を検出する場合を示している。
【００３５】図２に示す如く、１つのレジスタ１０ｂに
はラッチ回路１０ｃが設けられており、その一方のノー
ドｎ１は、書き込み動作時や読み出し動作時において、
ビット線ＢＬ０，ＢＬ１，ＢＬ２，…に接続され、他方
のノードｎ２はＮＭＯＳトランジスタ２８のゲートに常
時接続されている。このラッチ回路１０ｃは、ＮＡＮＤ
型フラッシュにおいては、書き込みデータや読み出しデ
ータを一時的に保持するものである。書き込み中におい
ては、書き込みベリファイ読み出し動作の結果と次の書
き込みデータが兼ねられている。上記ＮＭＯＳトランジ
スタ２８に電流通路が直列に接続されるＮＭＯＳトラン
ジスタ２９のゲートには、信号ＶＦＹが入力されるよう
になっている。
【００３６】フェイル数の検知動作時には、まず、信号
ＣＯＭＨｎを“Ｌ”レベルにして、ＰＭＯＳトランジス
タ２７によりノードＣＯＭｉを“Ｈ”レベル（ＶＤＤ）
にプリチャージした後に、信号ＶＦＹを“Ｈ”レベルに
する。ベリファイ読み出し結果がパスデータの時、ノー
ドｎ２の電位が“Ｌ”レベル、フェイルデータの時に
は、ノードｎ２の電位が“Ｈ”レベルとする。レジスタ
群１０ａ中の全てのラッチ回路１０ｃにベリファイ読み
出しの結果、パスの状態が保持されると、全てのノード
ｎ２が“Ｌ”レベルのためノードＣＯＭｉは放電されな
いが、一箇所でもフェイルデータを保持したラッチ回路
が含まれていると、ＮＭＯＳトランジスタ２８と２９の
パスにより、ノードＣＯＭｉの電位が“Ｌ”レベルに放
電される。すなわち、図１においては、フェイルデータ
が含まれるカラムにおいては、ＰＭＯＳトランジスタ２
２が導通状態となる。
【００３７】一方、ＰＭＯＳトランジスタ２３のゲート
には、差動増幅器１により制御される所定の固定電圧が
ノード７より印加される。この差動増幅器１は、ＰＭＯ
Ｓトランジスタ２と抵抗素子Ｒｏｒｉの接続点の電位が
Ｖｒｅｆになるように動作するものである。これによ
り、抵抗Ｒｏｒｉには電流Ｉ（＝Ｖｒｅｆ／Ｒｏｒｉ）
が流れ、差動増幅器１の出力はＰＭＯＳトランジスタ２
が電流Ｉを流すようなゲート電圧を出力する。例えば、
Ｖｒｅｆは、１Ｖ程度の電圧である。カレントミラー回
路を構成するＰＭＯＳトランジスタ４ａ，４ｂ、ＮＭＯ
Ｓトランジスタ５ａ，５ｂにより、ＰＭＯＳトランジス
タ２３が電流Ｉを流すようにノード７には固定電圧が印
加される。
【００３８】なお、図１においては、ＰＭＯＳトランジ
スタ２，４ａ，４ｂ、及び各カラムのＰＭＯＳトランジ
スタ２３は、同じサイズのトランジスタである。これに
より、各カラムの電流経路２０において、ＰＭＯＳトラ
ンジスタ２２が導通状態で、フューズ素子２１が溶断さ
れていなければ、共通ノード２６に向かって電流Ｉが流
れる。すなわち、フェイルデータを含むカラムでは電流
Ｉが流れる。
【００３９】上記共通ノード２６には、ＮＭＯＳトラン
ジスタ３０，３１からなるカレントミラー回路が接続さ
れており、ダイオード接続のＮＭＯＳトランジスタ３０
には、フェイルデータを含むカラム数に比例した電流Ｉ
ｆａｉｌ１が流れ、ＮＭＯＳトランジスタ３１のゲート
には、Ｉｆａｉｌ１と同じ量の電流が流れるような電圧
が印加される。ＮＭＯＳトランジスタ３１を流れる電流
Ｉｆａｉｌ２は、ＮＭＯＳトランジスタ３１が５極管動
作をする場合には、電流Ｉｆａｉｌ１とほぼ等しい電流
となる。
【００４０】上記ＮＭＯＳトランジスタ３１のドレイン
側のノード５０には、Ｄ／Ａコンバータ構成の許容フェ
イル数設定回路４０が接続されている。この回路４０中
の電流経路４１においては、ＰＭＯＳトランジスタ２３
ｂのゲートサイズが、ＰＭＯＳトランジスタ２３の半分
のサイズになっているが、その他の電流経路４２，４
３，４４においては、接続されているＰＭＯＳトランジ
スタやフューズ素子は、電流経路２０のものと等しい。
【００４１】これにより、電流経路４１においては、Ｐ
ＭＯＳトランジスタ２が流す電流Ｉに対して０．５倍の
電流０．５Ｉを流し、電流経路４２では電流経路２０と
等しい電流Ｉを流し、電流経路４３では２Ｉを流し、電
流経路４４では４Ｉを流すように構成されている。
【００４２】上記各電流経路２０，４１，４２，４３，
４４に用いられているフューズ素子２１は、レーザーを
照射して溶断するフューズでも良いし、図３に示すよう
な、ＭＯＳトランジスタのゲート電圧がラッチ回路の一
端のノード２０１で制御される回路構成のスイッチ回路
でも良い。図３に示した例では、電流経路２０の構成に
合わせて、ラッチ回路の一端のノード２０１でゲートを
制御されるトランジスタ２００はＰＭＯＳトランジスタ
にすることが望ましい。このトランジスタ２００をＮＭ
ＯＳトランジスタにしても良いが、その場合には、トラ
ンジスタ２００によって、電流経路２０に流そうとして
いる電流が制限されないようにする必要がある。また、
ラッチ回路に接続されるＮＭＯＳトランジスタ２０３，
２０４のゲート信号ＡとＢは、一方がリセット信号なら
ば、他方が不良カラムのアドレスに対応して制御される
信号であり、トランジスタ２００を非導通状態にするこ
とによって、そのフューズが切れたことと等価になる。
【００４３】上記電流経路４２，４３，４４に供給され
る信号Ｂ０，Ｂ１，Ｂ２はそれぞれ、検出したいフェイ
ル数に応じてレベルが設定される信号である。これらの
信号Ｂ０，Ｂ１，Ｂ２のレベルによって、この許容フェ
イル数設定回路４０が流そうとする電流Ｉｐａｓｓが決
まり、この電流ＩｐａｓｓとＮＭＯＳトランジスタ３１
が流そうとするＩｆａｉｌ２との間でノード５０の動作
点電圧が決まる。図１では、この電位をインバータで検
出してＶｏｕｔという出力を得ている。
【００４４】図４に上記信号Ｂ０，Ｂ１，Ｂ２と検出で
きるフェイル数との関係をまとめて示す。（Ｂ２，Ｂ
１，Ｂ０）が（０，０，０）の場合、許容フェイル数設
定回路４０が流せる電流Ｉｐａｓｓは、０．５×Ｉとな
る。この時、図１の全てのレジスタＰ／Ｂがベリファイ
読み出しの結果パス、データすなわち、全てのノードＣ
ＯＭが“Ｈ”レベルならば、電流Ｉｆａｉｌ１は０とな
るため、Ｉｆａｉｌ２＝０とＩｐａｓｓ＝０．５Ｉの動
作点は“Ｈ”レベル側にシフトし、出力電圧Ｖｏｕｔは
“Ｌ”レベルとなる。また、フェイルデータを保持した
レジスタＰ／Ｂを含むカラムが１個ある場合には、１個
のノードＣＯＭが“Ｌ”レベルとなり、Ｉｆａｉｌ１＝
Ｉとなるため、Ｉｆａｉｌ２＝ＩとＩｐａｓｓ＝０．５
Ｉの動作点電圧は“Ｌ”レベル側にシフトし、出力電圧
Ｖｏｕｔは“Ｈ”レベルとなる。すなわち、（Ｂ２，Ｂ
１，Ｂ０）が（０，０，０）の場合、フェイルデータを
有するカラムが１個以上であることを検出できることに
なる。
【００４５】以下同様に、（Ｂ２，Ｂ１，Ｂ０）が
（０，０，１）の場合には、Ｉｐａｓｓ＝１．５Ｉとな
るため、フェイルデータを有するカラムが２個以上であ
ることを一括処理で検出できる。
【００４６】この動作に、許容フェイル数設定信号Ｂ
０，Ｂ１，Ｂ２のインクリメント制御を伴って実施する
と、フェイルデータを有するカラムが何個あるかを検出
することができる。すなわち、図５に示すように、フェ
イルデータを有するレジスタに応じた電流Ｉｆａｉｌ１
を流した状態で、（Ｂ２，Ｂ１，Ｂ０）を（０，０，
０）から（０，０，１），（０，１，０）へとインクリ
メントして行くと、（Ｂ２，Ｂ１，Ｂ０）に応じた電流
ＩｐａｓｓがＩｆａｉｌ１を越えたところで出力Ｖｏｕ
ｔが反転する。従って、Ｖｏｕｔが反転した時の（Ｂ
２，Ｂ１，Ｂ０）に対応したフェイル数が存在すること
が検出される。図５のタイミングチャートの例では、
（Ｂ２，Ｂ１，Ｂ０）＝（０，１，１）のときに出力電
圧Ｖｏｕｔが“Ｌ”レベルとなっているので、フェイル
データを有するカラムが３個であったことが分かる。
【００４７】図６は、従来の一括検知動作と、本実施の
形態の動作を模式的に示した図である。すなわち、従来
は図６（ａ）に示すように、共通ノード２６を充電する
か否かの検出であったために、フェイルデータのレジス
タＰ／Ｂを持つカラム１０ａが２個あっても、フェイル
有りということしか分からなかったが、本実施態様によ
れば、図６（ｂ）に示すように、２個以上のフェイルし
たカラムがあるかどうかという一括の検出方法、あるい
はフェイルしたカラムが何個あるかという検出方法の両
方に対応できる。
【００４８】なお、フェイル数を数える場合には、図５
に示したように、（Ｂ２，Ｂ１，Ｂ０）を順にインクリ
メントして出力を見なければならないが、この回数は、
セルアレイ毎に備わった不良カラムを置き換えるリダン
ダンシ数程度でよい。従って、セルアレイ内に、カラム
リダンダンシが８個あれば、（Ｂ３，Ｂ２，Ｂ１，Ｂ
０）のように、４ビットあるいは、３ビット程度で良
く、１０回程度の繰り返しで済み、ページ内のレジスタ
Ｐ／Ｂ全てに対して読み出しを行うような時間はかから
ない。
【００４９】以上、各レジスタＰ／Ｂに備わったラッチ
回路１０ｃに保持されたベリファイ読み出し後のフェイ
ルデータを保持したフェイルカラム数を検出できること
について述べたが、検出されるデータは、パス／フェイ
ルに関係なく、ラッチ回路に保持された二値論理データ
の“０”の総数を検出したり、“１”の総数を検出した
りする動作と見ることができる。
【００５０】従って、短時間の一括処理で全てのメモリ
セルが所定のデータ保持状態となったかどうかを検出で
き、且つベリファイ読み出し結果が全部パスしたかどう
かだけでなく、フェイル数を高速に検出できる。
【００５１】［第２の実施の形態］上述した第１の実施
の形態では、フェイルしたデータ、またはラッチ回路の
ノードｎ２に“１”データを有するレジスタ（ページバ
ッファ）Ｐ／Ｂを含むカラム数の検出について述べた
が、各カラムのレジスタ群１０ａからノードＣＯＭに出
力する回路を、図７のような構成に替えると、カラム単
位ではなく、フェイルしたデータ、またはラッチ回路の
ノードｎ２に“１”データを有するレジスタＰ／Ｂの数
を検出できる。
【００５２】すなわち、図７に示す回路では、各レジス
タ毎にＮＭＯＳトランジスタ２９のゲートに異なる信号
ＶＦＹ０〜ＶＦＹ７を供給するようにしている。
【００５３】次に、上記図７に示した回路の動作を図８
（ａ），（ｂ）及び図９により説明する。なお、図８
（ａ），（ｂ）では、各カラム内のＰ／Ｂ群１０ａの中
で、各レジスタＰ／Ｂが有するデータ（“１”はフェイ
ル、“０”はパスとする）を表している。
【００５４】まず、図８（ａ）に示すように、まず信号
ＶＦＹ０を“Ｈ”レベルにして、Ｉ／Ｏ０に対応するレ
ジスタＰ／Ｂ_０のパス／フェイル結果をノードＣＯＭ
０〜ＣＯＭｉに出力する。その後で、前述のフェイル数
検出動作を行うと、ページ内でＰ／Ｂ_０に含まれるフ
ェイル数を検出することができる。例えばＰ／Ｂ_０に
は、ページ内ではフェイルが１個存在している。
【００５５】Ｐ／Ｂ_０のフェイルを検出した後、図８
（ｂ）に示すように、信号ＶＦＹ１を“Ｈ”レベルにし
て、Ｐ／Ｂ_１のパス／フェイルデータをＣＯＭ０〜Ｃ
ＯＭｉに出力し、同様にフェイル数検出動作を行う。こ
のＰ／Ｂ_１には、ページ内ではフェイルが２個存在し
ている。
【００５６】以下同様にＰ／Ｂ_７まで行うと、図９に
示すように、各Ｉ／Ｏのフェイル数と、これらの合計が
容易に求められる。
【００５７】このような、フェイル情報を持つレジスタ
の数を検出できるということは、書き込み動作において
は、書き込みが終了していないビット数が検出できるこ
とになる。これに対して、第１の実施の形態では、書き
込みが終了していないバイト数（カラム数）が検出でき
ることになる。
【００５８】［第３の実施の形態］図１０は、この発明
の第３の実施の形態に係る半導体記憶装置について説明
するためのもので、図１の回路の変形構成例である。図
１０において、図１と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。
【００５９】図１に示した第１の実施の形態において
は、各カラムに流れる一定電流をＰＭＯＳトランジスタ
２３によって決めていたが、図１０に示す第３の実施の
形態では、ＮＭＯＳトランジスタ２３ｃで決めている。
【００６０】電流Ｉを決めている部分は、図１と同様で
あるが、ＰＭＯＳトランジスタ４ｃで０．５Ｉの電流を
発生し、ダイオード接続のＮＭＯＳトランジスタ５ｃの
ゲート電位を許容フェイル数決定回路４０に入力してい
る。また、ＰＭＯＳトランジスタ４ｄに電流Ｉを流し、
ＮＭＯＳトランジスタ５ｄのダイオード接続により、電
流Ｉを各カラムの電流経路２０ｃに流すように構成して
いる。ノード７ｃとノード８は、この場合異なる電位と
なるが、それぞれ回路動作初期を除いて安定な電圧が印
加される。
【００６１】また、ＰＭＯＳトランジスタ６及びＮＭＯ
Ｓトランジスタ３２，３３は、この回路を非活性状態に
するイネーブル信号ＥＮ及びＥＮＢがゲートに入力され
ており、非活性状態での電流貫通パスを遮断している。
【００６２】各レジスタＰ／ＢからノードＣＯＭ０，Ｃ
ＯＭ１，…，ＣＯＭｉに出力されたパス／フェイル信号
は、ＰＭＯＳトランジスタ２４のゲートに入力され、Ｐ
ＭＯＳトランジスタ２４のドレインがＮＭＯＳトランジ
スタ２２ｃのゲートに入力される。ここで、ゲートに信
号ＤＲＳＴが入力されるＮＭＯＳトランジスタ２５は、
ＮＭＯＳトランジスタ２２ｃのゲート電位をリセットす
るためのものである。よって、ノードＣＯＭの電位が
“Ｌ”レベルの時には、ＮＭＯＳトランジスタのゲート
には“Ｈ”レベル電位が印加され、ノードＣＯＭの電位
が“Ｈ”レベルの時は、ＮＭＯＳトランジスタ２２ｃの
ゲート電位は、リセット状態の“Ｌ”レベルが印加され
たままとなる。
【００６３】本実施の形態では、許容フェイル数設定回
路４０で電流０．５Ｉを発生させる方法として、ＰＭＯ
Ｓトランジスタ４ｃのゲート幅を、ＰＭＯＳトランジス
タ４ｄのゲート幅の半分にして、ＰＭＯＳトランジスタ
４ｃに流す電流を０．５Ｉにする方法を示しているが、
ＰＭＯＳトランジスタ４ｃと４ｄのゲート幅を等しくし
て、ＮＭＯＳトランジスタ５ｃのゲート幅をＮＭＯＳト
ランジスタ５ｄまたは２３ｃのゲート幅の倍のサイズに
して作る方法等でも良い。また、図１に示したような方
法で、電流パス４１または４１ｃ側で、０．５倍の電流
が流れるようにしても良い。
【００６４】また、この回路構成の場合には、フューズ
素子２１ｃは、前述の図３のような回路構成にする場
合、トランジスタ２００をＮＭＯＳトランジスタにする
ことが望ましい。
【００６５】以上、第１乃至第３の実施の形態を用いて
この発明の説明を行ったが、この発明は上記各実施の形
態に限定されるものではなく、実施段階ではその要旨を
逸脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。
【００６６】
【発明の効果】以上説明したように、この発明によれ
ば、短時間の一括処理で全てのメモリセルが所定のデー
タ保持状態となったかどうかを検出できる検出回路を備
えた半導体記憶装置が得られる。
【００６７】また、ベリファイ読み出し結果が全部パス
したかどうかだけでなく、フェイル数を高速に検出でき
る検知回路を備えた半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、フェイル数検知回
路と、この回路に関係する回路を抽出して示す回路図。
【図２】図１に示した回路における一部のノードとレジ
スタとの接続を詳細に示しており、カラム単位の検出を
行う場合の回路図。
【図３】図１に示した回路におけるフューズ素子を実現
する場合の構成例を示す回路図。
【図４】検出したいフェイル数に応じてレベルが設定さ
れる信号と検出できるフェイル数との関係を示す図。
【図５】上記図１に示した回路においてフェイル数を検
出する際のタイミングチャート。
【図６】カラム単位でのフェイル数の検出動作について
説明するためのもので、（ａ）図は従来の検出動作、
（ｂ）図はこの発明の検出動作。
【図７】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、図１に示した回路
における一部のノードとレジスタとの接続を詳細に示し
ており、カラム内のＩ／Ｏ単位で検出を行う場合の回路
図。
【図８】Ｉ／Ｏ毎のフェイル数の検出動作について説明
するためのもので、（ａ）図はＩ／Ｏ０のフェイル数、
（ｂ）図はＩ／Ｏ１のフェイル数。
【図９】Ｉ／Ｏ毎のフェイル数の検出動作について説明
するためのもので、Ｉ／Ｏ０〜Ｉ／Ｏ７のフェイル数。
【図１０】この発明の第３の実施の形態に係る半導体記
憶装置について説明するためのもので、フェイル数検知
回路と、この回路に関係する回路を抽出して示す回路
図。
【図１１】従来の半導体記憶装置においてフェイル数を
検知する第１の方法について説明するためのもので、Ｎ
ＡＮＤ型フラッシュメモリにおけるコア部のブロック
図。
【図１２】従来の半導体記憶装置においてフェイル数を
検知する第２の方法について説明するためのもので、ペ
ージ内のレジスタの出力ノードをＯＲ論理で検出する回
路部を抽出して概略的に示す回路図。
【符号の説明】
１…差動増幅器、 ２…ＭＯＳトランジスタ、 Ｒｏｒｉ…抵抗、 Ｖｒｅｆ…基準電位、 １０…１ページ分のレジスタ（ページバッファＰ／Ｂ）
群、 １０ａ…１カラム分（１バイト）のレジスタ群、 １０ｂ…１つのレジスタ、 １０ｃ…ラッチ回路、 ｎ１，ｎ２…ラッチ回路のノード、 ＣＯＭ０，ＣＯＭ１，…，ＣＯＭｉ…信号線、 ２０，４１，４２，４３，４４…電流経路、 ２１…フューズ素子（Ｆｕｓｅ）、 Ｐ／Ｂ…レジスタ（ページバッファ） ２２，２３，２３ｂ，２８，２９，３０，３１，３２，
２００，２０３，２０４…ＭＯＳトランジスタ、 ２６…共通ノード、 Ｉｆａｉｌ１，Ｉｆａｉｌ２…電流、 ４０…許容フェイル数設定回路、 １００…メモリセルアレイ、 １２０…ロウデコーダ、 １３０…ＮＡＮＤ型メモリセル、 ＷＬ０，ＷＬ１，…，ＷＬ１５…ワード線、 ＢＬ０_０〜ＢＬ０_７…ビット線、 ＭＣ０，ＭＣ１，…，ＭＣ１５…メモリセル、 Ｓ１，Ｓ２…選択トランジスタ、 ＳＧＳ，ＳＧＤ…選択ゲート線、 Ｉ／Ｏ０〜Ｉ／Ｏ７…データ入出力バッファ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６２２Ｅ (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 竹内 健 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AD05 AD13 AD16 AE05 AE09 5L106 AA10 CC04 CC13 CC17 CC21 CC31 DD24 DD25 GG05 GG07

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 電気的に書き換え可能な不揮発性メモリ
    セルが配列されたメモリセルアレイと、 前記メモリセルアレイから読み出したデータを一時的に
    保持する複数のラッチ回路と、 前記複数のラッチ回路の一端の二値論理データの“１”
    または“０”に比例した第１の電流を生成する手段と、 第２の所定電流を生成する手段と、 前記第１の電流と前記第２の電流を比較する手段とを備
    え、 前記第１の電流と前記第２の電流の比較結果に基づい
    て、前記複数のラッチ回路の一端の二値論理データの
    “１”または“０”の数を検出することを特徴とする半
    導体記憶装置。
  2. 【請求項２】 電気的に書き換え可能な不揮発性メモリ
    セルが配列されたメモリセルアレイと、 前記メモリセルアレイに書き込むデータを一時的に保持
    する複数のラッチ回路と、 前記複数のラッチ回路の一端の二値論理データの“１”
    または“０”に比例した第１の電流を生成する手段と、 第２の所定電流を生成する手段と、 前記第１の電流と前記第２の電流を比較する手段とを備
    え、 前記第１の電流と前記第２の電流の比較結果に基づい
    て、前記複数のラッチ回路の一端の二値論理データの
    “１”または“０”の数を検出することを特徴とする半
    導体記憶装置。
  3. 【請求項３】 電気的に書き換え可能な不揮発性メモリ
    セルが配列されたメモリセルアレイと、 前記メモリセルアレイから読み出したデータを一時的に
    保持するラッチ回路が所定数毎にグループ化された複数
    のラッチ回路群と、 前記複数のラッチ回路群の一端の二値論理データの
    “１”または“０”に比例した第１の電流を生成する手
    段と、 第２の所定電流を生成する手段と、 前記第１の電流と前記第２の電流を比較する手段とを備
    え、 前記第１の電流と前記第２の電流の比較結果に基づい
    て、前記複数のラッチ回路群の一端の二値論理データの
    “１”または“０”の数を検出することを特徴とする半
    導体記憶装置。
  4. 【請求項４】 前記第２の電流を生成する手段は、前記
    第１の電流の増減する刻みと等しい電流値の刻みで設定
    でき、可変であることを特徴とする請求項１乃至３いず
    れか１つの項に記載の半導体記憶装置。
  5. 【請求項５】 前記第２の電流の最小値は、前記第１の
    電流の最小値よりも大きく、前記第２の電流の最大値
    は、前記第１の電流の最大値よりも小さいことを特徴と
    する請求項１乃至３いずれか１つの項に記載の半導体記
    憶装置。
  6. 【請求項６】 前記第１の電流と前記第２の電流を比較
    する手段は、前記第１の電流を流すダイオード接続の第
    １のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トラ
    ンジスタとゲート電圧が等しく、ドレイン端が第２の電
    流を生成する手段に接続された第２のＭＯＳ型トランジ
    スタとを備えたことを特徴とする請求項１乃至３いずれ
    か１つの項に記載の半導体記憶装置。
  7. 【請求項７】 前記第１の電流を生成する手段は、ゲー
    トに所定の固定電位が印加される第１のＭＯＳトランジ
    スタと、前記第１のＭＯＳ型トランジスタに直列に接続
    され、前記複数のラッチ回路の一端の電位に基づいて、
    直接的または間接的にゲート電位を制御される第２のＭ
    ＯＳ型トランジスタと、前記第１のＭＯＳ型トランジス
    タ及び前記第２のＭＯＳ型トランジスタと直列に接続さ
    れる第１のスイッチ素子からなる電流経路を並列に複数
    備え、 前記第２の電流を生成する手段は、ゲートに前記固定電
    位を受ける第１のＭＯＳ型トランジスタと同じ形状の第
    ３のＭＯＳ型トランジスタと、前記第３のＭＯＳ型トラ
    ンジスタに直列に接続され、第２の電流値の設定に関わ
    る制御信号によりゲートを制御される第４のＭＯＳ型ト
    ランジスタと、前記第３のＭＯＳ型トランジスタと第４
    のＭＯＳ型トランジスタと直列に接続される第２のスイ
    ッチ素子からなる複数の電流経路と、前記第１の電流を
    生成する手段の１つの電流経路の電流値よりも小さい電
    流を生成する電流経路とを備えたことを特徴とする請求
    項１乃至３いずれか１つの項に記載の半導体記憶装置。
  8. 【請求項８】 前記第１，第２のスイッチ素子は、それ
    ぞれフューズ素子であることを特徴とする請求項７に記
    載の半導体記憶装置。
  9. 【請求項９】 前記第１，第２のスイッチ素子は、それ
    ぞれゲートを制御されたＭＯＳトランジスタであること
    を特徴とする請求項７に記載の半導体記憶装置。
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