KR101971830B1 - 메모리 장치에 있어서의 파워 시그너처 억제를 위한 시스템 - Google Patents

Abstract

독출 동작시 메모리 장치에서의 파워 시그너처를 억제하기 위한 방법 및 장치가 제공된다. 메모리 어레이는 비트당 2개의 셀과 같이 비트당 짝수개의 셀이 할당되고 상보적인 데이터상태들이 각각의 셀쌍에 저장되는 방식으로 데이터를 저장한다. 메모리 어레이로부터 억세스되는 데이터와 상관없이 동일한 전력이 소모되므로 비트라인을 통한 메모리 어레이의 차등적인 데이터 독출에 의해 파워 시그너처가 억제된다. 하위 회로시스템에 상보적인 데이터를 제공하는 데이터 출력버퍼들은 하나의 출력버퍼(상보적인 출력버퍼쌍에 있어서)만이 각각의 독출 주기에서 반대이의 논리상태가 되도록 각각의 독출동작 이전에 동일한 논리상태로 리셋된다. 이에 따라 메모리 어레이로부터 억세스되어 상기 출력버퍼들에 의해 제공되는 데이터상태와 상관없이 전력 소모가 동일하게 유지된다.

Description

메모리 장치에 있어서의 파워 시그너처 억제를 위한 시스템 {SYSTEM FOR POWER SIGNATURE SUPPRESSION IN MEMORY DEVICES}

본 발명은 메모리 장치에 관한 것이다. 특히, 본 발명은 메모리 장치에 있어서의 파워 시그너처 억제(power signature suppression)에 관한 것이다.

메모리 장치는 다른 시스템에 의해 사용되어 특정 기능을 실행하는 데이터를 저장하는 것으로 알려져 있다. 이러한 데이터는 멀티미디어 파일 또는 사용자가 읽을 수 있는 문서일 수 있으며, 이러한 데이터를 저장하는 메모리 장치는 예컨대, 휴대용 USB 구동장치와 같은 불휘발성 메모리, 다양한 공지의 메모리 카드 및 고체(solid state) 하드 디스크 드라이브일 수 있다. 이러한 메모리 장치는 예컨대, 다이내믹 억세스 메모리(DRAM) 또는 스태틱 랜덤 억세스 메모리(SRAM)와 같은 휘발성 메모리 장치일 수도 있다. 이러한 경우, 메모리 장치는 패키징된 자립형(standalone) 독립적인 반도체 메모리칩일 수 있다.

메모리 장치에 저장되어 필요할 경우 호스트 시스템에 의해 읽혀지는 암호키 또는 패스워드와 같은 유형의 데이터는 민감한 데이터이다. 이러한 데이터는 ASIC (Application Specific Integrated Circuit) 또는 다른 혼합된 회로 시스템과 같은 다른 회로에 집적된 메모리 장치에 저장될 수 있다. 또한, 자립형 반도체 장치는 인쇄회로기판 또는 멀티칩 패키지에 탑재된 호스트 시스템에 연결되어 저장 기능을 제공할 수 있다.

당연히 이러한 민감한 데이터는 의도적이거나 비의도적으로 발견되지 않도록 보호되어야 한다. 반도체 메모리 장치의 역공학(reverse engineering)에 의해 저장된 데이터를 알아낼 수 있으나, 물리적인 회로 요소들을 알아내는데 특수한 장비가 필요하기 때문에 매우 비용이 많이 든다. 또한, 반도체 장치의 역공학 전문 회사들이 이러한 민감한 데이터를 허가없이 억세스하는 불법 행위에 관여할 가능성은 낮다.

메모리 장치에 저장된 데이터를 부분적으로 판단하는데 이용될 수 있는 역공학의 형태가 생겨나고 있다. 이러한 기술을 파워 시그너처 분석 (power signature analysis)라고 하며, 반도체 메모리 장치 또는 메모리 장치를 구비한 시스템이 동작하여 다양한 기능을 수행할 때 상기 반도체 메모리 장치 또는 시스템의 전력 공급부를 감시하는 기술이다. 그 원리는 특정한 데이터가 독출되는 경우, 실제로 독출되는 데이터는 모르더라도 다른 데이터 상태들이 독출될 때 전력 소비 레벨이 변한다는 것이다. 따라서, 서로 다른 독출 동작들이 메모리 장치에 의해 수행됨에 따라 전력 소비가 일어나며 전력 공급 레벨의 변화가 나타난다. 전력 공급 변화의 패턴은 시간(클럭 신호)에 따른 특정 기능들과 관련될 수 있으며, 충분한 데이터가 축적되면, 상기 전력 공급 변화 패턴을 분석하여 억세스되는 데이터의 논리 상태에 관한 실마리를 제공할 수 있다.

현재 메모리 장치에 관련된 파워 시그너처의 문제점을 도 1에 도시하였다. 도 1은 공지의 메모리 어레이 및 출력경로 회로를 도식적으로 나타낸 것이다. 비트라인들(BL0~BL7)과 워드라인(WL)에 의해 상기 메모리 어레이를 나타내고 있으며, 각각의 워드라인과 비트라인의 교차점에 하나의 메모리 셀이 연결되는 것으로 가정한다. 통상의 기술자라면 메모리 어레이가 도 1에 도시된 하나의 워드라인과 8개의 비트라인 이상의 워드라인과 비트라인을 구비할 수 있다는 것을 이해할 수 있을 것이다. 상기 메모리 어레이는 비휘발성 또는 휘발성 메모리 셀들로 구성될 수 있다. 비트라인들(BL0~BL3)은 멀티플렉서/디멀티플렉서 기호로 표시된 제1컬럼선택회로(10)에 연결되고, 비트라인들(BL4~BL7)은 멀티플렉서/디멀티플렉서 기호로 표시된 제2컬럼선택회로(12)에 연결된다. 컬럼선택회로들(10,12)은 컬럼선택신호들(도시되지 않음)에 의해 제어되어 하나의 비트라인을 데이터버스라인 (DB0,DB1)에 연결한다.

데이터의 독출시, 포트들(Q0,Q1)을 통한 출력을 위해 센스증폭기(14,16)는 각각 데이터버스라인(DB0,DB1)의 전압을 기준전압(VREF)과 비교한다. 기준전압(VREF)은 비트라인 전압을 논리 "1" 또는 "0"으로 구별하기 위한 전압레벨로 설정된다. 이는 싱글엔디드 센싱(single ended sensing)으로 일반적으로 알려져 있다. 출력포트(Q0)는 데이터의 하나의 비트를 출력하고, 출력포트(Q1)는 데이터의 제1비트를 출력한다. 데이터의 기입시, 기입 구동기(18,20)가 기입데이터를 입력포트(D0,D1)로부터 수신하여 데이터버스라인(DB0,DB1)에 인가한다. 상기 컬럼선택회로(10,12)는 선택신호들에 의해 다시 제어되어 데이터버스라인(DB0,DB1)을 선택된 비트라인들에 연결하며, 워드라인(WL)이 구동되어 메모리셀을 억세스하여 상기 선택된 비트라인에 연결된 메모리셀에 데이터가 저장된다. 상기 요소들(10,12,14,16)은 도 1의 출력경로 회로로 간주할 수 있다.

도 1의 회로를 위한 독출동작 타이밍의 일례를 도 2에 도시하였다. 도 2에서, 각각의 클럭 사이클(CLK)에서 출력포트(Q0,Q1)로부터 연속적인 비트들이 독출된다. 이 경우, 낮은 논리상태에서 높은 논리상태로 천이하는 각각의 타이밍 Q0 (또는 Q1)에서 메모리 어레이와 센스증폭기들(14,16)에서 전력소비가 일어난다. 또한, 높은 논리상태에서 낮은 논리상태로의 천이와 낮은 논리상태에서 높은 논리상태로의 천이에서 각기 다른 전력소모가 일어날 수 있다. 도 2에 도시된 바와 같이, 하나의 출력포트가 높은 논리상태로 천이하면 하나의 레벨의 전력소모가 발생할 수 있고, 어느 출력포트도 높은 논리상태로 천이하지 않으면 다른 레벨의 전력소모가 발생할 수 있으며, 두 개의 출력포트 모두 높은 논리상태로 천이하면 또 다른 레벨의 전력소모가 발생할 수 있다. 특정 클럭 사이클에서의 순간적인 전력 소모를 모니터링할 수 있지만, 연속적인 클럭 사이클에 걸친 출력포트들의 연속적인 천이를 메모리장치의 파워 시그너처를 판단하는데 이용할 수도 있다.

따라서 독출 동작시 파워 시그너처를 억제하도록 구성된 메모리 장치를 제공하는 것이 바람직하다.

본 발명은 종래의 반도체 장치의 적어도 하나의 문제점을 제거하거나 줄이는 것을 목적으로 한다.

제1양상에 있어서, 본 발명은 메모리 어레이와 출력 경로 회로를 구비한 반도체 장치를 제공한다. 상기 메모리 어레이는 비트라인들과 워드라인들에 연결되어 독출동작시 적어도 하나의 비트라인으로부터의 데이터 비트를 제공하는 메모리셀들을 구비한다. 상기 출력 경로 회로는 상기 비트라인들에 연결되고, 상기 적어도 하나의 비트라인으로부터의 데이터 비트를 센싱하도록 구성된다. 상기 출력 경로 회로는 상기 적어도 하나의 비트라인이 센싱되기 전에 제어신호에 따라 독출동작시 리셋 전압레벨로 선택적으로 설정되도록 구성되는 제1 및 제2출력포트들을 구비하고, 상기 제1 및 제2출력포트들중 하나가 상기 센싱된 데이터 비트에 해당하는 전압레벨로 설정되도록 함으로써 상기 센싱된 데이터 비트를 출력하도록 구성된다. 상기 리셋전압은 제1전압 공급레벨 (VDD)와 제2전압 공급레벨(VSS)중의 하나일 수 있다.

본 실시예에 있어서, 상기 메모리 어레이는 하나의 로직 상태에 해당하는 단일 메모리셀 또는 상보적인 로직 상태들에 해당하는 적어도 두 개의 메모리 셀들에 상기 데이터 비트를 저장하도록 구성될 수 있다. 본 실시예의 하나의 양상에 의하면, 상기 메모리 어레이는 상기 상보적인 로직 상태들에 해당하는 제1메모리셀쌍과, 상기 상보적인 논리상태들에 해당하는 제2메모리셀쌍에 상기 데이터 비트를 저장하도록 구성될 수 있다. 또한, 상기 메모리 어레이는 상기 상보적인 로직 상태들에 해당하는 제1메모리셀쌍과, 반전된 상보적인 논리상태들에 해당하는 제2메모리셀쌍에 상기 데이터 비트를 저장하도록 구성될 수 있다. 본 실시예에 있어서, 상기 메모리 어레이의 제1부분은 단일 메모리셀들에 데이터를 저장하도록 구성되고, 상기 메모리 어레이의 제2부분은 적어도 두 개의 메모리셀들에 데이터를 저장하도록 구성된다. 본 실시예에 있어서, 상기 메모리 어레이는 단일 메모리셀에 상기 데이터 비트를 저장하도록 구성되고, 상기 제어신호는 상기 제1 및 제2출력포트들이 리셋전압레벨이 되는 것을 방지하도록 억제되고, 상기 출력 경로 회로는 상기 센싱된 데이터 비트를 상기 제1출력포트상으로 출력하고 상기 제2출력포트를 통한 출력을 위해 다른 비트라인으로부터의 다른 데이터 비트를 센싱한다. 본 실시예에 있어서, 상기 메모리 어레이는 적어도 두 개의 메모리 셀들에 상기 데이터 비트를 저장하도록 구성되고, 상기 출력 경로 회로는 각각이 상기 제어신호에 따라 상기 제1출력포트 및 제2출력포트를 상기 리셋전압레벨로 설정하도록 구성되는 리셋회로들을 구비한다.

현재 기술되고 있는 실시예들에 있어서, 상기 리셋회로들은 상기 제1출력포트와 리셋전압 사이에 연결되는 제1트랜지스터 소자와, 상기 제2출력포트와 리셋전압 사이에 연결되는 제2트랜지스터 소자를 구비하는 바, 상기 제1 및 제2트랜지스터 소자는 각각 상기 제어신호를 수신하기 위한 게이트 단자를 갖는다. 또한, 상기 리셋회로들은 상기 제1출력포트에 연결되는 제1래치와, 상기 제2출력포트에 연결되는 제2래치를 구비하며, 상기 제1 및 제2래치는 상기 제1출력포트와 제2출력포트를 상기 리셋전압으로 설정하도록 상기 제어신호에 의해 리셋가능하다.

제1양상의 다른 실시예에 의하면, 상기 출력 경로 회로는 비트라인 선택기들과 센스증폭기 블럭을 구비한다. 상기 비트라인 선택기들은 제1비트라인을 제1데이터버스에 연결하고 제2비트라인을 제2데이터버스에 연결한다. 상기 센스증폭기 블럭은 상기 제1데이터버스와 제2데이터버스의 전압을 센싱하기 위한 싱글 엔디드 센싱모드와 차동 센싱모드로 동작가능하고, 상기 제1 및 제2출력포트를 상기 제1전압공급레벨(VDD)와 제2전압공급레벨(VSS)로 설정하도록 구성된다. 본 실시예에 있어서, 상기 센스증폭기 블럭은 각각이 상기 제1출력포트와 제2출력포트를 상기 제어신호에 따라 상기 리셋전압레벨로 설정하도록 구성되는 출력 래치회로들을 구비한다.

또한, 상기 센스증폭기 블럭은 제1싱글엔디드 센스증폭기와, 제2싱글엔디드 센스증폭기, 차동 센스증폭기 및 출력 선택기들을 구비할 수 있다. 쌍기 제1싱글엔디드 센스증폭기는 상기 싱글 엔디드 센싱모드로 동작가능하고, 상기 제1데이터버스 전압과 기준전압을 비교하여 제1싱글엔디드 출력을 제공하도록 구성된다. 상기 제2싱글엔디드 센스증폭기는 상기 싱글 엔디드 센싱모드로 동작가능하고, 상기 제2데이터버스 전압과 상기 기준전압을 비교하여 제2싱글엔디드 출력을 제공하도록 구성된다. 상기 차동 센스증폭기는 상기 차동 센싱모드로 동작가능하고, 상기 제1데이터버스 전압과 상기 제2데이터버스 전압을 비교하여 차동 출력들을 제공하도록 구성된다. 상기 출력 선택기들은 상기 싱글엔디드 센싱모드에서 상기 제1싱글엔디드 출력과 제2싱글엔디드 출력을 상기 출력래치회로들로 연결하도록 구성되고, 상기 차동 센싱모드에서 상기 차동 출력들을 상기 출력래치회로들로 연결하도록 구성된다.

또한, 상기 센스증폭기 블럭은 제1차동 센스증폭기와, 제2차동 센스증폭기 및 제1기준 선택기들을 구비할 수 있다. 상기 제1차동 센스증폭기는 상기 제1데이터버스에 연결되는 제1입력과, 제1기준노드에 연결되는 제2입력, 및 제1출력을 구비한다. 상기 제2차동 센스증폭기는 상기 제2데이터버스에 연결되는 제1입력과, 제2기준노드에 연결되는 제2입력, 및 제2출력을 구비한다. 상기 제1출력과 제2출력은 상기 출력래치회로들에 연결된다. 상기 제1기준 선택기들은 상기 싱글엔디드 센싱모드에서 기준전압을 상기 제1기준노드와 제2기준노드로 연결하고, 상기 차동 센싱모드에서 상기 제2데이터버스를 상기 제1기준노드에 연결하고 제1데이터버스를 상기 제2기준노드에 연결한다.

본 실시예에 있어서, 상기 기준 선택기들은 제2차동 센싱모드에서 제3비트라인을 제1기준노드에 연결하고 제4비트라인을 제2기준노드에 연결하도록 구성되고, 상기 제1비트라인과 제3비트라인은 제1상보 데이터에 해당하는 전압을 전송하고, 상기 제2비트라인과 제4비트라인은 제2상보 데이터에 해당하는 전압을 전송한다. 본 실시예에 의하면, 상기 제1상보 데이터와 제2상보 데이터는 동일한 데이터 비트를 나타내고, 상기 제1차동 센스증폭기는 상기 제1상보 데이터를 센싱하여 상기 데이터 비트의 트루(true)상태를 출력하고, 상기 제2차동 센스증폭기는 상기 제2상보 데이터를 센싱하여 상기 트루 상태의 보수(complement)를 출력한다.

제1양상의 또 다른 실시예에 의하면, 상기 출력 경로 회로는 비트라인 선택기들과, 제1차동 센스증폭기, 제2차동 센스증폭기, 제1출력래치회로 및 제2출력래치회로, 및 기준 선택기들을 구비한다. 상기 비트라인 선택기들은 제1비트라인과 제2비트라인중 하나를 제1데이터버스에 선택적으로 연결하고 제3비트라인과 제4비트라인중 하나를 제2데이터버스에 선택적으로 연결하도록 구성된다. 상기 제1차동 센스증폭기는 상기 제1데이터버스에 연결된 제1입력과, 제1기준노드에 연결된 제2입력, 및 제1출력을 구비한다. 상기 제2차동 센스증폭기는 상기 제2데이터버스에 연결된 제1입력과, 제2기준노드에 연결된 제2입력, 및 제2출력을 구비한다. 상기 제1출력래치회로 및 제2출력래치회로는 각각이 상기 제어신호에 따라 상기 제1출력포트와 제2출력포트를 상기 리셋전압레벨로 설정하도록 구성된다. 상기 기준 선택기들은 기준전압, 상기 제2비트라인 및 제2데이터버스중 하나를 상기 제1기준노드에 선택적으로 연결하고, 상기 기준전압, 상기 제3비트라인 및 제1데이터버스중 하나를 상기 제2기준노드에 선택적으로 연결하도록 구성된다.

제2양상에 있어서, 본 발명은 메모리 장치로부터 데이터를 독출하는 방법을 제공한다. 상기 방법은 차동 출력들을 제1전압레벨로 리셋하는 단계, 메모리 장치의 메모리 어레이로부터의 독출 동작을 수행하는 단계, 및 상기 차동 출력들중 하나를 상기 메모리 어레이로부터 독출되는 데이터에 따라 제2전압레벨로 설정하는 단계를 포함한다. 상기 리셋 단계는 차동 출력들을 상기 제1전압레벨로 설정하는 단계 또는 상기 차동 출력들에 연결된 래치회로들을 리셋하는 단계를 포함할 수 있다. 일 실시예에 의하면, 상기 독출동작을 수행하는 단계는 상기 메모리 어레이의 워드라인을 지정하는(asserting) 단계와, 상기 워드라인을 지정한 후 적어도 하나의 센스증폭기를 활성화하는 단계를 포함한다. 상기 상기 차동 출력들을 리셋하는 단계는 상기 적어도 하나의 센스증폭기를 활성화하기 전에 수행될 수 있고, 상기 워드라인의 지정(asserting) 과 동시에 수행될 수 있다.

본 발명의 다른 특징들은 아래의 첨부된 도면을 참조하여 기술되는 특정 실시예들에 의해 통상의 지식을 가진 자들에 의해 명확하게 이해될 수 있을 것이다.

본 발명의 실시예들을 첨부된 도면을 참조하여 설명한다.
도 1은 종래의 출력 경로 회로를 구비한 메모리 어레이의 회로도이다.
도 2는 도 1의 출력 경로 회로의 예시적인 동작을 나타내는 타이밍도이다.
도 3은 본 발명의 실시예에 의한 파워 시그너처를 억제하는 메모리 장치의 블럭도이다.
도 4는 도 3의 출력 경로 회로의 예시적인 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예에 의한 메모리 어레이 및 출력 경로 회로의 회로도이다.
도 6은 도 5의 출력 경로 회로의 예시적인 동작을 나타내는 타이밍도이다.
도 7은 다른 실시예에 의한 메모리 어레이 및 출력 경로 회로의 회로도이다.
도 8a, 8b, 8b, 8d, 8e, 8f는 또 다른 실시예에 의한 메모리 어레이 및 출력 경로 회로의 서로 다른 모드에서의 동작들을 나타낸 회로도이다.
도 9는 본 발명의 실시 예들을 동작시키는 방법을 나타낸 흐름도이다.
도 10은 본 발명의 실시 예에 의한 출력 경로 회로의 파워 시그너처 억제를 개략적으로 나타낸 흐름도이다.
도 11은 또 다른 출력 경로 회로를 나타낸 회로도이다.

본 발명은 독출 동작이 이루어지는 동안 메모리 장치에 있어서의 파워 시그너처를 억제하기 위한 방법 및 시스템을 제공한다. 메모리 어레이는 상보적인 데이터 상태들이 각각의 셀 쌍에 저장되도록 비트당 짝수개의 셀, 예컨대, 비트당 두 개의 셀에 데이터를 저장한다. 비트라인을 통해 메모리 어레이를 차등적으로 억세스하면, 억세스되는 데이터에 상관없이 동일한 전력 소모가 일어나기 때문에 파워 시그너처가 억제된다. 하위(downstream) 회로 시스템에 상보적인 데이터를 제공하는 데이터 출력 버퍼들이 하나의 출력버퍼만이 각각의 독출주기에서 반대의 로직 상태가 되도록 각각의 독출동작시 동일한 로직 상태로 리셋된다. 따라서 메모리 어레이로부터 독출되어 출력버퍼에 의해 제공되는 데이터 상태에 상관없이 전력 소모는 동일하게 유지된다. 이는 검출가능한 연속적인 파워 시그너처가 제거되는 결과로 나타난다.

또한, 실시예들에서 기술되는 기술은 메모리 장치내의 파워 시그너처가 나타나지 않도록 할 뿐만 아니라 파워 시그너처와 독립적으로 데이터를 수신하거나 기입하는 공동블럭(co-blocks)에 대한 "뷰(view)"를 제공한다. 다시 말해서, 메모리 회로들의 일부가 아니라 동일한 칩에 집적된 인접한 회로 블럭들은 그 구조내에서 상보적인 데이터들의 파워 시그너처를 은닉하도록 디자인된다면 그렇게 할 수 있다.

도 3은 본 실시예에 의한 파워 시그너처를 억제하는 메모리 장치의 블럭도이다. 메모리 장치(100)는 비트라인들과 워드라인들에 연결된 메모리 셀들을 구비하며, 적어도 2개의 메모리 셀들이 하나의 데이터 비트를 상보적인 데이터 상태로 저장하는데 사용되거나 각각의 데이터 셀들이 하나의 데이터 비트를 저장한다. 메모리 셀은 휘발성 또는 비휘발성 메모리 셀일 수 있다. 하나의 데이터 비트를 상보적인 논리상태로 저장하는데 두 개의 메모리 셀을 사용하는 것은 이 기술분야에서 잘 알려져 있으므로 더 이상 기술하지 않는다. 이에 따라 물리적인 비트라인들이 논리적으로 상보적인 비트라인들(BL0/BL0_N~BLp/BLp_N)로 지칭된다. 여기서, "p"는 마지막 비트라인을 나타내는 정수이고, "N"은 상보 비트라인을 나타낸다. 따라서 각각의 비트라인쌍(BL/BL_N)의 전압은 하나의 데이터 비트를 나타낸다. 출력 경로 회로(104)는 메모리 어레이(102)로부터 독출된 데이터를 차동 출력포트 (differential ports)(Q[0:m]/Q[0:m]_N)를 통해 출력한다. 여기서 "m"은 마지막 출력포트를 나타내고 "N"은 상보적인 출력포트를 나타낸다. 이하에서 보다 상세히 설명하겠지만, 출력 경로 회로(104)는 상보적인 비트라인들의 전압을 비교하기 위한 차동 센싱(differential sensing) 또는 비트라인들의 전압을 기준전압과 비교하기 위한 싱글엔디드 센싱을 이용한다.

따라서 각각의 출력포트쌍(Q/Q_N)은 하나의 데이터 비트를 나타내는 출력 전압을 제공한다. 출력 경로 회로(104)는 메모리 어레이(102)로부터의 독출동작이 행해지는 동안 특정시간에 활성화되는 리셋신호(RESET)를 수신하여 출력포트(Q/Q_N)로부터 데이터가 출력되는 동안 파워 시그너처를 억제한다. 출력 경로 회로(104)에 의해 상기 리셋신호가 어디에 어떻게 사용되는지는 이후에 상세히 설명한다.

메모리 장치(100)는 적절한 동작의 보장을 필요로 하는 다른 회로들을 포함할 것이나, 이 회로들은 본 실시예와 관련이 없으므로 도 3에는 도시되지 않는다. 메모리 장치(100)는 자립형(stand-alone) 반도체칩일 수 있으며, 또는 다른 하위(downstream) 회로들을 갖는 칩 상의 시스템에 집적될 수 있다. 하위 회로들의 예에는 트루(true) 데이터를 수신하는 데이터 처리회로(106)와 데이터 처리회로(106)와 동일하도록 구성되며 트루 데이터의 보수(complement)를 수신하는 미러 데이터 처리회로(108)가 포함된다.

본 실시예에 의하면, 메모리 어레이(102)와 출력 경로 회로(104)는 독출 동작시 출력되는 데이터를 식별하는데 사용될 수 있는 파워 시그너처를 나타내지 않는다. 각각의 독출 주기에서 항상 논리 "1"과 "0"이 출력되므로 독출되는 데이터의 상태와 무관하게 메모리 어레이(102)는 동일한 전력을 소모하며, 출력 경로 회로(104)도 동일한 전력을 소모한다. 대규모 집적 시스템에서의 파워 시그너처를 더욱 억제하기 위해, 미러 처리 회로(108)가 실제 데이터 처리회로(106)와 같은 방식으로 기능함으로써 두 개의 회로들(106,109)중의 하나가 출력 데이터와 무관하게 항상 동작하도록 한다.

도 4는 본 실시예에 의한 출력 경로 회로(104)에 의한 파워 시그너처 억제를 나타낸 간략화된 타이밍도이다. 클럭신호에 동기되어 상보적인 데이터 상태들이 메모리 어레이(102)로부터 독출되고 차등적으로 센싱되어 상보적인 포트들(Q, Q_N)을 통해 출력 경로 회로(104)에 의해 출력되는 것으로 가정한다. 도4는 또한 도 3의 리셋신호(RESET)의 형태를 도시하고 있다. 제1독출동작이 도 4의 좌측으로부터 클럭신호(CLK)의 상승엣지(110)에서 시작되어 필요한 비트라인 프리차징, 워드라인 활성화 및 센싱을 포함할 수 있는 독출 시퀀스를 개시한다.

리셋신호(RESET)의 제1펄스가 상승엣지(110) 직후에 발생되어 Q와 Q_N가 모두 제1전압레벨의 리셋상태, 이 예에서는 논리상태 "0"를 나타내는 VSS가 되도록 한다. 상기 리셋신호(RESET) 펄스의 발생과 동시에 또는 직후에 비트라인 데이터의 센싱이 시작되고 출력 경로 회로(104)는 센싱된 데이터로 Q와 Q_N을 구동한다. 보다 구체적으로, Q는 제1전압레벨, 이 예에서는 논리상태"1"을 나타내는 VDD가 되고, Q의 보수인 Q_N은 제1전압레벨(VSS)이 된다. 그러나, 리셋신호로 인해 Q_N은 이미 VSS레벨로 리셋되어 있기 때문에 Q_N의 레벨은 이전의 리셋상태에서 변화하지 않는다. 상기 프로세스는 이어지는 네 번의 데이터 독출동작에서 반복된다. 나머지 네 번의 독출동작 각각에 대해 Q 또는 Q_N중 하나만이 제1전압레벨(VDD)가 되며, 각각의 독출 주기에서 두 번의 출력버퍼 천이(transision)가 일어난다. 도 4에 각각의 클럭 주기에 대해 상기 두 번의 천이를 나타내었다. 따라서 독출되는 서로 다른 데이터 상태들 사이, 또는 독출되는 이전 데이터 상태에 대해 파워 시그너처가 존재하지 않는다.

메모리 어레이(102)가 두 개의 셀에 데이터를 저장하도록 구성되면, 하나의 셀이 데이터가 저장되는 구성에 비해 전체 저장용량이 감소한다. 본 실시예에 있어서, 전체 저장용량은 50% 감소한다. 또한 출력 데이터폭은 50% 감소한다. 예를 들어, 32비트의 데이터폭을 가지며 비트저장을 위해 비트당 하나의 셀이 할당되는 64Mb 메모리 장치는 출력포트들(Q0~Q31)을 갖는다. 메모리 어레이와 내부 데이터버스의 개수가 동일하고 비트저장을 위해 비트당 두 개의 셀이 할당되는 다른 메모리 장치를 가정하면, 이 메모리 장치는 최대 32Mb를 저장하고 포트(Q0/Q0_N~Q15/Q15_N)를 통한 출력을 위한 데이터 폭은 16비트로 감소할 것이다. 몇몇 응용들에서는 안전한 데이터 저장보다는 높은 전체 저장용량과 대역폭이 선호되지만, 다른 응용들에서는 파워 시그너처가 억제된 안전한 데이터 저장이 더 선호될 수 있다.

본 실시예에 의하면, 메모리 어레이(102)는 비트당 단일셀 모드, 비트당 2셀 모드, 또는 두 개의 모드로 데이터를 저장하도록 구성될 수 있으며, 출력 경로 회로(104)는 비트당 단일셀 모드 또는 비트당 2셀 모드에 대해 비트라인 데이터를 수신하고 센싱하고 출력하도록 선택적으로 구성될 수 있다. 이에 따라 다른 응용들에 사용될 수 있는 단일 메모리 장치가 제조될 수 있다. 또한, 리던던시(redundancy)를 갖는 비트당 2셀 모드에 의해 비트당 2셀 모드의 성능이 더 향상된다.

미국특허 US8,213,211에 비트당 하나의 셀 또는 비트당 두 개 이상의 셀이 할당되어 데이터를 저장할 수 있는 비트라인 및 워드라인을 구비한 메모리 어레이가 개시되어 있다. 비트당 서로 다른 개수의 셀들이 할당되어 데이터를 저장하는 방식을 위한 예시적인 메모리 어레이 구성을 검토하기 위해 상기 출원의 내용을 참조할 수 있다. 이하에서 비트당 단일셀 저장모드 또는 비트당 2셀 저장모드에서 비트라인 전압을 수신하기 위한 출력 경로 회로(104)의 실시예들을 설명한다.

도 5는 출력 경로 회로(104)의 제1실시예를 나타낸 회로도이다. 비트라인(BL0-BL7)과 워드라인(WL)은 메모리 어레이(102)를 나타낸다. 본 실시예의 출력 경로 회로(104)는 비트라인 그룹에 각각 연결된 비트라인 선택기들(200,202), 싱글 엔디드 센스 증폭기들(204,206), 차동 센스 증폭기(208), 출력 선택기들(210,212), 및 출력포트들(Q,Q_N)에 연결된 출력버퍼들(214.216)을 구비한다. 본 실시예의 출력버퍼(214,216)는 출력 래치회로로 도시되어 있다. 기입 구동기들(218,220)은 출력 경로 회로(104)의 구성요소가 아니며, 회로의 완성을 위해 도시한 것이다. 점선으로 된 박스(104)내의 구성요소들의 배열이 메모리 어레이(102)의 다른 모든 비트라인 그룹들에 대해 반복되며, 메모리 어레이(102)는 이러한 비트라인 그룹들을 짝수개 갖는 것으로 가정한다. 상술한 구성요소들은 이하에 상세히 설명한다.

메모리 어레이(102)는 비트당 단일셀 또는 2개의 셀을 할당하여 데이터를 저장하도록 구성된다. 독출동작시 워드라인이 활성화되어 워드라인에 연결된 모든 셀들을 억세스한다. 비트라인 선택기들(200,202)은 컬럼 선택회로로 기능하며, 동일한 디코딩된 컬럼 어드레스 신호(도시하지 않음)를 수신하여 하나의 비트라인을 각각의 데이터버스(DB,DB_N)에 연결한다. 임의의 개수의 비트라인이 각각의 비트라인 선택기(200,202)에 연결될 수 있다. 데이터버스(DB)는 싱글 엔디드 센스증폭기(204)의 하나의 입력에 연결되고 차동 센스증폭기(208)의 제1입력에 연결된다. 싱글 엔디드 센스증폭기(204)의 다른 입력은 기준전압(VREF)를 수신한다. 마찬가지로, 데이터버스(DB_N)는 싱글 엔디드 센스증폭기(206)의 하나의 입력에 연결되고 차동 센스증폭기(208)의 제2입력에 연결된다. 싱글 엔디드 센스증폭기(206)의 다른 입력은 기준전압(VREF)를 수신한다.

싱글 엔디드 센스증폭기(204)의 출력은 출력선택기(210)의 제1입력에 제공되고 차동 센스증폭기(208)의 제1출력은 출력선택기(210)의 제2입력에 제공된다. 마찬가지로, 싱글 엔디드 센스증폭기(206)의 출력은 출력선택기(212)의 제1입력에 제공되고 차동 센스증폭기(208)의 제2출력은 출력선택기(212)의 제2입력에 제공된다. 도 5에 도시된 모든 센스증폭기들은 센스 이네이블 신호(SENSE)에 의해 이네이블되어 그 입력들을 비교하여 해당결과의 출력을 제공한다. 출력선택기들(210,212)은 모드제어신호(MODE)를 입력하여 중간출력(q,q_N)을 통해 래치(214,216)에 연결될 입력을 선택한다. 출력선택기들(210,212)은 모드제어신호(MODE)가 일 상태에서 입력1을 선택하고 다른 상태에서 입력2를 선택하도록 1과 2로 표시된 입력위치들을 갖는 것으로 도시되며, 출력을 위한 통로의 역할을 한다. 그 입력들을 1 내지 4로 나타내지는 않았지만, 비트라인 선택기들(200,202)도 동일한 디코딩된 컬럼 어드레스 신호에 따라 동일한 입력을 선택하도록 구성된다. 이러한 견지에서, 번호가 표시된 입력 위치들을 갖는 선택기는 상기와 같이 기능하는 것을 이해되어야 한다. 출력래치회로(214,216)는 리셋신호(RESET)를 수신하며 출력포트(Q,Q_N)에 연결된다. 기입구동기들(218,220)로 구성된 기입회로는 입력포트(D,D_N)로부터 기입데이터를 수신하여 데이터버스(DB,DB_N)상으로 출력한다.

도 5에 도시된 출력 경로 회로(104)의 실시예는 데이터가 어떻게 메모리 어레이(102)에 저장되는지에 따라 싱글 엔디드 모드(single ended mode) 또는 차동 모드(differential mode)로 동작할 수 있다. 파워 시그너처가 억제되는 차동 모드 독출동작의 일례를 도 6의 타이밍도를 참조하여 이하에 기술한다. 도 6의 타이밍도는 도 5에 도시된 모든 신호들의 형태를 나타낸다. 비트라인, 데이터버스 및 출력포트에 대한 신호파형들은 저장된 데이터가 논리 "1" 또는 "0"인 경우를 나타낸다.

이 예에서, 메모리 어레이는 예컨대, 미국특허 USP 8,213,211에 기재된 것과 같은 안티퓨즈(anti-fuse) 메모리셀들로 구성되고, 두 개의 메모리셀이 하나의 데이터비트를 상보적인 데이터 상태들로서 저장하는 것으로 가정한다. 이에 따라 비트라인(BL0-BL3)에 연결된 메모리셀들은 일 상태의 비트들을 저장하고, 비트라인(BL4-BL7)에 연결된 메모리셀들은 상기 비트들의 상보적인 상태를 저장한다. 이 예에서, BL0과 BL4는 데이터버스(DB,DB_N)으로의 연결을 위해 선택되는 것으로 가정하는데, 이것을 도 5에 BL0 및 BL4와 WL의 교차선상에 위치한 "X"에 의해 나타내었다. 또한, 제어신호(MODE)는 하나의 로직상태로 설정되어 출력선택기(210,212)가 차동 센스증폭기(208)로부터의 출력만을 선택하여 출력래치회로(214,216)에 연결되도록 한다. 또한, 비트라인과 데이터버스(DB/DB_N)는 프리차지 회로(도시하지 않음)에 의해 VSS로 프리차지되는 것으로 가정한다.

독출동작은 CLK의 상승엣지 직후에 시작되며, 이때 워드라인(WL)이 활성화된다. 이와 거의 동시에 리셋신호(RESET)가 펄스신호로서 인가된다. 리셋신호에 의해 모든 출력래치회로들(214,216)이 VSS 전압레벨로 리셋된다. 본 실시예에서, SENSE 신호의 상승엣지 이전에 센스증폭기들이 트리거되거나 이네이블되기 전에 리셋신호(RESET)가 인가될 수 있다. 상기 활성화된 워드라인에 의해 VSS로 프리차지된 선택된 비트라인들중 하나가 고전압으로 상승하는 반면 다른 비트라인은 VSS 프리차지 전압레벨로 유지된다. 소정의 시간에, 비트라인 선택기들(200,202)이 컬럼 선택신호에 의해 활성화되어 선택된 비트라인들을 데이터버스들(DB,DB_N)에 연결하며, 이때 DB 또는 DB_N이 고전압레벨로 상승하게 된다. 상기 소정의 시간은 센스증폭기들(204,206,208)이 SENSE신호에 의해 언제 활성화되는지에 따라 조정되어 충분한 전압이 데이터버스(DB/DB_N)상에 인가되도록 할 수 있다. 여기서, 비트라인 선택기(200,202)는 CLK 또는 WL신호의 상승엣지와 동시에 또는 이후에 활성화될 수 있다. CLK신호의 하강엣지에서 SENSE신호가 인가되어 모든 센스증폭기들을 턴온시킨다.

차동 센스증폭기(208)로의 입력이 감지되고 데이터버스들(DB,DB_N)상의 전압들이 상보적인 고전압레벨과 저전압레벨이 되고, 센스증폭기(208)가 활성화되면 데이터버스들(DB,DB_N)중 하나가 풀 전압레벨(full voltage rail level)에 도달하게 된다. 이후, 차동 센스증폭기(208)의 상보적인 출력들은 출력포트들(Q,Q_N)을 통한 출력을 위해 출력래치회로들(214,216)에 의해 래치된다. 독출동작이 개시되고, 차동 센스증폭기(208)에 의한 센싱전에 출력래치회로들(214,216)이 리셋되었기 때문에 출력래치회로들(214,216)중 하나의 출력만이 높은 논리레벨로 천이된다. 다음 독출주기는 CLK신호의 다음 상승엣지에서 시작되며, 상술한 첫번째 독출동작의 프로세스가 반복된다. 따라서 억세스되는 데이터 및 독출되는 데이터의 시퀀스와 무관하게 파워 시그너처가 억제된다.

도 5의 실시예에 있어서, 동일한 SENSE신호가 싱글 엔디드 센스증폭기(204,206)와 차동 센스증폭기(208)를 이네이블하기 위해 사용된다. 다른 실시예에 있어서, MODE신호가 마스터 센스신호와 논리적으로 결합되어 싱글 엔디드 센스증폭기(204)만을 이네이블하기 위한 센스신호와 차동 센스증폭기(208)만을 이네이블하기 위한 센스신호인 두 개의 별개의 센스신호들을 생성한다.

싱글 엔디드 모드에서의 출력 경로 회로(104)의 동작을 위해, MODE신호가 싱글 엔디드 동작에 해당하는 논리상태로 천이됨으로써 싱글 엔디드 센스증폭기(204,206)의 출력들만이 출력래치회로(214,216)에 연결된다. 싱글 엔디드 모드에서, RESET신호는 사용되지 않고 비활성화상태로 유지된다. 싱글 엔디드 모드에서, 데이터버스들(DB,DB_N)은 논리적으로 DB0 및 DB1로 처리되며, 출력포트들(Q,Q_N)은 논리적으로 Q0 및 Q1으로 처리된다. 이것은 비트라인들(BL0,BL4)에 연결된 셀로부터 독출된 데이터가 독립적인 데이터비트들을 가지기 때문이다.

도 5에 도시된 출력 경로 회로의 실시예는 전용의 싱글 엔디드 센스증폭기와 차동 센스증폭기를 이용한다. 도 7에 도시된 다른 실시예에 의하면, 차동 센스증폭기가 싱글 엔디드 센싱동작과 차동 센싱동작 모두를 위해 사용될 수 있다.

도 7은 출력 경로 회로의 제2실시예를 나타낸 회로도이다. 비트라인들(BL0-BL15)과 워드라인(WL)이 메모리 어레이(102)를 나타낸다. 본 실시예에 의한 출력 경로 회로(104)는 비트라인 그룹들에 각각 연결된 제1단의 비트라인 선택기들(300,302,304,306), 제2단의 비트라인 선택기들(308,310), 출력(q,q_N)을 갖는 차동 센스증폭기들(312,314), 기준 선택기들(316,318) 및 출력포트들(Q,Q_N)에 연결된 출력래치회로들(320,322)를 구비한다. 본 발명의 변형예에 있어서, 출력래치회로들(320,322)은 차동 센스증폭기들(312,314)과 각각 통합될 수 있다. 기입 구동기들(324,326)은 출력 경로 회로(104)의 구성요소가 아니며 회로의 완성을 위해 도시된 것이다. 점선으로 된 박스(104)내의 구성요소들의 배열이 메모리 어레이(102)의 다른 모든 비트라인 그룹들에 대해 반복되며, 메모리 어레이(102)는 이러한 비트라인 그룹들을 짝수개 갖는 것으로 가정한다. 도 5의 실시예와 마찬가지로, 임의의 개수의 비트라인들이 제1단의 비트라인 선택기 각각에 연결될 수 있다. 점선으로 이루어진 박스(104)내의 구성요소들을 싱글 엔디드 센싱 모드 또는 차동 센싱 모드에서 동작할 수 있는 혼합된 센싱블록으로 통칭한다. 이 혼합된 센싱블록은 제1 및 제2 싱글엔디드 센싱유닛을 구비한다. 제1싱글엔디드 센싱유닛은 소자들(300,302,308,316,312,320)고 구성되고 제2싱글엔디드 센싱유닛은 소자들(304,306,310,318,314,322)로 구성된다.

이하에 상술한 구성요소들을 더욱 상세히 설명한다.

메모리 어레이(102)는 비트당 단일셀 또는 비트당 2개의 셀이 할당되는 방식으로 데이터를 저장하도록 구성된다. 독출동작시 워드라인의 활성화에 의해 워드라인에 연결된 모든 셀들이 억세스된다. 제1단의 비트라인 선택기들(300,302)과 제2단의 비트라인 선택기(308)이 컬럼 선택회로로 기능하여 비트라인들(BL0-BL7)중 하나를 선택하여 데이터버스(DB)에 연결하기 위한 디코딩된 컬럼 어드레스 신호들(도시하지 않음)을 수신한다. 마찬가지로, 제1단의 비트라인 선택기들(304,306)과 제2단의 비트라인 선택기(310)가 비트라인들(BL8-BL15)중 하나를 선택하여 데이터버스(DB_N)에 연결하기 위한 상기와 동일한 디코딩된 컬럼 어드레스 신호들(도시하지 않음)을 수신한다.

데이터버스(DB)는 차동 센스증폭기(312)의 하나의 입력과 기준 선택기(318)의 제1입력에 연결된다. 데이터버스(DB_N)는 차동 센스증폭기(314)의 하나의 입력과 기준 선택기(316)의 제1입력에 연결된다. 각각의 기준 선택기(316,318)는 기준 전압(VREF)을 수신하며 MODE신호에 의해 제어되는 제2입력을 가진다. 기준 선택기(316)의 출력은 차동 센스증폭기(312)의 제2입력에 제공되고, 기준 선택기(318)의 출력은 차동 센스증폭기(314)의 제2입력에 제공된다. 차동 센스증폭기(312)는 출력래치회로(320)에 연결되는 트루(true) 출력을 가지는 반면, 차동 센스증폭기(314)는 출력래치회로(322)에 연결되는 트루(true) 출력을 가진다. 차동 센스증폭기들(312,314)의 상보적인 출력들은 본 실시예에서 이용되지 않는다.

도 7에 도시된 모든 차동 센스증폭기들은 센스 이네이블신호(SENSE)에 의해 이네이블되어 그 입력들을 비교하고 해당결과의 출력을 제공한다. MODE신호의 상태에 따라 차동 센스증폭기들은 트루(true) 입력들에 인가되는 데이터버스 전압을 기준전압(VREF) 또는 다른 데이터버스 전압과 비교한다. 예를 들어, 차동 센스증폭기(312)는 트루 입력의 데이터전압(DB)을 기준전압(VREF) 또는 데이터버스 전압(DB_N)과 비교한다. 각각의 출력래치회로(320,322)는 리셋신호(RESET)를 수신하며 출력포트(Q,Q_N)에 연결된다. 기입 구동기들(324,326)로 구성되는 기입 회로는 입력포트(D,D_N)로부터 기입데이터를 수신하여 데이터버스(DB,DB_N)에 대한 구동을 수행한다.

도 7에 도시된 출력래치회로(104)의 실시예는 도 5에서 기술된 것과 동일한 방식으로 싱글엔디드 모드 또는 차동 모드에서 동작할 수 있다. 도 7의 실시예에 있어서, 차동 모드 및 싱글엔디드 모드 동작 양쪽을 위해, 제1단 및 제2단의 비트라인 선택기들을 통해 제1비트라인 그룹(BL0-BL7)중 하나의 비트라인만이 데이터버스(DB)에 연결되고 제2비트라인 그룹(BL8-BL15)중 하나의 비트라인만이 데이터버스(DB_N)에 연결된다. 2단의 비트라인들은 공지의 기술에 의해 선택된다.

차동 모드 동작에 있어서, 비트라인들(BL0-BL7)에 연결된 메모리셀들은 일 상태의 비트들을 저장하고 비트라인들(BL8-BL15)에 연결된 메모리셀들은 상보적인 상태의 비트들을 저장한다. 이 예에서, 비트라인들(BL0,BL8)이 억세스된다는 것은 이 비트라인들에 연결된 메모리셀들이 데이터의 상보적인 상태들은 저장한다는 것을 의미한다. 도 7에서, 비트라인들(BL0,BL8)과 워드라인(WL)의 교차선 상에 위치한 "X"는 차동 모드 동작을 위한 상기 비트라인 페어링(pairing)을 나타낸다. 물론, 도 7의 실시예에서 다른 비트라인 페어링도 가능하다. 예를 들면, 비트라인(BL7,BP15)과 워드라인(WL)의 교차점에 도시된 삼각형과, 비트라인(BL4,BP12)과 워드라인(WL)의 교차점에 도시된 사각형은 차동 모드 동작을 위한 다른 유효한 비트라인 페어링을 나타낸다.

독출동작 시퀀스는 도 6의 타이밍도에 도시된 바와 같다. 독출동작 동안, RESET신호에 의해 Q 및 Q_N이 VSS로 천이된다. DB 및 DB_N은 메모리 어레이(102)로부터 억세스되는 비트의 상보적인 데이터 상태들에 해당하는 전압들을 전송한다. 기준 선택기(316,318)는 차동모드에서 MODE신호에 의해 제어되어 DB_N을 차동 센스증폭기(312)에 연결하고 DB를 차동 센스증폭기(314)에 연결한다. 차동 센스증폭기(312,314)는 인가된 센스신호(SENSE)에 의해 활성화된다. 감지된 각각의 차동 센스증폭기로부터의 트루 입력은 출력래치회로(320,322)에 제공되고, 이중 하나의 출력래치회로만이 높은 논리레벨을 출력한다. 따라서 각각의 싱글엔디드 센싱유닛은 자신의 제1단 비트라인 선택기들에 연결된 하나의 비트라인과 제2싱글엔디드 센싱유닛의 제1단 비트라인 선택기들에 연결된 하나의 비트라인의 전압을 센싱하고, 그 반대도 마찬가지이다.

싱글엔디드 모드 동작은 비트라인(BL0,BL8)에 연결된 메모리셀이 자신의 데이터 비트를 저장하고, MODE신호가 다른 논리상태로 설정되어 데이터버스(DB)상의 전압이 기준전압(VREF)와 비교되고 데이터버스(DB_N)상의 전압이 기준전압(VREF)와 비교된다는 점에서만 차별화된다. RESET신호는 싱글엔디드 모드 동작에서는 인가되지 않는다. 따라서 각각의 싱글엔디드 센싱유닛은 자신의 제1단 비트라인 선택기에 연결된 하나의 비트라인의 전압을 센싱한다.

도 7에 도시된 실시예에서, 차동 출력모드 동작으로 싱글엔디드 센싱 또는 차동 센싱이 가능하다. 도 7의 실시예의 다른 실시예에 의하면, 출력 경로 회로(104)는 싱글엔디드 센싱, 차동 출력의 차동센싱 및 싱글엔디드 출력의 차동 센싱을 제공하도록 구성될 수 있다.

도 8a는 출력 경로 회로(104)의 제3실시예를 나타낸 회로도이다. 도 8A의 회로에 도시된 구성요소들은 도 7의 실시예에 도시된 구성요소들과 유사하므로 도 7에서 상술한 바와 같은 방식으로 기능하는 동일한 구성요소들은 동일한 참조번호로 나타낸다. 점선으로 이루어진 박스(104)내의 구성요소들은 싱글엔디드 센싱모드 또는 차동 센싱모드로 동작할 수 있는 혼합 센싱블럭(mixed sensing block)으로 통칭한다. 혼합 센싱블럭은 제1 및 제2싱글엔디드 센싱유닛을 구비한다. 제1센싱유닛은 요소들(300,302,308,400,312,320)로 구성되고, 제2센싱유닛은 요소들(304,306,310,402,314,322)로 구성된다.

도 7과 도 8a의 실시예들에 있어서의 회로의 차이점을 이하에 상세히 설명한다.

도 8a의 실시예에 있어서, 메모리 어레이(102)는 도 7의 실시예에 기술된 메모리 어레이(102)와 동일하다. 이하의 설명에서, 비트라인들(BL0-BL3)은 제1비트라인그룹이라 하고, 비트라인들(BL4-BL7)은 제2비트라인그룹이라 하고, 비트라인들(BL8-BL11)은 제3비트라인그룹이라 하고, 비트라인들(BL12-BL15)은 제4비트라인그룹이라 한다. 도 8a에 도시된 실시예에 있어서, 기준 선택기(400,402)는 도 7에 도시된 기준 선택기(316,318)를 대체한다. 제1기준 선택기(400)는 기준전압(VREF)을 수신하는 제1입력과, 데이터버스(DB_N)에 연결되어 그 전압을 수신하는 제2입력 및 제1단 비트라인 선택기(302)의 출력에 연결되어 비트라인들(BL4-BL7)중 하나의 전압을 수신하는 제3입력을 갖는다. 마찬가지로, 제2기준 선택기(402)는 기준전압(VREF)을 수신하는 제1입력과, 데이터버스(DB)에 연결되어 그 전압을 수신하는 제2입력 및 제1단 비트라인 선택기(304)의 출력에 연결되어 비트라인들(BL8-BL11)중 하나의 전압을 수신하는 제3입력을 갖는다. 기준 선택기(400)는 3개의 입력들중 하나를 선택하여 차동 센스증폭기(312)의 입력에 연결되기 위해 제어신호(MODE1, MODE2)를 수신한다. 기준 선택기(402)는 3개의 입력들중 하나를 선택하여 차동 센스증폭기(314)의 입력에 연결되기 위해 상기 동일한 제어신호(MODE1, MODE2)를 수신한다. 통상의 기술자에게 잘 알려져 있는 바와 같이 제어신호(MODE1, MODE2)는 기준 선택기(400,402)내의 논리회로에 의해 디코딩되어 셋 중에서 하나를 선택하는 동작을 수행한다.

본 실시예의 동작모드들을 도 8a, 8b, 8b, 8d, 8e, 8f를 참조하여 더욱 상세히 설명한다. 도 8a, 8b, 8c, 8d, 8e, 8f는 다른 동작모드에서 억세스되는 비트라인의 표기를 제외하고는 동일한 회로를 나타낸다.

도 8a에 도시된 싱글엔디드 동작모드는 제어신호(MODE1, MODE2)에 의해 기준 선택기(400,402)가 이네이블되어 기준전압(VREF)이 차동 센스증폭기(312,314)의 각각의 입력들로 인가되는 것을 제외하면, 도 7에 도시된 실시예에서 상술한 바와 같다. 따라서 제1비트라인그룹(BL0-BL3)중의 하나의 비트라인 또는 제2비트라인그룹(BL4-BL7)중의 하나의 비트라인이 기준전압(VREF)와 관련된 센싱을 위해 데이터버스(DB)에 연결된다. 마찬가지로, 제3비트라인그룹(BL8-BL11)중의 하나의 비트라인 또는 제4비트라인그룹(BL12-BL15)중의 하나의 비트라인이 기준전압(VREF)와 관련된 센싱을 위해 데이터버스(DB_N)에 연결된다. 특정한 예에 있어서, 제1 및 제2단의 비트라인 선택기들(300,302,308)은 비트라인(BL0)을 데이터버스(DB)에 연결하고, 제1 및 제2단의 비트라인 선택기들(304,306,310)은 비트라인(BL8)을 데이터버스(DB_N)에 연결한다. 본 실시예에 있어서, 제1단의 비트라인 선택기(300,302,304,306)에 대한 컬럼 디코딩이 반복적으로 수행되고, 제2단의 비트라인 선택기(308,310)에 대한 컬럼 디코딩이 반복적으로 수행되는 것으로 가정한다. 따라서 각각의 싱글엔디드 센싱 유닛은 해당하는 제1단 비트라인 선택기에 연결된 하나의 비트라인의 전압을 센싱한다. 참고로, 비트라인(BL0)와 워드라인(WL)의 교차점에 표시된 "X"는 차동 센스증폭기(312)의 입력에 최종적으로 나타나는 싱글 엔디드 데이터를 저장하는 메모리셀을 나타내며, 비트라인(BL12)과 워드라인(WL)의 교차점의 흰색 박스표시는 차동 센스증폭기(314)의 입력에 최종적으로 나타나는 관련없는 싱글엔디드 데이터를 저장하는 메모리셀을 나타낸다.

차동 출력모드의 차동 센싱동작을 도 8B에 예시하였다. 이 차동 출력모드의 차동 센싱동작은 제어신호(MODE1, MODE2)에 의해 기준 선택기(400,402)가 이네이블되어 데이터버스(DB_N)가 차동 센스증폭기(312)에 연결되고 데이터버스(DB)가 차동 센스증폭기(314)에 연결되는 것을 제외하면, 도 7에 도시된 실시예에서 설명한 차동 모드 동작과 동일하다. 따라서 차동 센스증폭기들(312,314)에 의해 제1 또는 제2비트라인그룹중의 하나의 비트라인이 제3 또는 제4비트라인그룹중의 하나의 비트라인과 비교된다. 특정한 예에 있어서, 비트라인들(BL0,BL12)이 데이터버스(DB,DB_N)에 각각 연결되고 차동 센싱 및 차동 출력(Q,Q_N)으로의 출력을 위해 상보적인 비트라인들로서 선택된다. 또 8b에 도시된 바와 같이, 비트라인(BL0)과 워드라인(WL)의 교차점의 흰색 박스표시는 하나의 데이터 상태를 저장하는 메모리셀을 나타내고, 비트라인(BL12)과 워드라인(WL)의 교차점의 검은색 박스표시는 상기 흰색 박스표시와 반대되는 데이터 상태를 저장하는 메모리셀을 나타낸다. 이 반대되는 데이터 상태들은 차동 센스증폭기(312,314)의 입력에 최종적으로 나타나는 차동 데이터를 나타낸다. 따라서 각각의 싱글 엔디드 센싱 유닛은 해당하는 제1단 비트라인 선택기에 연결된 하나의 비트라인과 제2싱글 엔디드 센싱유닛의 제1단 비트라인선택기에 연결된 하나의 비트라인의 전압을 센싱하고, 그 반대도 마찬가지이다.

상술한 차동 출력모드의 차동 센싱동작에 있어서, 트루 데이터를 저장하는 하나의 메모리셀이 제1 또는 제2비트라인그룹내의 하나의 비트라인에 연결되고, 상보적인 데이터를 저장하는 다른 메모리셀이 제3 또는 제4비트라인그룹내의 하나의 비트라인에 연결된다. 이러한 동작모드에서, 리셋신호(RESET)는 상기 실시예들에서 설명한 바와 같이 사용된다.

도 8c는 본 발명의 일실시예에 따른 다른 형태의 차동 센싱모드를 나타낸다. 싱글 엔디드 출력모드의 차동 센싱동작에 있어서, 데이터의 1비트는 비트당 2개의 셀이 할당되는 방식으로 저장되는데, 하나의 출력포트만이 센싱된 데이터를 제공한다. 1비트에 대한 상보적인 데이터를 저장하는 메모리셀쌍 중에서 하나의 메모리셀은 제1비트라인그룹내의 비트라인에 연결되는 반면, 상기 메모리쌍중의 다른 메모리셀은 제2비트라인그룹내의 비트라인에 연결된다. 마찬가지로, 1비트에 대한 상보적인 데이터를 저장하는 메모리셀쌍 중에서 하나의 메모리셀은 제3비트라인그룹내의 비트라인에 연결되는 반면, 상기 메모리쌍중의 다른 메모리셀은 제4비트라인그룹내의 비트라인에 연결된다.

메모리 어레이(102)에서 비트당 2개의 셀이 할당되어 데이터가 저장되는 이러한 구성에 있어서, 기준 선택기(400)가 이네이블되어 제1단 비트라인선택기(302)의 출력이 차동 센스증폭기(312)의 하나의 입력으로 연결되고, 제1 및 제2단 비트라인 선택기(300,308)가 제1비트라인그룹으로부터의 하나의 비트라인을 차동 센스증폭기(312)의 다른 입력으로 연결하도록 제어신호(MODE1, MODE2)가 설정될 수 있다. 예를 들면, 비트라인(BL1)과 워드라인(WL)의 교차점의 흰색 박스표시와 비트라인(BL5)과 워드라인(WL)의 교차점의 검은색 박스표시는 차동 센스증폭기(312)의 입력들에 최종적으로 나타나는 차동 데이터를 저장하는 메모리셀들을 나타낸다. 이와 유사하게, 기준 선택기(402)가 제어신호(MODE1, MODE2)에 의해 이네이블되어 제3단 비트라인선택기(304)의 출력이 차동 센스증폭기(314)의 하나의 입력으로 연결되고, 제1 및 제2단 비트라인 선택기(306,310)가 제4비트라인그룹으로부터의 하나의 비트라인을 차동 센스증폭기(314)의 다른 입력으로 연결한다. 예를 들면, 비트라인(BL9)과 워드라인(WL)의 교차점의 검은색 삼각형은 하나의 데이터 상태를 나타내고, 비트라인(BL13)과 워드라인(WL)의 교차점의 흰색 삼각형은 상기 검은색 삼각형과 반대의 데이터 상태를 나타낸다. 이 검은색 삼각형과 흰색 삼각형은 차동 센스증폭기(314)의 입력들에 최종적으로 나타나는 차동 데이터를 저장하는 메모리셀들에 해당된다. 이러한 조건에서, 각각의 차동 센스증폭기(312,314)는 서로 다른 차동 비트라인쌍들은 비교하고 각각의 출력포트로부터 싱글 엔디드 결과를 출력한다. 이에 따라 출력들(Q,Q_N)은 서로 반대의 논리 상태들을 가질 필요가 없게 된다. 상술한 실시예들에서의 싱글 엔디드 센싱동작에 있어서, 리셋신호(RESET)는 독출동작 중에는 인가되지 않는다. 따라서 각각의 싱글 엔디드 센싱유닛은 제1단 비트라인 선택기들에 연결된 상보적인 비트라인들의 전압을 차등적으로 센싱하여 싱글 엔디드 결과를 제공한다.

도 8d는 도 8C의 싱글 엔디드 출력모드의 차동 센싱동작의 변형예를 나타낸다. 싱글 엔디드 출력모드의 차동 센싱동작에 있어서, 정보의 1비트는 비트라인들(BL1,BL5)에 연결된 셀들에 상보적인 데이터 상태들로서 저장되는 반면, 상기 정보의 다른 비트는 비트라인들(BL9,BL13)에 연결된 셀들에 상보적인 데이터 상태들로서 저장된다. 본 실시예의 중복(redundant) 차동 센싱모드에 있어서, 동일한 정보비트가 상보적인 데이터 상태들을 각각 저장하는 2개의 셀쌍들에 저장된다. 예를 들면, 비트라인(BL1)과 워드라인(WL)의 교차점에 표시된 흰색박스 "A"는 트루 데이터를 나타내고, 비트라인(BL5)과 워드라인(WL)의 교차점에 표시된 검은색 박스 "A"는 상보 데이터를 나타낼 수 있다. 이때 두 개의 박스는 정보의 제1비트에 해당하는 차동 데이터를 저장하는 메모리셀들을 나타낸다. 마찬가지로, 비트라인(BL9)과 워드라인(WL)의 교차점에 표시된 검은색 박스 "B"는 트루 데이터를 나타내고, 비트라인(BL13)과 워드라인(WL)의 교차점에 표시된 흰색 박스 "B"는 상보 데이터를 나타낼 수 있다. 이때 두 개의 박스는 상기 정보의 제1비트와 동일한 정보의 제2비트의 차동 데이터를 저장하는 메모리셀들을 나타낸다. 상기 두 개의 흰색박스의 데이터 상태들은 동일하며, 두 개의 검은색 박스의 데이터 상태들도 동일하다. 이에 따라 출력들(Q,Q_N)은 동일한 논리상태를 가져야 한다.

이러한 데이터 저장 구성에 있어서, 임무수행에 필수적인(mission critical) 응용들을 위해 중복(redundancy)이 제공될 수 있다. 독출 동작에서, 상보적인 "A" 데이터가 서로 비교되고, 상보적인 "B" 데이터가 서로 비교된다. 이를 위해, 제2단 비트라인 선택기(308,310)가 비트라인들(BL1,BL13)을 각각 데이터버스들(DB,DB_N)에 연결하도록 제어되고, 기준 선택기(400,402)가 비트라인(BL5)을 센스증폭기(312)에 연결하고 비트라인(BL9)을 센스증폭기(314)에 연결하도록 제어신호(MODE1, MODE2)에 의해 제어될 수 있다. 이러한 독출 동작에서, 상기 상보적인 데이터들이 비트라인쌍들(BL1/BL5,BL9/BL13)에 연결된 메모리셀들에 적절하게 프로그래밍되었다면 출력들(Q,Q_N)은 동일한 출력을 제공해야 한다.

만약 도 8d에 도시된 메모리의 테스트에서 특정 메모리셀이 적절하게 프로그래밍될 수 없는 것으로 판단된다면, 이 메모리셀들은 불량으로 간주되어 그 위치가 중복 프로그래밍(redundancy programming)을 위해 표시된다. 보다 구체적으로, 출력 Q와 출력 Q_N중 어느 것이 불량 메모리셀로부터의 데이터를 제공하는지 알려져야 한다. 이에 따라, 중복 프로그래밍의 일실시예에 있어서, 출력(Q,Q_N)을 수신하기 위해 연결되는 비트라인 선택기 회로(308)와 유사한 부가적인 스위치회로가 하위 회로에 불량이 없는 양호한 데이터를 출력하도록 프로그래밍될 수 있다. 예를 들면, 상기 부가적인 스위치회로를 제어하는 신호를 퓨즈 프로그래밍(fuse programming) 또는 당분야의 공지의 프로그래밍 기술에 의해 설정할 수 있다. 또한, 출력들(Q,Q_N)이 다르다면, 두 출력들을 모두 무시할 수 있으며, 새로운 어드레스가 이 출력들을 위해 사용된다.

도 8d를 참조하여 설명한 실시예에서 파워 시그너처를 나타낼 수 있는 싱글 엔디드 출력이 제공되나, 도 8e의 실시예에 나타낸 바와 같이, 도 8d의 실시예와 동일한 회로가 차동 출력을 제공하는 중복적인 차동 센싱을 제공하여 파워 시그너처를 최소화하는데 이용될 수 있다.

도 8e에 도시된 차동 출력을 제공하는 중폭 차동 센싱동작에 있어서, 정보의 1비트는 비트라인들(BL1,BL5)에 연결된 셀들에 상보적인 데이터 상태들로서 저장되는 반면, 상기 정보의 다른 비트는 비트라인들(BL9,BL13)에 연결된 셀들에 상보적인 데이터 상태들로서 저장된다. 박스"B"의 데이터 저장 구성은 도 8d의 실시예에 도시된 구성과 반대이다. 도 8d의 실시예에서와 같이 두 개의 흰색박스의 데이터 상태들은 동일하고 두 개의 검은색 박스의 데이터 상태들도 동일하다.

도 8e에 도시된 이러한 데이터 저장 구성에 의하면, 임무수행에 필수적인(mission critical) 응용들을 위한 중복(redundancy)이 제공될 수 있다. 독출모드에서, 흰색박스"A"의 데이터는 센스증폭기(312)에서 검은색 박스"A"의 데이터와 비교되고, 흰색박스"B"의 데이터는 센스증폭기(314)에서 검은색 박스"B"의 데이터와 비교된다. 이를 위해, 제2단 비트라인 선택기(308,310)가 각각 비트라인들(BL1,BL13)을 데이터버스들(DB,DB_N)에 연결하도록 제어되고, 기준 선택기(400,402)가 비트라인(BL5)을 센스증폭기(312)에 연결하고 비트라인(BL9)을 센스증폭기(314)에 연결하도록 제어신호(MODE1, MODE2)에 의해 제어될 수 있다. 이러한 독출동작에서, 상보적인 데이터들이 비트라인들(BL1,BL13)에 연결된 메모리셀들로 적절하게 프로그래밍되었다면 Q와 Q_N은 상보적인 데이터 상태들을 가져야 한다. 이것을 심플 시큐어-리던던트 차동모드(simple secure-redundant differential mode) 동작이라고 지칭할 수 있다.

동일한 데이터 저장 패턴을 갖는 도 8e의 실시예의 회로를 위한 또 다른 모드의 동작을 도 8f에 도시하였다. 이러한 데이터 저장 구성에 의하면, 임수수행에 필수적인(mission critical) 응용들을 위한 중복(redundancy)이 제공될 수 있다. 제1독출모드에서, 흰색박스"A"의 데이터는 센스증폭기(312,314)에서 검은색 박스"B"의 데이터와 비교된다. 이를 위해, 제2단 비트라인 선택기(308,310)가 각각 비트라인들(BL1,BL13)을 데이터버스들(DB,DB_N)에 연결하도록 제어되고, 기준 선택기(400,402)가 데이터버스(DB)를 센스증폭기(314)에 연결하고 데이터버스(DB_N)를 센스증폭기(312)에 연결하도록 제어신호(MODE1, MODE2)에 의해 제어될 수 있다. 이러한 독출동작에서, 상보적인 데이터들이 비트라인들(BL1,BL13)에 연결된 메모리셀들로 적절하게 프로그래밍되었다면 출력 Q와 Q_N은 상보적인 데이터 상태들을 가져야 한다.

제2독출모드에서, 검은색 박스"A"의 데이터는 센스증폭기(312,314)에서 흰색 박스"B"의 데이터와 비교된다. 이를 위해, 제2단 비트라인 선택기(308,310)가 각각 비트라인들(BL5,BL9)을 데이터버스들(DB,DB_N)에 연결하도록 제어되고, 기준 선택기(400,402)가 데이터버스(DB)를 센스증폭기(314)에 연결하고 데이터버스(DB_N)를 센스증폭기(312)에 연결하도록 제어신호(MODE1, MODE2)에 의해 제어될 수 있다. 도 8E를 참조하면, 검은색 박스"A"의 데이터는 센스증폭기(312)의 "+" 입력과 센스증폭기(314)의 "-" 입력에 나타나고, 흰 박스"B"의 데이터는 센스증폭기(312)의 "-" 입력과 센스증폭기(314)의 "+" 입력에 나타난다. 이러한 비트라인 데이터를 센스증폭기(312,314)로 라우팅하는 구성에 있어서, 상보적인 데이터들이 비트라인들(BL5,BL19)에 연결된 메모리셀들로 적절하게 프로그래밍되었다면 출력 Q와 Q_N은 여전히 상보적인 데이터 상태들을 가져야 한다. 출력 Q와 Q_N이 제1독출모드와 반대되는 데이터 상태를 가짐으로써 하위 회로들이 데이터 상태를 반전시키는데 이용될 수 있다.

따라서 도 8f에 도시된 실시예는 파워 시그너처가 발생되지 않도록 중복 및 시큐어 차동 출력 데이터를 제공하기 위해 상술한 두 개의 서로 다른 모드에서 동작될 수 있다. 상기 두 개의 독출모드에서, 저장된 동일한 데이터는 두 개의 서로 다른 센스증폭기에 의해 센싱되지만, 각각의 독출모드는 서로 다른 저장된 데이터 쌍을 센싱한다. 도 8f의 실시예의 또 다른 변형예로서, 상기 회로는 상술한 두 개의 모드에서 동작하여 시간의존적 중복(time-based redundancy)를 제공할 수 있다. 이것을 도 9의 흐름도를 참조하여 설명한다. 중복 데이터(redundant data)는 도 8e 및 8f에 도시된 바와 같이 프로그램된다고 가정한다. 단계 500에서 도 8e에 도시된 실시예에서 설명한 바와 같이 제1독출모드가 실행되어 차동 출력(Q,Q_N)상에 데이터를 제공한다. 이 제1독출데이터는 출력(Q,Q_N)에 연결된 제1레지스터(도시하지 않음)에 임시로 저장될 수 있다. 단계 502에서, 대기상태로 들어간 다음, 도 8f의 실시예에서 설명한 바와 같이 제2독출모드가 실행되어 동일한 차동 출력(Q,Q_N)상으로 데이터를 제공한다. 이 제2독출데이터는 출력(Q,Q_N)에 연결된 제2레지스터(도시하지 않음)에 임시로 저장될 수 있다.

단계506에서, 제1레지스터와 제2레지스터에 저장된 차동 데이터를 공지의 로직을 이용하여 서로 비교하여 서로 일치하는지 판단한다. 제1독출동작과 제2독출동작에서 출력(Q,Q_N)에 의해 전송되는 상보적인 데이터들은 서로 반전된 상태를 가지므로 상기 비교로직은 이를 고려하여 구성되어야 한다. 상기 데이터들이 일치할 경우, 단계 508에서 상기 과정이 종료되고, 4개의 저장된 데이터 비트들("A","B")은 모두 정확한 것으로 간주된다. 상기 데이터들이 일치하지 않으면, 상기 과정은 단계 510으로 진행하여 4개의 저장된 비트들중 적어도 하나의 비트가 잘못 저장된 것으로 간주되며, 이는 결함이 있는 메모리셀을 나타낼 수 있다. 여기서, 부가적인 프리셋 알고리즘이 실행되어 저장된 상보적인 데이터비트쌍들중 어느 것이 사용되면 안되는지 식별할 수 있다.

따라서 출력들(Q.Q_N)이 제1독출모드에서 상보적이고 제2독출모드에서는 제1독출모드에 대해 상보적이며 반전상태인지 확임함으로써 상보적인 데이터 "A"와 "B"의 프로그래밍을 검증하기 위해 상술한 두 개의 독출모드가 사용될 수 있다. 이 두 개의 독출 모드에서, 상술한 실시예에서 기술한 바와 같이 리셋신호(RESET)를 인가함으로써 파워 시그너처를 최소화한다. 상술한 도 9의 방법은 메모리 시스템의 수명이 지속되는 동안 저장된 데이터를 확인하기 위해 몇 번이든지 실행될 수 있다.

도 5, 7 및 8a 내지 8e에 도시된 상술한 실시예에 의한 출력 경로 회로(104)는 전체 메모리 어레이에 대한 하나의 동작모드를 위해 구성될 수 있다. 예를 들면, 차동 출력의 차동 센싱모드의 동작을 위해 모든 혼합된 센싱 블럭이 구성될 수 있으며, 메모리장치로부터의 파워 시그너처는 상술한 바와 같이 리셋신호(RESET)를 인가함으로써 최소화된다. 또한, 몇몇 혼합된 센싱블럭은 하나의 동작모드를 위해 구성될 수 있는 반면, 다른 혼합된 센싱블럭은 다른 동작모드를 위해 구성될 수 있다. 도 8a 내지 8e의 실시예에 있어서, 메모리 어레이의 서로 다른 부분들을 위해 서로 다른 4개의 동작모드가 마련될 수 있다. 메모리 어레이의 다른 부분은 특정 워드라인들 또는 워드라인 범위에 연결된 메모리셀들의 하나 이상의 열(rows)을 의미할수 있다. 따라서 상술한 MODE신호는 원하는 동작모드를 설정하는 적절한 논리레벨로 자동으로 인가되기 위한 하나 이상의 어드레스로 디코딩될 수 있다. 이러한 유연성에 의해, 메모리 어레이는 다량의 데이터를 저장하고, 코드, 암호키 또는 파워 시그너처이 검출되는 것이 바람직하지 않은 다른 데이터들과 같은 소량의 보안 데이터를 저장할 수 있다.

요약하면, 본 발명의 실시예들은 데이터가 비트당 2개 이상의 셀들에 저장될때 파워 시그너처를 억제하며, 출력 경로 회로는 출력포트로 감지된 상보적인 데이터들을 제공한다. 도 10의 흐름도는 반도체 메모리장치에서의 파워 시그너처 억제를 위한 방법을 나타낸 것이다. 이 방법은 비트당 적어도 2개의 셀이 할당되는 방식으로 메모리 어레이에 데이터가 차등적으로 저장되는 것으로 가정한다. 도 10의 방법은 단계 600에서 상술한 실시예에서 설명한 Q와 Q_N과 같은 차동 또는 상보 출력포트들을 제1전압레벨로 리셋함으로써 시작된다. 제1전압레벨은 VSS 전압레벨 또는 다른 가능한 데이터 상태에 해당하는 전압레벨일 수 있다. 이어서 단계 602에서 독출 동작이 시작되어 워드라인(WL)이 활성화되어 메모리 어레이의 메모리셀들이 억세스된다. 단계 604에서 비트라인 및/또는 데이터버스의 센싱이 수행되어 하나의 출력포트만이 제1논리태와 반대되는 논리상태를 나타내는 제2전압레벨이 된다. 이 방법은 센싱 이후에 상보 데이터가 제공되는 상술한 실시예에서 이용될 수 있다. 또한, 이 기술은 다른 회로로 데이터를 반복해서 출력하는 Q 및 Q_N출력을 하위에서(downstream) 센싱하는데 적용될 수 있다.

상술한 실시예들에 있어서, 출력이 VSS 또는 VDD 공급전압으로 연결되도록 하는데 사용되는 리셋가능한 출력래치회로(320,322)가 이용된다. 도 11A에 도시된 제1실시예에서, 리셋가능하지 않은 래치(700)가 상기의 출력래치회로(320,322)을 대체할 수 있다. 이러한 실시예에 있어서, 리셋신호의 활성화 레벨에 따라 래치(700)의 입력을 접지로 연결하기 위한 n채널 트랜지스터(702)를 구비함으로써 파워 시그너처를 억제할 수 있다. 도시하지 않았으나, n채널 트랜지스터(702)는 래치(700)의 입력을 리셋신호의 활성화 레벨에 따라 VDD로 연결하기 위한 p채널 트랜지스터(미도시)로 대체할 수 있다.

도 11A에 도시된 제2실시예에서, n채널 트랜지스터(704)는 래치(700)의 출력을 리셋신호의 활성화 레벨에 따라 접지로 연결하도록 배치된다. 이 트랜지스터는 래치(700)의 출력을 리셋신호의 활성화 레벨에 따라 VDD로 연결하는 p채널 트랜지스터(미도시)로 대체할 수 있다. 도 11A 및 도 11B의 제2실시예에서는 단일 트랜지스터 소자를 예시하고 있으나, 서로 다른 제어신호를 수신하는 서로 다른 구성을 갖는 다수의 트랜지스터 소자를 이용하여 동일한 결과를 얻을 수 있다.

상기 실시예들에 의한 출력 경로 회로에 있어서, 리셋신호(RESET)는 회로가 싱글 엔디드 모드로 동작하는 경우에는 사용되지 않고 비활성화 상태로 유지된다. 상기 실시예의 대안적인 싱글엔디드 모드동작에서, 상기 리셋신호는 특정 모드 및 시퀀스에서 이용될 수 있다. 이 대안적인 싱글엔디드 모드 동작에서, 리셋신호(RESET)는 각각의 독출동작 이전에 인가될 수 있으며, 모든 출력은 각각의 독출동작이 수행되는 동안 높은 논리상태와 낮은 논리상태로 번갈아가며 리셋된다. 예를 들어, 리셋신호(RESET)가 제1독출동작 이전에 인가되어 모든 출력을 낮은 논리상태로 리셋시킨 다음, 제1데이터 독출동작이 수행된다. 다음 클럭 주기에서, 리셋신호(RESET)가 인가되어 모든 출력을 높은 논리상태로 리셋시킨 후, 제2데이터 독출동작이 수행된다.

실시예들의 완전한 이해를 위해 본 발명의 내용을 상기에서 상세하게 설명하였으나, 이러한 상세한 설명이 반드시 필요하지 않다는 것은 당업자에게 자명하다. 다른 예들에서, 본 발명의 이해를 위해 공지의 전기적 구조물 및 회로들을 블럭도로 나타내었다. 예를 들면, 상술한 실시예들이 소프트웨어 루틴에 의해 구현되는지, 하드웨어 회로에 의해 구현되는지, 펌웨어에 의해 구현되는지 아니면 이들의 조합에 의해 구현되는지에 대한 상세한 설명은 제공되지 않는다.

본 발명의 실시예들은 기계가 읽을 수 있는 매체(또는 컴퓨터가 읽을 수 있는 매체, 프로세서가 읽을 수 있는 매체, 컴퓨터가 읽을 수 있는 프로그램 코드가 구현된 컴퓨터 사용가능한 매체)에 저장된 컴퓨터 프로그램으로서 나타낼 수 있다. 기계가 읽을 수 있는 매체는 디스켓, CD-ROM, 메모리 장치(휘발성 또는 불휘발성), 또는 이와 유사한 저장 메카니즘을 포함하는 적절하고 일시적이지 않은 유형의 자기적, 광학적 또는 전기적 저장장치일 수 있다. 기계가 읽을 수 있는 매체는 프로세서가 본 발명의 실시예에 따른 방법을 수행하도록 실행되는 다양한 명령, 코드 시퀀스, 구성정보 또는 다른 데이터의 세트들을 포함할 수 있다. 당업자들은 상술한 실시예들을 구현하는데 필요한 다른 명령들 및 동작들이 기계로 읽을 수 있는 매체에 저장될 수 있다는 것을 이해할 것이다. 기계로 읽을 수 있는 매체에 저장된 명령들은 프로세서 또는 다른 적절한 프로세싱 소자에 의해 실행될 수 있으며 상술한 과제를 수행하기 위한 회로와 인터페이스될 수 있다.

상기 실시예들은 예시적인 것이다. 특정 실시예들이 수정 및 변경될 수 있음은 당업자에게 자명하다.

본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

10 : 제1컬럼선택회로
12 : 제2컬럼선택회로
100 : 메모리 장치
104 : 출력 경로 회로
102 : 메모리 어레이
106 : 데이터 처리회로
108 : 미러 데이터 처리회로
104 : 출력 경로 회로
208 : 차동 센스증폭기
206 : 싱글 엔디드 센스증폭기
212 : 출력선택기
316 : 기준 선택기

Claims (9)

1. 비트라인들과 워드라인들에 연결되어 독출동작시 적어도 하나의 비트라인으로부터의 데이터 비트를 제공하는 메모리셀들을 구비한 메모리 어레이와,
   상기 비트라인들에 연결되고, 상기 적어도 하나의 비트라인으로부터의 데이터 비트를 센싱하도록 구성되고, 상기 적어도 하나의 비트라인이 센싱되기 전에 제어신호에 따라 독출동작 시 리셋 전압 레벨로 선택적으로 설정되도록 구성되는 제1 및 제2출력포트들을 구비하고, 상기 제1 및 제2출력포트들 중 하나가 상기 센싱된 데이터 비트에 해당하는 전압레벨로 설정되도록 함으로써 상기 센싱된 데이터 비트를 출력하도록 구성되는 출력 경로 회로를 포함하고,
   상기 제1출력포트에서의 제1 출력신호 및 상기 제2 출력 포트에서의 제2 출력신호의 총 전이 횟수는 상기 출력 경로 회로의 파워 시그너처를 억제하기 위해 상기 독출 동작 동안의 각 클럭 사이클에서 동일하게 유지되며,
   상기 리셋전압은 제1전압 공급레벨(VDD)와 제2전압 공급레벨(VSS) 중의 하나이며,
   상기 출력 경로 회로는 제1비트라인과 제2비트라인 중 하나를 제1데이터버스에 선택적으로 연결하고 제3비트라인과 제4비트라인 중 하나를 제2데이터버스에 선택적으로 연결하도록 구성된 비트라인 선택기들과,
   상기 제1데이터버스에 연결된 제1입력과, 제1기준노드에 연결된 제2입력, 및 제1출력을 구비한 제1차동 센스증폭기,
   상기 제2데이터버스에 연결된 제1입력과, 제2기준노드에 연결된 제2입력, 및 제2출력을 구비한 제2차동 센스증폭기,
   각각이 상기 제어신호에 따라 상기 제1출력포트와 제2출력포트를 상기 리셋 전압 레벨로 설정하도록 구성되는 제1출력래치회로와 제2출력래치회로, 및
   기준전압, 상기 제2비트라인 및 제2데이터버스 중 하나를 상기 제1기준노드에 선택적으로 연결하고, 상기 기준전압, 상기 제3비트라인 및 제1데이터버스 중 하나를 상기 제2기준노드에 선택적으로 연결하도록 구성된 기준 선택기들을 포함하는 반도체 장치.
   
2. 제1항에 있어서,
   상기 메모리 어레이는 하나의 로직 상태에 해당하는 단일 메모리셀 또는 상보적인 로직 상태들에 해당하는 적어도 두 개의 메모리 셀들에 상기 데이터 비트를 저장하도록 구성될 수 있는 반도체 장치.
3. 제2항에 있어서,
   상기 적어도 두 개의 메모리 셀은 제1메모리셀쌍과 제2메모리셀쌍을 포함하는 반도체 장치.
4. 제2항에 있어서,
   상기 메모리 어레이는 상기 상보적인 로직 상태들에 해당하는 제1메모리셀쌍에 상기 데이터 비트를 저장하고, 상기 상보적인 로직상태들에 해당하는 제2메모리셀쌍에 상기 데이터 비트의 반전된 버전들을 저장하도록 구성될 수 있는 반도체 장치.
5. 제2항에 있어서,
   상기 메모리 어레이의 제1부분은 단일 메모리셀들에 데이터를 저장하도록 구성되고, 상기 메모리 어레이의 제2부분은 적어도 두 개의 메모리셀들에 데이터를 저장하도록 구성되는 반도체 장치.
6. 제2항에 있어서,
   상기 메모리 어레이는 단일 메모리셀에 상기 데이터 비트를 저장하도록 구성되고, 상기 제어신호는 상기 제1 및 제2출력포트들이 리셋전압레벨이 되는 것을 방지하도록 억제되고, 상기 출력 경로 회로는 상기 센싱된 데이터 비트를 상기 제1출력포트상으로 출력하고 상기 제2출력포트를 통한 출력을 위해 다른 비트라인으로부터의 다른 데이터 비트를 센싱하는 반도체 장치.
7. 제2항에 있어서,
   상기 메모리 어레이는 적어도 두 개의 메모리 셀들에 상기 데이터 비트를 저장하도록 구성되고, 상기 출력 경로 회로는 각각이 상기 제어신호에 따라 상기 제1출력포트 및 제2출력포트를 상기 리셋전압레벨로 설정하도록 구성되는 리셋회로들을 구비하는 반도체 장치.
8. 제7항에 있어서,
   상기 리셋회로들은 상기 제1출력포트와 리셋전압 사이에 연결되는 제1트랜지스터 소자와, 상기 제2출력포트와 리셋전압 사이에 연결되는 제2트랜지스터 소자를 구비하는 바, 상기 제1 및 제2트랜지스터 소자는 각각 상기 제어신호를 수신하기 위한 게이트 단자를 갖는 반도체 장치.
9. 제7항에 있어서,
   상기 리셋회로들은 상기 제1출력포트에 연결되는 제1래치와, 상기 제2출력포트에 연결되는 제2래치를 구비하며, 상기 제1 및 제2래치는 상기 제1출력포트와 제2출력포트를 상기 리셋전압으로 설정하도록 상기 제어신호에 의해 리셋가능한 반도체 장치.
   

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