TW578297B - Semiconductor integrated circuit device and the manufacturing method thereof - Google Patents

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TW578297B
TW578297B TW090121304A TW90121304A TW578297B TW 578297 B TW578297 B TW 578297B TW 090121304 A TW090121304 A TW 090121304A TW 90121304 A TW90121304 A TW 90121304A TW 578297 B TW578297 B TW 578297B
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Satoshi Yamamoto
Shinpei Iijima
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Hitachi Ltd
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Description

2 8 A7 B7 五、發明説明（彳） 【發明所屬之技術領域】 本發明係關於半導體積體電路裝置及其製造方法，特 別是關於適用在於形成在絕緣膜之孔（凹部）之內部形成 以Ru(釕）爲主成分之金屬膜之構造及其製造製程有效 之技術。 【習知技術】 DRAM係具有：記憶體單元選擇用Μ I S F ET與 被串聯接續於此Μ I S F Ε Τ之資訊儲存電容元件。此資 訊儲存電容元件例如係依序積層成爲下部電極之矽、成爲 電容絕緣膜之氧化鉅以及成爲上部電極之矽而形成。 又，此資訊儲存電容元件爲了謀求元件之微細化，又 ，爲了確保某種程度之電容，於絕緣膜中形成深孔，而被 形成在此孔中。 【發明欲解決之課題】 但是，於下部電極使用矽之情形，在被形成於其上層 之氧化鉅之結晶化或膜質之改善用之熱處理（氧氣性氣氛 中，8 0 0 °C、3分鐘）時，在矽與氧化鉅之界面形成矽 氮化膜。因此，氧化鉅與此矽氮化膜有助於作爲電介質之 故，洩漏電流雖被壓抑得很低，但是，高介電常數化有困 難。 又，伴隨元件的微細化，形成資訊儲存電容元件之孔 的直徑如變得更小，結晶化於孔側壁之凹凸狀之矽彼此相 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — -4 - (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 578297 A7 B7 五、發明説明（2 ) 接觸，無法形成氧化钽等之上層膜。 本發明者們進行關於構成資訊儲存電容之下部電極材 料之硏究、開發，作爲解決上述問題用之下部電極材料， 檢討釕（R u )之採用。 此U不產生直羞氮化膜之低介電常數膜，又j爲金 屬之故，發以薄薄形成。 但是，本發明者們作爲下部電極採用R u膜之結果， 如圖2 5 ( a )所示般地，可以見到在孔的側壁之上部中 ’其膜厚變厚，在孔之底部，膜厚變薄之現象。在此種狀 態中，於進行R u膜之緻密化用之熱處理之情形，孔底部 之薄Ru膜凝集而成島狀（圖25 (b))。因此，失掉 R u膜之連續性之故，無法達成作爲下部電極之功能。 另一方面，以相同成膜條件，爲了確保R u膜之連續 性，使孔之底部的R u膜厚變大之情形，因應孔之底部的 R u膜厚，孔的側壁之上部的R u膜厚變大，R u膜彼此 接觸，無法形成氧化鉬等之上層膜（圖2 6)。 本發明之目的在於提供：可以於孔之內部形成構成資 訊儲存電容元件之下部電極之R u膜之技術。 本發明之其它目的在於提供：藉由形成良好之R u膜 ，可以謀求資訊儲存電容元件之特性之提升之技術。 本發明之前述以及其它之目的與新的特徵由本詳細說 明書之記載以及所附圖面理應可以變得淸楚。 【解決課題用之手段】 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -5- 578297 A7 _B7 ______ 五、發明説明（3) 於本申請案所揭示之發明中，如說明代表性者有如下 述： 1. 本發明之半導體積體電路裝置之製造方法係具有 :(a)在半導體基板之主表面形成記憶體單元選擇用 Μ. I S F E T之工程；以及（b )形成與前述記憶體單元 選擇Μ I S F E T之源極、汲極區域電氣地接續之插塞的 工程；以及（c )在前述插塞上形成氧化矽膜之工程；以 及（d )在前述氧化矽膜中形成到達前述插塞表面爲止之 孔的工程；以及（e )在前述孔的側壁以及底部藉由使 R u之有機化合物與氧化劑反應以形成R u膜之工程，利 用該氣化流量爲氧化劑之流量的5 %以上之R u的有機化 合物以形成R u膜之工程；以及（f )在前述R u膜上形 成電容絕緣膜之工程；以及（g )在前述電容絕緣膜上形 成上部電極之工程。又，前述R u之有機化合物與氧化劑 之反應係在3 0 0 °C以下進行。 2. 本發明之半導體積體電路裝置係：（a)形成在 半導體基板之主表面之記憶體單元選擇用MI SFET ; 以及（b)與前述記憶體單元選擇MI SFET之源極、 汲極區域電氣地接續之插塞；以及（c )形成在前述插塞 上之氧化矽膜；以及（d )形成在前述氧化矽膜中，延伸 至前述插塞表面爲止之孔，孔之深度在該短直徑之5倍以 上之孔；以及（e )被形成於前述孔內之R u膜，由被形 成在此R u膜之上部之電容絕緣膜以及被形成在此電容絕 緣膜上部之上部電極所形成之資訊儲存電容元件，前述孔 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -6- 578297 A7 __B7_ 五、發明説明（4) (請先閱讀背面之注意事項再填寫本頁) 的底部之R u膜在前述孔內之最厚部份的膜厚的5 0 %以 上。前述孔的深度例如爲2 5 0 n m程度。又，在前述 R u膜與氧化矽膜之間也可以具有黏接層。此黏接層例如 爲氧化鉅。又，前述Ru膜係設其表面之凹凸在5 nm以 下.。 【發明之實施形態】 以下，依據圖面詳細說明本發明之實施形態。又，於 說明實施形態用之全部圖面中，對具有同一機能之構件， 賦予相同之標號，省略其之重覆說明。 (實施形態1 ) 接著，利用圖1〜圖1 7以工程順序說明本實施形態 之DRAM之製造方法。 經濟部智慧財產局員工消費合作社印製 首先，如圖1所示般地，例如在由P型之單晶矽所形 成之半導體基板（晶圓）1之主面的元件分離區域形成元 件分離2。又，藉由形成此元件分離2，藉由如圖2所示 之元件分離2周圍被包圍之細長島狀的活性區域（L )也 同時被形成。於這些活性區域（L )之個個上各形成2個 之共有源極、汲極之一方之記憶體單元選擇 Μ I S F E T Q s。 上述元件分離2係藉由：鈾刻半導體基板Γ之表面， 形成深度3 0 0〜4 0 0 n m程度之溝’於此溝的內部形 成薄氧化矽膜。接著，在包含此溝的內部之半導體基板1 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） 578297 A7 __B7_ 五、發明説明（5 ) 上以 C V D ( Chemical Vapor Deposition :化學氣相沈積） 法堆積氧化矽膜4 (膜厚6 0 0 n m程度）厚，以化學機 械硏磨（Chemical Mechanical Polishing ·· C Μ P )法拋光氧 化矽膜4而形成。 接著，藉由離子植入B (硼）在半導體基板1形成p 型井3，接著，以H F (氟酸）系之洗淨液洗淨p型井3 之表面後，藉由熱氧化半導體基板1 ，在ρ型井3 (活性 區域L )之表面形成膜厚6 n m程度之閘極絕緣膜5。 接著，如圖3所示般地，在閘極絕緣膜5之上部形成 閘極電極6。閘極電極6例如係藉由：在閘極絕緣膜5之 上部依序堆積：摻雜P (磷）等之η型多晶矽膜（膜厚 7 0 n m程度）、由W N (氮化鎢）或T i N (氮化鈦） 形成之阻障金屬膜（膜厚5 n m〜1 0 n m程度）、W膜 (膜厚1 0 0 n m程度）以及氮化矽膜7 (膜厚1 5 0 n m程度）後，以光阻膜爲光阻，乾蝕刻這些膜而形成。 多晶矽膜以及氮化矽膜7係以C V D法堆積，阻障金屬膜 以及W膜係以濺鍍法堆積。閘極電極6作用爲字元線 (W L )。接著，進行濕氫氧化，在構成閘極電極6之η 型多晶矽膜之側壁形成薄矽氧化膜。依據此濕氫氧化，可 以只在矽上選擇性地形成氧化膜。 接著，如圖4所示般地，在ρ型井3離子植入A s ( 砷）或P (磷），在閘極電極6之兩側的P型井3形成η 型半導體區域8 (源極、汲極）。藉由至此之工程，約略 完成記憶體單元選擇MI SFETQs。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 一 一 -8 - (請先閲讀背面之注意事項再填寫本頁) 訂 -辱· 經濟部智慧財產局員工消費合作社印製 578297 A7 B7 五、發明説明（6 ) 接著，在半導體基板1上以c V D法堆積氮化矽膜9 (膜厚5 0 n m )以及氧化矽膜1 0 (膜厚6 0 0 n m程 度），接著，以化學機械硏磨法平坦化氧化矽膜1 0之表 面後，以光阻膜（未圖示出）爲光罩，乾蝕刻氧化矽膜 1 0以及氮化矽膜9，在記憶體單元選擇 MISFETQs之η型半導體區域8 (源極、汲極）之 上部形成接觸孔1 1、1 2。氧化矽膜1 0之蝕刻矽以對 於氮化矽膜之選擇比大之條件進行，氮化矽膜9之蝕刻矽 以對於矽或氧化矽膜之蝕刻選擇比大之條件進行。藉由此 ，接觸孔1 1、1 2對於閘極電極6 (字元線）係自我對 準地被形成。 接著，如圖5所示般地，在接觸孔1 1、1 2之內部 形成插塞1 3。在形成插塞1 3上，係在氧化矽膜1 0之 上部藉由以C V D法堆積摻雜Ρ之η型多晶矽膜，於接觸 .孔1 1、1 2之內部埋入此η型多晶矽膜厚，以化學機械 硏磨法（或蝕刻法）去除接觸孔1 1、1 2之外部的η型 多晶矽膜。 接著，在氧化矽膜1 〇之上部以C V D法堆積氧化矽 膜1 4 (膜厚1 5 0 n m程度）後，以光阻膜（未圖示出 出）爲光罩，藉由乾蝕刻接觸孔1 1之上部的氧化矽膜 1 4，形成通孔1 5。 接著，在通孔1 5之內部形成插塞1 6。在形成插塞 1 6上，係在氧化矽膜1 4之上部例如以濺鍍法堆積由 T i膜與T i N膜之積層膜所形成之阻障金屬膜，接著， 本紙張尺度適用中.國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -9- 578297 A7 B7____ 五、發明説明（.7 ) (請先閱讀背面之注意事項再填寫本頁) 在阻障金屬膜之上部以C V D法堆積W膜，於通孔1 5之 內部埋入這些膜後，以化學機械硏磨法去除通孔1 5之外 部的這些膜。透過此插塞1 6以及插塞1 3，記憶體單元 選擇MI SFET Qs之η型半導體區域8 (源極、汲 極.）與後述之位元線B L被接續著。 接著，在氧化矽膜1 4以及插塞1 6上形成位元線 B L。在形成位元線B L上，例如在氧化矽膜1 4之上部 以濺鍍法堆積T i Ν膜（膜厚1 0 n m程度，未圖示出） ，接著，在T i N膜之上部以C V D法堆積W膜（膜厚 5 0 n m程度）後，以光阻膜（未圖示出）爲光罩，乾蝕 刻這些膜。 接著，如圖6所示般地，在位元線B L之上部以 CVD法堆積氧化矽膜17 (膜厚300nm程度），接 著，以化學機械硏磨法平坦化其表面。接著，藉由乾蝕刻 氧化矽膜1 7，在埋入有插塞1 3之接觸孔1 2之上部形 成通孔1 9。 經濟部智慧財產局員工消費合作社印製 通孔1 9係形成爲其之直徑比其之下部的接觸孔1 2 之直徑還小。具體爲：在氮化矽膜1 8之上部以C V D法 堆積多晶矽膜2 0，接著，乾蝕刻形成通孔1 9之區域的 多晶矽膜2 0，形成孔後，在多晶矽膜2 0之上部進而堆 積多晶矽膜（未圖示出）。接著，藉由非等向性蝕刻多晶 矽膜2 0之上部的多晶矽膜，在孔的側壁形成側壁間隔2 1 ，接著，將多晶矽膜2 0與側壁間隔2 1使用爲硬光罩 ，乾鈾刻孔的底面之氮化矽膜1 8以及氧化矽膜1 7。 本紙張尺度適用中.國國家標準（CNS ) A4規格（210 X 29<7公釐） 一 -10- 578297 A7 ____B7 __ 五、發明説明（8 ) (請先閱讀背面之注意事項再填寫本頁) 接著，以乾蝕刻去除多晶矽膜2 0以及側壁間隔2 1 後，如圖7所示般地，在通孔1 9之內部形成插塞2 2。 在形成插塞2 2上，首先，於氮化矽膜1 8之上部藉由以 C V D法堆積摻雜P之η型多晶矽膜，在通孔1 9之內部 埋.入η型多晶矽膜後，以化學機械硏磨法（或回蝕）去除 通孔1 9之外部的η型多晶矽膜。 此後，在插塞22上形成藉由：由Ru膜30a、 3 0 d形成之下部電極3 0、由氧化钽膜3 2形成之電容 絕緣膜以及由W膜/ R u膜形成之上部電極3 3所構成之 資訊儲存用電容元件C。 參考圖8〜圖1 7詳細說明此資訊儲存用電容元件C 之形成工程。這些圖矽膜型地顯示插塞2 2上之資訊儲存 用電容元件C之形成預定區域。 經濟部智慧財產局員工消費合作社印製 如圖8所示般地，在插塞2 2以及氧化矽膜1 7上以 C V D法堆積膜厚5 0 n m程度之氮化矽膜1 8，接著， 在氮化矽膜1 8之上部堆積氧化矽膜2 4。資訊儲存用電 容元件C之下部電極係在下一工程被形成在形成於此氧化 矽膜2 4之孔（凹部）的內部。爲了使下部電極之表面積 大，以增加儲存電荷量，需要厚厚（0 . 8//m程度）堆 積氧化砍膜2 4。氧化矽膜2 4係例如將氧氣與四乙鄰矽 酸鹽（T E〇S )使用爲來源氣體以電漿C V D法堆積， 之後，因應需要，以化學機械硏磨法平坦化其之表面。 接著，在氧化矽膜2 4之上部形成由鎢膜形成之硬光 罩2 6。又，此硬光罩2 6也可以使用鎢以外之金屬。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) "" -11 - 578297 A7 _____B7_ 五、發明説明（9) (請先閱讀背面之注意事項再填寫本頁) 接著，如圖9所示般地，在硬光罩2 6上形成光阻膜 (未圖示出），以此光阻膜爲光罩，乾蝕刻硬光罩2 6。 接著，藉由以硬光罩2 6爲光罩，乾蝕刻氧化矽膜2 4以 及氮化矽膜1 8，形成深孔（凹部）2 7。通孔1 9內之 插塞2 2之表面露出於深孔（凹部）2 7之底面。 接著，藉由含有過氧化氫水之溶液去除殘留在氧化矽 膜2 4之上部的硬光罩2 6後，如圖1 0所示般地，在氧 化矽膜2 4之上部以及孔2 7之內部藉由C V D法堆積氧 化鉅膜2 9 (膜厚1 0 n m程度）。此氧化鉅可以在將 Ta (〇C2H5)5與〇2爲原料氣體，於400〜450 °C之範圍形成。此氧化钽膜2 9在與底層之氧化矽膜2 4 或後述之Ru膜30 (30a、30d)之黏著性優異之 故，被作爲黏著層使用。又，作爲此黏著層也可以使用氮 化钽膜。 經濟部智慧財產局員工消費合作社印製 接著，如圖1 1所示般地，藉由非等向性蝕刻氧化鉬 膜2 9，去除存在於氧化矽膜2 4上部以及孔2 7之底部 的氧化鉅膜2 9，只在孔2 7之側壁使之殘留氧化鉅膜 2 9。又，在將前述之氮化鉬膜當成黏著層使用之情形， 氮化鉬膜具有導電性之故，不需要去除存在於孔2 7之底 部的氮化組膜。 接著，如圖1 2所示般地，在氧化矽膜2 4之上部以 及孔17之內部堆積Ru膜3 0 (膜厚5nm程度）。在 藉由此C V D法之R u膜的堆積前，如藉由濺鍍法形成薄 R u膜，藉由濺鍍法所形成之膜成爲膜種’可以效率良好 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） 一 一 -12- 578297 A7 B7___ 五、發明説明（1〇) 地形成藉由C V D法之R U膜。 (請先聞讀背面之注意事項再填寫本頁) 此處，說明R u膜3 0 a之成膜條件。R u膜3 0 a 例如係在藉由C V D法以乙基茂基釕 (Ru (C2H5C5H4) 2)之四氫扶南溶液爲5 cm3 / m i η、〇2爲5 0 c m 3 / m i η (在此情形之體積係 指標準狀態（0 °C、1大氣壓（1 · 〇 1 3 2 5 χ 1 05P a )之體積，以下表示爲s c cm)以及Ν2爲 900sccm、溫度290°C、壓力665Pa之條件 下形成。在此種條件成膜之情形，可以使沿著孔之側壁以 及底部而形成之R u膜之最厚部份之膜厚a與深溝底部之 最薄部份之膜厚b之比（b/a (%))在5 0百分比以 上。 圖1 8 ( a )係顯示以C V D法在深孔形成R u之際 的被覆性與原料的流量比（R u ( C 2 Η 5 C 5 Η 4 ) 2 / 經濟部智慧財產局員工消費合作社印製 〇2 )之關係曲線圖。此處，所謂被覆性係指如圖1 8 ( b )所示般地，沿著深孔的側壁以及底部被形成之R U膜之 最厚的部份之膜厚a與深溝底部之最薄部份之膜厚b之比 (b / a ( % ))。又，所謂原料的流量比 (R u ( C 2 Η 5 C 5 Η 4 ) 2 /〇2 )係液體原料之 Ru (C2H5C5H4) 2在氣化器內被氣化厚之體積與 〇2之體積之比（氣化流量比）。又，深孔的直徑爲2 5 0 n m、深度爲1 5 0 0 n m (深/直徑=6 )。又，流量 比之〇2的流量設爲5 0 s c cm。 如圖1 8 ( a )所示般地，知道流量比在未滿5 %之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 一 -13- 578297 A7 _B7_ 五、發明説明（11) 區域中，被覆性極差，在深孔底部沒有形成R u膜。流量 比一成爲5 %以上，在深孔底部也開始形成膜。進而，流 量比一成爲1 0 %以上，被覆性變好，超過5 0 %。進而 ，流量比一超過2 0 %，被覆性幾乎成爲1 〇 〇 %。 .因此，在以前述乙基茂基釕 (Ru (C2H5C5H4) 2)之四氫扶南溶液（〇 . 1 mo 1/1)爲 5cm3/mi η、〇2爲 50cm3/ m i η以及N2爲9 0 0 s c cmc成膜之情形，乙基茂基 釕熔液變成以0 . 0 0 0 5 m ο 1 /m i η被供給，又， 依據氣體之狀態方程式Ρ V二n R Τ ( Ρ :壓力（a t m )、7:體積（1)、11:莫耳數（111〇1)、11:氣體 常數（0.082) 、丁：絕對溫度（1<；))，換算爲1 大氣壓（1 · 01325X105Pa) 、273K 時之供 給量以氣體成爲約1 1 c m 3/m i η之故，流量比成爲 2 2 %，被覆性幾乎成爲1 0 0 %。 又，圖1 8中，流量比之0 2的流量雖設爲5 0 s c c m，但是並不限定於此流量，此處，只要 Ru (C2H5C5H4)2之有機成分可被充分分解之程度 的〇2被供給即可。在前述條件中，如大槪供給1 〇 s c cm之〇2，可以分解Ru (C2H5C5H4) 2之有 機成分。又，雖設成膜溫度爲290 t：，只要在300 °C 以下即可。 如此，於本實施形態中，使R u ( C 2 H 5 C 5 Η 4 ) 2 /〇2之流量比在1 0 %以上之故，於深孔的底部也可以確 度適用中國國家標準（CNS ) Α4規格（210X297公釐） " " -14- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 _ 一— 578297 A7 ______B7_ 五、發明説明（12) 保R u膜之最厚部份的膜厚a之5 0 %以上之膜厚。 (請先閱讀背面之注意事項再填寫本頁) 接著，如圖1 3所示般地，在非氧化性氣氛中施以 600 °C、1分鐘之熱處理。藉由此熱處理，於插塞22 與R u膜·3 0之接觸部中，引起今屬矽化反應，釕矽化物 3 〇 b被形成於孔2 7之底部。此處，於孔2 7之側壁或 孔2 7之外部中，於底層並無矽之故，不引起金屬矽化反 應，不形成釕矽化物。如此，於孔2 7之底面可以自我對 準地形成釕矽化物3 0 b。 之後，藉由在氨（NH3)氣氛中，施以700°C、 經濟部智慧財產局員工消費合作社印製 1分鐘之熱處理，在釕矽化物3 0 b之表面形成釕矽氮化 物（RuSiN) 30c。藉由此種條件所形成之 RuS i N爲lnm程度。此RuSiN 30c之膜厚 可以以熱處理溫度加以控制。此R u S i N膜如太厚，被 形成在其上部之Ru膜_3 0 d與插塞2 2之導通無法確保 ，又，如太薄，無法抑制R u膜3 0 d與插塞2 2之金屬 矽化反應。爲了一面確保R u膜3 0 d與插塞2 2之導通 ，一面抑制R u膜3 0 d與插塞2 2之金屬矽化反應，期 望RuS iN之膜厚在〇 . 5〜1 · Onm程度。 接著，如圖1 4所示般地，在Ru膜3 0 a以及 Ru S i N3 0 c上藉由CVD法以乙基茂基釕 (Ru (C2H5C5H4) 2)之四氫扶南溶液爲5 cm3 /mi II、〇2爲 50cm3/mi η 以及 N2爲 900 s c c m、溫度2 9 0 °C、壓力6 6 5 P a之條件下形成 膜厚20nm程度之Ru膜30a。 本&張尺度適用中國國家標準（CNS ) A4規格（210父297公釐1 -15- 578297 A7 _B7___ 五、發明説明（13) (請先閲讀背面之注意事項再填寫本頁) 於此R u膜3 0 d之成膜中，與R u膜3 0 a同樣地 ，使R u ( C 2 Η 5 C 5 Η 4 ) 2 /〇2之流量比在1 〇 %以 上之故，於深孔之底部也可以確保R u膜之最厚部份的膜 厚a之50%以上之膜厚。 如此，於本實施形態中，使R u ( C 2 Η 5 C 5 Η 4 ) 2 /〇2之流量比在1 0 %以上之故，於深孔之底部也可以確 保R u膜之最厚部份的膜厚a之5 0 %以上之膜厚，在深 孔內可以形成其膜厚一樣之R u膜3 0 a、3 0 d。其結 果爲：可以降低R u膜之凹凸（5 n m以下）。 經濟部智慧財產局員工消費合作社印製 接著，在Ru膜3 0 d上塗佈光阻膜（未圖示出）， 進行全面曝光厚，藉由顯像，於孔2 7內使殘留光阻膜（ 未圖示出）。此光阻膜係在下一工程中，以乾鈾刻去除氧 化矽膜2 4之上部之不需要的Ru膜3 0 a、3 0 d之際 ，作爲防止孔2 7之內部（側壁以及底面）之R u膜3 0 a、3 0 d被去除之保護膜而被使用。接著，藉由以此光 阻膜爲光罩，進行乾蝕刻，去除氧化矽膜2 4上之R u膜 3 0 a、3 0 d，形成下部電極3 0。接著，去除孔2 7' 內之光阻膜（圖1 5 )。 接著，如圖1 6所示般地，在形成有下部電極3 0之 孔2 7的內部以及氧化矽膜2 4上堆積成爲電容絕緣膜之 氧化組膜3 2。氧化鉅膜3 2係以C V D法堆積，其膜厚 設爲1 5 n m程度。
接著，藉由在約7 0 0 °C之氮氣氣氛中，2分鐘熱處 理氧化鉬膜3 2，謀求氧化鉅之結晶化後，在約5 5 0 °C 本紙張尺度適用中.國國家標準（CNS) A4規格（210X297公釐） 一- -16- 578297 A7 B7 五、發明説明（14) 之氧氣氣氛中，施以1分鐘熱處理，改善氧化鉅之膜質。 (請先閱讀背面之注意事項再填寫本頁) 接著，如圖1 7所示般地，在氧化鉬膜3 2之上部形 ，成上部電極3 3。上部電極3 3例如係藉由在氧化鉬膜 3 2之上部以（：¥0法堆積1111膜3〇3(膜厚7〇11111 程度）以及W膜3 3 b (膜厚1 〇 〇 n m程度）而形成。 W膜係被使用於降低上部電極3 3與上層配線之接觸電阻 用。又，在R u膜與W膜之間，爲了防止由於由電容絕緣 膜（氧化鉅膜3 2 )對W膜之氣體（氧氣或氫氣）之擴散 所導致的電阻增加，也可以形成T i N膜。 · 藉由至此爲止之工程，完成由：由Ru膜3 0 a、 3 0 d所形成之下部電極3 0、由氧化钽膜3 2形成之電 容絕緣膜以及由W膜3 3 b / R u膜3 3 a形成之上部電 _極3 3所構成之資訊儲存用電容元件C，略完成以記憶體 單元選擇Μ I S F E T Q s以及被串聯接續於此之資訊 儲存用電容元件C所構成之D R A Μ之記憶體單元。圖 1 9係資訊儲存用電容元件C形成後之半導體積體電路裝 置之平面圖。圖7例如對應圖1 9中之Α — Α剖面圖。 經濟部智慧財產局員工消費合作社印製 之後，在資訊儲存用電容元件C之上部形成由氧化矽 膜等形成之層間絕緣膜3 4。 進而，在此層間絕緣膜上形成2層程度之A 1配線， 鈍化膜被形成於最上層之A 1配線之上部，省略這些之圖 示0 如以上詳細敘述般地，如依據本實施形態，可以高速 蝕刻R u膜，而且，可以使在那之際的對光阻選擇比成爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -17- 578297 A7 ΒΊ_ 五、發明説明（15) 極大之故，可以產品率良好地在高寬長比之孔的內部形成 資訊儲存用電容元件之下部電極。 (實施形態2 ) 在實施形態1中，形成深孔2 7後，於插塞2 2上面 形成成爲阻障層之釕矽氮化物（RuSiN) 30c，也 可以在形成深孔2 7之前，形成由氮化鉅或氮化鈦所形成 之阻障層。 圖2 0係模型地顯示插塞2 2上之資訊儲存用電容元 件C的形成預定區域。又，至插塞2 2形成工程爲止，與 參考圖1〜圖7而說明之實施形態1之情形相同之故，省 略其詳細說明。 在此插塞2 2之表面形成阻障金屬膜2 3。在形成阻 障金屬膜2 3上，首先藉由鈾刻，使插塞2 2之表面後退 至比氮化矽膜1 8之表面還下方，在插塞2 2之上部確保 埋入阻障金屬膜2 3之空間。接著，藉由在氧化矽膜1 7 之上部以濺鍍法堆積T i N膜，在插塞2 2之上部的前述 空間內埋入T i N膜後，以化學機械硏磨法（或回鈾）去 除空間外部之T i N膜。又，插塞2 2之形成時，即在氧 化矽膜1 7之上部以C V D法堆積摻雜P之η型多晶矽膜 ，在通孔1 9之內部埋入η型多晶矽膜後，以化學機械硏 磨法（或回鈾）去除通孔1 9外部之η型多晶矽膜之際’ 也可以藉由過硏磨（過蝕刻）通孔1 9之內部的η型多晶 矽膜，以確保前述空間。 本紙張尺度適用中.國國家標準（CNS ) Α4規格（210Χ297公釐） ~ -18- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 578297 A7 _B7 _ 五、發明説明（16^ 接著，如圖2 1所示般地，在插塞2 2以及氧化矽膜 (請先閲讀背面之注意事項再填寫本頁) 1 7上以CVD法堆積膜厚5 0 nm程度之氮化矽膜1 8 ，接著，在氮化矽膜1 8之上部堆積氧化矽膜2 4。資訊 儲存用電容元件C之下部電極在下一工程被形成於形成在 此氧化矽膜2 4之孔（凹部）之內部。爲了使下部電極表 面積變大以增加儲存電荷量，需要使氧化矽膜2 4厚厚（ 〇 . 8 // m程度）堆積。氧化矽膜2 4例如係以將氧氣與 四乙鄰矽酸鹽（TEOS)使用爲來源氣體之CVD法堆 積，之後，因應需要，以化學機械硏磨法平坦化其之表面 〇 接著，在氧化矽膜2 4之上部形成由鎢膜形成之硬光 罩2 6。又，此硬光罩2 6也可以使用鎢以外之金屬。 接著，在硬光罩2 6上形成光阻膜（未圖示出），以 此光阻膜爲光罩，乾蝕刻硬光罩2 6。接著，藉由以硬光 罩2 6爲光罩，乾蝕刻氧化矽膜2 4以及氮化矽膜1 8， 形成深孔（凹部）2 7。插塞2 2之上部的阻障金屬膜 23之表面露出於深孔（凹部）27之底面。 經濟部智慧財產局員工消費合作社印製 接著，藉由包含過氧化氫水之熔液去除殘留於氧化矽 膜2 4之上部的硬光罩2 6後，如圖2 2所示般地，在氧 化矽膜2 4之上部以及孔2 7之內部藉由C V D法堆積氧 化鉅膜2 9 (膜厚1 〇 n m程度）。此氧化鉬膜2 9可以 以T a (〇c2H5) 5與〇2爲原料氣體在4 0 0 °C〜 4 5 0 °c之範圍形成。此氧化鉬膜2 9與底層之氧化矽膜 2 4或後述之R u膜3 0之黏著性優異之故，被當成黏著 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- 578297 A 7 _B7_ 五、發明説明（17) 層使用。又，作爲此黏著層，也可以使用氮化鉅膜。 (請先閱讀背面之注意事項再填寫本頁) 接著，如圖2 3所示般地，藉由非等向性鈾刻氧化鉬 膜2 9，去除存在於氧化矽膜2 4上部以及孔2 7之底部 之氧化鉅膜2 9，只在孔2 7之側壁使殘留氧化鉬膜2 9 。.又，在將前述之氮化鉅膜當成黏著層使用之情形，氮化 鉬膜具有導電性之故，不需要去除存在於孔2 7之底部之 氮化鉬膜。 接著，如圖2 4所示般地，在氧化矽膜2 4之上部以 及孔2 7之內部堆積Ru膜3 0 a (膜厚2 0 nm程度） 。在藉由此C V D法之R u膜之堆積前，如藉由濺鍍法形· 成薄R u膜，藉由濺鍍法所形成之膜成爲膜種，可以.效率 良好地形成藉由C V D法之R u膜。 此處，說明R u膜3 0 a之成膜條件。R u膜3 0 a 例如係在藉由C V D法以乙基茂基釕 經濟部智慧財產局員工消費合作社印製 (Ru (C2H5C5H4) 2)之四氫扶南溶液爲5 cm3 /mi η、〇2爲 5〇cm3/mi η 以及 N2 爲 900 s c c m、溫度2 9 0 °C、壓力6 6 5 P a之條件下形成 。在此種條件下成膜之情形，如參考圖1 8而說明般地， 可以使沿著孔2 7之側壁堆積之R u膜之最厚的最大値a 與堆積於孔2 7之底部之R u膜之膜厚b之比（b / a ) 在5 0百分比以上。 以後之工程係與參考圖1 7而說明之實施形態1之情 形相同之故，省略其說明。 以上，雖依據實施形態具體說明由本發明者所完成之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 578297 A7 _ B7_ 五、發明説明（is) 發明，但是本發明並不限定於前述實施形態，在不脫離其 要旨之範圍內，不用說可以有種種之變更可能。 【發明之效果】 依據本申請案所揭示之發明之中，如簡單說明由代表 性者所獲得之效果，則如下述： 如依據本發明，可以最適當化R U膜之成膜條件，可 以形成良好之R u膜。例如，如使流量比在1 〇 %以上， 於深孔的底部也可以確保形成最厚部份之膜厚a的5 0 % 以上之膜厚。 其結果爲：可以精度良好地在深孔內形成資訊儲存用 電容元件之下部電極，能夠提升資訊儲存用電容元件之特 性。又，可以提升DRAM等之半導體積體電路裝置的製 造產品率。 【圖面之簡單說明】 圖1係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖。 圖2係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位平面圖。 圖3係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖。 圖4係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -21 - 578297 A7 B7 五、發明説明（19) 圖5係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖° (請先閱讀背面之注意事項再填寫本頁) 圖6係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖° .圖7係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖。 圖8係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖。 圖9係顯示本發明之實施形態1之半導體積體電路裝 置的製造方法之半導體基板的重要部位剖面圖。 圖1 0係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖1 1係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖1 2係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 經濟部智慧財產局員工消費合作社印製 圖1 3係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖1 4係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖1 5係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖1 6係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 本紙張尺度適用中周國家標準（CNS ) A4規格（210Χ297公釐)~ -22- 578297 第90121304號專利申請案 中文說明書修正頁 Α7 Β7 民國92年1月30日修正 五、發明説明（20) 圖1 7係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 (請先閲讀背面之注意事項再填寫本頁) 圖1 8 ( A )係說明本發明之效果用之圖，（B )係 說明（A )之被覆性（b / a )用之圖。 圖1 9係顯示本發明之實施形態1之半導體積體電路 裝置的製造方法之半導體基板的重要部位平面圖。 圖2 0係顯示本發明之實施形態2之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖2 1係顯示本發明之實施形態2之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖2 2係顯示本發明之實施形態2之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖2 3係顯示本發明之實施形態2之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖2 4係顯示本發明之實施形態2之半導體積體電路 裝置的製造方法之半導體基板的重要部位剖面圖。 圖2 5 (A)以及（B)係說明本發明之課題用之半 導體基板之重要部位剖面圖。 經濟部智慧財產局員工消費合作社印製 圖2 6係說明本發明之課題用之半導體基板之重要部 位剖面圖。 【標號之說明】 1 :半導體基板（晶圓） 2 :元件分離 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23 - 578297 A7 B7 五、發明説明（21) 3 : p型井 4 :氧化ί夕膜 (請先閲讀背面之注意事項再填寫本頁) 5 :閘極絕緣膜 6 :閘極電極 7:氮化矽膜 8 : η型半導體區域 9 :氮化矽膜 1 0 :氧化矽膜 11、12:接觸孔 1 3 :插塞 1 4 :氧化砍膜 1 5 :通孔 1 6 :插塞 17:氧化矽膜 1 8 :氮化矽膜 1 9 :通孔 經濟部智慧財產局員工消費合作社印製 2 0 :多晶矽膜 2 1 :側壁間隔 2 2 :插塞 2 3 :阻障金屬膜 2 4 :氧化矽膜 2 6 :硬光罩 2 7 :孔（凹部） 2 9 :氧化鉅膜 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -24- 578297 A7 B7 五、發明説明（d 3 0 a : R u 膜 3 0 b :釕矽化物 3 0 c :釕矽氮化物 3〇d : R u膜 3 0 :下部電極 3 2 :氧化鉅膜 3 3 :上部電極 3 3 a : R u 膜 3 3 b : W膜 3 4 :層間絕緣膜 B L :位元線 C :資訊儲存用電容元件
Q s :記憶體單元選擇Μ I S F E T W L :字元線 L:活性區域 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -25-

Claims (1)

  1. 578297 A8 B8 C8 D8 六、申請專利範圍 第90121304號專利申請案 中文申請專利範圍修正本 (請先閱讀背面之注意事項再填寫本頁) 民國92年1月30日修正 1 · 一種半導體積體電路裝置之製造方法，其特徵爲 具有： (a) 、半導體基板之主表面形成記憶體單元選擇用 MISFET之工程； (b) 、形成與前述記憶體單元選擇Μ I S F E T之源極 、汲極區域電氣地接續之插塞的工程； (c) 、在前述插塞上形成氧化矽膜之工程； (d) 、在前述氧化砂膜中形成到達前述插塞表面爲止之 孔的工程； (e) 、在前述孔的側壁以及底部藉由使氣化流量爲前述 氧化劑之氣化流量的5 %以上之R u的有機化合物與氧化 劑反應以形成R u膜之工程，； (f) 、在前述R u膜上形成電容絕緣膜之工程；以及 (g) 、在前述電容絕緣膜上形成上部電極之工程。 經濟部智慧財產局員工消費合作社印製 2 .如申請專利範圍第1項記載之半導體積體電路裝 置之製造方法，其中前述R u之有機化合物與氧化劑之反 應係在3 0 0 °C以下進行。 3.—種半導體積體電路裝置，是由： (a) 、形成在半導體基板之主表面之記憶體單元選擇用 MISFET； (b) 、與前述記憶體單元選擇Μ I S F E T之源極、汲 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 578297 A8 B8 C8 D8 六、申請專利範圍 極區域電氣地接續之插塞； (C)、形成在前述插塞上之氧化矽膜； (d) 、形成在前述氧化矽膜中，延伸至前述插塞表面， 其深度爲其短直徑5倍以上的孔； (e) 、形成於前述孔內之R u膜，由形成在此R u膜之 上部之電容絕緣膜以及形成在此電容絕緣膜上部之上部電 極，構成的資訊儲存電容元件，其特徵爲： 前述孔的底部之R u膜爲前述孔內之最厚部份的膜厚 的5 0 %以上。 4 ·如申請專利範圍第3項記載之半導體積體電路裝 置，其中在前述R u膜與氧化矽膜之間形成黏著層。 5 .如申請專利範圍第3項記載之半導體積體電路裝 置，其中在前述Ru膜係其表面之凹凸爲5 nm以下。 6 · —種半導體積體電路裝置之製造方法，其特徵爲 具有： (a) 、在半導體基板上形成層間絕緣膜之工程； (b) 、在前述層間絕緣膜中形成孔之工程； (c) 、在前述孔之側壁以及底部藉由使氣化流量爲前述 氧化劑之氣化流量的5 %以上的第1導電膜之有機化合物 與氧化劑反應以形成第1導電膜之工程，；. (d) 、於前述第1導電膜上形成絕緣膜之工程；以及 (e) 、於前述絕緣膜上形成第2導電膜之工程。 7 ·如申請專利範圍第6項記載之半導體積體電路裝 置之製造方法，其中前述孔的深度爲其之短直徑之5倍以 本*氏張尺度適用中關家榡率（CNS ) ( 210X 297公釐) 7Τ] : (請先聞讀背面之注意事項再填寫本頁) ··裝. 訂 經濟部智慧財產局員工消費合作社印製 578297 A8 B8 C8 D8 六、申請專利範圍 上。 s 甲請專利.範圍第6項記載之半導體積體電路裝 置之製造方法’其中被形成在前述孔內之底部的第1導電 膜係爲前述孔內之最厚部份之膜厚的5 〇 %以上。 9 ·如申請專利範圍第6項記載之半導體積體電路裝 置之製造方法，其中前述第1導電膜爲Ru。 1 〇 .如申請專利範圍第6項記載之半導體積體電路 裝置之製造方法，其中前述第1導電膜之有機化合物與氧 化劑之反應係在3 〇 〇 °c以下進行。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 準 標 家 國 國 中一用 適 I釐 公 97 2
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