JPS5943614A - 差動増幅回路 - Google Patents

差動増幅回路

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JPS5943614A
JPS5943614A JP57152731A JP15273182A JPS5943614A JP S5943614 A JPS5943614 A JP S5943614A JP 57152731 A JP57152731 A JP 57152731A JP 15273182 A JP15273182 A JP 15273182A JP S5943614 A JPS5943614 A JP S5943614A
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differential
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JP57152731A
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Nobuo Kunimi
国見　伸雄
Koichi Shimizu
孝一 清水
Toshiro Suzuki
鈴木　俊郎
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Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、差動増幅回路に関し、特にＭＩＳＦＥＴ（
絶縁効果型電界効果トランジスタ）により構成されたＭ
ＩＳ集積回路に適した差動増幅回路に関する。
差動増幅回路は、差動入力段が対称であるため。
ディファレンシャル入力の同相成分を除−去することが
できる。また、電源電圧にノイズが乗っても、差動増幅
回路では同相雑音となるので、出力には電源ノイズによ
る影響が出て来ないという利点がある。特に、ロジック
回路を含むような集Ｕ丁回路においては、ロジック動作
によって電源電圧が変動されても、差動増幅回路の出力
にノイズが表われないので極めて好都合である。
ところが、差動増幅回路においては、ディファレンシャ
ル入力が同一レベルであっても、回路自体によって定ま
る安定点がないと、出力が上下にゆれてしまい動作点が
安定されないという問題がある。
この発明は、差動入力段のディファレンシャル出力をソ
ース入力として受けるようなゲート接地形のＭＩＳＦＥ
Ｔを含むカスコード段を設けることによって　高速動作
可能ζ（′Ｉされた差動増幅回路（Ｃ（、・１７”１−
ｒ、回路の動作点が安定化されるようにすることを１−
１的とする。
そのため、本発明は、カスコード段の差動出力を受（・
−＋６ような抵抗回路と、この抵抗回路ＶＣよって１し
成されｌ（Ｃ差！肋出力の中間ｔノベルの電位によって
１ｉｉ７１作さｉするＭ　Ｉ　Ｓ　Ｆ　Ｔ７；　Ｔを設
け、このＭＩＳＦト〕Ｔのバイアス電流によって、カス
コード段にネガティブフ５イードバックをかけ、出力の
動作点が１民源市川（ＶＤ、）と■Ｓ８　）のほぼ中間
に安定されるより）（・１−構成し／゛こことを特徴と
する。
１ソ、下図面に基−づいて本発明を説明する。
第１図しＪ、本発明に係る岸動増１１・、１）回路の一
実施例ｋ　；−ｊｆニーす。との回路は、バイアス回路
１と差動入力段２と、カス工Ｉ−ド段：３と、出力段４
とを有し７でいる。
ｐ；、　１ｉｉｉＪ　人力Ｋｙ　＋２　ｉ’Ｊ１．−ｖ
ｔノ入力Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　Ｑ　１ｙＱ２　と、こ
の人ｊＪｉ〜・ｌ　Ｉ　Ｓ　Ｉ”　１号ＴＱ＋　　、Ｑ
２のドレインにぞ７１−ぞ′れ接ｌｔ−，モされ、カレ
ントミラー回路を構成する負荷ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑｓ　　、Ｑ４　と、」二記人力Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ＋　　、Ｑｚの共追ｊソースに接続されプこ定電
流Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　５　とにより（１４成
されている。
１時に制限されないが、上記入力Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ
Ｑ＋。
Ｑ２ばＮチャンネル型に、負荷Ｍ　Ｉ　Ｓ　ＦＥ　Ｔ　
Ｑｓ　。
Ｑ、はこれとは逆の導電型で４）る■〕ナヤンネル型に
、また上記定電流ＭＩＳＦｒ＝；ＴＱ、はＮチャンネル
型にそれぞれ形成されている。
そし、て、上記入力ＭＩＳＩ”ＥＴＱ、　と（ン２．お
よび負荷ＭＩＳＩｉ’ＥＴＱ、と（ン。は、同一寸法。
Ｉ・’Ｊ　　％　ｌ’ｌ−をＭするように形成される。
これによって、差１助人力段２のオノセノト電圧および
ドリフトが最小にされる。
バイアス回路１は、上記差動入力段２の定電流ＭＴ、５
ＦＥＴＱ、にカレントミラー回路接続に−よリバ・イア
スを与閃メ）定１に流ＭＩＳｌ＋’Ｆ″ＪＴＱａ　と、
コ１７）　’ＪＴ：　′ｌｊｊ流Ｍ　Ｉ　Ｓ　Ｆ　ト〕
Ｔ　Ｑ　ａ　＋Ｚ）　）”　レインと電源’ｉｉ圧■Ｄ
Ｄ　との間にＬＫ列接続込れた負イＷ工ＭＩＳｉｉ”ｇ
ＴＱ？　　、Ｑｓ　　、Ｑｏ　　とからなる。
バイアス回路１を構成するＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　ａ〜Ｑ、は、適当なコンダクタンス比になるように形
成さノ１ており、１１〜源電Ｊｌｆ二ＭＤ　Ｉ）　　〜
■ｓｓ　　間をこのコンダクタ〕・′ス比で分圧したよ
うを定電圧が上記差動人力段２のＭＩＳＦＥＴＱａに供
給される。
その結果、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ　５が定電流源と
して動作させもね−る。
土ＦｊＬカスコード段３は、ゲート接地回路接続された
一対のＰチャンネルＭ　Ｉ　Ｓ　Ｆ　ＥＴＱ＋ｏ　、Ｑ
ＩＩと、このＭＩ　５ＦＥＴＱ＋ｏ　、ＱＩＩのドレイ
ンに接続サレ７ｃＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ１２１　
Ｑ１０　ト、このＭＩｓ””’ＴＱ＋７．Ｑ！３と電源
電圧Ｖｓｓ　　との間に直列接続され／こ定ｆ■５流Ｍ
　Ｉ　Ｓ　Ｆ’　Ｅ　Ｔ　Ｑ１４　、Ｑ１０とからなる
。
ＭＩＳＦ“Ｅ　Ｔ　Ｑ　１４とＱ　＋５　ｉ’ｉ、前記
バ・イアス回路１の定電流：ＭＩＳＦＥＴＱｅ　とカレ
ントミラー回路接続され又いる。これによって、Ｍ　Ｉ
　Ｓ　Ｆ’　Ｅ　ＴＱ　Ｉ＜　＋　Ｑ　＋５が定電流源
として動作させられ、カスコード段３がバイアス回路１
によってバイアスされる。
ぞして、上記ＭＩＳＦＥＴＱ＋ｏとＱ　ｏのソースに、
前記入力段２を構成する入力Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ
Ｉ。
Ｑ、のドｌ／イン側ノードａｌ　、ａ２から取り出され
たディファレンシャル出力が入力されでいる。
そのため、ＭＩ　５ＦＥＴＱ＋ｏ　、Ｑｏはソース人力
となり、ゲート入力の場合に生じるミラ・−容１１１に
よる影響がなくなり、カスコード段３が重連動作される
ようになる。
なお、カスコード段３の一〜方のＭＩＳＦＥＴＱ、。＋
　Ｑ、Ｉ２　＋　Ｑ１０は、カスコード段３のバランス
を良好にするために設け１っれている。つ才り、ＭＩ　
Ｓ　ＦＥ　Ｔ　Ｑ＋ｏ　、ＱＩＩに流される電流す」１
、人力段２の負荷へ４ＩＳＦ’ＥＴＱｓ　　、Ｑ４の′
ｌｔ￥流の一部が分岐されて供給されるので、Ｍ　Ｉ　
Ｓ　ＦＥ　Ｔ　Ｑ　Ｈｏ　ＴＱＩ２゜Ｑ　１４がないと
Ｍ　Ｉ　Ｓ　Ｆ　１．ＴｈＴＱｓ　　、Ｑ４に流される
電流が違って来てしまう。そのため、ノードａ２のレベ
ルのバランスが悪くなってし１つ。。
そこで、ＭＩ　５ＦＥＴＱｎ　−Ｑｌｓ　−Ｑｌｓと並
列にＭ　Ｉ　Ｓ　Ｆ　Ｅ　’Ｉ’Ｑｉｏ　、Ｑ１０　、
Ｑ１０を設けて、カスコード段３のバランスがくずされ
ないようにしている。
まだ、カスコー　ド段３内のＭＩＳＦＥＴＱｌ、とＱＣ
ｓは、バイアスの安定性を良くするために設（づら７Ｉ
てい、Ｓｏこれは、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ１２　
、Ｑ１３を設けない場合には、Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＱ
ｌｉ　、ＱＣｓのドレイン電圧が高くされで、バイアス
回路１の定電ｉ′ＲＭ　Ｉ　Ｓ　Ｆ　ＩづＴＱｅ　と−
ノノスゴード段３の定電流ＭＩ　Ｓ　ＦＥＴＱ１４　、
Ｑｌ！ｌのミラー特性が悪くなり、：１′アス点が不安
定Ｋ　訟れてし甘うからである。
−＜−Ｃ−ｃ、カフ−＝７　１トｄ　３）Ｉ〜１’　Ｉ
　ＳＦ　Ｅ　Ｔ　Ｑ　ＨａとＱ　１４およびＭｉＳＦＥ
ＴＱ□とＱ、、との間にそれ、それＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ１０およびＱ　＋ｓを入れるとともに、Ｍ　Ｉ
　Ｓ　ＦｌづＴ（ｌｓ−Ｑ＋。＋　Ｑ１０　＋　Ｑ１０
とＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ４　　、Ｑｕ　、ＱＣｓ　、
Ｑ＋ｐの：」ンダイ゛タンスの１七を、バイア二人回路
１のＭｑＳＦＥＴＱ、。
Ｑｓ　　＊　Ｑ−、、Ｑｅ　Ｃ’Ｊンダクタンス比に合
わ−げることによって、カスコ・−ド段３の・くイアス
点が安定化されでいる。とれものコンダクタンス比が合
っていないｔ、電源′ＥＫ圧の僅かな変動によ、つ−Ｃ
）くイアス点がえ”！１ｉｉＩＩされてしまうおそれが
ある。
ン人に、土ハ己カス’Ｖ　−ド段３へのノイー　トノく
、ツク系ニツい−Ｃ説明する。４七記Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｔｏとＱ。
のドレイン電圧すなわちカスコード段３の出力ノードｂ
、、ｂ２の電位は、直列接続された一対のＮチャンネル
形Ｍ　Ｉ　Ｓ　Ｆ’　１号Ｔ　Ｑ１０　、Ｑ１７の両端
に供給サレテイル。コ（７）　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　１６とＱ　Ｉ７のゲート端−ｆ’−Ｋ　Ｈ５電流
電圧ＶＤＤ　が印加されでＪ・・す、負荷抵抗として作
用する。これによって、カスコード段３の出力ノード）
）ｉ＋ｂ２の電位の中間のレベルの電圧を発生するーｆ
ＩＥの分圧抵抗回路が構成きれる。
このＭＩＳＦＥＴＱｔｅとＱ　！、　ｉ／ｊ、同一の抵
抗値とカリ、かつ２００にΩのような高い抵抗値を持つ
ようにされている。これにより、カスコード段：３の出
力ノードｂ、、ｂ、にレベル差が生じるようす１ｉＴｉ
　常ノ動作状態ｆ、Ｍ、　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｕ＋
　、Ｑ１０に大きな電流が流されて、出力レベル（ノー
ドｂ２のレベル）が変動されないようにされている。
丑だ、上記負荷抵抗としでＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　１６とＱ　１７の共通ソース（ノードＣ）には、前記
カスコード段；３に′フィードバックをかけるだめのＭ
ＩＳＦＥＴＱｕの・ゲートが接続されている。
このＭＩＳＦＥＴＱｔｅのソースには、基準電圧■、。
ｆ、が印加されでいるとともｅて、ドレイン側には電源
型Ｆｆ−，ＶＳＳ　　との間に負荷Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｌ。
が直列接＾４；ｐれている。そし″Ｃ１十記基準電圧Ｖ
ｒｃｆは回路のグランドレベル（ＶＤｌ）と■Ｓｓの中
間レベル）よりも、ＭＩＳＦＥＴＱｔｅのしきい植直圧
ｖｔｈ　分だけ高い値に設定される。従って、Ｍ　Ｉ　
Ｓ　Ｆ　Ｊ号ＴＱ＋ｓのゲート電圧すなわちノードＣの
電位が、グランドレベルよりも１Ｊ１：いとＭ　Ｉ　Ｓ
　ＦＥ　Ｔ　Ｑ　＋ｓはオフ、５れ、グランドレベル−
なると、ＭＩ　ＳＦＥＴＱ＋ｓがオンされて、ＭＩＳＦ
ＥＴＱｔｅ　、Ｑｒｏにバイアス１（ｉ，流が流されろ
。
ま／７−、、上記Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔｏと
並列に同一導電型のＭ　Ｉ　Ｓ　Ｆ　１２　Ｔ　Ｑ　２
０が設りられ、このＭＩ　ＳＦＥ　Ｔ　Ｑ，、とＱ，。
は）７レントミラ一回路接続され一Ｃいる。こフ１によ
ー）て、ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＣｓがオンされて、
ＭＩ　ＳＦＥＴＱ＋ｏＫ電流が流込れると、ＭＩ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ２０にはＭ　Ｉ　Ｓ　Ｆ　’Ｊ”：　Ｔ
　Ｑ　１．とのＷ／Ｌ比（Ｗ：チーヤンネル幅，■７二
チヤンネル長）に比例した電流が流されるようになる。
上パｉシＲ４．　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２０のドレ
インと前記ＭＩＳＦＥＴＱ？　　−Ｑｓの共通ドレイン
との間にはＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ！＋が接続されてお
り、ＭＩＳＦＩ号ＴＱ２。
に流さねる電流は、ＭＩＳＦＥ；ＴＱ，、を介しレ（イ
アス回路１から供給されるようにされでいる。
１〜かも、上記ＭＩＳＦＥＴＱｚ＋はかなり抵抗値が畠
くなるように形成されて、）くイアス回路１にフィード
バックによる影響を与えないようにされ一Ｃいる。ぞし
て、上記ＭＩＳＦＥＴＱ，。とＱ２＋との接続ノードｄ
の電位が、前記カスコード段；３のＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑｒｏ−ＱＣｓのゲートに印加されるように接続
されている。
出力段４は、電源型）１Ｅ■ｌ）Ｄ　　と■ｓｓ　　と
の間にｉ列接続すレ＊Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ２２
とＱ　ｔｓとからなる。このＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　２２とＱ　２３のゲートに，前記カスコード段３の
一方の出カッ・−ドｂ２の電位が供給されており、一種
のＣＭＯＳインノ（−夕を構成している。そして、この
ＭＩＳＦＥＴＱ２２とＱ２３との接続ノードｅから出力
電圧Ｖｏ．ｕｔ．が取り出されるようにされている。な
お、Ｃ＋＋Ｃｚ＋ｃ３は、前記カスコード段３と出力段
４０ノードｅ′との間に設けられた位相補償用のコンデ
ンサである。
次に上記差動増幅回路の作用を説明する。
先ず、例えば差動入力段２の入力ＭＩＳＦＥＴＱ、のゲ
ート端子にプラスの入力が、また人力ＭＩＳＩ”ＥＴＱ
、のゲート端子にマイナスの入力が入って来た場合を考
える。
この場合、差動入力段２の出力ノードａ１の電位がマイ
ナスに、またノードａ２の電位がプラスになるように動
作される。ノードａｌ＋８２の電位が入力されるカスコ
ード段３のＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ＋ｏ。
Ｑｏはゲート接地回路接続されているので、ソース人力
の大きなＭＩＳＦＥＴＱ＋ｔのバイアスの方が大きくバ
イアスされて、　Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＱｌｌのドレイ
ン電／ｆ（ノードｂ２　）がプラスにされ、Ｍ　ＩＳ　
Ｆ　Ｅ　Ｔ　Ｑ　１ｏのドレイン電圧（ノードｌ）、）
がマイナスになる。
なお、上記の場合、ＭＩ　５ＦＥＴＱ＋ｏ　、Ｑｌｌか
ら見たＭＩｓＦＥＴＱｓ　　−Ｑ４のインピーダンスは
非常に低いため、入力段２におりるケインはほとんどな
く、カスコード段３におけるゲインが非常に高くなって
、ノードｂ、’＋ｃおいては、ノードａ、に対して５０
ｄＢ程度の高いゲインが得られる。
そして、このとき、カスコード段３の出力ノードｂ、、
ｂ２間に接続された負荷Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ＋６
−Ｑ１□の接続ノードＣの電位は、ノードｂｌ　　と１
）２の電位の中間すなわちほぼ回路のグランドレベルに
される。ところが、ノードＣの電位がゲートに印加され
ているＭＩ　ＳＦ″Ｅ　Ｔ　Ｑ　＋ｇのソース電圧は、
グランドレベルよりもしきい値電圧だけ高い基準電圧■
、。、にされている。そのため％ＭＩ　５ＦＥＴＱ＋ａ
はオフ状態にされ、ＭＩＳＦＥＴＱＩＱおよびＱ　２０
には電流が流されない。従って、入力信号が上記のよう
に逆相の場合には、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＣｓ〜
Ｑ　２０を介して上記カスコード段３にフィードバック
がかけられることはない。
その結果、上記の場合には出力段４のＭＩＳＦＥＴＱｔ
ｚ　、Ｑ２３のゲートに、カスコード段３の出力ノード
ｂ、のプラスの１１１１位が印加される。これによって
、Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　Ｑ２２がオフ、Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　ＴＱ２３がオンされて、出力段４の出力ノード
ｅには、カスコード段３の出力ノードｂ２の電圧に比例
しだ（２０ｄＢ程度増幅されている）逆相の出力電圧Ｖ
ｏｕｔが表われる。
一方、入力ＭＩ　５ＦＥＴＱ＋　　、Ｑ２に同相の例え
はプラスの入力信号が入って来た場合には、ノードａｌ
　および、ノードａ２が同じマイナスレベルにされる。
これによって、カスコード段３のＭＩＳＦＥＴＱ、、と
Ｑ　ｏの３１７７９２件が同一にされて、ノードｂ、　
とｂ２が電源電圧ｖＳ８　には９つくように動作される
。
つ１す、実施例の回路では、予めψすえばＭＩＳＦＥＴ
Ｑ＋２　、ＱＣｓあるいはＱ　＋４１　Ｑ　ｒｓのゲー
ト幅ＷをＭＩＳＦＥＴＱｓ　　、Ｑ４およびＱ　ｌｏ　
＋　Ｑ　ｏに比較して大きくなるように形成しておくこ
とによって、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋２〜Ｑ　
ｒｓの抵抗値がＭＩＳＦＥＴＱｓ　　、Ｑ４　　、Ｑ＋
ｏ　、Ｑｏに比べて小さくなるようにして、ノードｂ、
、ｂ、の電圧が電源電圧■ｓｓ　に向かって下げられる
ように宿代されている。
このようにして、カスコード段３の出力ノードｂ、、ｂ
、、の電位が下げられると、負荷抵抗／こるＭＩ　５Ｆ
ＥＴＱ＋６．Ｑ１０の接続ノードＣの電位もこれに応じ
て降下させられる。ぞし、て、２ノードＣの電位が、基
準電比”　ｒ　ｅ　ｆよりもＬ７さい仙市１圧ｖｔｈ　
分だけ低いグランドレベル以下になると、ＭＩＳＦＥＴ
Ｑ＋ｓがオン状態にされて、ＭＩ　ＳＦＥ　Ｔ　Ｑ　１
ｏにバイアス電流が流されるようになる。
これによって、ＭＩＳＦＪ号Ｔ　Ｑ　２０にも負荷ＭＩ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２１を介してバイアス回路１から
供給される電流が流される。そのため、Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ、２゜とＱ　２１の接続ノードｄ（７）電
位が降下させられ、ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋ｏ−Ｑ
Ｃｓのゲート電位が低くされる。
その結果、Ｐチャンネル形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　ｌｏとＱ　ｏのゲートソース間’Ｉ￥ｉ、圧は大きく
、まブこＮチャンネル形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
＋２とＱ　ｒｓのゲートソース間′市圧は小さくされて
、カスコード段３の出力ノ−ドｂ、、ｂ、の電位が上昇
させられるようになる。つ寸り、抵抗回路を構成するＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＣｓ。
Ｑｌ１およびＭ、ｌ５ＦＥＴＱ＋８〜Ｑ　２１によって
、カスコード段３のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　、。
〜Ｑ　＋ｓのゲートに負力１）還がかけられる。
しかして、ノードｂ、、ｂ、の電位がグランドレベルに
なると、ノードＣの電位もグランドレベルにされるため
、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋ｓがオフされる。
そのため、カスコード段３の出力ノードｂ２は、同相信
号に対する動作点がグランドレベルに安定されるように
なる。入力段２にマイナスのｌ１ＹＪ相信号が入った場
合も同様である。
なお、実施例のような回路においては、カスコード段３
で充分な振幅の出力信号が得られないため、出力段４を
付加して出力信号が電源電圧まで充分に振幅されるよう
にされている。しかし、この出力段４は必ずしも設ける
必貿はなく、振幅の小さなカスコード段３の出力をその
丑ま次段の回路に出力させることも可能である。
さらに、図面の実施例では、バイアス回路１を構成する
ＭＩＳＦＥＴＱ？およびカスコード段３を構成するＭＩ
　５ＦＥＴＱ＋２　、ＱＣｓの基体とソースとが接続さ
れている。これは、Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＱ？およびＱ
ｌ２　、ＱＣｓ　Ｋおけるバックゲート効果をなくして
、しきい値電圧■、１１　を小さくするためである。
また、実施例では入力段２を構成する入力ＭＩＳＦＥＴ
Ｑ＋　　、Ｑ２　も基体とソースとが接続されている。
これによって、■ｔｈ　が小さくなり、入力段の動作可
変電圧を下げることができるようになる。
以上説明したように、本発明では差動入力段からの出力
をソース入力として受けるようなＭＩＳＦ　Ｅ　’１”
を含むカスコード段の出力ノードに抵抗回路を接続し、
この抵抗回路によってカスコード段の出力の中間レベル
の電位を形成させ、この中間電位ＶζよってＭＩＳＦＥ
ＴＱ＋ｓを動作させてバイアス電流を流し、Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　Ｉｅ〜Ｑ　２１を介してカスコード
段のＭＩＳＦＥＴＱ＋ｏ−ＱＣｓに負帰還をかけるよう
にしたので、回路自体によって定まる安定点ができるよ
うになり、これによって回路の動作点が安定され１回路
のダイナミックレンジも充分に確保されるようになると
いう効果がある。
【図面の簡単な説明】
第１図Ｖよ本発明に係る差動増幅回路の一実施例を示す
回路＋１”り成因である。 エ　バイアス回路、２・差動入力段、３・・カスコード
段、４・出力段、Ｑｌ　、Ｑ２゛・・入力ＭＩＳＦ　Ｅ
　Ｔ−ＱＣｓ　、Ｑｌ７・抵抗回路。

Claims (1)

  1. 【特許請求の範囲】 一対の入力トランジスタを含む差動入力段と。 この差動入力段をバイアスするためのバイアス回路と、
    上記差動人力段のディファレンシャル出力をソース人力
    材＋」とすべくゲート接地された一対のトランジスタを
    含むカスコード段とを備えた差動増幅回路であ−）で、
    上記カスコード段のディファレンシャル出力を受けるこ
    とによってその中間レベルの電位を形成する抵抗回路と
    、この抵抗回路によって形成された電位によって動作さ
    せられるトランジスタとを有し、該トランジスタに流れ
    るバイアス電流によって形成される電位により、前記カ
    スコード段のトランジスタに負シ９１）還がかけられ、
    −４−配力スコード段の出力が所定のレベルに安定され
    るようにされでなることを特徴とする差動増１ツ、１回
    路。
JP57152731A 1982-09-03 1982-09-03 差動増幅回路 Pending JPS5943614A (ja)

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