JP2003273731A - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2003273731A JP2003273731A JP2002067906A JP2002067906A JP2003273731A JP 2003273731 A JP2003273731 A JP 2003273731A JP 2002067906 A JP2002067906 A JP 2002067906A JP 2002067906 A JP2002067906 A JP 2002067906A JP 2003273731 A JP2003273731 A JP 2003273731A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 電圧制御発振器の出力信号位相を入力信号位
相に同期化させる位相同期回路に関し、安定に高速引込
みを可能とする。 【解決手段】 位相比較器1とチャージポンプ2とロー
パスフィルタ3と電圧制御発振器5とを含む位相同期回
路に於いて、位相比較器1による進み位相差パルスpu
又は遅れ位相差パルスpdの位相差を示すパルス幅が所
定値以上か否かを判定する位相差判定部6と、第1の入
力信号fp又は第2の入力信号frの何れか一方の信号
と、この信号に対して進み位相と遅れ位相とのそれぞれ
の信号fr1,fr3を生成して出力する位相リファレ
ンス信号生成部7と、この位相差判定部7による判定結
果に応じて、位相リファレンス信号生成部7から位相差
が大きくなる信号を選択して位相比較器1に入力するセ
レクタ8とを備えている。
相に同期化させる位相同期回路に関し、安定に高速引込
みを可能とする。 【解決手段】 位相比較器1とチャージポンプ2とロー
パスフィルタ3と電圧制御発振器5とを含む位相同期回
路に於いて、位相比較器1による進み位相差パルスpu
又は遅れ位相差パルスpdの位相差を示すパルス幅が所
定値以上か否かを判定する位相差判定部6と、第1の入
力信号fp又は第2の入力信号frの何れか一方の信号
と、この信号に対して進み位相と遅れ位相とのそれぞれ
の信号fr1,fr3を生成して出力する位相リファレ
ンス信号生成部7と、この位相差判定部7による判定結
果に応じて、位相リファレンス信号生成部7から位相差
が大きくなる信号を選択して位相比較器1に入力するセ
レクタ8とを備えている。
Description
【0001】
【発明の属する技術分野】本発明は、入力信号の位相に
対して電圧制御発振器の出力信号位相を同期化する位相
同期回路に関する。
対して電圧制御発振器の出力信号位相を同期化する位相
同期回路に関する。
【0002】
【従来の技術】図13は従来例の位相同期回路を示し、
位相比較器101と、チャージポンプ102と、ローパ
スフィルタ103と、電圧制御発振器(VCO)104
と、分周器105とを含む構成を有し、分周器105
は、電圧制御発振器104の出力信号の周波数foを分
周した周波数frと、入力信号INの周波数fpとを一
致させる為のもので、周波数foと入力信号INの周波
数fpとが同一の場合は省略することができる。
位相比較器101と、チャージポンプ102と、ローパ
スフィルタ103と、電圧制御発振器(VCO)104
と、分周器105とを含む構成を有し、分周器105
は、電圧制御発振器104の出力信号の周波数foを分
周した周波数frと、入力信号INの周波数fpとを一
致させる為のもので、周波数foと入力信号INの周波
数fpとが同一の場合は省略することができる。
【0003】図14は動作説明図であり、位相比較器1
01に入力する基本周波数fpと比較周波数frとの信
号の立上り位相を比較し、基本周波数fpの信号の立上
りが進みの時は、位相差に対応したパルス幅の進み位相
差パルスpuを出力し、基本周波数fpの信号の立上り
が遅れの時は、位相差に応じたパルス幅の遅れ位相差パ
ルスpdを出力する。チャージポンプ102は、進み位
相差パルスpuに応じてチャージアップし、遅れ位相差
パルスpdに応じてディスチャージする。
01に入力する基本周波数fpと比較周波数frとの信
号の立上り位相を比較し、基本周波数fpの信号の立上
りが進みの時は、位相差に対応したパルス幅の進み位相
差パルスpuを出力し、基本周波数fpの信号の立上り
が遅れの時は、位相差に応じたパルス幅の遅れ位相差パ
ルスpdを出力する。チャージポンプ102は、進み位
相差パルスpuに応じてチャージアップし、遅れ位相差
パルスpdに応じてディスチャージする。
【0004】従って、チャージポンプの出力Doは、零
レベル“Z”と、進み位相差パルスpuによるハイレベ
ル“H”と、遅れ位相差パルスpdによるローレベル
“L”となる。そして、ローパスフィルタ103により
平滑化されて、電圧制御発振器104の制御電圧とな
り、電圧制御発振器104は、進み位相差パルスpuに
従って位相が進むように発振周波数が制御され、又遅れ
位相差パルスpdに従って位相が遅れるように発振周波
数が制御されて、入力信号INの位相に同期化される。
レベル“Z”と、進み位相差パルスpuによるハイレベ
ル“H”と、遅れ位相差パルスpdによるローレベル
“L”となる。そして、ローパスフィルタ103により
平滑化されて、電圧制御発振器104の制御電圧とな
り、電圧制御発振器104は、進み位相差パルスpuに
従って位相が進むように発振周波数が制御され、又遅れ
位相差パルスpdに従って位相が遅れるように発振周波
数が制御されて、入力信号INの位相に同期化される。
【0005】
【発明が解決しようとする課題】従来の例えば図13に
示す位相同期回路に於いては、入力信号位相に電圧制御
発振器104の出力信号位相が同期化されるまでの引込
み時間が短く、且つ位相同期状態に於ける周波数変動
(ジッタ)が少ないことが要望されている。この引込み
時間を短縮する為には、ローパスフィルタ103や電圧
制御発振器104の利得を上げることが考えられるが、
その反面、ジッタ量が多くなる。このジッタ量を少なく
する為には、ローパスフィルタ103や電圧制御発振器
104の利得を下げると、今度は引込み時間が長くな
る。
示す位相同期回路に於いては、入力信号位相に電圧制御
発振器104の出力信号位相が同期化されるまでの引込
み時間が短く、且つ位相同期状態に於ける周波数変動
(ジッタ)が少ないことが要望されている。この引込み
時間を短縮する為には、ローパスフィルタ103や電圧
制御発振器104の利得を上げることが考えられるが、
その反面、ジッタ量が多くなる。このジッタ量を少なく
する為には、ローパスフィルタ103や電圧制御発振器
104の利得を下げると、今度は引込み時間が長くな
る。
【0006】そこで、位相差が大きい時だけ、ローパス
フィルタ103の利得を上げる手段が提案されている。
しかし、この利得の切替手段を適用した場合、利得切替
時の雑音によって電圧制御発振器104が誤動作して、
位相引込み状態が外れる欠点があった。本発明は、引込
み時間を短縮すると共に、ジッタ量を低減することを目
的とする。
フィルタ103の利得を上げる手段が提案されている。
しかし、この利得の切替手段を適用した場合、利得切替
時の雑音によって電圧制御発振器104が誤動作して、
位相引込み状態が外れる欠点があった。本発明は、引込
み時間を短縮すると共に、ジッタ量を低減することを目
的とする。
【0007】
【課題を解決するための手段】本発明の位相同期回路
は、図1を参照して説明すると、位相比較器1とチャー
ジポンプ2とローパスフィルタ3と電圧制御発振器5と
を含み、位相比較器1に入力する第1の入力信号fpと
電圧制御発振器4の出力信号を第1の入力信号の周波数
に合わせて位相比較器1に入力する第2の入力信号fr
との位相を比較し、位相比較器1からの位相比較出力信
号に従ってチャージポンプ2を制御し、ローパスフィル
タ3を介して電圧制御発振器4の制御電圧を形成し、第
1の入力信号fpと第2の入力信号frとの位相を同期
化する位相同期回路に於いて、位相比較器1による位相
差が所定値以上か否かを判定する位相差判定部6と、第
1の入力信号fp又は第2の入力信号frの何れか一方
の信号と、この信号に対して進み位相と遅れ位相とのそ
れぞれの信号fr1,fr3を生成して出力する位相リ
ファレンス信号生成部7と、この位相差判定部6による
判定結果に応じて、位相リファレンス信号生成部7から
位相差が大きくなる信号を選択して位相比較器に入力す
るセレクタ8とを備えている。
は、図1を参照して説明すると、位相比較器1とチャー
ジポンプ2とローパスフィルタ3と電圧制御発振器5と
を含み、位相比較器1に入力する第1の入力信号fpと
電圧制御発振器4の出力信号を第1の入力信号の周波数
に合わせて位相比較器1に入力する第2の入力信号fr
との位相を比較し、位相比較器1からの位相比較出力信
号に従ってチャージポンプ2を制御し、ローパスフィル
タ3を介して電圧制御発振器4の制御電圧を形成し、第
1の入力信号fpと第2の入力信号frとの位相を同期
化する位相同期回路に於いて、位相比較器1による位相
差が所定値以上か否かを判定する位相差判定部6と、第
1の入力信号fp又は第2の入力信号frの何れか一方
の信号と、この信号に対して進み位相と遅れ位相とのそ
れぞれの信号fr1,fr3を生成して出力する位相リ
ファレンス信号生成部7と、この位相差判定部6による
判定結果に応じて、位相リファレンス信号生成部7から
位相差が大きくなる信号を選択して位相比較器に入力す
るセレクタ8とを備えている。
【0008】又位相差判定部6は、位相比較器1からの
位相差に応じた進み位相差パルスpuを入力して所定値
と比較する第1の位相差判定回路9と、遅れ位相差パル
スpdを入力して所定値と比較する第2の位相差判定回
路10とを有し、セレクタ8は、第1の位相差判定回路
9の判定出力信号により位相リファレンス信号生成部7
からの遅れ位相の信号を選択出力し、第2の位相差判定
回路10の判定出力信号により位相リファレンス信号生
成部7からの進み位相の信号を選択出力して、位相比較
器1に入力する構成を有するものである。
位相差に応じた進み位相差パルスpuを入力して所定値
と比較する第1の位相差判定回路9と、遅れ位相差パル
スpdを入力して所定値と比較する第2の位相差判定回
路10とを有し、セレクタ8は、第1の位相差判定回路
9の判定出力信号により位相リファレンス信号生成部7
からの遅れ位相の信号を選択出力し、第2の位相差判定
回路10の判定出力信号により位相リファレンス信号生
成部7からの進み位相の信号を選択出力して、位相比較
器1に入力する構成を有するものである。
【0009】又第1又は第2の入力信号の何れか一方の
信号と、この信号に対して立下り位相が一致し、立上り
位相が進み位相となるデューティ比の大きい信号及び立
上り位相が遅れ位相となるデューティ比の小さい信号と
を生成して出力するデューティ比変換回路と、このデュ
ーティ比変換回路からの信号を選択出力するセレクタ
と、このセレクタにより選択出力された信号と、第1又
は第2の入力信号との立上り位相を比較して、位相比較
出力信号をチャージポンプに入力する第1の位相比較器
と、セレクタにより選択出力された信号と、第1又は第
2の入力信号との立下り位相を比較する第2の位相比較
器と、この第2の位相比較器の位相比較出力信号が所定
値を超えた位相差を示すか否かを判定してセレクタを制
御し、所定値を超えた位相差の時に、デューティ比変換
回路から第1の位相比較器に於ける位相差が大きくなる
信号を選択出力させる位相差判定部とを備えている。
信号と、この信号に対して立下り位相が一致し、立上り
位相が進み位相となるデューティ比の大きい信号及び立
上り位相が遅れ位相となるデューティ比の小さい信号と
を生成して出力するデューティ比変換回路と、このデュ
ーティ比変換回路からの信号を選択出力するセレクタ
と、このセレクタにより選択出力された信号と、第1又
は第2の入力信号との立上り位相を比較して、位相比較
出力信号をチャージポンプに入力する第1の位相比較器
と、セレクタにより選択出力された信号と、第1又は第
2の入力信号との立下り位相を比較する第2の位相比較
器と、この第2の位相比較器の位相比較出力信号が所定
値を超えた位相差を示すか否かを判定してセレクタを制
御し、所定値を超えた位相差の時に、デューティ比変換
回路から第1の位相比較器に於ける位相差が大きくなる
信号を選択出力させる位相差判定部とを備えている。
【0010】又位相差判定部は、第2の位相比較器から
の進み位相差パルスを入力して所定値と比較し、この所
定値を超えた時にセレクタを制御してデューティ比変換
回路から位相差が大きくなる信号を選択出力させる第1
の位相差判定回路と、第2の位相比較器からの遅れ位相
差パルスを入力して所定値と比較し、所定値を超えた時
にセレクタを制御してデューティ比変換回路から位相差
が大きくなる信号を選択出力させる第2の位相差判定回
路とを備えている。
の進み位相差パルスを入力して所定値と比較し、この所
定値を超えた時にセレクタを制御してデューティ比変換
回路から位相差が大きくなる信号を選択出力させる第1
の位相差判定回路と、第2の位相比較器からの遅れ位相
差パルスを入力して所定値と比較し、所定値を超えた時
にセレクタを制御してデューティ比変換回路から位相差
が大きくなる信号を選択出力させる第2の位相差判定回
路とを備えている。
【0011】
【発明の実施の形態】図1は本発明の第1の実施の形態
の説明図であり、1は位相比較器、2はチャージポン
プ、3はローパスフィルタ、4は電圧制御発振器(VC
O)、5は分周器、6は位相差判定部、7は位相リファ
レンス信号生成部、8はセレクタ、9,10は第1,第
2の位相差判定回路を示す。
の説明図であり、1は位相比較器、2はチャージポン
プ、3はローパスフィルタ、4は電圧制御発振器(VC
O)、5は分周器、6は位相差判定部、7は位相リファ
レンス信号生成部、8はセレクタ、9,10は第1,第
2の位相差判定回路を示す。
【0012】位相比較器1に入力する第1の入力信号を
fp、第2の入力信号をfrとした場合を示し、このf
rは、位相リファレンス信号生成部7により生成した信
号をセレクタ8により選択出力した信号の場合を示す。
そして、位相比較器1は、fp,fr間の位相差を求め
るもので、進み位相差パルスpu又は遅れ位相差パルス
pdをチャージポンプ2に入力し、その出力信号Doを
ローパスフィルタ3を介して電圧制御発振器4の制御電
圧とする。
fp、第2の入力信号をfrとした場合を示し、このf
rは、位相リファレンス信号生成部7により生成した信
号をセレクタ8により選択出力した信号の場合を示す。
そして、位相比較器1は、fp,fr間の位相差を求め
るもので、進み位相差パルスpu又は遅れ位相差パルス
pdをチャージポンプ2に入力し、その出力信号Doを
ローパスフィルタ3を介して電圧制御発振器4の制御電
圧とする。
【0013】又位相リファレンス信号生成部7は、分周
器5により電圧制御発振器4の周波数foの出力信号O
UTを分周して、fbで示す信号とし、この信号の位相
を遅延回路等により遅延処理して、信号fr2に対して
進み位相の信号fr1と遅れ位相の信号fr3とを生成
して出力する。即ち、下方に示す位相関係の信号fr
1,fr2,fr3を出力する。又例えば、分周器5の
分周機能を利用して、電圧制御発振器4の出力信号OU
Tの位相と同一の位相の信号fr2と、それより進み位
相となる信号fr1と、遅れ位相となる信号fr3とを
分周段の選択により形成することも可能である。
器5により電圧制御発振器4の周波数foの出力信号O
UTを分周して、fbで示す信号とし、この信号の位相
を遅延回路等により遅延処理して、信号fr2に対して
進み位相の信号fr1と遅れ位相の信号fr3とを生成
して出力する。即ち、下方に示す位相関係の信号fr
1,fr2,fr3を出力する。又例えば、分周器5の
分周機能を利用して、電圧制御発振器4の出力信号OU
Tの位相と同一の位相の信号fr2と、それより進み位
相となる信号fr1と、遅れ位相となる信号fr3とを
分周段の選択により形成することも可能である。
【0014】又位相差判定部6は、第1,第2の位相差
判定回路9,10により構成した場合を示し、位相比較
器1からの進み位相差パルスpu又は遅れ位相差パルス
pdは、位相比較器1に入力される信号fp,frの位
相差に対応したパルス幅となる。そこで、第1,第2の
位相差判定回路9,10は、予め設定した所定値を、進
み位相差パルスpu又は遅れ位相差パルスpdのパルス
幅が超えているか否かを判定する。何れも所定値を超え
ていない場合は、セレクタ8により信号fr2を選択し
て位相比較器1に入力する状態を継続する。
判定回路9,10により構成した場合を示し、位相比較
器1からの進み位相差パルスpu又は遅れ位相差パルス
pdは、位相比較器1に入力される信号fp,frの位
相差に対応したパルス幅となる。そこで、第1,第2の
位相差判定回路9,10は、予め設定した所定値を、進
み位相差パルスpu又は遅れ位相差パルスpdのパルス
幅が超えているか否かを判定する。何れも所定値を超え
ていない場合は、セレクタ8により信号fr2を選択し
て位相比較器1に入力する状態を継続する。
【0015】又進み位相差パルスpuのパルス幅が所定
値を超えていると、第1の位相差判定回路9からの信号
ih1によりセレクタ8を制御して、位相リファレンス
信号生成部7からの信号fr3を選択して位相比較器1
に入力する。それによって、位相差が更に大きくなり、
進み位相差パルスpuのパルス幅も大きくなって、チャ
ージポンプ2の出力信号Doが大きくなり、ローパスフ
ィルタ3を介して電圧制御発振器4に加える制御電圧が
大きくなるから、発振周波数は高くなる方向に制御され
て、位相差が小さく方向に急速に制御される。
値を超えていると、第1の位相差判定回路9からの信号
ih1によりセレクタ8を制御して、位相リファレンス
信号生成部7からの信号fr3を選択して位相比較器1
に入力する。それによって、位相差が更に大きくなり、
進み位相差パルスpuのパルス幅も大きくなって、チャ
ージポンプ2の出力信号Doが大きくなり、ローパスフ
ィルタ3を介して電圧制御発振器4に加える制御電圧が
大きくなるから、発振周波数は高くなる方向に制御され
て、位相差が小さく方向に急速に制御される。
【0016】位相差が小さくなって、進み位相差パルス
puのパルス幅が所定値より小さくなると、第1の位相
差判定回路9は、セレクタ8により信号fr2を選択し
て位相比較器1に入力するように制御する。それによっ
て、進み位相差パルスpuのパルス幅が更に小さくな
る。即ち、位相差が所定値を超えている状態に於いて
は、更に大きな位相差の状態とし、電圧制御発振器4の
制御電圧を高くして高速に位相が一致する方向に制御
し、位相差パルスのパルス幅が所定値より小さくなる
と、信号fr2を選択することによって位相差が小さい
状態に切替えるものである。従って、位相引込み動作を
高速化することができる。
puのパルス幅が所定値より小さくなると、第1の位相
差判定回路9は、セレクタ8により信号fr2を選択し
て位相比較器1に入力するように制御する。それによっ
て、進み位相差パルスpuのパルス幅が更に小さくな
る。即ち、位相差が所定値を超えている状態に於いて
は、更に大きな位相差の状態とし、電圧制御発振器4の
制御電圧を高くして高速に位相が一致する方向に制御
し、位相差パルスのパルス幅が所定値より小さくなる
と、信号fr2を選択することによって位相差が小さい
状態に切替えるものである。従って、位相引込み動作を
高速化することができる。
【0017】又遅れ位相差パルスpdにパルス幅が所定
値を超えるような状態の場合も、前述の進み位相差パル
スpuの場合と同様にして、信号fr1か選択されて位
相比較器1に入力され、一時的に位相差が大きくなるか
ら、電圧制御発振器4に対する制御電圧が大きくなり、
位相引込みを高速化することができる。
値を超えるような状態の場合も、前述の進み位相差パル
スpuの場合と同様にして、信号fr1か選択されて位
相比較器1に入力され、一時的に位相差が大きくなるか
ら、電圧制御発振器4に対する制御電圧が大きくなり、
位相引込みを高速化することができる。
【0018】図2は位相差判定回路の説明図であり、前
述の第1の位相差判定回路について示し、puは進み位
相差パルス、CLKはクロック信号、11,12はイン
バータ、13はカウンタ、14はシフトレジスタ、15
はバッファ、16はフリップフロップを示す。
述の第1の位相差判定回路について示し、puは進み位
相差パルス、CLKはクロック信号、11,12はイン
バータ、13はカウンタ、14はシフトレジスタ、15
はバッファ、16はフリップフロップを示す。
【0019】遅れ位相差パルスpdのパルス幅を所定値
を超えたか否かを判定する第2の位相差判定回路10
も、第1の位相差判定回路9と同様な構成とするもので
あるが、進み位相差パルスpuのレベルに対して、遅れ
位相差パルスpdのレベルが反転しているから、インバ
ータ11については、第2の位相差判定回路10では省
略した構成とする。
を超えたか否かを判定する第2の位相差判定回路10
も、第1の位相差判定回路9と同様な構成とするもので
あるが、進み位相差パルスpuのレベルに対して、遅れ
位相差パルスpdのレベルが反転しているから、インバ
ータ11については、第2の位相差判定回路10では省
略した構成とする。
【0020】進み位相差パルスpuをインバータ11に
より反転して、カウンタ13のリセット端子RSTと、
シフトレジスタ14の端子Aとに入力する。又ハイレベ
ルHをカウンタ13の端子P,T,A,B,C,Dと、
シフトレジスタ14の端子Bとに入力し、カウンタ13
の出力端子QDからの信号をフリップフロップ17の端
子Dに入力し、シフトレジスタ14の出力端子QHから
の信号をバッファ15を介してフリップフロップ16の
クロック端子に入力し、そのフリップフロップ16の出
力端子Qからセレクタ8に加える信号ih1を出力す
る。なお、*Qはフリップフロップ16の反転出力端
子、QA〜QDはカウンタ13の出力端子、LDはカウ
ンタ13のロード端子を示す。
より反転して、カウンタ13のリセット端子RSTと、
シフトレジスタ14の端子Aとに入力する。又ハイレベ
ルHをカウンタ13の端子P,T,A,B,C,Dと、
シフトレジスタ14の端子Bとに入力し、カウンタ13
の出力端子QDからの信号をフリップフロップ17の端
子Dに入力し、シフトレジスタ14の出力端子QHから
の信号をバッファ15を介してフリップフロップ16の
クロック端子に入力し、そのフリップフロップ16の出
力端子Qからセレクタ8に加える信号ih1を出力す
る。なお、*Qはフリップフロップ16の反転出力端
子、QA〜QDはカウンタ13の出力端子、LDはカウ
ンタ13のロード端子を示す。
【0021】カウンタ13は、進み位相差パルスpuが
ローレベルとなると、クロック信号CLKをカウント
し、この場合、8カウントにより出力端子QDはハイレ
ベルとなる。又シフトレジスタ14は、8カウントする
クロック信号CLKに従ってシフト動作して、出力端子
QHはハイレベルとなる。
ローレベルとなると、クロック信号CLKをカウント
し、この場合、8カウントにより出力端子QDはハイレ
ベルとなる。又シフトレジスタ14は、8カウントする
クロック信号CLKに従ってシフト動作して、出力端子
QHはハイレベルとなる。
【0022】バッファ15は、カウンタ13の出力端子
QDからの出力信号により、シフトレジスタ14の出力
端子QHからの出力信号が僅かに遅れるように遅延時間
を与える為のもので、それにより、フリップフロップ1
6を安定に動作させて、信号ih1をフリップフロップ
16の出力端子Qから出力することができる。
QDからの出力信号により、シフトレジスタ14の出力
端子QHからの出力信号が僅かに遅れるように遅延時間
を与える為のもので、それにより、フリップフロップ1
6を安定に動作させて、信号ih1をフリップフロップ
16の出力端子Qから出力することができる。
【0023】図3は位相差判定回路の動作説明図であ
り、進み位相差パルスpuと、クロック信号CLKと、
カウンタ13の出力端子QDの出力信号と、バッファ1
5(BUFFER)の出力信号と、フリップフロップ1
6の出力端子Qの出力信号ih1とを示す。時刻t1に
進み位相差パルスpuがローレベルとなると、カウンタ
13はクロック信号CLKのカウントを開始し、時刻t
2に於いて8カウントによりカウンタ13の出力端子Q
Dはハイレベルとなる。
り、進み位相差パルスpuと、クロック信号CLKと、
カウンタ13の出力端子QDの出力信号と、バッファ1
5(BUFFER)の出力信号と、フリップフロップ1
6の出力端子Qの出力信号ih1とを示す。時刻t1に
進み位相差パルスpuがローレベルとなると、カウンタ
13はクロック信号CLKのカウントを開始し、時刻t
2に於いて8カウントによりカウンタ13の出力端子Q
Dはハイレベルとなる。
【0024】又バッファ(BUFFER)の遅延時間を
τとすると、時刻t2からτ後のタイミングにフリップ
フロップ16のクロック端子に入力する信号がハイレベ
ルとなり、そのタイミングでは、フリップフロップ16
のデータ端子Dに入力するカウンタ13の出力端子QD
の出力信号が確定しており、フリップフロップ16はセ
ット状態となり、出力端子Qからの信号ih1がハイレ
ベルとなる。この場合、Thが進み位相差パルスpuの
パルス幅に対する所定値(閾値)を示すものである。次
の時刻t3に於いて進み位相差パルスpuがハイレベル
となると、カウンタ13はリセットされ、出力端子QD
はローレベルとなる。しかし、フリップフロップ16の
出力端子Qの信号ih1はハイレベルを継続する。
τとすると、時刻t2からτ後のタイミングにフリップ
フロップ16のクロック端子に入力する信号がハイレベ
ルとなり、そのタイミングでは、フリップフロップ16
のデータ端子Dに入力するカウンタ13の出力端子QD
の出力信号が確定しており、フリップフロップ16はセ
ット状態となり、出力端子Qからの信号ih1がハイレ
ベルとなる。この場合、Thが進み位相差パルスpuの
パルス幅に対する所定値(閾値)を示すものである。次
の時刻t3に於いて進み位相差パルスpuがハイレベル
となると、カウンタ13はリセットされ、出力端子QD
はローレベルとなる。しかし、フリップフロップ16の
出力端子Qの信号ih1はハイレベルを継続する。
【0025】次の時刻t4に進み位相差パルスpuがロ
ーレベルとなり、時刻t5にハイレベルとなった時、カ
ウンタ13は未だ8カウントしていないので、出力端子
QDはローレベルのままであり、且つリセットされる。
又シフトレジスタ14の出力端子QHもローレベルのま
まであるが、クロック信号CLKに従ってシフトされて
出力端子QHがハイレベルとなると、フリップフロップ
16はリセットされ、出力端子Qの信号ih1はローレ
ベルとなる。
ーレベルとなり、時刻t5にハイレベルとなった時、カ
ウンタ13は未だ8カウントしていないので、出力端子
QDはローレベルのままであり、且つリセットされる。
又シフトレジスタ14の出力端子QHもローレベルのま
まであるが、クロック信号CLKに従ってシフトされて
出力端子QHがハイレベルとなると、フリップフロップ
16はリセットされ、出力端子Qの信号ih1はローレ
ベルとなる。
【0026】図4は位相同期引込み動作説明図であり、
(A)は入力信号位相に対して電圧制御発振器の出力信
号位相が遅れの場合を示し、(B)は反対に進みの場合
を示す。又基準周波数fpは入力信号、比較周波数fr
はセレクタ8により選択された信号、位相差パルスpu
は進み位相差パルス、fr2,fr3は位相リファレン
ス信号生成部7からの信号を示す。
(A)は入力信号位相に対して電圧制御発振器の出力信
号位相が遅れの場合を示し、(B)は反対に進みの場合
を示す。又基準周波数fpは入力信号、比較周波数fr
はセレクタ8により選択された信号、位相差パルスpu
は進み位相差パルス、fr2,fr3は位相リファレン
ス信号生成部7からの信号を示す。
【0027】図4の(A)に於いて、セレクタ8により
fr=fr2を選択出力している状態に於いて、fpの
位相がfrの位相より進んでいても、その位相差が第1
の位相差判定回路の閾値(所定値)を超えていないと、
そのままとし、超えた場合は、位相差判定回路からセレ
クタ8を制御して、fr2からfr3に切替える。それ
により、位相差が更に大きくなり、進み位相差パルスp
uのパルス幅を大きくなって、制御電圧の変化が大きく
なり、位相引込みの高速化を図ることができる。そし
て、位相差が小さくなると、位相差判定回路からセレク
タ8を制御して、fr3からfr2に切替える。
fr=fr2を選択出力している状態に於いて、fpの
位相がfrの位相より進んでいても、その位相差が第1
の位相差判定回路の閾値(所定値)を超えていないと、
そのままとし、超えた場合は、位相差判定回路からセレ
クタ8を制御して、fr2からfr3に切替える。それ
により、位相差が更に大きくなり、進み位相差パルスp
uのパルス幅を大きくなって、制御電圧の変化が大きく
なり、位相引込みの高速化を図ることができる。そし
て、位相差が小さくなると、位相差判定回路からセレク
タ8を制御して、fr3からfr2に切替える。
【0028】又図4の(B)に於いて、セレクタ8によ
りfr=fr2を選択出力している状態に於いて、fp
の位相がfrの位相より遅れていても、その位相差が第
2の位相差判定回路の閾値(所定値)を超えていない
と、そのままとし、超えた場合は、位相差判定回路から
セレクタ8を制御して、fr2からfr1に切替える。
それにより、位相差が更に大きくなり、遅れ位相差パル
スpdのパルス幅が大きくなって、位相引込みの高速化
を図ることができる。又この制御により位相差が小さく
なると、位相差判定回路からセレクタ8を制御して、f
r1からfr2に切替える。
りfr=fr2を選択出力している状態に於いて、fp
の位相がfrの位相より遅れていても、その位相差が第
2の位相差判定回路の閾値(所定値)を超えていない
と、そのままとし、超えた場合は、位相差判定回路から
セレクタ8を制御して、fr2からfr1に切替える。
それにより、位相差が更に大きくなり、遅れ位相差パル
スpdのパルス幅が大きくなって、位相引込みの高速化
を図ることができる。又この制御により位相差が小さく
なると、位相差判定回路からセレクタ8を制御して、f
r1からfr2に切替える。
【0029】図5は本発明の第2の実施の形態の説明図
であり、図1と同一符号は同一部分を示し、17は入力
位相遅延回路を示す。この入力位相遅延回路17は、入
力信号INに対して、下方に示すfp1,fp2,fp
3の位相関係の信号を出力してセレクタ8に入力する。
であり、図1と同一符号は同一部分を示し、17は入力
位相遅延回路を示す。この入力位相遅延回路17は、入
力信号INに対して、下方に示すfp1,fp2,fp
3の位相関係の信号を出力してセレクタ8に入力する。
【0030】この実施の形態は、分周器5により分周し
た信号frをそのまま位相比較器1に入力し、入力信号
INを入力位相遅延回路17により、信号fp2と、そ
れに対して進み位相信号fp1と、遅れ位相信号fp3
とを形成してセレクタ8に入力し、位相比較器1による
位相差が所定値を超えたか否かを位相差判定部6により
判定し、その判定結果に応じてセレクタ8を制御する。
従って、入力位相遅延回路17は、第1の実施の形態に
於ける位相リファレンス信号生成部7と同様な位相の異
なる信号を出力する構成を有するものである。
た信号frをそのまま位相比較器1に入力し、入力信号
INを入力位相遅延回路17により、信号fp2と、そ
れに対して進み位相信号fp1と、遅れ位相信号fp3
とを形成してセレクタ8に入力し、位相比較器1による
位相差が所定値を超えたか否かを位相差判定部6により
判定し、その判定結果に応じてセレクタ8を制御する。
従って、入力位相遅延回路17は、第1の実施の形態に
於ける位相リファレンス信号生成部7と同様な位相の異
なる信号を出力する構成を有するものである。
【0031】図6は引込み動作の説明図であり、位相比
較器1に入力される信号fp,frと、進み位相差パル
スpuと、入力位相遅延回路17からの信号fp2,f
p1とを示し、fp,frの位相差が位相差判定回路9
の閾値(所定値)を超えない場合は、セレクタ8により
fp2が選択出力されている。この位相差が閾値(所定
値)を超えると、位相差判定回路9によりセレクタ8を
制御して、fpをfp2からfp1に切替える。それに
よって、位相差が一時的に大きくなり、引込み動作の高
速化を図ることができる。又位相差が閾値(所定値)を
下回ると、セレクタ8を制御してfpをfp1からfp
2に切替える。この場合は、進み位相差パルスpuが出
力される状態に於ける引込み動作であるが、遅れ位相差
パルスpdが出力される状態に於ける引込み動作につい
ても同様である。
較器1に入力される信号fp,frと、進み位相差パル
スpuと、入力位相遅延回路17からの信号fp2,f
p1とを示し、fp,frの位相差が位相差判定回路9
の閾値(所定値)を超えない場合は、セレクタ8により
fp2が選択出力されている。この位相差が閾値(所定
値)を超えると、位相差判定回路9によりセレクタ8を
制御して、fpをfp2からfp1に切替える。それに
よって、位相差が一時的に大きくなり、引込み動作の高
速化を図ることができる。又位相差が閾値(所定値)を
下回ると、セレクタ8を制御してfpをfp1からfp
2に切替える。この場合は、進み位相差パルスpuが出
力される状態に於ける引込み動作であるが、遅れ位相差
パルスpdが出力される状態に於ける引込み動作につい
ても同様である。
【0032】図7は本発明の第3の実施の形態の説明図
であり、図1と同一符号は同一部分を示し、21,22
は第1,第2の位相比較器、23,24は第1,第2の
位相差判定回路、25はデューティ比変換回路、26は
セレクタ、27は位相差判定部を示す。このデューティ
比変換回路25は、下方に示すように、分周器5の出力
信号fbを基準のfr2とし、これに対するデューティ
比の大きい信号fr1と、デューティ比の小さい信号f
r3とを形成するものであり、前述の実施の形態に於け
る位相リファレンス信号生成部7に相当するものであ
る。
であり、図1と同一符号は同一部分を示し、21,22
は第1,第2の位相比較器、23,24は第1,第2の
位相差判定回路、25はデューティ比変換回路、26は
セレクタ、27は位相差判定部を示す。このデューティ
比変換回路25は、下方に示すように、分周器5の出力
信号fbを基準のfr2とし、これに対するデューティ
比の大きい信号fr1と、デューティ比の小さい信号f
r3とを形成するものであり、前述の実施の形態に於け
る位相リファレンス信号生成部7に相当するものであ
る。
【0033】第1の位相比較器21は、図1及び図5に
於ける位相比較器1と同一のもので、立上り位相を比較
して進み位相差パルスpu又は遅れ位相差パルスpdを
出力し、チャージポンプ2に入力する。又第2の位相比
較器22は、立下り位相を比較して、進み位相パルスp
u’又は遅れ位相差パルスpd’を出力して、それぞれ
位相差判定部27を構成する第1,第2の位相差判定回
路23,24に入力する。
於ける位相比較器1と同一のもので、立上り位相を比較
して進み位相差パルスpu又は遅れ位相差パルスpdを
出力し、チャージポンプ2に入力する。又第2の位相比
較器22は、立下り位相を比較して、進み位相パルスp
u’又は遅れ位相差パルスpd’を出力して、それぞれ
位相差判定部27を構成する第1,第2の位相差判定回
路23,24に入力する。
【0034】図8はデューティ比変換回路の説明図であ
り、(A)はシフトレジスタ31とオア回路(OR)3
2とアンド回路(AND)33とからなるデューティ比
変換回路25の構成の一例を示し、(B)は各部の動作
波形を示す。シフトレジスタ31のデータ端子DATA
に分周器5(図7参照)の出力信号fbが入力され、ク
ロック信号CLKがクロック端子に入力され、出力端子
QA,QB,QCからそれぞれクロック信号CLKの周
期に従って出力され、出力端子QBからの信号fr2を
基準とすると、出力端子QA,QBの出力信号のオア回
路32による論理和出力信号fr1の立上りは進み位相
となり、出力端子QB,QCの出力信号のアンド回路3
3による論理積出力信号fr3の立上りは遅れ位相とな
る。即ち、デューティ比を異なるようにすると共に、立
下りのタイミングを一致させることにより、立上りのタ
イミングは、それぞれ異なるものとなる。
り、(A)はシフトレジスタ31とオア回路(OR)3
2とアンド回路(AND)33とからなるデューティ比
変換回路25の構成の一例を示し、(B)は各部の動作
波形を示す。シフトレジスタ31のデータ端子DATA
に分周器5(図7参照)の出力信号fbが入力され、ク
ロック信号CLKがクロック端子に入力され、出力端子
QA,QB,QCからそれぞれクロック信号CLKの周
期に従って出力され、出力端子QBからの信号fr2を
基準とすると、出力端子QA,QBの出力信号のオア回
路32による論理和出力信号fr1の立上りは進み位相
となり、出力端子QB,QCの出力信号のアンド回路3
3による論理積出力信号fr3の立上りは遅れ位相とな
る。即ち、デューティ比を異なるようにすると共に、立
下りのタイミングを一致させることにより、立上りのタ
イミングは、それぞれ異なるものとなる。
【0035】図9は位相同期引込み動作の説明図であ
り、(A)は電圧制御発振器1の出力信号OUTの位相
が入力信号INの位相に対して遅れている場合を示し、
(B)は反対に進んでいる場合を示す。(A)に於いて
は、入力信号として示すfpが、セレクタ26により選
択された信号fr=fr2に対して、立上り位相及び立
下り位相が進んでいるから、第1の位相比較器21から
進み位相差パルスpuが出力され、第2の位相比較器2
2から進み位相差パルスpu’が出力される。
り、(A)は電圧制御発振器1の出力信号OUTの位相
が入力信号INの位相に対して遅れている場合を示し、
(B)は反対に進んでいる場合を示す。(A)に於いて
は、入力信号として示すfpが、セレクタ26により選
択された信号fr=fr2に対して、立上り位相及び立
下り位相が進んでいるから、第1の位相比較器21から
進み位相差パルスpuが出力され、第2の位相比較器2
2から進み位相差パルスpu’が出力される。
【0036】そして、第1の位相差判定回路23は、第
2の位相比較器22からの進み位相差パルスpu’が閾
値(所定値)を超えているか否かを判定し、超えていな
い場合はそのままとし、超えている場合は、信号ih1
によりセレクタ26を制御して、デューティ比変換回路
25からデューティ比が小さい信号fr3を選択して第
1,第2の位相比較器21,22に信号frとして入力
する。
2の位相比較器22からの進み位相差パルスpu’が閾
値(所定値)を超えているか否かを判定し、超えていな
い場合はそのままとし、超えている場合は、信号ih1
によりセレクタ26を制御して、デューティ比変換回路
25からデューティ比が小さい信号fr3を選択して第
1,第2の位相比較器21,22に信号frとして入力
する。
【0037】それにより、第1の位相比較器21からの
進み位相差パルスpuのパルス幅は大きくなり、電圧制
御発振器1の出力信号OUTの位相を入力信号INの位
相に同期化する方向に高速で制御することができる。又
位相差が閾値(所定値)より小さくなると、セレクタ2
6を制御して元のデューティ比の信号fr2を選択し
て、第1,第2の位相比較器21,22に入力する。そ
の時点では、位相差は僅かな状態となり、短時間で同期
引込みを可能とすることができる。
進み位相差パルスpuのパルス幅は大きくなり、電圧制
御発振器1の出力信号OUTの位相を入力信号INの位
相に同期化する方向に高速で制御することができる。又
位相差が閾値(所定値)より小さくなると、セレクタ2
6を制御して元のデューティ比の信号fr2を選択し
て、第1,第2の位相比較器21,22に入力する。そ
の時点では、位相差は僅かな状態となり、短時間で同期
引込みを可能とすることができる。
【0038】又図9の(B)は、電圧制御発振器1の出
力信号OUTの位相が入力信号INの位相に対して進ん
でいる場合であり、第2の位相比較器22に於いて立下
り位相を比較して、位相差を示す遅れ位相差パルスp
d’のパルス幅が、閾値(所定値)を超えているか否か
を第2の位相差判定回路24に於いて判定して、セレク
タ26を制御する。そして、閾値(所定値)を超えてい
る場合に、デューティ比が大きい信号fr1を選択する
ようにセレクタ26を制御し、それにより、第1の位相
比較器21からの遅れ位相差パルスpdのパルス幅が大
きくなり、従って、電圧制御発振器1に対する制御電圧
を高くして高速に同期引込みを可能とすることができ
る。
力信号OUTの位相が入力信号INの位相に対して進ん
でいる場合であり、第2の位相比較器22に於いて立下
り位相を比較して、位相差を示す遅れ位相差パルスp
d’のパルス幅が、閾値(所定値)を超えているか否か
を第2の位相差判定回路24に於いて判定して、セレク
タ26を制御する。そして、閾値(所定値)を超えてい
る場合に、デューティ比が大きい信号fr1を選択する
ようにセレクタ26を制御し、それにより、第1の位相
比較器21からの遅れ位相差パルスpdのパルス幅が大
きくなり、従って、電圧制御発振器1に対する制御電圧
を高くして高速に同期引込みを可能とすることができ
る。
【0039】図10は本発明の第4の実施の形態の説明
図であり、図1,図3及び図7と同一符号は同一部分を
示し、35はデューティ比変換回路を示す。この実施の
形態は、デューティ比変換回路35により、下方に示す
ように、入力信号INをfp2とすると、この信号に対
してデューティ比の大きい信号fp1と小さい信号fp
3とを形成してセレクタ26に入力する。
図であり、図1,図3及び図7と同一符号は同一部分を
示し、35はデューティ比変換回路を示す。この実施の
形態は、デューティ比変換回路35により、下方に示す
ように、入力信号INをfp2とすると、この信号に対
してデューティ比の大きい信号fp1と小さい信号fp
3とを形成してセレクタ26に入力する。
【0040】前述の実施の形態と同様に、第1の位相比
較器21により立上り位相を比較して、進み位相差パル
スpu又は遅れ位相差パルスpdをチャージポンプ2に
入力する。又第2の位相比較器22により立下り位相を
比較して、進み位相差パルスpu’を第1の位相差判定
回路23に入力し、遅れ位相差パルスpd’を第2の位
相差判定回路24に入力する。位相差判定部27の第
1,第2の位相差判定回路23,24の出力信号ih
1,ih2によりセレクタ26を制御して、デューティ
比変換回路25により生成したデューティ比の異なる信
号fp1,fp2,fp3を選択出力する。
較器21により立上り位相を比較して、進み位相差パル
スpu又は遅れ位相差パルスpdをチャージポンプ2に
入力する。又第2の位相比較器22により立下り位相を
比較して、進み位相差パルスpu’を第1の位相差判定
回路23に入力し、遅れ位相差パルスpd’を第2の位
相差判定回路24に入力する。位相差判定部27の第
1,第2の位相差判定回路23,24の出力信号ih
1,ih2によりセレクタ26を制御して、デューティ
比変換回路25により生成したデューティ比の異なる信
号fp1,fp2,fp3を選択出力する。
【0041】図11は引込み動作の説明図であり、第
1,第2の位相比較器21,22に入力する信号fp,
frと、進み位相差パルスpu,pu’と、デューティ
比変換回路35からの信号fp2,fp1とについて示
し、fp,frの立上り位相を比較して進み位相差パル
スpuが出力され、立下り位相を比較して進み位相パル
スpu’が出力されてる状態に於いて、第1の位相差判
定回路23に於いて、進み位相差パルスpu’が閾値
(所定値)を超えない場合は、デューティ比変換回路3
5からの入力信号INに相当するデューティ比の信号f
p2をセレクタ26から選択出力し、閾値(所定値)を
超えたと判定すると、信号ih1によりセレクタを制御
して、デューティ比が大きい信号fp1を選択出力させ
る。それにより、第1の位相比較器21からの進み位相
差パルスpuのパルス幅が更に大きくなる。従って、電
圧制御発振器4の制御電圧の変化が大きくなるから、位
相同期引込みを高速化することができる。
1,第2の位相比較器21,22に入力する信号fp,
frと、進み位相差パルスpu,pu’と、デューティ
比変換回路35からの信号fp2,fp1とについて示
し、fp,frの立上り位相を比較して進み位相差パル
スpuが出力され、立下り位相を比較して進み位相パル
スpu’が出力されてる状態に於いて、第1の位相差判
定回路23に於いて、進み位相差パルスpu’が閾値
(所定値)を超えない場合は、デューティ比変換回路3
5からの入力信号INに相当するデューティ比の信号f
p2をセレクタ26から選択出力し、閾値(所定値)を
超えたと判定すると、信号ih1によりセレクタを制御
して、デューティ比が大きい信号fp1を選択出力させ
る。それにより、第1の位相比較器21からの進み位相
差パルスpuのパルス幅が更に大きくなる。従って、電
圧制御発振器4の制御電圧の変化が大きくなるから、位
相同期引込みを高速化することができる。
【0042】又遅れ位相の状態の場合も同様な制御によ
り、遅れ位相差パルスpd’が閾値(所定値)を超えた
時は、デューティ比の小さい信号fp3を選択して、遅
れ位相差パルスpd’のパルス幅を更に大きくして位相
同期引込みを高速化することができる。そして、進み位
相差パルスpu’又は遅れ位相差パルスpd’のパルス
幅が閾値(所定値)を下回る状態となると、セレクタ2
6を制御して、元の信号fp2を選択出力させる。
り、遅れ位相差パルスpd’が閾値(所定値)を超えた
時は、デューティ比の小さい信号fp3を選択して、遅
れ位相差パルスpd’のパルス幅を更に大きくして位相
同期引込みを高速化することができる。そして、進み位
相差パルスpu’又は遅れ位相差パルスpd’のパルス
幅が閾値(所定値)を下回る状態となると、セレクタ2
6を制御して、元の信号fp2を選択出力させる。
【0043】図12は本発明の第5の実施の形態の説明
図であり、1は位相比較器、2はチャージポンプ、3は
ローパスフィルタ、4は電圧制御発振器(VCO)、5
は分周器、41,42は第1,第2の位相差判定回路、
43,44はセレクタを示す。この実施の形態は、第1
の位相差判定回路41により進み位相差パルスpuのパ
ルス幅が閾値(所定値)を超えた時に、セレクタ43を
制御して、進み位相差パルスpuの代わりに、ローレベ
ル、即ち、グランド電位GNDをチャージポンプ2に入
力する。それにより、電圧制御発振器4の制御電圧の変
化を大きくして、高速引込みを行わせる。
図であり、1は位相比較器、2はチャージポンプ、3は
ローパスフィルタ、4は電圧制御発振器(VCO)、5
は分周器、41,42は第1,第2の位相差判定回路、
43,44はセレクタを示す。この実施の形態は、第1
の位相差判定回路41により進み位相差パルスpuのパ
ルス幅が閾値(所定値)を超えた時に、セレクタ43を
制御して、進み位相差パルスpuの代わりに、ローレベ
ル、即ち、グランド電位GNDをチャージポンプ2に入
力する。それにより、電圧制御発振器4の制御電圧の変
化を大きくして、高速引込みを行わせる。
【0044】又第2の位相差判定回路42により遅れ位
相差パルスpdのパルス幅が閾値(所定値)を超えた時
に、セレクタ44を制御して、遅れ位相パルスpdの代
わりに、ハイレベル、即ち、電圧Vをチャージポンプ2
に入力する。それにより、電圧制御発振器4の制御電圧
の変化を大きくして、高速引込みを行わせる。
相差パルスpdのパルス幅が閾値(所定値)を超えた時
に、セレクタ44を制御して、遅れ位相パルスpdの代
わりに、ハイレベル、即ち、電圧Vをチャージポンプ2
に入力する。それにより、電圧制御発振器4の制御電圧
の変化を大きくして、高速引込みを行わせる。
【0045】
【発明の効果】以上説明したように、本発明は、第1の
入力信号と第2の入力信号とを位相比較器1により比較
し、位相差が所定値を超えたことを位相差判定部6によ
り判定すると、位相比較器1に入力する第1の入力信号
と第2の入力信号との位相差が更に大きくなる信号を選
択して位相比較器1に入力することにより、電圧制御発
振器4の制御電圧の変化を大きくして、電圧制御発振器
4の出力信号の位相を入力信号の位相に急速に近づけ、
その位相差が所定値を下回る状態となると、元の信号を
選択して位相比較するように切替えるもので、高速で位
相同期状態となるように制御することができる。そし
て、ローパスフィルタ3や電圧制御発振器4の利得を切
替えるものではないから、雑音等による影響を受けるこ
となく、安定に且つ高速に位相同期引込みを可能とする
ことができる利点がある。
入力信号と第2の入力信号とを位相比較器1により比較
し、位相差が所定値を超えたことを位相差判定部6によ
り判定すると、位相比較器1に入力する第1の入力信号
と第2の入力信号との位相差が更に大きくなる信号を選
択して位相比較器1に入力することにより、電圧制御発
振器4の制御電圧の変化を大きくして、電圧制御発振器
4の出力信号の位相を入力信号の位相に急速に近づけ、
その位相差が所定値を下回る状態となると、元の信号を
選択して位相比較するように切替えるもので、高速で位
相同期状態となるように制御することができる。そし
て、ローパスフィルタ3や電圧制御発振器4の利得を切
替えるものではないから、雑音等による影響を受けるこ
となく、安定に且つ高速に位相同期引込みを可能とする
ことができる利点がある。
【図1】本発明の第1の実施の形態の説明図である。
【図2】位相差判定回路の説明図である。
【図3】位相差判定回路の動作説明図である。
【図4】位相同期引込み動作説明図である。
【図5】本発明の第2の実施の形態の説明図である。
【図6】引込み動作の説明図である。
【図7】本発明の第3の実施の形態の説明図である。
【図8】デューティ比変換回路の説明図である。
【図9】位相同期引込み動作の説明図である。
【図10】本発明の第4の実施の形態の説明図である。
【図11】引込み動作の説明図である。
【図12】本発明の第5の実施の形態の説明図である。
【図13】従来例の説明図である。
【図14】従来例の動作説明図である。
1 位相比較器
2 チャージポンプ
3 ローパスフィルタ
4 電圧制御発振器(VCO)
5 分周器
6 位相差判定部
7 位相リファレンス信号生成部
8 セレクタ
9 第1の位相差判定回路
10 第2の位相差判定回路
Claims (4)
- 【請求項1】 位相比較器とチャージポンプとローパス
フィルタと電圧制御発振器とを含み、前記位相比較器に
入力する第1の入力信号と前記電圧制御発振器の出力信
号を前記第1の入力信号の周波数に合わせて前記位相比
較器に入力する第2の入力信号との位相を比較し、前記
位相比較器からの位相比較出力信号に従って前記チャー
ジポンプを制御して前記ローパスフィルタを介して前記
電圧制御発振器の制御電圧を形成し、前記第1の入力信
号と前記第2の入力信号との位相を同期化する位相同期
回路に於いて、 前記位相比較器による位相差が所定値以上か否かを判定
する位相差判定部と、 前記第1の入力信号又は前記第2の入力信号の何れか一
方の信号と、該信号に対して進み位相と遅れ位相とのそ
れぞれの信号を生成して出力する位相リファレンス信号
生成部と、 前記位相差判定部による判定結果に応じて前記位相リフ
ァレンス信号生成部から位相差が大きくなる信号を選択
して前記位相比較器に入力するセレクタとを備えたこと
を特徴とする位相同期回路。 - 【請求項2】 前記位相差判定部は、前記位相比較器か
らの位相差に応じた進み位相差パルスを入力して所定値
と比較する第1の位相差判定回路と、遅れ位相差パルス
を入力して所定値と比較する第2の位相差判定回路とを
有し、前記セレクタは、前記第1の位相差判定回路の判
定出力信号により前記位相リファレンス信号生成部から
の遅れ位相の信号を選択出力し、前記第2の位相差判定
回路の判定出力信号により前記位相リファレンス信号生
成部からの進み位相の信号を選択出力して、前記位相比
較器に入力する構成を有することを特徴とする請求項1
記載の位相同期回路。 - 【請求項3】 位相比較器とチャージポンプとローパス
フィルタと電圧制御発振器とを含み、前記位相比較器に
入力する第1の入力信号と前記電圧制御発振器の出力信
号を前記第1の入力信号の周波数に合わせて前記位相比
較器に入力する第2の入力信号との位相を比較し、前記
位相比較器からの位相比較出力信号に従って前記チャー
ジポンプを制御して前記ローパスフィルタを介して前記
電圧制御発振器の制御電圧を形成し、前記第1の入力信
号と前記第2の入力信号との位相を同期化する位相同期
回路に於いて、 前記第1又は第2の入力信号の何れか一方の信号と、該
信号に対して立下り位相が一致し、立上り位相が進み位
相となるデューティ比の大きい信号及び立上り位相が遅
れ位相となるデューティ比の小さい信号とを生成して出
力するデューティ比変換回路と、 該デューティ比変換回路からの信号を選択出力するセレ
クタと、 該セレクタにより選択出力された信号と前記第1又は第
2の入力信号との立上り位相を比較して、位相比較出力
信号を前記チャージポンプに入力する第1の位相比較器
と、 前記セレクタにより選択出力された信号と前記第1又は
第2の入力信号との立下り位相を比較する第2の位相比
較器と、 該第2の位相比較器の位相比較出力信号が所定値を超え
た位相差を示すか否かを判定して前記セレクタを制御
し、所定値を超えた位相差の時に、前記デューティ比変
換回路から前記第1の位相比較器に於ける位相差が大き
くなる信号を選択出力させる位相差判定部とを備えたこ
とを特徴とする位相同期回路。 - 【請求項4】 前記位相差判定部は、前記第2の位相比
較器からの進み位相差パルスを入力して所定値と比較
し、該所定値を超えた時に前記セレクタを制御して前記
デューティ比変換回路から位相差が大きくなる信号を選
択出力させる第1の位相差判定回路と、前記第2の位相
比較器からの遅れ位相差パルスを入力して所定値と比較
し、該所定値を超えた時に前記セレクタを制御して前記
デューティ比変換回路から位相差が大きくなる信号を選
択出力させる第2の位相差判定回路とを備えたことを特
徴とする請求項3記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002067906A JP2003273731A (ja) | 2002-03-13 | 2002-03-13 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002067906A JP2003273731A (ja) | 2002-03-13 | 2002-03-13 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003273731A true JP2003273731A (ja) | 2003-09-26 |
Family
ID=29199139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002067906A Pending JP2003273731A (ja) | 2002-03-13 | 2002-03-13 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003273731A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017028491A (ja) * | 2015-07-22 | 2017-02-02 | 富士通株式会社 | 受信回路 |
-
2002
- 2002-03-13 JP JP2002067906A patent/JP2003273731A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017028491A (ja) * | 2015-07-22 | 2017-02-02 | 富士通株式会社 | 受信回路 |
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Legal Events
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050128 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070410 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070911 |