JP2003273731A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 電圧制御発振器の出力信号位相を入力信号位
相に同期化させる位相同期回路に関し、安定に高速引込
みを可能とする。 【解決手段】 位相比較器１とチャージポンプ２とロー
パスフィルタ３と電圧制御発振器５とを含む位相同期回
路に於いて、位相比較器１による進み位相差パルスｐｕ
又は遅れ位相差パルスｐｄの位相差を示すパルス幅が所
定値以上か否かを判定する位相差判定部６と、第１の入
力信号ｆｐ又は第２の入力信号ｆｒの何れか一方の信号
と、この信号に対して進み位相と遅れ位相とのそれぞれ
の信号ｆｒ１，ｆｒ３を生成して出力する位相リファレ
ンス信号生成部７と、この位相差判定部７による判定結
果に応じて、位相リファレンス信号生成部７から位相差
が大きくなる信号を選択して位相比較器１に入力するセ
レクタ８とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号の位相に
対して電圧制御発振器の出力信号位相を同期化する位相
同期回路に関する。

【０００２】

【従来の技術】図１３は従来例の位相同期回路を示し、
位相比較器１０１と、チャージポンプ１０２と、ローパ
スフィルタ１０３と、電圧制御発振器（ＶＣＯ）１０４
と、分周器１０５とを含む構成を有し、分周器１０５
は、電圧制御発振器１０４の出力信号の周波数ｆｏを分
周した周波数ｆｒと、入力信号ＩＮの周波数ｆｐとを一
致させる為のもので、周波数ｆｏと入力信号ＩＮの周波
数ｆｐとが同一の場合は省略することができる。

【０００３】図１４は動作説明図であり、位相比較器１
０１に入力する基本周波数ｆｐと比較周波数ｆｒとの信
号の立上り位相を比較し、基本周波数ｆｐの信号の立上
りが進みの時は、位相差に対応したパルス幅の進み位相
差パルスｐｕを出力し、基本周波数ｆｐの信号の立上り
が遅れの時は、位相差に応じたパルス幅の遅れ位相差パ
ルスｐｄを出力する。チャージポンプ１０２は、進み位
相差パルスｐｕに応じてチャージアップし、遅れ位相差
パルスｐｄに応じてディスチャージする。

【０００４】従って、チャージポンプの出力Ｄｏは、零
レベル“Ｚ”と、進み位相差パルスｐｕによるハイレベ
ル“Ｈ”と、遅れ位相差パルスｐｄによるローレベル
“Ｌ”となる。そして、ローパスフィルタ１０３により
平滑化されて、電圧制御発振器１０４の制御電圧とな
り、電圧制御発振器１０４は、進み位相差パルスｐｕに
従って位相が進むように発振周波数が制御され、又遅れ
位相差パルスｐｄに従って位相が遅れるように発振周波
数が制御されて、入力信号ＩＮの位相に同期化される。

【０００５】

【発明が解決しようとする課題】従来の例えば図１３に
示す位相同期回路に於いては、入力信号位相に電圧制御
発振器１０４の出力信号位相が同期化されるまでの引込
み時間が短く、且つ位相同期状態に於ける周波数変動
（ジッタ）が少ないことが要望されている。この引込み
時間を短縮する為には、ローパスフィルタ１０３や電圧
制御発振器１０４の利得を上げることが考えられるが、
その反面、ジッタ量が多くなる。このジッタ量を少なく
する為には、ローパスフィルタ１０３や電圧制御発振器
１０４の利得を下げると、今度は引込み時間が長くな
る。

【０００６】そこで、位相差が大きい時だけ、ローパス
フィルタ１０３の利得を上げる手段が提案されている。
しかし、この利得の切替手段を適用した場合、利得切替
時の雑音によって電圧制御発振器１０４が誤動作して、
位相引込み状態が外れる欠点があった。本発明は、引込
み時間を短縮すると共に、ジッタ量を低減することを目
的とする。

【０００７】

【課題を解決するための手段】本発明の位相同期回路
は、図１を参照して説明すると、位相比較器１とチャー
ジポンプ２とローパスフィルタ３と電圧制御発振器５と
を含み、位相比較器１に入力する第１の入力信号ｆｐと
電圧制御発振器４の出力信号を第１の入力信号の周波数
に合わせて位相比較器１に入力する第２の入力信号ｆｒ
との位相を比較し、位相比較器１からの位相比較出力信
号に従ってチャージポンプ２を制御し、ローパスフィル
タ３を介して電圧制御発振器４の制御電圧を形成し、第
１の入力信号ｆｐと第２の入力信号ｆｒとの位相を同期
化する位相同期回路に於いて、位相比較器１による位相
差が所定値以上か否かを判定する位相差判定部６と、第
１の入力信号ｆｐ又は第２の入力信号ｆｒの何れか一方
の信号と、この信号に対して進み位相と遅れ位相とのそ
れぞれの信号ｆｒ１，ｆｒ３を生成して出力する位相リ
ファレンス信号生成部７と、この位相差判定部６による
判定結果に応じて、位相リファレンス信号生成部７から
位相差が大きくなる信号を選択して位相比較器に入力す
るセレクタ８とを備えている。

【０００８】又位相差判定部６は、位相比較器１からの
位相差に応じた進み位相差パルスｐｕを入力して所定値
と比較する第１の位相差判定回路９と、遅れ位相差パル
スｐｄを入力して所定値と比較する第２の位相差判定回
路１０とを有し、セレクタ８は、第１の位相差判定回路
９の判定出力信号により位相リファレンス信号生成部７
からの遅れ位相の信号を選択出力し、第２の位相差判定
回路１０の判定出力信号により位相リファレンス信号生
成部７からの進み位相の信号を選択出力して、位相比較
器１に入力する構成を有するものである。

【０００９】又第１又は第２の入力信号の何れか一方の
信号と、この信号に対して立下り位相が一致し、立上り
位相が進み位相となるデューティ比の大きい信号及び立
上り位相が遅れ位相となるデューティ比の小さい信号と
を生成して出力するデューティ比変換回路と、このデュ
ーティ比変換回路からの信号を選択出力するセレクタ
と、このセレクタにより選択出力された信号と、第１又
は第２の入力信号との立上り位相を比較して、位相比較
出力信号をチャージポンプに入力する第１の位相比較器
と、セレクタにより選択出力された信号と、第１又は第
２の入力信号との立下り位相を比較する第２の位相比較
器と、この第２の位相比較器の位相比較出力信号が所定
値を超えた位相差を示すか否かを判定してセレクタを制
御し、所定値を超えた位相差の時に、デューティ比変換
回路から第１の位相比較器に於ける位相差が大きくなる
信号を選択出力させる位相差判定部とを備えている。

【００１０】又位相差判定部は、第２の位相比較器から
の進み位相差パルスを入力して所定値と比較し、この所
定値を超えた時にセレクタを制御してデューティ比変換
回路から位相差が大きくなる信号を選択出力させる第１
の位相差判定回路と、第２の位相比較器からの遅れ位相
差パルスを入力して所定値と比較し、所定値を超えた時
にセレクタを制御してデューティ比変換回路から位相差
が大きくなる信号を選択出力させる第２の位相差判定回
路とを備えている。

【００１１】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１は位相比較器、２はチャージポン
プ、３はローパスフィルタ、４は電圧制御発振器（ＶＣ
Ｏ）、５は分周器、６は位相差判定部、７は位相リファ
レンス信号生成部、８はセレクタ、９，１０は第１，第
２の位相差判定回路を示す。

【００１２】位相比較器１に入力する第１の入力信号を
ｆｐ、第２の入力信号をｆｒとした場合を示し、このｆ
ｒは、位相リファレンス信号生成部７により生成した信
号をセレクタ８により選択出力した信号の場合を示す。
そして、位相比較器１は、ｆｐ，ｆｒ間の位相差を求め
るもので、進み位相差パルスｐｕ又は遅れ位相差パルス
ｐｄをチャージポンプ２に入力し、その出力信号Ｄｏを
ローパスフィルタ３を介して電圧制御発振器４の制御電
圧とする。

【００１３】又位相リファレンス信号生成部７は、分周
器５により電圧制御発振器４の周波数ｆｏの出力信号Ｏ
ＵＴを分周して、ｆｂで示す信号とし、この信号の位相
を遅延回路等により遅延処理して、信号ｆｒ２に対して
進み位相の信号ｆｒ１と遅れ位相の信号ｆｒ３とを生成
して出力する。即ち、下方に示す位相関係の信号ｆｒ
１，ｆｒ２，ｆｒ３を出力する。又例えば、分周器５の
分周機能を利用して、電圧制御発振器４の出力信号ＯＵ
Ｔの位相と同一の位相の信号ｆｒ２と、それより進み位
相となる信号ｆｒ１と、遅れ位相となる信号ｆｒ３とを
分周段の選択により形成することも可能である。

【００１４】又位相差判定部６は、第１，第２の位相差
判定回路９，１０により構成した場合を示し、位相比較
器１からの進み位相差パルスｐｕ又は遅れ位相差パルス
ｐｄは、位相比較器１に入力される信号ｆｐ，ｆｒの位
相差に対応したパルス幅となる。そこで、第１，第２の
位相差判定回路９，１０は、予め設定した所定値を、進
み位相差パルスｐｕ又は遅れ位相差パルスｐｄのパルス
幅が超えているか否かを判定する。何れも所定値を超え
ていない場合は、セレクタ８により信号ｆｒ２を選択し
て位相比較器１に入力する状態を継続する。

【００１５】又進み位相差パルスｐｕのパルス幅が所定
値を超えていると、第１の位相差判定回路９からの信号
ｉｈ１によりセレクタ８を制御して、位相リファレンス
信号生成部７からの信号ｆｒ３を選択して位相比較器１
に入力する。それによって、位相差が更に大きくなり、
進み位相差パルスｐｕのパルス幅も大きくなって、チャ
ージポンプ２の出力信号Ｄｏが大きくなり、ローパスフ
ィルタ３を介して電圧制御発振器４に加える制御電圧が
大きくなるから、発振周波数は高くなる方向に制御され
て、位相差が小さく方向に急速に制御される。

【００１６】位相差が小さくなって、進み位相差パルス
ｐｕのパルス幅が所定値より小さくなると、第１の位相
差判定回路９は、セレクタ８により信号ｆｒ２を選択し
て位相比較器１に入力するように制御する。それによっ
て、進み位相差パルスｐｕのパルス幅が更に小さくな
る。即ち、位相差が所定値を超えている状態に於いて
は、更に大きな位相差の状態とし、電圧制御発振器４の
制御電圧を高くして高速に位相が一致する方向に制御
し、位相差パルスのパルス幅が所定値より小さくなる
と、信号ｆｒ２を選択することによって位相差が小さい
状態に切替えるものである。従って、位相引込み動作を
高速化することができる。

【００１７】又遅れ位相差パルスｐｄにパルス幅が所定
値を超えるような状態の場合も、前述の進み位相差パル
スｐｕの場合と同様にして、信号ｆｒ１か選択されて位
相比較器１に入力され、一時的に位相差が大きくなるか
ら、電圧制御発振器４に対する制御電圧が大きくなり、
位相引込みを高速化することができる。

【００１８】図２は位相差判定回路の説明図であり、前
述の第１の位相差判定回路について示し、ｐｕは進み位
相差パルス、ＣＬＫはクロック信号、１１，１２はイン
バータ、１３はカウンタ、１４はシフトレジスタ、１５
はバッファ、１６はフリップフロップを示す。

【００１９】遅れ位相差パルスｐｄのパルス幅を所定値
を超えたか否かを判定する第２の位相差判定回路１０
も、第１の位相差判定回路９と同様な構成とするもので
あるが、進み位相差パルスｐｕのレベルに対して、遅れ
位相差パルスｐｄのレベルが反転しているから、インバ
ータ１１については、第２の位相差判定回路１０では省
略した構成とする。

【００２０】進み位相差パルスｐｕをインバータ１１に
より反転して、カウンタ１３のリセット端子ＲＳＴと、
シフトレジスタ１４の端子Ａとに入力する。又ハイレベ
ルＨをカウンタ１３の端子Ｐ，Ｔ，Ａ，Ｂ，Ｃ，Ｄと、
シフトレジスタ１４の端子Ｂとに入力し、カウンタ１３
の出力端子ＱＤからの信号をフリップフロップ１７の端
子Ｄに入力し、シフトレジスタ１４の出力端子ＱＨから
の信号をバッファ１５を介してフリップフロップ１６の
クロック端子に入力し、そのフリップフロップ１６の出
力端子Ｑからセレクタ８に加える信号ｉｈ１を出力す
る。なお、＊Ｑはフリップフロップ１６の反転出力端
子、ＱＡ〜ＱＤはカウンタ１３の出力端子、ＬＤはカウ
ンタ１３のロード端子を示す。

【００２１】カウンタ１３は、進み位相差パルスｐｕが
ローレベルとなると、クロック信号ＣＬＫをカウント
し、この場合、８カウントにより出力端子ＱＤはハイレ
ベルとなる。又シフトレジスタ１４は、８カウントする
クロック信号ＣＬＫに従ってシフト動作して、出力端子
ＱＨはハイレベルとなる。

【００２２】バッファ１５は、カウンタ１３の出力端子
ＱＤからの出力信号により、シフトレジスタ１４の出力
端子ＱＨからの出力信号が僅かに遅れるように遅延時間
を与える為のもので、それにより、フリップフロップ１
６を安定に動作させて、信号ｉｈ１をフリップフロップ
１６の出力端子Ｑから出力することができる。

【００２３】図３は位相差判定回路の動作説明図であ
り、進み位相差パルスｐｕと、クロック信号ＣＬＫと、
カウンタ１３の出力端子ＱＤの出力信号と、バッファ１
５（ＢＵＦＦＥＲ）の出力信号と、フリップフロップ１
６の出力端子Ｑの出力信号ｉｈ１とを示す。時刻ｔ１に
進み位相差パルスｐｕがローレベルとなると、カウンタ
１３はクロック信号ＣＬＫのカウントを開始し、時刻ｔ
２に於いて８カウントによりカウンタ１３の出力端子Ｑ
Ｄはハイレベルとなる。

【００２４】又バッファ（ＢＵＦＦＥＲ）の遅延時間を
τとすると、時刻ｔ２からτ後のタイミングにフリップ
フロップ１６のクロック端子に入力する信号がハイレベ
ルとなり、そのタイミングでは、フリップフロップ１６
のデータ端子Ｄに入力するカウンタ１３の出力端子ＱＤ
の出力信号が確定しており、フリップフロップ１６はセ
ット状態となり、出力端子Ｑからの信号ｉｈ１がハイレ
ベルとなる。この場合、Ｔｈが進み位相差パルスｐｕの
パルス幅に対する所定値（閾値）を示すものである。次
の時刻ｔ３に於いて進み位相差パルスｐｕがハイレベル
となると、カウンタ１３はリセットされ、出力端子ＱＤ
はローレベルとなる。しかし、フリップフロップ１６の
出力端子Ｑの信号ｉｈ１はハイレベルを継続する。

【００２５】次の時刻ｔ４に進み位相差パルスｐｕがロ
ーレベルとなり、時刻ｔ５にハイレベルとなった時、カ
ウンタ１３は未だ８カウントしていないので、出力端子
ＱＤはローレベルのままであり、且つリセットされる。
又シフトレジスタ１４の出力端子ＱＨもローレベルのま
まであるが、クロック信号ＣＬＫに従ってシフトされて
出力端子ＱＨがハイレベルとなると、フリップフロップ
１６はリセットされ、出力端子Ｑの信号ｉｈ１はローレ
ベルとなる。

【００２６】図４は位相同期引込み動作説明図であり、
（Ａ）は入力信号位相に対して電圧制御発振器の出力信
号位相が遅れの場合を示し、（Ｂ）は反対に進みの場合
を示す。又基準周波数ｆｐは入力信号、比較周波数ｆｒ
はセレクタ８により選択された信号、位相差パルスｐｕ
は進み位相差パルス、ｆｒ２，ｆｒ３は位相リファレン
ス信号生成部７からの信号を示す。

【００２７】図４の（Ａ）に於いて、セレクタ８により
ｆｒ＝ｆｒ２を選択出力している状態に於いて、ｆｐの
位相がｆｒの位相より進んでいても、その位相差が第１
の位相差判定回路の閾値（所定値）を超えていないと、
そのままとし、超えた場合は、位相差判定回路からセレ
クタ８を制御して、ｆｒ２からｆｒ３に切替える。それ
により、位相差が更に大きくなり、進み位相差パルスｐ
ｕのパルス幅を大きくなって、制御電圧の変化が大きく
なり、位相引込みの高速化を図ることができる。そし
て、位相差が小さくなると、位相差判定回路からセレク
タ８を制御して、ｆｒ３からｆｒ２に切替える。

【００２８】又図４の（Ｂ）に於いて、セレクタ８によ
りｆｒ＝ｆｒ２を選択出力している状態に於いて、ｆｐ
の位相がｆｒの位相より遅れていても、その位相差が第
２の位相差判定回路の閾値（所定値）を超えていない
と、そのままとし、超えた場合は、位相差判定回路から
セレクタ８を制御して、ｆｒ２からｆｒ１に切替える。
それにより、位相差が更に大きくなり、遅れ位相差パル
スｐｄのパルス幅が大きくなって、位相引込みの高速化
を図ることができる。又この制御により位相差が小さく
なると、位相差判定回路からセレクタ８を制御して、ｆ
ｒ１からｆｒ２に切替える。

【００２９】図５は本発明の第２の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、１７は入力
位相遅延回路を示す。この入力位相遅延回路１７は、入
力信号ＩＮに対して、下方に示すｆｐ１，ｆｐ２，ｆｐ
３の位相関係の信号を出力してセレクタ８に入力する。

【００３０】この実施の形態は、分周器５により分周し
た信号ｆｒをそのまま位相比較器１に入力し、入力信号
ＩＮを入力位相遅延回路１７により、信号ｆｐ２と、そ
れに対して進み位相信号ｆｐ１と、遅れ位相信号ｆｐ３
とを形成してセレクタ８に入力し、位相比較器１による
位相差が所定値を超えたか否かを位相差判定部６により
判定し、その判定結果に応じてセレクタ８を制御する。
従って、入力位相遅延回路１７は、第１の実施の形態に
於ける位相リファレンス信号生成部７と同様な位相の異
なる信号を出力する構成を有するものである。

【００３１】図６は引込み動作の説明図であり、位相比
較器１に入力される信号ｆｐ，ｆｒと、進み位相差パル
スｐｕと、入力位相遅延回路１７からの信号ｆｐ２，ｆ
ｐ１とを示し、ｆｐ，ｆｒの位相差が位相差判定回路９
の閾値（所定値）を超えない場合は、セレクタ８により
ｆｐ２が選択出力されている。この位相差が閾値（所定
値）を超えると、位相差判定回路９によりセレクタ８を
制御して、ｆｐをｆｐ２からｆｐ１に切替える。それに
よって、位相差が一時的に大きくなり、引込み動作の高
速化を図ることができる。又位相差が閾値（所定値）を
下回ると、セレクタ８を制御してｆｐをｆｐ１からｆｐ
２に切替える。この場合は、進み位相差パルスｐｕが出
力される状態に於ける引込み動作であるが、遅れ位相差
パルスｐｄが出力される状態に於ける引込み動作につい
ても同様である。

【００３２】図７は本発明の第３の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、２１，２２
は第１，第２の位相比較器、２３，２４は第１，第２の
位相差判定回路、２５はデューティ比変換回路、２６は
セレクタ、２７は位相差判定部を示す。このデューティ
比変換回路２５は、下方に示すように、分周器５の出力
信号ｆｂを基準のｆｒ２とし、これに対するデューティ
比の大きい信号ｆｒ１と、デューティ比の小さい信号ｆ
ｒ３とを形成するものであり、前述の実施の形態に於け
る位相リファレンス信号生成部７に相当するものであ
る。

【００３３】第１の位相比較器２１は、図１及び図５に
於ける位相比較器１と同一のもので、立上り位相を比較
して進み位相差パルスｐｕ又は遅れ位相差パルスｐｄを
出力し、チャージポンプ２に入力する。又第２の位相比
較器２２は、立下り位相を比較して、進み位相パルスｐ
ｕ’又は遅れ位相差パルスｐｄ’を出力して、それぞれ
位相差判定部２７を構成する第１，第２の位相差判定回
路２３，２４に入力する。

【００３４】図８はデューティ比変換回路の説明図であ
り、（Ａ）はシフトレジスタ３１とオア回路（ＯＲ）３
２とアンド回路（ＡＮＤ）３３とからなるデューティ比
変換回路２５の構成の一例を示し、（Ｂ）は各部の動作
波形を示す。シフトレジスタ３１のデータ端子ＤＡＴＡ
に分周器５（図７参照）の出力信号ｆｂが入力され、ク
ロック信号ＣＬＫがクロック端子に入力され、出力端子
ＱＡ，ＱＢ，ＱＣからそれぞれクロック信号ＣＬＫの周
期に従って出力され、出力端子ＱＢからの信号ｆｒ２を
基準とすると、出力端子ＱＡ，ＱＢの出力信号のオア回
路３２による論理和出力信号ｆｒ１の立上りは進み位相
となり、出力端子ＱＢ，ＱＣの出力信号のアンド回路３
３による論理積出力信号ｆｒ３の立上りは遅れ位相とな
る。即ち、デューティ比を異なるようにすると共に、立
下りのタイミングを一致させることにより、立上りのタ
イミングは、それぞれ異なるものとなる。

【００３５】図９は位相同期引込み動作の説明図であ
り、（Ａ）は電圧制御発振器１の出力信号ＯＵＴの位相
が入力信号ＩＮの位相に対して遅れている場合を示し、
（Ｂ）は反対に進んでいる場合を示す。（Ａ）に於いて
は、入力信号として示すｆｐが、セレクタ２６により選
択された信号ｆｒ＝ｆｒ２に対して、立上り位相及び立
下り位相が進んでいるから、第１の位相比較器２１から
進み位相差パルスｐｕが出力され、第２の位相比較器２
２から進み位相差パルスｐｕ’が出力される。

【００３６】そして、第１の位相差判定回路２３は、第
２の位相比較器２２からの進み位相差パルスｐｕ’が閾
値（所定値）を超えているか否かを判定し、超えていな
い場合はそのままとし、超えている場合は、信号ｉｈ１
によりセレクタ２６を制御して、デューティ比変換回路
２５からデューティ比が小さい信号ｆｒ３を選択して第
１，第２の位相比較器２１，２２に信号ｆｒとして入力
する。

【００３７】それにより、第１の位相比較器２１からの
進み位相差パルスｐｕのパルス幅は大きくなり、電圧制
御発振器１の出力信号ＯＵＴの位相を入力信号ＩＮの位
相に同期化する方向に高速で制御することができる。又
位相差が閾値（所定値）より小さくなると、セレクタ２
６を制御して元のデューティ比の信号ｆｒ２を選択し
て、第１，第２の位相比較器２１，２２に入力する。そ
の時点では、位相差は僅かな状態となり、短時間で同期
引込みを可能とすることができる。

【００３８】又図９の（Ｂ）は、電圧制御発振器１の出
力信号ＯＵＴの位相が入力信号ＩＮの位相に対して進ん
でいる場合であり、第２の位相比較器２２に於いて立下
り位相を比較して、位相差を示す遅れ位相差パルスｐ
ｄ’のパルス幅が、閾値（所定値）を超えているか否か
を第２の位相差判定回路２４に於いて判定して、セレク
タ２６を制御する。そして、閾値（所定値）を超えてい
る場合に、デューティ比が大きい信号ｆｒ１を選択する
ようにセレクタ２６を制御し、それにより、第１の位相
比較器２１からの遅れ位相差パルスｐｄのパルス幅が大
きくなり、従って、電圧制御発振器１に対する制御電圧
を高くして高速に同期引込みを可能とすることができ
る。

【００３９】図１０は本発明の第４の実施の形態の説明
図であり、図１，図３及び図７と同一符号は同一部分を
示し、３５はデューティ比変換回路を示す。この実施の
形態は、デューティ比変換回路３５により、下方に示す
ように、入力信号ＩＮをｆｐ２とすると、この信号に対
してデューティ比の大きい信号ｆｐ１と小さい信号ｆｐ
３とを形成してセレクタ２６に入力する。

【００４０】前述の実施の形態と同様に、第１の位相比
較器２１により立上り位相を比較して、進み位相差パル
スｐｕ又は遅れ位相差パルスｐｄをチャージポンプ２に
入力する。又第２の位相比較器２２により立下り位相を
比較して、進み位相差パルスｐｕ’を第１の位相差判定
回路２３に入力し、遅れ位相差パルスｐｄ’を第２の位
相差判定回路２４に入力する。位相差判定部２７の第
１，第２の位相差判定回路２３，２４の出力信号ｉｈ
１，ｉｈ２によりセレクタ２６を制御して、デューティ
比変換回路２５により生成したデューティ比の異なる信
号ｆｐ１，ｆｐ２，ｆｐ３を選択出力する。

【００４１】図１１は引込み動作の説明図であり、第
１，第２の位相比較器２１，２２に入力する信号ｆｐ，
ｆｒと、進み位相差パルスｐｕ，ｐｕ’と、デューティ
比変換回路３５からの信号ｆｐ２，ｆｐ１とについて示
し、ｆｐ，ｆｒの立上り位相を比較して進み位相差パル
スｐｕが出力され、立下り位相を比較して進み位相パル
スｐｕ’が出力されてる状態に於いて、第１の位相差判
定回路２３に於いて、進み位相差パルスｐｕ’が閾値
（所定値）を超えない場合は、デューティ比変換回路３
５からの入力信号ＩＮに相当するデューティ比の信号ｆ
ｐ２をセレクタ２６から選択出力し、閾値（所定値）を
超えたと判定すると、信号ｉｈ１によりセレクタを制御
して、デューティ比が大きい信号ｆｐ１を選択出力させ
る。それにより、第１の位相比較器２１からの進み位相
差パルスｐｕのパルス幅が更に大きくなる。従って、電
圧制御発振器４の制御電圧の変化が大きくなるから、位
相同期引込みを高速化することができる。

【００４２】又遅れ位相の状態の場合も同様な制御によ
り、遅れ位相差パルスｐｄ’が閾値（所定値）を超えた
時は、デューティ比の小さい信号ｆｐ３を選択して、遅
れ位相差パルスｐｄ’のパルス幅を更に大きくして位相
同期引込みを高速化することができる。そして、進み位
相差パルスｐｕ’又は遅れ位相差パルスｐｄ’のパルス
幅が閾値（所定値）を下回る状態となると、セレクタ２
６を制御して、元の信号ｆｐ２を選択出力させる。

【００４３】図１２は本発明の第５の実施の形態の説明
図であり、１は位相比較器、２はチャージポンプ、３は
ローパスフィルタ、４は電圧制御発振器（ＶＣＯ）、５
は分周器、４１，４２は第１，第２の位相差判定回路、
４３，４４はセレクタを示す。この実施の形態は、第１
の位相差判定回路４１により進み位相差パルスｐｕのパ
ルス幅が閾値（所定値）を超えた時に、セレクタ４３を
制御して、進み位相差パルスｐｕの代わりに、ローレベ
ル、即ち、グランド電位ＧＮＤをチャージポンプ２に入
力する。それにより、電圧制御発振器４の制御電圧の変
化を大きくして、高速引込みを行わせる。

【００４４】又第２の位相差判定回路４２により遅れ位
相差パルスｐｄのパルス幅が閾値（所定値）を超えた時
に、セレクタ４４を制御して、遅れ位相パルスｐｄの代
わりに、ハイレベル、即ち、電圧Ｖをチャージポンプ２
に入力する。それにより、電圧制御発振器４の制御電圧
の変化を大きくして、高速引込みを行わせる。

【００４５】

【発明の効果】以上説明したように、本発明は、第１の
入力信号と第２の入力信号とを位相比較器１により比較
し、位相差が所定値を超えたことを位相差判定部６によ
り判定すると、位相比較器１に入力する第１の入力信号
と第２の入力信号との位相差が更に大きくなる信号を選
択して位相比較器１に入力することにより、電圧制御発
振器４の制御電圧の変化を大きくして、電圧制御発振器
４の出力信号の位相を入力信号の位相に急速に近づけ、
その位相差が所定値を下回る状態となると、元の信号を
選択して位相比較するように切替えるもので、高速で位
相同期状態となるように制御することができる。そし
て、ローパスフィルタ３や電圧制御発振器４の利得を切
替えるものではないから、雑音等による影響を受けるこ
となく、安定に且つ高速に位相同期引込みを可能とする
ことができる利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】位相差判定回路の説明図である。

【図３】位相差判定回路の動作説明図である。

【図４】位相同期引込み動作説明図である。

【図５】本発明の第２の実施の形態の説明図である。

【図６】引込み動作の説明図である。

【図７】本発明の第３の実施の形態の説明図である。

【図８】デューティ比変換回路の説明図である。

【図９】位相同期引込み動作の説明図である。

【図１０】本発明の第４の実施の形態の説明図である。

【図１１】引込み動作の説明図である。

【図１２】本発明の第５の実施の形態の説明図である。

【図１３】従来例の説明図である。

【図１４】従来例の動作説明図である。

【符号の説明】

１ 位相比較器 ２ チャージポンプ ３ ローパスフィルタ ４ 電圧制御発振器（ＶＣＯ） ５ 分周器 ６ 位相差判定部 ７ 位相リファレンス信号生成部 ８ セレクタ ９ 第１の位相差判定回路 １０ 第２の位相差判定回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 位相比較器とチャージポンプとローパス
   フィルタと電圧制御発振器とを含み、前記位相比較器に
   入力する第１の入力信号と前記電圧制御発振器の出力信
   号を前記第１の入力信号の周波数に合わせて前記位相比
   較器に入力する第２の入力信号との位相を比較し、前記
   位相比較器からの位相比較出力信号に従って前記チャー
   ジポンプを制御して前記ローパスフィルタを介して前記
   電圧制御発振器の制御電圧を形成し、前記第１の入力信
   号と前記第２の入力信号との位相を同期化する位相同期
   回路に於いて、 前記位相比較器による位相差が所定値以上か否かを判定
   する位相差判定部と、 前記第１の入力信号又は前記第２の入力信号の何れか一
   方の信号と、該信号に対して進み位相と遅れ位相とのそ
   れぞれの信号を生成して出力する位相リファレンス信号
   生成部と、 前記位相差判定部による判定結果に応じて前記位相リフ
   ァレンス信号生成部から位相差が大きくなる信号を選択
   して前記位相比較器に入力するセレクタとを備えたこと
   を特徴とする位相同期回路。
2. 【請求項２】 前記位相差判定部は、前記位相比較器か
   らの位相差に応じた進み位相差パルスを入力して所定値
   と比較する第１の位相差判定回路と、遅れ位相差パルス
   を入力して所定値と比較する第２の位相差判定回路とを
   有し、前記セレクタは、前記第１の位相差判定回路の判
   定出力信号により前記位相リファレンス信号生成部から
   の遅れ位相の信号を選択出力し、前記第２の位相差判定
   回路の判定出力信号により前記位相リファレンス信号生
   成部からの進み位相の信号を選択出力して、前記位相比
   較器に入力する構成を有することを特徴とする請求項１
   記載の位相同期回路。
3. 【請求項３】 位相比較器とチャージポンプとローパス
   フィルタと電圧制御発振器とを含み、前記位相比較器に
   入力する第１の入力信号と前記電圧制御発振器の出力信
   号を前記第１の入力信号の周波数に合わせて前記位相比
   較器に入力する第２の入力信号との位相を比較し、前記
   位相比較器からの位相比較出力信号に従って前記チャー
   ジポンプを制御して前記ローパスフィルタを介して前記
   電圧制御発振器の制御電圧を形成し、前記第１の入力信
   号と前記第２の入力信号との位相を同期化する位相同期
   回路に於いて、 前記第１又は第２の入力信号の何れか一方の信号と、該
   信号に対して立下り位相が一致し、立上り位相が進み位
   相となるデューティ比の大きい信号及び立上り位相が遅
   れ位相となるデューティ比の小さい信号とを生成して出
   力するデューティ比変換回路と、 該デューティ比変換回路からの信号を選択出力するセレ
   クタと、 該セレクタにより選択出力された信号と前記第１又は第
   ２の入力信号との立上り位相を比較して、位相比較出力
   信号を前記チャージポンプに入力する第１の位相比較器
   と、 前記セレクタにより選択出力された信号と前記第１又は
   第２の入力信号との立下り位相を比較する第２の位相比
   較器と、 該第２の位相比較器の位相比較出力信号が所定値を超え
   た位相差を示すか否かを判定して前記セレクタを制御
   し、所定値を超えた位相差の時に、前記デューティ比変
   換回路から前記第１の位相比較器に於ける位相差が大き
   くなる信号を選択出力させる位相差判定部とを備えたこ
   とを特徴とする位相同期回路。
4. 【請求項４】 前記位相差判定部は、前記第２の位相比
   較器からの進み位相差パルスを入力して所定値と比較
   し、該所定値を超えた時に前記セレクタを制御して前記
   デューティ比変換回路から位相差が大きくなる信号を選
   択出力させる第１の位相差判定回路と、前記第２の位相
   比較器からの遅れ位相差パルスを入力して所定値と比較
   し、該所定値を超えた時に前記セレクタを制御して前記
   デューティ比変換回路から位相差が大きくなる信号を選
   択出力させる第２の位相差判定回路とを備えたことを特
   徴とする請求項３記載の位相同期回路。