JP2000048566A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP2000048566A JP2000048566A JP10213998A JP21399898A JP2000048566A JP 2000048566 A JP2000048566 A JP 2000048566A JP 10213998 A JP10213998 A JP 10213998A JP 21399898 A JP21399898 A JP 21399898A JP 2000048566 A JP2000048566 A JP 2000048566A
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- circuit
- output
- data bus
- circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Dram (AREA)
Abstract
(57)【要約】
【課題】 配線占有面積を増大させることなく、また配
線を錯綜させることなくデータバス幅を拡張することの
できるロジック混載に適した同期型半導体記憶装置を提
供する。 【解決手段】 複数のメモリアレイ(1a〜1d)それ
ぞれに対しプリアンプ回路(2a〜2d)、ラッチ回路
(3♯0〜3♯3)、および出力回路(4♯0〜4♯
3)を設け、これらの出力回路に共通にデータバス(G
DB)を配設する。このデータバス(GDB)は、メモ
リアレイ上にわたって列方向に延在して配置される。
線を錯綜させることなくデータバス幅を拡張することの
できるロジック混載に適した同期型半導体記憶装置を提
供する。 【解決手段】 複数のメモリアレイ(1a〜1d)それ
ぞれに対しプリアンプ回路(2a〜2d)、ラッチ回路
(3♯0〜3♯3)、および出力回路(4♯0〜4♯
3)を設け、これらの出力回路に共通にデータバス(G
DB)を配設する。このデータバス(GDB)は、メモ
リアレイ上にわたって列方向に延在して配置される。
Description
【0001】
【発明の属する技術分野】この発明は、クロック信号に
同期して動作する同期型半導体記憶装置に関し、特に、
プロセサまたはロジック回路などと同一半導体チップ上
に集積化されるロジック混載同期型半導体記憶装置に関
する。より特定的には、この発明は、ロジック混載同期
型半導体記憶装置のデータ入出力回路の構成に関する。
同期して動作する同期型半導体記憶装置に関し、特に、
プロセサまたはロジック回路などと同一半導体チップ上
に集積化されるロジック混載同期型半導体記憶装置に関
する。より特定的には、この発明は、ロジック混載同期
型半導体記憶装置のデータ入出力回路の構成に関する。
【0002】
【従来の技術】図20は、従来のクロック同期型半導体
記憶装置の全体の構成を概略的に示す図である。図20
において、従来のクロック同期型半導体記憶装置は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイ1a〜1dと、メモリアレイ1a〜1dそれぞ
れに対応して設けられ、対応のメモリアレイの選択メモ
リセルのデータを増幅しラッチするプリアンプ回路2a
〜2dと、これらのプリアンプ回路2a〜2dに共通に
内部リードデータバスRDFを介して結合され、プリア
ンプ回路2a〜2dから転送されたデータをラッチする
ラッチ回路3と、ラッチ回路3とデータバスRDを介し
て結合され、このラッチ回路3から転送されたデータを
バッファ処理して外部へ出力する出力回路4を含む。プ
リアンプ回路2a〜2dのそれぞれは、対応のメモリア
レイ1a〜1dの16ビットの選択メモリセルデータを
グローバルデータ線GIO0〜GIO3を介して受けて
増幅するプリアンプと、このプリアンプの増幅したデー
タをラッチするラッチとを含む。プリアンプ回路2a〜
2dに含まれるラッチ(第1段ラッチ)の各々は、制御
回路5からの転送指示信号OES0〜OES3に従って
ラッチしたデータを16ビットの内部リードデータバス
RDF上に伝達する。
記憶装置の全体の構成を概略的に示す図である。図20
において、従来のクロック同期型半導体記憶装置は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイ1a〜1dと、メモリアレイ1a〜1dそれぞ
れに対応して設けられ、対応のメモリアレイの選択メモ
リセルのデータを増幅しラッチするプリアンプ回路2a
〜2dと、これらのプリアンプ回路2a〜2dに共通に
内部リードデータバスRDFを介して結合され、プリア
ンプ回路2a〜2dから転送されたデータをラッチする
ラッチ回路3と、ラッチ回路3とデータバスRDを介し
て結合され、このラッチ回路3から転送されたデータを
バッファ処理して外部へ出力する出力回路4を含む。プ
リアンプ回路2a〜2dのそれぞれは、対応のメモリア
レイ1a〜1dの16ビットの選択メモリセルデータを
グローバルデータ線GIO0〜GIO3を介して受けて
増幅するプリアンプと、このプリアンプの増幅したデー
タをラッチするラッチとを含む。プリアンプ回路2a〜
2dに含まれるラッチ(第1段ラッチ)の各々は、制御
回路5からの転送指示信号OES0〜OES3に従って
ラッチしたデータを16ビットの内部リードデータバス
RDF上に伝達する。
【0003】出力回路4は、16ビットの内部データバ
スRDを介してラッチ回路3に結合され、ラッチ回路3
からの16ビットのデータをラッチするラッチと、この
ラッチが保持するデータをバッファ処理して外部へ出力
する出力バッファを含む。この出力回路4のラッチは、
制御回路5からの転送指示信号CLKOEに従ってラッ
チ回路3から転送される16ビットのデータをラッチし
て出力する。制御回路5は、データ読出し時内部クロッ
ク信号CLKに同期して、これらの指示信号OES0〜
OES3およびCLKOEを生成する。
スRDを介してラッチ回路3に結合され、ラッチ回路3
からの16ビットのデータをラッチするラッチと、この
ラッチが保持するデータをバッファ処理して外部へ出力
する出力バッファを含む。この出力回路4のラッチは、
制御回路5からの転送指示信号CLKOEに従ってラッ
チ回路3から転送される16ビットのデータをラッチし
て出力する。制御回路5は、データ読出し時内部クロッ
ク信号CLKに同期して、これらの指示信号OES0〜
OES3およびCLKOEを生成する。
【0004】メモリアレイ1a〜1dは、それぞれバン
ク♯0〜バンク♯3を構成し、制御回路5は、これらの
バンク♯0〜バンク♯3を互いに独立に活性/非活性化
する。ここで、バンクの「活性化」は、メモリアレイに
おいてワード線が選択状態に保持され、この選択ワード
線に接続されるメモリセルデータがセンスアンプにより
ラッチされている状態を示す。次に、この図20に示す
クロック同期型半導体記憶装置の動作を、図21に示す
タイミングチャート図を参照して説明する。
ク♯0〜バンク♯3を構成し、制御回路5は、これらの
バンク♯0〜バンク♯3を互いに独立に活性/非活性化
する。ここで、バンクの「活性化」は、メモリアレイに
おいてワード線が選択状態に保持され、この選択ワード
線に接続されるメモリセルデータがセンスアンプにより
ラッチされている状態を示す。次に、この図20に示す
クロック同期型半導体記憶装置の動作を、図21に示す
タイミングチャート図を参照して説明する。
【0005】クロックサイクル♯aにおいて、データ読
出を指示するリードコマンドが与えられる。ここで、コ
マンドは、複数の制御信号の状態の組合せで与えられ
る。制御回路5は、このリードコマンドを内部クロック
信号CLKの立上がりエッジで取込み、データ読出が指
示されたことを識別する。このリードコマンドと同時
に、アクセスすべきメモリセルを指定するアドレス信号
ADD(A)が与えられ、またバンクアドレスBAがア
クセスすべきバンクを特定する。制御回路5は、このバ
ンクアドレスBAおよびアドレス信号ADD(A)に従
って、アドレス指定されたバンク(♯0)に対するメモ
リセル列選択およびデータ読出動作を開始させる。
出を指示するリードコマンドが与えられる。ここで、コ
マンドは、複数の制御信号の状態の組合せで与えられ
る。制御回路5は、このリードコマンドを内部クロック
信号CLKの立上がりエッジで取込み、データ読出が指
示されたことを識別する。このリードコマンドと同時
に、アクセスすべきメモリセルを指定するアドレス信号
ADD(A)が与えられ、またバンクアドレスBAがア
クセスすべきバンクを特定する。制御回路5は、このバ
ンクアドレスBAおよびアドレス信号ADD(A)に従
って、アドレス指定されたバンク(♯0)に対するメモ
リセル列選択およびデータ読出動作を開始させる。
【0006】バンク♯0が選択されたとき、メモリアレ
イ1aにおいて、16ビットのメモリセルが選択され、
グローバルデータバスGIO0を介してこの16ビット
のメモリセルデータがプリアンプ回路2aへ伝達され
る。プリアンプ回路2aにラッチされたデータが、転送
指示信号OES0に従って内部リードデータバスRDF
に伝達されてラッチ回路3によりラッチされる。次い
で、ラッチ回路3は、制御回路5からの制御信号RDG
ATEに従ってこのラッチしたデータを内部データバス
RDを介して出力回路4へ転送する。
イ1aにおいて、16ビットのメモリセルが選択され、
グローバルデータバスGIO0を介してこの16ビット
のメモリセルデータがプリアンプ回路2aへ伝達され
る。プリアンプ回路2aにラッチされたデータが、転送
指示信号OES0に従って内部リードデータバスRDF
に伝達されてラッチ回路3によりラッチされる。次い
で、ラッチ回路3は、制御回路5からの制御信号RDG
ATEに従ってこのラッチしたデータを内部データバス
RDを介して出力回路4へ転送する。
【0007】出力回路4は、ラッチ回路3から与えられ
たデータを、出力制御信号CLKOEに従ってラッチし
て出力する。指示信号OES0、RDGATEおよびC
LKOEは、内部クロック信号CLKに同期して活性化
される。プリアンプ回路2aから出力回路4にまでデー
タを伝達するためにあるクロックサイクルが必要とされ
る。したがって、クロックサイクル♯cにおいて、出力
回路4から最初のデータa0が出力され、クロックサイ
クル♯dのクロック信号CLKの立上がりエッジにおい
て最初のデータa0が確定し、外部装置によりサンプリ
ングされる。このリードコマンドが与えられてから有効
データが出力されるまでに必要とされるクロックサイク
ルの数は、CASレイテンシと呼ばれる。
たデータを、出力制御信号CLKOEに従ってラッチし
て出力する。指示信号OES0、RDGATEおよびC
LKOEは、内部クロック信号CLKに同期して活性化
される。プリアンプ回路2aから出力回路4にまでデー
タを伝達するためにあるクロックサイクルが必要とされ
る。したがって、クロックサイクル♯cにおいて、出力
回路4から最初のデータa0が出力され、クロックサイ
クル♯dのクロック信号CLKの立上がりエッジにおい
て最初のデータa0が確定し、外部装置によりサンプリ
ングされる。このリードコマンドが与えられてから有効
データが出力されるまでに必要とされるクロックサイク
ルの数は、CASレイテンシと呼ばれる。
【0008】制御回路5は、リードコマンドが与えられ
ると、最初のアドレスADD(A)を先頭アドレスとし
て、順次内部でアドレス信号を生成して、選択バンクに
おいて列選択動作を各クロックサイクルにおいて実行さ
せる。1つのリードコマンドが与えられたときに連続し
て読出すことのできるデータの数を、バースト長と呼
ぶ。図21においては、バースト長が4の場合のデータ
読出動作を示す。クロックサイクル♯d、♯e、♯fお
よび♯gにおいて、データa1、a2およびa3が、順
次クロック信号CLKに同期して読出される。
ると、最初のアドレスADD(A)を先頭アドレスとし
て、順次内部でアドレス信号を生成して、選択バンクに
おいて列選択動作を各クロックサイクルにおいて実行さ
せる。1つのリードコマンドが与えられたときに連続し
て読出すことのできるデータの数を、バースト長と呼
ぶ。図21においては、バースト長が4の場合のデータ
読出動作を示す。クロックサイクル♯d、♯e、♯fお
よび♯gにおいて、データa1、a2およびa3が、順
次クロック信号CLKに同期して読出される。
【0009】バンク♯0(メモリアレイ1a)からのデ
ータ読出の間に、クロックサイクル♯eにおいて、再び
リードコマンドを与え、別のバンクを指定する。図21
において、バンクアドレスBAが、バンク♯1を指定す
る状態が一例として示される。このバンク♯1に対する
リードコマンドにより、制御回路5は、メモリアレイ1
bにおいてメモリセル列選択動作を実行し、プリアンプ
回路2bを介して順次データを読出す。このバンク♯1
においても、データ読出時のCASレイテンシは3であ
る。したがって、ラッチ回路3により、メモリアレイ1
a(バンク♯0)からの最後のデータa3が出力回路4
に転送された後、バンク♯1からプリアンプ回路2bを
介して最初のデータb0が転送されてラッチ回路3にラ
ッチされ、クロックサイクル♯gにおいて出力回路4を
介して出力される。クロックサイクル♯hおよび♯iに
おいて、バンク♯1から読出されたデータb0、および
b1が、順次確定状態となる。
ータ読出の間に、クロックサイクル♯eにおいて、再び
リードコマンドを与え、別のバンクを指定する。図21
において、バンクアドレスBAが、バンク♯1を指定す
る状態が一例として示される。このバンク♯1に対する
リードコマンドにより、制御回路5は、メモリアレイ1
bにおいてメモリセル列選択動作を実行し、プリアンプ
回路2bを介して順次データを読出す。このバンク♯1
においても、データ読出時のCASレイテンシは3であ
る。したがって、ラッチ回路3により、メモリアレイ1
a(バンク♯0)からの最後のデータa3が出力回路4
に転送された後、バンク♯1からプリアンプ回路2bを
介して最初のデータb0が転送されてラッチ回路3にラ
ッチされ、クロックサイクル♯gにおいて出力回路4を
介して出力される。クロックサイクル♯hおよび♯iに
おいて、バンク♯1から読出されたデータb0、および
b1が、順次確定状態となる。
【0010】上述のように、メモリアレイ1a〜1dを
バンク構成として、互いに独立に活性状態とすることに
より、1つのバンクへのアクセス時において他のバンク
へアクセスし、メモリセルデータを読出すことにより、
連続的にデータの読出を行なうことができ、高速アクセ
スが実現される。
バンク構成として、互いに独立に活性状態とすることに
より、1つのバンクへのアクセス時において他のバンク
へアクセスし、メモリセルデータを読出すことにより、
連続的にデータの読出を行なうことができ、高速アクセ
スが実現される。
【0011】また、1つのバンクへのアクセス時におい
て別のバンクに対してアクティブコマンドACTを与え
て、ワード線を選択することにより、ページ切換時にお
いて、このページ切換に要する時間をデータアクセス時
間で隠すことができ、ページアクセス時のペナルティが
生じることなく連続的にデータの読出を行なうことがで
きる。
て別のバンクに対してアクティブコマンドACTを与え
て、ワード線を選択することにより、ページ切換時にお
いて、このページ切換に要する時間をデータアクセス時
間で隠すことができ、ページアクセス時のペナルティが
生じることなく連続的にデータの読出を行なうことがで
きる。
【0012】なお、メモリアレイ1aおよび1cの間
に、電源回路6aが配置され、メモリアレイ1bおよび
1dの間に電源回路6bが配置される。これらの電源回
路6aおよび6bは、電源電圧Vcc、接地電圧GN
D、ワード線駆動のための高電圧Vppおよび基板バイ
アス電圧Vbb等を生成する。1つのバンクに対し1つ
の電源回路を配置することにより、1つの電源回路です
べてのメモリアレイを駆動する構成に比べて、電源回路
の負荷が軽減され、安定に必要な電圧を供給して、安定
動作を保証する。特に、16ビットのデータ読出時にお
いて16ビットのプリアンプおよびラッチおよび出力バ
ッファが動作するため、比較的大きな消費電流が生じる
が、この大きな消費電流を、十分に保証して、安定にデ
ータの読出を行なうことができる。
に、電源回路6aが配置され、メモリアレイ1bおよび
1dの間に電源回路6bが配置される。これらの電源回
路6aおよび6bは、電源電圧Vcc、接地電圧GN
D、ワード線駆動のための高電圧Vppおよび基板バイ
アス電圧Vbb等を生成する。1つのバンクに対し1つ
の電源回路を配置することにより、1つの電源回路です
べてのメモリアレイを駆動する構成に比べて、電源回路
の負荷が軽減され、安定に必要な電圧を供給して、安定
動作を保証する。特に、16ビットのデータ読出時にお
いて16ビットのプリアンプおよびラッチおよび出力バ
ッファが動作するため、比較的大きな消費電流が生じる
が、この大きな消費電流を、十分に保証して、安定にデ
ータの読出を行なうことができる。
【0013】図22は、図20に示すクロック同期型半
導体記憶装置のデータ読出部の構成を具体的に示す図で
ある。図22においては、1ビットのデータの読出部の
構成を示す。図22において、バンク♯0〜バンク♯3
のプリアンプ回路2a〜2dが共通に内部リードデータ
バス線RDFLおよび/RDFLに結合される。プリア
ンプ回路2aは、選択メモリセルデータを増幅するプリ
アンプ2aaと、プリアンプ2aaの増幅したデータを
ラッチするインバータラッチ2abと、転送指示信号O
ES0に応答して、このインバータラッチ2abのラッ
チするデータをリードデータバス線RDFLおよび/R
DFLに伝達する転送回路2acを含む。転送回路2a
cは、転送指示信号OES0に応答して活性化されるト
ライステートバッファを含む。
導体記憶装置のデータ読出部の構成を具体的に示す図で
ある。図22においては、1ビットのデータの読出部の
構成を示す。図22において、バンク♯0〜バンク♯3
のプリアンプ回路2a〜2dが共通に内部リードデータ
バス線RDFLおよび/RDFLに結合される。プリア
ンプ回路2aは、選択メモリセルデータを増幅するプリ
アンプ2aaと、プリアンプ2aaの増幅したデータを
ラッチするインバータラッチ2abと、転送指示信号O
ES0に応答して、このインバータラッチ2abのラッ
チするデータをリードデータバス線RDFLおよび/R
DFLに伝達する転送回路2acを含む。転送回路2a
cは、転送指示信号OES0に応答して活性化されるト
ライステートバッファを含む。
【0014】プリアンプ回路2bは、バンク♯1の選択
メモリセルデータを増幅するプリアンプ2baと、プリ
アンプ2baの増幅データをラッチするインバータラッ
チ2bbと、転送指示信号OES1の活性化に応答して
インバータラッチ2bbのラッチするデータを内部リー
ドデータバス線RDFLおよび/RDFLに伝達する転
送回路2bcを含む。
メモリセルデータを増幅するプリアンプ2baと、プリ
アンプ2baの増幅データをラッチするインバータラッ
チ2bbと、転送指示信号OES1の活性化に応答して
インバータラッチ2bbのラッチするデータを内部リー
ドデータバス線RDFLおよび/RDFLに伝達する転
送回路2bcを含む。
【0015】プリアンプ回路2cは、与えられたメモリ
セルのデータを増幅するプリアンプ2caと、プリアン
プ2caの増幅データをラッチするインバータラッチ2
cbと、転送指示信号OES2の活性化に応答してイン
バータラッチ2cbのラッチデータを内部リードデータ
バス線RDFLおよび/RDFLに伝達する転送回路2
ccを含む。
セルのデータを増幅するプリアンプ2caと、プリアン
プ2caの増幅データをラッチするインバータラッチ2
cbと、転送指示信号OES2の活性化に応答してイン
バータラッチ2cbのラッチデータを内部リードデータ
バス線RDFLおよび/RDFLに伝達する転送回路2
ccを含む。
【0016】プリアンプ回路2dは、バンク♯3の選択
メモリセルデータを増幅するプリアンプ2daと、プリ
アンプ2daの増幅データをラッチするインバータラッ
チ2dbと、転送指示信号OES3の活性化に応答して
インバータラッチ2dbのラッチするデータを内部リー
ドデータバス線RDFLおよび/RDFLに伝達する転
送回路2dcを含む。転送回路2bc〜2dcの各々
は、活性化時与えられたデータを増幅して出力しかつ非
活性化時出力ハイインピーダンス状態となるトライステ
ートバッファで構成される。
メモリセルデータを増幅するプリアンプ2daと、プリ
アンプ2daの増幅データをラッチするインバータラッ
チ2dbと、転送指示信号OES3の活性化に応答して
インバータラッチ2dbのラッチするデータを内部リー
ドデータバス線RDFLおよび/RDFLに伝達する転
送回路2dcを含む。転送回路2bc〜2dcの各々
は、活性化時与えられたデータを増幅して出力しかつ非
活性化時出力ハイインピーダンス状態となるトライステ
ートバッファで構成される。
【0017】プリアンプ2aa〜2daは、それぞれ、
プリアンプ活性化信号PAE0〜PAE3の活性化に応
答して活性化される。プリアンプ活性化信号PAE0−
PAE3および転送指示信号OES0〜OES3は、選
択バンクに対してのみ活性化される。
プリアンプ活性化信号PAE0〜PAE3の活性化に応
答して活性化される。プリアンプ活性化信号PAE0−
PAE3および転送指示信号OES0〜OES3は、選
択バンクに対してのみ活性化される。
【0018】ラッチ回路3は、転送指示信号RDGAT
Eおよび/RDGATEの活性化に応答して内部リード
データバス線RDFLおよび/RDFL上のデータを伝
達する転送ゲート3aと、転送ゲート3aから伝達され
たデータをラッチするインバータラッチ3bを含む。転
送ゲート3aは、内部リードデータバス線RDFLおよ
び/RDFLそれぞれに対して設けられるCMOSトラ
ンスミッションゲートを含む。
Eおよび/RDGATEの活性化に応答して内部リード
データバス線RDFLおよび/RDFL上のデータを伝
達する転送ゲート3aと、転送ゲート3aから伝達され
たデータをラッチするインバータラッチ3bを含む。転
送ゲート3aは、内部リードデータバス線RDFLおよ
び/RDFLそれぞれに対して設けられるCMOSトラ
ンスミッションゲートを含む。
【0019】出力回路4は、転送指示信号CLKOEお
よび/CLKOEに従って、インバータラッチ3bのラ
ッチノードRDLおよび/RDL上の信号を伝達する転
送ゲート4aと、転送ゲート4aからノードRDLおよ
び/RDLに伝達されたデータをラッチするインバータ
ラッチ4bと、インバータラッチ4bのラッチデータを
増幅して出力ノードを介して外部へ出力するメインアン
プ4cを含む。転送ゲート4aは、ラッチノードRDL
および/RDLそれぞれに対して設けられるCMOSト
ランスミッションゲートを含む。次に、この図22に示
すクロック同期型半導体記憶装置の読出部の動作につい
て、図23に示すタイミングチャート図を参照して説明
する。なお、図23においては、バースト長が1であ
り、CASレイテンシが3の場合のデータ読出動作が示
される。
よび/CLKOEに従って、インバータラッチ3bのラ
ッチノードRDLおよび/RDL上の信号を伝達する転
送ゲート4aと、転送ゲート4aからノードRDLおよ
び/RDLに伝達されたデータをラッチするインバータ
ラッチ4bと、インバータラッチ4bのラッチデータを
増幅して出力ノードを介して外部へ出力するメインアン
プ4cを含む。転送ゲート4aは、ラッチノードRDL
および/RDLそれぞれに対して設けられるCMOSト
ランスミッションゲートを含む。次に、この図22に示
すクロック同期型半導体記憶装置の読出部の動作につい
て、図23に示すタイミングチャート図を参照して説明
する。なお、図23においては、バースト長が1であ
り、CASレイテンシが3の場合のデータ読出動作が示
される。
【0020】クロックサイクル♯aにおいてリードコマ
ンドが与えられ、また同時に与えられるバンクアドレス
BAが、バンク♯0を指定する。バンク♯0において、
アドレス信号ADD(A)に従って列選択動作が行なわ
れ、選択メモリセルデータが、プリアンプ2aaに伝達
されると、プリアンプ活性化信号PAE0が活性化さ
れ、プリアンプ2aaが、メモリセルデータを増幅す
る。インバータラッチ2abが、このプリアンプ2aa
の増幅データをラッチする。
ンドが与えられ、また同時に与えられるバンクアドレス
BAが、バンク♯0を指定する。バンク♯0において、
アドレス信号ADD(A)に従って列選択動作が行なわ
れ、選択メモリセルデータが、プリアンプ2aaに伝達
されると、プリアンプ活性化信号PAE0が活性化さ
れ、プリアンプ2aaが、メモリセルデータを増幅す
る。インバータラッチ2abが、このプリアンプ2aa
の増幅データをラッチする。
【0021】クロックサイクル♯bにおいて、またリー
ドコマンドが与えられ、また同時に、バンクアドレスB
Aがバンク♯1を指定する。バンク♯1においては、同
時に与えられるアドレス信号ADD(B)に従って列選
択動作が行なわれ、選択メモリセルデータが、プリアン
プ2baに伝達される。次いで、プリアンプ活性化信号
PAE1が活性化され、プリアンプ2baか増幅動作を
行ない、インバータラッチ2bbが、プリアンプ2ba
の増幅データをラッチする。
ドコマンドが与えられ、また同時に、バンクアドレスB
Aがバンク♯1を指定する。バンク♯1においては、同
時に与えられるアドレス信号ADD(B)に従って列選
択動作が行なわれ、選択メモリセルデータが、プリアン
プ2baに伝達される。次いで、プリアンプ活性化信号
PAE1が活性化され、プリアンプ2baか増幅動作を
行ない、インバータラッチ2bbが、プリアンプ2ba
の増幅データをラッチする。
【0022】このクロックサイクル♯bにおいて、クロ
ック信号CLKの立上がりに同期して転送指示信号OE
S0が活性化され、バンク♯0において転送回路2ac
が活性化され、インバータラッチ2abがラッチしてい
るデータQ0を、内部リードデータバス線RDFLおよ
び/RDFLに伝達する。
ック信号CLKの立上がりに同期して転送指示信号OE
S0が活性化され、バンク♯0において転送回路2ac
が活性化され、インバータラッチ2abがラッチしてい
るデータQ0を、内部リードデータバス線RDFLおよ
び/RDFLに伝達する。
【0023】このクロックサイクル♯bにおいて、ま
た、データ転送指示信号RDGATEがクロック信号C
LKの立上がりに同期して活性化され、転送ゲート3a
が導通し、内部リードデータバス線RDFLおよび/R
DFLに伝達されたデータQ0をインバータラッチ3b
に伝達する。インバータラッチ3bが、転送ゲート3a
を介して与えられたデータQ0をラッチする。
た、データ転送指示信号RDGATEがクロック信号C
LKの立上がりに同期して活性化され、転送ゲート3a
が導通し、内部リードデータバス線RDFLおよび/R
DFLに伝達されたデータQ0をインバータラッチ3b
に伝達する。インバータラッチ3bが、転送ゲート3a
を介して与えられたデータQ0をラッチする。
【0024】クロックサイクル♯cにおいて、クロック
信号CLKの立上がりに同期して転送指示信号OES1
が活性化され、バンク♯1の転送回路2bcが活性化さ
れ、インバータラッチ2bbによりクロックサイクル♯
bにおいてラッチされたデータが内部リードデータバス
線RDFLおよび/RDFL上に伝達される。また、こ
のクロックサイクル♯cにおいて、クロック信号CLK
の立上がりに同期して、転送指示信号CLKOEがHレ
ベルとなり、転送ゲート4aが導通し、メインアンプ4
cがこの転送ゲート4aを介して与えられたデータを増
幅し、外部へ出力する。この転送指示信号CLKOEが
Lレベルに立下がる前に、転送指示信号RDGATEが
クロック信号CLKの立上がりに応答して活性化され、
内部リードデータバス線RDFLおよび/RDFL上に
伝達されたメモリセルデータQ1を転送し、インバータ
ラッチ3bがこの転送ゲート3aを介して与えられたデ
ータQ1をラッチする。データ転送にはある時間が必要
であり、インバータラッチ3bのデータ確定前に転送指
示信号CLKOEがLレベルとなり、この不定データ
(Q1)の出力は防止される。
信号CLKの立上がりに同期して転送指示信号OES1
が活性化され、バンク♯1の転送回路2bcが活性化さ
れ、インバータラッチ2bbによりクロックサイクル♯
bにおいてラッチされたデータが内部リードデータバス
線RDFLおよび/RDFL上に伝達される。また、こ
のクロックサイクル♯cにおいて、クロック信号CLK
の立上がりに同期して、転送指示信号CLKOEがHレ
ベルとなり、転送ゲート4aが導通し、メインアンプ4
cがこの転送ゲート4aを介して与えられたデータを増
幅し、外部へ出力する。この転送指示信号CLKOEが
Lレベルに立下がる前に、転送指示信号RDGATEが
クロック信号CLKの立上がりに応答して活性化され、
内部リードデータバス線RDFLおよび/RDFL上に
伝達されたメモリセルデータQ1を転送し、インバータ
ラッチ3bがこの転送ゲート3aを介して与えられたデ
ータQ1をラッチする。データ転送にはある時間が必要
であり、インバータラッチ3bのデータ確定前に転送指
示信号CLKOEがLレベルとなり、この不定データ
(Q1)の出力は防止される。
【0025】クロックサイクル♯dにおいて、再び転送
指示信号CLKOEがクロック信号CLKの立上がりに
同期して活性化され、転送ゲート4aが導通し、インバ
ータラッチ3bによりラッチされたデータがメインアン
プ4cを介して外部へ伝達される。データQ0およびQ
1が、それぞれ、クロックサイクル♯dおよび♯eのク
ロック信号CLKの立上がりにおいて確定し、外部プロ
セサなどの装置によりサンプリングされる。
指示信号CLKOEがクロック信号CLKの立上がりに
同期して活性化され、転送ゲート4aが導通し、インバ
ータラッチ3bによりラッチされたデータがメインアン
プ4cを介して外部へ伝達される。データQ0およびQ
1が、それぞれ、クロックサイクル♯dおよび♯eのク
ロック信号CLKの立上がりにおいて確定し、外部プロ
セサなどの装置によりサンプリングされる。
【0026】図23に示すように、転送指示信号を、ク
ロック信号CLKに同期して順次活性化し、パイプライ
ン的にプリアンプ回路から内部データリードバス、転送
回路3および出力回路4を介してデータを伝達すること
により、1つのバンクから装置外部にデータが伝達され
るまでに、長時間を要しても(図23においては3クロ
ックサイクル)、一旦データが読出されると連続的にデ
ータを読出すことができ、高速のデータ読出が実現され
る。
ロック信号CLKに同期して順次活性化し、パイプライ
ン的にプリアンプ回路から内部データリードバス、転送
回路3および出力回路4を介してデータを伝達すること
により、1つのバンクから装置外部にデータが伝達され
るまでに、長時間を要しても(図23においては3クロ
ックサイクル)、一旦データが読出されると連続的にデ
ータを読出すことができ、高速のデータ読出が実現され
る。
【0027】なお、この図23においては、バースト長
1のデータの読出が行なわれている。しかしながら、こ
のバースト長は1でなく、4または8などであってもよ
い。
1のデータの読出が行なわれている。しかしながら、こ
のバースト長は1でなく、4または8などであってもよ
い。
【0028】
【発明が解決しようとする課題】今、図24に示すよう
に、クロック同期型半導体記憶装置(SDRAM:シン
クロナス・ランダム・アクセス・メモリ)102とプロ
セサまたは専用の処理を行なう論理回路(以下、両者を
合せてロジックと称す)104を半導体チップ100上
に集積化することを考える。クロック同期型半導体記憶
装置(SDRAM)102とロジック104とは、内部
データバス106を介して結合される。クロック同期型
半導体記憶装置(SDRAM)102として、図20に
示すクロック同期型半導体記憶装置を適用する。この場
合、図20に示す出力回路4が、データバス106に結
合される。図20に示す出力回路4は、16ビットのデ
ータを出力する。クロック同期型半導体記憶装置102
とロジック104の間のデータ転送のバンド幅を大きく
するために、内部データバス106のバス幅をたとえば
256ビットないし1024ビットと広くすることを考
える。半導体チップ100上にクロック同期型半導体記
憶装置(SDRAM)102とロジック104とが集積
化されるため、ピン端子のリードピッチを考慮する必要
がなく、内部配線のピッチに従って内部データバス10
6を配設することができ、バス幅を拡張することができ
る。しかしながら、この場合、図20に示すクロック同
期型半導体記憶装置の構成をそのまま適用すると、以下
の問題が生じる。
に、クロック同期型半導体記憶装置(SDRAM:シン
クロナス・ランダム・アクセス・メモリ)102とプロ
セサまたは専用の処理を行なう論理回路(以下、両者を
合せてロジックと称す)104を半導体チップ100上
に集積化することを考える。クロック同期型半導体記憶
装置(SDRAM)102とロジック104とは、内部
データバス106を介して結合される。クロック同期型
半導体記憶装置(SDRAM)102として、図20に
示すクロック同期型半導体記憶装置を適用する。この場
合、図20に示す出力回路4が、データバス106に結
合される。図20に示す出力回路4は、16ビットのデ
ータを出力する。クロック同期型半導体記憶装置102
とロジック104の間のデータ転送のバンド幅を大きく
するために、内部データバス106のバス幅をたとえば
256ビットないし1024ビットと広くすることを考
える。半導体チップ100上にクロック同期型半導体記
憶装置(SDRAM)102とロジック104とが集積
化されるため、ピン端子のリードピッチを考慮する必要
がなく、内部配線のピッチに従って内部データバス10
6を配設することができ、バス幅を拡張することができ
る。しかしながら、この場合、図20に示すクロック同
期型半導体記憶装置の構成をそのまま適用すると、以下
の問題が生じる。
【0029】今、図25に示すように、出力回路4が、
256ビットのデータを出力する構成を考える。すなわ
ち、図24に示す内部データバス106が、256ビッ
トのバス幅を有する。この場合、出力回路4とラッチ回
路3の間のデータバスRDは、256ビットのバス幅を
有する。メモリアレイ1aおよび1bがバンク♯0を構
成し、メモリアレイ1cおよび1dが、バンク♯1を構
成する2バンク構成を考える。このときには、メモリア
レイ1a〜1dそれぞれにおけるグローバルデータバス
GIO0〜GIO3は、128ビットのバス幅を有す
る。一方、プリアンプ回路2a〜2dに共通に結合され
る内部リードデータバスRDFは、256ビットのバス
幅を有する。アレイ内最上層配線であるグローバルデー
タバスGIO0〜GIO3は、比較的容易に、そのバス
幅を拡張することができる。しかしながら、内部リード
データバスRDFおよびデータバスRDのバス幅を25
6ビットのバス幅に拡張した場合、メモリアレイ間にお
いてこれらの内部データバスRDFおよびデータバスR
Dを配設する必要があり、バス占有面積が大きくなり、
応じてチップ占有面積が増大するという問題が生じる。
特に、図24に示す内部データバス106のバス幅を1
024ビットのように拡張した場合、さらに、内部リー
ドデータバスRDFおよびデータバスRDのバス幅が大
きくなり、チップ占有面積が大きくなる。
256ビットのデータを出力する構成を考える。すなわ
ち、図24に示す内部データバス106が、256ビッ
トのバス幅を有する。この場合、出力回路4とラッチ回
路3の間のデータバスRDは、256ビットのバス幅を
有する。メモリアレイ1aおよび1bがバンク♯0を構
成し、メモリアレイ1cおよび1dが、バンク♯1を構
成する2バンク構成を考える。このときには、メモリア
レイ1a〜1dそれぞれにおけるグローバルデータバス
GIO0〜GIO3は、128ビットのバス幅を有す
る。一方、プリアンプ回路2a〜2dに共通に結合され
る内部リードデータバスRDFは、256ビットのバス
幅を有する。アレイ内最上層配線であるグローバルデー
タバスGIO0〜GIO3は、比較的容易に、そのバス
幅を拡張することができる。しかしながら、内部リード
データバスRDFおよびデータバスRDのバス幅を25
6ビットのバス幅に拡張した場合、メモリアレイ間にお
いてこれらの内部データバスRDFおよびデータバスR
Dを配設する必要があり、バス占有面積が大きくなり、
応じてチップ占有面積が増大するという問題が生じる。
特に、図24に示す内部データバス106のバス幅を1
024ビットのように拡張した場合、さらに、内部リー
ドデータバスRDFおよびデータバスRDのバス幅が大
きくなり、チップ占有面積が大きくなる。
【0030】特に、読出データを伝達するリードデータ
バスと、書込データを伝達するライトデータバスを別々
に設ける場合、さらに、バス占有面積が増大し、チップ
面積が増大するという問題が生じる。
バスと、書込データを伝達するライトデータバスを別々
に設ける場合、さらに、バス占有面積が増大し、チップ
面積が増大するという問題が生じる。
【0031】それゆえ、この発明の目的は、チップ占有
面積を増大させることなくバス幅を容易に拡張すること
のできるクロック同期型半導体記憶装置を提供すること
である。
面積を増大させることなくバス幅を容易に拡張すること
のできるクロック同期型半導体記憶装置を提供すること
である。
【0032】この発明の他の目的は、ロジックとの混載
に適した回路配置を有するクロック同期型半導体記憶装
置を提供することである。
に適した回路配置を有するクロック同期型半導体記憶装
置を提供することである。
【0033】
【課題を解決するための手段】請求項1に係る同期型半
導体記憶装置は、各々が行列状に配列される複数のメモ
リセルを有しかつ行列状に配列される複数のメモリアレ
イと、各メモリアレイに対応して配置され、対応のメモ
リアレイの選択メモリセルから読出されたデータを増幅
する複数のプリアンプ回路と、これら複数のプリアンプ
回路に対応して設けられ、対応のプリアンプ回路により
増幅されたデータをクロック信号に同期して転送するた
めの複数のリード転送回路と、複数のメモリアレイに共
通に設けられるデータバスを含む。このデータバスは、
各々が複数のメモリアレイの行および列の一方の方向に
沿って整列するメモリアレイに共通に設けられかつ対応
するメモリアレイの少なくとも1つのメモリアレイ上に
一方の方向に沿って延在して配置される複数のサブデー
タバスを含む。
導体記憶装置は、各々が行列状に配列される複数のメモ
リセルを有しかつ行列状に配列される複数のメモリアレ
イと、各メモリアレイに対応して配置され、対応のメモ
リアレイの選択メモリセルから読出されたデータを増幅
する複数のプリアンプ回路と、これら複数のプリアンプ
回路に対応して設けられ、対応のプリアンプ回路により
増幅されたデータをクロック信号に同期して転送するた
めの複数のリード転送回路と、複数のメモリアレイに共
通に設けられるデータバスを含む。このデータバスは、
各々が複数のメモリアレイの行および列の一方の方向に
沿って整列するメモリアレイに共通に設けられかつ対応
するメモリアレイの少なくとも1つのメモリアレイ上に
一方の方向に沿って延在して配置される複数のサブデー
タバスを含む。
【0034】請求項1に係る同期型半導体記憶装置は、
さらに、複数のリード転送回路各々に対応して設けら
れ、対応のリード転送回路からのデータを受けてデータ
バスに伝達する複数の出力回路を備える。
さらに、複数のリード転送回路各々に対応して設けら
れ、対応のリード転送回路からのデータを受けてデータ
バスに伝達する複数の出力回路を備える。
【0035】請求項2に係る同期型半導体記憶装置は、
請求項1の複数のリード転送回路が、複数のメモリアレ
イ各々に対応して配置され、かつ出力回路も複数のメモ
リアレイそれぞれに対応して配置される。各出力回路
は、活性化時対応のサブデータバスにデータを伝達す
る。
請求項1の複数のリード転送回路が、複数のメモリアレ
イ各々に対応して配置され、かつ出力回路も複数のメモ
リアレイそれぞれに対応して配置される。各出力回路
は、活性化時対応のサブデータバスにデータを伝達す
る。
【0036】請求項3に係る同期型半導体記憶装置は、
請求項1または2の装置が、さらに、メモリアレイ指定
信号に応答して、メモリアレイ指定信号が指定するメモ
リアレイに対して設けられたプリアンプ回路、リード転
送回路および出力回路をクロック信号に同期して活性化
する制御手段を備える。
請求項1または2の装置が、さらに、メモリアレイ指定
信号に応答して、メモリアレイ指定信号が指定するメモ
リアレイに対して設けられたプリアンプ回路、リード転
送回路および出力回路をクロック信号に同期して活性化
する制御手段を備える。
【0037】請求項4に係る同期型半導体記憶装置は、
請求項3の制御手段が、メモリアレイ指定信号の指定す
る選択メモリアレイへのアクセス完了後、この選択メモ
リアレイに対して設けられた出力回路を次に別のメモリ
アレイが指定されるまで活性状態に保持する手段を備え
る。
請求項3の制御手段が、メモリアレイ指定信号の指定す
る選択メモリアレイへのアクセス完了後、この選択メモ
リアレイに対して設けられた出力回路を次に別のメモリ
アレイが指定されるまで活性状態に保持する手段を備え
る。
【0038】請求項5に係る同期型半導体記憶装置は、
請求項4の装置において、各出力回路が、与えられたデ
ータをラッチするラッチ回路を含み、出力回路は活性化
時、このラッチ回路に保持されたデータを対応のサブデ
ータバス上に出力する。
請求項4の装置において、各出力回路が、与えられたデ
ータをラッチするラッチ回路を含み、出力回路は活性化
時、このラッチ回路に保持されたデータを対応のサブデ
ータバス上に出力する。
【0039】請求項6に係る同期型半導体記憶装置は、
請求項1の各出力回路が、非活性状態時、出力ハイイン
ピーダンス状態に設定される。
請求項1の各出力回路が、非活性状態時、出力ハイイン
ピーダンス状態に設定される。
【0040】請求項7に係る同期型半導体記憶装置は、
請求項1の装置が、さらに、複数のメモリアレイ各々に
対応して設けられ、活性化時クロック信号に同期して外
部からのデータから内部書込データを生成する複数の入
力回路と、各入力回路に対応して設けられ、対応の入力
回路からのデータをクロック信号に同期して転送する複
数のライト転送回路と、各ライト転送回路に対応して設
けられ、対応のライト転送回路からのデータを対応のメ
モリアレイの選択メモリセルへ転送する複数のライトド
ライバを備える。
請求項1の装置が、さらに、複数のメモリアレイ各々に
対応して設けられ、活性化時クロック信号に同期して外
部からのデータから内部書込データを生成する複数の入
力回路と、各入力回路に対応して設けられ、対応の入力
回路からのデータをクロック信号に同期して転送する複
数のライト転送回路と、各ライト転送回路に対応して設
けられ、対応のライト転送回路からのデータを対応のメ
モリアレイの選択メモリセルへ転送する複数のライトド
ライバを備える。
【0041】請求項8に係る同期型半導体記憶装置は、
請求項7の装置が、さらに、データバスと平行にかつこ
のデータバスと別に設けられ、複数の入力回路に共通に
結合され、書込データを伝達するライトデータバスを備
える。このライトデータバスは、各々が行および列の一
方の方向に沿って整列するメモリアレイに共通に設けら
れかつ対応のメモリアレイの少なくとも1つのメモリア
レイ上にこの一方の方向に沿って延在して配置される複
数のサブデータバスを含む。
請求項7の装置が、さらに、データバスと平行にかつこ
のデータバスと別に設けられ、複数の入力回路に共通に
結合され、書込データを伝達するライトデータバスを備
える。このライトデータバスは、各々が行および列の一
方の方向に沿って整列するメモリアレイに共通に設けら
れかつ対応のメモリアレイの少なくとも1つのメモリア
レイ上にこの一方の方向に沿って延在して配置される複
数のサブデータバスを含む。
【0042】請求項9に係る同期型半導体記憶装置は、
請求項1の複数のメモリアレイが、複数のバンクを構成
し、サブデータバスを共有するメモリアレイは、異なる
バンクを構成する。
請求項1の複数のメモリアレイが、複数のバンクを構成
し、サブデータバスを共有するメモリアレイは、異なる
バンクを構成する。
【0043】請求項10に係る同期型半導体記憶装置
は、請求項3の制御手段が、この同期型半導体記憶装置
のスタンバイサイクル時、複数の出力回路のうち、サブ
データバスを共有する出力回路のうち1つを活性状態に
保持する手段を含む。
は、請求項3の制御手段が、この同期型半導体記憶装置
のスタンバイサイクル時、複数の出力回路のうち、サブ
データバスを共有する出力回路のうち1つを活性状態に
保持する手段を含む。
【0044】請求項11に係る同期型半導体記憶装置
は、請求項7の装置が、さらに、メモリアレイ指定信号
に応答して、指定された選択メモリアレイに対応して設
けられた入力回路、ライト転送回路およびライトドライ
バをクロック信号に同期して活性化する制御回路を備え
る。
は、請求項7の装置が、さらに、メモリアレイ指定信号
に応答して、指定された選択メモリアレイに対応して設
けられた入力回路、ライト転送回路およびライトドライ
バをクロック信号に同期して活性化する制御回路を備え
る。
【0045】メモリアレイそれぞれに対応して出力回路
を設け、データバスをメモリアレイ上にわたって延在し
て配置して出力回路に結合することにより、データバス
の配線領域を、実効的になくすことができ、配線占有面
積を増大させることなくデータバス幅を拡張することが
できる。また、メモリアレイそれぞれに対応して出力回
路を設けることにより、メモリアレイと対応の出力回路
との間のデータ転送経路とデータバスとを別の配線層で
形成することができ、内部データ転送バスとロジックと
のデータ転送のためのデータバスとを平面図的にみて重
なり合うように配置することができ、配線占有面積を増
大させることなく容易にバス幅を拡張することができ
る。
を設け、データバスをメモリアレイ上にわたって延在し
て配置して出力回路に結合することにより、データバス
の配線領域を、実効的になくすことができ、配線占有面
積を増大させることなくデータバス幅を拡張することが
できる。また、メモリアレイそれぞれに対応して出力回
路を設けることにより、メモリアレイと対応の出力回路
との間のデータ転送経路とデータバスとを別の配線層で
形成することができ、内部データ転送バスとロジックと
のデータ転送のためのデータバスとを平面図的にみて重
なり合うように配置することができ、配線占有面積を増
大させることなく容易にバス幅を拡張することができ
る。
【0046】
【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1に従うクロック同期型半導体記憶装置
の全体の構成を概略的に示す図である。この図1に示す
クロック同期型半導体記憶装置は、ロジック回路10と
同一半導体基板上に集積化されるロジック混載同期型半
導体記憶装置である。
明の実施の形態1に従うクロック同期型半導体記憶装置
の全体の構成を概略的に示す図である。この図1に示す
クロック同期型半導体記憶装置は、ロジック回路10と
同一半導体基板上に集積化されるロジック混載同期型半
導体記憶装置である。
【0047】図1において、同期型半導体記憶装置は、
4つの分散して配置されるメモリアレイ1a〜1dを含
む。これらのメモリアレイ1a〜1dの各々は、明確に
は示さないが、行列状に配列される複数のダイナミック
型メモリセルを有する。行方向に整列するメモリアレイ
1aおよび1bは、バンク♯0を構成し、また行方向に
整列するメモリアレイ1cおよび1dが、バンク♯1を
構成する。バンク構成においては、メモリアレイ1a〜
1dそれぞれに対応して、行選択回路および列選択回路
が設けられるが、図1においては明確には示していな
い。この図1に示すメモリアレイ1a〜1dの配置にお
いては、行方向に整列するメモリアレイが同じバンクを
構成し、列方向に整列するメモリアレイ(たとえばメモ
リアレイ1aおよび1c)が、異なるバンクを構成す
る。
4つの分散して配置されるメモリアレイ1a〜1dを含
む。これらのメモリアレイ1a〜1dの各々は、明確に
は示さないが、行列状に配列される複数のダイナミック
型メモリセルを有する。行方向に整列するメモリアレイ
1aおよび1bは、バンク♯0を構成し、また行方向に
整列するメモリアレイ1cおよび1dが、バンク♯1を
構成する。バンク構成においては、メモリアレイ1a〜
1dそれぞれに対応して、行選択回路および列選択回路
が設けられるが、図1においては明確には示していな
い。この図1に示すメモリアレイ1a〜1dの配置にお
いては、行方向に整列するメモリアレイが同じバンクを
構成し、列方向に整列するメモリアレイ(たとえばメモ
リアレイ1aおよび1c)が、異なるバンクを構成す
る。
【0048】メモリアレイ1a〜1dそれぞれに対し、
プリアンプ回路2a〜2dが設けられる。これらのプリ
アンプ回路2a〜2dは、対応のメモリアレイからグロ
ーバルデータバスGIO0〜GIO3を介して読出され
たメモリセルデータを増幅するプリアンプおよびプリア
ンプの出力データをラッチするラッチ回路およびこのラ
ッチデータを転送する転送回路を含む。これは、図22
に示す構成と同じである。
プリアンプ回路2a〜2dが設けられる。これらのプリ
アンプ回路2a〜2dは、対応のメモリアレイからグロ
ーバルデータバスGIO0〜GIO3を介して読出され
たメモリセルデータを増幅するプリアンプおよびプリア
ンプの出力データをラッチするラッチ回路およびこのラ
ッチデータを転送する転送回路を含む。これは、図22
に示す構成と同じである。
【0049】異なるバンクに共通に、ラッチ回路および
出力回路が設けられる。すなわち、メモリアレイ1aお
よび1cの間に、プリアンプ回路2aおよび2cからの
転送データをラッチするラッチ回路3♯aが設けられ、
メモリアレイ1bおよび1dの間に、プリアンプ回路2
bおよび2dからの転送データをラッチするラッチ回路
3♯bが設けられる。これらのラッチ回路3♯aおよび
3♯bに隣接して、出力回路4♯aおよび4♯bが設け
られる。これらの出力回路4♯aおよび4♯bは、それ
ぞれ近傍に配置されるラッチ回路3♯aおよび3♯bか
らのデータを受けて外部へ出力する。ラッチ回路3♯a
および3♯bは、図22に示すラッチ回路3と同様の構
成を備え、また出力回路4♯aおよび4♯bも、図22
に示す出力回路4と同様の構成を備える。
出力回路が設けられる。すなわち、メモリアレイ1aお
よび1cの間に、プリアンプ回路2aおよび2cからの
転送データをラッチするラッチ回路3♯aが設けられ、
メモリアレイ1bおよび1dの間に、プリアンプ回路2
bおよび2dからの転送データをラッチするラッチ回路
3♯bが設けられる。これらのラッチ回路3♯aおよび
3♯bに隣接して、出力回路4♯aおよび4♯bが設け
られる。これらの出力回路4♯aおよび4♯bは、それ
ぞれ近傍に配置されるラッチ回路3♯aおよび3♯bか
らのデータを受けて外部へ出力する。ラッチ回路3♯a
および3♯bは、図22に示すラッチ回路3と同様の構
成を備え、また出力回路4♯aおよび4♯bも、図22
に示す出力回路4と同様の構成を備える。
【0050】メモリアレイ1aおよびプリアンプ回路2
a上にわたって列方向に延在してサブデータバスRDA
が配置され、またメモリアレイ1bおよびプリアンプ回
路3b上にわたって列方向に延在してサブデータバスR
DBが配置される。サブデータバスRDAおよびRDB
は、データバスGDBを構成する。したがって、このデ
ータバスGDBは、メモリアレイ1a〜1dに共通に設
けられる。サブデータバスRDAは、出力回路4♯aと
ロジック回路10とに結合され、またサブデータバスR
DBは、出力回路4♯bとロジック回路10とに結合さ
れる。
a上にわたって列方向に延在してサブデータバスRDA
が配置され、またメモリアレイ1bおよびプリアンプ回
路3b上にわたって列方向に延在してサブデータバスR
DBが配置される。サブデータバスRDAおよびRDB
は、データバスGDBを構成する。したがって、このデ
ータバスGDBは、メモリアレイ1a〜1dに共通に設
けられる。サブデータバスRDAは、出力回路4♯aと
ロジック回路10とに結合され、またサブデータバスR
DBは、出力回路4♯bとロジック回路10とに結合さ
れる。
【0051】電源回路6aがプリアンプ回路2aと出力
回路4♯aの間に配置され、電源回路6bがプリアンプ
回路2bと出力回路4♯bの間に配置されて、安定に、
必要な電圧Vcc,GND,VppおよびVbbを供給
する。
回路4♯aの間に配置され、電源回路6bがプリアンプ
回路2bと出力回路4♯bの間に配置されて、安定に、
必要な電圧Vcc,GND,VppおよびVbbを供給
する。
【0052】中央部に制御回路5が配置され、プリアン
プ回路2a〜2bの動作制御、ラッチ回路3♯aおよび
3♯bのラッチ/転送動作制御、および出力回路4♯a
および4♯bのデータ転送動作をそれぞれ前記信号OE
S0、OES1、RDGATEおよびCLKOEに従っ
て制御する。
プ回路2a〜2bの動作制御、ラッチ回路3♯aおよび
3♯bのラッチ/転送動作制御、および出力回路4♯a
および4♯bのデータ転送動作をそれぞれ前記信号OE
S0、OES1、RDGATEおよびCLKOEに従っ
て制御する。
【0053】サブデータバスRDAおよびRDBは、そ
れぞれ、128ビットの幅を備え、したがって、データ
バスGDBは、256ビットの幅を備える。これに対応
して、ラッチ回路3♯aとプリアンプ回路2aおよび2
cの間に接続される内部リードデータバスRDFAは、
128ビットの幅を備え、またプリアンプ回路2bおよ
び2dとラッチ回路3♯bを結合する内部リードデータ
バスRDFBは、128ビットの幅を備える。
れぞれ、128ビットの幅を備え、したがって、データ
バスGDBは、256ビットの幅を備える。これに対応
して、ラッチ回路3♯aとプリアンプ回路2aおよび2
cの間に接続される内部リードデータバスRDFAは、
128ビットの幅を備え、またプリアンプ回路2bおよ
び2dとラッチ回路3♯bを結合する内部リードデータ
バスRDFBは、128ビットの幅を備える。
【0054】プリアンプ回路2a〜2dは、それぞれ、
対応のメモリアレイ1a〜1dと、グローバルデータバ
スGIO0〜GIO3を介して結合される。これらのグ
ローバルデータバスGIO0〜GIO3の各々は、12
8ビットの幅を備える。したがって、1つのメモリアレ
イにおいて128ビットのメモリセルが同時に選択さ
れ、1つのバンク指定時2つのメモリアレイが同時に選
択されるため、合計256ビットのデータの転送を行な
うことができる。
対応のメモリアレイ1a〜1dと、グローバルデータバ
スGIO0〜GIO3を介して結合される。これらのグ
ローバルデータバスGIO0〜GIO3の各々は、12
8ビットの幅を備える。したがって、1つのメモリアレ
イにおいて128ビットのメモリセルが同時に選択さ
れ、1つのバンク指定時2つのメモリアレイが同時に選
択されるため、合計256ビットのデータの転送を行な
うことができる。
【0055】サブデータバスRDAおよびRDBは、メ
モリアレイ1aおよび1b上にわたって列方向に延在し
て配置される。したがって、これらのサブデータバスR
DAおよびRDBのバス幅が広い場合においても、その
配線占有面積は、実効的に隠すことができ、チップ占有
面積の増大を防止することができる。
モリアレイ1aおよび1b上にわたって列方向に延在し
て配置される。したがって、これらのサブデータバスR
DAおよびRDBのバス幅が広い場合においても、その
配線占有面積は、実効的に隠すことができ、チップ占有
面積の増大を防止することができる。
【0056】サブデータバスRDAおよびRDBは、た
とえば第3層アルミニウム配線(Al3)で形成され
る。グローバルデータバスGIO0〜GIO3は、たと
えば第2層アルミニウム配線層(Al2)で形成され
る。プリアンプ回路2aおよび2cとラッチ回路3♯a
を結合する内部リードデータバスRDFAは、好ましく
は、電源回路6aおよび出力回路4♯a上にわたって列
方向に沿って延在して配置されるため、好ましくは、第
3層アルミニウム配線(Al3)で形成される。電源回
路6aの電源線、接地線、高電圧伝達線および負電圧伝
達線などは、通常、第3層のアルミニウム配線層で形成
されるためである(電気的特性の優れた第3層アルミニ
ウム配線層により、低抵抗で安定に所望の電圧を伝達す
る)。
とえば第3層アルミニウム配線(Al3)で形成され
る。グローバルデータバスGIO0〜GIO3は、たと
えば第2層アルミニウム配線層(Al2)で形成され
る。プリアンプ回路2aおよび2cとラッチ回路3♯a
を結合する内部リードデータバスRDFAは、好ましく
は、電源回路6aおよび出力回路4♯a上にわたって列
方向に沿って延在して配置されるため、好ましくは、第
3層アルミニウム配線(Al3)で形成される。電源回
路6aの電源線、接地線、高電圧伝達線および負電圧伝
達線などは、通常、第3層のアルミニウム配線層で形成
されるためである(電気的特性の優れた第3層アルミニ
ウム配線層により、低抵抗で安定に所望の電圧を伝達す
る)。
【0057】内部リードデータバスRDFAを第3層ア
ルミニウム配線層で形成しても、電源回路6aの電圧伝
達線のピッチが十分大きければ、適当に間隔をおいて、
128ビットの内部リードデータバスRDFAを配置す
ることができる。また、プリアンプ回路2bおよび2d
とラッチ回路3♯bを結合する内部リードデータバスR
DFBも、好ましくは第3層アルミニウム配線層(Al
3)で形成される。この内部リードデータバスRDFB
も、電源回路6bおよび出力回路4♯b上にわたって列
方向に延在して配置される。電源回路6bは、通常、第
3層アルミニウム配線層で形成される電源線、接地線、
高電圧伝達線および負電圧伝達線を含む。しかしなが
ら、電源回路6bにおいて、これらの電圧伝達線のピッ
チが余裕があれば、十分に、所望のピッチで内部リード
データバスRFBを配置することができる。出力回路4
♯aおよび4♯bは、ラッチ回路3♯aおよび3♯bと
それぞれデータを転送するが、これらは、第2層アルミ
ニウム配線または第1層アルミニウム配線で接続され
る。
ルミニウム配線層で形成しても、電源回路6aの電圧伝
達線のピッチが十分大きければ、適当に間隔をおいて、
128ビットの内部リードデータバスRDFAを配置す
ることができる。また、プリアンプ回路2bおよび2d
とラッチ回路3♯bを結合する内部リードデータバスR
DFBも、好ましくは第3層アルミニウム配線層(Al
3)で形成される。この内部リードデータバスRDFB
も、電源回路6bおよび出力回路4♯b上にわたって列
方向に延在して配置される。電源回路6bは、通常、第
3層アルミニウム配線層で形成される電源線、接地線、
高電圧伝達線および負電圧伝達線を含む。しかしなが
ら、電源回路6bにおいて、これらの電圧伝達線のピッ
チが余裕があれば、十分に、所望のピッチで内部リード
データバスRFBを配置することができる。出力回路4
♯aおよび4♯bは、ラッチ回路3♯aおよび3♯bと
それぞれデータを転送するが、これらは、第2層アルミ
ニウム配線または第1層アルミニウム配線で接続され
る。
【0058】この図1に示すクロック同期型半導体記憶
装置の構成においては、メモリアレイ1aおよび1bが
バンク♯0を構成し、メモリアレイ1cおよび1dがバ
ンク♯1を構成する。データ読出時においては、たとえ
ばバンク♯0のアクセス時、メモリアレイ1aおよび1
bが選択され、グローバルデータバスGIO0およびG
IO1を介してプリアンプ回路2aおよび2bにそれぞ
れ、128ビットのメモリセルデータが伝達される。次
いで、制御回路5の制御の下に、転送指示信号OES0
が活性化され、プリアンプ回路2aおよび2bにおいて
ラッチされたデータが、内部リードデータバスRDFA
およびRDFB上に伝達されて、ラッチ回路3♯aおよ
び3♯bに転送される。次いで制御回路5の制御の下
に、ラッチ回路3♯aおよび3♯bが同時に動作して、
対応の出力回路4♯aおよび4♯bにデータを転送す
る。次いで制御回路5の制御の下に、転送制御信号CL
KOEに従って出力回路4♯aおよび4♯bが動作して
128ビットのデータを、それぞれサブリードデータバ
スRDAおよびRDB上に伝達する。
装置の構成においては、メモリアレイ1aおよび1bが
バンク♯0を構成し、メモリアレイ1cおよび1dがバ
ンク♯1を構成する。データ読出時においては、たとえ
ばバンク♯0のアクセス時、メモリアレイ1aおよび1
bが選択され、グローバルデータバスGIO0およびG
IO1を介してプリアンプ回路2aおよび2bにそれぞ
れ、128ビットのメモリセルデータが伝達される。次
いで、制御回路5の制御の下に、転送指示信号OES0
が活性化され、プリアンプ回路2aおよび2bにおいて
ラッチされたデータが、内部リードデータバスRDFA
およびRDFB上に伝達されて、ラッチ回路3♯aおよ
び3♯bに転送される。次いで制御回路5の制御の下
に、ラッチ回路3♯aおよび3♯bが同時に動作して、
対応の出力回路4♯aおよび4♯bにデータを転送す
る。次いで制御回路5の制御の下に、転送制御信号CL
KOEに従って出力回路4♯aおよび4♯bが動作して
128ビットのデータを、それぞれサブリードデータバ
スRDAおよびRDB上に伝達する。
【0059】この図1に示す構成において、データバス
の幅が、256ビットと広くされている場合において
も、サブデータバスを、メモリアレイ1aおよび1b上
にわたって延在して配置させることにより、配線占有面
積の増大を防止することができる。また、プリアンプ回
路2aおよび2cを共通に、内部リードデータバスRD
FAを介してラッチ回路3♯aに結合し、またプリアン
プ回路2bおよび2dを共通にラッチ回路3♯bに内部
リードデータバスRDFBを介して結合する。内部リー
ドデータバスRDFAおよびRDFBは、電源回路6b
および6aならびに出力回路4♯aおよび4♯b上にわ
たって延在して配置されており、これらのリードデータ
バスRDFAおよびRDFBのバス幅が広い場合におい
ても、配線占有面積の増大を抑制することができる。
の幅が、256ビットと広くされている場合において
も、サブデータバスを、メモリアレイ1aおよび1b上
にわたって延在して配置させることにより、配線占有面
積の増大を防止することができる。また、プリアンプ回
路2aおよび2cを共通に、内部リードデータバスRD
FAを介してラッチ回路3♯aに結合し、またプリアン
プ回路2bおよび2dを共通にラッチ回路3♯bに内部
リードデータバスRDFBを介して結合する。内部リー
ドデータバスRDFAおよびRDFBは、電源回路6b
および6aならびに出力回路4♯aおよび4♯b上にわ
たって延在して配置されており、これらのリードデータ
バスRDFAおよびRDFBのバス幅が広い場合におい
ても、配線占有面積の増大を抑制することができる。
【0060】バス幅が広くされた場合、プリアンプ回路
2a〜2dにおいて同時に動作するプリアンプの数が増
大し、またラッチ回路および転送回路の数も増大する。
応じてまた出力回路4♯aおよび4bも、それぞれ、1
28ビットの出力バッファ(メインアンプ)を有してお
り、データ出力時、比較的大きな電流を消費する。しか
しながら、近傍に電源回路6aおよび6bを配置するこ
とにより、それらの多くの回路が同時に動作しても、十
分余裕をもって、電流を供給することができ、安定にデ
ータ転送動作を行なうことができる。
2a〜2dにおいて同時に動作するプリアンプの数が増
大し、またラッチ回路および転送回路の数も増大する。
応じてまた出力回路4♯aおよび4bも、それぞれ、1
28ビットの出力バッファ(メインアンプ)を有してお
り、データ出力時、比較的大きな電流を消費する。しか
しながら、近傍に電源回路6aおよび6bを配置するこ
とにより、それらの多くの回路が同時に動作しても、十
分余裕をもって、電流を供給することができ、安定にデ
ータ転送動作を行なうことができる。
【0061】この図1に示すように、データバスをメモ
リアレイ1a〜1dに共通に、すなわちバンク♯0およ
び♯1共通に配置することにより、また、これらのデー
タバスをメモリアレイまたは他の回路要素の上層に配置
することにより、配線占有面積を増大させることなく、
バス幅を広くすることができ、データ転送のバンド幅を
十分に広くすることができる。
リアレイ1a〜1dに共通に、すなわちバンク♯0およ
び♯1共通に配置することにより、また、これらのデー
タバスをメモリアレイまたは他の回路要素の上層に配置
することにより、配線占有面積を増大させることなく、
バス幅を広くすることができ、データ転送のバンド幅を
十分に広くすることができる。
【0062】なお、ロジック回路10は、プロセサおよ
び専用の処理を行なう論理回路いずれであってもよく、
このクロック同期型半導体記憶装置とデータの授受を行
なって、そのデータの処理を行なう機能を備えていれば
よい。
び専用の処理を行なう論理回路いずれであってもよく、
このクロック同期型半導体記憶装置とデータの授受を行
なって、そのデータの処理を行なう機能を備えていれば
よい。
【0063】また、出力回路4♯aおよび4♯bを、バ
ンク♯0および♯1の間に配置することにより、バンク
♯0および♯1の選択時におけるデータ読出に要する時
間を同じとすることができ、選択バンクによる読出アク
セス時間が異なるのを防止することができる。また、出
力回路4♯aおよび4♯bは、メモリアレイ1a〜1d
と列方向に沿って整列して配置することにより、出力回
路4♯aおよび4♯bの出力データビット数が増大し、
出力バッファの数が増大しても、メモリアレイ1a−1
dと整列配置することにより出力回路4♯aおよび4♯
bの列方向における幅分のチップ面積が増大するだけで
あり、チップ面積増大を抑制することができる。また、
これらの出力回路4♯aおよび4♯bの整列配置によ
り、データバスRDFA、RDFB、RDAおよびRD
Bを直線的に列方向に沿って延在して配置することがで
き、配線レイアウトが容易となる。
ンク♯0および♯1の間に配置することにより、バンク
♯0および♯1の選択時におけるデータ読出に要する時
間を同じとすることができ、選択バンクによる読出アク
セス時間が異なるのを防止することができる。また、出
力回路4♯aおよび4♯bは、メモリアレイ1a〜1d
と列方向に沿って整列して配置することにより、出力回
路4♯aおよび4♯bの出力データビット数が増大し、
出力バッファの数が増大しても、メモリアレイ1a−1
dと整列配置することにより出力回路4♯aおよび4♯
bの列方向における幅分のチップ面積が増大するだけで
あり、チップ面積増大を抑制することができる。また、
これらの出力回路4♯aおよび4♯bの整列配置によ
り、データバスRDFA、RDFB、RDAおよびRD
Bを直線的に列方向に沿って延在して配置することがで
き、配線レイアウトが容易となる。
【0064】以上のように、この発明の実施の形態1に
従えば、データバスを、メモリアレイ上にわたって延在
して配置しているため、配線占有面積の増大を抑制し
て、データバス幅を容易に増大させることができ、デー
タ転送のバンド幅を容易に拡張することができ、高速
で、ロジック回路に対しデータを転送することができる
(1回の転送サイクルにおける転送データビット数が増
加するため単位時間当りの転送データ数が大幅に増大す
る)。
従えば、データバスを、メモリアレイ上にわたって延在
して配置しているため、配線占有面積の増大を抑制し
て、データバス幅を容易に増大させることができ、デー
タ転送のバンド幅を容易に拡張することができ、高速
で、ロジック回路に対しデータを転送することができる
(1回の転送サイクルにおける転送データビット数が増
加するため単位時間当りの転送データ数が大幅に増大す
る)。
【0065】[実施の形態2]図2は、この発明の実施
の形態2に従う同期型半導体記憶装置の全体の構成を概
略的に示す図である。この図2に示す構成においても、
ロジック回路10と同期型半導体記憶装置が同一の半導
体チップ上に集積化される。
の形態2に従う同期型半導体記憶装置の全体の構成を概
略的に示す図である。この図2に示す構成においても、
ロジック回路10と同期型半導体記憶装置が同一の半導
体チップ上に集積化される。
【0066】図2において、この同期型半導体記憶装置
は、図1に示す同期型半導体記憶装置と同様、4つのメ
モリアレイ1a〜1dを含む。これらのメモリアレイ1
a〜1dは、行列状に配列されるダイナミック型メモリ
セルを有する。メモリアレイ1aおよび1bが、バンク
♯0を構成し、メモリアレイ1cおよび1dがバンク♯
1を構成する。
は、図1に示す同期型半導体記憶装置と同様、4つのメ
モリアレイ1a〜1dを含む。これらのメモリアレイ1
a〜1dは、行列状に配列されるダイナミック型メモリ
セルを有する。メモリアレイ1aおよび1bが、バンク
♯0を構成し、メモリアレイ1cおよび1dがバンク♯
1を構成する。
【0067】メモリアレイ1aに対し、128ビットの
グローバルデータバスGIO0を介してメモリアレイ1
aに結合され、このグローバルデータバスGIO0を介
して与えられたデータを増幅しかつ制御回路5からの転
送指示信号OES0に従って転送するプリアンプ回路2
aと、プリアンプ回路2aからの128ビットのデータ
を、制御回路5からの転送指示信号RDGATE0に従
ってラッチしかつ転送するラッチ回路3♯0と、ラッチ
回路3♯0からの128ビットのデータを、制御回路5
からの転送制御信号OEM0に従って取込みかつ出力す
る出力回路4♯0が設けられる。プリアンプ回路2aと
ラッチ回路3♯0とは、128ビットのリードデータバ
スRDF0で結合され、ラッチ回路3♯0は、出力回路
4♯0と、128ビットのデータバスRD0により結合
される。グローバルデータバスGIO0、リードデータ
バスRDEF0、およびデータバスRD0は、第2層ア
ルミニウム配線層(Al2)に形成される。
グローバルデータバスGIO0を介してメモリアレイ1
aに結合され、このグローバルデータバスGIO0を介
して与えられたデータを増幅しかつ制御回路5からの転
送指示信号OES0に従って転送するプリアンプ回路2
aと、プリアンプ回路2aからの128ビットのデータ
を、制御回路5からの転送指示信号RDGATE0に従
ってラッチしかつ転送するラッチ回路3♯0と、ラッチ
回路3♯0からの128ビットのデータを、制御回路5
からの転送制御信号OEM0に従って取込みかつ出力す
る出力回路4♯0が設けられる。プリアンプ回路2aと
ラッチ回路3♯0とは、128ビットのリードデータバ
スRDF0で結合され、ラッチ回路3♯0は、出力回路
4♯0と、128ビットのデータバスRD0により結合
される。グローバルデータバスGIO0、リードデータ
バスRDEF0、およびデータバスRD0は、第2層ア
ルミニウム配線層(Al2)に形成される。
【0068】メモリアレイ1bに対し、同様に、128
ビットのグローバルデータバスGIO1を介してメモリ
アレイ1bからのメモリセルデータを受けて増幅しかつ
転送指示信号OES0に従って転送するプリアンプ回路
2bと、128ビットのリードデータバスRDF1を介
してプリアンプ回路2bからのデータを受けて転送指示
信号RDGATE0に従ってラッチするラッチ回路3♯
1と、転送指示信号OEM0に従ってラッチ回路3♯1
から128ビットのデータバスRD1を介して与えられ
るデータを取込みかつ出力する出力回路4♯1が設けら
れる。
ビットのグローバルデータバスGIO1を介してメモリ
アレイ1bからのメモリセルデータを受けて増幅しかつ
転送指示信号OES0に従って転送するプリアンプ回路
2bと、128ビットのリードデータバスRDF1を介
してプリアンプ回路2bからのデータを受けて転送指示
信号RDGATE0に従ってラッチするラッチ回路3♯
1と、転送指示信号OEM0に従ってラッチ回路3♯1
から128ビットのデータバスRD1を介して与えられ
るデータを取込みかつ出力する出力回路4♯1が設けら
れる。
【0069】メモリアレイ1cに対しては、メモリアレ
イ1cから、128ビットのグローバルデータバスGI
O2を介してメモリセルデータを受けて増幅しかつ転送
指示信号OES1に従って転送するプリアンプ回路2c
と、プリアンプ回路2cから128ビットのリードデー
タバスRDF2を介してデータを受け、転送指示信号R
DGATE1に従って与えられたデータを取込みかつラ
ッチするラッチ回路3♯2と、ラッチ回路3♯2から1
28ビットのデータバスRD2を介してデータを受け、
転送指示信号OEM1に従って与えられたデータを取込
みかつ出力する出力回路4♯2が設けられる。
イ1cから、128ビットのグローバルデータバスGI
O2を介してメモリセルデータを受けて増幅しかつ転送
指示信号OES1に従って転送するプリアンプ回路2c
と、プリアンプ回路2cから128ビットのリードデー
タバスRDF2を介してデータを受け、転送指示信号R
DGATE1に従って与えられたデータを取込みかつラ
ッチするラッチ回路3♯2と、ラッチ回路3♯2から1
28ビットのデータバスRD2を介してデータを受け、
転送指示信号OEM1に従って与えられたデータを取込
みかつ出力する出力回路4♯2が設けられる。
【0070】メモリアレイ1dに対し、128のグロー
バルデータバスGIO3を介してデータを受けて増幅し
かつ制御回路5からの転送指示信号OES1に従って転
送するプリアンプ回路2dと、転送指示信号RDGAT
E1に従って、プリアンプ回路2dから128ビットの
リードデータバスRDF3を介して与えられたデータを
取込みかつラッチするラッチ回路3♯3と、ラッチ回路
3♯3から128ビットのデータバスRD3を介して与
えられたデータを転送指示信号OEM1に従って取込み
かつ出力する出力回路4♯3が設けられる。
バルデータバスGIO3を介してデータを受けて増幅し
かつ制御回路5からの転送指示信号OES1に従って転
送するプリアンプ回路2dと、転送指示信号RDGAT
E1に従って、プリアンプ回路2dから128ビットの
リードデータバスRDF3を介して与えられたデータを
取込みかつラッチするラッチ回路3♯3と、ラッチ回路
3♯3から128ビットのデータバスRD3を介して与
えられたデータを転送指示信号OEM1に従って取込み
かつ出力する出力回路4♯3が設けられる。
【0071】列方向に整列する出力回路4♯0および4
♯2に、共通に、128ビット幅のサブデータバスRD
Aが設けられる。また、列方向に整列する出力回路4♯
1および4♯3に対し、128ビット幅のサブデータバ
スRDBが設けられる。これらのサブデータバスRDA
およびRDBは、第3層アルミニウム配線層に形成さ
れ、メモリアレイ1aおよび1b上にわたって列方向に
延在して配置され、またプリアンプ回路2aおよび2
b、ラッチ回路3♯0および3♯1および出力回路4♯
0および4♯1上にわたって延在して配置される。出力
回路4♯0および4♯2の間に、電源回路6aから配置
され、出力回路4♯1および4♯3の間に、電源回路6
bが配置される。
♯2に、共通に、128ビット幅のサブデータバスRD
Aが設けられる。また、列方向に整列する出力回路4♯
1および4♯3に対し、128ビット幅のサブデータバ
スRDBが設けられる。これらのサブデータバスRDA
およびRDBは、第3層アルミニウム配線層に形成さ
れ、メモリアレイ1aおよび1b上にわたって列方向に
延在して配置され、またプリアンプ回路2aおよび2
b、ラッチ回路3♯0および3♯1および出力回路4♯
0および4♯1上にわたって延在して配置される。出力
回路4♯0および4♯2の間に、電源回路6aから配置
され、出力回路4♯1および4♯3の間に、電源回路6
bが配置される。
【0072】グローバルデータバスGIO0〜GIO
3、内部リードデータバスRDF0〜RDF3およびデ
ータバスRD0〜RD3は、それぞれ第2層アルミニウ
ム配線層(Al2)に形成される。電源回路6aおよび
6bは、必要な電圧を、第3層アルミニウム配線層を介
して伝達する。
3、内部リードデータバスRDF0〜RDF3およびデ
ータバスRD0〜RD3は、それぞれ第2層アルミニウ
ム配線層(Al2)に形成される。電源回路6aおよび
6bは、必要な電圧を、第3層アルミニウム配線層を介
して伝達する。
【0073】メモリアレイ1a〜1dそれぞれに対し、
プリアンプ回路から出力回路までを含むパイプラインス
テージを設ける。これにより、各パイプラインステージ
におけるデータバスは、第2層アルミニウム配線層で形
成することができ、電源回路6aおよび6bからの第3
層アルミニウム配線層の電源供給線と錯綜するのを防止
することができる。また、サブデータバスRDAおよび
RDBは、第3層アルミニウム配線層であり、各パイプ
ラインステージにおけるデータバスとこれらのサブデー
タバスとを平面図的にみて重なり合うように配置するこ
とができ、配線が錯綜することなく、容易に各データバ
スの幅を拡張することができる。
プリアンプ回路から出力回路までを含むパイプラインス
テージを設ける。これにより、各パイプラインステージ
におけるデータバスは、第2層アルミニウム配線層で形
成することができ、電源回路6aおよび6bからの第3
層アルミニウム配線層の電源供給線と錯綜するのを防止
することができる。また、サブデータバスRDAおよび
RDBは、第3層アルミニウム配線層であり、各パイプ
ラインステージにおけるデータバスとこれらのサブデー
タバスとを平面図的にみて重なり合うように配置するこ
とができ、配線が錯綜することなく、容易に各データバ
スの幅を拡張することができる。
【0074】出力回路4♯0〜4♯3は、それぞれ非活
性化時、出力ハイインピーダンス状態に設定される。し
たがって、サブデータバスRDAおよびRDBが、それ
ぞれ異なるバンクにより共有される構成であっても、正
確に、選択バンクからのデータを、これらのサブデータ
バスRDAおよびRDBを介してロジック回路10へ伝
達することができる。
性化時、出力ハイインピーダンス状態に設定される。し
たがって、サブデータバスRDAおよびRDBが、それ
ぞれ異なるバンクにより共有される構成であっても、正
確に、選択バンクからのデータを、これらのサブデータ
バスRDAおよびRDBを介してロジック回路10へ伝
達することができる。
【0075】出力回路4♯0〜4♯3の数が増大する。
しかしながら、図1に示す構成に比べて、出力回路4♯
0〜4♯3の占有面積が、列方向において増大するだけ
である。サブデータバスRDAおよびRDBと内部リー
ドデータバスRDF0〜RDF3を異なる配線層に形成
することができ、これらのサブデータバスRDAおよび
RDBと、内部リードデータバスRDF0〜RDF3を
余裕を持って配置することができ、配線占有面積の増大
が抑制され、かつ配線レイアウトが容易となる。また、
プリアンプ回路2a〜2d、および出力回路4♯0〜4
♯3において、それぞれ128ビットの回路が並列に動
作する。この場合においても、電源回路6aおよび6b
は、その第3層配線層に余裕があるため、電源強化を行
なって余裕をもって、これらの回路へ安定に所望の電圧
を供給することができる。
しかしながら、図1に示す構成に比べて、出力回路4♯
0〜4♯3の占有面積が、列方向において増大するだけ
である。サブデータバスRDAおよびRDBと内部リー
ドデータバスRDF0〜RDF3を異なる配線層に形成
することができ、これらのサブデータバスRDAおよび
RDBと、内部リードデータバスRDF0〜RDF3を
余裕を持って配置することができ、配線占有面積の増大
が抑制され、かつ配線レイアウトが容易となる。また、
プリアンプ回路2a〜2d、および出力回路4♯0〜4
♯3において、それぞれ128ビットの回路が並列に動
作する。この場合においても、電源回路6aおよび6b
は、その第3層配線層に余裕があるため、電源強化を行
なって余裕をもって、これらの回路へ安定に所望の電圧
を供給することができる。
【0076】図3は、メモリアレイ1aのパイプライン
ステージに対する電源回路6aからの電源電圧供給線の
配置を概略的に示す図である。図3において、電源回路
6aから、列方向に沿ってサブデータバスRDAと平行
に、第3層アルミニウム配線層に形成される電源電圧供
給線PSが配置される。電源電圧供給線PSは、電源電
圧Vcc、接地電圧GNDのいずれであってもよい。メ
モリアレイ1a上においては、電源電圧供給線PSは、
第1層アルミニウム配線PSbで共通に結合される。メ
モリアレイ1aにおいて、グローバルデータバスGIO
0のバス線が、分散して配置され、このグローバルデー
タバスGIO0が、第2層アルミニウム配線層に形成さ
れ、また、サブデータバスRDAも、第3層アルミニウ
ム配線層に形成され、メモリアレイ1a上にわたって分
散して配置される場合に、このデータバスRDAとサブ
電源電圧供給線PSbの衝突を防止するためである。
ステージに対する電源回路6aからの電源電圧供給線の
配置を概略的に示す図である。図3において、電源回路
6aから、列方向に沿ってサブデータバスRDAと平行
に、第3層アルミニウム配線層に形成される電源電圧供
給線PSが配置される。電源電圧供給線PSは、電源電
圧Vcc、接地電圧GNDのいずれであってもよい。メ
モリアレイ1a上においては、電源電圧供給線PSは、
第1層アルミニウム配線PSbで共通に結合される。メ
モリアレイ1aにおいて、グローバルデータバスGIO
0のバス線が、分散して配置され、このグローバルデー
タバスGIO0が、第2層アルミニウム配線層に形成さ
れ、また、サブデータバスRDAも、第3層アルミニウ
ム配線層に形成され、メモリアレイ1a上にわたって分
散して配置される場合に、このデータバスRDAとサブ
電源電圧供給線PSbの衝突を防止するためである。
【0077】プリアンプ回路2aにおいては、電源電圧
供給線PSが、第3層アルミニウム配線層の電源電圧供
給線PSeで相互結合され、また第2層または第1層ア
ルミニウム配線層のサブ電源電圧供給線PScで相互に
結合される。このサブ電源電圧供給線PScは、周辺回
路の配線が、第2層アルミニウム配線の場合には、第1
層アルミニウム配線層に形成され、第2層アルミニウム
配線の配設に空き領域が存在する場合には、このサブ電
源電圧供給線PScは、第2層アルミニウム配線層に形
成される。
供給線PSが、第3層アルミニウム配線層の電源電圧供
給線PSeで相互結合され、また第2層または第1層ア
ルミニウム配線層のサブ電源電圧供給線PScで相互に
結合される。このサブ電源電圧供給線PScは、周辺回
路の配線が、第2層アルミニウム配線の場合には、第1
層アルミニウム配線層に形成され、第2層アルミニウム
配線の配設に空き領域が存在する場合には、このサブ電
源電圧供給線PScは、第2層アルミニウム配線層に形
成される。
【0078】ラッチ回路3♯0においては、また、電源
電圧供給線PSは、サブ電源電圧供給線PSfおよびP
Sdで相互結合される。サブ電源電圧供給線PSfは、
第3層アルミニウム配線層でたとえば構成され、サブ電
源電圧供給線PSdは、第1層または第2層アルミニウ
ム配線層で形成される。
電圧供給線PSは、サブ電源電圧供給線PSfおよびP
Sdで相互結合される。サブ電源電圧供給線PSfは、
第3層アルミニウム配線層でたとえば構成され、サブ電
源電圧供給線PSdは、第1層または第2層アルミニウ
ム配線層で形成される。
【0079】出力回路4♯0においては、電源電圧供給
線PSは、第2層アルミニウム配線層に形成されるサブ
電源電圧供給線PSgにより相互結合される。出力回路
4♯0上にわたってさらに列方向に延在して、第3層ア
ルミニウム配線層のデータバスRDAが配設され、この
サブデータバスRDAとサブ電源電圧供給線との衝突を
防止するためである。
線PSは、第2層アルミニウム配線層に形成されるサブ
電源電圧供給線PSgにより相互結合される。出力回路
4♯0上にわたってさらに列方向に延在して、第3層ア
ルミニウム配線層のデータバスRDAが配設され、この
サブデータバスRDAとサブ電源電圧供給線との衝突を
防止するためである。
【0080】電源回路6aは、また電源電圧供給線PS
aを介して電源回路6bに結合される。データバスRD
F0およびRD0は、第2層アルミニウム配線層で形成
される。したがって、これらのデータバスRDF0、F
D0およびグローバルデータバスGIO0上にわたっ
て、第3層アルミニウム配線層の電源電圧供給線PSを
配置することができる。これにより、各電源電圧供給線
の抵抗が等価的に低減されかつ線幅が等価的に広くさ
れ、安定に電源供給電圧を伝達することができる。
aを介して電源回路6bに結合される。データバスRD
F0およびRD0は、第2層アルミニウム配線層で形成
される。したがって、これらのデータバスRDF0、F
D0およびグローバルデータバスGIO0上にわたっ
て、第3層アルミニウム配線層の電源電圧供給線PSを
配置することができる。これにより、各電源電圧供給線
の抵抗が等価的に低減されかつ線幅が等価的に広くさ
れ、安定に電源供給電圧を伝達することができる。
【0081】したがって、この図2に示すように、メモ
リアレイ1a〜1dそれぞれに対して、プリアンプ回路
から出力回路までのパイプラインステージを配設し、各
パイプラインステージのデータ伝達経路を第2層アルミ
ニウム配線層で形成し、ロジック回路に結合されるデー
タバスを、第3層アルミニウム配線層で形成することに
より、配線の錯綜を伴うことなく、十分余裕をもって、
これらのデータバスを配置することができる。また加え
て、電源回路6aからの電源供給電圧のための第3層ア
ルミニウム配線層の電源供給線を余裕をもって配置する
ことができまた電源供給線の強化も行なえる。
リアレイ1a〜1dそれぞれに対して、プリアンプ回路
から出力回路までのパイプラインステージを配設し、各
パイプラインステージのデータ伝達経路を第2層アルミ
ニウム配線層で形成し、ロジック回路に結合されるデー
タバスを、第3層アルミニウム配線層で形成することに
より、配線の錯綜を伴うことなく、十分余裕をもって、
これらのデータバスを配置することができる。また加え
て、電源回路6aからの電源供給電圧のための第3層ア
ルミニウム配線層の電源供給線を余裕をもって配置する
ことができまた電源供給線の強化も行なえる。
【0082】なお、この図3に示す構成において、サブ
データバスRDAのバス線が分散して配置される場合、
サブ電源電圧供給線PSe、PSfは、また適当に、第
2層または第1層アルミニウム配線層に形成されればよ
い。
データバスRDAのバス線が分散して配置される場合、
サブ電源電圧供給線PSe、PSfは、また適当に、第
2層または第1層アルミニウム配線層に形成されればよ
い。
【0083】図4は、図2に示す同期型半導体記憶装置
のデータ読出部の構成を示す図である。図4において
は、バンク♯0およびバンク♯1の1ビットのデータ読
出に関連する部分の構成を示す。バンク♯0は、メモリ
アレイ1aおよび1bのいずれであってもよく、またバ
ンク♯1は、メモリアレイ1cおよび1dのいずれであ
ってもよい。ただし、サブデータバス線DBLを共有す
るため、これらのバンク♯0およびバンク♯1を構成す
るメモリアレイは、図2において列方向に沿って整列し
て配置される。
のデータ読出部の構成を示す図である。図4において
は、バンク♯0およびバンク♯1の1ビットのデータ読
出に関連する部分の構成を示す。バンク♯0は、メモリ
アレイ1aおよび1bのいずれであってもよく、またバ
ンク♯1は、メモリアレイ1cおよび1dのいずれであ
ってもよい。ただし、サブデータバス線DBLを共有す
るため、これらのバンク♯0およびバンク♯1を構成す
るメモリアレイは、図2において列方向に沿って整列し
て配置される。
【0084】バンク♯0において、プリアンプ回路20
(2a;2b)は、プリアンプ活性化信号PAE0の活
性化に応答して活性化され、グローバルデータバス線対
GIOPを介して与えられるデータを増幅するプリアン
プ20aと、プリアンプ20aの増幅データをラッチす
るインバータラッチ20bと、転送指示信号OES0の
活性化に応答して導通し、インバータラッチ20bのラ
ッチする相補データをリードデータバス線RDFL0お
よび/RDFL0に伝達する転送回路20cを含む。転
送回路20cは、転送指示信号OES0の非活性化時出
力ハイインピーダンス状態となるトライステートバッフ
ァを含む。
(2a;2b)は、プリアンプ活性化信号PAE0の活
性化に応答して活性化され、グローバルデータバス線対
GIOPを介して与えられるデータを増幅するプリアン
プ20aと、プリアンプ20aの増幅データをラッチす
るインバータラッチ20bと、転送指示信号OES0の
活性化に応答して導通し、インバータラッチ20bのラ
ッチする相補データをリードデータバス線RDFL0お
よび/RDFL0に伝達する転送回路20cを含む。転
送回路20cは、転送指示信号OES0の非活性化時出
力ハイインピーダンス状態となるトライステートバッフ
ァを含む。
【0085】ラッチ回路3♯(3♯0;3♯1)は、転
送指示信号RDGATE0および/RDGATE0の活
性化時導通し、リードデータバス線RDFL0および/
RDFL0上の信号をノードRDL0および/RDL0
に転送する転送ゲート30aと、転送ゲート30aを介
して与えられたデータをラッチするインバータラッチ3
0bを含む。転送ゲート30aは、バス線RDFL0お
よび/RDFL0それぞれに対して設けられるCMOS
トランスミッションゲートで構成される。インバータラ
ッチ30bは、ノードRDL0および/RDL0間に互
いに反並行に接続されるインバータを含む。
送指示信号RDGATE0および/RDGATE0の活
性化時導通し、リードデータバス線RDFL0および/
RDFL0上の信号をノードRDL0および/RDL0
に転送する転送ゲート30aと、転送ゲート30aを介
して与えられたデータをラッチするインバータラッチ3
0bを含む。転送ゲート30aは、バス線RDFL0お
よび/RDFL0それぞれに対して設けられるCMOS
トランスミッションゲートで構成される。インバータラ
ッチ30bは、ノードRDL0および/RDL0間に互
いに反並行に接続されるインバータを含む。
【0086】出力回路4♯(4♯0;4♯1)は、転送
指示信号CLKOE0および/CLKOE0の活性化時
導通し、インバータラッチ30bにラッチされたデータ
を転送する転送ゲート40aと、転送ゲート40aを介
して与えられるデータをラッチするインバータラッチ4
0bと、出力活性化信号OEM0の活性化時作動状態と
され、インバータラッチ40bにラッチされたデータを
増幅してデータバス線DBL上に伝達するメインアンプ
40cを含む。転送ゲート40aは、ノードRDL0お
よび/RDL0それぞれに対して設けられるCMOSト
ランスミッションゲートを含む。メインアンプ40c
は、出力活性化信号OEM0の非活性化時出力ハイイン
ピーダンス状態となるトライステートバッファで構成さ
れる。
指示信号CLKOE0および/CLKOE0の活性化時
導通し、インバータラッチ30bにラッチされたデータ
を転送する転送ゲート40aと、転送ゲート40aを介
して与えられるデータをラッチするインバータラッチ4
0bと、出力活性化信号OEM0の活性化時作動状態と
され、インバータラッチ40bにラッチされたデータを
増幅してデータバス線DBL上に伝達するメインアンプ
40cを含む。転送ゲート40aは、ノードRDL0お
よび/RDL0それぞれに対して設けられるCMOSト
ランスミッションゲートを含む。メインアンプ40c
は、出力活性化信号OEM0の非活性化時出力ハイイン
ピーダンス状態となるトライステートバッファで構成さ
れる。
【0087】バンク♯1において、プリアンプ回路21
(2C;2d)は、プリアンプ活性化信号PAE1の活
性化に応答して活性化され、グローバルデータバス線対
GIOPを介して与えられるデータを増幅するプリアン
プ21aと、プリアンプ21aの増幅データをラッチす
るインバータラッチ21bと、転送指示信号OES1の
活性化時活性化され、インバータラッチ21bのラッチ
データを増幅して内部リードデータバス線RDFL1お
よび/RDFL1上に伝達する転送回路21cを含む。
転送回路21cは、転送指示信号OES1の非活性化時
出力ハイインピーダンス状態とされるトライステートバ
ッファを含む。
(2C;2d)は、プリアンプ活性化信号PAE1の活
性化に応答して活性化され、グローバルデータバス線対
GIOPを介して与えられるデータを増幅するプリアン
プ21aと、プリアンプ21aの増幅データをラッチす
るインバータラッチ21bと、転送指示信号OES1の
活性化時活性化され、インバータラッチ21bのラッチ
データを増幅して内部リードデータバス線RDFL1お
よび/RDFL1上に伝達する転送回路21cを含む。
転送回路21cは、転送指示信号OES1の非活性化時
出力ハイインピーダンス状態とされるトライステートバ
ッファを含む。
【0088】バンク♯1に対するラッチ回路(3♯2;
3♯3)は、転送指示信号RDGATE1および/RD
GATE1の活性化時導通し、内部リードデータバス線
RDFL1および/RDFL1上の信号を伝達する転送
ゲート31aと、転送ゲート31aを介して与える信号
をラッチするインバータラッチ31bとを含む。転送ゲ
ート31aは、バス線RDFL1および/RDFL1そ
れぞれに対して設けられるCMOSトランスミッション
ゲートを備える。インバータラッチ31bは、ノードR
DL1および/RDL1の間に互いに反並行に接続され
るインバータを含む。
3♯3)は、転送指示信号RDGATE1および/RD
GATE1の活性化時導通し、内部リードデータバス線
RDFL1および/RDFL1上の信号を伝達する転送
ゲート31aと、転送ゲート31aを介して与える信号
をラッチするインバータラッチ31bとを含む。転送ゲ
ート31aは、バス線RDFL1および/RDFL1そ
れぞれに対して設けられるCMOSトランスミッション
ゲートを備える。インバータラッチ31bは、ノードR
DL1および/RDL1の間に互いに反並行に接続され
るインバータを含む。
【0089】バンク♯1に対する出力回路(4♯2;4
♯3)は、指示信号CLKOE1および/CLKOE1
の活性化時導通し、インバータラッチ31bのラッチデ
ータを転送する転送ゲート41aと、転送ゲート41a
を介して転送されたデータをラッチするインバータラッ
チ41bと、出力活性化信号OEM1の活性化時活性化
され、インバータラッチ41bによりラッチされたデー
タを増幅してデータバス線DBL上に伝達するメインア
ンプ41cを含む。インバータラッチ41bは、互いに
反並行に接続されるインバータを含み、相補信号を真の
信号に変換する。メインアンプ40cおよび41cは、
真の信号を伝達するデータバス線DBLを介して読出デ
ータを、ロジック回路10に伝達する。
♯3)は、指示信号CLKOE1および/CLKOE1
の活性化時導通し、インバータラッチ31bのラッチデ
ータを転送する転送ゲート41aと、転送ゲート41a
を介して転送されたデータをラッチするインバータラッ
チ41bと、出力活性化信号OEM1の活性化時活性化
され、インバータラッチ41bによりラッチされたデー
タを増幅してデータバス線DBL上に伝達するメインア
ンプ41cを含む。インバータラッチ41bは、互いに
反並行に接続されるインバータを含み、相補信号を真の
信号に変換する。メインアンプ40cおよび41cは、
真の信号を伝達するデータバス線DBLを介して読出デ
ータを、ロジック回路10に伝達する。
【0090】データバスRDAおよびRDB(GDB)
においてバス線RDLは真の信号を伝達しており、相補
信号線対は用いられていない。データバスGDBのバス
線の数を低減し、バス占有面積の低減を図る。
においてバス線RDLは真の信号を伝達しており、相補
信号線対は用いられていない。データバスGDBのバス
線の数を低減し、バス占有面積の低減を図る。
【0091】次に、この図4に示すデータ読出回路の動
作を図5に示すタイミングチャート図を参照して説明す
る。なお、図5においては、CASレイテンシが3であ
り、またバースト長が2の場合のデータ読出動作が一例
として示される。
作を図5に示すタイミングチャート図を参照して説明す
る。なお、図5においては、CASレイテンシが3であ
り、またバースト長が2の場合のデータ読出動作が一例
として示される。
【0092】クロックサイクル♯aにおいてリードコマ
ンドが与えられ、また、バンクアドレスBAがバンク♯
0を指定する。バンク♯0においては、既にアクティブ
コマンドにより、メモリアレイにおいてワード線が選択
状態に駆動され、選択ワード線に接続するメモリセルデ
ータがセンスアンプ(図示せず)によりラッチされてい
る。リードコマンドが与えられると、バンク♯0におい
ては、制御回路5の制御の下に、列選択が行なわれま
ず、クロック信号CLKの立上がりに同期してプリアン
プ活性化信号PAE0が活性化され、プリアンプ20a
が、グローバルデータバス線対GIOPを介して与えら
れたデータを増幅し、インバータラッチ20bが、この
増幅データをラッチする。
ンドが与えられ、また、バンクアドレスBAがバンク♯
0を指定する。バンク♯0においては、既にアクティブ
コマンドにより、メモリアレイにおいてワード線が選択
状態に駆動され、選択ワード線に接続するメモリセルデ
ータがセンスアンプ(図示せず)によりラッチされてい
る。リードコマンドが与えられると、バンク♯0におい
ては、制御回路5の制御の下に、列選択が行なわれま
ず、クロック信号CLKの立上がりに同期してプリアン
プ活性化信号PAE0が活性化され、プリアンプ20a
が、グローバルデータバス線対GIOPを介して与えら
れたデータを増幅し、インバータラッチ20bが、この
増幅データをラッチする。
【0093】クロックサイクル♯bにおいて、転送指示
信号OES0が内部クロック信号CLKの立上がりに同
期して活性化され、転送回路20cが活性化され、イン
バータラッチ20bに保持されたデータが、内部リード
データバス線RDFL0および/RDFL0上に伝達さ
れる。これにより、最初のデータa0が、内部リードデ
ータバスに読出される。この転送回路20cによるデー
タ転送動作が完了すると、プリアンプ活性化信号PAE
0が活性化され、プリアンプ20aが、次のデータを増
幅し、インバータラッチ20bにラッチさせる。1つの
メモリアレイにおいて128ビットのメモリセルデータ
の増幅および転送が、同時に行なわれる。
信号OES0が内部クロック信号CLKの立上がりに同
期して活性化され、転送回路20cが活性化され、イン
バータラッチ20bに保持されたデータが、内部リード
データバス線RDFL0および/RDFL0上に伝達さ
れる。これにより、最初のデータa0が、内部リードデ
ータバスに読出される。この転送回路20cによるデー
タ転送動作が完了すると、プリアンプ活性化信号PAE
0が活性化され、プリアンプ20aが、次のデータを増
幅し、インバータラッチ20bにラッチさせる。1つの
メモリアレイにおいて128ビットのメモリセルデータ
の増幅および転送が、同時に行なわれる。
【0094】クロックサイクル♯bにおいて、転送回路
20cから内部リードデータバス線RDFL0および/
RDFL0へのデータ転送の間に、次いで、転送指示信
号RDGATE0が内部クロック信号CLKの立上がり
に同期して活性化され、転送ゲート30aが導通し、内
部リードデータバス線RDFL0および/RDFL0上
のデータを転送し、インバータラッチ30bがノードR
DL0および/RDL0のデータをラッチする。
20cから内部リードデータバス線RDFL0および/
RDFL0へのデータ転送の間に、次いで、転送指示信
号RDGATE0が内部クロック信号CLKの立上がり
に同期して活性化され、転送ゲート30aが導通し、内
部リードデータバス線RDFL0および/RDFL0上
のデータを転送し、インバータラッチ30bがノードR
DL0および/RDL0のデータをラッチする。
【0095】クロックサイクル♯cにおいて、リードコ
マンドが与えられ、バンクアドレスBAがバンク♯1を
指定する。バンク♯1において、同時に与えられるアド
レス信号ADD(B)に従って列選択動作が行なわれ、
選択メモリセルデータが、グローバルデータバス線対G
IOP上に伝達される。次いで、プリアンプ活性化信号
PAE1が活性化されてプリアンプ21aが活性化さ
れ、グローバルデータバス線対GIOP上のデータを増
幅し、インバータラッチ21bがこの増幅データをラッ
チする。
マンドが与えられ、バンクアドレスBAがバンク♯1を
指定する。バンク♯1において、同時に与えられるアド
レス信号ADD(B)に従って列選択動作が行なわれ、
選択メモリセルデータが、グローバルデータバス線対G
IOP上に伝達される。次いで、プリアンプ活性化信号
PAE1が活性化されてプリアンプ21aが活性化さ
れ、グローバルデータバス線対GIOP上のデータを増
幅し、インバータラッチ21bがこの増幅データをラッ
チする。
【0096】このクロックサイクル♯cにおいて、ま
た、転送指示信号RDGATE0が、クロック信号CL
Kの立上がりに応答して活性化され、転送ゲート30a
が、クロックサイクル♯bにおけるクロック信号CLK
の立上がりに同期したプリアンプ活性化信号PAE0の
活性化およびクロックサイクル♯cにおける転送指示信
号OES0の活性化に応答して内部リードデータバス線
RDFL0および/RDFL0に読出されたデータを転
送する。また、転送指示信号CLKOE0がクロック信
号CLKの立上がりに同期して活性化され、転送ゲート
40aが導通し、インバータラッチ30bによりラッチ
されたデータをインバータラッチ40bに伝達する。出
力活性化信号OEM0が、リードコマンドが与えられて
から(CASレイテンシ−1)サイクル経過後にクロッ
ク信号CLKの立上がりに同期して活性化され、クロッ
クサイクル♯cにおいて活性化される。これにより、メ
インアンプ40cが活性化され、インバータラッチ40
bがラッチするデータを、データバス線DBL上に伝達
する。
た、転送指示信号RDGATE0が、クロック信号CL
Kの立上がりに応答して活性化され、転送ゲート30a
が、クロックサイクル♯bにおけるクロック信号CLK
の立上がりに同期したプリアンプ活性化信号PAE0の
活性化およびクロックサイクル♯cにおける転送指示信
号OES0の活性化に応答して内部リードデータバス線
RDFL0および/RDFL0に読出されたデータを転
送する。また、転送指示信号CLKOE0がクロック信
号CLKの立上がりに同期して活性化され、転送ゲート
40aが導通し、インバータラッチ30bによりラッチ
されたデータをインバータラッチ40bに伝達する。出
力活性化信号OEM0が、リードコマンドが与えられて
から(CASレイテンシ−1)サイクル経過後にクロッ
ク信号CLKの立上がりに同期して活性化され、クロッ
クサイクル♯cにおいて活性化される。これにより、メ
インアンプ40cが活性化され、インバータラッチ40
bがラッチするデータを、データバス線DBL上に伝達
する。
【0097】クロックサイクル♯dにおいて、プリアン
プ活性化信号PAE1が活性化され、プリアンプ21a
が、次のデータの増幅を行ない、インバータラッチ21
bが増幅データのラッチを行なう。このクロックサイク
ル♯dにおいて、また転送指示信号RDGATE1がク
ロック信号CLK1の立上がりに応答して活性化され、
転送ゲート31aが導通し、内部リードデータバス線R
DFL1および/RDFL1上のデータをインバータラ
ッチ31bに伝達し、インバータラッチ31bが、ノー
ドRDL1および/RDL1のデータをラッチする。
プ活性化信号PAE1が活性化され、プリアンプ21a
が、次のデータの増幅を行ない、インバータラッチ21
bが増幅データのラッチを行なう。このクロックサイク
ル♯dにおいて、また転送指示信号RDGATE1がク
ロック信号CLK1の立上がりに応答して活性化され、
転送ゲート31aが導通し、内部リードデータバス線R
DFL1および/RDFL1上のデータをインバータラ
ッチ31bに伝達し、インバータラッチ31bが、ノー
ドRDL1および/RDL1のデータをラッチする。
【0098】このクロックサイクル♯dにおいては、ま
た転送指示信号CLKOE0がクロック信号CLKの立
上がりに同期して活性化され、転送ゲート40aが導通
し、メインアンプ40cを介してデータバス線DBLに
データが出力される。バンク♯0からは、クロックサイ
クル♯dおよび♯eのクロック信号CLKの立上がりエ
ッジにおいて確定されて外部のロジック回路によりサン
プリングされるデータa0およびa1が順次出力され
る。
た転送指示信号CLKOE0がクロック信号CLKの立
上がりに同期して活性化され、転送ゲート40aが導通
し、メインアンプ40cを介してデータバス線DBLに
データが出力される。バンク♯0からは、クロックサイ
クル♯dおよび♯eのクロック信号CLKの立上がりエ
ッジにおいて確定されて外部のロジック回路によりサン
プリングされるデータa0およびa1が順次出力され
る。
【0099】一方、クロックサイクル♯dにおいてクロ
ック信号CLKの立上がりに同期して転送指示信号RD
GATE1が活性化され、転送ゲート31aが導通し、
次のデータを転送する。インバータラッチ31bがこの
新たなデータをラッチする。
ック信号CLKの立上がりに同期して転送指示信号RD
GATE1が活性化され、転送ゲート31aが導通し、
次のデータを転送する。インバータラッチ31bがこの
新たなデータをラッチする。
【0100】クロックサイクル♯eにおいて、転送指示
信号CLKOE1がクロック信号CLKの立上がりに同
期して活性化され、転送ゲート31bが導通し、インバ
ータラッチ31bのラッチデータがインバータラッチ4
1bに伝達される。また、出力許可信号OEM1が、リ
ードコマンドが与えられてから(CASレイテンシ−
1)クロックサイクル経過時に活性化される。すなわ
ち、クロックサイクル♯eにおいて出力活性化信号OE
M1が活性化される。これにより、インバータラッチ4
1bに転送ゲート41aから伝達されたデータがメイン
アンプ41cにより増幅されて、データバス線DBL上
に伝達される。
信号CLKOE1がクロック信号CLKの立上がりに同
期して活性化され、転送ゲート31bが導通し、インバ
ータラッチ31bのラッチデータがインバータラッチ4
1bに伝達される。また、出力許可信号OEM1が、リ
ードコマンドが与えられてから(CASレイテンシ−
1)クロックサイクル経過時に活性化される。すなわ
ち、クロックサイクル♯eにおいて出力活性化信号OE
M1が活性化される。これにより、インバータラッチ4
1bに転送ゲート41aから伝達されたデータがメイン
アンプ41cにより増幅されて、データバス線DBL上
に伝達される。
【0101】クロックサイクル♯eにおいて、また、ク
ロック信号CLKの立上がりに同期して転送指示信号O
ES1が活性化され、またクロック信号CLKの立上が
りに同期して転送指示信号RDGATE1が活性化さ
れ、次のデータb1が、インバータラッチ31bへ伝達
される。
ロック信号CLKの立上がりに同期して転送指示信号O
ES1が活性化され、またクロック信号CLKの立上が
りに同期して転送指示信号RDGATE1が活性化さ
れ、次のデータb1が、インバータラッチ31bへ伝達
される。
【0102】次いで、クロックサイクル♯fにおいて、
転送指示信号CLKOE1が活性化され、転送ゲート4
1aが導通し、インバータラッチ31bにラッチされた
データが、活性状態のメインアンプ41cを介してデー
タバス線DBL上に伝達される。
転送指示信号CLKOE1が活性化され、転送ゲート4
1aが導通し、インバータラッチ31bにラッチされた
データが、活性状態のメインアンプ41cを介してデー
タバス線DBL上に伝達される。
【0103】バースト長期間が経過すると、これらの出
力活性化信号OEM0およびOEM1は非活性状態とな
る。したがって、クロックサイクル♯eにおいて、バン
ク♯0からのデータ読出が完了すると、バンク♯1から
のデータが出力され、データの衝突を伴うことなくデー
タバス線DBL上にデータを各バンク♯0および♯1か
ら出力することができる。
力活性化信号OEM0およびOEM1は非活性状態とな
る。したがって、クロックサイクル♯eにおいて、バン
ク♯0からのデータ読出が完了すると、バンク♯1から
のデータが出力され、データの衝突を伴うことなくデー
タバス線DBL上にデータを各バンク♯0および♯1か
ら出力することができる。
【0104】また、出力活性化信号OEM0およびOE
M1が、それぞれ非活性状態となると、メインアンプ4
0cおよび41cは、出力ハイインピーダンス状態とな
る。
M1が、それぞれ非活性状態となると、メインアンプ4
0cおよび41cは、出力ハイインピーダンス状態とな
る。
【0105】なお、転送指示信号RDGATE(0,
1)と転送指示信号CLKOE(0,1)はともにクロ
ック信号CLKの立上がりに同期して活性化される。し
かしながら、データ転送には、ある時間が必要となるた
め、ノードRDL(0,1)および/RDL(0,1)
のデータの変化前に転送指示信号CLKOE(0,1)
が非活性化され、誤ったデータの読出は防止される。信
号CLKOEがLレベルとなってから信号RDGATE
がHレベルへ駆動されてもよい。メモリアレイそれぞれ
にパイプラインステージ(プリアンプ回路から出力回路
までの経路)を設けることにより、バンクアドレス信号
に従って出力活性化信号を選択的に活性化することによ
り、データ衝突を伴うことなく、バンク♯0および♯1
から順次データを出力することができる。
1)と転送指示信号CLKOE(0,1)はともにクロ
ック信号CLKの立上がりに同期して活性化される。し
かしながら、データ転送には、ある時間が必要となるた
め、ノードRDL(0,1)および/RDL(0,1)
のデータの変化前に転送指示信号CLKOE(0,1)
が非活性化され、誤ったデータの読出は防止される。信
号CLKOEがLレベルとなってから信号RDGATE
がHレベルへ駆動されてもよい。メモリアレイそれぞれ
にパイプラインステージ(プリアンプ回路から出力回路
までの経路)を設けることにより、バンクアドレス信号
に従って出力活性化信号を選択的に活性化することによ
り、データ衝突を伴うことなく、バンク♯0および♯1
から順次データを出力することができる。
【0106】図6は、図2に示す制御回路5の構成を概
略的に示す図である。図6において、制御回路5は、ク
ロック信号CLKに同期して与えられたコマンドCOM
を取込みかつデコードし、このコマンドCOMにより指
定された動作モードを指示する信号φopを発生するコ
マンドデコーダ5aと、内部クロック信号CLKに同期
してバンクアドレス信号BAを取込みかつデコードし、
指定されたバンクを示す内部バンクアドレス信号BA0
およびBA1を出力するバンクデコーダ5bと、コマン
ドデコーダ5aからの動作モード指示信号φopおよび
バンクデコーダ5bからのバンク指示信号BA0を受
け、クロック信号CLKに同期して、動作モード指示信
号φopに指定された動作に必要な制御信号を発生する
バンク♯0制御回路5cと、コマンドデコーダ5aから
の動作モード指示信号φopおよびバンクデコーダ5b
からのバンク指定信号BA1を受け、内部クロック信号
CLKに同期して、指定された動作モードに必要な制御
信号を生成するバンク♯1制御回路5dを含む。
略的に示す図である。図6において、制御回路5は、ク
ロック信号CLKに同期して与えられたコマンドCOM
を取込みかつデコードし、このコマンドCOMにより指
定された動作モードを指示する信号φopを発生するコ
マンドデコーダ5aと、内部クロック信号CLKに同期
してバンクアドレス信号BAを取込みかつデコードし、
指定されたバンクを示す内部バンクアドレス信号BA0
およびBA1を出力するバンクデコーダ5bと、コマン
ドデコーダ5aからの動作モード指示信号φopおよび
バンクデコーダ5bからのバンク指示信号BA0を受
け、クロック信号CLKに同期して、動作モード指示信
号φopに指定された動作に必要な制御信号を発生する
バンク♯0制御回路5cと、コマンドデコーダ5aから
の動作モード指示信号φopおよびバンクデコーダ5b
からのバンク指定信号BA1を受け、内部クロック信号
CLKに同期して、指定された動作モードに必要な制御
信号を生成するバンク♯1制御回路5dを含む。
【0107】図6においては、データ読出に関連する制
御信号、すなわちプリアンプ活性化信号PAE0および
PAE1、転送指示信号OES0およびOES1および
RDGATE0およびRDGATE1ならびに出力活性
化信号OEM0およびOEM1を示す。
御信号、すなわちプリアンプ活性化信号PAE0および
PAE1、転送指示信号OES0およびOES1および
RDGATE0およびRDGATE1ならびに出力活性
化信号OEM0およびOEM1を示す。
【0108】図6において、また、クロック信号CLK
に同期して、与えられたアドレス信号ADDから内部ア
ドレス信号を発生するアドレス発生回路50を示す。こ
のアドレス発生回路50は、コマンドデコーダ5aから
の動作モード指示信号に従って、与えられたアドレス信
号ADDから内部行アドレス信号および内部列アドレス
信号を生成してバンク♯0および♯1の行および列選択
系回路へそれぞれ与える。このアドレス発生回路50
は、バースト長が2以上の場合、バーストアドレスを発
生するバーストアドレスカウンタを含む。バースト長が
1の場合には、このアドレス発生回路50は、アドレス
バッファおよびアドレスラッチを含む。
に同期して、与えられたアドレス信号ADDから内部ア
ドレス信号を発生するアドレス発生回路50を示す。こ
のアドレス発生回路50は、コマンドデコーダ5aから
の動作モード指示信号に従って、与えられたアドレス信
号ADDから内部行アドレス信号および内部列アドレス
信号を生成してバンク♯0および♯1の行および列選択
系回路へそれぞれ与える。このアドレス発生回路50
は、バースト長が2以上の場合、バーストアドレスを発
生するバーストアドレスカウンタを含む。バースト長が
1の場合には、このアドレス発生回路50は、アドレス
バッファおよびアドレスラッチを含む。
【0109】この図6に示すように、バンク♯0および
♯1それぞれに対し別々に制御回路5cおよび5dを設
けることにより、互いに独立にバンク♯0および♯1を
バンクアドレスに従って駆動することができる。
♯1それぞれに対し別々に制御回路5cおよび5dを設
けることにより、互いに独立にバンク♯0および♯1を
バンクアドレスに従って駆動することができる。
【0110】図7は、バンク制御回路5cおよび5dの
より具体的構成を示す図である。図7においては、1つ
のバンクに対する読出制御部の構成を示す。図7におい
ては、バンク♯0制御回路5cおよびバンク♯1制御回
路5dが同じ構成を備えるため、バンク♯0制御回路5
cの構成を概略的に示す。バンク♯1制御回路5dの構
成は、この図7に示す構成において、バンク指定信号B
A1を用い、また各出力信号の末尾の数字“0”を
“1”に置換えることにより得られる。
より具体的構成を示す図である。図7においては、1つ
のバンクに対する読出制御部の構成を示す。図7におい
ては、バンク♯0制御回路5cおよびバンク♯1制御回
路5dが同じ構成を備えるため、バンク♯0制御回路5
cの構成を概略的に示す。バンク♯1制御回路5dの構
成は、この図7に示す構成において、バンク指定信号B
A1を用い、また各出力信号の末尾の数字“0”を
“1”に置換えることにより得られる。
【0111】図7において、バンク♯0制御回路5c
は、コマンドデコーダ5aからの読出動作指示信号φr
とバンク♯0を指定するバンク指定信号BA0を受ける
AND回路55aと、AND回路55aの出力信号の立
上がりに応答してセットされるセット/リセットフリッ
プフロップ55bと、セット/リセットフリップフロッ
プ55bの出力信号の立上がりに応答して起動され、ク
ロック信号CLKをカウントし、そのカウント値がバー
スト長に等しい値に到達するとカウントアップ信号を生
成してセット/リセットフリップフロップ55bをリセ
ットするバースト長カウンタ55cと、セット/リセッ
トフリップフロップ55bの出力信号を、(CASレイ
テンシ(CL)−2)クロックサイクルシフトする(C
L−2)シフタ55dと、(CL−2)シフタ55dの
出力信号を、さらにクロック信号CLKの1クロックサ
イクル期間シフトする1クロックシフタ55bを含む。
は、コマンドデコーダ5aからの読出動作指示信号φr
とバンク♯0を指定するバンク指定信号BA0を受ける
AND回路55aと、AND回路55aの出力信号の立
上がりに応答してセットされるセット/リセットフリッ
プフロップ55bと、セット/リセットフリップフロッ
プ55bの出力信号の立上がりに応答して起動され、ク
ロック信号CLKをカウントし、そのカウント値がバー
スト長に等しい値に到達するとカウントアップ信号を生
成してセット/リセットフリップフロップ55bをリセ
ットするバースト長カウンタ55cと、セット/リセッ
トフリップフロップ55bの出力信号を、(CASレイ
テンシ(CL)−2)クロックサイクルシフトする(C
L−2)シフタ55dと、(CL−2)シフタ55dの
出力信号を、さらにクロック信号CLKの1クロックサ
イクル期間シフトする1クロックシフタ55bを含む。
【0112】バースト長カウンタ55cは、通常、クロ
ック信号CLKに同期してシフト動作を行なうシフタで
構成され、バースト長期間に等しい遅延時間を与える。
(CL−2)シフタ55dは、そのシフト動作により、
(CL−2)クロックサイクルの遅延を、セット/リセ
ットフリップフロップ55bの出力信号に対し与える。
1クロックシフタ55eは、内部クロック信号CLKの
1クロックサイクルの遅延時間を、(CL−2)シフタ
55dの出力信号に対し与える。
ック信号CLKに同期してシフト動作を行なうシフタで
構成され、バースト長期間に等しい遅延時間を与える。
(CL−2)シフタ55dは、そのシフト動作により、
(CL−2)クロックサイクルの遅延を、セット/リセ
ットフリップフロップ55bの出力信号に対し与える。
1クロックシフタ55eは、内部クロック信号CLKの
1クロックサイクルの遅延時間を、(CL−2)シフタ
55dの出力信号に対し与える。
【0113】バンク♯0制御回路5cは、さらに、セッ
ト/リセットフリップフロップ55bの出力信号とクロ
ック信号CLKを受けるAND回路55fと、AND回
路55fの出力信号の立上がりに応答してワンショット
のパルス信号を生成してプリアンプ活性化信号PAE0
を生成するワンショットパルス発生回路55gと、(C
L−2)シフタ55dの出力信号と内部クロック信号C
LKを受けるAND回路55hと、AND回路55hの
出力信号の立上がりに応答してワンショットのパルスを
発生するワンショットパルス発生回路55iと、(CL
−2)シフタ55dの出力信号とクロック信号CLKを
受けるAND回路55jと、AND回路55jの出力信
号の立上がりに応答してワンショットのパルス信号を発
生するワンショットパルス発生回路55kを含む。ワン
ショットパルス発生回路55iから、転送指示信号OE
S0が出力され、ワンショットパルス発生回路55kか
ら、転送指示信号RDGATE0が出力される。
ト/リセットフリップフロップ55bの出力信号とクロ
ック信号CLKを受けるAND回路55fと、AND回
路55fの出力信号の立上がりに応答してワンショット
のパルス信号を生成してプリアンプ活性化信号PAE0
を生成するワンショットパルス発生回路55gと、(C
L−2)シフタ55dの出力信号と内部クロック信号C
LKを受けるAND回路55hと、AND回路55hの
出力信号の立上がりに応答してワンショットのパルスを
発生するワンショットパルス発生回路55iと、(CL
−2)シフタ55dの出力信号とクロック信号CLKを
受けるAND回路55jと、AND回路55jの出力信
号の立上がりに応答してワンショットのパルス信号を発
生するワンショットパルス発生回路55kを含む。ワン
ショットパルス発生回路55iから、転送指示信号OE
S0が出力され、ワンショットパルス発生回路55kか
ら、転送指示信号RDGATE0が出力される。
【0114】バンク♯0制御回路5cは、さらに、1ク
ロックシフタ55eの出力信号とクロック信号CLKを
受けるAND回路55mと、AND回路55mの出力信
号の立上がりに応答してワンショットのパルスを発生す
るワンショットパルス発生回路55nを含む。1クロッ
クシフタ55eの出力信号が、出力活性化信号OEM0
としてメインアンプへ与えられる。ワンショットパルス
発生回路55nから、転送指示信号CLKOE0が出力
される。
ロックシフタ55eの出力信号とクロック信号CLKを
受けるAND回路55mと、AND回路55mの出力信
号の立上がりに応答してワンショットのパルスを発生す
るワンショットパルス発生回路55nを含む。1クロッ
クシフタ55eの出力信号が、出力活性化信号OEM0
としてメインアンプへ与えられる。ワンショットパルス
発生回路55nから、転送指示信号CLKOE0が出力
される。
【0115】この図7に示す構成において、CASレイ
テンシが3の場合、(CL−2)シフタ55dは、1ク
ロックサイクルのシフト動作を行なう。したがって、バ
ンク♯0に対するデータ読出時が与えられると、AND
回路55aの出力信号がHレベルとなり、セット/リセ
ットフリップフロップ55bがセットされる。このバン
ク♯0に対する読出動作指示が与えられると、そのサイ
クルにおいてプリアンプ活性化信号PAE0が、クロッ
ク信号CLKの立上がりに応答して活性化される(クロ
ック信号の立上がりから所定時間経過後)。(CL−
2)シフタ55dは、1クロックサイクルのシフト動作
を行なうため、次のサイクルにおいて、(CL−2)シ
フタ55dの出力信号がHレベルへ立上がる。したがっ
て、読出動作指示が与えられたクロックサイクルの次の
サイクルにおいて、転送指示信号OES0が内部クロッ
ク信号CLKの立上がりに応答して所定のタイミングで
活性化され、また内部クロック信号CLKの立上がりに
応答して、転送指示信号RDGATE0が所定のタイミ
ングで活性化される。さらに次のサイクルにおいて、出
力活性化信号OEM0が活性化され、また転送指示信号
CLKOE0が活性化される。
テンシが3の場合、(CL−2)シフタ55dは、1ク
ロックサイクルのシフト動作を行なう。したがって、バ
ンク♯0に対するデータ読出時が与えられると、AND
回路55aの出力信号がHレベルとなり、セット/リセ
ットフリップフロップ55bがセットされる。このバン
ク♯0に対する読出動作指示が与えられると、そのサイ
クルにおいてプリアンプ活性化信号PAE0が、クロッ
ク信号CLKの立上がりに応答して活性化される(クロ
ック信号の立上がりから所定時間経過後)。(CL−
2)シフタ55dは、1クロックサイクルのシフト動作
を行なうため、次のサイクルにおいて、(CL−2)シ
フタ55dの出力信号がHレベルへ立上がる。したがっ
て、読出動作指示が与えられたクロックサイクルの次の
サイクルにおいて、転送指示信号OES0が内部クロッ
ク信号CLKの立上がりに応答して所定のタイミングで
活性化され、また内部クロック信号CLKの立上がりに
応答して、転送指示信号RDGATE0が所定のタイミ
ングで活性化される。さらに次のサイクルにおいて、出
力活性化信号OEM0が活性化され、また転送指示信号
CLKOE0が活性化される。
【0116】ワンショットパルス発生回路55g,55
i,55kおよび55nは遅延回路を含み、対応のトリ
ガ信号(AND回路出力)の活性化から、それぞれ所定
の時間経過後、適当なパルス幅の信号を発生し、正確な
データ転送を実現する。バンク♯0に対しリードコマン
ドが与えられると、2クロックサイクル経過後に、メイ
ンアンプがデータの出力動作を行ない、第3クロックサ
イクルのクロック信号CLKの立上がりエッジで、この
メインアンプからのデータがサンプリングされる。
i,55kおよび55nは遅延回路を含み、対応のトリ
ガ信号(AND回路出力)の活性化から、それぞれ所定
の時間経過後、適当なパルス幅の信号を発生し、正確な
データ転送を実現する。バンク♯0に対しリードコマン
ドが与えられると、2クロックサイクル経過後に、メイ
ンアンプがデータの出力動作を行ない、第3クロックサ
イクルのクロック信号CLKの立上がりエッジで、この
メインアンプからのデータがサンプリングされる。
【0117】バースト長カウンタ55cは、設定された
バースト長期間をカウントする。バースト長が2の場合
は、2クロックサイクル期間、セット/リセットフリッ
プフロップ55bの出力信号がHレベルとなる。バース
ト長が1の場合には、セット/リセットフリップフロッ
プ55bは、リードコマンドが与えられたサイクルの次
のサイクルでリセットされる。したがって、この場合に
は、1回のデータアクセスがバンク♯0に対して行なわ
れる。
バースト長期間をカウントする。バースト長が2の場合
は、2クロックサイクル期間、セット/リセットフリッ
プフロップ55bの出力信号がHレベルとなる。バース
ト長が1の場合には、セット/リセットフリップフロッ
プ55bは、リードコマンドが与えられたサイクルの次
のサイクルでリセットされる。したがって、この場合に
は、1回のデータアクセスがバンク♯0に対して行なわ
れる。
【0118】図8は、バースト長が1に固定された場合
の、バンク制御回路の構成を示す図である。図8におい
ては、バンク♯0および♯1に対する出力活性化信号O
EM0およびOEM1を発生する部分の構成を示す。
の、バンク制御回路の構成を示す図である。図8におい
ては、バンク♯0および♯1に対する出力活性化信号O
EM0およびOEM1を発生する部分の構成を示す。
【0119】図8において、バンク♯0制御回路5c
は、リードコマンド印加時活性化される読出動作指示信
号φrと内部バンクアドレス信号BAiを受けるAND
回路60aと、AND回路60aの出力信号を、クロッ
ク信号CLKの立上がりに同期して取込むDフリップフ
ロップ60bと、クロック信号CLKの立上がりに同期
してDフリップフロップ60bの出力信号を取込むDフ
リップフロップ60cと、クロック信号CLKの立上が
りに同期してDフリップフロップ60cの出力信号OE
M0bを取込むDフリップフロップ60dを含む。Dフ
リップフロップ60dから、出力活性化信号OEM0が
出力される。
は、リードコマンド印加時活性化される読出動作指示信
号φrと内部バンクアドレス信号BAiを受けるAND
回路60aと、AND回路60aの出力信号を、クロッ
ク信号CLKの立上がりに同期して取込むDフリップフ
ロップ60bと、クロック信号CLKの立上がりに同期
してDフリップフロップ60bの出力信号を取込むDフ
リップフロップ60cと、クロック信号CLKの立上が
りに同期してDフリップフロップ60cの出力信号OE
M0bを取込むDフリップフロップ60dを含む。Dフ
リップフロップ60dから、出力活性化信号OEM0が
出力される。
【0120】バンク♯1制御回路5dは、内部バンクア
ドレス信号BAiを受けるインバータ61と、インバー
タ61の出力信号と読出動作指示信号φrを受けるAN
D回路62aと、クロック信号CLKの立上がりに同期
してAND回路62aの出力信号を取込みラッチするD
フリップフロップ62bと、クロック信号CLKの立上
がりに同期してDフリップフロップ62bの出力信号O
EM1aを取込みラッチするDフリップフロップ62c
と、クロック信号CLKの立上がりに同期してDフリッ
プフロップ62cの出力信号OEM1bを取込みラッチ
するDフリップフロップ62dを含む。Dフリップフロ
ップ62dから、出力活性化信号OEM1が出力され
る。
ドレス信号BAiを受けるインバータ61と、インバー
タ61の出力信号と読出動作指示信号φrを受けるAN
D回路62aと、クロック信号CLKの立上がりに同期
してAND回路62aの出力信号を取込みラッチするD
フリップフロップ62bと、クロック信号CLKの立上
がりに同期してDフリップフロップ62bの出力信号O
EM1aを取込みラッチするDフリップフロップ62c
と、クロック信号CLKの立上がりに同期してDフリッ
プフロップ62cの出力信号OEM1bを取込みラッチ
するDフリップフロップ62dを含む。Dフリップフロ
ップ62dから、出力活性化信号OEM1が出力され
る。
【0121】Dフリップフロップ60b〜60dおよび
62b〜62dは、それぞれ、クロック信号CLKの立
上がり時に与えられた信号を、1クロックサイクル期間
継続して出力する。Dフリップフロップ60bおよび6
2bの出力信号OEM0aおよびOEM1aがプリアン
プ活性化信号PAE0およびPAE1の活性化のトリガ
として用いられる。Dフリップフロップ60cおよび6
2cの出力信号OEM0bおよびOEM1bが、転送指
示信号OES(OES0,OES1)およびRDGAT
E(RDGATE0およびRDGATE1)のトリガ信
号として用いられる。Dフリップフロップ60dおよび
62dからの出力活性化信号OEM0およびOEM1
が、それぞれメインアンプの活性化を制御するために用
いられる。次に、この図8に示すバンク制御回路の動作
を、図9に示すタイミングチャート図を参照して説明す
る。
62b〜62dは、それぞれ、クロック信号CLKの立
上がり時に与えられた信号を、1クロックサイクル期間
継続して出力する。Dフリップフロップ60bおよび6
2bの出力信号OEM0aおよびOEM1aがプリアン
プ活性化信号PAE0およびPAE1の活性化のトリガ
として用いられる。Dフリップフロップ60cおよび6
2cの出力信号OEM0bおよびOEM1bが、転送指
示信号OES(OES0,OES1)およびRDGAT
E(RDGATE0およびRDGATE1)のトリガ信
号として用いられる。Dフリップフロップ60dおよび
62dからの出力活性化信号OEM0およびOEM1
が、それぞれメインアンプの活性化を制御するために用
いられる。次に、この図8に示すバンク制御回路の動作
を、図9に示すタイミングチャート図を参照して説明す
る。
【0122】クロックサイクル♯aにおいて、データ読
出を指示するリードコマンドが与えられる。バンクアド
レス信号BAが、バンク♯0を指定する状態に設定さ
れ、内部バンクアドレス信号BAiが、Hレベルに設定
される。リードコマンドにより、読出動作指示信号φr
がHレベルの活性状態へ駆動され、AND回路60aの
出力信号がHレベルとなる。クロック信号CLKの立上
がりに応答してDフリップフロップ60dがAND回路
60aのHレベルの信号を取込み出力信号OEM0aを
Hレベルに立上げる。Dフリップフロップ60cおよび
60dにおいては、内部クロック信号CLKの立上がり
時において、それぞれの入力Dに与えられる信号がLレ
ベルであり、それぞれの出力信号はLレベルを維持す
る。
出を指示するリードコマンドが与えられる。バンクアド
レス信号BAが、バンク♯0を指定する状態に設定さ
れ、内部バンクアドレス信号BAiが、Hレベルに設定
される。リードコマンドにより、読出動作指示信号φr
がHレベルの活性状態へ駆動され、AND回路60aの
出力信号がHレベルとなる。クロック信号CLKの立上
がりに応答してDフリップフロップ60dがAND回路
60aのHレベルの信号を取込み出力信号OEM0aを
Hレベルに立上げる。Dフリップフロップ60cおよび
60dにおいては、内部クロック信号CLKの立上がり
時において、それぞれの入力Dに与えられる信号がLレ
ベルであり、それぞれの出力信号はLレベルを維持す
る。
【0123】クロックサイクル♯bにおいて、リードコ
マンドが与えられ、また、バンク♯1が指定され、内部
バンクアドレス信号BAiがLレベルに設定される。応
じて、インバータ61の出力信号がHレベルとなり、読
出動作活性化信号φrがリードコマンドにより活性化さ
れると、AND回路62aの出力信号がHレベルとな
り、Dフリップフロップ62bの出力信号OEM1aが
Hレベルとなる。
マンドが与えられ、また、バンク♯1が指定され、内部
バンクアドレス信号BAiがLレベルに設定される。応
じて、インバータ61の出力信号がHレベルとなり、読
出動作活性化信号φrがリードコマンドにより活性化さ
れると、AND回路62aの出力信号がHレベルとな
り、Dフリップフロップ62bの出力信号OEM1aが
Hレベルとなる。
【0124】また、クロック信号CLKの立上がりに同
期して、Dフリップフロップ60cがDフリップフロッ
プ60bの出力信号OEM0aを取込み、その出力信号
OEM0bをHレベルに立上げる。クロック信号CLK
の立上がり時において、信号OEM0bがLレベルであ
り、出力活性化信号OEM0は、Lレベルを維持する。
期して、Dフリップフロップ60cがDフリップフロッ
プ60bの出力信号OEM0aを取込み、その出力信号
OEM0bをHレベルに立上げる。クロック信号CLK
の立上がり時において、信号OEM0bがLレベルであ
り、出力活性化信号OEM0は、Lレベルを維持する。
【0125】クロックサイクル♯cにおいて、クロック
信号CLKが立上がると、Dフリップフロップ60d
が、Hレベルの信号OEM0bにより、その出力許可信
号OEM0をHレベルに立上げる。この出力活性化信号
OEM0の活性化に従って、転送指示信号CLKOEが
活性化され、バンク♯0からのデータが出力される。
信号CLKが立上がると、Dフリップフロップ60d
が、Hレベルの信号OEM0bにより、その出力許可信
号OEM0をHレベルに立上げる。この出力活性化信号
OEM0の活性化に従って、転送指示信号CLKOEが
活性化され、バンク♯0からのデータが出力される。
【0126】また、クロックサイクル♯cにおいて、D
フリップフロップ62cの出力信号OEM1bがHレベ
ルとなる。これにより、バンク♯1において、転送指示
信号OES1およびRDGATE1が活性化され、デー
タの転送が行なわれる。このときまだ、Dフリップフロ
ップ62dの出力する出力活性化信号OEM1は、Lレ
ベルの非活性状態にある。
フリップフロップ62cの出力信号OEM1bがHレベ
ルとなる。これにより、バンク♯1において、転送指示
信号OES1およびRDGATE1が活性化され、デー
タの転送が行なわれる。このときまだ、Dフリップフロ
ップ62dの出力する出力活性化信号OEM1は、Lレ
ベルの非活性状態にある。
【0127】クロックサイクル♯dにおいて、クロック
信号CLKがHレベルに立上がると、Dフリップフロッ
プ62dが、Hレベルの信号OEM1bを取込み、出力
活性化信号OEM1をHレベルに駆動する。これによ
り、バンク♯1からのデータQ1が読出される。
信号CLKがHレベルに立上がると、Dフリップフロッ
プ62dが、Hレベルの信号OEM1bを取込み、出力
活性化信号OEM1をHレベルに駆動する。これによ
り、バンク♯1からのデータQ1が読出される。
【0128】リードコマンドが与えられたとき、読出動
作指示信号φrは、所定期間のみHレベルの状態を維持
する。したがって、これらのDフリップフロップ60b
〜60dおよび62b〜62dは、1クロックサイクル
期間のみその出力信号をHレベルに保持する。
作指示信号φrは、所定期間のみHレベルの状態を維持
する。したがって、これらのDフリップフロップ60b
〜60dおよび62b〜62dは、1クロックサイクル
期間のみその出力信号をHレベルに保持する。
【0129】この図8に示すバンク制御回路を利用する
ことにより、バースト長は1、CASレイテンシが3で
データの読出を行なうことができる。
ことにより、バースト長は1、CASレイテンシが3で
データの読出を行なうことができる。
【0130】なお、この図8に示すバンク制御回路にお
いては、CASレイテンシが3であるため、Dフリップ
フロップが3段設けられており、リードコマンドが与え
られてから(CASレイテンシ−1)クロックサイクル
経過後に、出力活性化信号OEM0/OEM1を活性状
態へ駆動している。しかしながら、このCASレイテン
シが2の場合には、このDフリップフロップの段数を1
つ低減すればよい。この段数低減のためには、CASレ
イテンシ情報に従って、選択スイッチなどによりDフリ
ップフロップの段数を変更する構成が利用されればよ
い。
いては、CASレイテンシが3であるため、Dフリップ
フロップが3段設けられており、リードコマンドが与え
られてから(CASレイテンシ−1)クロックサイクル
経過後に、出力活性化信号OEM0/OEM1を活性状
態へ駆動している。しかしながら、このCASレイテン
シが2の場合には、このDフリップフロップの段数を1
つ低減すればよい。この段数低減のためには、CASレ
イテンシ情報に従って、選択スイッチなどによりDフリ
ップフロップの段数を変更する構成が利用されればよ
い。
【0131】なお、図4に示す構成において、転送指示
信号OES1およびOES2はスタンバイ時Hレベルに
保持され、プリアンプ活性化信号PAE0,PAE1の
活性化時Lレベルにされる構成が用いられてもよい。プ
リアンプ活性化信号PAEO,PAE1の反転信号でこ
れらの転送指示信号OES0,OES1が生成され、デ
ータ転送時に内部リードデータバスがフローティングと
なるのを防止できる。
信号OES1およびOES2はスタンバイ時Hレベルに
保持され、プリアンプ活性化信号PAE0,PAE1の
活性化時Lレベルにされる構成が用いられてもよい。プ
リアンプ活性化信号PAEO,PAE1の反転信号でこ
れらの転送指示信号OES0,OES1が生成され、デ
ータ転送時に内部リードデータバスがフローティングと
なるのを防止できる。
【0132】図10は、ロジック回路の入力部の構成を
概略的に示す図である。図10においては、ロジック回
路10における1ビットのデータ入力部の構成を代表的
に示す。
概略的に示す図である。図10においては、ロジック回
路10における1ビットのデータ入力部の構成を代表的
に示す。
【0133】図10において、ロジック回路10は、デ
ータバス線DBLを介して与えられる信号を受けてバッ
ファ処理する入力バッファ(レシーバ)72を含む。こ
の入力バッファ72は、CMOS回路で構成される。こ
の入力バッファ(レシーバ)の入力部と電源ノードの間
に、高抵抗の抵抗素子74が接続される。この抵抗素子
74は、プルアップ素子として機能する。
ータバス線DBLを介して与えられる信号を受けてバッ
ファ処理する入力バッファ(レシーバ)72を含む。こ
の入力バッファ72は、CMOS回路で構成される。こ
の入力バッファ(レシーバ)の入力部と電源ノードの間
に、高抵抗の抵抗素子74が接続される。この抵抗素子
74は、プルアップ素子として機能する。
【0134】データバス線DBLは、クロック同期型半
導体記憶装置(SDRAM)において、メインアンプ7
0により駆動される。メインアンプ70は、出力活性化
信号OEMの非活性化時出力ハイインピーダンス状態と
なる。入力バッファ72は、ハイ入力インピーダンスで
ある(CMOS回路の場合、MOSトランジスタのゲー
トがデータバス線DBLに結合される)。したがって、
このハイインピーダンス状態のデータバス線DBLの電
圧レベルが不安定となり、入力バッファ(レシーバ)7
2が誤動作するまたは貫通電流が流れるのを防止するた
めに、プルアップ素子74を設け、入力バッファ(レシ
ーバ)72の入力信号をHレベルに固定する。これによ
り、入力バッファ72の入力信号を固定し、その消費電
力を低減しかつ誤動作を防止する。
導体記憶装置(SDRAM)において、メインアンプ7
0により駆動される。メインアンプ70は、出力活性化
信号OEMの非活性化時出力ハイインピーダンス状態と
なる。入力バッファ72は、ハイ入力インピーダンスで
ある(CMOS回路の場合、MOSトランジスタのゲー
トがデータバス線DBLに結合される)。したがって、
このハイインピーダンス状態のデータバス線DBLの電
圧レベルが不安定となり、入力バッファ(レシーバ)7
2が誤動作するまたは貫通電流が流れるのを防止するた
めに、プルアップ素子74を設け、入力バッファ(レシ
ーバ)72の入力信号をHレベルに固定する。これによ
り、入力バッファ72の入力信号を固定し、その消費電
力を低減しかつ誤動作を防止する。
【0135】図11は、ロジック回路の入力部の変更例
を示す図である。図11に示す構成においては、データ
バス線DBLは、CMOSトランスミッションゲート7
6を介してロジック回路10の入力バッファ(レシー
バ)72に結合される。CMOSトランスミッションゲ
ート76は、制御信号φCTRおよび/φCTRの活性
化時導通する。この制御信号φCTRは、ロジック回路
10において、リードコマンドを与えた後、CASレイ
テンシ経過後活性状態とされる。これにより、メインア
ンプ70から伝達されたデータを、クロック信号に同期
して取込む。メインアンプ70が、出力活性化信号OE
Mの非活性化に応答して出力ハイインピーダンス状態と
なったとき、CMOSトランスミッションゲート76
も、メインアンプ70から転送されたデータをサンプリ
ングした後非導通状態とされる。これにより、入力バッ
ファ72は、データバス線DBLから分離され、このハ
イインピーダンス状態のデータバス線DBLのノイズの
影響を受けることがなく、ロジック回路10は、安定に
動作する。また、入力バッファ72はデータサンプリン
グ時に動作状態となるトライステートバッファで構成さ
れてもよい。
を示す図である。図11に示す構成においては、データ
バス線DBLは、CMOSトランスミッションゲート7
6を介してロジック回路10の入力バッファ(レシー
バ)72に結合される。CMOSトランスミッションゲ
ート76は、制御信号φCTRおよび/φCTRの活性
化時導通する。この制御信号φCTRは、ロジック回路
10において、リードコマンドを与えた後、CASレイ
テンシ経過後活性状態とされる。これにより、メインア
ンプ70から伝達されたデータを、クロック信号に同期
して取込む。メインアンプ70が、出力活性化信号OE
Mの非活性化に応答して出力ハイインピーダンス状態と
なったとき、CMOSトランスミッションゲート76
も、メインアンプ70から転送されたデータをサンプリ
ングした後非導通状態とされる。これにより、入力バッ
ファ72は、データバス線DBLから分離され、このハ
イインピーダンス状態のデータバス線DBLのノイズの
影響を受けることがなく、ロジック回路10は、安定に
動作する。また、入力バッファ72はデータサンプリン
グ時に動作状態となるトライステートバッファで構成さ
れてもよい。
【0136】以上のように、この発明の実施の形態2に
従えば、メモリアレイそれぞれにパイプラインステージ
(プリアンプから出力回路)を設け、データバスをメモ
リアレイ上にわたって延在して配置して複数のメインア
ンプに共通に配置しているため、データバス幅を配線占
有面積を増加させることなく容易に拡張することができ
る。また、各パイプラインステージは、データバス線と
異なる配線層の配線で内部相互接続することができ、配
線レイアウトが容易となり、また電源強化も容易に行な
うことができる。
従えば、メモリアレイそれぞれにパイプラインステージ
(プリアンプから出力回路)を設け、データバスをメモ
リアレイ上にわたって延在して配置して複数のメインア
ンプに共通に配置しているため、データバス幅を配線占
有面積を増加させることなく容易に拡張することができ
る。また、各パイプラインステージは、データバス線と
異なる配線層の配線で内部相互接続することができ、配
線レイアウトが容易となり、また電源強化も容易に行な
うことができる。
【0137】[実施の形態3]図12は、この発明の実
施の形態3に従う同期型半導体記憶装置の要部の構成を
示す図である。図12において、制御回路の出力活性化
信号発生部の構成が示される。この図12に示す出力活
性化信号発生部の構成においては、図8に示す構成に加
えて、さらに、Dフリップフロップ60dの出力信号を
第1の入力に受けるNOR回路60eと、Dフリップフ
ロップ62dの出力信号を第1の入力に受けるNOR回
路62eと、NOR回路60eの出力信号を反転して出
力活性化信号OEM0を生成するインバータ回路60f
と、NOR回路62eの出力信号を反転して出力活性化
信号OEM1を出力するインバータ回路62fが設けら
れる。NOR回路62eの出力信号はNOR回路60e
の第2の入力に結合され、NOR回路60eの出力信号
は、NOR回路62eの第2の入力に与えられる。他の
構成は、図8に示す構成と同じであり、対応する部分に
は同一参照番号を付し、その詳細説明は省略する。
施の形態3に従う同期型半導体記憶装置の要部の構成を
示す図である。図12において、制御回路の出力活性化
信号発生部の構成が示される。この図12に示す出力活
性化信号発生部の構成においては、図8に示す構成に加
えて、さらに、Dフリップフロップ60dの出力信号を
第1の入力に受けるNOR回路60eと、Dフリップフ
ロップ62dの出力信号を第1の入力に受けるNOR回
路62eと、NOR回路60eの出力信号を反転して出
力活性化信号OEM0を生成するインバータ回路60f
と、NOR回路62eの出力信号を反転して出力活性化
信号OEM1を出力するインバータ回路62fが設けら
れる。NOR回路62eの出力信号はNOR回路60e
の第2の入力に結合され、NOR回路60eの出力信号
は、NOR回路62eの第2の入力に与えられる。他の
構成は、図8に示す構成と同じであり、対応する部分に
は同一参照番号を付し、その詳細説明は省略する。
【0138】この図12に示す構成においては、NOR
回路60eおよび62eは、フリップフロップを構成す
る。Dフリップフロップ60dの出力信号がHレベルと
なると、NOR回路60eの出力信号がLレベルとな
り、インバータ60fからの出力活性化信号OEM0が
活性化される。Dフリップフロップ60dの出力信号が
Lレベルに立下がると、このNOR回路60eおよび6
2eは、ラッチ状態となる。したがって、この状態にお
いては、出力活性化信号OEM0は、Hレベル状態を維
持し、データバスGDBは、出力回路により駆動され、
同じデータが継続して出力される。この状態は、次に、
バンク♯1が指定され、Dフリップフロップ62dから
の出力信号がHレベルに立上がるまで持続される。すな
わち、バンク♯1が新たに指定されると、NOR回路6
2eの出力信号がLレベルとなり、NOR回路60eの
出力信号がHレベルとなり、出力活性化信号OEM0が
Lレベルとなり、一方、出力活性化信号OEM1が、H
レベルとなる。次に、この図12に示す制御回路の動作
を図13に示すタイミングチャート図を参照して説明す
る。
回路60eおよび62eは、フリップフロップを構成す
る。Dフリップフロップ60dの出力信号がHレベルと
なると、NOR回路60eの出力信号がLレベルとな
り、インバータ60fからの出力活性化信号OEM0が
活性化される。Dフリップフロップ60dの出力信号が
Lレベルに立下がると、このNOR回路60eおよび6
2eは、ラッチ状態となる。したがって、この状態にお
いては、出力活性化信号OEM0は、Hレベル状態を維
持し、データバスGDBは、出力回路により駆動され、
同じデータが継続して出力される。この状態は、次に、
バンク♯1が指定され、Dフリップフロップ62dから
の出力信号がHレベルに立上がるまで持続される。すな
わち、バンク♯1が新たに指定されると、NOR回路6
2eの出力信号がLレベルとなり、NOR回路60eの
出力信号がHレベルとなり、出力活性化信号OEM0が
Lレベルとなり、一方、出力活性化信号OEM1が、H
レベルとなる。次に、この図12に示す制御回路の動作
を図13に示すタイミングチャート図を参照して説明す
る。
【0139】クロックサイクル♯aにおいて、バンク♯
0に対するリードコマンドが与えられる。CASレイテ
ンシが3の場合、このリードコマンドが与えられてから
2クロックサイクル経過後に、Dフリップフロップ60
dの出力信号がHレベルとなり、出力活性化信号OEM
0がHレベルとなる。また、このDフリップフロップ6
0dの出力信号の立上がりに応答して、転送指示信号C
LKOE0が、Hレベルとなり、ラッチ回路から出力回
路へのデータ転送が行なわれ、データQ0が読出され
る。バースト長が1の場合において、転送指示信号CL
KOE0は、1回活性化されるだけである。しかしなが
ら、NOR回路60eおよび62eで構成されるNOR
型フリップフロップにより、Dフリップフロップ60d
の出力信号がLレベルに立下がっても、出力活性化信号
OEM0はHレベルに保持される。この間、したがっ
て、出力回路からは、データQ0が持続的に出力され
る。
0に対するリードコマンドが与えられる。CASレイテ
ンシが3の場合、このリードコマンドが与えられてから
2クロックサイクル経過後に、Dフリップフロップ60
dの出力信号がHレベルとなり、出力活性化信号OEM
0がHレベルとなる。また、このDフリップフロップ6
0dの出力信号の立上がりに応答して、転送指示信号C
LKOE0が、Hレベルとなり、ラッチ回路から出力回
路へのデータ転送が行なわれ、データQ0が読出され
る。バースト長が1の場合において、転送指示信号CL
KOE0は、1回活性化されるだけである。しかしなが
ら、NOR回路60eおよび62eで構成されるNOR
型フリップフロップにより、Dフリップフロップ60d
の出力信号がLレベルに立下がっても、出力活性化信号
OEM0はHレベルに保持される。この間、したがっ
て、出力回路からは、データQ0が持続的に出力され
る。
【0140】クロックサイクル♯cにおいて、バンク♯
1に対するリードコマンドが与えられる。この状態にお
いて、2クロックサイクル経過後のクロックサイクル♯
eにおいて、Dフリップフロップ62dの出力信号がH
レベルとなり、出力活性化信号OEM0がLレベルにリ
セットされ、また、出力活性化信号OEM1がHレベル
となる。このとき、また、Dフリップフロップ62dの
出力信号の立上がりに応答して、転送指示信号CLKO
E1がHレベルとなり、バンク♯1からのデータQ1が
読出される。このデータ読出が完了しても、NOR回路
60eおよび62eにより、出力活性化信号OEM1
は、Hレベルに保持され、データQ1が持続的に出力回
路からデータバスGDB上に伝達される。
1に対するリードコマンドが与えられる。この状態にお
いて、2クロックサイクル経過後のクロックサイクル♯
eにおいて、Dフリップフロップ62dの出力信号がH
レベルとなり、出力活性化信号OEM0がLレベルにリ
セットされ、また、出力活性化信号OEM1がHレベル
となる。このとき、また、Dフリップフロップ62dの
出力信号の立上がりに応答して、転送指示信号CLKO
E1がHレベルとなり、バンク♯1からのデータQ1が
読出される。このデータ読出が完了しても、NOR回路
60eおよび62eにより、出力活性化信号OEM1
は、Hレベルに保持され、データQ1が持続的に出力回
路からデータバスGDB上に伝達される。
【0141】したがって、この図12に示す制御回路を
用いる場合、同期型半導体記憶装置がスタンバイサイク
ルのときにおいても、データバスGDB上には、データ
が出力回路により伝達され、各データバス線DBLは、
HレベルまたはLレベルに固定される。これは、次の利
点を与える。
用いる場合、同期型半導体記憶装置がスタンバイサイク
ルのときにおいても、データバスGDB上には、データ
が出力回路により伝達され、各データバス線DBLは、
HレベルまたはLレベルに固定される。これは、次の利
点を与える。
【0142】図14は、ロジック回路の入力バッファの
構成の一例を示す図である。図14において、入力バッ
ファ(レシーバ)72は、その初段に、CMOSインバ
ータ72aを含む。CMOSインバータ72aは、pチ
ャネルMOSトランジスタおよびnチャネルMOSトラ
ンジスタを含む。これらのpチャネルMOSトランジス
タおよびnチャネルMOSトランジスタのゲートがデー
タバス線DBLに結合される。出力活性化信号OEM
(OEM0,OEM1)の活性化時、データバス線DB
Lは、メインアンプ70により、HレベルまたはLレベ
ルに固定される。CMOSインバータ72aは、その出
力信号の変化時を除いて、電流は消費しない。すなわ
ち、その出力信号の変化時に貫通電流および充放電電流
が流れるが、その出力信号がHレベルまたはLレベルに
固定されると、CMOSインバータ72aのMOSトラ
ンジスタはともにオフ状態となり、電流は消費されな
い。また、メインアンプ70においても、データバス線
DBLは、HレベルまたはLレベルに固定されるため、
電流はほとんど消費されない。出力活性化信号OEM
は、データ読出完了後もHレベルにあり、次のデータの
読出が行なわれるまで、非活性化されない。データバス
線DBLには、バンク♯0および♯1のいずれかからの
データが持続的に出力される。したがって、データバス
線DBLがハイインピーダンス状態にはならない。これ
により、データバス線DBLを直接CMOSインバータ
72aに結合することができ、ロジック回路の入力部の
構成を簡略化することができる。また、プルアップ素子
などを用いる必要がなく、プルアップ素子を流れる電流
消費を低減することができる。また、図11に示すよう
なデータ取込のためのCMOSトランスミッションゲー
トを用いる必要がなく、ロジック回路10の、このデー
タ取込に対する負荷が軽減される。
構成の一例を示す図である。図14において、入力バッ
ファ(レシーバ)72は、その初段に、CMOSインバ
ータ72aを含む。CMOSインバータ72aは、pチ
ャネルMOSトランジスタおよびnチャネルMOSトラ
ンジスタを含む。これらのpチャネルMOSトランジス
タおよびnチャネルMOSトランジスタのゲートがデー
タバス線DBLに結合される。出力活性化信号OEM
(OEM0,OEM1)の活性化時、データバス線DB
Lは、メインアンプ70により、HレベルまたはLレベ
ルに固定される。CMOSインバータ72aは、その出
力信号の変化時を除いて、電流は消費しない。すなわ
ち、その出力信号の変化時に貫通電流および充放電電流
が流れるが、その出力信号がHレベルまたはLレベルに
固定されると、CMOSインバータ72aのMOSトラ
ンジスタはともにオフ状態となり、電流は消費されな
い。また、メインアンプ70においても、データバス線
DBLは、HレベルまたはLレベルに固定されるため、
電流はほとんど消費されない。出力活性化信号OEM
は、データ読出完了後もHレベルにあり、次のデータの
読出が行なわれるまで、非活性化されない。データバス
線DBLには、バンク♯0および♯1のいずれかからの
データが持続的に出力される。したがって、データバス
線DBLがハイインピーダンス状態にはならない。これ
により、データバス線DBLを直接CMOSインバータ
72aに結合することができ、ロジック回路の入力部の
構成を簡略化することができる。また、プルアップ素子
などを用いる必要がなく、プルアップ素子を流れる電流
消費を低減することができる。また、図11に示すよう
なデータ取込のためのCMOSトランスミッションゲー
トを用いる必要がなく、ロジック回路10の、このデー
タ取込に対する負荷が軽減される。
【0143】なお、出力活性化信号OEM0およびOE
M1は、一旦活性化されると、次に別のバンクがアクセ
スされるまでHレベルの活性状態を維持する。転送指示
信号CLKOE0およびCLKOE1は、バースト長に
等しい回数活性化される。これは、転送指示信号CLK
OE0およびCLKOE1のトリガ信号として、図12
に示すDフリップフロップ60dおよび62dの出力信
号を利用することにより容易に実現される。図4に示す
ように、転送ゲート40aおよび41aが非導通状態で
あっても、出力回路4♯に含まれるインバータラッチ4
0bおよび41bにより、持続的に、かつ安定にデータ
を出力することができる。これにより、データバスGD
Bにノイズなどの影響が生じることはなく、データバス
線DBLを、直接ロジック回路の入力バッファに結合す
ることができる。
M1は、一旦活性化されると、次に別のバンクがアクセ
スされるまでHレベルの活性状態を維持する。転送指示
信号CLKOE0およびCLKOE1は、バースト長に
等しい回数活性化される。これは、転送指示信号CLK
OE0およびCLKOE1のトリガ信号として、図12
に示すDフリップフロップ60dおよび62dの出力信
号を利用することにより容易に実現される。図4に示す
ように、転送ゲート40aおよび41aが非導通状態で
あっても、出力回路4♯に含まれるインバータラッチ4
0bおよび41bにより、持続的に、かつ安定にデータ
を出力することができる。これにより、データバスGD
Bにノイズなどの影響が生じることはなく、データバス
線DBLを、直接ロジック回路の入力バッファに結合す
ることができる。
【0144】[変更例]図15は、この発明の実施の形
態3の変更例を示す図である。図15においては、4つ
のバンク、バンク♯0〜♯3が列方向に沿って整列して
配置される。これらのバンク♯0〜♯3に対し共通にデ
ータバスGDBが配置される。バンク♯0〜♯3は、そ
れぞれパイプラインステージおよびメモリアレイを含
む。制御回路5は、バンク♯0〜♯3それぞれに対する
バンク制御回路を有する。これらのバンク♯0〜♯3の
いずれかがアクセスされたとき、スタンバイサイクル時
においては、そのアクセスされたバンクに対する出力活
性化信号が持続的にHレベルに保持される。
態3の変更例を示す図である。図15においては、4つ
のバンク、バンク♯0〜♯3が列方向に沿って整列して
配置される。これらのバンク♯0〜♯3に対し共通にデ
ータバスGDBが配置される。バンク♯0〜♯3は、そ
れぞれパイプラインステージおよびメモリアレイを含
む。制御回路5は、バンク♯0〜♯3それぞれに対する
バンク制御回路を有する。これらのバンク♯0〜♯3の
いずれかがアクセスされたとき、スタンバイサイクル時
においては、そのアクセスされたバンクに対する出力活
性化信号が持続的にHレベルに保持される。
【0145】図16は、図15に示す4バンク配置に対
する出力制御部の構成を示す図である。図16において
は、バンク♯0に対する出力活性化信号OEM0を発生
する部分の構成を示す。このバンク♯0制御回路は、D
フリップフロップ60dの出力信号OEMF0を第1の
入力に受けるNOR回路60eと、NOR回路60eの
出力信号を反転して出力活性化信号OEM0を生成する
インバータ回路60fと、バンク♯1〜♯3それぞれに
対する出力活性化信号OEM1、OEM2およびOEM
3を受けるOR回路73と、OR回路73の出力信号と
NOR回路60eの出力信号を受け、その出力信号をN
OR回路60eの第2の入力に与えるNOR回路74を
含む。他バンク♯1〜♯3に対しても同様の構成が設け
られる。
する出力制御部の構成を示す図である。図16において
は、バンク♯0に対する出力活性化信号OEM0を発生
する部分の構成を示す。このバンク♯0制御回路は、D
フリップフロップ60dの出力信号OEMF0を第1の
入力に受けるNOR回路60eと、NOR回路60eの
出力信号を反転して出力活性化信号OEM0を生成する
インバータ回路60fと、バンク♯1〜♯3それぞれに
対する出力活性化信号OEM1、OEM2およびOEM
3を受けるOR回路73と、OR回路73の出力信号と
NOR回路60eの出力信号を受け、その出力信号をN
OR回路60eの第2の入力に与えるNOR回路74を
含む。他バンク♯1〜♯3に対しても同様の構成が設け
られる。
【0146】この図16に示す構成において、Dフリッ
プフロップ60dは、クロック信号CLKに同期して、
前段のDフリップフロップからの信号OEM0bを取込
み、出力活性化信号OEMF0として出力する。この信
号OEMF0に従って、転送指示信号CLKOE0が活
性化される。NOR回路60eおよび74は、この信号
OEMF0の活性化に従ってセットされ、出力活性化信
号OEM0をHレベルに設定する。他バンクにおいて、
すなわちバンク♯1〜♯3において、出力活性化信号O
EM1〜OEM3のいずれかが活性状態のときには、各
バンクに対応して設けられるOR回路73の出力信号に
より活性状態の出力活性化信号が非活性状態へ駆動され
る。したがって、バンク♯0からのデータが、確実に、
データバスGDB上に伝達される。データ転送完了後信
号OEMF0がLレベルとなっても信号OEM0はHレ
ベルを維持する。
プフロップ60dは、クロック信号CLKに同期して、
前段のDフリップフロップからの信号OEM0bを取込
み、出力活性化信号OEMF0として出力する。この信
号OEMF0に従って、転送指示信号CLKOE0が活
性化される。NOR回路60eおよび74は、この信号
OEMF0の活性化に従ってセットされ、出力活性化信
号OEM0をHレベルに設定する。他バンクにおいて、
すなわちバンク♯1〜♯3において、出力活性化信号O
EM1〜OEM3のいずれかが活性状態のときには、各
バンクに対応して設けられるOR回路73の出力信号に
より活性状態の出力活性化信号が非活性状態へ駆動され
る。したがって、バンク♯0からのデータが、確実に、
データバスGDB上に伝達される。データ転送完了後信
号OEMF0がLレベルとなっても信号OEM0はHレ
ベルを維持する。
【0147】この状態において、バンク♯1〜♯3のい
ずれかがアクセスされると、信号OEMF1〜OEMF
3のいずれかの活性化に従って、NOR回路60eおよ
び74で構成されるNOR型フリップフロップがリセッ
トされ、出力活性化信号OEM0がLレベルの非活性状
態となる。
ずれかがアクセスされると、信号OEMF1〜OEMF
3のいずれかの活性化に従って、NOR回路60eおよ
び74で構成されるNOR型フリップフロップがリセッ
トされ、出力活性化信号OEM0がLレベルの非活性状
態となる。
【0148】したがって、この図16に示す構成を利用
することにより、4バンク構成においても、スタンバイ
サイクル時いずれかのバンク、すなわち最も新しくアク
セスされたバンクからのデータが、持続的にデータバス
上に伝達される。
することにより、4バンク構成においても、スタンバイ
サイクル時いずれかのバンク、すなわち最も新しくアク
セスされたバンクからのデータが、持続的にデータバス
上に伝達される。
【0149】以上のように、この発明の実施の形態3に
従えば、スタンバイサイクル時においても、複数のバン
クのいずれかからのデータを、持続的にデータバス上に
伝達するように構成しているため、ロジック回路におい
てはこのデータバス上の信号を、直接MOSトランジス
タのゲートに受けることができる。入力バッファ(レシ
ーバ)は、図14に示すCMOSインバータで構成され
る場合、また、スタンバイサイクル時において何ら消費
電流が増加しない。
従えば、スタンバイサイクル時においても、複数のバン
クのいずれかからのデータを、持続的にデータバス上に
伝達するように構成しているため、ロジック回路におい
てはこのデータバス上の信号を、直接MOSトランジス
タのゲートに受けることができる。入力バッファ(レシ
ーバ)は、図14に示すCMOSインバータで構成され
る場合、また、スタンバイサイクル時において何ら消費
電流が増加しない。
【0150】[実施の形態4]図17は、この発明の実
施の形態4に従う同期型半導体記憶装置の全体の構成を
概略的に示す図である。図17において、クロック同期
型半導体記憶装置は、4つのメモリアレイ1a〜1dを
含む。メモリアレイ1aおよび1bがバンク♯0を構成
し、メモリアレイ1cおよび1dがバンク♯1を構成す
る。メモリアレイ1a〜1dに対し、それぞれ、グロー
バルデータバスGIO0〜GIO3を介してライトドラ
イバ82a〜82dが結合される。グローバルデータバ
スGIO0〜GIO3は、先の実施の形態2と同様、1
28ビットの幅を備え、第2層アルミニウム配線層に構
成される。
施の形態4に従う同期型半導体記憶装置の全体の構成を
概略的に示す図である。図17において、クロック同期
型半導体記憶装置は、4つのメモリアレイ1a〜1dを
含む。メモリアレイ1aおよび1bがバンク♯0を構成
し、メモリアレイ1cおよび1dがバンク♯1を構成す
る。メモリアレイ1a〜1dに対し、それぞれ、グロー
バルデータバスGIO0〜GIO3を介してライトドラ
イバ82a〜82dが結合される。グローバルデータバ
スGIO0〜GIO3は、先の実施の形態2と同様、1
28ビットの幅を備え、第2層アルミニウム配線層に構
成される。
【0151】ライトドライバ82a〜82dそれぞれに
対応して、データの入力を行なう入力回路80a〜80
dが設けられる。入力回路80a〜80dの各々は、与
えられた信号をクロック信号に同期して取込む入力バッ
ファと、バッファから与えられた信号を転送指示信号に
応答して受けてラッチするラッチ回路を備える。ライト
ドライバ82a〜82dと、入力回路80a〜80d
は、それぞれ、第2層アルミニウム配線層に形成される
128ビットのデータバスWDD0〜WDD3により結
合される。
対応して、データの入力を行なう入力回路80a〜80
dが設けられる。入力回路80a〜80dの各々は、与
えられた信号をクロック信号に同期して取込む入力バッ
ファと、バッファから与えられた信号を転送指示信号に
応答して受けてラッチするラッチ回路を備える。ライト
ドライバ82a〜82dと、入力回路80a〜80d
は、それぞれ、第2層アルミニウム配線層に形成される
128ビットのデータバスWDD0〜WDD3により結
合される。
【0152】メモリアレイ1aおよび1b上にわたっ
て、列方向に延在してサブデータバスWDAおよびWD
Bが配設される。このサブデータバスWDAおよびWD
Bは、データバスGDBを構成し、バンク♯0および♯
1に対し共通に設けられる。これらのサブデータバスW
DAは、入力回路80aおよび80cに結合され、サブ
データバスWDBは、入力回路80bおよび80dに結
合される。これにより、ロジック回路10は、入力回路
80aおよび80bまたは入力回路80cおよび80d
に対し書込データを伝達する。サブデータバスWDAお
よびWDBは、第3層アルミニウム配線層に形成され
る。
て、列方向に延在してサブデータバスWDAおよびWD
Bが配設される。このサブデータバスWDAおよびWD
Bは、データバスGDBを構成し、バンク♯0および♯
1に対し共通に設けられる。これらのサブデータバスW
DAは、入力回路80aおよび80cに結合され、サブ
データバスWDBは、入力回路80bおよび80dに結
合される。これにより、ロジック回路10は、入力回路
80aおよび80bまたは入力回路80cおよび80d
に対し書込データを伝達する。サブデータバスWDAお
よびWDBは、第3層アルミニウム配線層に形成され
る。
【0153】入力回路80aおよび80cの間に、電源
回路6aが配置され、入力回路80bおよび80dの間
に、電源回路6bが配置される。
回路6aが配置され、入力回路80bおよび80dの間
に、電源回路6bが配置される。
【0154】中央部に、制御回路5が配置され、これら
の入力回路80a〜80dおよびライトドライバ82a
〜82dに対する制御信号WDR0,WDR1およびW
DE0およびWDE1を出力する。
の入力回路80a〜80dおよびライトドライバ82a
〜82dに対する制御信号WDR0,WDR1およびW
DE0およびWDE1を出力する。
【0155】これらの書込経路に対しても、それぞれパ
イプラインステージ(ライトドライバおよび入力回路で
構成される経路)を設けることにより、バス占有面積を
増大させることなく、容易にバス幅を拡張することがで
きる。これは、先の実施の形態2と同様、データバスG
IOおよびWDDが第2層アルミニウム配線層で形成さ
れ、サブデータバスWDAおよびWDBは、第3層アル
ミニウム配線層で形成れるためである。
イプラインステージ(ライトドライバおよび入力回路で
構成される経路)を設けることにより、バス占有面積を
増大させることなく、容易にバス幅を拡張することがで
きる。これは、先の実施の形態2と同様、データバスG
IOおよびWDDが第2層アルミニウム配線層で形成さ
れ、サブデータバスWDAおよびWDBは、第3層アル
ミニウム配線層で形成れるためである。
【0156】図18は、図17に示す同期型半導体記憶
装置の1つのメモリアレイに対する書込パイプラインス
テージの構成を概略的に示す図である。入力回路80
(80a〜80d)は、クロック信号CLKに同期して
外部からのデータDを通過させるトライステートインバ
ータバッファ80♯0と、トライステートインバータバ
ッファ80♯0からのデータをラッチするラッチ回路8
0♯1と、転送指示信号WDRに応答して、このラッチ
回路80♯1にラッチされたデータをライトドライバ8
2へ伝達する転送ゲート80♯2を含む。ラッチ回路8
0♯1は、トライステートインバータバッファ80♯0
からの信号を反転するインバータ81aと、インバータ
81aの出力信号を反転してインバータ81aの入力部
へ伝達するインバータ81bを含む。転送ゲート80♯
2は、ライトコマンド印加時活性化される転送指示信号
WDRに応答して動作するトライステートバッファで構
成される。
装置の1つのメモリアレイに対する書込パイプラインス
テージの構成を概略的に示す図である。入力回路80
(80a〜80d)は、クロック信号CLKに同期して
外部からのデータDを通過させるトライステートインバ
ータバッファ80♯0と、トライステートインバータバ
ッファ80♯0からのデータをラッチするラッチ回路8
0♯1と、転送指示信号WDRに応答して、このラッチ
回路80♯1にラッチされたデータをライトドライバ8
2へ伝達する転送ゲート80♯2を含む。ラッチ回路8
0♯1は、トライステートインバータバッファ80♯0
からの信号を反転するインバータ81aと、インバータ
81aの出力信号を反転してインバータ81aの入力部
へ伝達するインバータ81bを含む。転送ゲート80♯
2は、ライトコマンド印加時活性化される転送指示信号
WDRに応答して動作するトライステートバッファで構
成される。
【0157】ライトドライバ82は、転送ゲート80♯
2を介してデータバス線WDBLを介して与えられるデ
ータを反転するインバータ82♯aと、ライトドライバ
活性化信号WDEとデータバス線WDBL上の信号を受
けるAND回路82♯bと、インバータ82♯aの出力
信号とライトドライバ活性化信号WDEを受けるAND
回路82♯cを含む。AND回路82♯bおよび82♯
cが、グローバルデータバス線対GIOLPを与えられ
たデータに従って駆動する。
2を介してデータバス線WDBLを介して与えられるデ
ータを反転するインバータ82♯aと、ライトドライバ
活性化信号WDEとデータバス線WDBL上の信号を受
けるAND回路82♯bと、インバータ82♯aの出力
信号とライトドライバ活性化信号WDEを受けるAND
回路82♯cを含む。AND回路82♯bおよび82♯
cが、グローバルデータバス線対GIOLPを与えられ
たデータに従って駆動する。
【0158】この図18に示す書込経路(パイプライン
ステージ)においては、内部クロック信号CLKが立上
がると、インバータバッファ80♯0が動作し、外部か
らのデータをラッチ回路80♯1によりラッチする。続
いて、データ書込モード時において、バンクアドレスに
従って転送指示信号WDR(WDR0またはWDR1)
が活性化され、ラッチ回路80♯1においてラッチされ
たデータがデータバス線WDBLに伝達される。続い
て、このデータバス線WDBL上に伝達されたデータ
が、ライトドライバに到達すると、ライトドライバ活性
化信号WDE(WDEOまたはWDEI)が活性化さ
れ、グローバルデータバス線対GIOLPを介して選択
メモリセルへ書込まれる。
ステージ)においては、内部クロック信号CLKが立上
がると、インバータバッファ80♯0が動作し、外部か
らのデータをラッチ回路80♯1によりラッチする。続
いて、データ書込モード時において、バンクアドレスに
従って転送指示信号WDR(WDR0またはWDR1)
が活性化され、ラッチ回路80♯1においてラッチされ
たデータがデータバス線WDBLに伝達される。続い
て、このデータバス線WDBL上に伝達されたデータ
が、ライトドライバに到達すると、ライトドライバ活性
化信号WDE(WDEOまたはWDEI)が活性化さ
れ、グローバルデータバス線対GIOLPを介して選択
メモリセルへ書込まれる。
【0159】この図18に示す構成において、転送ゲー
ト80♯2は、CMOSトランスミッションゲートで構
成されてもよい。
ト80♯2は、CMOSトランスミッションゲートで構
成されてもよい。
【0160】この書込回路においても、パイプラインス
テージ(ライトドライバおよび入力回路)を設け、転送
指示信号WDRおよびライトドライバ活性化信号に従っ
てデータを転送することにより複数のバンクに共通に、
データバスを配設して、データの入力を行なうことがで
きる。
テージ(ライトドライバおよび入力回路)を設け、転送
指示信号WDRおよびライトドライバ活性化信号に従っ
てデータを転送することにより複数のバンクに共通に、
データバスを配設して、データの入力を行なうことがで
きる。
【0161】なお、サブデータバスWDAおよびWDB
は、先の実施の形態2において示したサブデータバスR
DAおよびRDBと同じデータバスであってもよく、ま
た別のデータバスであってもよい。すなわち、書込デー
タを伝達するサブデータバスWDAおよびWDBと、読
出データを伝達するサブデータバスRDAおよびRDB
が別々に設けられる構成であってもよい。
は、先の実施の形態2において示したサブデータバスR
DAおよびRDBと同じデータバスであってもよく、ま
た別のデータバスであってもよい。すなわち、書込デー
タを伝達するサブデータバスWDAおよびWDBと、読
出データを伝達するサブデータバスRDAおよびRDB
が別々に設けられる構成であってもよい。
【0162】[変更例]図19は、この発明の実施の形
態4の変更例の構成を示す図である。図19において、
同期型半導体記憶装置は、バンク♯0を構成するメモリ
アレイ90♯0およびバンク♯1を構成するメモリアレ
イ90♯1と、バンク♯0と、グローバルデータバス9
3♯0を介してデータの授受を行なう読出パイプライン
91♯0および書込パイプライン92♯0と、バンク♯
1とグローバルデータバス93♯1を介して読出データ
を受けて転送する読出パイプライン91♯1と、グロー
バルデータバス93♯1を介してバンク♯1へ書込デー
タを転送する書込パイプライン92♯1を含む。バンク
♯0を構成するメモリアレイ90♯0上にわたって、読
出データを伝達する読出データバスRGDBが形成さ
れ、また、読出データバスRGDBと並行に、書込デー
タをロジック回路10から伝達する書込データバスWG
DBが配置される。これらの読出データバスRGDB
は、読出パイプラインステージ91♯0および91♯1
に結合され、書込データバスWGDBは、書込パイプラ
インステージ92♯0および92♯1に結合される。
態4の変更例の構成を示す図である。図19において、
同期型半導体記憶装置は、バンク♯0を構成するメモリ
アレイ90♯0およびバンク♯1を構成するメモリアレ
イ90♯1と、バンク♯0と、グローバルデータバス9
3♯0を介してデータの授受を行なう読出パイプライン
91♯0および書込パイプライン92♯0と、バンク♯
1とグローバルデータバス93♯1を介して読出データ
を受けて転送する読出パイプライン91♯1と、グロー
バルデータバス93♯1を介してバンク♯1へ書込デー
タを転送する書込パイプライン92♯1を含む。バンク
♯0を構成するメモリアレイ90♯0上にわたって、読
出データを伝達する読出データバスRGDBが形成さ
れ、また、読出データバスRGDBと並行に、書込デー
タをロジック回路10から伝達する書込データバスWG
DBが配置される。これらの読出データバスRGDB
は、読出パイプラインステージ91♯0および91♯1
に結合され、書込データバスWGDBは、書込パイプラ
インステージ92♯0および92♯1に結合される。
【0163】この図19に示す配置において、書込デー
タバスおよび読出データバスは別々に設けられる。した
がって、データバス線の数は増大するものの、バンクを
構成するメモリアレイ90♯0上にわたってこれらのデ
ータバスRGDBおよびWGDBが配置されているた
め、配線占有面積を増大させることなく、容易にデータ
バスが拡張された書込データバスおよび読出データバス
を配設することができる。読出データバスおよび書込デ
ータバスを別々に設けることにより、読出データがデー
タバスRGDB上に伝達されている間に、書込データバ
スWGDB上に書込データを伝達することができる。
タバスおよび読出データバスは別々に設けられる。した
がって、データバス線の数は増大するものの、バンクを
構成するメモリアレイ90♯0上にわたってこれらのデ
ータバスRGDBおよびWGDBが配置されているた
め、配線占有面積を増大させることなく、容易にデータ
バスが拡張された書込データバスおよび読出データバス
を配設することができる。読出データバスおよび書込デ
ータバスを別々に設けることにより、読出データがデー
タバスRGDB上に伝達されている間に、書込データバ
スWGDB上に書込データを伝達することができる。
【0164】読出パイプライン91♯0および91♯1
は、プリアンプ回路から出力回路までの各回路を含み、
書込パイプラインステージ92♯0および92♯1は、
入力バッファおよびラッチ回路およびライトドライバを
含む。
は、プリアンプ回路から出力回路までの各回路を含み、
書込パイプラインステージ92♯0および92♯1は、
入力バッファおよびラッチ回路およびライトドライバを
含む。
【0165】1つのバンクにおいて、読出パイプライン
ステージおよび書込パイプラインステージにおける各回
路の配置は任意である。プリアンプ、ライトドライバ、
ラッチ回路、入力回路、および出力回路が1列に整列し
て配置されてもよい。この整列配置において、回路配置
領域において空き領域が混在するため、この空き領域に
おいて、第2層アルミニウム配線層を用いて内部データ
バスを配置することができる。
ステージおよび書込パイプラインステージにおける各回
路の配置は任意である。プリアンプ、ライトドライバ、
ラッチ回路、入力回路、および出力回路が1列に整列し
て配置されてもよい。この整列配置において、回路配置
領域において空き領域が混在するため、この空き領域に
おいて、第2層アルミニウム配線層を用いて内部データ
バスを配置することができる。
【0166】以上のように、この発明の実施の形態4に
従えば、データ書込経路においても、各メモリアレイに
対してパイプラインステージを設けているため、配線占
有面積を増大させることなく容易にデータバス幅を拡張
することができる。
従えば、データ書込経路においても、各メモリアレイに
対してパイプラインステージを設けているため、配線占
有面積を増大させることなく容易にデータバス幅を拡張
することができる。
【0167】[他の適用例]上述の説明において、同期
型半導体記憶装置として、シンクロナス・ダイナミック
・ランダム・アクセス・メモリ(SDRAM)が示され
ている。しかしながら、クロック信号に同期してデータ
の転送を行なう記憶装置であれば、本発明は適用可能で
ある。
型半導体記憶装置として、シンクロナス・ダイナミック
・ランダム・アクセス・メモリ(SDRAM)が示され
ている。しかしながら、クロック信号に同期してデータ
の転送を行なう記憶装置であれば、本発明は適用可能で
ある。
【0168】また、上述の説明においては、多バンク構
成の同期型半導体記憶装置が示されている。しかしなが
ら、単一バンク構成の同期型半導体記憶装置であっても
よい。行方向に整列するメモリアレイにおいて同時にメ
モリセルが選択されてデータアクセスが行なわれればよ
い。
成の同期型半導体記憶装置が示されている。しかしなが
ら、単一バンク構成の同期型半導体記憶装置であっても
よい。行方向に整列するメモリアレイにおいて同時にメ
モリセルが選択されてデータアクセスが行なわれればよ
い。
【0169】また、クロック信号は、外部からのクロッ
ク信号に同期して内部で発生されてロジック回路および
記憶装置に与えられるクロック信号であってもよく、ま
た、ロジック回路から与えられるクロック信号であって
もよい。
ク信号に同期して内部で発生されてロジック回路および
記憶装置に与えられるクロック信号であってもよく、ま
た、ロジック回路から与えられるクロック信号であって
もよい。
【0170】
【発明の効果】以上のように、この発明に従えば、バス
占有面積を増大させることなく容易にバス幅を拡張する
ことができる同期型半導体記憶装置を実現することがで
きる。
占有面積を増大させることなく容易にバス幅を拡張する
ことができる同期型半導体記憶装置を実現することがで
きる。
【0171】請求項1に係る発明に従えば、複数のメモ
リアレイそれぞれに対応してプリアンプ回路、リード転
送回路、および出力回路を配置し、データバスをメモリ
アレイ上にわたって延在して配置して、各出力回路に共
通に結合するように構成しているため、バス占有面積を
何ら増大させることなく、ビット幅を容易に拡張するこ
とができる。
リアレイそれぞれに対応してプリアンプ回路、リード転
送回路、および出力回路を配置し、データバスをメモリ
アレイ上にわたって延在して配置して、各出力回路に共
通に結合するように構成しているため、バス占有面積を
何ら増大させることなく、ビット幅を容易に拡張するこ
とができる。
【0172】請求項2に係る発明に従えば、リード転送
回路を、複数のメモリアレイそれぞれに対応して配置
し、また出力回路もメモリアレイそれぞれに対応して配
置しているため、各メモリアレイ単位での内部データバ
ス線を、サブデータバス配線と異なる配線層に配設する
ことができ、より効率的なバス配線のレイアウトを実現
することができ、またバス配線占有面積も低減される。
回路を、複数のメモリアレイそれぞれに対応して配置
し、また出力回路もメモリアレイそれぞれに対応して配
置しているため、各メモリアレイ単位での内部データバ
ス線を、サブデータバス配線と異なる配線層に配設する
ことができ、より効率的なバス配線のレイアウトを実現
することができ、またバス配線占有面積も低減される。
【0173】請求項3に係る発明に従えば、メモリアレ
イ指定信号に応答して、このメモリアレイ指定信号を指
定するメモリアレイに対して設けられたプリアンプ回
路、リード転送回路および出力回路をクロック信号に同
期して活性化しているため、メモリアレイ単位で、正確
にデータをクロック信号に同期して転送することができ
る。
イ指定信号に応答して、このメモリアレイ指定信号を指
定するメモリアレイに対して設けられたプリアンプ回
路、リード転送回路および出力回路をクロック信号に同
期して活性化しているため、メモリアレイ単位で、正確
にデータをクロック信号に同期して転送することができ
る。
【0174】請求項4に係る発明に従えば、選択メモリ
アレイへのアクセス完了後、この選択メモリアレイに対
して設けられた出力回路を活性状態に保持しているた
め、サブデータバスがハイインピーダンス状態に保持さ
れて不安定になるのを防止でき、これによりロジック回
路の入力バッファ回路が誤って動作して消費電流が増大
するのを防止することができる。
アレイへのアクセス完了後、この選択メモリアレイに対
して設けられた出力回路を活性状態に保持しているた
め、サブデータバスがハイインピーダンス状態に保持さ
れて不安定になるのを防止でき、これによりロジック回
路の入力バッファ回路が誤って動作して消費電流が増大
するのを防止することができる。
【0175】請求項5に係る発明に従えば、各出力回路
は活性化時、対応のラッチ回路に保持されたデータをデ
ータバス上に伝達しているため、持続的に先のサイクル
で読出されたデータをデータバス上に伝達することがで
き、バス充放電を伴うことなく、ロジック回路の入力バ
ッファを安定に所定の状態に保持することができ、消費
電流が低減されまた誤動作も防止することができる。
は活性化時、対応のラッチ回路に保持されたデータをデ
ータバス上に伝達しているため、持続的に先のサイクル
で読出されたデータをデータバス上に伝達することがで
き、バス充放電を伴うことなく、ロジック回路の入力バ
ッファを安定に所定の状態に保持することができ、消費
電流が低減されまた誤動作も防止することができる。
【0176】請求項6に係る発明に従えば、出力回路
を、非活性化時出力ハイインピーダンス状態に設定して
いるため、データバスを共有する構成においても、デー
タの衝突を伴うことなく正確にデータの読出を行なうこ
とができる。
を、非活性化時出力ハイインピーダンス状態に設定して
いるため、データバスを共有する構成においても、デー
タの衝突を伴うことなく正確にデータの読出を行なうこ
とができる。
【0177】請求項7に係る発明に従えば、各メモリア
レイに対して、ライト転送回路、ライトドライバおよび
入力回路を設け、書込経路もパイプライン化しているた
め、各メモリアレイに対する書込データを伝達するため
のバスのビット幅を、容易に拡張することができる。
レイに対して、ライト転送回路、ライトドライバおよび
入力回路を設け、書込経路もパイプライン化しているた
め、各メモリアレイに対する書込データを伝達するため
のバスのビット幅を、容易に拡張することができる。
【0178】請求項8に係る発明に従えば、書込データ
バスと読出データバスとを別々に設けているため、読出
データのデータバスの転送時に、書込データを書込デー
タバスに転送することができ、高速アクセスが可能とな
る。
バスと読出データバスとを別々に設けているため、読出
データのデータバスの転送時に、書込データを書込デー
タバスに転送することができ、高速アクセスが可能とな
る。
【0179】請求項9に係る発明に従えば、複数のメモ
リアレイが複数のバンクを構成しているため、バンク構
成においても、データバス幅を、容易に占有面積を増大
させることなく拡張することができる。これにより、ロ
ジック回路との混載に適した多バンク同期型半導体記憶
装置を実現することができる。
リアレイが複数のバンクを構成しているため、バンク構
成においても、データバス幅を、容易に占有面積を増大
させることなく拡張することができる。これにより、ロ
ジック回路との混載に適した多バンク同期型半導体記憶
装置を実現することができる。
【0180】請求項10に係る発明に従えば、スタンバ
イサイクル時においては、複数の出力回路の1つを活性
状態に保持して、サブデータバスにデータを転送するよ
うに構成しているため、サブデータバスがハイインピー
ダンス状態となるのを防止することができ、その電位が
スタンバイサイクル時においても固定されるため、ロジ
ック回路における入力回路は正確にオフ状態を保持する
ことができるため、消費電流を低減することができる。
イサイクル時においては、複数の出力回路の1つを活性
状態に保持して、サブデータバスにデータを転送するよ
うに構成しているため、サブデータバスがハイインピー
ダンス状態となるのを防止することができ、その電位が
スタンバイサイクル時においても固定されるため、ロジ
ック回路における入力回路は正確にオフ状態を保持する
ことができるため、消費電流を低減することができる。
【0181】請求項11に係る発明に従えば、選択メモ
リアレイに対応して設けられた入力回路がライト転送回
路およびライトドライバをクロック信号に同期して順次
活性化しているため、正確にデータ書込をクロック信号
に同期して行なうことができる。
リアレイに対応して設けられた入力回路がライト転送回
路およびライトドライバをクロック信号に同期して順次
活性化しているため、正確にデータ書込をクロック信号
に同期して行なうことができる。
【図1】 この発明の実施の形態1に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。
記憶装置の全体の構成を概略的に示す図である。
【図2】 この発明の実施の形態2に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。
記憶装置の全体の構成を概略的に示す図である。
【図3】 図2に示す同期型半導体記憶装置の電源配置
の一例を示す図である。
の一例を示す図である。
【図4】 図2に示す同期型半導体記憶装置の1ビット
のデータ読出に関連する部分の構成を示す図である。
のデータ読出に関連する部分の構成を示す図である。
【図5】 図4に示す回路の動作を示すタイミングチャ
ート図である。
ート図である。
【図6】 図2に示す制御回路の構成を概略的に示す図
である。
である。
【図7】 図6に示すバンク♯0制御回路の構成を概略
的に示す図である。
的に示す図である。
【図8】 図6に示すバンク♯0制御回路およびバンク
♯1制御回路の変更例の構成を概略的に示す図である。
♯1制御回路の変更例の構成を概略的に示す図である。
【図9】 図8に示す回路の動作を示すタイミングチャ
ート図である。
ート図である。
【図10】 この発明の実施の形態2におけるバス線の
終端の構成を示す図である。
終端の構成を示す図である。
【図11】 この発明の実施の形態2におけるデータバ
ス線の終端の部分の構成を概略的に示す図である。
ス線の終端の部分の構成を概略的に示す図である。
【図12】 この発明の実施の形態3に従う同期型半導
体記憶装置の要部の構成を示す図である。
体記憶装置の要部の構成を示す図である。
【図13】 図12に示す回路の動作を示すタイミング
チャート図である。
チャート図である。
【図14】 図12に示す回路の効果を説明するための
図である。
図である。
【図15】 この発明の実施の形態3における変更例の
ためのバンク配置を示す図である。
ためのバンク配置を示す図である。
【図16】 この発明の実施の形態3の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図17】 この発明の実施の形態4に従う同期型半導
体記憶装置の全体の構成を概略的に示す図である。
体記憶装置の全体の構成を概略的に示す図である。
【図18】 図17に示す同期型半導体記憶装置の1ビ
ットのデータ書込部の構成を示す図である。
ットのデータ書込部の構成を示す図である。
【図19】 この発明の実施の形態4の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図20】 従来の同期型半導体記憶装置の構成を概略
的に示す図である。
的に示す図である。
【図21】 図20に示す同期型半導体記憶装置の動作
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図22】 図20に示す同期型半導体記憶装置の1ビ
ットのデータ読出部の構成を概略的に示す図である。
ットのデータ読出部の構成を概略的に示す図である。
【図23】 図22に示す回路の動作を示すタイミング
チャート図である。
チャート図である。
【図24】 従来のロジック混載同期型半導体記憶装置
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図25】 図20に示す同期型半導体記憶装置の動作
幅を拡張したバス構成を概略的に示す図である。
幅を拡張したバス構成を概略的に示す図である。
1a〜1d メモリアレイ、2a〜2d プリアンプ回
路、3a〜3d ラッチ回路、3♯a,3♯b ラッチ
回路、4♯a,4♯b,4♯0〜4♯3 出力回路、3
♯0〜3♯3 ラッチ回路、5 制御回路、6a,6b
電源回路、10 ロジック回路、20a,21a プ
リアンプ、20b,21b インバータラッチ、20
c,21c 転送回路、30a,31a,40a,41
a 転送ゲート、30b,31b,40b,41b イ
ンバータラッチ、40c,41cメインアンプ、5c
バンク♯0制御回路、5d バンク♯1制御回路、60
b〜60d,62b〜62d Dフリップフロップ、6
0e,62e NOR回路、60f,62f インバー
タ、73 OR回路、74 NOR回路、80a〜80
d 入力回路(入力バッファ・ラッチ)、82a〜82
d ライトドライバ、WDA,WDB,RDA,RDB
サブデータバス、GDB データバス、80♯0 入
力バッファ、80♯1 インバータラッチ、80♯2
トライステートバッファ、82♯b,82♯c AND
回路、91♯0,91♯1 読出パイプラインステー
ジ、92♯0,92♯1 書込パイプラインステージ、
93♯0,93♯1 グローバルデータバス、RGDB
読出データバス、WGDB 書込データバス。
路、3a〜3d ラッチ回路、3♯a,3♯b ラッチ
回路、4♯a,4♯b,4♯0〜4♯3 出力回路、3
♯0〜3♯3 ラッチ回路、5 制御回路、6a,6b
電源回路、10 ロジック回路、20a,21a プ
リアンプ、20b,21b インバータラッチ、20
c,21c 転送回路、30a,31a,40a,41
a 転送ゲート、30b,31b,40b,41b イ
ンバータラッチ、40c,41cメインアンプ、5c
バンク♯0制御回路、5d バンク♯1制御回路、60
b〜60d,62b〜62d Dフリップフロップ、6
0e,62e NOR回路、60f,62f インバー
タ、73 OR回路、74 NOR回路、80a〜80
d 入力回路(入力バッファ・ラッチ)、82a〜82
d ライトドライバ、WDA,WDB,RDA,RDB
サブデータバス、GDB データバス、80♯0 入
力バッファ、80♯1 インバータラッチ、80♯2
トライステートバッファ、82♯b,82♯c AND
回路、91♯0,91♯1 読出パイプラインステー
ジ、92♯0,92♯1 書込パイプラインステージ、
93♯0,93♯1 グローバルデータバス、RGDB
読出データバス、WGDB 書込データバス。
Claims (11)
- 【請求項1】 各々が行列状に配列される複数のメモリ
セルを有しかつ行列状に配列される複数のメモリアレ
イ、 各前記メモリアレイに対応して配置され、対応のメモリ
アレイの選択メモリセルから読出されたデータを増幅す
るための複数のプリアンプ回路、 前記複数のプリアンプ回路に対応して設けられ、対応の
プリアンプ回路により増幅されたデータをクロック信号
に同期して転送するための複数のリード転送回路、およ
び前記複数のメモリアレイに共通に設けられるデータバ
スを備え、前記データバスは、各々が前記複数のメモリ
アレイの前記行および列の一方の方向に沿って整列する
メモリアレイに共通に設けられかつ対応するメモリアレ
イの少なくとも1つのメモリアレイ上に前記一方の方向
に沿って延在して配置される複数のサブデータバスを含
み、さらに前記複数のリード転送回路各々に対応して設
けられ、対応のリード転送回路からのデータを受けて前
記データバスに伝達する複数の出力回路を備える、同期
型半導体記憶装置。 - 【請求項2】 前記複数のリード転送回路は、前記複数
のメモリアレイ各々に対応して配置され、かつ前記出力
回路も前記複数のメモリアレイ各々に対応して配置さ
れ、各前記出力回路は活性化時対応のサブデータバスに
データを伝達する、請求項1記載の同期型半導体記憶装
置。 - 【請求項3】 メモリアレイ指定信号に応答して、前記
メモリアレイ指定信号が指定するメモリアレイに対して
設けられたプリアンプ回路、リード転送回路および出力
回路を前記クロック信号に同期して活性化する制御手段
をさらに備える、請求項1または2記載の同期型半導体
記憶装置。 - 【請求項4】 前記制御手段は、 前記メモリアレイ指定信号の指定する選択メモリアレイ
へのアクセス完了後、前記選択メモリアレイに対して設
けられた出力回路を次に別のメモリアレイが指定される
まで活性状態に保持する手段を備える、請求項3記載の
同期型半導体記憶装置。 - 【請求項5】 各前記出力回路は、与えられたデータを
ラッチするラッチ回路を含み、各前記出力回路は、活性
化されると前記ラッチ回路に保持されたデータを対応の
サブデータバス上に出力する、請求項4記載の同期型半
導体記憶装置。 - 【請求項6】 各前記出力回路は、非活性化時、出力ハ
イインピーダンス状態に設定される、請求項1記載の同
期型半導体記憶装置。 - 【請求項7】 前記複数のメモリアレイ各々に対応して
設けられ、活性化時前記クロック信号に同期して内部書
込データを生成する複数の入力回路、 各前記入力回路に対応して設けられ、対応の入力回路か
らのデータを前記クロック信号に同期して転送する複数
のライト転送回路、および各前記ライト転送回路に対応
して設けられ、対応の転送回路からのデータを対応のメ
モリアレイの選択メモリセルへ転送する複数のライトド
ライバをさらに備える、請求項1記載の同期型半導体記
憶装置。 - 【請求項8】 前記データバスと平行にかつ前記データ
バスと別に設けられ、前記複数の入力回路に共通に結合
され、書込データを伝達するライトデータバスをさらに
備え、前記ライトデータバスは、各々が前記一方の方向
に沿って整列するメモリアレイに共通に設けられかつ対
応のメモリアレイの少なくとも1つのメモリアレイ上に
前記一方の方向に沿って延在して配置される複数のサブ
ライトデータバスを含む、請求項7記載の同期型半導体
記憶装置。 - 【請求項9】 前記複数のメモリアレイは複数のバンク
を構成し、前記サブデータバスを共有するメモリアレイ
は異なるバンクを構成する、請求項1記載の同期型半導
体記憶装置。 - 【請求項10】 前記制御手段は、前記同期型半導体記
憶装置がスタンバイサイクルにあるとき、前記複数の出
力回路のうち、サブデータバスを共有する出力回路のう
ち1つの出力回路を活性状態に保持する手段を含む、請
求項3記載の同期型半導体記憶装置。 - 【請求項11】 メモリアレイ指定信号に応答して、指
定された選択メモリアレイに対応して設けられた入力回
路、ライト転送回路およびライトドライバを前記クロッ
ク信号に同期して活性化する制御回路をさらに備える、
請求項7記載の同期型半導体記憶装置。
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---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10213998A JP2000048566A (ja) | 1998-07-29 | 1998-07-29 | 同期型半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
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ID=16648575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10213998A Pending JP2000048566A (ja) | 1998-07-29 | 1998-07-29 | 同期型半導体記憶装置 |
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Country | Link |
---|---|
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CN112669895A (zh) * | 2019-10-16 | 2021-04-16 | 长鑫存储技术有限公司 | 测试电路及采用该测试电路的存储芯片 |
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-
1998
- 1998-07-29 JP JP10213998A patent/JP2000048566A/ja active Pending
-
1999
- 1999-01-13 US US09/229,265 patent/US6134178A/en not_active Expired - Lifetime
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