JP2002076337A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタのオン抵抗の低減と耐圧の向上
を両立させ、更なる微細化を可能にする。 【解決手段】 絶縁ゲート型電界効果トランジスタを備
えた半導体装置であって、その主面に第１導電型の半導
体領域を有する半導体基板と、前記主面のチャネル形成
領域表面にゲート絶縁膜を介して形成されたゲート導電
膜と、前記ゲート絶縁膜の一端に形成され、第２導電型
不純物濃度が高い高濃度ソース領域と、前記一端側に対
向する他端側に形成され、第２導電型不純物濃度が低い
低濃度ドレイン領域と、前記ゲート導電膜の前記他端側
にて前記主面の第１導電型半導体領域に形成され、かつ
前記チャネル形成領域とともに前記低濃度ドレイン領域
を挟むように形成された第２導電型不純物濃度が高い高
濃度ドレイン領域とを具備し、前記低濃度ドレイン領域
は、その断面形状が前記チャネル形成領域の表面より高
い位置に***した台形部を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、オフセットドレイン構造の半
導体装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】移動体通信端末装置の送信アンプ回路電
源回路等に用いられる電力増幅用電界効果トランジスタ
では、高効率で大電力出力が要求される。このため、オ
ン抵抗を増加させることなく、大電流化とともに高耐圧
化が必要となる。大電流化を達成する方法として、電界
効果トランジスタではチャネル幅を増大させることが一
般的に行われており、更に、より大電力化を図るため
に、例えばストライプ状等のゲート電極をもつ複数の電
解効果トランジスタを並列接続することによってチャネ
ル幅の増大を図ることが行われている。

【０００３】一方、高耐圧化を図るために、ゲート電極
下のチャネル領域と高濃度ドレイン領域との間に低濃度
のドレイン領域であるオフセット層を配置するオフセッ
トドレイン構造が用いられている。なお、オフセットド
レイン構造の技術については米国特許４，１７２，２６
０号に開示されている。

【０００４】

【発明が解決しようとする課題】しかしながら、本発明
者等は、上記構造について次のような問題があることを
見出した。即ち、オフセットドレイン構造にした場合、
ドレイン耐圧は向上するもののオン抵抗が高くなるとい
う問題を生ずる。対策として、多少のドレイン耐圧を犠
牲にしてもオフセットドレイン領域の不純物濃度をより
高濃度にすることが考えられるが、ソース・ドレイン領
域間のパンチスルー現象、しきい値電圧の変動、スタン
バイ電流(オフ電流)の増加等として知られる所謂短チャ
ネル効果の悪化が問題となる。特に、半導体装置の微細
化に伴い、短チャネル効果の悪化が厳しくなってきてい
る。

【０００５】加えて、オフセット層の不純物濃度が低い
ため、半導体基板と半導体基板に接する絶縁膜との界面
にホットキャリアがトラップされることによって、オフ
セットドレインが空乏化し、オン抵抗が増大するという
問題が生じていた。

【０００６】本発明の課題は、このような問題を解決し
オン抵抗の低減と耐圧の向上を両立させ、更なる微細化
を可能にする技術を提供することにある。

【０００７】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【０００９】絶縁ゲート型電界効果トランジスタを備え
た半導体装置であって、対向する第１主面及び第２主面
を有し、前記第１主面は第１導電型の半導体領域を有す
る半導体基板と、前記第１主面のチャネル形成領域表面
にゲート絶縁膜を介して形成されたゲート導電膜と、前
記ゲート絶縁膜の一端にて前記第１主面の第１導電型半
導体領域に形成され、第２導電型不純物濃度が高い高濃
度ソース領域と、前記ゲート導電膜の前記一端側に対向
する他端側にて前記第１主面の第１導電型半導体領域に
形成され、第２導電型不純物濃度が低い低濃度ドレイン
領域と、前記ゲート導電膜の前記一端側に対向する他端
側にて前記第１主面の第１導電型半導体領域に形成さ
れ、かつ前記チャネル形成領域とともに前記低濃度ドレ
イン領域を挟むように形成された第２導電型不純物濃度
が高い高濃度ドレイン領域とを具備し、前記低濃度ドレ
イン領域は、その断面形状が前記チャネル形成領域の表
面より高い位置に***した台形部を有している。

【００１０】また、前記低濃度ドレイン領域の台形部は
エピタキシャル半導体層からなっている。

【００１１】また、絶縁ゲート型電界効果トランジスタ
を備えた半導体装置の製造方法であって、対向する第１
主面及び第２主面を有し、前記第１主面は第１導電型の
半導体領域を有する半導体基板の前記第１主面のチャネ
ル形成領域表面にゲート絶縁膜を介してゲート導電膜を
形成する工程と、前記ゲート導電膜の前記一端側に対向
する他端側にて前記第１主面の第１導電型半導体領域に
形成され、第２導電型不純物濃度が低い低濃度ドレイン
領域の半導体基板層を形成する工程と、前記低濃度ドレ
イン領域の半導体基板層を下地としたエピタキシャル成
長によって絶縁性若しくは低不純物濃度のエピタキシャ
ル半導体層を形成し、このエピタキシャル半導体層に不
純物を導入して、その断面形状が前記チャネル形成領域
の表面より高い位置に***した低濃度ドレイン領域の台
形部を形成する工程と、前記ゲート絶縁膜の一端にて前
記第１主面の第１導電型半導体領域に形成され、第２導
電型不純物濃度が高い高濃度ソース領域を形成する工程
と、前記ゲート導電膜の前記一端側に対向する他端側に
て前記第１主面の第１導電型半導体領域に形成され、か
つ前記チャネル形成領域とともに前記低濃度ドレイン領
域を挟むように形成された第２導電型不純物濃度が高い
高濃度ドレイン領域を形成する工程とを有する。

【００１２】半導体基板を下地としたエピタキシャル成
長によって絶縁性若しくは低不純物濃度のエピタキシャ
ル半導体層を形成する工程と、このエピタキシャル半導
体層に不純物を導入して高不純物濃度の半導体領域を形
成する工程と、前記エピタキシャル半導体層を覆う絶縁
膜を形成し、この絶縁膜に前記エピタキシャル半導体層
を露出させる開口を形成する工程と、前記開口にエピタ
キシャル半導体層と接続するプラグとなる金属を埋め込
む工程とを有する。

【００１３】対向する第１主面及び第２主面を有する半
導体基板の前記第１主面を下地とした選択エピタキシャ
ル成長によって、その断面形状が前記半導体基板主面よ
り高い位置に***した絶縁性若しくは低不純物濃度のエ
ピタキシャル半導体層を形成する工程と、このエピタキ
シャル半導体層に不純物を導入して、高不純物濃度の台
形部を形成する工程と、前記エピタキシャル半導体層を
覆う絶縁膜を形成し、この絶縁膜に前記エピタキシャル
半導体層を露出させる開口を形成する工程と、前記開口
にエピタキシャル半導体層と接続するプラグとなる金属
を埋め込む工程とを有する。

【００１４】本発明の電界効果トランジスタでは、チャ
ネル形成領域の表面から***した台形部を設けることに
よって、オン抵抗を低減することとができる。チャネル
形成領域の表面から下の部分では、従来と同様の構成と
なっているため耐圧を低下させることがない。加えて、
ホットキャリアのトラップによる空乏化が生じないため
オン抵抗が低減する。

【００１５】すなわち、ゲート導電膜下のチャネル形成
領域を通過するキャリアがゲート導電膜のドレイン端部
にてホットキャリアとなって、オフセットドレイン領域
上を覆う絶縁膜と該ドレイン領域との界面にトラップさ
れようとするが、オフセットドレインがチャネル形成領
域表面より***した台形部を有するので、ホットキャリ
アがその台形部の半導体領域中を走行している間に消滅
し、界面でのキャリアトラップが防止される。この結
果、キャリアのトラップがなくなるのでオフセットドレ
イン領域でのキャリアトラップによる空乏化が阻止さ
れ、オン抵抗の高抵抗化が防止できる。

【００１６】更に、オフセットドレイン領域の台形部は
三次元的に形成されるので、占有面積の増加を招くこと
なく、オン抵抗を減少できる。特に、微細化の半導体装
置の構造として適している。

【００１７】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

【００１８】

【発明の実施の形態】（実施の形態１）図１は、本発明
の一実施の形態である半導体装置の要部である電界効果
トランジスタを示す縦断面図である。

【００１９】本実施の形態の電界効果トランジスタはオ
フセットドレイン構成となっており、例えば単結晶シリ
コンからなるｐ型高不純物濃度の半導体基体１上に低濃
度のｐ型のエピタキシャル基体層２をエピタキシャル成
長させた半導体基板を用い、エピタキシャル基体層２の
主面にｐ型ウエル３を形成する。このウエル３はチャネ
ル形成領域の不純物濃度を規定し、しきい値電圧を決定
する。また、エピタキシャル基体層２の他の領域に対し
比較的高不純物濃度を有するウエル３は、ドレイン領域
とわずかに面積で接合を形成することとなるので、ドレ
イン接合の容量を減少させることができる。エピタキシ
ャル基体層２側の主面に形成したｐ型ウエル３内に高不
純物濃度のｎ型ソース領域４及びｎ型低濃度ドレイン領
域５が形成され、ソース領域４及び低濃度ドレイン領域
５の間のチャネル形成領域上にゲート絶縁膜６を介して
ゲート導電膜７が形成されている。低濃度ドレイン領域
５はゲート絶縁膜６端部から所定距離離れて高濃度ドレ
イン領域８と接続されている。本発明に用いられる半導
体基板は、半導体基体１にエピタキシャル基体層２等の
半導体層を形成したもの以外に、半導体基体単体から構
成されたもの、半導体基体に絶縁層を介して半導体層を
形成したもの（ＳＯＩ基板）等の種々の形態のものを含
んでもよい。半導体基板の主面には、例えば酸化シリコ
ン膜等からなる層間絶縁膜としての絶縁膜１５が形成さ
れる。

【００２０】本発明の低濃度ドレイン領域５は、ソース
領域４と同様にチャネル形成領域の表面よりも低い位置
に形成される部分と、チャネル形成領域の表面よりも高
い位置に***して形成される台形部とからなっている。
チャネル形成領域の表面よりも高い部分としては、半導
体基板の他の部分を除去することによって、除去されな
い部分を***させて形成することができる。

【００２１】他に、図２に示すように、低濃度ドレイン
領域５を、チャネル形成領域の表面よりも低い位置に形
成される部分となる半導体基板層５ａと、チャネル形成
領域の表面よりも高い位置に***して形成され台形部と
なるエピタキシャル層５ｂとによって構成することがで
きる。エピタキシャル層５ｂは半導体基板層５ａを下地
とした選択エピタキシャル成長によって形成し、エピタ
キシャル層５ｂの不純物濃度は、半導体基板層５ａの不
純物濃度と同等又はそれ以下の不純物濃度とする。

【００２２】図３に低濃度ドレイン領域５の不純物プロ
ファイルを示す。縦軸に半導体基板の深さ方向の位置
を、横軸に不純物濃度を示してある。チャネル形成領域
の表面を境界面として、その上側がエピタキシャル層５
ｂ、その下側が半導体基板層５ａである。エピタキシャ
ル層５ｂ形成前に半導体基板層５ａに一点鎖線で示すプ
ロファイルのイオン打ち込みを行い、エピタキシャル層
５ｂ形成後にエピタキシャル層５ｂに二点鎖線で示すプ
ロファイルのイオン打ち込みを行う。その結果、２回の
イオン打ち込みによって注入された不純物が重畳し実線
にて示す不純物プロファイルとなり、低濃度ドレイン領
域５全体としては広く平坦な不純物プロファイルを実現
することができる。このため、ドレイン空乏層は均一に
全体に広がるため耐圧が向上し、ドレイン電流の局部的
な集中が生じないのでオン抵抗が低減する。

【００２３】また、エピタキシャル層５ｂは、半導体基
板層５ａよりも高不純物濃度とすることによって、オン
抵抗を更に低減することができる。エピタキシャル層５
ｂを半導体基板層５ａよりも低不純物濃度とすることに
よって、ゲート‐ドレイン間の容量を低減することがで
きる。この場合に不純物濃度はチャネル形成領域の表面
から離れるに連れて低くすることも可能である。

【００２４】また、通常はゲート導電膜７の側面が酸化
シリコン膜９によって覆われており、エピタキシャル層
形成の選択エピタキシャル成長では、酸化シリコン上に
は選択性がありエピタキシャル層が形成されないため、
ゲート導電膜７の側面を覆う酸化シリコン膜９にはエピ
タキシャル層が形成されず、図４の(ａ)に示すように、
エピタキシャル層５ｂとゲート導電膜７との間に隙間
（以下、ファセットという）ができてしまう。このファ
セットが形成されることによって、エピタキシャル層５
ｂを、チャネル形成領域の表面ではゲート導電膜７に近
接させて、表面から高くなるに連れて徐々にゲート導電
膜７から離れていく台形形状に形成することができる。
このためゲート‐ドレイン間の容量を低減することがで
きる。

【００２５】しかし、このファセットを残してイオン打
ち込みを行うと、ファセットの部分の不純物濃度が他の
部分よりも高くなり、不純物濃度の均一性が保てない。
このため、図４の(ｂ)に示すように、酸化シリコン膜１
０を全面に薄く堆積させて、エピタキシャル層とゲート
電極との間のファセットを埋め込んだ後にイオン打込み
を行なうのが望ましい。

【００２６】ここで、本発明の低濃度ドレイン領域５の
作用について図５を用いて説明する。本発明の低濃度ド
レイン領域５では、半導体基板表面の界面から高い位置
に***して台形部が形成されているので、低濃度ドレイ
ン領域５を厚くして低抵抗化することができる。そし
て、その場合にも、ドレイン耐圧を決定するｐ型ウエル
３と低濃度ドレイン領域５とが重なる部分の不純物プロ
ファイルについては従前の構成とすることができるの
で、高いドレイン耐圧を維持することができる。

【００２７】また、本発明の低濃度ドレイン領域５で
は、ホットキャリアｈｅ-が発生した場合に、従来はホ
ットキャリアがトラップされていた半導体基板表面の界
面に、本発明ではこの界面から高い位置に***して台形
部が形成されているので、この部分にホットキャリアｈ
ｅ-が流れトラップされることがなく、空乏化を招くこ
とがない。なお、前記台形部に流れたホットキャリアｈ
ｅ-は２ｎｍ程度移動すると消滅し通常のキャリアｅ-と
なって高濃度ドレイン領域８へ流れるため、少なくとも
２０ｎｍ程度の厚さに形成することによって前記台形部
と絶縁膜との界面にトラップされることはない。

【００２８】また、エピタキシャル層５ｂとしてシリコ
ンに代えてシリコン‐ゲルマニウムを用いると、電子の
移動度が高くなるため、オフセット部の抵抗を低減する
ことができる。図６に示すのはシリコンとシリコン‐ゲ
ルマニウムとのエネルギバンドを比較した図である。ｐ
型シリコンとｎ型シリコンとを接合した場合(ａ)では、
バンドギャップは変わらないが、ｐ型シリコンとｎ型シ
リコン‐ゲルマニウムとを接合した場合(ｂ)では、バン
ドギャップが狭くなるため、キャリア濃度が高くなり、
移動度が向上する。図７に示すのはシリコン‐ゲルマニ
ウムの移動度を示す図であり、左端がシリコン１００
％、右端がゲルマニウム１００％であり、ゲルマニウム
を含有させることによって移動度が向上することがわか
る。

【００２９】これはシリコン‐ゲルマニウムの場合には
格子歪みによってストレスが発生し電子移動度が大きく
なる、即ち、バンドの曲がりがより平坦になり、かつキ
ャリア濃度が増加するためと考えられる。

【００３０】図８は本実施の形態の半導体装置の平面図
を示す。特に、外部端子（パッド）として形成される上
層のメタル配線のレイアウトを示している。本例は半導
体基体１とエピタキシャル基体層２とからなる半導体基
板１００に、電界効果トランジスタのユニット（セル）
の４個Ｔ１〜Ｔ４が集積化されて並列接続された例を示
す。後述する断面構造から明らかにされるように、分離
絶縁膜（フィールド絶縁膜）によって囲まれたトランジ
スタ形成領域（活性領域）Ｔｒには一対のトランジスタ
セル（Ｔ１、Ｔ２或いはＴ３、Ｔ４）が形成されてい
る。活性領域を横切ってゲート導電層７が形成されてい
る。

【００３１】ゲート導電層７は、第１層目（下層）のメ
タル配線層Ｍ１によってスルーホールＣＨ１を介して相
互に電気的接続され、更に第１層目のメタル配線層Ｍ１
はスルーホールＣＨ２を介して第２層目（上層）のメタ
ル配線Ｍ２と電気的接続されている。そしてメタル配線
Ｍ２によってゲートパッドＧが形成されて、外部への接
続端子として寄与している。一方、図８には図示されな
いが、半導体基板１００の主面に形成されたソース半導
体領域及び半導体基板１００の裏面にへ貫通するソース
接続領域は、スルーホールＣＨ３を介して第１層目のメ
タル配線Ｍ１と電気的接続される。そして、ソース領域
に接続された第１層目メタル配線層Ｍ１は、スルーホー
ルＣＨ４を介して第２層目のメタル配線層Ｍ２によって
形成されたソースパッドＳ１及びＳ２へ電気的接続され
る。ソースパッドＳ２はテスト端子として使用すること
ができる。後述から明らかにされるように、ソースの外
部端子は半導体基体１の裏面（エピタキシャル基体層２
が形成されない側）、即ち半導体基板１００の裏面から
も取り出すことができるが、用途によっては表面から取
り出してもよい。

【００３２】図９は一対のトランジスタ形成領域Ｔｒを
部分的に拡大して示す平面図である。トランジスタ形成
領域Ｔｒは分離絶縁膜１１によって周囲を囲まれてお
り、２つの接続導電領域１２，１２によって区分される
範囲に、２本のゲート導電膜７を並設し、夫々のゲート
導電膜７に挟まれた領域に低濃度ドレイン領域５のエピ
タキシャル層５ａ及び高濃度ドレイン領域８が、接続導
電領域１２及びゲート導電膜７に挟まれた領域にソース
領域４が形成されている。

【００３３】こうしたパターンの基本セルが上述したよ
うに２対準備されて計４個のトランジスタセルを形成す
る。基本セルは４個に限定されず、電流容量の点から多
数個にしてもよい。各ソース領域４、高濃度ドレイン領
域８或いはゲート導電膜７が、半導体基板上に層間絶縁
膜を介して形成された配線層（詳しくは後述する）によ
って並列に接続されて単一のトランジスタとして機能す
る。この配線層の端部は、図８のゲートパッドＧ及びド
レインパッドＤとなっており、ソース領域は接続導電領
域１２によってエピタキシャル基体層側の主面とは対向
する半導体基体に接続され、半導体基体側の主面の全面
に形成された金属膜（図示せず）にソースパッドが設け
られている。

【００３４】続いて、図２に示す半導体装置の製造方法
を図１０乃至図４１を用いて工程毎に説明する。なお、
図１０乃至図１５ではゲート導電膜７に直交するｘ‐ｘ
線に沿った断面を図１０，１２，１４に示し、図１０，
１２，１４に対応するゲート導電膜７に並行するｙ‐ｙ
線に沿った断面を図１１，１３，１５に示し、図１６乃
至図４１では、ｘ‐ｘ線に沿った断面を示してある。

【００３５】先ず、図１０及び図１１に示すように、単
結晶からなるｐ＋型半導体基体１にｐ型エピタキシャル
基体層２を成長させた半導体基板のエピタキシャル基体
層２側の主面に表面酸化による酸化シリコン膜２１を形
成し、酸化シリコン膜２１上にホトリソグラフィによっ
てパターニングして接続導電領域１２の形成される領域
を開口したレジストマスク２２を形成し、８０ＫｅＶ，
１．５Ｅ１６／ｃｍ²でボロンをイオン打込みして不純
物を含有した半導体によってｐ型高濃不純物濃度の接続
導電領域１２を形成する。接続導電領域１２は幅２．２
ｎｍ程度で、接続導電領域１２相互の間隔は１０．８μ
ｍ程度に形成する。

【００３６】次に、レジストマスク２２を除去した後
に、図１２及び図１３に示すように、選択酸化法（ＬＯ
ＣＯＳ：LOCal Oxidation of Silicon）によって、エピ
タキシャル基体層２側の主面に窒化シリコン膜２４をマ
スクとした選択酸化を行ない、分離絶縁膜１１を形成す
る。

【００３７】次に、図１４及び図１５に示すように、ホ
トリソグラフィによってパターニングしたレジストマス
ク２５を形成し、このレジストマスク２５を用いて２０
０ＫｅＶ，２．０Ｅ１３／ｃｍ²でボロンをイオン打込
みしてｐ型ウエル３を形成する。

【００３８】次に、図１６に示すように、ゲート絶縁膜
６、ゲート導電膜７となる多結晶シリコン膜７ａ及びタ
ングステンシリサイド７ｂ、酸化シリコン膜９を順次積
層し、図１７に示すように、ホトリソグラフィによりパ
ターニングを行ないゲート導電膜７の形成される領域を
覆うレジストマスク２６を形成し、このレジストマスク
２６を用いたドライエッチングによって多結晶シリコン
膜７ａ、タングステンシリサイド７ｂ、酸化シリコン膜
９をパターニングして、図１８に示すようにゲート導電
膜７をゲート長０．２５μｍ程度に形成する。

【００３９】次に、ゲート導電膜７及び酸化シリコン膜
９をマスクとして用いて５０ＫｅＶ，１．０Ｅ１３／ｃ
ｍ²でリンをイオン打込みし、図１９に示すように、ｎ
−型低濃度ドレイン領域５の半導体基板層５ａを形成す
る。続いて、図２０に示すように全面に酸化シリコン膜
１３を堆積させ、ホトリソグラフィによりパターニング
を行ない低濃度ドレイン領域５ａの形成される領域を開
口させたレジストマスク２７を形成し、このレジストマ
スク２７を用いたドライエッチングによって半導体基板
層５ａの領域の酸化シリコン膜１３及びゲート絶縁膜６
を除去して、図２２に示すように、半導体基板層５ａを
露出させる。

【００４０】次に、レジストマスク２７を除去した後
に、選択エピタキシャル成長によって、図２３に示すよ
うに、半導体基板層５ａから***したエピタキシャル層
５ｂを形成する。選択エピタキシャルでは酸化シリコン
上には選択性があるため、ゲート導電膜７の側面を覆う
酸化シリコン膜１３にはエピタキシャル層５ｂが形成さ
れず、エピタキシャル層５ｂと酸化シリコン膜１３との
間にファセットができる。そこで、図２４に示すよう
に、酸化シリコン膜１４を全面に薄く堆積させてファセ
ットを埋め込んだ後に、図２５に示すように、５０Ｋｅ
Ｖ，１．０Ｅ１３／ｃｍ²でリンをイオン打込みしてエ
ピタキシャル層５ｂの不純物濃度を半導体基板層５ａと
同程度として、低濃度ドレイン領域５の不純物濃度を深
さ方向で均一化する。

【００４１】次に、図２６に示すように、ホトリソグラ
フィによりパターニングを行ないソース領域４及び高濃
度ドレイン領域８の形成される領域を開口させたレジス
トマスク２８を形成し、このレジストマスク２６を用い
て、６０ＫｅＶ，８．０Ｅ１５／ｃｍ²でヒ素をイオン
打込みして、ソース領域４及び高濃度ドレイン領域８を
形成する。ゲート導電膜７の端部から高濃度ドレイン領
域８の端部までは０．７μｍ程度離間し、ｐ型ウエル２
の端部から高濃度ドレイン領域８の端部までは０．５μ
ｍ程度離間し、ゲート導電膜７の端部から接続導電領域
１２の端部までは２．６５μｍ程度離間している。続い
て、レジストマスク２８を除去し、図２７に示すよう
に、ホトリソグラフィによりパターニングを行ない接続
導電領域１２の領域を開口させたレジストマスク２９を
形成し、このレジストマスク２９を用いて、４０Ｋｅ
Ｖ，２．０Ｅ１５／ｃｍ²でフッ化ボロンをイオン打込
みして、コンタクト層１４を形成する。このコンタクト
層１４は、接続導電領域１２の接続抵抗を低減させると
共に、ＥＳＤ対策のダイオードを形成するために形成す
る。

【００４２】次に、図２８に示すように、全面を酸化シ
リコン膜１５ａ及びＴＥＯＳをソースとしたプラズマＣ
ＶＤによって形成した酸化シリコン膜（以下、Ｐ−ＴＥ
ＯＳ膜という）１５ｂを順次積層した層間絶縁膜１５を
形成し、図２９に示すように、ＣＭＰ(Chemical Mechan
ical Polishing)によって層間絶縁膜１５を１μｍ程度
に平坦化する。

【００４３】次に、図３０に示すように、ホトリソグラ
フィによりパターニングを行ないコンタクトホールの形
成される領域を開口させたレジストマスク３０を形成
し、このレジストマスク２６を用いたドライエッチング
によって、図３１に示すように径０．８μｍ程度のコン
タクトホールを形成する。続いて、図３２に示すように
前記コンタクトホールにタングステンを埋め込んでプラ
グ１６を形成する。ゲート導電膜７の端部から高濃度ド
レイン領域８と接続するプラグ１６の端部までは１．０
μｍ程度離間し、ゲート導電膜７の端部からソース領域
４と接続するプラグ１６の端部までは１．０５μｍ程度
離間している。

【００４４】次に、図３３に示すように、全面にアルミ
ニウム膜１７´をスパッタにより形成し、全面に堆積さ
せたホトレジストをホトリソグラフィによりパターニン
グして、図３４に示すように、１層目の配線層の形成さ
れる領域を覆うレジストマスク３１を形成し、このレジ
ストマスク３１を用いたドライエッチングによってアル
ミニウム膜１７´をパターニングして、図３５に示すよ
うに１層目の配線層１７を０．５μｍ程度の厚さに形成
する。配線層１７相互の隙間は１．５μｍ程度となって
いる。この１層目の配線層１７によって、各ゲート導電
層７、ソース領域４及び高濃度ドレイン領域８が並列に
接続される。

【００４５】次に、図３６に示すように、全面にＰ−Ｔ
ＥＯＳ膜１８ａ、ＳＯＧ(Spin On Glass)膜１８ｂ,Ｐ−
ＴＥＯＳ膜１８ｃを順次積層した層間絶縁膜１８を厚さ
１．０μｍ程度に形成し、図３７に示すように、ホトリ
ソグラフィによりパターニングを行ないスルーホールの
形成される領域を開口させたレジストマスク３２を形成
し、このレジストマスク３２を用いたドライエッチング
によって、図３８に示すようにスルーホールを径１μｍ
程度に形成する。続いて、図３９に示すように、全面に
アルミニウム膜１９´をスパッタにより形成し、全面に
堆積させたホトレジストをホトリソグラフィによりパタ
ーニングして、図４０示すように、２層目の配線層の形
成される領域を覆うレジストマスク３３を形成し、この
レジストマスク３３を用いたドライエッチングによって
アルミニウム膜１９´をパターニングして、図４１に示
すように２層目の配線層１９を厚さ１．２μｍ程度に形
成する。配線層１９相互の隙間は１．２μｍ程度となっ
ている。

【００４６】この後、配線層１９を覆う保護絶縁膜をＰ
−ＴＥＯＳ膜、窒化シリコン膜等によって形成し、２層
目の配線層の端部にて前記保護絶縁膜を開口し、図８に
示すゲートパッドＧ、ドレインパッドＤが形成される。
高濃度ドレイン領域８はプラグ１６及び配線層１７を介
して配線層１９と導通し、ゲート導電膜７は、図には表
れないが、同様にプラグ１６及び配線層１７を介して配
線層１９と導通している。ソース領域４は、プラグ１
６、配線層１７、コンタクト層１４を介して接続導電領
域１２と導通し、この接続導電領域１２と接続された半
導体基体１の主面の全面に形成される金属膜がソースパ
ッドとなる。

【００４７】（実施の形態２）図４２は、本発明の他の
実施の形態となる半導体装置の要部である電界効果トラ
ンジスタを示す縦断面図である。

【００４８】本実施の形態の電界効果トランジスタの構
成は、前述した実施の形態のソース領域にも台形部を設
け、加えて、接続導電領域としてエピタキシャル基体層
２を縦断するプラグ２０を形成し、このプラグ２０によ
ってソース領域４と半導体基体１とを電気的に接続す
る。他の構成については前述した実施の形態のトランジ
スタと略同様である。

【００４９】本実施の形態の電界効果トランジスタはオ
フセットドレイン構成となっており、例えば単結晶シリ
コンからなるｐ型高不純物濃度の半導体基体１上にｐ型
のエピタキシャル基体層２をエピタキシャル成長させた
半導体基板を用い、エピタキシャル基体層２側の主面に
形成したｐ型ウエル３内に高不純物濃度のｎ型ソース領
域４及びｎ型低濃度ドレイン領域５が形成され、ソース
領域４及び低濃度ドレイン領域５の間のチャネル形成領
域上にゲート絶縁膜６を介して多結晶シリコン膜７ａ及
びタングステンシリサイド７ｂを積層したゲート導電膜
７が形成されている。低濃度ドレイン領域５はゲート絶
縁膜６端部から所定距離離れて高濃度ドレイン領域８と
接続されている。本発明に用いられる半導体基板は、半
導体基体１にエピタキシャル基体層２等の半導体層を形
成したもの以外に、半導体基体単体から構成されたも
の、半導体基体に絶縁層を介して半導体層を形成したも
の（ＳＯＩ基板）等の種々の形態のものを含んでもよ
い。

【００５０】本発明の低濃度ドレイン領域５は、チャネ
ル形成領域の表面よりも低い位置に形成される部分と、
チャネル形成領域の表面よりも高い位置に***して形成
される台形部とからなっている。チャネル形成領域の表
面よりも高い部分としては、半導体基板の他の部分を除
去することによって、除去されない部分を***させて形
成することができるが、本実施の形態では、低濃度ドレ
イン領域５を、チャネル形成領域の表面よりも低い位置
に形成される部分となる半導体基板層５ａと、チャネル
形成領域の表面よりも高い位置に***して形成され台形
部となるエピタキシャル層５ｂとによって構成すること
ができる。エピタキシャル層５ｂは半導体基板層５ａを
下地とした選択エピタキシャル成長によって形成し、エ
ピタキシャル層５ｂの不純物濃度は、半導体基板層５ａ
の不純物濃度と同等又はそれ以下の不純物濃度とする。

【００５１】また、本実施の形態ではソース領域４も、
チャネル形成領域の表面よりも低い位置に形成される部
分と、チャネル形成領域の表面よりも高い位置に***し
て形成される台形部とからなっている。ソース領域４
を、チャネル形成領域の表面よりも低い位置に形成され
る部分となる半導体基板層４ａと、チャネル形成領域の
表面よりも高い位置に***して形成され台形部となるエ
ピタキシャル層４ｂとによって構成する。エピタキシャ
ル層４ｂは半導体基板層４ａを下地とした選択エピタキ
シャル成長によって形成するが、高不純物濃度の下地で
はエピタキシャル成長が困難なため、半導体基板層４ｂ
を低不純物濃度とし、エピタキシャル層４ｂ形成後にイ
オン注入して、半導体基板層４ａ及びエピタキシャル層
４ｂを高不純物濃度とし、プラグ１６を接続する。

【００５２】また、不純物プロファイルを深さ方向に変
化させて、ソース領域４のエピタキシャル層４ｂは、半
導体基板層４ａよりも高不純物濃度とすることによっ
て、オン抵抗を更に低減することができる。エピタキシ
ャル層４ｂを半導体基板層４ａよりも低不純物濃度とす
ることによって、ゲート‐ソース間の容量を低減するこ
とができる。この場合に不純物濃度はチャネル形成領域
の表面から離れるに連れて低くすることも可能である。

【００５３】電界効果トランジスタはエピタキシャル基
体層２側の主面の全面に形成された層間絶縁膜１５によ
って覆われており、層間絶縁膜１５を貫通するタングス
テン等の金属を用いたプラグ１６によって層間絶縁膜１
５上に形成された１層目の配線層１７と接続されてお
り、配線層１７は全面に形成された層間絶縁膜１８によ
って覆われており、層間絶縁膜１８に設けたスルーホー
ルを通して配線層１７が層間絶縁膜１８上に形成された
２層目の配線層１９と接続されている。

【００５４】高濃度ドレイン領域８は、プラグ１６及び
配線層１７によって配線層１９と導通し、配線層１９の
端部が外部との接続領域であるドレインパッドとなって
いる。ゲート導電膜７は、図４２には表れないが、同様
にプラグ１６及び配線層１７によって配線層１９と導通
し、配線層１９の端部がゲートパッドとなっている。

【００５５】ソース領域４は、プラグ１６及び配線層１
７によってプラグ２０と導通し、このプラグ２０が半導
体基体１と接続されており、半導体基板１側の主面の全
面に形成される金属膜がソースパッドとなっている。

【００５６】前述した実施の形態では、接続導電領域１
２として高不純物濃度の拡散層を形成していたが、本実
施の形態の電界効果トランジスタでは、接続導電領域が
金属を用いたプラグ２０となっている。このため本実施
の形態では、プラグ１６と同一の工程によって形成され
る金属のプラグ２０を採用することによって、前記拡散
層形成のための不純物注入及び熱処理に要していた時間
を短縮することができる。また、金属のプラグを用いる
ため半導体基体１との接続に必要となる面積を縮小する
ことが可能となり、基本セルのサイズ縮小或いは半導体
チップのサイズ縮小が可能となる。

【００５７】加えて、エピタキシャル層４ｂ，５ｂの形
成にマスクが不用になるため工程の簡略化が可能にな
る。金属のプラグ２０とすることによって低抵抗化され
ソース抵抗が低減する。

【００５８】また、図４に示したようにエピタキシャル
層形成の選択エピタキシャル成長では、酸化シリコン上
には選択性がありエピタキシャル層が形成されないた
め、ゲート導電膜７の側面を覆う酸化シリコン膜９には
エピタキシャル層が形成されず、エピタキシャル層４
ｂ，５ｂとゲート導電膜７との間にファセットが形成さ
れることによって、エピタキシャル層４ｂを、チャネル
形成領域の表面ではゲート導電膜７に近接させて、表面
から高くなるに連れて徐々にゲート導電膜７から離れて
いく台形形状に形成することができる。このためゲート
‐ソース間或いはゲート‐ドレイン間の容量を低減する
ことができる。

【００５９】加えて、このファセットを利用することに
よって、ソース領域等の半導体領域のゲート側端部に反
対導電型の領域を形成し短チャネル特性を改善する技術
として知られているｐ型ポケットを容易に形成すること
ができる。

【００６０】例えば図４３に示すように、ファセットが
形成された状態で、ファセットが埋まらない程度の酸化
シリコン膜３４を全面に薄く堆積させて、ホトリソグラ
フィによりパターニングし所定領域が開口したレジスト
マスク３５を形成し、このレジストマスク３５を用いて
ボロン等のｐ型不純物をイオン打込みして、ソース領域
４の半導体基板層４ａのゲート導電膜７側の端部にｐ型
ポケット４ｃを形成することができる。このｐ型ポケッ
ト４ｃ形成のイオン打込み後にファセットを絶縁膜によ
って埋め込んで、以降の工程に進行する。

【００６１】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、台形部によって低濃度ドレイン
領域を厚くすることができるのでオン抵抗が低減すると
いう効果がある。 （２）本発明によれば、ドレイン耐圧を決定するチャネ
ル形成領域以下の低濃度ドレイン領域の不純物プロファ
イルは従前と変わりがないので、耐圧を低下させず高い
値を維持することができるという効果がある。 （３）本発明によれば、ホットキャリア発生箇所と絶縁
膜界面までの距離が充分にあるのでホットキャリアの影
響を受けることがなく、低濃度ドレイン領域のゲート下
への廻り込みが小さくなるので、短チャネル特性が向上
するという効果がある。即ち、オフセットドレイン領域
の拡散深さを浅くできるので、ドレイン側からゲート導
電層下へのドレイン不純物導入領域の廻り込みを少なく
できる。従って、短チャネル効果の悪化を防止すること
ができる。

【図面の簡単な説明】

【図１】本発明の一の実施の形態である半導体装置の要
部となる電界効果トランジスタを示す縦断面図である。

【図２】本発明の一の実施の形態である半導体装置の要
部となる電界効果トランジスタを示す縦断面図である。

【図３】本発明の一実施の形態である半導体装置の低濃
度ドレイン領域の不純物プロファイルを示す図である。

【図４】本発明の一実施の形態である半導体装置の要部
となる電界効果トランジスタを拡大して示す部分縦断面
図である。

【図５】本発明の一実施の形態である半導体装置の低濃
度ドレイン領域の作用を説明する図である。

【図６】シリコンとシリコン‐ゲルマニウムとの特性の
違いを説明する図である。

【図７】シリコンとシリコン‐ゲルマニウムとの特性の
違いを説明する図である。

【図８】本発明の一実施の形態である半導体装置の配置
を示す平面図である。

【図９】図８のトランジスタ形成領域を拡大して示す部
分平面図である。

【図１０】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１１】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１２】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１３】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１４】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１５】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１６】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１７】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１８】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図１９】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２０】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２１】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２２】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２３】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２４】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２５】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２６】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２７】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２８】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図２９】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３０】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３１】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３２】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３３】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３４】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３５】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３６】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３７】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３８】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図３９】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図４０】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図４１】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。

【図４２】本発明の他の実施の形態である半導体装置の
要部となる電界効果トランジスタを示す縦断面図であ
る。

【図４３】本発明の他の実施の形態である半導体装置の
要部となる電界効果トランジスタを部分的に拡大して示
す縦断面図である。

【符号の説明】

１…半導体基体、２…エピタキシャル基体層、３…ｐ型
ウエル、４…ソース領域、５…低濃度ドレイン領域、５
ａ…半導体基板層、５ｂ…エピタキシャル層、６…ゲー
ト絶縁膜、７…ゲート導電膜、８…高濃度ドレイン領
域、９，１３，２１，２５，３４…酸化シリコン膜、１
０…Ｐ‐ＴＥＯＳ膜、１１…分離絶縁膜、１２…接続導
電領域、１４…コンタクト層、１５，１８…層間絶縁
膜、１６，２０…プラグ、１７，１９…配線層、２２，
２４，２６，２７，２８，２９，３０，３１，３２，３
３，３５…レジストマスク、２３…窒化シリコン膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 蒲原 史朗 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 森川 正敏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 菅谷 正弘 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 BB01 BB18 CC01 CC05 DD08 DD16 FF26 FF31 GG09 GG10 GG14 HH20 5F040 DA20 DA22 DB01 EB01 EB02 EC07 EC13 EF09 EF11 EF18 EH02 FA05 FA12 FA16 FC06 FC11 FC21 5F048 AA00 AA01 AA05 AC01 BA05 BA14 BA16 BB05 BB08 BC01 BC03 BC06 BD01 BD09 BE03 BF11 BF16 BG14 DA00 DA25

Claims (15)

【特許請求の範囲】
1. 【請求項１】 絶縁ゲート型電界効果トランジスタを備
   えた半導体装置であって、 対向する第１主面及び第２主面を有し、前記第１主面は
   第１導電型の半導体領域を有する半導体基板と、 前記第１主面のチャネル形成領域表面にゲート絶縁膜を
   介して形成されたゲート導電膜と、 前記ゲート絶縁膜の一端にて前記第１主面の第１導電型
   半導体領域に形成され、第２導電型不純物濃度が高い高
   濃度ソース領域と、 前記ゲート導電膜の前記一端側に対向する他端側にて前
   記第１主面の第１導電型半導体領域に形成され、第２導
   電型不純物濃度が低い低濃度ドレイン領域と、 前記ゲート導電膜の前記一端側に対向する他端側にて前
   記第１主面の第１導電型半導体領域に形成され、かつ前
   記チャネル形成領域とともに前記低濃度ドレイン領域を
   挟むように形成された第２導電型不純物濃度が高い高濃
   度ドレイン領域とを具備し、 前記低濃度ドレイン領域は、その断面形状が前記チャネ
   ル形成領域の表面より高い位置に***した台形部を有し
   ていることを特徴とする半導体装置。
2. 【請求項２】 前記低濃度ドレイン領域の台形部はエピ
   タキシャル半導体層からなることを特徴とする請求項１
   に記載の半導体装置。
3. 【請求項３】 前記低濃度ドレイン領域の前記台形部と
   なるエピタキシャル半導体層は、該エピタキシャル層が
   形成される下地半導体基板と同等又はそれ以下の不純物
   濃度であることを特徴とする請求項２に記載の半導体装
   置。
4. 【請求項４】 前記低濃度ドレイン領域は打ち込みエネ
   ルギの異なる複数回のイオン打ち込みによって不純物導
   入がされていることを特徴とする請求項１乃至請求項３
   の何れか一項に記載の半導体装置。
5. 【請求項５】 前記半導体基板は、第１導電型の高不純
   物濃度の半導体基体と、該半導体基体の上面にエピタキ
   シャル成長された第１導電型の低不純物濃度のエピタキ
   シャル基体層とからなり、前記エピタキシャル基体層を
   前記半導体基板の第１主面とし、前記半導体基体を前記
   半導体基板の第２主面とし、 前記第２導電型の高濃度ソース領域は、前記エピタキシ
   ャル基体層を貫通して前記半導体基体に延びる接続導電
   領域によって、前記半導体基板の第２主面と電気的に接
   続されていることを特徴とする請求項１乃至請求項４の
   何れか一項に記載の半導体装置。
6. 【請求項６】 前記接続導電領域は、第１導電型の高不
   純物濃度の半導体領域からなることを特徴とする請求項
   ５に記載の半導体装置。
7. 【請求項７】 前記接続導電領域は、金属プラグからな
   ることを特徴とする請求項５に記載の半導体装置。
8. 【請求項８】 前記台形部となるエピタキシャル半導体
   層はシリコン‐ゲルマニウムからなることを特徴とする
   請求項２乃至請求項７の何れか一項に記載の半導体装
   置。
9. 【請求項９】 前記電界効果トランジスタが、半導体基
   板の前記第１主面のトランジスタ形成領域に形成された
   マルチフィンガ構成のトランジスタであり、このトラン
   ジスタの外部接続領域となるゲートパッド及びドレイン
   パッドが前記第１主面の他の領域に形成され、ソースパ
   ッドが前記第２主面に形成されていることを特徴とする
   請求項１乃至請求項８の何れか一項に記載の半導体装
   置。
10. 【請求項１０】 絶縁ゲート型電界効果トランジスタを
    備えた半導体装置の製造方法であって、 対向する第１主面及び第２主面を有し、前記第１主面は
    第１導電型の半導体領域を有する半導体基板の前記第１
    主面のチャネル形成領域表面にゲート絶縁膜を介してゲ
    ート導電膜を形成する工程と、 前記ゲート導電膜の前記一端側に対向する他端側にて前
    記第１主面の第１導電型半導体領域に形成され、第２導
    電型不純物濃度が低い低濃度ドレイン領域の半導体基板
    層を形成する工程と、 前記低濃度ドレイン領域の半導体基板層を下地としたエ
    ピタキシャル成長によって絶縁性若しくは低不純物濃度
    のエピタキシャル半導体層を形成し、このエピタキシャ
    ル半導体層に不純物を導入して、その断面形状が前記チ
    ャネル形成領域の表面より高い位置に***した低濃度ド
    レイン領域の台形部を形成する工程と、 前記ゲート絶縁膜の一端にて前記第１主面の第１導電型
    半導体領域に形成され、第２導電型不純物濃度が高い高
    濃度ソース領域を形成する工程と、前記ゲート導電膜の
    前記一端側に対向する他端側にて前記第１主面の第１導
    電型半導体領域に形成され、かつ前記チャネル形成領域
    とともに前記低濃度ドレイン領域を挟むように形成され
    た第２導電型不純物濃度が高い高濃度ドレイン領域を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
11. 【請求項１１】 前記エピタキシャル半導体層の形成前
    にゲート導電膜の側面に酸化シリコン膜を形成し、この
    酸化シリコン膜とエピタキシャル半導体層との間にファ
    セツトを形成することを特徴とする請求項１０に記載の
    半導体装置の製造方法。
12. 【請求項１２】 前記ファセツトを絶縁膜によって埋め
    込むことを特徴とする請求項１１に記載の半導体装置の
    製造方法。
13. 【請求項１３】 半導体基板を下地としたエピタキシャ
    ル成長によって絶縁性若しくは低不純物濃度のエピタキ
    シャル半導体層を形成する工程と、 このエピタキシャル半導体層に不純物を導入して高不純
    物濃度の半導体領域を形成する工程と、 前記エピタキシャル半導体層を覆う絶縁膜を形成し、こ
    の絶縁膜に前記エピタキシャル半導体層を露出させる開
    口を形成する工程と、 前記開口にエピタキシャル半導体層と接続するプラグと
    なる金属を埋め込む工程とを有することを特徴とする半
    導体装置の製造方法。
14. 【請求項１４】 対向する第１主面及び第２主面を有す
    る半導体基板の前記第１主面を下地とした選択エピタキ
    シャル成長によって、その断面形状が前記半導体基板主
    面より高い位置に***した絶縁性若しくは低不純物濃度
    のエピタキシャル半導体層を形成する工程と、 このエピタキシャル半導体層に不純物を導入して、高不
    純物濃度の台形部を形成する工程と、 前記エピタキシャル半導体層を覆う絶縁膜を形成し、こ
    の絶縁膜に前記エピタキシャル半導体層を露出させる開
    口を形成する工程と、 前記開口にエピタキシャル半導体層と接続するプラグと
    なる金属を埋め込む工程とを有することを特徴とする半
    導体装置の製造方法。
15. 【請求項１５】 前記エピタキシャル半導体層にプラグ
    埋込用の孔を形成して、前記金属を埋め込むことを特徴
    とする請求項１３又は請求項１４に記載の半導体装置の
    製造方法。