WO2007077748A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a structure of a MOS transistor excellent in current driving capability.
  • MOS transistors have achieved high density integration and increased current driving capability by miniaturizing element dimensions, particularly by reducing gate length. However, if the gate length is simply reduced, the problem of the short channel effect occurs. This is a phenomenon in which the influence of the drain electric field is greatly applied to the channel immediately below the gate insulating film, and the off-current increases and the threshold value rapidly decreases and varies. In order to solve this, the structural force that raises the source and drain on the silicon substrate is described in Non-Patent Document 1.
  • Non-Patent Document 2 describes a structure in which silicon germanium having a lattice constant different from that of the silicon substrate is embedded in the source and drain regions, and the silicon substrate force is raised upward. Increasing techniques have been proposed.
  • Non-Patent Document 3 describes that in the MOS transistor having this structure, the amount of distortion of the channel is improved by raising the height upward from the surface of the silicon substrate.
  • Non-Patent Document 4 describes a method of forming a silicon nitride film as a stressed film on a MOS transistor.
  • Non-patent document 5 describes that a cumulative effect can be obtained by combining these technologies.
  • Non-Patent Document 1 IEDM Technical Diiges t), 1987, p. 590 to p. 593
  • Non-Patent Document 2 IEDM Technical Digest, 2003, p. 978-p. 980
  • Non-Patent Document 3 IEDM Technical Digest, 2004, p. 1055-p. 1058
  • Non-Patent Document 4 IEDM Technical Digest, 2004, p.213-p.216
  • Non-Patent Document 5 SSDM Technical Digest, 2005, p. 32-p. 33
  • Figure 1 is a cross-sectional view of a simulated MOS transistor.
  • the MOS transistor formed on the silicon substrate 101 has a raised source and drain 107 formed of silicon, and the entire MOS transistor is covered with a 1.4 GPa tensile stress film.
  • FIG. 2 is a graph showing the calculation result of the channel distortion amount.
  • the channel distortion amount is maximum, and as the raised height increases, the channel distortion amount due to the stressed film gradually decreases. In other words, if the stress nitride film exists in a region far from the channel, the strain due to the stress-containing film is reduced.
  • An object of the present invention is to solve the above problems and provide a method for manufacturing a semiconductor device and a semiconductor device having excellent current driving capability.
  • a stress-containing film that includes a film and extends to a position adjacent to the raised region is provided, and the sidewall insulating film and the raised region are not in contact with each other and are spaced from each other, and the stress-containing film is embedded therein.
  • a semiconductor device such as a MOS transistor configured to be provided is provided.
  • a gate insulating film formed on a main surface of a semiconductor substrate, a gate electrode formed on the gate insulating film, and the gate electrode A raised region having a source / drain region extending above the main surface of the semiconductor substrate across the gate electrode, enclosing the gate electrode, A stressed film extending to a position adjacent to the raised region, wherein the gate electrode and the raised region are not in contact with each other and have a space therebetween, and the stressed film is embedded therein.
  • Semiconductor devices such as MOS transistors are provided.
  • the side wall insulating film is not provided, so that a large gap is provided between the gate electrode and the raised region.
  • a semiconductor device such as a MOS transistor in which a film is embedded is provided.
  • a MOS transistor or the like in which the amount of channel distortion is further increased by embedding a single crystal or mixed crystal of silicon, germanium, and carbon in the source and drain regions.
  • a semiconductor device is provided.
  • the semiconductor thin film layer forming the raised region is a single crystal or mixed crystal of silicon, germanium, and carbon, and these single layers or stacked layers A semiconductor device such as a MOS transistor having a structure is provided.
  • the invention of claim 5 provides a semiconductor device such as a MOS transistor having one or a plurality of facet surfaces at an end of the raised region.
  • the main surface of the semiconductor substrate is the (100) plane
  • the channel direction of the gate electrode is 110>
  • the facet plane is (111) 6.
  • a semiconductor device such as a MOS transistor according to claim 5, wherein the semiconductor device has a plane, a (311) plane, a (511) plane, or a plane orientation equivalent thereto.
  • the main surface of the semiconductor substrate is the (100) plane
  • the channel direction of the gate electrode is ⁇ 100>
  • the facet plane is (110).
  • the semiconductor device such as a MOS transistor according to claim 5, wherein the semiconductor device has a plane, a (310) plane, a (510) plane, or a plane orientation equivalent thereto.
  • a step of forming a gate insulating film on a main surface of a semiconductor substrate, a step of forming a gate electrode on the gate insulating film, and the gate Forming a sidewall insulating film on a side surface of the electrode, forming a source / drain region with the gate electrode interposed therebetween, and above the main surface of the semiconductor substrate with the gate electrode and the side surface insulating film interposed therebetween.
  • a step of forming a raised region in which a source / drain region is extended, a step of forming a gap between the sidewall insulating film and the raised region, and a step of embedding a stress-containing film in the gap is provided.
  • a semiconductor device such as a MOS transistor embedded in a single crystal of silicon, germanium, carbon, or a mixed crystal thereof is formed.
  • a manufacturing method is provided.
  • the semiconductor thin film layer is a single crystal or mixed crystal of silicon, germanium, and carbon, and the paste is formed so as to have a single layer or a stacked structure thereof.
  • a method of manufacturing a semiconductor device such as a MOS transistor that forms a raised region is provided.
  • the raised region includes a manufacturing method of a semiconductor device such as a MOS transistor in which a single facet surface or a plurality of facet faces are provided at an end. Provided.
  • the main surface of the semiconductor substrate is the (100) surface
  • the channel direction of the gate electrode is 110>
  • the facet surface is (11 1).
  • the main surface of the semiconductor substrate is the (100) surface
  • the channel direction of the gate electrode is ⁇ 100>
  • the facet surface is (11).
  • the (0) plane or the (310) plane or ⁇ is shaped to be the (510) plane or a plane orientation equivalent to these. 12.
  • the stressed film can be brought closer to the channel by providing a gap between the raised part and the side wall insulating film, and the effects of both the source drain and the stressed film can be obtained.
  • the current driving capability can be improved by miniaturizing transistors and increasing mobility.
  • FIG. 3 is a cross-sectional view showing the structure and manufacturing method of the MOS transistor according to the first embodiment of the present invention in the order of steps.
  • an element isolation region 102 is formed on a silicon substrate 101 as a semiconductor substrate by a well-known method, and then a gate insulating film 103 is formed (that is, on the main surface of the silicon substrate 101).
  • the gate electrode 104 is formed on the gate insulating film 103 by etching after depositing the gate electrode material.
  • a dose of about 5 X 1014 atoms Zcm 2 is implanted to form a region called extension 105, which is part of the source and drain.
  • an insulating film is deposited on the surface of the silicon substrate 101 using a CVD (Chemical Vapor Deposition) device or a notter device.
  • This insulating film is, for example, an oxide silicon film or a silicon nitride film, and may be a laminated film of these instead of a single layer film.
  • etching is performed using, for example, a RIE (Reactive Ion Etching) apparatus as an etching apparatus using plasma, and a sidewall insulating film 106 is formed as a sidewall insulating film on the side surface of the gate electrode 104 as shown in FIG.
  • RIE Reactive Ion Etching
  • the natural acid film is removed with hydrofluoric acid and introduced into a CVD apparatus.
  • a silicon-based gas such as dichlorosilane (SiCl H) is used by an LP (Low Pressure) CVD method, and the 800 ° C
  • a silicon film is grown to a thickness of about 10 to 50 nm to form a raised source / drain 107 which is an example of a raised region, as shown in FIG. That is, the raised source drain 107 extends upward from the main surface of the silicon substrate 101 with the gate electrode 104 and the side insulating film 106 interposed therebetween.
  • the semiconductor thin film layer forming the raised region is a single crystal or mixed crystal of silicon, germanium, or carbon, and has a single layer or a stacked structure thereof.
  • an N-type MOS transistor when fabricated on a silicon substrate by ion implantation, for example, phosphorus is implanted at an acceleration voltage of 8 keV and a dose amount of about 5 ⁇ 1015 atoms Zcm 2.
  • phosphorus is implanted at an acceleration voltage of 3 keV and a dose of about 5 ⁇ 1015 atoms Zcm 2 to form a source / drain 108.
  • RTA Rapid Thermal Anneal
  • a silicide layer 109 is raised and formed on the source / drain 107 and the gate electrode 104 by a known method.
  • the main component of the silicide is, for example, a nickel silicide, and may be a refractory metal silicide film such as a platinum silicide, a corona silicide, a titanium silicide, a tungsten silicide, or the like.
  • etching of the sidewall insulating film 106 is performed while ensuring selectivity with the silicide layer 109, and a gap is provided between the raised source and drain 107 (that is, The side wall insulating film 106 is not in contact with the raised source / drain 107).
  • This can be done by using a RIE device and placing the silicon substrate 101 in the plasma and etching it isotropically. . If the selectivity can be secured, etching is performed with hydrofluoric acid as a chemical solution when the sidewall insulating film 106 is formed of an oxide silicon film, and with phosphoric acid as a chemical solution when it is formed with a silicon nitride film.
  • a stressed film 110 is formed on the silicon substrate 101.
  • a silicon-based gas such as dichlorosilane (SiH C1) and ammonia (
  • the stressed film 110 is also embedded in the space provided between the drains 107. Since the stressed film 110 exists at a position close to the channel, the amount of distortion of the channel also increases. As described in JP-A-2003-86708, in order to improve the current driving capability, tensile strain is applied in the channel direction in the case of an N-type MOS transistor, and in the case of a P-type MOS transistor. A stressed film is selected such that compressive strain is applied in the direction. These films can be formed according to the film formation method such as LPCVD and plasma CVD, the gas mixture ratio used for film formation, and the pressure during film formation.
  • FIG. 4 is a sectional view showing the structure and manufacturing method of the MOS transistor according to the second embodiment of the present invention in order.
  • the process up to the formation of the silicide layer 109 in FIG. 4 (f) is the same as in the first embodiment.
  • the sidewall insulating film 106 is completely removed by etching.
  • the stressed film 110 is formed, there is no side wall insulating film as shown in FIG. 4 (h) (that is, the gate electrode 104 and the raised source'drain 107 are not in contact with each other and have an interval, The stressed film 110 is embedded here), and the stressed film 110 is further brought closer to the channel, so that a large stress can be applied.
  • FIG. 5 is a sectional view showing the structure and manufacturing method of the MOS transistor of the third embodiment of the present invention in order.
  • the process up to the formation of the extension 105 in FIG. 5C is the same as in the first embodiment.
  • the region to be the source / drain of the silicon substrate 101 is etched by about 50 nm to form the recess 107a.
  • the natural acid film is removed with hydrofluoric acid and introduced into the CVD apparatus.
  • FIG. 5 (e) the intermediate forces of silicon, germanium, and carbon are obtained.
  • An arbitrarily selected single crystal or mixed crystal is grown to form a buried layer 107b and a raised source / drain 107.
  • silicon germanium is used for the N-type MOS transistor and silicon carbon is used for the P-type MOS transistor, and a strain effective for improving the driving force is applied to the channel.
  • the amount of film formation increases by the depth of the recess 307 because the raised source and drain 107 are formed.
  • the steps after forming the source and drain 108 by the ion implantation method are the same as those in the first embodiment.
  • FIG. 6 is a cross-sectional view showing the structure and manufacturing method of the MOS transistor of the fourth embodiment of the present invention in the order of steps.
  • the process up to the formation of the sidewall insulating film 106 in FIG. 6C is the same as that in the first embodiment.
  • the end of the raised source / drain 107 has an inclination angle with respect to the silicon substrate 101. This slope is commonly called facet.
  • facet This slope is commonly called facet.
  • the silicon atom on the outermost surface moves to a surface with lower free energy so that the free energy of the entire system is minimized. For this reason, the growth rate differs depending on the plane orientation, and facets are formed.
  • FIG. 6 (e) and subsequent figures are the same as those in the first embodiment. Since the raised source / drain 107 has a facet, the amount of the stress-containing film 110 embedded in the gap with the sidewall insulating film 106 increases. For this reason, the raised source'drain does not have a facet. The amount of distortion of the channel can be increased.
  • FIG. 7 is a sectional view showing the structure and manufacturing method of the MOS transistor of the fifth embodiment of the present invention in order.
  • the process up to the formation of the first sidewall insulating film 106a in FIG. 7C is the same as that of the first embodiment.
  • an insulating film is further deposited and etched to form a second sidewall insulating film 106b on the sidewall of the sidewall insulating film 106a.
  • different materials are selected for the first sidewall insulating film 106a and the second sidewall insulating film 106b.
  • the steps after forming the raised source and drain are the same as those in the first embodiment, but in FIG. 7 (h), when the sidewall insulating film is etched, Selective etching can be performed by utilizing the fact that the first sidewall insulating film 106a and the second sidewall insulating film 106b are made of different materials.
  • the first sidewall insulating film 106a is silicon nitride and the second sidewall insulating film 106b is silicon oxide, it is possible to remove only the second sidewall insulating film with hydrofluoric acid. Control of the formation of the gap between the source / drain 107 and the sidewall insulating film 106a is improved.
  • FIG. 1 is a cross-sectional view showing a structure subjected to simulation.
  • FIG. 2 is a diagram showing simulation results.
  • FIG. 3 is a process sectional view showing the structure and the manufacturing method of the first embodiment of the present invention.
  • FIG. 4 is a process sectional view showing a structure and a manufacturing method of a second embodiment of the present invention.
  • FIG. 5 is a process sectional view showing the structure and the manufacturing method of the third embodiment of the present invention.
  • FIG. 6 is a process sectional view showing the structure and the manufacturing method of the fourth embodiment of the present invention.
  • FIG. 7 is a process sectional view showing the structure and the manufacturing method of the fifth embodiment of the present invention.

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Abstract

　せり上げ領域を有するＭＯＳトランジスタにおいて、応力具有膜によって与えられる歪み量を増加し、駆動力を増加できる半導体装置および半導体装置の製造方法を提供する。 　シリコン基板に素子分離領域１０２、ゲート絶縁膜１０３、ゲート電極１０４、エクステンション１０５、側壁絶縁膜１０６を形成する。その後、せり上げ領域１０７を形成し、ソース・ドレイン１０８、シリサイド層１０９を形成する。次に側壁絶縁膜１０６をエッチングし、せり上げ領域１０７との間に間隔を設け、個々に応力具有膜１１０を埋め込む。

Description

明 細 書
半導体装置および半導体装置の製造方法
技術分野
[0001] 本発明は半導体装置および半導体装置の製造方法に関し、特に電流駆動力に優 れた MOSトランジスタの構造に関する。
背景技術
[0002] MOSトランジスタは素子寸法の微細化、特にゲート長の縮小によって高密度集積 化と電流駆動力の増大を達成してきた。しかし、単純にゲート長を微細化すると短チ ャネル効果の問題が発生する。これは、ドレイン電界の影響がゲート絶縁膜直下のチ ャネルに大きく及び、オフ電流の増大、しきい値の急激な減少とばらつきが増大する 現象である。これを解決するために、ソース'ドレインをシリコン基板上にせり上げる構 造力 非特許文献 1に記載されている。
[0003] その一方、近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁 にぶつ力ることが指摘されて 、る。そこで微細化以外の手法による性能向上技術を 確立する必要がある。
[0004] MOSトランジスタの動作速度を向上するためキャリア移動度の高い材料をチャネル 層に用いることが考えられ、シリコン結晶に応力を加えるとバンド構造の変化により散 乱や有効質量が減少し、移動度が向上することが知られている。
[0005] 非特許文献 2にはソース'ドレイン領域にシリコン基板と格子定数の異なるシリコン ゲルマニウムを埋め込み、更にシリコン基板力 上方にせり上げた構造で、チャネル 方向に圧縮歪みを受け、電流駆動力が増大する技術が提案されている。また、この 構造の MOSトランジスタにおいては、シリコン基板表面から上方へのせり上げ高さに よって、チャネルの歪み量が向上することが非特許文献 3に記載されている。
[0006] 別の手法としては MOSトランジスタ上に応力具有膜として窒化シリコン膜を成膜す る方法が非特許文献 4に記載されている。そして、これらの技術を組み合わせ、累積 効果が得られることが非特許文献 5に記載されて 、る。
非特許文献 1 :アイイーディーェム テク-カル ダイジェスト (IEDM Technical Diges t)、 1987年、 p. 590〜p. 593
非特許文献 2 :アイイーディーェム テク-カル ダイジェスト (IEDM Technical Diges t)、 2003年、 p. 978〜p. 980
非特許文献 3 :アイイーディーェム テク-カル ダイジェスト (IEDM Technical Diges t)、 2004年、 p. 1055〜p. 1058
非特許文献 4:アイイーディーェム テク-カル ダイジェスト (IEDM Technical Diges t)、 2004年、 p. 213〜p. 216
非特許文献 5 :エスエスディーェム テク-カル ダイジェスト (SSDM Technical Diges t)、 2005年、 p. 32〜p. 33
発明の開示
発明が解決しょうとする課題
[0007] 本願発明者らはこの MOSトランジスタ上の応力具有膜によるチャネルの歪み量と せり上げ高さの関係をシミュレーションにより調べた。図 1はシミュレーションを行った MOSトランジスタの断面図である。シリコン基板 101上に形成した MOSトランジスタ はシリコンにより形成された、せり上げソース'ドレイン 107を備え MOSトランジスタ全 体を 1. 4GPaの引張応力具有膜で覆っている。
[0008] 図 2はチャネルの歪み量の計算結果を表すグラフである。せり上げ高さが 0の時に チャネルの歪み量は最大であり、せり上げ高さが大きくなると共に応力具有膜による チャネルの歪み量は徐々に低下する。つまり、応力窒化膜がチャネルに遠い領域に 存在すると、応力具有膜による歪みが小さくなる。
[0009] 本発明の目的は上記課題を解決し、電流駆動力に優れた半導体装置および半導 体装置の製造方法を提供することにある。
課題を解決するための手段
[0010] 上記の課題を解決するため、請求項 1の発明では、半導体基板の主面に形成され たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極 の側面に形成された側壁絶縁膜と、前記ゲート電極を挟んで形成されたソース'ドレ イン領域を有し、前記ゲート電極と側面絶縁膜を挟んで半導体基板の主面より上方 にソース'ドレイン領域が伸びた、せり上げ領域を備え、前記ゲート電極と側壁絶縁 膜を内包し、前記せり上げ領域に隣接する位置まで伸びた応力具有膜を備え、前記 側壁絶縁膜と前記せり上げ領域は接していなく間隔を有し、ここに応力具有膜が埋 め込まれて ヽるように構成された MOSトランジスタ等の半導体装置、が提供される。
[0011] 上記の課題を解決するため、請求項 2の発明では、半導体基板の主面に形成され たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極 を挟んで形成されたソース ·ドレイン領域を有し、前記ゲート電極を挟んで半導体基 板の主面より上方にソース'ドレイン領域が伸びた、せり上げ領域を備え、前記ゲート 電極を内包し、前記せり上げ領域に隣接する位置まで伸びた応力具有膜を備え、前 記ゲート電極と前記せり上げ領域は接していなく間隔を有し、ここに前記応力具有膜 が埋め込まれて ヽるように構成された MOSトランジスタ等の半導体装置、が提供され る。この請求項 2の発明では、ここで、請求項 1の発明に比して、側壁絶縁膜を有さな いことで、ゲート電極とせり上げ領域の間に間隔を大きく設け、ここに応力具有膜が 埋め込まれて 、る MOSトランジスタ等の半導体装置、が提供される。
[0012] 上記の課題を解決するため、請求項 3の発明では、ソース'ドレイン領域にシリコン、 ゲルマニウム、カーボンの単結晶もしくは混晶を埋め込むことでチャネルの歪み量が さらに大きくなる MOSトランジスタ等の半導体装置、が提供される。
[0013] 上記の課題を解決するため、請求項 4の発明では、せり上げ領域を形成する半導 体薄膜層がシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶であり、これらの 単層もしくは積層構造である MOSトランジスタ等の半導体装置、が提供される。
[0014] 上記の課題を解決するため、請求項 5の発明では、前記せり上げ領域の端部に単 一もしくは複数のファセット面を有する MOSトランジスタ等の半導体装置、が提供さ れる。
[0015] 上記の課題を解決するため、請求項 6の発明では、半導体基板の主面が（100)面 であり、前記ゲート電極のチャネル方向がく 110>であり、前記ファセット面が（111) 面あるいは（311)面あるいは（511)面、もしくはこれらと等価な面方位であることを特 徴とする請求項 5の MOSトランジスタ等の半導体装置、が提供される。
[0016] 上記の課題を解決するため、請求項 7の発明では、半導体基板の主面が（100)面 であり、前記ゲート電極のチャネル方向が < 100>であり、前記ファセット面が（110) 面或いは（310)面或 、は（510)面、もしくはこれらと等価な面方位であることを特徴 とする請求項 5の MOSトランジスタ等の半導体装置、が提供される。
[0017] 上記の課題を解決するため、請求項 8の発明では、半導体基板の主面にゲート絶 縁膜を形成するステップと、前記ゲート絶縁膜上にゲート電極を形成するステップと、 前記ゲート電極の側面に側壁絶縁膜を形成するステップと、前記ゲート電極を挟ん でソース'ドレイン領域を形成するステップと、前記ゲート電極と、前記側面絶縁膜と を挟んで半導体基板の主面より上方にソース'ドレイン領域が伸びた、せり上げ領域 を形成するステップと、前記側壁絶縁膜と前記せり上げ領域に間隔を形成するステツ プと、応力具有膜を前記間隔に埋め込むステップを含むことを特徴とする半導体装 置の製造方法、が提供される。
[0018] 上記の課題を解決するため、請求項 9の発明では、前記ソース'ドレイン領域の形 成にはシリコン、ゲルマニウム、カーボンの単結晶もしくはこれらの混晶を埋め込む M OSトランジスタ等の半導体装置の製造方法、が提供される。
[0019] 上記の課題を解決するため、請求項 10の発明では、半導体薄膜層がシリコン、ゲ ルマニウム、カーボンの単結晶もしくは混晶であり、これらの単層もしくは積層構造で あるように前記せり上げ領域を形成する MOSトランジスタ等の半導体装置の製造方 法、が提供される。
[0020] 上記の課題を解決するため、請求項 11の発明では、前記せり上げ領域は、端部に 単一もしくは複数のファセット面を設けている MOSトランジスタ等の半導体装置の製 造方法、が提供される。
[0021] 上記の課題を解決するため、請求項 12の発明では、半導体基板の主面が（100) 面であり、前記ゲート電極のチャネル方向がく 110>であり、前記ファセット面が（11 1)面或いは（311)面或 、は（511)面、もしくはこれらと等価な面方位であるように形 成されて!/ヽることを特徴とする請求項 11に記載の半導体装置の製造方法、が提供さ れる。
[0022] 上記の課題を解決するため、請求項 13の発明では、半導体基板の主面が（100) 面であり、前記ゲート電極のチャネル方向が < 100>であり、前記ファセット面が（11 0)面或いは（310)面或 ヽは（510)面、若しくはこれらと等価な面方位であるように形 成されて!/ヽることを特徴とする請求項 11に記載の半導体装置の製造方法、が提供さ れる。
発明の効果
[0023] せり上げソース'ドレインの高さが大きくなると共に応力具有膜によるチャネルの歪 み量が小さくなり、効果を享受できなくなる。本発明はせり上げ部分と側壁絶縁膜の 間に間隔を設けることで応力具有膜をチャネルに近づけることができ、ソース'ドレイ ンのせり上げと応力具有膜双方の効果を得ることができ、 MOSトランジスタの微細化 と移動度増加による電流駆動力の向上を図ることができる。
発明を実施するための最良の形態
[0024] 次に、本発明に係る半導体装置およびその製造方法について、図面を参照しなが ら具体的に説明する。
第 1実施例
[0025] 図 3は本発明の第 1実施例の MOSトランジスタの構造及び製造方法を工程順に示 す断面図である。図 3 (a)に示すように周知の方法で、半導体基板としてのシリコン基 板 101上に素子分離領域 102を形成した後、ゲート絶縁膜 103を形成 (つまり、シリ コン基板 101の主面に形成）し、ゲート電極材料を堆積した後にエッチングにより、ゲ ート絶縁膜 103上にゲート電極 104を形成する。
[0026] 次に図 3 (b)に示すように、シリコン基板にイオン注入法により N型 MOSトランジスタ を作製する場合には例えば砒素を加速電圧 2keVでドーズ量 5 X 1014atoms/cm 2程度、 P型 MOSトランジスタを作製する場合には例えば BFを、加速電圧 2keVでド
2
ーズ量 5 X 1014atomsZcm2程度注入し、ソース'ドレインの一部であるェクステン シヨン 105と呼ばれる領域を形成する。
[0027] 次にシリコン基板 101の表面に CVD(Chemical Vapor Deposition)装置もしくはス ノッタ装置を用いて絶縁膜を堆積する。この絶縁膜は例えば酸ィ匕シリコン膜もしくは 窒化シリコン膜であり、単層膜ではなぐこれらの積層膜でもよい。そして、プラズマに よるエッチング装置として、例えば RIE(Reactive Ion Etching)装置を用いてエツチン グを行い、図 3 (c)に示すようにゲート電極 104の側面に側壁絶縁膜として側壁絶縁 膜 106を形成すると共に、 101の一部表面を露出させる。 [0028] 次にフッ酸によりにより自然酸ィ匕膜を除去し、 CVD装置に導入し、例えば LP(Low Pressure)CVD法でシリコン系のガス、例えばジクロロシラン (SiCl H )を用い、 800°C
2 2
程度でシリコン膜を厚さ 10〜50nm程度成長し、図 3 (d)に示すように、せり上げ領域 の一例であるせり上げソース'ドレイン 107を形成する。つまり、せり上げソース'ドレイ ン 107は、ゲート電極 104と側面絶縁膜 106を挟んでシリコン基板 101の主面より上 方に伸びている。なお、せり上げ領域を形成する半導体薄膜層がシリコン、ゲルマ- ゥム、カーボンの単結晶もしくは混晶であり、これらの単層もしくは積層構造であって ちょい。
[0029] 側壁絶縁膜 106上にシリコン膜が成長すると、電気特性においてリークが発生する ことから塩ィ匕水素 (HC1)ガスを供給し、ソース'ドレインおよびゲート上のみに選択成 長する。ゲルマニウムを含む混晶を形成する場合には例えばゲルマン (GeH )ガス
4 を、カーボンを含む混晶を形成する場合には例えばモノメチルシラン (SiH CH )ガ
3 3 スを同時に供給することで可能となる。さらに成長時にジボラン (B H )やホスフィン (P
2 6
H )を流すことでドーピングされていても良い。
3
[0030] 次に図 3 (e)〖こ示すよう〖こ、シリコン基板にイオン注入法により N型 MOSトランジスタ を作製する場合には例えばリンを、加速電圧 8keVでドーズ量 5 X 1015atomsZcm 2程度注入し、 P型 MOSトランジスタの場合には例えばボロンを、加速電圧 3keVでド ーズ量 5 X 1015atomsZcm2程度注入し、ソース'ドレイン 108を形成する。そして、 1000°C程度で RTA(Rapid Thermal Anneal)処理し、注入イオン種を活性化させる
[0031] 次に図 3 (f)に示すように公知の方法によりシリサイド層 109をせり上げソース'ドレイ ン 107上およびゲート電極 104上に形成する。シリサイドの主成分は、例えば-ッケ ルシリサイドであり、他にプラチナシリサイド、コノ レトシリサイド、チタンシリサイド、タ ングステンシリサイド等の高融点金属シリサイド膜でもよい。
[0032] 次に図 3 (g)に示すように側壁絶縁膜 106のエッチングをシリサイド層 109との選択 性を確保しつつ行い、せり上げソース'ドレイン 107との間に間隔を設ける（つまり、側 壁絶縁膜 106とせり上げソース'ドレイン 107は接していない）。これは、 RIE装置を用 い、プラズマ中にシリコン基板 101を置き、等方的にエッチングすることで可能となる 。また、選択性が確保できれば、側壁絶縁膜 106が酸ィ匕シリコン膜で形成されている 場合は薬液としてフッ酸により、窒化シリコン膜で形成されている場合は薬液として燐 酸によりエッチングを行う。
[0033] 次に図 3 (h)に示すように、応力具有膜 110をシリコン基板 101上に成膜する。例え ば CVD装置を用い、シリコン系のガス、例えばジクロロシラン（SiH C1 )とアンモニア (
2 2
NH )を用いて窒化シリコンが成膜される。この時、側壁絶縁膜 106とせり上げソース'
3
ドレイン 107の間に設けられた間隔にもこの応力具有膜 110が埋め込まれる。チヤネ ルに近い位置に応力具有膜 110が存在するため、チャネルの歪み量も大きくなる。こ こで特開 2003— 86708に記載されているように、電流駆動力を向上するため、 N型 MOSトランジスタの場合にはチャネル方向に引張歪みが加わり、 P型 MOSトランジ スタの場合にはチャネル方向に圧縮歪みが加わるような応力具有膜が選択される。 これらの膜は LPCVD法やプラズマ CVD法と ヽつた成膜方法、成膜に用いるガス混 合比、成膜時の圧力の選択によって、形成可能である。
[0034] その後は図示していないが、従来の MOSトランジスタの製造方法と同様に、層間 膜形成、コンタクト孔開口及び銅もしくはアルミ配線を形成して完成させる。
第 2実施例
[0035] 次に、図 4は本発明の第 2実施例の MOSトランジスタの構造および製造方法をェ 程順に示す断面図である。ここで、図 4 (f)のシリサイド層 109の形成までは第 1の実 施例と同じである。図 4 (g)では側壁絶縁膜 106をエッチングで全て除去する。その 後、応力具有膜 110を成膜すると、図 4 (h)に示すとように側壁絶縁膜が無いため（ つまり、ゲート電極 104とせり上げソース'ドレイン 107は接していなく間隔を有し、ここ に応力具有膜 110が埋め込まれる）、応力具有膜 110がチャネルに更に近づき、大 きく応力を加えることができる。
第 3実施例
[0036] 次に、図 5は本発明の第 3実施例の MOSトランジスタの構造および製造方法をェ 程順に示す断面図である。ここで、図 5 (c)のエクステンション 105の形成までは第 1 実施例と同じである。図 5 (d)では RIE装置を用 、てシリコン基板 101のソース ·ドレイ ンとなる領域を 50nm程度エッチングし、凹部 107aを形成する。 [0037] 次に、第 1実施例と同様にフッ酸によりにより自然酸ィ匕膜を除去し、 CVD装置に導 入し、図 5 (e)に示すようにシリコン、ゲルマニウム、カーボンの中力 任意に選択され た単結晶もしくは混晶を成長し、埋め込み層 107bとせり上げソース'ドレイン 107を 形成する。好ましくは N型 MOSトランジスタの場合はシリコンゲルマニウム、 P型 MO Sトランジスタの場合はシリコンカーボンであり、それぞれ駆動力向上に有効な歪みが チャネルに印加される。
[0038] また、これらの成膜量はせり上げソース'ドレイン 107を形成するため、凹部 307の 深さ分だけ多くなる。図 5 (f)において、イオン注入法によりソース'ドレイン 108を形 成する工程以降は第 1実施例と同じである。
第 4実施例
[0039] 次に、図 6は本発明の第 4実施例の MOSトランジスタの構造及び製造方法を工程 順に示す断面図である。ここで、図 6 (c)の側壁絶縁膜 106の形成までは第 1実施例 と同じである。本発明では図 6 (d)に示すように、せり上げソース'ドレイン 107の端が シリコン基板 101に対して傾斜角を有している。この傾斜は一般的にファセットと呼ば れる。シリコンの成長時には、系全体の自由エネルギーが最小になるように、最表面 のシリコン原子がより自由エネルギーの小さな面に移動する。このため、面方位によ つて成長速度が異なり、ファセットが形成される。例えば（100)面方位を有するシリコ ン基板上にチャネル方向がく 110 >の MOSトランジスタを形成する場合、せり上げ ソース'ドレイン 107の端には（111)、 （311)、 （511)及びこれらの等価な面が形成さ れる。又、チャネル方向がく 100>の MOSトランジスタを形成する場合、せり上げソ ース 'ドレイン 207の端には（110)、 （310)、 （510)及びこれらの等価な面が形成さ れる。なお、更に高次のファセットが形成されたほうが、側壁絶縁膜 106とせり上げソ ース 'ドレイン 107の隙間を大きくすることが出来る。この形状は LPCVD法や UHV( Ultra High Vacuum)CVD法といった成長方法や温度、ガス流量の選択によって任 意に制御できる。
[0040] 次に図 6 (e)以降は第 1実施例と同じである。せり上げソース'ドレイン 107がファセ ットを有しているため、側壁絶縁膜 106との間隔に埋め込まれる応力具有膜 110の量 が多くなる。このため、せり上げソース'ドレインがファセットを有しない第 1実施例に比 ベ、チャネルの歪み量を大きくすることが出来る。
第 5実施例
[0041] 次に、図 7は本発明の第 5実施例の MOSトランジスタの構造および製造方法をェ 程順に示す断面図である。ここで、図 7 (c)の第 1の側壁絶縁膜 106aの形成までは 第 1実施例と同じである。
[0042] 次に，図 7 (d)に示すように更に、絶縁膜を堆積し、エッチングを行い、側壁絶縁膜 106aの側壁に第 2の側壁絶縁膜 106bを形成する。ここで第 1の側壁絶縁膜 106aと 第 2の側壁絶縁膜 106bは異種材料が選択される。
[0043] 次に図 7 (e)において、せり上げソース'ドレインを形成する工程以降は第 1実施例 と同じであるが、図 7 (h)において、側壁絶縁膜のエッチングを行う際、第 1の側壁絶 縁膜 106aと第 2の側壁絶縁膜 106bが異なる材料であることを利用し、選択エツチン グを行うことができる。例えば第 1の側壁絶縁膜 106aが窒化シリコン、第 2の側壁絶 縁膜 106bが酸ィ匕シリコンである場合、フッ酸で第 2の側壁絶縁膜だけを除去すること が可能であり、せり上げソース'ドレイン 107と側壁絶縁膜 106a間の間隔形成の制御 性が向上する。
図面の簡単な説明
[0044] [図 1]シミュレーションを行った構造を示す断面図である。
[図 2]シミュレーション結果を示す図である。
[図 3]本発明の第 1実施例の構造および製造方法を示す工程断面図である。
[図 4]本発明の第 2実施例の構造および製造方法を示す工程断面図である。
[図 5]本発明の第 3実施例の構造および製造方法を示す工程断面図である。
[図 6]本発明の第 4実施例の構造および製造方法を示す工程断面図である。
[図 7]本発明の第 5実施例の構造および製造方法を示す工程断面図である。
符号の説明
[0045] 101 シリコン基板
102 素子分離領域
103 ゲート絶縁膜
104 ゲート電極 105 エクステンション 106 側壁絶縁膜
106a 第 1の側壁絶縁膜 106b 第 2の側壁絶縁膜 107 せり上げソース'ドレイン 107a 凹咅
107b 埋め込み層
108 ソース 'ドレイン
109 シリサイド層
110 応力具有膜

Claims

請求の範囲
[1] 半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され たゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜と、前記ゲート電極 を挟んで形成されたソース ·ドレイン領域を有し、前記ゲート電極と側面絶縁膜を挟ん で半導体基板の主面より上方にソース'ドレイン領域が伸びた、せり上げ領域を備え
、前記ゲート電極と側壁絶縁膜を内包し、前記せり上げ領域に隣接する位置まで伸 びた応力具有膜を備え、前記側壁絶縁膜と前記せり上げ領域は接していなく間隔を 有し、ここに前記応力具有膜が埋め込まれていることを特徴とする半導体装置。
[2] 半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され たゲート電極と、前記ゲート電極を挟んで形成されたソース'ドレイン領域を有し、前 記ゲート電極を挟んで半導体基板の主面より上方にソース'ドレイン領域が伸びた、 せり上げ領域を備え、前記ゲート電極を内包し、前記せり上げ領域に隣接する位置 まで伸びた応力具有膜を備え、前記ゲート電極と前記せり上げ領域は接して 、なく 間隔を有し、ここに前記応力具有膜が埋め込まれていることを特徴とする半導体装置
[3] 前記ソース'ドレイン領域にはシリコン、ゲルマニウム、カーボンの単結晶もしくはこ れらの混晶が埋め込まれていることを特徴とする請求項 1または 2に記載の半導体装 置。
[4] 前記せり上げ領域を形成する半導体薄膜層がシリコン、ゲルマニウム、カーボンの 単結晶もしくは混晶であり、これらの単層もしくは積層構造であることを特徴とする請 求項 1乃至 3のいずれか一項に記載の半導体装置。
[5] 前記せり上げ領域が端部に単一もしくは複数のファセット面を有することを特徴とす る請求項 1乃至 4のいずれか一項に記載の半導体装置。
[6] 半導体基板の主面が（100)面であり、前記ゲート電極のチャネル方向がく 110> であり、前記ファセット面が（111)面或いは（311)面或いは（511)面、もしくはこれら と等価な面方位であることを特徴とする請求項 5に記載の半導体装置。
[7] 半導体基板の主面が（100)面であり、前記ゲート電極のチャネル方向がく 100> であり、前記ファセット面が（110)面或いは（310)面或いは（510)面、若しくはこれら と等価な面方位であることを特徴とする請求項 5に記載の半導体装置。
[8] 半導体基板の主面にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと、
前記ゲート電極の側面に側壁絶縁膜を形成するステップと、
前記ゲート電極を挟んでソース ·ドレイン領域を形成するステップと、
前記ゲート電極と、前記側面絶縁膜とを挟んで半導体基板の主面より上方にソース
•ドレイン領域が伸びた、せり上げ領域を形成するステップと、
前記側壁絶縁膜と前記せり上げ領域に間隔を形成するステップと、
応力具有膜を前記間隔に埋め込むステップを含むことを特徴とする半導体装置の 製造方法。
[9] 前記ソース'ドレイン領域の形成にはシリコン、ゲルマニウム、カーボンの単結晶もし くはこれらの混晶を埋め込むことを特徴とする請求項 8に記載の半導体装置の製造 方法。
[10] 半導体薄膜層がシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶であり、こ れらの単層もしくは積層構造であるように前記せり上げ領域を形成することを特徴と する請求項 8または 9に記載の半導体装置の製造方法。
[11] 前記せり上げ領域は、端部に単一もしくは複数のファセット面を設けていることを特 徴とする請求項 8乃至 10のいずれか一項に記載の半導体装置の製造方法。
[12] 半導体基板の主面が（100)面であり、前記ゲート電極のチャネル方向がく 110> であり、前記ファセット面が（111)面或いは（311)面或いは（511)面、もしくはこれら と等価な面方位であるように形成されて ヽることを特徴とする請求項 11に記載の半導 体装置の製造方法。
[13] 半導体基板の主面が（100)面であり、前記ゲート電極のチャネル方向が < 100> であり、前記ファセット面が（110)面或いは（310)面或いは（510)面、若しくはこれら と等価な面方位であるように形成されて ヽることを特徴とする請求項 11に記載の半導 体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009070971A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置およびその製造方法
JP2009094300A (ja) * 2007-10-09 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2011129825A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置、および、半導体装置の製造方法
US8735239B2 (en) 2010-10-13 2014-05-27 Samsung Electronics Co., Ltd. Semiconductor devices including compressive stress patterns and methods of fabricating the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338260B2 (en) 2010-04-14 2012-12-25 International Business Machines Corporation Raised source/drain structure for enhanced strain coupling from stress liner
US8421160B2 (en) * 2011-02-25 2013-04-16 International Business Machines Corporation Structure and method to enabling a borderless contact to source regions and drain regions of a complementary metal oxide semiconductor (CMOS) transistor
US8634972B2 (en) 2011-08-30 2014-01-21 General Electric Company Method and system for integrating engine control and flight control system
US8828831B2 (en) * 2012-01-23 2014-09-09 International Business Machines Corporation Epitaxial replacement of a raised source/drain
US9758252B2 (en) 2012-08-23 2017-09-12 General Electric Company Method, system, and apparatus for reducing a turbine clearance
KR20200124734A (ko) 2018-02-28 2020-11-03 세바 테크놀러지, 인크. 평면 자력계 보정, 헤딩 결정, 자이로스코프 보조 자력계 진폭 보정, 자력계 진폭 및 정렬 보정, 자력계 매핑 및 센서 융합을 위한 방법 및 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818049A (ja) * 1994-07-04 1996-01-19 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH0945916A (ja) * 1995-08-02 1997-02-14 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2000049348A (ja) * 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP2002076337A (ja) * 2000-09-01 2002-03-15 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2005005633A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005286341A (ja) * 2004-03-30 2005-10-13 Samsung Electronics Co Ltd 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法
JP2006253317A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818049A (ja) * 1994-07-04 1996-01-19 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH0945916A (ja) * 1995-08-02 1997-02-14 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2000049348A (ja) * 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP2002076337A (ja) * 2000-09-01 2002-03-15 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2005005633A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005286341A (ja) * 2004-03-30 2005-10-13 Samsung Electronics Co Ltd 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法
JP2006253317A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009070971A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置およびその製造方法
JP2009094300A (ja) * 2007-10-09 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US8551849B2 (en) 2007-10-09 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2011129825A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置、および、半導体装置の製造方法
US8502319B2 (en) 2009-12-21 2013-08-06 Renesas Electronics Corporation Semiconductor device and production method thereof
US8735239B2 (en) 2010-10-13 2014-05-27 Samsung Electronics Co., Ltd. Semiconductor devices including compressive stress patterns and methods of fabricating the same

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