KR100308072B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 두 개의 트랜지스터를 하나의 활성영역(Active)에 구현할 수 있기 때문에 집적도 면에서 우수하고, 이중막 실리콘 금속 산화막 구조의 반도체 전계 효과 트랜지스터는 기존의 트랜지스터의 제작방법으로 별도의 마스크 제작을 하지 않고도 구현할 수 있는 한편, 본 발명에 의해 제작된 이중막 실리콘소자는 낮은 문턱전압, 작은 누설전류, 큰 드레인 전류의 특성을 갖는다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 저전압, 고속, 고성능의 반도체소자의 제조에 적합하도록한 반도체소자의 제조방법에 관한 것이다.
반도체 소자를 이용한 집적 회로의 특성이 고집적화, 고속화, 저전력화의 추세가 지속되고 있으며, 상기 특성을 얻기 위한 과정에서 발생하는 많은 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있다.
그 많은 대안들중에 실리콘 이중막 웨이퍼를 이용하여 반도체 소자를 제작하는 기술이 최근 주목을 받고 있다.
실리콘 이중막 웨이퍼를 이용하여 제작된 반도체 소자는 단결정 실리콘 소자를 이용하여 제작된 반도체 소자에 비해 작은 접합 용량(Junction Capacitor)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화, 완벽한 소자 격리에 의한 래치업(Latch-up)의 제거 등의 우수한 장점들을 갖고 있다.
한편, 휴대용 전자 제품의 수요가 급증함에 따라 소자의 크기뿐만 아니라 사용되는 공급전압도 동시에 줄여야 할 필요가 대두되고 있다.
현재 저전압화를 위해 가장 널리 이용되고 있는 방법은 금속산화막 반도체 소자의 문턱 전압을 낮추는 것이다.
그러나 이와 같은 소자의 문턱 전압을 낮추는 방법은 그와 동시에 소자의 누설 전류의 증가를 초래하기 때문에 한계가 있다.
따라서, 고속화 및 저전압화를 실현하기 위해서는 적은 누설 전류와 낮은 문턱 전압을 갖는 이중막 실리콘 금속 산화막 반도체 전계 효과 트랜지스터가 요구되고 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해소하기 위해 안출한 것으로서, 저전압, 고속, 고성능의 고집적 반도체소자의 제조에 적합하도록한 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1 은 본 발명에 따른 이중막 실리콘금속산화막의 반도체전계효과 트랜지스터의 레이아웃도이다.
도 2 내지 9 은 본 발명에 따른 이중막 실리콘금속산화막의 반도체전계효과 트랜지스터의 제조공정 단면도이다.
〈 도면의 주요 부분에 대한 부호의 설명 〉
1 : 레이아웃상의 게이트 2 : 레이아웃상의 드레인
3 : 패드와 연결되는 드레인영역의 금속층 4 : 레이아웃상의 소오스
5 : 패드와 연결되는 소오스영역의 금속층 6 : 제2 트랜지스터의 소오스
7 : 제2 트랜지스터의 소오스영역의 콘택
8 : 제1 트랜지스터의 몸체를 연결하기 위한 콘택
9 : 패드와 연결하기 위한 게이트영역의 콘택 10 : 소오스영역의 콘택
11 : 드레인영역의 콘택 12 : 활성영역의 경계부
21 : 반도체기판 22 : 매몰산화층
23 : 박막실리콘층 24 : 제1 트랜지스터의 산화층
25 : 제1 트랜지스터의 게이트 26 : 제2 트랜지스터의 산화층
27 : 제2 트랜지스터의 실리콘층 28 : 소오스의 불순물확산영역
29 : 드레인불순물확산영역 30 : 층간절연막
31 : BPSG막 32 : 소오스 콘택
33 : 드레인 콘택
34 : 도 1의 레이아웃의 Ⅷ-Ⅷ선에 따른 산화층
35 : 도 1의 레이아웃의 Ⅷ-Ⅷ선에 따른 활성영역
36 : 제1 트랜지스터의 게이트와 2 트랜지스터의 게이트를 연결용 콘택
37 : 제2 트랜지스터의 소오스와 제1 트랜지스터의 몸체 접촉용 콘택
38 : 제2 트랜지스터의 소오스 영역
39 : 제1 트랜지스터의 게이트와 제2 트랜지스터의 게이트연결용 금속층
40 : 제2 트랜지스터의 소오스와 제1 트랜지스터의 몸체 연결용 금속층
41 : 도 1의 레이아웃의 Ⅸ-Ⅸ선에 따른 트랜지스터 소오스 연결용 금속층
42 : 도 1의 레이아웃의 Ⅸ-Ⅸ선에 따른 트랜지스터 드레인 연결용 금속층
상기 목적을 달성하기 위한 본 발명은, 이중막구조의 실리콘기판을 제공하는 공정과, 상기 실리콘기판상에 제1 트랜지스터의 게이트산화막과 게이트 및 제2 트랜지스터의 게이트산화막과 다결정실리콘층을 순차적으로 적층하는 공정과, 상기 전체구조 상부에 게이트전극 마스크용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 상기 다결정실리콘층, 제2 트랜지스터의 게이트산화막, 제1 트랜지스터의 게이트산화막을 선택적으로 패터닝하는 공정과, 상기 감광막패턴을 제거하고, 상기 패터닝된 다결정실리콘층을 마스크로 상기 이중막의 실리콘기판에 불순물을 주입하여 제1 트랜지스터의 소오스와 드레인을 형성하는 공정과, 상기 전체 구조의 상부에 층간절연막을 형성하는 공정과, 상기 층간절연막을 상기 다결정실리콘층이 노출될때까지 제거하는 공정과, 상기 제1 트랜지스터의 게이트와 제2 트랜지스터의 게이트 연결용 콘택과, 제1 트랜지스터의 소오스와 드레인콘택을 형성하기 위해 상기 다결정실리콘층과 제2 트랜지스터의 게이트산화막을 선택적으로 제거하여 제1 콘택을 형성하고, 상기 층간절연막을 선택적으로 제거하여 소오스콘택 및 드레인콘택을 형성하는 공정과, 상기 제2 트랜지스터의 소오스와 제1 트랜지스터의 몸체를 연결하기위해 상기 층간절연막을 선택적으로 제거하여 제2 콘택을 형성하는 공정과, 상기 제1 콘택, 소오스콘택, 드레인콘택, 제2 콘택에 도전층을 형성하는 공정을 포함하여 구성됨을 특징으로한다.
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 은 본 발명에 따른 이중막 실리콘금속산화막의 반도체전계효과 트랜지스터의 레이아웃도이다.
도 2 내지 9 은 본 발명에 따른 이중막 실리콘금속산화막의 반도체전계효과 트랜지스터의 제조공정 단면도이다.
도 1 에 도시된 바와같이, 두 개의 트랜지스터가 하나의 활성영역에 형성된 새로운 이중막 실리콘금속 산화막반도체전계효과트랜지스터에 대한 레이아웃이다.
여기서, 두 번째 산화막(26)을 기준으로 하부측(25)와 상부측(27)를 각각 첫 번째, 두 번째 트랜지스터라고 표기한다.
도 2 는 도 1 에서의 레이아웃과 같이, Ⅸ-Ⅸ을 절단한 경우를 기준으로 소자의 제작 방법을 도시한 단면도이다.
도 2 에 도시된 바와같이, 소자를 제작하기 위해 실리콘 기판(21), 매몰산화층(22) 및 제1 실리콘층(23)으로 구성된 이중막 구조위에 제1 트랜지스터의 게이트 산화막(24)을 형성한다.
그다음, 상기 제1 트랜지스터의 제1 게이트산화막(24)상에 제1 트랜지스터의 제1 게이트 전극(25)으로 사용될 도핑된 다결정 폴리실리콘(Doped Polysilicon)을 증착한다.
이어서, 상기 구조위에 제2 트랜지스터의 제2 게이트 산화막(26)을 형성하고, 그 위에 제2 트랜지스터의 제2 실리콘층(27)이 사용되는 도핑이 되지 않은 폴리실리콘(Undoped Polysilicon)을 저온에서 증착한다.
이어서, 도 3 에 도시된 바와같이, 감광막(미도시)를 이용하여 게이트 전극을 정의한다음 건식 식각방법에 의해 상기 제2 실리콘층(27), 제2 게이트산화막(26), 제1 게이트전극용 다결정실리콘층(25), 제1 게이트산화막(24)을 선택적으로 제거한다.
그 다음, 본 발명에서 사용한 트랜지스터의 게이트 전극을 마스크로 하여 상기 제1 실리콘층(23)상에 N형의 불순물을 이온주입하여 N형 불순물확산영역, 즉 제1 소오스(28), 제1 드레인(29) 영역을 각각 형성한다.
이때, 도면에는 도시되지 않았지만, 제2 트랜지스터의 제2 소오스 영역(38), 제2 드레인도 동시에 정의하도록 N형의 불순물을 이온 주입한다.
이어서, 도 4 에 도시된 바와같이, 전체 구조상에 단차를 줄이기 위하여 층간 절연막(30)과 BPSG막(31)을 순차적으로 증착하고 약 600∼800℃의 온도하에서 BSPG막(31)을 플로우(FLOW)시켜 평탄화시킨다.
그 다음, 도 5 에 도시된 바와같이, 두 개의 트랜지스터를 연결하기 위한 방법으로서 상기 층간 절연막(30)을 이방성 식각법을 이용하여 상기 제2 트랜지스터의 제2 게이트 영역이 노출될 때까지 식각한다.
이어서, 도 6 및 7 에 도시된 도 1 의 레이아웃을 각각 Ⅸ-Ⅸ 및 Ⅷ-Ⅷ방향으로 자른 단면을 기준으로 제1 트랜지스터의 제1 소오스(28)와 제1 드레인 전극(29)을 형성하기 위하여 먼저 콘택을 형성할 부분을 마스크 공정에 의해 정의하고, 폴리와 산화층의 식각 선택비 차이를 이용하여 소오스콘택(32)과 드레인콘택(33)을 형성하고, 제1 트랜지스터의 제1 게이트(25)와 제2 트랜지스터의 제2 드레인(27)을 연결하기 위한 콘택(36)과, 제2 트랜지스터의 소오스(38)과 제1 트랜지스터의 몸체를 접촉하기 위한 콘택(37)을 형성한다.
그 다음, 도 8 에 도시된 도 1 의 Ⅷ-Ⅷ을 절단한 단면과같이, 제1 트랜지스터의 제1 게이트(25)와 제2 트랜지스터의 제2 드레인(27)을 제1 금속층(39)을 이용하여 연결하고, 제2 트랜지스터의 소오스(38)와 제1 트랜지스터의 몸체(35)가 제2 금속층(40)에 의해 연결한다.
이어서, 도 9 에 도시된 도 1 의 Ⅸ-Ⅸ을 절단한 단면과 같이, 새롭게 제작된 트랜지스터의 소오스와 드레인 영역의 전극을 형성하기 위하여 각각 제3 및 제4 금속층(41)(42)에 의해 연결한다.
이렇게, 본 발명에서 사용한 트랜지스터에서 제2 트랜지스터의 소오스와 제1 트랜지스터의 몸체를 연결한 이유는 제1 트랜지스터의 채널 영역의 몸체 전하(Body Charge)가 제2 트랜지스터의 포지티브 바이어스에 의해 감소될 수 있기 때문이다.
이와 같이 몸체 전하가 감소한다는 것은 표면에 전도층을 형성하기 위해 게이트에 가해져야 하는 전압이 감소함을 의미하기 때문에 제1 트랜지스터의 문턱 전압이 감소하게 된다.
또한, 제2 트랜지스터에 의해 제1 트랜지스터의 몸체에 인가된 포지티브 바이어스에 의해 표면에 형성된 전도층에 인가되는 전계가 상대적으로 작아지기 때문에 제1 트랜지스터의 이동도 및 전류가 증가하게 된다.
그리고, 제2 트랜지스터가 턴온(Turn-On) 되기 전에는 제1 트랜지스터의 몸체에 포지티브 바이어스 인가되지 않기 때문에 적은 누설 전류특성을 얻을 수 있다.
상기한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따라 제작된 새로운 이중막 실리콘 금속 산화막 반도체 전계 효과 트랜지스터는 기존의 트랜지스터의 제작방법으로 별도의 마스크 제작을 하지 않고 구현할 수 있으며, 두 개의 트랜지스터를 하나의 활성영역(Active)에 구현할 수 있기 때문에 집적도 면에서 우수하다.
이러한 구조를 갖는 소자는 기존 소자에 비해 우수한 특성을 갖고 있기 때문에 저전압, 고속, 고성능의 상보성 금속 산화막 반도체 소자의 제작이 가능하다.
Claims (14)
- 이중막구조의 실리콘기판을 제공하는 공정과,상기 실리콘기판상에 제1 트랜지스터의 게이트산화막과 게이트 및 제2 트랜지스터의 게이트산화막과 다결정실리콘층을 순차적으로 적층하는 공정과,상기 전체구조 상부에 게이트전극 마스크용 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 상기 다결정실리콘층, 제2 트랜지스터의 게이트산화막, 제1 트랜지스터의 게이트산화막을 선택적으로 패터닝하는 공정과,상기 감광막패턴을 제거하고, 상기 패터닝된 다결정실리콘층을 마스크로 상기 이중막의 실리콘기판에 불순물을 주입하여 제1 트랜지스터의 소오스와 드레인을 형성하는 공정과,상기 전체 구조의 상부에 층간절연막을 형성하는 공정과,상기 층간절연막을 상기 다결정실리콘층이 노출될때까지 제거하는 공정과,상기 제1 트랜지스터의 게이트와 제2 트랜지스터의 드레인 연결용 콘택과, 제1 트랜지스터의 소오스와 드레인콘택을 형성하기 위해 상기 다결정실리콘층과 제2 트랜지스터의 게이트산화막을 선택적으로 제거하여 제1 콘택을 형성하고, 상기 층간절연막을 선택적으로 제거하여 소오스콘택 및 드레인콘택을 형성하는 공정과,상기 제2 트랜지스터의 소오스와 제1 트랜지스터의 몸체를 연결하기위해 상기 층간절연막을 선택적으로 제거하여 제2 콘택을 형성하는 공정과,상기 제1 콘택, 소오스콘택, 드레인콘택, 제2 콘택에 도전층을 형성하는 공정을 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 트랜지스터의 게이트와 제2 트랜지스트의 게이트를 동시에 정의하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 트랜지스터와 제2 트랜지스터는 하나의 활성영역상에 적층방법에 의해 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 이중막 구조의 실리콘기판은 실리콘기판내에 메몰산화층이 형성되고, 상기 실리콘기판상에 도핑된 다결정실리콘층이 형성되어 있는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제2 트랜지스터의 게이트산화막은 CVD 방법에 의해 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제2 트랜지스터의 게이트산화막은 ECR-CVD방법으로 형성한 열산화막인 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제2트랜지스터의 다결정실리콘층은 SiH4, Si2H6, SiHC12가스를 이용하여 형성하는것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 트랜지스터의 다결정실리콘층과 게이트산화막을 먼저 식각하고, 그다음 제2 트랜지스터의 다결정실리콘층을 2 단계로 정의하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 트랜지스터의 소오스와 드레인 그리고, 제2 트랜지스터의 소오스와 드레인을 이온주입을 통해 동시에 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 층간절연막은 2 층의 산화막을 이용하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 10 항에 있어서, 상기 제 1 층간절연막으로는 PSG, MTO, TEOS, PE-TEOS을 사용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 10 항에 있어서, 상기 제2 층간절연막으로는 BPSG, SOG 을 이용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 층간절연막은 플로우시켜 단차를 줄이는 것을 특징으로하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 트랜지스터의 소오스, 드레인과 몸체 그리고 제2 트랜지스터의 게이트와 소오스를 연결하기 위해 식각선택비를 이용하여 콘택을 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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