KR100305594B1 - 스마트전력집적회로의제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 230000008569 process Effects 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 7
- 230000009977 dual effect Effects 0.000 abstract description 2
- 230000010363 phase shift Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 9
- -1 Phosphorus ions Chemical class 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 206010010144 Completed suicide Diseases 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
본 발명은 스마트 전력집적회로의 제조 방법에 관한 것으로서, 특히 SOI 기판과 유전체 분리기술을 이용하여 디지털 및 아날로그 회로에 파워 소자까지 한 칩에 구현할 수 있는 스마트 전력집적회로용 BCD(Bipoar-CMOS-DMOS) 소자의 제조 방법을 제시하고자 한다.
본 발명의 특징은 첫째, SOI 기판에 매몰층을 형성하고 에피층을 키우므로써 SOI기판상에 디지털 회로용 CMOS 소자 및 고내압용 LDMOS(Lateral Double Diffused MOS) 뿐만 아니라 매몰층을 필요로 하는 고내압 고주파용 아날로그 바이폴라 소자들과 대전류용 VDMOS(Vertical Double Diffused MOS) 소자를 집적화 할 수 있다. 둘째, 본 발명은 이중 매몰층 형성에 의한 고속 PSA(Polysilicon Self-Alined) 소자와 pnp 바이폴라 소자, 그리고 20V급 이상의 고내압 바이폴라 소자의 공정 과정(P-well을 베이스로 이용)을 포함한다. 셋째, 바깥확산이 용이한 인 매몰층이 바이폴라 컬렉터 전극과 VDMOS 소자의 드레인 전극의 저항을 감소시키기 위해 사용되고, 넷째, 상기 과정에서 VDMOS 소자의 on-저항 특성 향상과 바이폴라 소자의 컬렉터 직렬저항 감소, 소자의 집적도 향상을 위한 이중 트랜치 공정이 사용된다. 다섯째, 붕소 매몰층 및 p 형 드리프트 영역을 이용하여 핀치 저항을 형성한다.
Description
본 발명은 오토모티브 파워(Automotive Power) IC 및 DC/DC 변환기(converter) 등의 고주파 고내압 정보통신 시스템을 구현하기 위한 스마트 전력집적회로용 BCD(Bipolar-CMOS-DMOS) 소자의 제조 방법에 관한 것이다.
최근, 하나의 칩상에 각종의 전력소자 기능들이 로직(logic)을 가지고 집적화되어 있는 실리콘상의 소형 전력시스템인 스마트 전력집적회로 분야가 새로운 고속 성장 분야로 대두되고 있다. 스마트 전력집적회로는 오토모티브 파워 집적회로(Automotive power IC) 및 DC/DC 컨버터(converter) 등의 고주파 고내압 정보통신 시스템을 구현하기 위해 주로 사용되는데, 이러한 종래의 스마트 전력집적회로의 일 실시예를 도 1에 보인다.
도 1은 종래의 스마트 전력집적회로의 일 실시예를 설명하기 위해 도시된 단면도이다.
종래의 스마트 전력집적회로의 일 실시예는 고전압 pnp 바이폴라 소자 및 npn 바이폴라 소자, CMOS 소자(NMOS 및 PMOS 소자), VDMOS(Vertical Double Diffus- ed MOS) 소자, LDNMOS(Lateral Double Diffused NMOS) 소자, 제너 다이오드 그리고, 고전압 CMOS 소자가 하나의 칩상에 구현되어 있다.
종래의 스마트 전력집적회로는 실리콘 기판(1)상에 성장시킨 n-에피층(16)에 형성된다. 각 소자 사이에는 소자분리를 목적으로 소자격리 영역이 형성되는데, 이 소자격리 영역은 필드 산화막(43)과 필드 산화막(43) 하부에 p-웰(22) 및 p+ 매몰층(13)이 형성되어 이루어진다. 여기서, NMOS 소자와 PMOS 소자간, 그리고 고전압 NMOS 소자와 고전압 PMOS 소자간에는 필드 산화막(43) 하부에 p-웰(22) 및 p+ 매몰층(13)이 형성되지 않는다. 고전압 pnp 바이폴라 소자에서는 n+ 매몰층(10) 및 p+ 매몰층(13)이 형성되어 실리콘 기판(1)과의 격리가 이루어지고, 고전압 npn 바이폴라 소자에서는 n+ 매몰층(10)이 형성되어 실리콘 기판(1)과의 격리가 이루어진다. VDMOS 소자에서는 n+ 매몰층(10)이 형성되어 실리콘 기판(1)과의 격리가 이루어지고, CMOS 소자 및 고전압 CMOS 소자, LDNMOS 소자 그리고, 제너 다이오드에서는 매몰층이 형성되지 않는다. 접지 수단은 p-웰(22) 및 p+ 매몰층(13)을 통해 실리콘 기판(1)과 접지된다.
상기한 종래의 스마트 전력집적회로는 BCD 소자 구조로 이루어졌는데, 이 구조는 실리콘 에피기판과 접합격리 기술을 이용하여 주로 디지탈 회로에서 적용되는 CMOS 소자와 아날로그 바이폴라 소자 그리고 전력 소자인 VDMOS 및 LDMOS 소자를 집적화한 것이다. 다시 말하면, 종래의 스마트 전력집적회로는 실리콘 기판에 매몰층을 형성한 후 두꺼운 에피층을 성장시키고, 매몰층의 바깥확산과 붕소의 접합격리 기술(역방향 바이어스된 확산접합의 높은 저항에 의해 소자들 사이의 전기적 절연이 이루어지는 기술)을 사용하여 형성된다. 이 기술은 두꺼운 에피층 및 접합격리 기술을 사용하기 때문에 속도특성 및 집적도가 열악한 문제점이 발생된다. 그리고, 아날로그와 양립하는 디지탈 회로용 고성능 바이폴라 소자 채택 및 고집적 전력소자기술, 기생저항 특성감소에 대한 연구개발은 아직 미흡한 실정이다.
따라서, 본 발명은 SOI 기판상에 선택적으로 매몰층을 형성하고 에피층 성장 및 유전체 격리기술을 적용함으로써 SOI 기판상에 바이폴라 소자 및 VDMOS 소자의 집적화를 가능케 하고, 소자의 성능 및 집적도를 향상하며, 신뢰도를 높일 수 있는 스마트 전력집적회로를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 아날로그 바이폴라 소자 및 고속 디지탈용 바이폴라소자, 고내압 LDPMOS 소자, 대전류용 LIGBT 소자 및 VDMOS 소자, CMOS소자, 그리고 핀치 저항을 한 칩(one-chip)화 할 수 있는 스마트 전력집적회로의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 스마트 전력집적회로의 제조 방법은 n-기판/산화막/p-기판으로 이루어진 SOI 기판의 상기 n-기판에 다수의 n+매몰층 및 p+매몰층을 각각 형성한 후 전체 상부면에 n_에피층을 형성하는 단계와, 상기 n_에피층에 다수의 p웰, n웰 및 제 1 p 드리프트 영역을 각각 형성한 후 상기 n_에피층에 다수의 소자격리 영역을 형성하는 단계와, 상기 n_에피층에 다수의 n+싱크 영역, 바이폴라 npn트랜지스터의 제 1 p 활성 베이스 영역을 형성하고, 같은 공정으로 LIBGT 및 고전압 NMOS소자의 n 웰에 제 2 p 드리프트 영역을 형성하는 단계와, 상기 p 웰에 종형 바이폴라 pnp 트랜지스트의 n 활성 베이스 영역을 형성하고, LIBGT, LDPMOS 및 고전압 PMOS 소자의 p 웰에 n 드리프트 영역을 형성하는 단계와, 상기 제 1 p 활성 베이스 영역에 n 활성 에미터 영역을 형성한 후 전체 상부면에 게이트 산화막을 형성하는 단계와, 상기 n- 에피층에 제 2 p 활성 베이스 영역을 형성한 후 고속 바이폴라 소자의 에미터 전극을 형성하고, 상기 게이트 산화막상에 게이트 전극을 형성하는 단계와, n+형 불순물 주입 및 p+형 불순물 주입 공정을 실시하여 다수의 접합부를 형성한 후 전체 구조상에 보호막을 도포하고 금속 배선 형성 공정을 실시하는 단계에 의해 상기 SOI 기판상에 pnp 바이폴라 소자, npn 바이폴라 소자, 고속 npn 바이폴라 소자, NMOS 소자, PMOS 소자, VDMOS 소자, LIGBT 소자, LDPMOS 소자, 제너 다이오드, 고전압 NMOS 소자, 고전압 PMOS 소자 및 핀치 저항이 하나의 칩을 구현하도록 형성되는 것을 특징으로 한다.
도 1은 종래의 스마트 전력집적회로의 일 실시예를 설명하기 위해 도시된 단면도.
도 2 내지 도 9는 본 발명에 따른 스마트 전력집적회로의 일 실시예를 설명하기 위해 순차적으로 도시된 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
100 : SOI 기판(Silicon On Insulator substrate)
1 및 101 : p형 실리콘 기판(p type silicon substrate)
102 : 매몰 산화막(buried oxide)
103 : n형 실리콘층(n type silicon layer)
10 및 110 : n+ 매몰층(n+ burried layer)
13 및 113 : p+ 매몰층(p+ burried layer)
16 및 116 : n- 에피층(n light doped epitaxal layer)
119 및 137 : 산화막(oxide) 22 및 122 : p 웰(p well)
125 : n 웰(n well)
128 : 제 1 p 드리프트 영역(first p drift region)
131 : 얕은 트랜치형 소자격리 영역(shallow trench type isolation region)
134 : 깊은 트랜치형 소자격리 영역(deep trench type isolation region)
140 : 다결정 실리콘층(polysilicon layer)
43 및 143 : 필드 산화막(field oxide)
146 : n+ 싱크 영역(n+ sink region)
149 : 제 1 p 활성 베이스 영역(first p active base region)
152 : n 활성 베이스 영역(n active base region)
155 : 제 2 p 드리프트 영역(second p drift region)
158 : n 드리프트 영역(n drift region)
161 : n 활성에미터 영역(n active emitter region)
164 : 게이트 산화막(gate oxide)
167 : 문턱전압 영역(threshold region)
170 : 제 2 p 활성베이스 영역(second p active base region)
173 : n+ 에미터 접합부(n+ emitter region)
176 : 다결정 실리콘층(polysilicon layer)
179 : 텅스텐 실리사이드(tungstain silicide)
182 : 마스크 산화막(mask oxide)
185 : p 라이트 도프트 드레인 영역(p Light Doped Drain region)
186 : n 라이트 도프트 드레인 영역(n Light Doped Drain region)
188 : 산화막 스페이서(oxide spacer)
191 : 보호 산화막(passivation oxide)
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2 내지 도 9는 본 발명의 실시예에 따른 스마트 전력집적회로의 제조 방법을 설명하기 위해 순차적으로 도시된 단면도로서, 각 도면 (a) 및 (b)가 한 칩에연속되게 구현되는 상태를 나타낸다.
도 2(a) 및 도 2(b)를 참조하여 설명하면, pnp 바이폴라 소자 및 npn 바이폴라 소자, 고속 npn 바이폴라 소자, CMOS 소자(NMOS 소자와 PMOS 소자), VDMOS 소자, LIGBT 소자, LDPMOS 소자, 제너 다이오드, 고전압 CMOS 소자, 그리고 핀치 저항이 형성되는 SOI 기판(100)의 선택된 영역에 산화막 패턴(도시 안됨)을 형성한다. 상기 산화막 패턴을 이용한 불순물 이온주입 공정을 통해, 선택적으로 n+ 매몰층(110) 및 p+ 매몰층(113)을 형성한 후 산화막 패턴을 제거한다. 상기 매몰층(110 및 113)을 포함한 기판(100)상에 n- 에피층(116)을 형성한다.
상기 SOI 기판(100)은 p형의 실리콘 기판(101), 3.0um 두께의 매몰 산화막(102)과 5um 이하의 n형 실리콘층(103)이 적층되어 이루어진다. 상기 n+ 매몰층(110)은 인(Phosphorus)이 도핑되어 형성되고, 고속 npn 바이폴라 소자, npn 바이폴라 소자의 콜렉터 및 VDMOS 소자의 드레인이 형성될 지역에 형성된다. 상기 p+ 매몰층(113)은 붕소(boron)가 도핑되어 형성되고, pnp 바이폴라 소자 및 핀치 저항이 형성될 지역에 형성된다. 상기 n-에피층(116)은 상기 n형 실리콘층(103)에 인을 도핑시킨 후 성장시켜 형성하는데, 저농도의 5um 두께로 형성된다.
도 3(a) 및 도 3(b)를 참조하여 설명하면, 상기 n-에피층(116)이 형성된 기판상에 소정 두께의 산화막(119)을 성장시킨 후, 상기 산화막(119)의 선택된 영역에 p-웰, n-웰 및 제 1 p 드리프트 영역을 정의한다. 불순물 이온주입 및 고온의 열처리 공정을 통해, n-에피층(116)의 선택된 영역에 p-웰(122), n-웰(125) 및 제 1 p 드리프트 영역(128)을 형성한다.
상기 p-웰(122)은 붕소가 도핑되어 형성되며, pnp 바이폴라 소자, NMOS 소자, VDMOS 소자의 소오스, LIGBT 소자의 소오스, 제너 다이오드 및 고전압 NMOS 소자가 형성될 지역의 n- 에피층(116)의 선택된 영역에 형성된다. 이때, pnp 바이폴라 소자에서는 p+ 매몰층(113)의 바깥 확산에 의해, p+ 매몰층(113)과 p-웰(122)이 접하게 된다. 상기 n-웰(125)은 인이 도핑되어 형성되며, PMOS 소자, LDPMOS 소자의 소오스 및 고전압 PMOS 소자가 형성될 지역의 n- 에피층(116)의 선택된 영역에 형성된다. 상기 제 1 p 드리프트 영역(128)은 붕소가 도핑되어 형성되며, LDPMOS 소자의 드레인 및 핀치 저항이 형성될 지역의 n- 에피층(116)의 선택된 영역에 형성된다.
도 4(a) 및 도 4(b)를 참조하여 설명하면, 소자간의 격리를 목적으로 상기 웰 및 드리프트 영역(112, 125 및 128)이 형성된 기판상에 산화막/질화막/산화막을 순차적으로 형성한 후, 사진 및 식각 공정을 통해 산화막/질화막/산화막 패턴(도시 안됨)을 형성한다. 상기 산화막/질화막/산화막 패턴을 마스크로 이용한 건식식각 공정을 통해, 상기 기판상의 선택된 영역에 깊은 트랜치(deep trench; 도시 안됨)를 형성한 후, 산화막/질화막/산화막 패턴을 제거한다. 전극간의 격리를 목적으로 상기 깊은 트랜치가 형성되는 동일한 방법을 통해, npn 바이폴라 소자, 고속 npn 바이폴라 소자 및 VDMOS 소자의 선택된 영역에 얕은 트랜치(도시 안됨)를 형성한다.
상기 깊은 트랜치 및 얕은 트랜치를 포함한 기판에 습식산화(wet oxidation) 공정을 실시하여 깊은 트랜치 및 얕은 트랜치 내부에 산화막(137)이 형성되도록 한다. 또한, 상기 깊은 트랜치 및 얕은 트랜치가 충분히 매립되도록 상기 기판상에 다결정 실리콘층(140)을 형성한다. 상기 깊은 트랜치 및 얕은 트랜치 내부의 다결정 실리콘층(140)만 잔류시키기 위해, 질화막 패턴이 노출되도록 다결정 실리콘층(140)에 연마(lapping) 공정을 실시한 후, 습식 식각 공정을 통해 상기 연마 공정으로 손상된 질화막 패턴을 제거한다.
상기 손상된 질화막 패턴을 제거한 후, 다시 질화막을 재도포하고 소자의 활성 영역을 패터닝한다. 필드 영역의 전도(inversion) 방지를 위해, 질화막 패턴을 마스크로 이용한 붕소 이온주입 및 열산화 공정을 통해 필드 산화막(143)을 형성한 후, 습식 식각 공정을 통해 질화막 패턴을 제거한다. 이로 인하여 깊은 트랜치형 소자격리 영역(134) 및 얕은 트랜치형 소자격리 영역(131)이 완성된다.
상기에서, 소자격리 영역은 깊은 트랜치형 소자격리 영역(134), 얕은 트랜치형 소자격리 영역(131) 및 필드 산화막(143)으로 구분된다. 상기 깊은 트랜치형 소자격리 영역(134)은 각 소자들이 형성될 지역들 사이에 형성되고, 상기 얕은 트랜치형 소자격리 영역(131)은 npn 바이폴라 소자의 콜렉터, 고속 npn 바이폴라 소자의 콜렉터 및 VDMOS 소자의 드레인이 형성될 지역 주변에 형성된다. 단, NMOS 소자와 PMOS 소자가 형성될 지역의 경계 영역에는 깊은 트랜치형 소자격리 영역이 형성되지 않는다. 필드 산화막(143)은 pnp 바이폴라 소자, LIGBT 소자 및 LDPMOS 소자가 형성될 지역의 선택된 부분에 형성된다. 상기 깊은 트랜치형 소자격리 영역(143) 및 얕은 트랜치형 소자격리 영역(141) 각각은 트랜치 내부에 다결정 실리콘막을 매립한 후, 상기 다결정 실리콘막상에 필드 산화막(143)을 형성하여 이루어진다.
상기 다결정 실리콘층은 14000Å 정도의 두께로 형성된다. 필드 산화막(143) 형성을 위한 질화막 패턴은 저압 화학기상 증착법(LPCVD)을 통해 1200Å 정도의 두께로 형성된다. 상기 필드 산화막(143)은 6500Å 정도의 두께로 형성된다.
다음은 사진 전사법을 통해, 상기 깊은 트랜지형 소자격리 영역 및 얕은 트랜치형 소자격리 영역을 포함하는 기판상의 선택된 영역에 사진감광막 패턴(도시 안됨)을 형성한다. 상기 사진감광막 패턴을 마스크로 이용하여 인 이온을 고에너지로 주입한 후 고온 열처리를 실시하고, 이로 인하여, n- 에피층(116)의 선택된 영역에 n+ 싱크(sink) 영역(146)이 형성된다.
여기서, 상기 싱크 영역(146)은 npn 바이폴라 소자, 고속 npn 바이폴라 소자의 컬렉터 및 VDMOS 소자의 드레인이 형성될 지역 그리고, 핀치 저항이 형성될 지역의 제 1 p 드리프트 영역(128)의 양단에 형성된다. 이때, 열처리를 통해 싱크 확산 공정이 수행되는데, 이는 바이폴라 소자 컬렉터의 직렬저항 감소 및 VDMOS 소자의 On-저항 감소을 위한 것이다.
도 5(a) 및 도 5(b)를 참조하여 설명하면, 상기 싱크 영역(146)이 형성된 기판상의 선택된 영역에 사진전사법을 이용하여 사진감광막 패턴(도시 안됨)을 형성한 후, 상기 사진감광막 패턴을 마스크로 이용하여 불순물 이온주입 공정을 실시한다. 이로 인하여, n- 에피층(116)의 선택된 영역에 제 1 p 활성 베이스 영역(149)이 형성되고, n 웰의 선택된 영역에 제 2 p 드리프트 영역(155)이 형성된다. 제 1 p 활성 베이스 영역(149) 및 제 2 p 드리프트 영역(155)을 포함한 기판상의 선택된영역에 사진전사법을 이용하여 사진감광막 패턴(도시 안됨)을 형성한 후, 상기 사진감광막 패턴을 마스크로 이용하여 불순물 이온주입 공정을 실시한다. 이로 인하여, p 웰의 선택된 영역에 n 활성 베이스 영역(152)이 형성되고, n- 에피층(116) 및 p 웰(122)의 선택된 영역에 n 드리프트 영역(158)이 형성된다. n 드리프트 영역(158)을 포함한 기판상에 사진전사법을 이용하여 사진감광막 패턴(도시 안됨)을 형성한 후, 상기 사진감광막 패턴을 마스크로 이용하여 불순물 이온주입 공정을 실시한다. 이로 인하여, 제 1 p 활성 베이스 영역(149)의 선택된 영역에 n 활성 에미터 영역(161)이 형성된다.
상기 제 1 p 활성 베이스 영역(149)은 npn 바이폴라 소자의 베이스 지역으로 형성될 지역에 붕소 이온이 주입되어 3㎛ 정도의 접합깊이로 형성된다. 상기 제 2 p 드리프트 영역(155)은 고전압 PMOS 소자의 드레인이 형성될 지역에 인 이온이 주입되어 2㎛ 정도의 접합깊이로 형성된다. 상기 n 활성 베이스 영역(152)은 pnp 바이폴라 소자의 베이스 및 에미터가 형성될 지역에 인 이온이 주입되어 3㎛ 정도의 접합깊이로 형성된다. 상기 n 드리프트 영역(158)은 LIGBT 소자의 드레인이 형성될 n- 에피층(116) 및 고전압 NMOS 소자의 드레인이 형성될 p 웰(122)에 붕소 이온이 주입되어 2㎛ 정도의 접합깊이로 형성된다. 상기 n 활성 에미터 영역(161)은 npn 바이폴라 소자의 에미터가 형성될 제 1 p 활성 베이스 영역(149)에 인 이온이 주입되어 1㎛ 정도의 접합깊이로 형성된다.
도 6(a) 및 도 6(b)를 참조하여 설명하면, 우량한 게이트 산화막(164)이 성장되도록 상기 n 활성 에미터 영역(161)을 포함하는 전체 기판상에 마스킹 산화막의 제거 공정을 실시한 후, 게이트 산화막(164)을 형성한다. 상기 게이트 산화막(164)이 형성된 기판의 선택된 영역에 사진전사법을 이용하여 사진감광막 패턴(도시 안됨)을 형성한 후, 상기 사진감광막 패턴을 마스크로 이용하여 불순물 이온주입 공정을 실시한다. 이로 인하여, p 웰(122) 및 n 웰(125)의 선택된 영역에 문턱 전압 영역(167)이 형성된다. 게이트 산화막(164)의 선택된 영역에 사진전사법을 이용하여 사진감광막 패턴(도시 안됨)을 형성한 후, 상기 사진감광막 패턴을 마스크로 이용한 습식식각 공정(식각제로 불산 사용)을 통해 게이트 산화막(164)의 선택된 영역을 개방한다. 상기 게이트 산화막(164)을 개방시킨 사진감광막 패턴을 마스크로 이용하여 노출된 기판에 불순물 이온주입 공정을 실시한다. 이로 인하여, n- 에피층(116)의 선택된 영역에 제 2 p 활성 베이스 영역(170)이 형성된다.
상기 문턱 전압 영역(167)은 NMOS 소자, PMOS 소자, VDMOS 소자, LIGBT 소자, 고전압 NMOS 소자 및 고전압 PMOS 소자가 형성될 지역의 상기 p 웰(122) 및 n 웰(125)에 형성된다. 상기 게이트 산화막(164)이 개방되는 곳은 고속 npn 바이폴라 소자의 베이스가 형성될 지역이다.
도 7(a) 및 도 7(b)를 참조하여 설명하면, 상기 제 2 p 활성 베이스 영역(170)을 포함한 기판상에 다결정 실리콘층(176), 텅스텐 실리사이드(179) 및 마스크 산화막(182)을 순차적으로 형성한다. 상기 마스크 산화막(182)상의 선택된 영역에 감광막 패턴(도시 안됨)을 형성한 후, 상기 감광막 패턴을 마스크로 이용한 건식식각 공정을 통해 마스크 산화막(182), 텅스텐 실리사이드(179) 및 다결정 실리콘층(176)을 순차적으로 식각하여 에미터 및 게이트 전극을 형성한다. 상기 에미터 및 게이트 전극이 형성된 기판의 선택된 영역에 감광막 패턴(도시 안됨)을 형성한 후, 상기 감광막 패턴을 마스크로 이용한 불순물 이온주입 공정을 통해 p- 및 n- 라이트 도프트 드레인(Light Doped Drain; LDD) 영역(185 및 186)을 형성한다.
상기에서, 다결정 실리콘층(176)은 저압 화학기상 증착법(LPCVD)을 통해 3000Å 두께로 형성되고, 고농도의 비소(As) 이온이 주입되는데, 특히 고속 npn 바이폴라 소자에서는 다결정 실리콘층(176)에 도핑된 고농도의 불순물 이온이 제 2 p 활성 베이스 영역(170)의 일부에 확산되어 n+ 에미터 접합부(173)를 형성한다. 또한, 상기 텅스텐 실리사이드(179)은 화학 기상 증착법에 의해 증착되는데, 이는 에미터 및 게이트 전극의 저항을 낮추기 위하여 형성된 것이다. 상기 마스크 산화막(182)은 3000Å 두께의 형성된다.
상기 에미터 전극은 고속 npn 바이폴라 소자가 형성될 지역의 n+ 에미터 접합부(173)상에 형성되고, 게이트 전극은 NMOS 소자 및 PMOS 소자, VDMOS 소자, LIGBT 소자, LDPMOS 소자 그리고, 고전압 NMOS 및 PMOS 소자가 형성될 지역의 게이트 산화막(164) 일부분상에 형성되는데, 특히, LIGBT 소자 및 LDPMOS 소자는 필드 산화막(143)을 일부 중첩되게 형성된다.
상기 라이트 도프트 드레인(185 및 186)은 붕소 및 인 이온이 주입되어 900℃의 열처리로 형성되는데, p- 라이트 도프트 드레인(185)은 NMOS 소자, VDMOS 소자 및 고전압 NMOS 소자가 형성될 지역에 형성되고, n- 라이트 도프트 드레인(186)은 PMOS 소자 및 PMOS 소자가 형성될 지역에 형성된다.
도 8(a) 및 도 8(b)를 참조하여 설명하면, 상기 에미터 및 게이트 전극이 형성된 기판상에 전극간의 격리가 되도록 산화막 증착 및 건식식각 공정을 통해, 상기 에미터 및 게이트 전극 양측면에 산화막 스페이서(188)를 형성한다. 노출된 상기 기판의 선택된 영역에 소오스/드레인용 마스크를 이용하여 n+ 불순물 이온을 주입한다. 상기 n+ 불순물 이온이 주입된 기판의 선택된 영역에 소오스/드레인 마스크를 이용한 p+ 불순물 이온을 주입한 후, 상기 전체 구조상에 보호 산화막(191)을 형성하고, 950℃에서 열처리 공정을 수행한다.
상기에서, n+형 불순물 주입 공정으로, pnp 바이폴라 소자가 형성될 지역의 상기 n 활성 베이스 영역(152)에 베이스 접합부를, npn 바이폴라 소자가 형성될 지역의 상기 n 활성 에미터 영역(161)에 에미터 접합부를, NMOS 소자가 형성될 지역의 상기 p 웰(122)에 소오스 접합부 및 드레인 접합부를, VDMOS 소자가 형성될 지역의 상기 p 웰(122)에 소오스 접합부를, LIGBT 소자가 형성될 지역의 상기 p 웰(122)에 소오스 접합부를, LIGBT 소자가 형성될 지역의 상기 n 드리프트 영역(158)에 드레인 접합부를, LDPMOS 소자가 형성될 지역의 상기 n 웰(122)에 소오스 접합부를, 제너 다이오드가 형성될 지역의 상기 p 웰(122)에 캐소드 접합부를, 고전압 NMOS 소자가 형성될 지역의 상기 p 웰(122)에 소오스 접합부를, 고전압 NMOS 소자가 형성될 지역의 상기 n 드리프트 영역(158)에 드레인 접합부를, 핀치 저항이 형성될 상기 n+싱크 영역(146)에 저항 접합부를 각각 형성한다.
p+형 불순물 주입 공정으로, pnp 바이폴라 소자가 형성될 지역의 상기 n 활성베이스 영역(152)에 에미터 접합부를, pnp 바이폴라 소자가 형성될 지역의 상기 p 웰(122)에 콜렉터 접합부를, npn 바이폴라 소자가 형성될 지역의 상기 제 1 p 활성 베이스 영역(149)에 베이스 접합부를, 고속 npn 바이폴라 소자가 형성될 지역의 상기 제 2 p 활성 베이스 영역(170)에 베이스 접합부를, PMOS 소자가 형성될 지역의 상기 n 웰(125)에 소오스 접합부 및 드레인 접합부를, VDMOS 소자가 형성될 지역의 상기 p 웰(122)에 상기 n+소오스 접합부와 연결되는 이중 소오스 접합부를, LIGBT 소자가 형성될 지역의 상기 p 웰(122)에 상기 n+소오스 접합부와 연결되는 이중 소오스 접합부를, LDPMOS 소자가 형성될 지역의 상기 n 웰(125)에 상기 n+소오스 접합부와 연결되는 이중 소오스 접합부를, LDPMOS 소자가 형성될 지역의 상기 제 1 p 드리프트 영역(128)에 드레인 접합부를, 제너 다이오드가 형성될 지역의 상기 p 웰(122)에 애노드 접합부를, 고전압 PMOS 소자가 형성될 지역의 상기 n 웰(125)에 소오스 접합부를, 고전압 PMOS 소자가 형성될 지역의 상기 제 2 p 드리프트 영역(155)에 드레인 접합부를 각각 형성한다.
상기 산화막 스페이서(188)는 저압 화학 기상 증착법을 통해 3000Å의 두께로 형성된다.
도 9(a) 및 도 9(b)를 참조하여 설명하면, 상기 보호 산화막(191)이 형성된 전체 구조상의 선택된 영역에 감광막 패턴(도시 안됨)을 형성한 후, 상기 감광막 패턴을 마스크로 이용한 식각 공정을 통해, 상기 접합부들 각각 및 상기 n+ 싱크 영역(146)들 각각이 노출되도록 콘택홀(도시 안됨)을 형성한다. 상기 콘택홀을 통해 상기 접합부들 각각 및 상기 n+싱크 영역들 각각에 금속 배선을 연결하여 각 소자의 콜렉터 전극, 베이스 전극, 에미터 전극, 소오스 전극, 드레인 전극, 캐소드 전극, 애노드 전극 및 저항 전극을 형성하여, 상기 SOI 기판상에 아날로그 pnp 바이폴라 소자 및 npn 바이폴라 소자, 고속 디지털용 npn 바이폴라 소자, NMOS 소자, PMOS 소자, 대전류용 VDMOS 소자 및 LIGBT 소자, 고내압 LDPMOS 소자, 제너 다이오드, 고전압 NMOS 소자, 고전압 PMOS 소자 그리고 핀치 저항을 하나의 칩에 구현된 스마트 전력집적회로를 완성한다.
상기 콘택홀을 형성하기 위한 식각 공정은 건식식각 및 습식식각의 이 단계 공정으로 이루어진다. 상기 금속배선을 형성하기 위해서, 보호 산화막(191)상에 500Å 두께의 TiW와 8000Å의 AlSi(1%)을 스퍼터링 증착법을 통해 순차적으로 증착한 후, 패터닝한다.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상술한 바와 같이, 본 발명은 SOI 기판상에 선택적으로 매몰층을 형성하고 에피층 성장 및 유전체 격리 기술을 적용하므로써 바이폴라 소자 및 VDMOS 소자의집적화를 가능하게 하고, 소자의 성능 및 집적도를 향상시킬 수 있다. 그리고, SOI 기판상에 고주파용 집적회로와 전력소자를 집적화 함으로써 DC/DC 컨버터 집적회로(converter IC)의 성능을 개선할 수 있으며, 고주파/고전류 특성을 갖는 바이폴라 소자의 아날로그/디지탈 집적회로 적용을 가능하게 할 수 있다. 또한, SOI 기판상에 VDMOS 소자를 구현할 수 있고, 이중 트랜치 구조 구현에 의한 집적도 향상 및 고속 스위칭(바이폴라 소자) 그리고, on-저항 특성 개선(VDMOS 소자)에 탁월한 효과가 있다.
Claims (5)
- n-기판/산화막/p-기판으로 이루어진 SOI 기판의 상기 n-기판에 다수의 n+매몰층 및 p+매몰층을 각각 형성한 후 전체 상부면에 n_에피층을 형성하는 단계와,상기 n_에피층에 다수의 p웰, n웰 및 제 1 p 드리프트 영역을 각각 형성한 후 상기 n_에피층에 다수의 소자격리 영역을 형성하는 단계와,상기 n_에피층에 다수의 n+ 싱크 영역, 바이폴라 npn트랜지스터의 제 1 p 활성 베이스 영역을 형성하고, 같은 공정으로 LIBGT 및 고전압 NMOS소자의 n 웰에 제 2 p 드리프트 영역을 형성하는 단계와,상기 p 웰에 종형 바이폴라 pnp 트랜지스트의 n 활성 베이스 영역을 형성하고, LIBGT, LDPMOS 및 고전압 PMOS 소자의 p 웰에 n 드리프트 영역을 형성하는 단계와,상기 제 1 p 활성 베이스 영역에 n 활성 에미터 영역을 형성한 후 전체 상부면에 게이트 산화막을 형성하는 단계와,상기 n- 에피층에 제 2 p 활성 베이스 영역을 형성한 후 고속 바이폴라 소자의 에미터 전극을 형성하고, 상기 게이트 산화막상에 게이트 전극을 형성하는 단계와,n+형 불순물 주입 및 p+형 불순물 주입 공정을 실시하여 다수의 접합부를 형성한 후 전체 구조상에 보호막을 도포하고 금속 배선 형성 공정을 실시하는 단계에 의해 상기 SOI 기판상에 pnp 바이폴라 소자, npn 바이폴라 소자, 고속 npn 바이폴라 소자, NMOS 소자, PMOS 소자, VDMOS 소자, LIGBT 소자, LDPMOS 소자, 제너 다이오드, 고전압 NMOS 소자, 고전압 PMOS 소자 및 핀치 저항이 하나의 칩을 구현하도록 형성되는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법.
- 제 1 항에 있어서,상기 n+매몰층은 상기 npn 바이폴라 소자의 콜렉터, 고속 npn 바이폴라 소자 및 VDMOS 소자가 형성될 지역에 형성되고, 상기 p+매몰층은 상기 pnp 바이폴라 소자 및 핀치 저항이 형성될 지역에 형성되는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법.
- 제 1 항에 있어서,상기 p 웰은 상기 pnp 바이폴라 소자, NMOS 소자, VDMOS 소자의 소오스, LIGBT 소자의 소오스, 제너 다이오드 및 고전압 NMOS 소자가 형성될 지역에 형성되고, 상기 n 웰은 PMOS 소자, LDPMOS 소자의 소오스 및 고전압 PMOS 소자가 형성될지역에 형성되며, 상기 제 1 p 드리프트 영역은 상기 LDPMOS 소자의 드레인 및 핀치 저항이 형성될지역에 형성되는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법.
- 제 1 항에 있어서,상기 소자격리 영역은 깊은 트랜치형 소자격리 영역, 얕은 트랜치형 소자격리 영역 및 필드 산화막으로 구분되며, 상기 깊은 트랜치형 소자격리 영역은 상기 소자들이 형성될 지역들 사이에 형성되고, 상기 얕은 트랜치형 소자격리 영역은 상기 npn 바이폴라 소자의 콜렉터, 고속 npn 바이폴라 소자의 콜렉터 및 VDMOS 소자의 드레인이 형성될 지역 주변에 형성되어 상기 깊은 트랜치형 소자격리 영역과 함께 이중 트랜치형 소자격리 영역을 이루는데, 상기 깊은 트랜치형 소자격리 영역 및 얕은 트랜치형 소자격리 영역 각각은 트랜치 내부에 다결정 실리콘막을 매립한 후, 상기 다결정 실리콘막상에 필드 산화막을 형성하여 이루어지는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법.
- 제 1 항에 있어서,상기 제 2 p 드리프트 영역은 상기 고전압 PMOS 소자의 드레인이 형성될 지역에 형성되고, 상기 n 드리프트 영역은 상기 LIGBT 소자의 드레인이 형성될 상기n_에피층과, 상기 고전압 NMOS 소자의 드레인이 형성될 상기 p 웰에 각각 형성되는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045430A KR100305594B1 (ko) | 1998-10-28 | 1998-10-28 | 스마트전력집적회로의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045430A KR100305594B1 (ko) | 1998-10-28 | 1998-10-28 | 스마트전력집적회로의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000027485A KR20000027485A (ko) | 2000-05-15 |
| KR100305594B1 true KR100305594B1 (ko) | 2001-10-19 |
Family
ID=19555819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045430A KR100305594B1 (ko) | 1998-10-28 | 1998-10-28 | 스마트전력집적회로의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100305594B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101899556B1 (ko) * | 2012-02-03 | 2018-10-04 | 에스케이하이닉스 시스템아이씨 주식회사 | Ｂｃｄｍｏｓ 소자 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403053B1 (ko) * | 2001-11-23 | 2003-10-23 | 한국전자통신연구원 | 비씨디 소자 및 그 제조 방법 |
| KR100897895B1 (ko) * | 2002-09-18 | 2009-05-18 | 페어차일드코리아반도체 주식회사 | 반도체 소자 |
| KR100504204B1 (ko) * | 2003-04-01 | 2005-07-27 | 매그나칩 반도체 유한회사 | 시모스 프로세스를 이용한 바이폴라 트랜지스터 제조방법 |
| JP4706381B2 (ja) * | 2004-10-22 | 2011-06-22 | 株式会社デンソー | 半導体装置 |
| KR100840667B1 (ko) * | 2007-06-26 | 2008-06-24 | 주식회사 동부하이텍 | 수평형 디모스 소자 및 그 제조방법 |
| KR100930150B1 (ko) * | 2007-09-07 | 2009-12-07 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조방법 |
| KR101393561B1 (ko) * | 2012-12-31 | 2014-05-27 | 현대자동차 주식회사 | 액티브 롤 컨트롤 장치 |
| CN117955485B (zh) * | 2024-03-18 | 2024-06-21 | 粤芯半导体技术股份有限公司 | 输出接口电路、输出接口电路板及输出接口设备 |
-
1998
- 1998-10-28 KR KR1019980045430A patent/KR100305594B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101899556B1 (ko) * | 2012-02-03 | 2018-10-04 | 에스케이하이닉스 시스템아이씨 주식회사 | Ｂｃｄｍｏｓ 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000027485A (ko) | 2000-05-15 |
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