JP2002057164A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002057164A
JP2002057164A JP2001156831A JP2001156831A JP2002057164A JP 2002057164 A JP2002057164 A JP 2002057164A JP 2001156831 A JP2001156831 A JP 2001156831A JP 2001156831 A JP2001156831 A JP 2001156831A JP 2002057164 A JP2002057164 A JP 2002057164A
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暁夫 町田
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Abstract

(57)【要約】 【課題】 低耐熱性の基板上に良好な特性を持つ半導体
装置を製造することができるようにする。 【解決手段】 基板10の上に多結晶シリコン層13を
形成する。多結晶シリコン層13の上に絶縁層14,ゲ
ート電極15を形成し、このゲート電極15をマスクと
して多結晶シリコン層13に不純物を導入して、チャネ
ル領域13a,ソース領域13bおよびドレイン領域1
3cを自己整合的に形成する。次に、基板10の全面を
覆うようにエネルギー吸収層16を形成して、エネルギ
ー吸収層16の側からパルスレーザビームを照射する。
エネルギー吸収層16がレーザビームのエネルギーをほ
ぼ完全に吸収し、熱を発散することにより、間接的に下
層の熱処理が行われる。すなわち、基板10を熱により
損傷することなく不純物の活性化と絶縁層14中の欠陥
の除去とが同時に行われる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体層に導入し
た不純物をエネルギービームにより活性化する工程を含
む半導体装置の製造方法に係り、特に、低耐熱性の基板
上にトップゲート型薄膜トランジスタ(Thin Film Tran
sistor;TFT)を製造するのに用いて好適な半導体装
置の製造方法に関する。
【0002】
【従来の技術】近年、ガラス基板上に形成された多結晶
シリコン(Si)TFTは、スイッチング機能素子とし
て液晶表示装置の画素およびドライバに用いられてお
り、またそれ以外にも半導体メモリとしての開発が進め
られている。このTFT等の半導体装置においては、軽
量、耐衝撃性、多少の応力が加えられても破損しない柔
軟性などが基板に要求されるため、基板には従来よりガ
ラス基板あるいはシリコン基板等が用いられてきた。こ
のうち、ガラス基板は耐熱性が低く(耐熱温度400
℃)、レーザや赤外ランプ等のエネルギービームを用い
て局所加熱することにより、基板温度を比較的低温に抑
えて半導体層などの熱処理が行われていた。
【0003】最近では、これらの基板よりも軽量で衝撃
に強いプラスチック基板が用いられるようになってい
る。ところが、ポリエチレンテレフタレート(polyethy
lene terephthalate;PET)などのプラスチック基板
の耐熱温度は200℃程度であり、ガラス基板と比べて
もさらに低い。
【0004】
【発明が解決しようとする課題】そのため、プラスチッ
ク基板を用いる場合には、半導体装置の全ての製造工程
が200℃以下の温度において行われる必要がある。つ
まり、結晶化や不純物の活性化などの目的で行われる熱
処理はもとより、ゲート絶縁膜や層間絶縁膜等に用いら
れる二酸化ケイ素(SiO2 )膜などの一般には200
℃より高温で行われる薄膜の形成における温度条件が2
00℃以下となる。
【0005】しかしながら、一般的に、半導体層に注入
された不純物を温度200℃以下で活性化することは不
可能である。また、SiO2 膜を200℃以下の温度で
形成すると、得られるSiO2 膜は多量の欠陥を含み、
半導体層との界面にも欠陥が多く存在する。なお、この
SiO2 膜を成膜した後に熱処理して欠陥を除去する方
法は、少なくとも400℃以上であることが条件であ
り、プラスチック基板に適用することができなかった。
【0006】また、上述の熱処理にエネルギービームを
用いて、素子の表面を局所加熱するようにしても、エネ
ルギービームは瞬時に高温加熱を行うため、絶縁層以下
の層は急激に温度が上昇し、その結果、照射されたビー
ムの熱によって耐熱性が非常に低いプラスチック基板が
損傷する場合があった。
【0007】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、低耐熱性の基板上に良好な特性を持
つ半導体装置を製造することができる半導体装置の製造
方法を提供することにある。
【0008】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、基板上に半導体層を形成する工程と、こ
の半導体層上に絶縁層を介して選択的に金属層を形成す
る工程と、この金属層をマスクとして半導体層に選択的
に不純物を導入する工程と、絶縁層および金属層を覆う
ようにエネルギー吸収層を形成する工程と、このエネル
ギー吸収層の側からエネルギービームを照射し、前記半
導体層に導入された不純物を活性化する工程とを含むも
のである。
【0009】本発明に係る半導体装置の製造方法では、
照射されたエネルギービームは、一旦エネルギー吸収層
に吸収され、このエネルギー吸収層を介して、プラスチ
ック等の低耐熱性の基板に損傷を与えることなく、間接
的にその下層の金属層、絶縁層および半導体層を加熱す
る。これにより、半導体層中の不純物の活性化および絶
縁層中の欠陥の除去が行われる。
【0010】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【0011】〔第1の実施の形態〕図1は、本発明の第
1の実施の形態に係るトップゲート型TFTの断面構成
を表すものである。このTFTには、例えば、基板10
の上にバッファ層11を介してチャネル領域13a,ソ
ース領域13bおよびドレイン領域13cを備えた多結
晶シリコン(Si)層13が設けられている。これらソ
ース領域13bおよびドレイン領域13cは、互いに離
間しかつチャネル領域13aに隣接して形成されてい
る。チャネル領域13aの上には絶縁層14を介してゲ
ート電極15が形成されており、ソース領域13bには
ソース電極17,ドレイン領域13cにはドレイン電極
18がそれぞれ電気的に接続されている。
【0012】このようなTFTの製造方法を、以下、図
1乃至図5を参照して説明する。
【0013】まず、図2に示したように、例えば耐熱温
度が200℃程度以下の基板10の上に、断熱効果によ
り基板10を熱から保護するためのバッファ層11を、
基板10の耐熱温度以下の温度で形成する。
【0014】基板10としては、例えば有機材料が用い
られる。具体的には、ポリエチレンサルフォン(PE
S),ポリエチレンテレフタレート(PET),ポリエ
チレンナフタレートあるいはポリカーボネートなどのポ
リエステル類、ポリプロピレンなどのポリオレフィン
類、ポリフェニリンスルフィドなどのポリフェニリンス
ルフィド類、ポリアミド類、芳香族ポリアミド類、ポリ
エーテルケトン類またはポリイミド類などの高分子材料
が好ましく、これらのうちいずれか1種以上を含んで構
成されていてもよい。基板10の厚さは例えば200μ
mであるが、TFTに柔軟性を付与すると共に小型化す
るためには薄い方がより好ましい。なお、このような有
機材料の軟化点は250℃以下であり、そのうちPES
およびPETの耐熱温度は、それぞれ200℃,100
℃程度である。また、バッファ層11としては、例えば
二酸化ケイ素(SiO2 )を用いる。その他にも、酸化
ケイ素(SiOx ),窒化ケイ素(SiNx ),酸化窒
化ケイ素(SiOx y )あるいはこれらの積層膜を用
いることができる。バッファ層11の厚みは例えば30
0nmとする。
【0015】次に、バッファ層11の上に非晶質シリコ
ン層12を基板10の耐熱温度以下の温度で形成する。
非晶質シリコン層12は膜厚を例えば30nmとする。
これらバッファ層11および非晶質シリコン層12の形
成には、例えば反応性スパッタリング法,プラズマエン
ハンストCVD(Plasma Enhanced Chemical Vapor Dep
osition ;PECVD)法,減圧CVD(Low Pressure
CVD;LPCVD)法,蒸着法などを用いることができ
る。なお、ここではシリコン(Si)を用いて非晶質シ
リコン層12を形成するようにしたが、Siを含めたシ
リコンゲルマニウム(SiGe),ゲルマニウム(G
e),炭化ケイ素(SiC)のうちの1種以上の半導体
を用いることができる。
【0016】次に、非晶質シリコン層12を例えばパル
スレーザビームを照射して加熱する。これにより非晶質
シリコン層12が結晶化して、図3に示したように、多
結晶シリコン層13となる。パルスレーザビームとして
は、非晶質シリコン層12に吸収されやすい波長すなわ
ち紫外域の波長を持つレーザを用いることが好ましい。
具体的には、XeClエキシマレーザ(波長308n
m),KrFエキシマレーザ(波長248nm),Ar
Fエキシマレーザ(波長193nm),XeFエキシマ
レーザ(波長351nm)、あるいはNd:YAGレー
ザの第3高調波(355nm),Nd:YAGレーザの
第4高調波(266nm)などを用いることができ、こ
のレーザの波長,エネルギー密度,パルス幅および照射
パルス数などの条件は、非晶質シリコン層12の層厚な
どに応じて適宜選択される。但し、非晶質シリコン層1
2を十分に加熱し、結晶性の良い多結晶シリコン層13
を得るためには、ビームのパルス幅を100ps以上3
00ns以下の範囲内とすることが好ましい。
【0017】照射されたパルスレーザビームは、非晶質
シリコン層12にほぼ完全に吸収される。従って、基板
10はほとんど加熱されることがない。ここで、多結晶
シリコン層13が本発明の「半導体層」の一具体例に対
応する。なお、「半導体層」は必ずしも全体が多結晶で
ある必要はなく、例えば部分的に結晶性を持つ結晶質領
域を有するように形成されてもよい。
【0018】更に、多結晶シリコン層13を、例えばリ
ソグラフィおよびエッチングにより、所定形状例えば島
状にパターニングする。
【0019】次に、図4に示したように、パターニング
された多結晶シリコン層13を覆うように、この上から
例えばSiO2 あるいはSiNx などを用いて絶縁層1
4を基板10の耐熱温度以下の温度で形成する。この絶
縁層14は、例えば、反応性スパッタリング法,PEC
VD法,蒸着法,JVD(Jet Vapor Deposition) 法な
どにより形成することができ、その他、多結晶シリコン
層13の表面をプラズマ酸化またはプラズマ窒化して得
ることもできる。絶縁層14の厚みは例えば50nmと
する。
【0020】次に、絶縁層14の上に、例えばアルミニ
ウム(Al)を用いて、ゲート電極15をスパッタリン
グ法または蒸着法により形成する。ゲート電極15とし
てはAlの他、銅(Cu),モリブデン(Mo),タン
タル(Ta),白金(Pt),あるいはITO(インジ
ウムとスズの酸化物)を用いることができる。ゲート電
極15の厚みは例えば240nmとする。ここで、ゲー
ト電極15が本発明の「金属層」の一具体例に対応す
る。
【0021】続いて、例えばイオン注入法により、この
ゲート電極15をマスクとして多結晶シリコン層13に
基板10の耐熱温度以下の温度で不純物を導入する。不
純物としては、nチャネル型のTFTの場合には、n型
不純物として例えばリン(P)を用い、pチャネル型の
TFTの場合には、p型不純物として例えばホウ素
(B)を用いる。これにより、不純物注入領域であるソ
ース領域13b,ドレイン領域13cと、これらの間の
非注入領域であるチャネル領域13aとがゲート電極1
5に対して自己整合的に形成される(図5参照)。
【0022】更に、図5に示したように、ゲート電極1
5と絶縁層14の上から基板10の最表面を覆うよう
に、エネルギー吸収層16を基板10の耐熱温度以下の
温度で形成する。エネルギー吸収層16としては、後述
するようにエネルギービームの照射エネルギーをよく吸
収するために、そのバンドギャップがエネルギービーム
のエネルギー以下である材料を用いる。具体的には、炭
素(C),シリコン(Si),ゲルマニウム(Ge),
炭化ケイ素(SiC),窒化ケイ素(SiN),窒化ア
ルミニウム(AlN),シリコンゲルマニウム(SiG
e)、および遷移金属であるモリブデン(Mo),タン
タル(Ta),タングステン(W),ニッケル(N
i),クロム(Cr)等が挙げられ、これらのうちのい
ずれか1種または複数種を用いることができる。なお、
エネルギービーム照射の後にエネルギー吸収層16を除
去する場合には、エネルギー吸収層16は更に、ゲート
電極15に対してエッチング選択性を有するものを用い
る。例えば、ゲート電極15がAlであれば、エネルギ
ー吸収層16には非晶質シリコンを用いることが好まし
い。このエネルギー吸収層16の厚みは、例えば30n
mである。
【0023】次に、このエネルギー吸収層16の側から
例えばエキシマレーザによる紫外のパルスレーザビーム
を照射して、エネルギー吸収層16を加熱する。このパ
ルスレーザビームには、非晶質シリコン層12に照射す
るものと同様のものを用いることができる。照射された
レーザビームはエネルギー吸収層16にほぼ完全に吸収
され、このエネルギー吸収層16から発散される熱によ
り間接的に熱処理が行われる。一旦エネルギー吸収層1
6に吸収されたエネルギーは、エネルギー吸収層16の
層面全体から均一に発散され、ゲート電極15,絶縁層
14さらに多結晶シリコン層13へと伝搬する。ゲート
電極15は熱伝導性がよく、その周囲、特にゲート電極
15の直下の絶縁層14を加熱する。このように、絶縁
層14以下の層は比較的均一かつ緩慢に加熱され、基板
10はほとんど加熱されない。
【0024】この熱処理によって、多結晶シリコン層1
3の不純物が活性化されると共に、ゲート電極15が加
熱され、これにより絶縁層14および絶縁層14と多結
晶シリコン層13との界面が加熱されて、絶縁層14の
内部およびこれと多結晶シリコン層13との界面に存在
する欠陥が除去される。ここで、多結晶シリコン層13
の不純物は活性化率20%以上まで活性化されることが
望ましい。ちなみに、従来のようにレーザビームを直接
絶縁層14に照射する場合には、基板10の温度上昇を
防ぐために照射量を減少させれば絶縁層14以下の層を
十分に加熱できず、更に、ビームエネルギーは局所的に
放出されるので、絶縁層14以下の層において層面方向
の温度分布が生じ、この場合も例えば多結晶シリコン層
13や絶縁層14の一部が十分に熱処理されない虞があ
った。
【0025】次に、図1に示したように、エネルギー吸
収層16を除去する。更に、ソース領域13bおよびド
レイン領域13cの上部に、ソース電極17およびドレ
イン電極18を形成する。これらソース電極17,ドレ
イン電極18には例えばAlを用い、スパッタリング
法,蒸着法などにより成膜した後にリソグラフィーおよ
びエッチングによりパターニングする方法などの公知の
方法により形成することができる。なお、このようにし
て形成されるTFTに対し、その表面を例えばSiO2
などの酸化物やSiNx 等で被覆し、保護膜を形成する
ようにしてもよい。
【0026】このように、本実施の形態によれば、基板
10の上にエネルギー吸収層16を設けた後にパルスレ
ーザビームを照射するようにしたので、レーザビームの
ような瞬時に局所的に放出されるエネルギーが、一旦、
エネルギー吸収層16に吸収され、このエネルギー吸収
層16の層面全体から間接的に発散されることにより、
基板10は実質的に加熱されないが、エネルギー吸収層
16の下層のゲート電極15、絶縁層14および多結晶
シリコン層13は均一かつ緩慢に加熱される。従って、
レーザビームを直接照射する場合に生じる基板10の損
傷を防止しつつ、多結晶シリコン層13の不純物の活性
化および絶縁層14の内部や周囲に生じる欠陥の除去を
十分に、しかも同時に行うことができる。
【0027】また、本実施の形態によれば、ゲート電極
15をマスクとして多結晶シリコン層13に不純物をイ
オン注入するようにしたので、マスクを別に形成するこ
となく、一つの工程でチャネル領域13a,ソース領域
13bおよびドレイン領域13cを自己整合的に形成す
ることができる。
【0028】〔第2の実施の形態〕図6は、本発明の第
2の実施の形態に係るトップゲート型TFTの断面構成
を表すものである。このTFTは、絶縁層14a,14
bの間にゲート電極15aが形成されていること以外は
第1の実施の形態と同様の構成を有している。ここで、
絶縁層14a,14bおよびゲート電極15a,15b
は、第1の実施の形態の絶縁層14およびゲート電極1
5に対応している。よって、第1の実施の形態と同一の
構成要素には同一の符号を付し、その説明を省略する。
【0029】このようなTFTの製造方法を、以下、図
6乃至図9を参照して説明する。
【0030】まず、第1の実施の形態と同様にして、基
板10の上にバッファ層11,非晶質シリコン層12を
順に基板10の耐熱温度以下の温度で形成し、非晶質シ
リコン層12をパルスレーザビームにより加熱する。こ
れにより非晶質シリコン層12が結晶化し、多結晶シリ
コン層13となる。パルスレーザビームとしては、例え
ばエキシマレーザなどの第1の実施の形態と同様のもの
を用いることができる。照射されたパルスレーザビーム
は、非晶質シリコン層12にほぼ完全に吸収され、基板
10はほとんど加熱されることがない。
【0031】次に、図7に示したように、多結晶シリコ
ン層13の上に絶縁層14aを基板10の耐熱温度以下
の温度で形成し、その上にゲート電極15aを形成す
る。次いで、ゲート電極15aをマスクとしてCF4
2 の混合ガス中のECR−RIE(Electron Cyclotro
n Resonance Reactive Ion Etching) による選択性エッ
チングを行う。これにより、ソース領域13b,ドレイ
ン領域13cとなる多結晶シリコン層13の上の絶縁層
14aが、自己整合的に除去される。
【0032】更に、このゲート電極15aをマスクとし
て、プラズマドーピングにより多結晶シリコン層13に
不純物を導入する。プラズマドーピングは、例えば、基
板10の温度を110℃としてPH3 ,Heの混合ガス
のグロー放電プラズマに曝し、多結晶シリコン層13の
表面にリン(P)を吸着させて行う。不純物としては、
n型不純物であるリン(P)の他、例えばp型不純物で
あるホウ素(B)を用いることもでき、その場合は基板
10をB2 6 プラズマ中に曝してホウ素(B)を吸着
させる。なお、吸着した不純物は、そのままでは多結晶
シリコン層13の表面(〜1nm)付近にしか拡散しな
いので、以下のレーザ照射において充分に拡散して多結
晶シリコン層13の層内にドープされる。
【0033】次に、図8に示したように、多結晶シリコ
ン層13およびゲート電極15の上に、絶縁層14bお
よびエネルギー吸収層16を順に基板10の耐熱温度以
下の温度で形成する。
【0034】次に、図9に示したように、エネルギー吸
収層16の側から例えばエキシマレーザによる紫外のパ
ルスレーザビームを照射し、エネルギー吸収層16を加
熱する。エネルギー吸収層16はレーザビームをほぼ完
全に吸収して熱を発散し、この熱により、多結晶シリコ
ン層13の不純物(ここではリン(P))が拡散され活
性化されると共に、加熱されたゲート電極15aを介し
て絶縁層14a,14bおよび、絶縁層14a,14b
と多結晶シリコン層13との界面が熱処理される。この
ように、熱処理はこのエネルギー吸収層16を介して間
接的に行われ、基板10はほとんど加熱されない。な
お、多結晶シリコン層13の不純物は活性化率20%以
上まで活性化されることが望ましい。これにより、不純
物注入領域であるソース領域13b,ドレイン領域13
cと、これらの間の非注入領域であるチャネル領域13
aとがゲート電極15aに対して自己整合的に形成され
る。同時に、絶縁層14a,14bの内部およびこれと
多結晶シリコン層13との界面に存在する欠陥が除去さ
れる。
【0035】次に、図6に示したように、エネルギー吸
収層16を除去する。更に、チャネル領域13a(正確
にはゲート電極15a),ソース領域13bおよびドレ
イン領域13cの上部に、それぞれゲート電極15b,
ソース電極17およびドレイン電極18を形成する。
【0036】このように本実施の形態においても、基板
10の上にエネルギー吸収層16を設けた後にパルスレ
ーザビームを照射するようにしたので、第1の実施の形
態と同様に、局所的に放出されるレーザビームのエネル
ギーが、一旦エネルギー吸収層16に吸収され、このエ
ネルギー吸収層16の層面全体から間接的に発散される
ことにより、エネルギー吸収層16の下層は均一かつ緩
慢に加熱されるが基板10は実質的に加熱されない。従
って、レーザビームを直接照射する場合に生じる基板1
0の損傷を防止しつつ、多結晶シリコン層13の不純物
の活性化および絶縁層14の内部や周囲に生じる欠陥の
除去を十分に、しかも同時に行うことができる。
【0037】また、本実施の形態でも第1の実施の形態
と同様に、ゲート電極15をマスクとして多結晶シリコ
ン層13に不純物をプラズマドーピングするようにした
ので、マスクを別に形成することなく、チャネル領域1
3a,ソース領域13bおよびドレイン領域13cを自
己整合的に形成することができる。
【0038】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態にお
いては、半導体装置としてTFTについて具体的に製造
方法を説明したが、本発明は、基板上に形成された半導
体層の上に絶縁層を介して金属層を形成し、金属層をマ
スクとして半導体層に不純物を注入した後、更に上部に
エネルギー吸収層を一面に形成して、この上側からエネ
ルギービームを照射し不純物を活性化する方法で作製で
きるその他の構成を有する半導体装置についても、広く
適用することができる。
【0039】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、半導体層上に設けた絶縁層および
金属層を覆うようにエネルギー吸収層を形成し、このエ
ネルギー吸収層の側からエネルギービームを照射するよ
うにしたので、照射されたエネルギーはエネルギー吸収
層を介して下層の金属層、絶縁層および半導体層を加熱
するが、基板は実質的に加熱しない。よって、直接エネ
ルギービームが基板に向けて照射されて基板を損傷する
ことを防止することができる。また、このような方法に
よれば、絶縁層および半導体層を十分に加熱するので、
半導体層内の不純物の活性化と同時に、絶縁層とその周
囲に存在する欠陥の除去を効果的に行い、特性良好な半
導体装置とすることができる。従って、基板として例え
ば有機材料よりなる低耐熱性の基板を用いることがで
き、軽量で衝撃に強く、かつ優れた特性を有する半導体
装置を製造することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るTFTの構成
を表す断面図である。
【図2】図1に示したTFTの製造工程を説明するため
の断面図である。
【図3】図2の工程に続く製造工程を説明するための断
面図である。
【図4】図3の工程に続く製造工程を説明するための断
面図である。
【図5】図4の工程に続く製造工程を説明するための断
面図である。
【図6】本発明の第2の実施の形態に係るTFTの構成
を表す断面図である。
【図7】図6に示したTFTの製造工程を説明するため
の断面図である。
【図8】図7の工程に続く製造工程を説明するための断
面図である。
【図9】図8の工程に続く製造工程を説明するための断
面図である。
【符号の説明】
10…基板、12…非晶質シリコン層、13…多結晶シ
リコン層、13a…チャネル領域、13b…ソース領
域、13c…ドレイン領域、14…絶縁膜、15…ゲー
ト電極、16…エネルギー吸収層、17…ソース電極、
18…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 町田 暁夫 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 中越 美弥子 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 碓井 節夫 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 Fターム(参考) 5F110 AA17 BB02 BB05 CC02 DD01 DD07 DD13 DD14 DD15 DD17 EE02 EE03 EE04 EE07 EE38 EE43 EE44 FF02 FF03 FF25 FF26 FF27 FF28 FF30 GG01 GG02 GG03 GG13 GG25 GG42 GG43 GG45 GG47 HJ01 HJ13 HJ18 HJ23 HL03 HL22 HL23 NN02 NN23 NN24 PP03 PP04 QQ11

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 基板上に半導体層を形成する工程と、 前記半導体層上に絶縁層を介して選択的に金属層を形成
    する工程と、 前記金属層をマスクとして前記半導体層に選択的に不純
    物を導入する工程と、 前記絶縁層および前記金属層を覆うようにエネルギー吸
    収層を形成する工程と、 前記エネルギー吸収層の側からエネルギービームを照射
    し、前記半導体層に導入された不純物を活性化する工程
    とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記基板として軟化点が250℃以下で
    あるものを用いることを特徴とする請求項1記載の半導
    体装置の製造方法。
  3. 【請求項3】 前記基板を有機高分子材料により形成す
    ることを特徴とする請求項2記載の半導体装置の製造方
    法。
  4. 【請求項4】 前記エネルギー吸収層を、バンドギャッ
    プが前記エネルギービームのエネルギー以下となる材料
    により形成することを特徴とする請求項1記載の半導体
    装置の製造方法。
  5. 【請求項5】 前記エネルギー吸収層を、炭素(C),
    シリコン(Si),ゲルマニウム(Ge),シリコンカ
    ーバイド(SiC),シリコンゲルマニウム(SiG
    e),窒化シリコン(SiN),窒化アルミニウム(A
    lN)のうちの1種以上により形成することを特徴とす
    る請求項4記載の半導体装置の製造方法。
  6. 【請求項6】 前記エネルギー吸収層を、モリブデン
    (Mo),タンタル(Ta),タングステン(W),ニ
    ッケル(Ni),クロム(Cr)のうちの1種以上によ
    り形成することを特徴とする請求項4記載の半導体装置
    の製造方法。
  7. 【請求項7】 前記半導体層を、シリコン(Si),シ
    リコンゲルマニウム(SiGe),ゲルマニウム(G
    e),シリコンカーバイド(SiC)のうちの1種以上
    の半導体により形成することを特徴とする請求項1記載
    の半導体装置の製造方法。
  8. 【請求項8】 前記半導体層の不純物領域において、前
    記不純物の活性化率を20%以上とすることを特徴とす
    る請求項1記載の半導体装置の製造方法。
  9. 【請求項9】 前記エネルギービームがパルスレーザビ
    ームであることを特徴とする請求項1記載の半導体装置
    の製造方法。
  10. 【請求項10】 前記パルスレーザビームのパルス幅を
    100ps以上300ns以下の範囲内とすることを特
    徴とする請求項9記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335815A (ja) * 2003-05-09 2004-11-25 Mitsubishi Electric Corp 炭化珪素ショットキーバリアダイオードの製造方法
JP2007115927A (ja) * 2005-10-20 2007-05-10 Tokyo Univ Of Agriculture & Technology 熱処理方法
JPWO2006098513A1 (ja) * 2005-03-18 2008-08-28 国立大学法人東京農工大学 熱処理方法及び半導体の結晶化方法
JP2008300865A (ja) * 2008-07-30 2008-12-11 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられる半導体製造装置並びに液晶表示装置
JP2011223026A (ja) * 2011-07-04 2011-11-04 Getner Foundation Llc 不揮発性記憶装置及びその製造方法
JP2012069748A (ja) * 2010-09-24 2012-04-05 Sumitomo Heavy Ind Ltd レーザアニール方法及びレーザアニール装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335815A (ja) * 2003-05-09 2004-11-25 Mitsubishi Electric Corp 炭化珪素ショットキーバリアダイオードの製造方法
JP4506100B2 (ja) * 2003-05-09 2010-07-21 三菱電機株式会社 炭化珪素ショットキーバリアダイオードの製造方法
JPWO2006098513A1 (ja) * 2005-03-18 2008-08-28 国立大学法人東京農工大学 熱処理方法及び半導体の結晶化方法
JP2007115927A (ja) * 2005-10-20 2007-05-10 Tokyo Univ Of Agriculture & Technology 熱処理方法
JP2008300865A (ja) * 2008-07-30 2008-12-11 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられる半導体製造装置並びに液晶表示装置
JP2012069748A (ja) * 2010-09-24 2012-04-05 Sumitomo Heavy Ind Ltd レーザアニール方法及びレーザアニール装置
JP2011223026A (ja) * 2011-07-04 2011-11-04 Getner Foundation Llc 不揮発性記憶装置及びその製造方法

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