JP2002050591A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002050591A
JP2002050591A JP2000236023A JP2000236023A JP2002050591A JP 2002050591 A JP2002050591 A JP 2002050591A JP 2000236023 A JP2000236023 A JP 2000236023A JP 2000236023 A JP2000236023 A JP 2000236023A JP 2002050591 A JP2002050591 A JP 2002050591A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor chip
substrate
semiconductor
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000236023A
Other languages
English (en)
Other versions
JP3738176B2 (ja
Inventor
Koji Iketani
浩司 池谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2000236023A priority Critical patent/JP3738176B2/ja
Priority to TW090109246A priority patent/TW493255B/zh
Priority to US09/911,924 priority patent/US6495379B2/en
Priority to KR1020010046794A priority patent/KR100616052B1/ko
Priority to CNB011247592A priority patent/CN1184680C/zh
Publication of JP2002050591A publication Critical patent/JP2002050591A/ja
Application granted granted Critical
Publication of JP3738176B2 publication Critical patent/JP3738176B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Measuring Leads Or Probes (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【課題】 従来のトランスファーモールドにより個別の
半導体装置を製造する方法では、トランスファーモール
ド後に個々の半導体装置に分離されてばらばらにされる
ため、各半導体装置を一定の方向に揃えて個別に特性の
測定を行う必要があり、余分な工程で時間を費やしてし
まう欠点があった。 【解決手段】 本発明は、粘着シートに貼り付けられた
状態で個々の半導体装置４０の特性が測定される。この
とき、個々の半導体装置４０は一定に揃えて並んでお
り、更に、半導体装置４０ａをカメラ視野５３で捉え位
置認識し、半導体装置４０ａに隣接する半導体装置４０
ｂ、４０ｃ、４０ｄ、４０ｅの位置認識の工程は省略さ
れ特性の測定のみ行われる。作業時間が大幅に短縮さ
れ、生産性の向上へと繋がることに特徴を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にリードレスによりパッケージ外形を縮小
して実装面積を低減し、大幅なコストダウンが可能な半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造においては、ウェハ上
に形成された１個１個の半導体チップの良否が判定さ
れ、ウェハからダイシングして分離した良品の半導体チ
ップをリードフレームに固着し、金型と樹脂注入による
トランスファーモールドによってリードフレーム上に固
着された半導体チップを封止し、封止された半導体チッ
プを個々の半導体装置毎に分離するという工程が行われ
ている。このリードフレームには短冊状あるいはフープ
状のフレームが用いられており、いずれにしろ１回の封
止工程で複数個の半導体装置が同時に封止されている。
【０００３】図１３は、ウェハ上に形成された半導体チ
ップのチェック工程を示す。この工程では、ウェハ上に
形成された１個１個の半導体チップ１の良、不良が判定
される。まず、ウェハの位置認識がされ、プローブの針
１４がチップサイズ分だけ送られて各半導体チップ１の
電極パットに接触する。そして、この状態で、あらかじ
めプログラムされている入力信号波形を入力電極パット
から入力し、出力端子から一定の信号波形が出力され、
これをテスターが読み取り良、不良の判定がされる。こ
こで、不良の判定がされた半導体チップ１はマーキング
がされ、半導体チップ１がリードフレームに固着される
際には、認識用カメラがこのマーキングを認識し不良な
半導体チップ１は除かれる。
【０００４】図１４は、トランスファーモールド工程を
示す。トランスファーモールド工程では、ダイボンド、
ワイヤボンドにより半導体チップ１が固着されたリード
フレーム２を、上下金型３Ａ、３Ｂで形成したキャビテ
ィ４の内部に設置し、キャビティ４内にエポキシ樹脂を
注入することにより、半導体チップ１の封止が行われ
る。このようなトランスファーモールド工程の後、リー
ドフレーム２を各半導体チップ１毎に切断して、個別の
半導体装置が製造される（例えば特開平０５−１２９４
７３号）。
【０００５】この時、図１５に示すように、金型３Ｂの
表面には多数個のキャビティ４ａ〜４ｆと、樹脂を注入
するための樹脂源５と、ランナー６、及びランナー６か
ら各キャビティ４ａ〜４ｆに樹脂を流し込むためのゲー
ト７とが設けられている。これらは全て金型３Ｂ表面に
設けた溝である。短冊状のリードフレームであれば、１
本のリードフレームに例えば１０個の半導体チップ１が
搭載されており、１本のリードフレームに対応して、１
０個のキャビティ４と１０本のゲート７、及び１本のラ
ンナー６が設けられる。そして、金型３表面には例えば
リードフレーム２０本分のキャビティ４が設けられる。
【０００６】トランスファーモールド後に各半導体チッ
プ１はリードフレームから切り離されて、個々の半導体
装置に分離される。この個々の半導体装置は、更に、測
定工程で特性別（ｈｆｅランク別）に分類されてテーピ
ングされて出荷される。
【０００７】図１６は、上記のトランスファーモールド
によって製造した半導体装置を示す。トランジスタ等の
素子が形成された半導体チップ１がリードフレームのア
イランド８上に半田等のろう材９によって固着実装さ
れ、半導体チップ１の電極パッドとリード１０とがワイ
ヤ１１で接続され、半導体チップ１の周辺部分が上記キ
ャビティの形状に合致した樹脂１２で被覆され、樹脂１
２の外部にリード端子１０の先端部分が導出されたもの
である。
【０００８】
【発明が解決しようとする課題】従来のトランスファー
モールドにより個別の半導体装置を製造する方法では、
トランスファーモールド後に個々の半導体装置に分離さ
れてばらばらにされるため、各半導体装置を一定の方向
に揃えて個別に特性の測定を行う必要があり、余分な工
程で時間を費やしてしまう欠点があった。
【０００９】
【課題を解決するための手段】本発明は、上述した事情
に鑑みて成されたものであり、複数の半導体チップを搭
載したセラミックやガラスエポキシ等からなる絶縁基板
を粘着シートに貼り付けられた状態で、ダイシングした
後に個別の半導体装置に分離することなく、認識用カメ
ラで１個の半導体装置の基板電極を位置認識して、その
位置認識した半導体装置およびその周囲に位置する複数
個の半導体装置を位置認識しないで特性（ｈｆｅランク
別）の判定を行うことに特徴を有する。
【００１０】また本発明では、セラミックやガラスエポ
キシ等からなる絶縁基板を使用するため、従来のシリコ
ン基板よりも伸縮率が大きくなり基板間の間隔も微妙に
ずれを生じるので認識用カメラの視野をマスキングによ
り半導体装置１個分にすることで、より位置認識の精度
を向上させる。また、それだけでなく、位置認識の面積
を小さくすることで位置認識時間の短縮を達成すること
に特徴を有する。
【００１１】更に本発明では、半導体装置の測定を行う
際に使用する認識用カメラとプローブの針の位置を固定
し、半導体装置が形成された基板を移動させる。そのこ
とで、位置認識の精度を向上させ、作業スピードも向上
させられるので、極めて容易に且つ大量に半導体装置の
特性測定を行える。かつ、１個の半導体チップの電極パ
ットを認識し、目標位置からのずれ量を画像処理装置か
ら取り込みそのずれ分を盛り込んで次の半導体チップを
移動させることで位置のずれを常に修正しながら位置認
識を行うことに特徴を有する。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態を詳細
に説明する。
【００１３】本発明の第１の工程は、図１から図３に示
すように、複数の搭載部を有する基板を準備することに
ある。
【００１４】まず図１に示すように、１個の半導体装置
に対応する搭載部２０を複数個分、例えば１００個分を
１０行１０列に縦横に配置した大判の基板２１を準備す
る。基板２１は、セラミックやガラスエポキシ等からな
る絶縁基板であり、それらが１枚あるいは数枚重ね合わ
されて、合計の板厚が２００〜３５０μｍと製造工程に
おける機械的強度を維持し得る板厚を有している。
【００１５】基板２１の各搭載部２０の表面には、タン
グステン等の金属ペーストの印刷と、金の電解メッキに
よる導電パターンが形成されている。また、基板２１の
裏面側には、外部接続電極としての電極パターンが形成
されている。
【００１６】図２（Ａ）は基板２１の表面に形成した導
電パターンを示す平面図、図２（Ｂ）は基板２１の断面
図である。
【００１７】点線で囲んだ各搭載部２０は、例えば長辺
×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有してお
り、これらは互いに２０〜５０μｍの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン２４となる。導電パターンは、各搭載部２０内に
おいてアイランド部２５とリード部２６を形成し、これ
らのパターンは各搭載部２０内において同一形状であ
る。アイランド部２５は半導体チップを搭載する箇所で
あり、リード部２６は半導体チップの電極パッドとワイ
ヤ接続する箇所である。アイランド部２５からは２本の
第１の連結部２７が連続したパターンで延長される。こ
れらの線幅はアイランド部２５よりも狭い線幅で、例え
ば０．１ｍｍの線幅で延在する。第１の連結部２７はダ
イシングライン２４を超えて隣の搭載部２０のリード部
２６に連結する。更に、リード部２６からは各々第２の
連結部２８が、第１の連結部２７とは直行する方向に延
在し、ダイシングライン２４を越えて隣の搭載部２０の
リード部２４に連結する。第２の連結部２８は更に、搭
載部２０群の周囲を取り囲む共通連結部２９に連結す
る。このように第１と第２の連結部２７、２８が延在す
ることによって、各搭載部２０のアイランド部２５とリ
ード部２６とを電気的に共通接続する。これは金等の電
解メッキを行う際に、共通電極とするためである。
【００１８】図２（Ｂ）を参照して、絶縁基板２１に
は、各搭載部２０毎にスルーホール３０が設けられてい
る。スルーホール３０の内部はタングステンなどの導電
材料によって埋設されている。そして、各スルーホール
３０に対応して、裏面側に外部電極３１を形成する。
【００１９】図３は、基板２１を裏面側から観測して外
部電極３１ａ〜３１ｄのパターンを示した平面図であ
る。これらの外部電極３１ａ、３１ｂ、３１ｃ、３１ｄ
は、搭載部２０の端から０．０５〜０．１ｍｍ程度後退
されており、且つ各々が独立したパターンで形成されて
いる。にもかかわらず、電気的には各スルーホール３０
を介して共通連結部２９に接続される。これにより、導
電パターンを一方の電極とする電解メッキ法ですべての
導電パターン上に金メッキ層を形成することが可能とな
る。また、ダイシングライン２４を横断するのは線幅が
狭い第１と第２の連結部２７、２８だけにすることがで
きる。
【００２０】本発明の第２の工程は、図４に示すよう
に、搭載部の各々に半導体チップを固着し、ワイヤーボ
ンディングすることにある。
【００２１】金メッキ層を形成した基板２１の各搭載部
２０毎に、半導体チップ３３をダイボンド、ワイヤボン
ドする。半導体チップ３３はアイランド部２５表面にＡ
ｇペーストなどの接着剤によって固定し、半導体チップ
３３の電極パッドとリード部３２ａ、３２ｂとを各々ワ
イヤ３４で接続する。半導体チップ３３としては、バイ
ポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子の
能動素子を形成している。バイポーラ素子を搭載した場
合は、アイランド部２５に接続された外部電極３１ａ、
３１ｂがコレクタ端子であり、リード部２６に各々接続
された外部電極３１ｃ、３１ｄがベース・エミッタ電極
となる。
【００２２】次に、本発明の第３の工程は、図５に示す
ように、基板の上を樹脂層で被覆し、各搭載部に固着し
た半導体チップの各々を共通の樹脂層で被覆することに
ある。
【００２３】図５（Ａ）に示すように、基板２１の上方
に移送したディスペンサ（図示せず）から所定量のエポ
キシ系液体樹脂を滴下（ポッティング）し、すべての半
導体チップ３３を共通の樹脂層３５で被覆する。例えば
一枚の基板２１に１００個の半導体チップ３３を搭載し
た場合は、１００個全ての半導体チップ３３を一括して
被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ
（松下電工製）を用いた。滴下した液体樹脂は比較的粘
性が高く、表面張力を有しているので、その表面が湾曲
する。
【００２４】続いて図５（Ｂ）に示すように、滴下した
樹脂層３５を１００〜２００度、数時間の熱処理（キュ
ア）にて硬化させた後に、湾曲面を研削することによっ
て樹脂層３５の表面を平坦面に加工する。研削にはダイ
シング装置を用い、ダイシングブレード３６によって樹
脂層３５の表面が基板２１から一定の高さに揃うよう
に、樹脂層３５表面を削る。この工程では、樹脂層３５
の膜厚を０．３〜１．０ｍｍに成形する。平坦面は、少
なくとも最も外側に位置する半導体チップ３３を個別半
導体装置に分離したときに、規格化したパッケージサイ
ズの樹脂外形を構成できるように、その端部まで拡張す
る。前記ブレードには様々な板厚のものが準備されてお
り、比較的厚めのブレードを用いて、切削を複数回繰り
返すことで全体を平坦面に形成する。
【００２５】また、滴下した樹脂層３５を硬化する前
に、樹脂層３５表面に平坦な成形部材を押圧して平坦且
つ水平な面に成形し、後に硬化させる手法も考えられ
る。
【００２６】次に、本発明の第４の工程は、図６に示す
ように、基板２１を樹脂層３５を当接させて粘着シート
５０を貼り付けることにある。
【００２７】図６（Ａ）に示すように、基板２１を反転
し、樹脂層３５の表面に粘着シート５０（たとえば、商
品名：ＵＶシート、リンテック株式会社製）を貼り付け
る。先の工程で樹脂層３５表面を平坦且つ基板２１表面
に対して水平の面に加工したことによって、樹脂層３５
側に貼り付けても基板２１が傾くことなく、その水平垂
直の精度を維持することができる。
【００２８】図６（Ｂ）に示すように、ステンレス製の
リング状の金属枠５１に粘着シート５０の周辺を貼り付
け、粘着シート５０の中央部分には６個の基板２１が間
隔を設けて貼り付けられる。
【００２９】次に、本発明の第５の工程は、図７に示す
ように、基板の裏面側から、搭載部毎に、基板と樹脂層
とをダイシングして、個々の半導体装置に分離すること
にある。
【００３０】図７（Ａ）に示すように、搭載部２０毎に
基板および樹脂層３５を切断して各々の半導体装置に分
離する。切断にはダイシング装置のダイシングブレード
３６を用い、ダイシングライン２４に沿って樹脂層３５
と基板２１とを同時にダイシングすることにより、搭載
部２０毎に分割した半導体装置を形成する。ダイシング
工程においては前記ダイシングブレード３６がダイシン
グシート５０の表面に到達するような切削深さで切断す
る。この時には、基板２１の裏面側からも観測可能な合
わせマーク（例えば、基板２１の周辺部分に形成した貫
通孔や、金メッキ層の一部）をダイシング装置側で自動
認識し、これを位置基準として用いてダイシングする。
また、電極パターン３１ａ、３１ｂ、３１ｃ、３１ｄや
アイランド部２５がダイシングブレード３６に接しない
パターン設計としている。これは、金メッキ層の切断性
が比較的悪いので、金メッキ層のバリが生じるのを極力
防止する事を目的にしたものである。従って、ダイシン
グブレード３６と金メッキ層とが接触するのは、電気的
導通を目的とした第１と第２の接続部２７、２８のみで
ある。
【００３１】図７（Ｂ）に示すように、金属枠５１に周
辺を貼り付けられた粘着シート５０に貼り付けられた複
数枚の基板２１は１枚ずつダイシングライン２４を認識
して、ダイシング装置で縦方向の各ダイシングライン２
４に従って分離され、続いて金属枠５１を９０度回転さ
せて横方向の各ダイシングライン２４に従って分離され
る。ダイシングにより分離された各半導体装置は粘着剤
で粘着シート５０にそのままの状態で指示されており、
個別にバラバラに分離されない。
【００３２】次に、本発明の第６の工程は本発明の特徴
とする工程であり、図８（Ａ）、（Ｂ）に示すように、
粘着シート５０に一体に支持されたダイシング後の各半
導体装置の特性の測定が行われる。
【００３３】図８（Ａ）に示すように、粘着シート５０
に一体に支持された各半導体装置の基板２１を裏面側に
露出した外部電極３１ａ〜３１ｄにプローブの針５２を
当てて、各半導体装置の特性パラメータ等を個別に測定
して良不良および特性別（ｈｆｅランク別）の判定を行
う。基板２１はセラミックやガラスエポキシ等からなる
絶縁基板を用いているので、製造工程での伸縮による基
板の大きさのばらつきや粘着シート５０で支持している
ための微小な位置ずれを考慮して、外部電極３１ａ〜３
１ｄの位置ずれを検出して位置補正をしながらプローブ
の針５２を外部電極３１ａ〜３１ｄに当てて 測定を行
う。
【００３４】図８（Ｂ）に示すように、金属枠５１には
複数枚の基板２１が貼り付けられており、ダイシング工
程のままの状態で個別の半導体装置を支持されているの
で、半導体装置の表裏の判別および外部電極のエミッ
タ、ベース、コレクタ等の種別や方向の判別も不要にで
きる。この測定は各基板２１毎に矢印方向に１行ずつ順
次行われ、端部まで来ると元に戻り次の行に移動する。
金属枠５１は１個の半導体装置のサイズ分だけ位置補正
をしながら行方向にピッチ送りをし、端部まで来ると列
方向に移動して再び行方向にピッチ送りをすることで、
極めて容易に且つ大量に行える。
【００３５】具体的には、図９（Ａ）および（Ｂ）に示
すように、認識用カメラ５４は、半導体装置４０ａをカ
メラ視野５３のセンターに捕らえ位置認識を行う。この
とき、カメラ視野５３は複数個の半導体装置４０ａの他
にその周辺の半導体装置４０ｂ、４０ｅ等も同時に捕ら
える。しかし、この認識用カメラ５４のレンズには、カ
メラ視野５３のセンターに半導体装置１個分の視野にな
るようにマスキングが施されている。そのことで、カメ
ラ視野５３は確実に半導体装置４０ａを捕らえることが
でき、位置認識の精度をより向上させることができる。
特に、半導体装置４０の大きさは小さく密集して形成さ
れているので、位置認識が少しずれることで、周囲の半
導体装置との同時測定の際に干渉を生じてしまうので、
位置認識の精度は重要である。
【００３６】そして、まず半導体装置４０cの位置認識
がされ位置補正した後に、隣接する半導体装置４０ｂ、
４０ｃ、４０ｄ、４０ｅの電極パットにプローブの針５
２が当てられ、これらの半導体装置の特性が測定され
る。このとき、周辺の半導体装置４０ｂ、４０ｄ、４０
ｅの位置認識は許容範囲内の位置ずれに有るとみなして
省略され、特性の測定のみ行われるので生産性の向上へ
と繋がる。
【００３７】次に、半導体装置４０ｂ、４０ｃ、４０
ｄ、４０ｅの測定中に次の測定を行う半導体装置４０ａ
が位置認識され微少な位置ずれを検出する。この位置ず
れを補正して次の半導体装置４０ａを含むその周囲に隣
接する複数の半導体装置の電極パットにプローブの針５
２が当てられ、これらの半導体装置の特性が測定され
る。この作業を１列繰り返した後、今度は１列飛ばして
次の列で同じ作業が行われる。この作業の繰り返しで１
つの基板２１の全ての半導体装置４０の特性が測定され
る。半導体装置４０の測定結果はテスターのメモリーに
記憶されており、この測定結果はフロッピーデスクに移
されて次の工程での作業に用いられる。
【００３８】この半導体装置４０の特性を測定する作業
では、認識用カメラ５４およびプローブの針５２の位置
は固定されている。そして、半導体装置４０が固定され
ている金属枠５１が移動することで、この作業が行われ
る。そして、位置認識作業において、１個の半導体装置
４０の電極パットを認識し、目標位置からのずれ量を画
像処理装置から取り込みそのずれ分を盛り込んで次の半
導体装置４０を移動させる。
【００３９】ここでは、１個の半導体装置を位置認識
し、該半導体装置に隣接する４個の半導体装置の特性の
測定を行う場合について述べたが、特に４個でなければ
ならない訳ではなく、最大で１０個の半導体装置の特性
測定を位置認識なしで行うことができる。
【００４０】更に、本発明の第７の工程は、図９に示す
ように、粘着シート５０に一体に支持された各半導体装
置を直接キャリアテープ４１に収納することにある。
【００４１】図１０（Ａ）に示すように、粘着シート５
０に一体に支持された測定済みの各半導体装置は測定デ
ータを識別してキャリアテープ４１の収納孔に吸着コレ
ット５３により粘着シートから離脱させて収納する。
【００４２】図１０（Ｂ）に示すように、金属枠５１に
は複数枚の基板２１が貼り付けられており、ダイシング
工程のままの状態で個別の半導体装置を支持しているの
で、キャリアテープ４１に収納には金属枠５１を必要と
される半導体装置４０のところにだけ移動させれば良く
必要最低限の動きで行えるため、極めて容易に且つ大量
に行える。
【００４３】図１１は本工程で用いるキャリアテープの
（Ａ）平面図（Ｂ）ＡＡ線断面図（Ｃ）ＢＢ線断面図を
示す。テープ本体４１は膜厚が０．５〜１．０ｍｍ、幅
が６〜１５ｍｍ、長さが数十ｍにも及ぶ帯状の部材であ
り、素材は段ボールのような紙である。テープ本体４１
には一定間隔で貫通孔４２が穿設される。また、テープ
本体４１を一定間隔で送るための送り孔４３が形成され
ている。該貫通孔４２と送り孔４３は金型などの打ち抜
き加工によって形成される。テープ本体４１の膜厚と貫
通孔４２の寸法は、梱包すべき半導体装置４０を収納で
きる大きさに設計される。
【００４４】テープ本体４１の裏面側には、透明なフィ
ルム状の第１のテープ４４が貼り付けられて貫通孔４２
の底部を塞いでいる。テープ本体４１の表面側には、同
じく透明なフィルム状の第２のテープ４５が貼り付けら
れて貫通孔４３の上部を塞いでいる。第２のテープ４５
は側部近傍の接着部４６でテープ本体４１と接着されて
いる。また、第１のテープ４４も第２のテープ４５と同
様の箇所でテープ本端４１に接着されている。これらの
接着は、フィルム上部から接着部４６に対応する加熱部
を持つ部材で熱圧着する事によって行われており、両者
共にフィルムを引っ張ることによって剥離することが可
能な状態の接着である。
【００４５】最後に図１２は、上述の工程によって完成
された各半導体装置を示す斜視図である。パッケージの
周囲４側面は、樹脂層３５と基板２１の切断面で形成さ
れ、パッケージの上面は平坦化した樹脂層３５の表面で
形成され、パッケージの下面は絶縁基板２１の裏面側で
形成される。
【００４６】この半導体装置は、縦×横×高さが、例え
ば、１．０ｍｍ×０．６ｍｍ×０．５ｍｍのごとき大き
さを有している。基板２１の上には０．５ｍｍ程度の樹
脂層３５が被覆して半導体チップ３３を封止している。
半導体チップ３３は約１５０μｍ程度の厚みを有する。
アイランド部２５とリード部２６はパッケージの端面か
ら後退されており、第１と第２の接続部２７、２８の切
断部分だけがパッケージ側面に露出する。
【００４７】外部電極３１ａ〜３１ｄは基板２１の４隅
に、０．２×０．３ｍｍ程度の大きさで配置されてお
り、パッケージ外形の中心線に対して左右（上下）対象
となるようなパターンで配置されている。この様な対称
配置では電極の極性判別が困難になるので、樹脂層３５
の表面側に凹部を形成するか印刷するなどして、極性を
表示するマークを刻印するのが好ましい。
【００４８】上述した製造方法によって形成された半導
体装置は、多数個の素子をまとめて樹脂でパッケージン
グするので、個々にパッケージングする場合に比べて、
無駄にする樹脂材料を少なくでき、材料費の低減につな
がる。また、リードフレームを用いないので、従来のト
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。更に、外部接続用の端
子が基板２１の裏面に形成され、パッケージの外形から
突出しないので、装置の実装面積を大幅に小型化できる
ものである。
【００４９】更に、上記の製造方法は、基板２１側でな
く樹脂層３５側に粘着シート５０を貼り付けてダイシン
グを行っている。例えば基板２１側に貼り付けた場合
は、素子を剥離したときに粘着シート５０の粘着剤が電
極パターン３１ａ〜３１ｄの表面に付着してしまう。こ
のような粘着剤が残った状態で素子を自動実装装置に投
入すると、実装時における電極パターン３１ａ〜３１ｄ
の半田付け性を劣化させる危惧がある。また、電極パタ
ーン３１ａ〜３１ｄ表面にゴミが付着することによる弊
害も危惧される。本発明によれば、樹脂層３５側に貼り
付けることによってこれらの弊害を解消している。
【００５０】更に、樹脂層３５側に粘着シート５０を貼
り付けるに際して、樹脂層３５の表面を水平且つ平坦面
に加工することによって、基板２１側に粘着シート５０
を貼り付けた場合と同じ垂直水平精度を維持することが
できる。
【００５１】尚、上記実施例は３端子素子を封止して４
個の外部電極を形成した例で説明したが、例えば２個の
半導体チップを封止した場合や、集積回路を封止した場
合も同様にして実施することが可能である。
【００５２】
【発明の効果】本発明によれば、第１に、半導体装置の
特性の測定作業において、まず認識用カメラで半導体装
置１個を認識し、該半導体装置に隣接する複数の半導体
装置を位置認識することなしに半導体装置の特性を測定
することに特徴を有する。そのことで、半導体装置の位
置認識における作業時間を短縮することができ、極めて
量産性に富んだ半導体装置の製造方法が実現できる。
【００５３】第２に、認識用カメラは、半導体装置の電
極パットにて位置認識を行うが、認識用カメラの視野
は、マスキングにより半導体装置１個分に狭められた状
態で位置認識を行うので、半導体装置の位置認識精度を
より向上させた半導体装置の製造方法が実現できる。
【００５４】第３に、半導体装置の特性を測定する作業
では、認識用カメラおよびプローブの針の位置は固定さ
れ、半導体装置が固定されている金属枠が移動すること
で、この作業が行われる。そのことで、位置認識作業に
おいて、１個の半導体装置の電極パットを認識し、目標
位置からのずれ量を画像処理装置から取り込みそのずれ
分を盛り込んで次の半導体装置を移動させるので、半導
体装置の位置認識精度をより向上させた半導体装置の製
造方法が実現できる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための斜視図であ
る
【図２】本発明の製造方法を説明するための（Ａ）平面
図（Ｂ）断面図である。
【図３】本発明の製造方法を説明するための平面図であ
る。
【図４】本発明の製造方法を説明するための断面図であ
る。
【図５】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）断面図である。
【図６】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図７】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図８】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図９】本発明の製造方法を説明するための（Ａ）平面
図（Ｂ）断面図である。
【図１０】本発明の製造方法を説明するための（Ａ）断
面図（Ｂ）平面図である。
【図１１】本発明の製造方法を説明するための（Ａ）平
面図（Ｂ）断面図（Ｃ）断面図である。
【図１２】本発明の製造方法を説明するための（Ａ）斜
視図（Ｂ）斜視図である。
【図１３】従来例を説明するための平面図である。
【図１４】従来例を説明するための断面図である。
【図１５】従来例を説明するための平面図である。
【図１６】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/56 Ｇ０１Ｒ 31/28 Ｋ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の搭載部を有する基板の該搭載部の
    各々に半導体チップを固着し、前記各搭載部に固着した
    前記半導体チップの各々を共通の樹脂層で被覆した後
    に、前記基板を前記樹脂層を当接させて粘着シートに貼
    り付け、ダイシングおよび測定を前記粘着シートに貼り
    付けられた状態で行う半導体装置の製造方法において、 前記半導体チップの１個の前記基板の外部電極を位置認
    識し、位置認識をした前記半導体チップおよびその周囲
    に位置する複数の半導体チップを位置認識しないで測定
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記半導体チップは、位置認識をした前
    記半導体チップおよびその周囲に位置する４個の前記半
    導体チップを位置認識しないで測定することを特徴とす
    る請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記半導体チップを測定する際、認識用
    カメラおよびブローバガードの針は位置を固定され、前
    記半導体チップを移動して測定することを特徴とする請
    求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記認識用カメラは、前記半導体チップ
    の前記基板の電極にて位置認識を行う際に、前記認識用
    カメラの視野は、マスキングにより前記半導体チップ１
    個分に狭められた状態で位置認識を行うことを特徴とす
    る請求項３記載の半導体装置の製造方法。
JP2000236023A 2000-08-03 2000-08-03 半導体装置の製造方法 Expired - Fee Related JP3738176B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000236023A JP3738176B2 (ja) 2000-08-03 2000-08-03 半導体装置の製造方法
TW090109246A TW493255B (en) 2000-08-03 2001-04-18 Method for marking semiconductors
US09/911,924 US6495379B2 (en) 2000-08-03 2001-07-24 Semiconductor device manufacturing method
KR1020010046794A KR100616052B1 (ko) 2000-08-03 2001-08-02 반도체 장치의 제조 방법
CNB011247592A CN1184680C (zh) 2000-08-03 2001-08-03 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000236023A JP3738176B2 (ja) 2000-08-03 2000-08-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002050591A true JP2002050591A (ja) 2002-02-15
JP3738176B2 JP3738176B2 (ja) 2006-01-25

Family

ID=18728138

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000236023A Expired - Fee Related JP3738176B2 (ja) 2000-08-03 2000-08-03 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6495379B2 (ja)
JP (1) JP3738176B2 (ja)
KR (1) KR100616052B1 (ja)
CN (1) CN1184680C (ja)
TW (1) TW493255B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7380333B2 (en) * 2001-04-16 2008-06-03 Rohm Co., Ltd. Chip resistor fabrication method

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3610887B2 (ja) * 2000-07-03 2005-01-19 富士通株式会社 ウエハレベル半導体装置の製造方法及び半導体装置
JP2002026182A (ja) * 2000-07-07 2002-01-25 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US6884663B2 (en) * 2002-01-07 2005-04-26 Delphon Industries, Llc Method for reconstructing an integrated circuit package using lapping
US6905891B2 (en) * 2002-02-28 2005-06-14 Frrescale Semiconductor, Inc. Method for processing multiple semiconductor devices for test
US20030209847A1 (en) * 2002-05-10 2003-11-13 Allison Claudia Leigh Handling device comprising multiple immobilization segments
US20110005667A1 (en) * 2002-05-10 2011-01-13 Delphon Industries LLC Multiple segment vacuum release handling device
US6983872B2 (en) * 2003-06-03 2006-01-10 Asm Assembly Automation Ltd. Substrate alignment method and apparatus
JP4280177B2 (ja) 2004-02-25 2009-06-17 日東電工株式会社 基板処理装置の除塵部材
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP2007096196A (ja) * 2005-09-30 2007-04-12 Renesas Technology Corp 半導体装置の製造方法
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
CN103000768A (zh) * 2011-09-09 2013-03-27 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法
US8710859B2 (en) * 2011-09-23 2014-04-29 Powertech Technology Inc. Method for testing multi-chip stacked packages
DE102011056706B4 (de) * 2011-12-20 2016-12-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen, Anordnung und optoelektronisches Halbleiterbauteil
US10105927B1 (en) 2013-03-15 2018-10-23 Delphon Industries, Llc Silicone-free thermoplastic elastomer (TPE) materials for use in carrier devices
TW201445644A (zh) * 2013-05-24 2014-12-01 矽品精密工業股份有限公司 半導體封裝件之製法
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541525A (en) * 1991-06-04 1996-07-30 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
JPH05142296A (ja) * 1991-07-01 1993-06-08 Inter Tec:Kk 半導体素子検査方法及び半導体素子検査装置
JPH05129473A (ja) 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
US6048750A (en) * 1997-11-24 2000-04-11 Micron Technology, Inc. Method for aligning and connecting semiconductor components to substrates
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JP2000114204A (ja) * 1998-10-01 2000-04-21 Mitsubishi Electric Corp ウエハシート及びこれを用いた半導体装置の製造方法並びに半導体製造装置
JP3710942B2 (ja) * 1998-10-20 2005-10-26 三洋電機株式会社 半導体装置の製造方法
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP2000162275A (ja) * 1998-12-01 2000-06-16 Fujitsu Ltd 半導体試験方法及び半導体試験装置
JP4803855B2 (ja) * 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7380333B2 (en) * 2001-04-16 2008-06-03 Rohm Co., Ltd. Chip resistor fabrication method

Also Published As

Publication number Publication date
JP3738176B2 (ja) 2006-01-25
CN1184680C (zh) 2005-01-12
US20020016013A1 (en) 2002-02-07
KR100616052B1 (ko) 2006-08-28
TW493255B (en) 2002-07-01
KR20020011910A (ko) 2002-02-09
US6495379B2 (en) 2002-12-17
CN1337739A (zh) 2002-02-27

Similar Documents

Publication Publication Date Title
JP3605009B2 (ja) 半導体装置の製造方法
JP3738176B2 (ja) 半導体装置の製造方法
US6737285B2 (en) Semiconductor device manufacturing method
JPH11186301A (ja) 半導体装置の製造方法
JP3686287B2 (ja) 半導体装置の製造方法
KR20050007144A (ko) 반도체장치의 제조방법 및 그것에 이용되는 반도체 제조장치
KR100702560B1 (ko) 회로 장치의 제조 방법
JP2003332513A (ja) 半導体装置およびその製造方法
JP3877454B2 (ja) 半導体装置の製造方法
KR20030019082A (ko) 회로 장치의 제조 방법
JP4803855B2 (ja) 半導体装置の製造方法
JP3831504B2 (ja) リードフレーム
JP3639509B2 (ja) 半導体装置の製造方法
JP2002050590A (ja) 半導体装置の製造方法
JP4994148B2 (ja) 半導体装置の製造方法
JP2005277434A (ja) 半導体装置
JP5121807B2 (ja) 半導体装置の製造方法
JP2003037125A (ja) 回路装置の製造方法
JP2003188333A (ja) 半導体装置およびその製造方法
JP3600136B2 (ja) 回路装置の製造方法
JPH088278A (ja) 半導体装置の製造方法
JP5311505B2 (ja) 半導体装置
JP2000164609A (ja) 半導体装置の製造方法
JP2003031603A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051018

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051031

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091104

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101104

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111104

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121104

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees