JP3831504B2 - リードフレーム - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は外形寸法を小型化した半導体装置に適したリードフレームに関する。
【０００２】
【従来の技術】
ＩＣ、ディスクリート素子等の半導体素子を製造する際には、図８に示すようなリードフレームを用いることが多い。同図を参照して、リードフレームは、半導体チップを搭載するためのアイランド１と、アイランド１に先端を近接するリード端子２と、これらを保持するための枠体３と、樹脂封止予定部４の間に設けたタイバー５を具備し、全体が銅素材または鉄素材からなるフープ状あるいは短冊状の形状を有する。該リードフレームには例えば半導体装置２０個分のアイランド１とリード端子２が形成されている。
【０００３】
そして、図９（Ａ）に示すように、リードフレームのアイランド１上に半田等の接着剤６によって半導体チップ７を実装（ダイボンド）し、半導体チップ７の表面に形成したトランジスタ素子のベース電極、エミッタ電極とリード端子２とをそれぞれボンディングワイヤー８で電気的に接続（ワイヤボンド）し、半導体チップ７をエポキシ樹脂等の熱硬化性樹脂９で半導体チップ７とリード端子２の一部を被覆保護（トランスファーモールド）することで、所望の半導体装置が製造される。樹脂９の外部に導出されたリード端子２はＺ字型に折り曲げられて表面実装用途に適したものとしてある。例えばＮＰＮ型トランジスタ素子を形成した半導体チップ１を封止する場合は、アイランド２をコレクタ電極として３端子構造の半導体装置が提供される。
【０００４】
上記のトランスファーモールドにあっては、図９（Ｂ）を参照して、上金型１０及び下金型１１によって個々の半導体装置の外形形状に合致した空間であるキャビティ１２を構成し、該キャビティの内部にダイボンド及びワイヤボンドを施したリードフレームを設置し、この状態でキャビティ１２内に樹脂９を注入・硬化することによりトランスファーモールドが行われる。そして、樹脂封止した後に前記リードフレームからリード部分他を切断することで半導体装置を個々の素子に分離している
【０００５】
【発明が解決しようとする課題】
第１の課題：
リードフレームは、上記のダイボンド、ワイヤボンド、及びトランスファーモールド工程において製造途中の半導体装置の取り扱いを簡便にする為のものである。また、１つの素子に１つのキャビティを設けるように設計されていることから樹脂封止予定部４の間隔を狭めることが困難であり、故に機械的強度を維持するためのタイバー５等が不可欠となる。その為、小型の半導体装置を製造する場合であっても、枠体３、タイバー５等の為に消費する材料の量を減らすことができない欠点があった。逆に言えば、同じサイズのリードフレームに形成できるアイランドの個数に限界があるという欠点があった。
【０００６】
第２の課題：
半導体装置のパッケージサイズを小型化した場合、樹脂９の残り膜厚が少なくなり、樹脂９内部に埋設されるリード端子２と樹脂９との密着面積が小さくなる。これによってリード端子２が抜け易くなるので、パッケージサイズを増大させない、何らかの抜け防止策が必要不可欠である。
【０００７】
第３の課題：
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等のプリント基板に実装され、同じくプリント基板上に実装された他の素子と電気的に接続することにより、所望の回路網を構成する。この時、リード端子３が樹脂５の外部に導出された半導体装置では、リード端子３の先端から先端までの距離を実装面積として占有するので、実装面積が大きいという欠点がある。
【０００８】
【課題を解決するための手段】
本発明は、半導体チップを固着するためのアイランドと、前記アイランドに先端を近接する複数本の外部接続用のリード端子と、前記アイランド及びリード端子を保持するための枠体部とを具備し、
前記アイランドと前記リード端子とが多数個行列状に配置され、
前記アイランドが互いに連結され、かつ前記枠体に保持され、
１つのアイランドに対応するリード端子を、その隣に位置するアイランドに連結保持させたものである。
【０００９】
【発明の実施の形態】
以下に本発明のリードフレームを詳細に説明する。
図１は本発明の位置実施の形態を説明するための（Ａ）平面図、（Ｂ）断面図であり、図１（Ｂ）は図１（Ａ）のＡＡ線断面図を示すものである。
本発明のリードフレーム３０は、半導体チップを搭載するための多数の素子搭載部３１、３１Ａ．．．．が行・列方向（又はそれらの一方方向にのみ）に複数個、繰り返しパターンで配置されており、該多数個の素子搭載部３１は、それらの周囲を取り囲む様に配置した枠体部３２によって保持されている。
【００１０】
素子搭載部３１は、半導体チップを固着するアイランド３３と、外部接続用電極となる複数のリード端子３４を少なくとも具備する。アイランド３３は連結バー３５によって同じ向きで互いに連結され、連結された複数個のアイランド３３が、同じく連結バー３５によって枠体部３２に連結されている。互いに連結する個数は２〜１０個程度である。この様に互いに連結したアイランド３３群を、更に同じ向きで並列に枠体３２に保持させることで、行列状のパターンとしてある。
【００１１】
素子搭載部３１のリード端子３４は、アイランド３３に連結されている。この時、特定のアイランド３３に対しては、その隣に隣接するアイランド３３Ａに連結保持されたリード端子３４が対応して１つの素子搭載部３１を構成する。３端子型の半導体装置であればコレクタ、エミッタ用に２本のリード端子３４を設ける。
【００１２】
アイランド３３Ａとリード端子３４との連結部分近傍のリード端子３４には、その切断予定箇所にＶ字型にくびれた凹部３６を形成している。凹部３６はリード端子３４の両側辺に設けてあり、その線幅が最も細くなる箇所と切断予定中心線とが合致している。この様に素子搭載部３１を行・列方向に複数配置することで、１本の短冊状のリードフレーム３０に例えば縦×横が５個×２５個で合計１００個の素子搭載部３１を配置する。
【００１３】
素子搭載部３１群を取り囲む枠体部３２には、複数個の合わせマーク３７を形成する。合わせマーク３７は、貫通孔またはスタンピングによって部分的に凹ませたもの等、製造工程における自動認識機能が働くものであればよい。また、形状も正方形、長方形、矩形、円形等があげられる。そして、素子搭載部３１毎に１個、または複数個毎に１個等間隔で配置する。更に、枠体部３２には各種製造装置においてリードフレームを一定ピッチで移動させるための送り孔（図示せず）が別途設けられている。
【００１４】
上記のリードフレーム３０は、例えば、約０．２ｍｍ厚の銅系の金属材料で形成された帯状あるいは矩形状の金属薄板を用意し、この金属薄板をエッチング加工またはスタンピング加工によって図示したパターンに開口することにより製造される。リードフレーム３０の板厚は必要に応じて適宜に設定することができる。また、必要に応じて、アイランド３３の表面には部分的にＡｇメッキなどのダイボンド工程に必要なメッキ処理が施されている。
斯かるリードフレーム３０は、各リード端子３４をアイランド３３に直接連結してある。その為、リード端子３４を枠体３２に保持するためのタイバーが不要になり、また、素子搭載部３１間の距離を狭めることができる。従って、例えば同じサイズのリードフレームに形成できる素子搭載部３１の個数を増大して、リードフレーム３０の無駄な部分を少なくすることが可能になるのである。尚、強度不足であれば連結部３５に直交するようなタイバーを設ければ良いが、いずれにしても従来例よりはその数を減らすことができる。
【００１５】
この様に形成したリードフレーム３０は、アイランド３３とリード端子３４とが電気的に導通しているので、組立後に分離する必要がある。以下に図１のリードフレーム３０を用いた半導体装置の製造方法を説明する。
第１工程：（図２）
先ず、図１に示したリードフレーム３０に対してダイボンド工程とワイヤボンド工程を行う。図２（Ｂ）は図２（Ａ）のＡＡ線断面図である。
【００１６】
各アイランド３３、３３Ａの一主面上にＡｇペースト、半田等の導電ペースト３８を塗布し、その導電ペースト３８を介して各アイランド３３、３３Ａ上に半導体チップ３９を固着する。各アイランド表面に金メッキを行い、そのメッキ上に半導体チップを共晶接続することも可能である。
更に、半導体チップ３９の表面に形成されたボンディングパッドと、これに対応するリード端子３４とをワイヤ４０でワイヤボンディングする。ワイヤ４０は例えば直径が２０μの金線から成る。ここで、ワイヤ４０は各アイランド３３上に固着した半導体チップ３９の表面電極と、その隣に隣接した他のアイランド３３Ａから延在するリード端子３４とを接続する。
半導体チップ３９が固着されたアイランド３３の裏面は、係る半導体チップ３９の外部接続用の電極として用いることができる。アイランド３３の裏面を接続用端子の１つとして用いる形態は、半導体チップ３９として例えばトランジスタ、パワーＭＯＳＦＥＴ等の、電流経路が垂直方向になる半導体デバイス素子に適している。
【００１７】
半導体チップ３９を固着するために塗布した導電性ペースト３８は、図２（Ａ）から明らかなように、半導体チップ３９が固着されるアイランド３３上に選択的に塗布形成する。リード端子３４上に導電性ペースト３８が付着すると、ワイヤボンディングを行う場合に、ボンディング装置のキャピラリーの先端部分に導電性ペーストがつまりボンディング不良が生じ生産性が低下する恐れがあるためである。この様な問題がない場合には、導電性ペーストを素子搭載部３１全面に塗布しても良い。
【００１８】
第２工程：（図３）
次に、全体を樹脂モールドする。図３（Ｂ）は図３（Ａ）のＡＡ線断面図である。
リードフレーム３０上にエポキシ樹脂等の熱硬化性の封止用樹脂層４１を形成し、各素子搭載部３１、３１Ａ．．、半導体チップ３９及びワイヤ４０を封止保護する。樹脂４１は、各半導体チップ３９．．．を個別にパッケージングするものではなく、全ての半導体チップ３９を共通に被うように形成する。また、リードフレーム３０の裏面側にも０．０５ｍｍ程度の厚みで樹脂４１を被着する。これで、アイランド３３とリード端子３４は完全に樹脂４１内部に埋設されることになる。
【００１９】
この樹脂層４１は、射出成形用の上下金型が形成する空間（キャビティ）内にリードフレーム３０を設置し、該空間内にエポキシ樹脂を充填、成形する事によって形成する。あるいは、枠体３２に高さ数ｍｍ、幅数ｍｍの環状のダムを形成しておき、該ダムで囲まれた領域を満たすように液状の樹脂を充填し、これを熱処理で硬化したものであっても良い。多数個の素子搭載部３１を一塊りとしてモールドするので、１つのリードフレーム３０に対して１個あるいは２〜４個のキャビティを設ければ良い。従ってキャビティ内に樹脂を注入する為に金型表面に形成する注入溝の本数も大幅に減らすことが可能である。
【００２０】
第３工程：（図４）
次に、素子搭載部３１毎に樹脂層４１を切断して各々の素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。図４（Ｂ）は図４（Ａ）のＡＡ線断面図である。
分離に先立ち、先ずはリードフレーム３０の裏面側の樹脂４１を部分的に除去してスリット孔４２を形成する。スリット孔４１は、後で外部接続端子を構成する為に形成するものである。約０．５ｍｍの幅を有し、ダイシング装置のブレードによって樹脂４２を切削することにより形成した。前記ブレードには様々な板厚のものが準備されており、用いるブレードの板厚に応じて、１回であるいは複数回繰り返すことで所望の幅に形成する。この時、樹脂４１を切削すると同時にリード端子３４の裏面側も約０．１ｍｍ程切削して、リードフレーム３０の金属表面を露出させる。このスリット孔４２は、各リード端子３４にくさび状に形成した「凹部３６」の付近に形成する。そして、スリット孔４２の内部に露出したリード端子３４の表面に半田メッキ等のメッキ層４３を形成する。このメッキ層４３は、リードフレーム３０を電極の一方とする電解メッキ法により行われる。この様にスリット孔４２を形成した後、樹脂４１とリード端子３４及び連結バー３５を素子搭載部３１毎に切断して各々の素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。分離はアイランド３３とこの上に固着された半導体チップ３９に接続されたリード端子３４を囲む領域（同図の切断ライン４４）で切断することにより行われる。切断にはダイシング装置が用いられ、ダイシング装置のブレードによって凹部３６の中心部に沿って樹脂層４１とリードフレーム３０とを同時に切断する。切断するときの概略斜視図面を図５に示した。図５の符号６０がダイシングブレードである。
【００２１】
スリット孔４２が位置する箇所では、少なくともスリット孔４２の側壁に付着したメッキ層４３を残すように形成する。この様に残存させたメッキ層４３は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子３４の他方はアイランド３３に連続する突起部３３ａとして残存し、切断した連結バー３５はアイランド３３に連続する突起部３３ｂとして残存する。切断されたリード端子３４及び突起部３３ａ、３３ｂの切断面は、樹脂層４１の切断面と同一平面を形成し、該同一平面に露出する。ダイシング工程においては裏面側（スリット孔４２を設けた側）にブルーシート（たとえば、商品名：ＵＶシート、リンテック株式会社製）を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。更に、ダイシングブレードの板厚はスリット孔４２の幅よりも薄い（例えば、幅０．１ｍｍ）ものを用い、スリット孔４２の中心線に沿って、ダイシングブレードがリード端子３３の凹部３６の中心線上を通過するようにダイシングした。これで、切断後のリード端子３３の先端部が先細りの形状となり、樹脂４１から容易には抜け落ちない形状に加工できる。
【００２２】
図６は完成後の半導体装置を裏面側からみたときの斜視図である。
半導体チップ３９とボンディングワイヤ４０を含めて、アイランド３３とリード端子３４が樹脂４１でモールドされて、大略直方体のパッケージ形状を形成する。樹脂４１は熱硬化性エポキシ樹脂である。樹脂４１の外形寸法は、縦×横×高さが、約０．７ｍｍ×１．０ｍｍ×０．６ｍｍである。
【００２３】
直方体のパッケージ外形を形成する６面のうち、少なくとも側面４１ａ、４１ｂ、４１ｃ、４１ｄは樹脂４１を切断した（第３工程参照）切断面で構成される。該切断面に沿ってリード端子３４の切断面が露出する。アイランド３３には切断されたリード端子３４の名残である突起部３３ａと連結部３５の名残である突起部３３ｂを有し、これらの突起部３３ａ、３３ｂの切断面も露出する。
【００２４】
側面４１ｂ、４１ｄの裏面側には第４工程で形成したスリット孔４２の名残である段差部４５を有し、該段差部４５の表面にアイランド３３の突起部３３ａの裏面側と、リード端子３４の裏面側の一部が露出する。アイランド３３とリード端子３４の露出した表面には半田メッキなどの金属メッキ層４３が形成される。リード端子３４の露出部分とアイランド３３の露出部との間は、樹脂４１で被覆される。
【００２５】
リード端子３４の先端部と、アイランドの突起部３３ａの先端部は、凹部３６の中心線で切断したことにより先細りの形状に加工される。つまり、樹脂４１の切断面４１ｂ、４１ｄ表面に露出する部分のリード端子３４の線幅は樹脂４１内部のアイランド３３近傍での線幅よりも細い。この様に加工されることで、リード端子３４が樹脂４１からは引き抜けない状態になっている。
【００２６】
この装置をプリント基板上に実装した状態を図７に示す。実装基板２４上に形成した素子間接続用のプリント配線２５に対して段差部４５に露出したリード端子３４アイランド３３の突起部３３ａを位置合わせし、半田２６等によって両者を接続する。この時、上記の第５工程で形成した金属メッキ層４３が半田の塗れ性を良好にする。
【００２７】
以上の方法によって製造された半導体装置は、以下のメリットを有する。
金属製リード端子がパッケージから突出しないので、実装面積を半導体装置の大きさと同じ程度の大きさにすることができる。従って、半導体装置の実装面積に対する能動部分（半導体チップ３９のチップサイズを意味する意味する）の比である実装有効面積を、図９に示したものに比べて大幅に向上できる。これにより、実装基板上に実装したときの実装面積のデッドスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００２８】
パッケージの外形をダイシング装置のブレードで切断することにより構成したので、リードフレーム３０のパターンに対する樹脂４１外形の位置あわせ精度を向上できる。即ち、トランスファーモールド技術によるモールド金型とリードフレーム３０との合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置によるダイシングブレードとリードフレーム３０との合わせ精度はプラス・マイナス１０μ程度に小さくできる。合わせ精度を小さくできることは、アイランド３３の面積を増大して、搭載可能な半導体チップ３９のチップ面積を増大できることを意味し、これも上記有効実装面積効率を向上させる。
【００２９】
多数個の素子を１つのキャビティでまとめてパッケージングするので、個々にパッケージングする場合に比べて無駄にする材料（樹脂）を少なくでき、材料費の低減につながる。
切断ライン４４で切断することで、その一方をリード端子３４、他方をアイランド３３の外部接続端子（突起部３３ａ）として活用することができる。従って、リード端子３４近傍には無駄な箇所が無く、しかも素子搭載部３１を密接配置できるので、このリードフレームは枠体３２だけが廃棄対象となり、材料の有効使用効率を向上できる。
【００３０】
分割された半導体装置のリード端子３４の終端は、図６に示すように、樹脂４１表面付近で先細りの形状に形成されるために、リード端子３４が樹脂層４１の側面から抜け落ちることを防止している。
尚、上述した実施形態では、３端子用のリードフレームを用いて説明をしたが、リード端子を３本以上具備するような複合素子や、ＢＩＰ、ＭＯＳ型等の集積回路等にも応用することができる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、リード端子３４をアイランドに保持させることにより、リードフレームの無駄な部分を極力少なくし、更には素子搭載部３１を密接配置する事で１つのリードフレームで製造できる素子の個数を倍増できる。従って装置製造のコスト低減に寄与できる。
【００３２】
このリードフレームを用いてモールド後に分割するような製造方法を採用することにより、リード端子３４がパッケージから突出しない、高密度実装に適した半導体装置を得ることができる。
パッケージの外形をダイシングブレードによる切断面で構成することにより、アイランド３３と樹脂４１の端面との寸法精度を向上できる。これにより、パッケージサイズを小型化できると同時に、アイランド３３の面積を増大して、収納可能な半導体チップ３９のチップサイズを増大できる。
【００３３】
小型パッケージにも関わらず、凹部３６によって、リード端子３４の先端部を先細りの形状に加工したので、リード端子３４が樹脂４１からは容易に抜け落ちない形状に加工できる。
【図面の簡単な説明】
【図１】本発明のリードフレームを説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図２】組立工程を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図３】組立工程を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図４】組立工程を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図５】切断するときの状態を示すための斜視図である。
【図６】完成後の半導体装置を裏面側からみた斜視図である。
【図７】完成後の半導体装置を実装したときの状態を説明する断面図である。
【図８】従来のリードフレームを説明するための斜視図である。
【図９】従来の半導体装置を説明する為の図である。

Claims (3)

  1. 半導体チップを固着するためのアイランドと、前記アイランドに先端を近接する複数本の外部接続用のリード端子と、前記アイランド及びリード端子を保持するための枠体部とを具備し、
    前記アイランドと前記リード端子とが多数個行列状に配置され、
    前記アイランドが互いに連結され、かつ互いに連結されたアイランドが前記枠体に保持され、
    １つのアイランドに対応するリード端子が、その隣に位置するアイランドに連結保持されていることを特徴とするリードフレーム。
  2. 前記リード端子と前記アイランドとの間に、部分的に線幅を細くした凹部を有することを特徴とする請求項１記載のリードフレーム。
  3. 前記枠体に、前記リード端子の先端部分を示す位置合わせマークを具備することを特徴とする請求項１記載のリードフレーム。
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JP6899244B2 (ja) * 2016-04-20 2021-07-07 ローム株式会社 半導体装置
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