JP5121807B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5121807B2 JP5121807B2 JP2009263067A JP2009263067A JP5121807B2 JP 5121807 B2 JP5121807 B2 JP 5121807B2 JP 2009263067 A JP2009263067 A JP 2009263067A JP 2009263067 A JP2009263067 A JP 2009263067A JP 5121807 B2 JP5121807 B2 JP 5121807B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- manufacturing
- resin layer
- electrode pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
前記搭載部の各々に半導体チップを固着する工程と、前記基板の上を平坦な樹脂層で被覆し、前記各搭載部に固着した半導体チップの各々を共通の樹脂層で被覆する工程と、前記基板の裏面側から、前記搭載部毎に、前記基板と前記樹脂層とをダイシングラインに沿ってダイシングし個々の半導体装置に分離する工程とを具備し、前記基板は、裏面側に第1の電極パターンを備え、前記第1の電極パターンは、前記搭載部の各々間で連結しないとともに、前記ダイシングラインから後退するように構成されており、前記基板は、表面側に第2の電極パターンを備え、前記第2の電極パターンは、前記ダイシングラインから後退する電極部と、一の前記半導体チップにおける前記電極部と他の前記半導体チップにおける前記電極部とを接続する接続部と、を備え、前記第1の電極パターンと前記電極部とは、前記基板に形成されたスルーホールを介して接続されており、前記第1の電極パターン及び前記第2の電極パターンは、電解メッキ法により形成されていること、を特徴とする。
まず、1個の半導体装置に対応する搭載部20を複数個分、例えば100個分を縦横に配置した、大判の基板21を準備する。基板21は、セラミックやガラスエポキシ等からなる絶縁基板であり、それらが1枚あるいは数枚重ね合わされて、合計の板厚が200〜350μmと製造工程における機械的強度を維持し得る板厚を有している。
斯様に金メッキ層を形成した基板21の各搭載部20毎に、半導体チップ33をダイボンド、ワイヤボンドする。半導体チップ33はアイランド部25表面にAgペーストなどの接着剤によって固定し、半導体チップ33の電極パッドとリード部32a、32bとを各々ワイヤ34で接続する。半導体チップ33としては、バイポーラトランジスタ、パワーMOSFET等の3端子の能動素子を形成している。バイポーラ素子を搭載した場合は、アイランド部25に接続された外部電極31a、31bがコレクタ端子であり、リード部26に各々接続された外部電極31c、31dがベース・エミッタ電極となる。
基板21の上方に移送したディスペンサ(図示せず)から所定量のエポキシ系液体樹脂を滴下(ポッティング)し、すべての半導体チップ33を共通の樹脂層35で被覆する。例えば一枚の基板21に100個の半導体チップ33を搭載した場合は、100個全ての半導体チップ33を一括して被覆する。前記液体樹脂として例えばCV576AN(松下電工製)を用いた。滴下した液体樹脂は比較的粘性が高く、表面張力を有しているので、その表面が湾曲する。
滴下した樹脂層35を100〜200度、数時間の熱処理(キュア)にて硬化させた後に、湾曲面を研削することによって樹脂層35の表面を平坦面に加工する。研削にはダイシング装置を用い、ダイシングブレード36によって樹脂層35の表面が基板21から一定の高さに揃うように、樹脂層35表面を削る。この工程では、樹脂層35の膜厚を0.3〜1.0mmに成形する。平坦面は、少なくとも最も外側に位置する半導体チップ33を個別半導体装置に分離したときに、規格化したパッケージサイズの樹脂外形を構成できるように、その端部まで拡張する。前記ブレードには様々な板厚のものが準備されており、比較的厚めのブレードを用いて、切削を複数回繰り返すことで全体を平坦面に形成する。
次に、基板21を反転し、樹脂層35の表面にダイシングシート50(たとえば、商品名:UVシート、リンテック株式会社製)を貼り付ける。先の工程で樹脂層35表面を平坦且つ基板21表面に対して水平の面に加工したことによって、樹脂層35側に貼り付けても基板21が傾くことなく、その水平垂直の精度を維持することができる。
次に、搭載部20毎に樹脂層35を切断して各々の半導体装置に分離する。切断にはダイシング装置のダイシングブレード36を用い、ダイシングライン24に沿って樹脂層35と基板21とを同時にダイシングすることにより、搭載部20毎に分割した半導体装置を形成する。ダイシング工程においては前記ダイシングブレード36がダイシングシート50の表面に到達するような切削深さで切断する。この時には、基板21の裏面側からも観測可能な合わせマーク(例えば、基板21の周辺部分に形成した貫通孔や、金メッキ層の一部)をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。また、電極パターン31a、31b、31c、31dやアイランド部25がダイシングブレード36に接しないパターン設計としている。これは、金メッキ層の切断性が比較的悪いので、金メッキ層のバリが生じるのを極力防止する事を目的にしたものである。従って、ダイシングブレード36と金メッキ層とが接触するのは、電気的導通を目的とした第1と第2の接続部27、28のみである。
21 基板
25 アイランド部
26 リード部
27 第1の連結部
28 第2の連結部
29 共通連結部
30 スルーホール
31 外部電極
33 半導体チップ
35 樹脂層
Claims (7)
- 複数の搭載部を有する基板を準備する工程と、
前記搭載部の各々に半導体チップを固着する工程と、
前記基板の上を平坦な樹脂層で被覆し、前記各搭載部に固着した半導体チップの各々を共通の樹脂層で被覆する工程と、
前記基板の裏面側から、前記搭載部毎に、前記基板と前記樹脂層とをダイシングラインに沿ってダイシングし個々の半導体装置に分離する工程とを具備し、
前記基板は、裏面側に第1の電極パターンを備え、
前記第1の電極パターンは、前記搭載部の各々間で連結しないとともに、前記ダイシングラインから後退するように構成されており、
前記基板は、表面側に第2の電極パターンを備え、
前記第2の電極パターンは、前記ダイシングラインから後退する電極部と、一の前記半導体チップにおける前記電極部と他の前記半導体チップにおける前記電極部とを接続する接続部と、を備え、
前記第1の電極パターンと前記電極部とは、前記基板に形成されたスルーホールを介して接続されており、
前記第1の電極パターン及び前記第2の電極パターンは、電解メッキ法により形成されていること、を特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記基板は、裏面側に合わせマークを備え、
前記合わせマークは、前記ダイシングの工程における前記ダイシングラインを認識するために用いられること、を特徴とする半導体装置の製造方法。 - 請求項1又は2のいずれかに記載の半導体装置の製造方法において、
前記接続部は、前記電極部よりも線幅が狭いこと、を特徴とする半導体装置の製造方法。 - 請求項1〜3のいずれかに記載の半導体装置の製造方法において、
前記樹脂層は、液体樹脂を滴下する工程と、前記液体樹脂が硬化した後に当該液体樹脂の表面を研削する工程とを経て形成されること、を特徴とする半導体装置の製造方法。 - 請求項1〜4のいずれかに記載の半導体装置の製造方法において、
前記基板は、前記ダイシング工程において前記樹脂層の上にダイシングテープを貼り付けられること、を特徴とする半導体装置の製造方法。 - 請求項1〜5のいずれかに記載の半導体装置の製造方法において、
前記樹脂層の表面には、極性を表示するマークが刻印されていること、を特徴とする半導体装置の製造方法。 - 請求項1〜6のいずれかに記載の半導体装置の製造方法において、
前記基板は、セラミック又はガラスエポキシからなる絶縁基板であること、を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009263067A JP5121807B2 (ja) | 2009-11-18 | 2009-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009263067A JP5121807B2 (ja) | 2009-11-18 | 2009-11-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03138799A Division JP4803855B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010034609A JP2010034609A (ja) | 2010-02-12 |
JP5121807B2 true JP5121807B2 (ja) | 2013-01-16 |
Family
ID=41738640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009263067A Expired - Fee Related JP5121807B2 (ja) | 2009-11-18 | 2009-11-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5121807B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5956185B2 (ja) * | 2012-02-27 | 2016-07-27 | 京セラ株式会社 | 多数個取り配線基板 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0523536U (ja) * | 1991-08-31 | 1993-03-26 | 太陽誘電株式会社 | 回路部品 |
JP3696900B2 (ja) * | 1994-07-06 | 2005-09-21 | イビデン株式会社 | 電子部品の封止用樹脂を研削するための平面研削装置 |
JP3311914B2 (ja) * | 1995-12-27 | 2002-08-05 | 株式会社シチズン電子 | チップ型発光ダイオード |
JPH10284525A (ja) * | 1997-04-03 | 1998-10-23 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2009
- 2009-11-18 JP JP2009263067A patent/JP5121807B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010034609A (ja) | 2010-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3819574B2 (ja) | 半導体装置の製造方法 | |
JP2002026182A (ja) | 半導体装置の製造方法 | |
JP3738176B2 (ja) | 半導体装置の製造方法 | |
JP3877454B2 (ja) | 半導体装置の製造方法 | |
JP4803855B2 (ja) | 半導体装置の製造方法 | |
JP3877453B2 (ja) | 半導体装置の製造方法 | |
JP4073098B2 (ja) | 半導体装置の製造方法 | |
JP5121807B2 (ja) | 半導体装置の製造方法 | |
JP4698658B2 (ja) | 半導体チップ搭載用の絶縁基板 | |
JP3639509B2 (ja) | 半導体装置の製造方法 | |
JP3710942B2 (ja) | 半導体装置の製造方法 | |
JP4215300B2 (ja) | 半導体装置の製造方法 | |
JP2002050590A (ja) | 半導体装置の製造方法 | |
JP4162303B2 (ja) | 半導体装置の製造方法 | |
JP3738144B2 (ja) | 半導体装置の製造方法 | |
JP4911635B2 (ja) | 半導体装置 | |
JP3877448B2 (ja) | 半導体装置の製造方法 | |
JP2008205515A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091118 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111117 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111130 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120831 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120925 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121023 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |