JP2002033441A - 半導体装置 - Google Patents

半導体装置

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JP2002033441A
JP2002033441A JP2000214456A JP2000214456A JP2002033441A JP 2002033441 A JP2002033441 A JP 2002033441A JP 2000214456 A JP2000214456 A JP 2000214456A JP 2000214456 A JP2000214456 A JP 2000214456A JP 2002033441 A JP2002033441 A JP 2002033441A
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JP
Japan
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semiconductor
substrate
semiconductor device
semiconductor chip
chips
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JP2000214456A
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Masaki Shimoda
正喜 下田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 より一層小型化され、重なり防止のための接
続用パッドへの配置制限を課せられない半導体装置を提
供する。 【解決手段】 積み重ねられた第１の半導体チップ１１
と、第２の半導体チップ１２とを有し、第１の半導体チ
ップは、その接続用パッドを基板５に向き合わせて位置
させており、第１および第２の半導体チップ１１，１２
は、ワイヤリング６，１６により基板の入出力端子４，
１４に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、積み重ねられた半
導体チップが基板に搭載された半導体装置に関するもの
である。
【０００２】
【従来の技術】ユーザの利便性、半導体装置の小型化な
どのために、２つの半導体チップを１つのチップスケー
ルパッケージ(ＣＳＰ:Chip Scale Package)に収納した
半導体装置が用いられてきた。従来のＣＳＰにおいて
は、図４（ａ）および（ｂ）に示すように、積み重ねら
れた第１の半導体チップ１０１と第２の半導体チップ１
０２とが、相手方の半導体チップ上に設けられた接続用
パッド（図示せず）に重ならないように、ずらして積み
重ねられていた。この積み重ねは、絶縁性の接着剤層１
０８により固定されている。半導体チップ１０１，１０
２は、金線１０６により、ガラスエポキシ基板１０５の
表面に配置された入出力端子１０４に接続され、全体を
エポキシ樹脂１０７によって封じられている。ガラスエ
ポキシ基板１０５の裏面側にはソルダーボール１０９が
設けられ、このソルダーボールからさらに他の装置へと
接続される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
２つの半導体チップ１０１，１０２は、相手方の接続用
パッドに重ならないようにずらして配置されるので、特
に最下部に配置された半導体チップに設けられる接続用
パッドは、その配置に制約を受ける不具合があった。例
えば、６４ＭＤＲＡＭ(Dynamic Random Access Memory)
の半導体チップを２個、ＣＳＰに実装する半導体装置の
場合に、この不具合が顕著になる。すなわち、同じ形状
の半導体チップであるにもかかわらず、下側に置かれる
半導体チップに設けられる接続用パッドを避けて上側の
半導体チップをずらす必要がある。このため、パッケー
ジの小型化が、基本的な部分で阻害されてしまう。
【０００４】ここで、上側および下側の半導体チップと
は、基板上に積み重ねられた状態の２つの半導体チップ
において、下側の半導体チップが上側の半導体チップよ
りも基板に近い位置に配置されていることを示す。ま
た、下向きの半導体チップとは、その接続用パッドを基
板の方に向けた姿勢の半導体チップをさし、上向きの半
導体チップとは、その接続用パッドを基板が位置する方
向と反対の方向に向けた姿勢の半導体チップをさす。
【０００５】半導体装置の高集積化および小型化は、間
断なく指向されており、簡便な製造工程により、さらに
高い集積度および小型化が望まれている。すなわち、上
記半導体装置における小型化の程度を少しでも超える、
簡便な製造工程による半導体装置の開発が、常に要望さ
れている。
【０００６】また、上記したように、半導体チップの重
ね合わせにおいて、接続用パッドが重ならない配置にす
る等の制限を課せられないことが望ましい。すなわち、
上記制限を課せられず、周波数特性、電気特性等を向上
させるため、また、小型化のために都合の良い配置とす
ることが望まれている。
【０００７】そこで、本発明は、より一層小型化された
高い集積度を有するパッケージの半導体装置を提供する
ことを第１の目的とする。また、接続用パッドの重なり
防止のために接続用パッドの配置制限を課せられないこ
とを第２の目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の局面の半
導体装置は、第１および第２の半導体チップを含む２以
上の半導体チップが重ねられて基板上に位置する半導体
装置であって、第１の半導体チップは、その接続用パッ
ドを基板に向き合わせて位置させており、第１および第
２の半導体チップは、ともに、基板の入出力端子にワイ
ヤリングにより接続される（請求項１）。
【０００９】上記構成によれば、下向きの第１の半導体
チップはＢＯＣ(Board On Chip）的にワイヤリングさ
れ、第２の半導体チップが上向きの場合、第２の半導体
チップはＦＢＧＡ(Fine Ball Grid Array)的にワイヤリ
ングにより、それぞれ基板の入出力端子に接続される。
この構成では、第２の半導体チップが上向きで第１の半
導体チップに隣接して重ねられる場合には、両者は背中
合わせになり、接続用パッドが他方の半導体チップに隠
される可能性がないので、接続用パッドの配置に制約を
受けることがなくなる。このため、接続用パッドの配置
を、チップサイズ、周波数特性および電気特性を考慮し
て設計することができる。また、２つの半導体チップは
背中合わせできっちり重ねることができ、この場合に
は、この半導体装置は小型化が確保される。
【００１０】また、上記の半導体装置は、ワイヤリング
のみによって接続し実装することができるので、製造工
程の上で簡明になり、望ましい場合がある。
【００１１】上記本発明の第１の局面の半導体装置で
は、基板に最も近い最下部の半導体チップが、第１の半
導体チップであり、当該最下部の半導体チップは、基板
に開けられた貫通孔を通るワイヤリングにより、当該基
板の裏面側の入出力端子に接続する（請求項２）。
【００１２】この構成により、基板表面に配置された下
側の半導体チップの接続用パッドと基板裏面の入出力端
子とはワイヤリングにより接続され、上側の半導体チッ
プが上向きの場合、それは基板表面の入出力端子にワイ
ヤリングされる。上記２つの半導体チップは背中合わせ
で配置されることができ、その場合には、半導体チップ
における接続用パッドの配置に制限を課されることがな
い。また、上記２つの半導体チップはずらす必要がない
ので、小型化される。ここで、基板表面とは、半導体チ
ップが搭載される側の面をさし、基板裏面とは、上記基
板表面とは逆の面をさす。
【００１３】上記本発明の第１の局面の半導体装置で
は、第２の半導体チップは、第１の半導体チップに隣接
して重ねられ、その接続用パッドを基板と逆の方向に向
けて位置している（請求項３）。
【００１４】この構成により、下側の下向きの半導体チ
ップの接続用パッドと基板裏面の入出力端子とはワイヤ
リングにより接続され、上側の上向きの半導体チップは
基板表面の入出力端子にワイヤリングされる。上記２つ
の半導体チップは背中合わせで配置されるので、半導体
チップにおける接続用パッドの配置に制限を課されるこ
とがない。また、上記２つの半導体チップはずらす必要
がないので、小型化される。
【００１５】上記本発明の第１の局面の半導体装置で
は、２以上の半導体チップのうち、少なくとも２つの半
導体チップのサイズが同一である（請求項４）。
【００１６】この構成により、２つの半導体チップを背
中合わせできっちり重ねるので、半導体装置の小型化が
確保される。この小型化の程度は、半導体チップが３つ
以上重ねられる場合に特に顕著になる。
【００１７】本発明の第２の局面の半導体装置は、２つ
以上の半導体チップが積み重ねられた積層状態の半導体
チップを基板上に有する半導体装置において、上下に隣
接して重なる第１および第２の半導体チップを備え、第
１および第２の半導体チップ上は、その接続用パッドを
ともに基板に向き合わせるように位置させている（請求
項５）。
【００１８】（ａ）上記の構成により、第１および第２
の半導体チップをともに、例えば、その接続用パッドと
導通するインナーバンプにより、基板上の入出力端子と
接続させることができる。このため、金線を用いること
なく半導体チップの接続ができるので、金線が張り渡さ
れるスペースをとるために基板の周縁部を大きく確保す
る必要がなくなる。したがって、この分だけ小型化が促
進される。しかし、２つの半導体チップが同じ方向を向
くため、接続用パッドが隠されないように、２つの半導
体チップをずらす必要があり、その分だけ大型化する。
しかし、この大型化の分は、上記のワイヤリングのスペ
ースを省略できる分と相殺されて、最終的に充分な小型
化を確保することができる。
【００１９】このインナーバンプのみによる接続によれ
ば、高価な金線を使うことがないので、低コスト化で
き、かつ、製造工程の上で簡明にすることができる。
【００２０】（ｂ）また、下側に位置する第１の半導体
チップを基板の貫通孔を通るワイヤリングにより基板裏
面の入出力端子と接続する場合、その上に位置する第２
の半導体チップをインナーバンプによって基板表面の入
出力端子に接続することができる。ワイヤリングで接続
する半導体チップと、インナーバンプで接続する半導体
チップとを逆にしてもよい。上記（ｂ）の配置の場合、
周縁部に金線を張り渡すスペースを確保する必要がない
ので、上記（ａ）の両方ともインナーバンプで接続する
場合と同じように、充分な小型化を確保することができ
る。
【００２１】（ｃ）また、２つの半導体チップともに、
基板に開けた貫通孔を通るワイヤリングにより裏面側の
入出力端子に接続される場合もある。この場合にも、や
はり、ワイヤリングは下向きの接続用パッドから下向き
の貫通孔に向けて通されるので、上向きの接続用パッド
から張り出されるワイヤリングと異なり、ワイヤリング
のスペースは大きく確保する必要がない。このため、充
分な小型化を確保することができる。
【００２２】上記（ａ）、（ｂ）および（ｃ）の場合に
おいて、３つ以上の半導体チップを積み重ねる場合に
は、上記第１および第２の半導体チップを下側の２つの
半導体チップとして配置して、その上にその接続用パッ
ドが逆方向を向いた残りの他の半導体パッドを積み重ね
る。この結果、３つ以上の半導体チップを積み重ねる半
導体装置の大幅な小型化が実現される。
【００２３】上記本発明の第２の局面の半導体装置で
は、第１の半導体チップは、基板に最も近い最下部の半
導体チップであり、その上に第２の半導体チップが位置
する（請求項６）。
【００２４】上記の構成では、第１の半導体チップが下
向きに配置され、その上側に第２の半導体チップが、同
様の下向きで配置される。このとき、（ａ）上側および
下側の半導体チップともにインナーバンプにより接続さ
れる場合、（ｂ）下側の半導体チップはワイヤリングに
より基板裏面に接続され、上側の半導体チップはインナ
ーバンプにより基板表面に接続される場合、およびその
逆の場合、（ｃ）上側および下側の半導体チップがとも
にワイヤリングにより基板裏面に接続される場合、が考
えられる。上記したように、各場合に対応した小型化を
実現することが可能となる。
【００２５】上記本発明の第２の局面の半導体装置で
は、第１および第２の半導体チップがともにインナーバ
ンプにより、基板表面側の入出力端子と接続されている
（請求項７）。
【００２６】この構成は、上記（ａ）の場合であり、上
述の（ａ）の効果を得ることができる。
【００２７】上記本発明の第２の局面の半導体装置で
は、第１および第２の半導体チップがともに基板に開け
られた貫通孔を通るワイヤリングにより、基板の裏面側
の入出力端子と接続されている（請求項８）。
【００２８】この場合は、上記の（ｃ）の場合である。
この構成（ｃ）においては、上側の半導体チップの接続
用パッドは基板に面しているので、ワイヤリングを構成
する金線は直線的に貫通孔を通り、金線を張り渡すスペ
ースは大きくとる必要がない。このため、金線用のスペ
ースを基板周縁部に大きくとる必要がないので、その分
だけ小型化される。この半導体装置では、接続用パッド
が隠されないように、半導体チップをずらす分だけ大き
くなるが、上記のワイヤリングの分だけ小さくされるの
で、最終的には充分な小型化が確保される。
【００２９】上記本発明の第２の局面の半導体装置で
は、第１および第２の半導体チップのいずれか一方が、
インナーバンプにより基板表面側の入出力端子と接続さ
れ、また他方が、基板に開けられた貫通孔を通るワイヤ
リングにより基板の裏面側の入出力端子に接続されてい
る（請求項９）。
【００３０】上記構成は、ワイヤリングによる接続は、
基板に開けられた貫通孔を通って基板裏面の入出力端子
と接続され、インナーバンプによる接続は、基板表面の
入出力端子と接続される。この場合、上向きの接続用パ
ッドから張り出されるワイヤリングのスペースを省略で
きるので、上記したように、十分な小型化を確保するこ
とができる。
【００３１】上記本発明の第２の局面の半導体装置で
は、２以上の半導体チップのうち、少なくとも２つの半
導体チップのサイズが同一である（請求項１０）。
【００３２】上記したように、実装される半導体チップ
が２つの場合であっても、上側の半導体チップの接続用
パッドが下側の半導体チップによって隠されないように
平面的にずらして配置することができる。この配置の場
合、平面的にずらした分、半導体装置は大きくなる。し
かし、上述のように、同一の半導体チップが重ね合わさ
れる従来の半導体装置における上向きの上側の半導体チ
ップのワイヤリングによる接続の場合よりも基板周縁部
を大きくとる必要がない。このため、両者は相殺され、
最終的に充分な小型化を確保することができる。
【００３３】実装される半導体チップが３つまたは４つ
の場合、下側の２つの下向きの半導体チップと同一の半
導体チップをその上に、上向きに載せることができる。
この場合、下側の２つの半導体チップが平面的に占めて
いる面積より大きくすることなく、載せることができ
る。この結果、大幅な小型化を実現することが可能とな
る。
【００３４】
【発明の実施の形態】次に、図面を用いて本発明の実施
の形態について説明する。
【００３５】（実施の形態１）図１に、本実施の形態に
おける半導体装置の断面図を示す。図１において、２つ
のＬＳＩチップ１１，１２が、ＣＳＰに実装されてい
る。下側に位置するＬＳＩチップ１１は、入出力端子で
あるメタルワイヤリング４が配置されたガラスエポキシ
基板５と接続用パッド（図示せず）を向き合わせるよう
に配置される。このＬＳＩチップ１１の接続用パッド
は、ガラスエポキシ基板の貫通孔１５を通る金線１６に
てガラスエポキシ基板の裏面側に配置された入出力端子
のメタルワイヤリング１４と接続されている。ガラスエ
ポキシ基板の裏面側に配置された入出力端子のメタルワ
イヤリング１４は、ガラスエポキシ基板の表面側に配置
された入出力端子のメタルワイヤリング４と同様に、ソ
ルダーボール９と導通している。
【００３６】一方、ＬＳＩチップ１２は、ＬＳＩチップ
１１の裏面に接着剤である誘電体層（絶縁層）によって
接着されて、裏面どうし向き合うように背中合わせの配
置とされている。このＬＳＩチップ１２の接続用パッド
は、金線６によってガラスエポキシ基板の表面の入出力
端子のメタルワイヤリング４と接続されている。
【００３７】この構成によれば、背中合わせの２つのＬ
ＳＩチップは、接続用パッドが隠されないようにするた
め配置とする必要がなく、周波数特性、電気特性、小型
化を実現する配置を推進することができる。また、２つ
のＬＳＩチップは、同一のＬＳＩチップであり、きっち
り重ね合わされているので、小型化を強力に推進するこ
とができる。
【００３８】（実施の形態２）図２は、実施の形態２に
おける半導体装置を示す断面図である。図２において、
このパッケージは、ＬＳＩチップを２つＣＳＰに実装し
ている。下側に位置するＬＳＩチップ１１は、入出力端
子のメタルワイヤリング４が配置されたガラスエポキシ
基板５に対して接続用パッド（図示せず）を向き合うよ
うに配置されている。また、その上に位置するＬＳＩチ
ップ１２も、同じように、その接続用パッド（図示せ
ず）をガラスエポキシ基板５に向き合うように配置され
ている。下側のＬＳＩチップ１１は、インナーバンプ３
によってその接続用パッドとメタルワイヤリング４とを
接続している。このガラスエポキシ基板に配置されたメ
タルワイヤリングは、ソルダーボール９に接続されてい
る。一方、ＬＳＩチップ１２は、ＬＳＩチップ１１の上
に誘電体層８である接着剤を介して固定されている。こ
のＬＳＩチップ１２は、インナーバンプ１３によってメ
タルワイヤリング４と接続される。
【００３９】上記の半導体装置では、上側のＬＳＩチッ
プは金線によってガラスエポキシ基板に配置されたメタ
ルワイヤリングと接続させる必要がない。このため、金
線の配置のために、ガラスエポキシ基板の周縁部を広く
とる必要がない。したがって、上記２つのＬＳＩチップ
が同一ＬＳＩチップの場合で、上下のＬＳＩチップをず
らして配置する必要があっても、それ以上にパッケージ
サイズを小さくすることが可能となる。
【００４０】（実施の形態３）図３は、４つのＬＳＩチ
ップをパッケージした半導体装置を示す断面図である。
下側の２個のＬＳＩチップ１１，１２は、接続用パッド
（図示せず）が隠されないように、互いに平面的にずれ
た位置に配置されている。上側の２個のＬＳＩチップ２
１，２２についても、同様に、互いに接続用パッドが隠
されないように、互いに平面的にずれた位置に配置され
ている。また、下側の２個のＬＳＩチップ１１，１２
は、それぞれ、インナーバンプ３，１３によってメタル
ワイヤリング４と接続されている。これに対して、上側
の２個のＬＳＩチップ２１，２２は、金線６によってメ
タルワイヤリングに接続されている。上側の２個のＬＳ
Ｉチップ１１，１２の間には、および下側の２個のＬＳ
Ｉチップ２１，２２の間には、接続用パッドの配置の制
約が加わる。しかし、同一のＬＳＩチップを下側と上側
に配置して、下側の２個と上側の２個のＬＳＩチップの
配置を、上下の境界面を鏡面とする鏡面対称とすること
により、従来と比較して、パッケージサイズを大幅に小
さくすることができる。上記した、２つのＬＳＩチップ
が上と下とに隣接して、ともに下向きに配置された半導
体装置では、上記のように、３つ以上のＬＳＩチップが
重ねられる場合に大幅な小型化を実現することが可能と
なる。
【００４１】上記において、本発明の実施の形態につい
て説明を行なったが、上記に開示された本発明の実施の
形態は、あくまで例示であって、本発明の範囲はこれら
発明の実施の形態に限定されない。本発明の範囲は、特
許請求の範囲の記載によって示され、さらに特許請求の
範囲の記載と均等の意味および範囲内でのすべての変更
を含むものである。
【００４２】
【発明の効果】本発明の半導体装置を用いることによ
り、高い集積度を有する半導体装置を小型化することが
できる。また、背中合わせの配置の半導体チップを有す
る半導体装置に対しては、接続用パッドの配置に制限が
課せられないので、周波数特性、電気特性および小型化
を考慮して接続用パッドを配置することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の断面図
である。
【図２】 本発明の実施の形態２の半導体装置の断面図
である。
【図３】 本発明の実施の形態３の半導体装置の断面図
である。
【図４】 従来の半導体装置を説明する図であり、
（ａ）はＬＳＩチップを部分的に封止樹脂から露出させ
た斜視図であり、（ｂ）は当該半導体装置の断面図であ
る。
【符号の説明】
３，１３ インナーバンプ、４ メタルワイヤリング
（入出力端子）、５ ガラスエポキシ基板、６，１６
金線、７ エポキシ樹脂、８ 絶縁接着層、９ソルダー
ボール、１１，１２，２１，２２ ＬＳＩチップ、１５
基板の貫通孔、１９ 絶縁樹脂。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/52

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の半導体チップを含む２
    以上の半導体チップが重ねられて基板上に位置する半導
    体装置であって、 前記第１の半導体チップは、その接続用パッドを前記基
    板に向き合わせて位置させており、前記第１および第２
    の半導体チップは、ともに、前記基板の入出力端子にワ
    イヤリングにより接続される、半導体装置。
  2. 【請求項２】 前記基板に最も近い最下部の半導体チッ
    プが、前記第１の半導体チップであり、当該最下部の半
    導体チップは、前記基板に開けられた貫通孔を通るワイ
    ヤリングにより、当該基板の裏面側の入出力端子に接続
    する、請求項１に記載の半導体装置。
  3. 【請求項３】 前記第２の半導体チップは、前記第１の
    半導体チップに隣接して重ねられ、その接続用パッドを
    前記基板と逆の方向に向けて位置している、請求項１ま
    たは２に記載の半導体装置。
  4. 【請求項４】 前記２以上の半導体チップのうち、少な
    くとも２つの半導体チップのサイズが同一である、請求
    項１〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 ２つ以上の半導体チップが積み重ねられ
    た積層状態の半導体チップを基板上に有する半導体装置
    であって、上下に隣接して重なる第１および第２の半導
    体チップを備え、前記第１および第２の半導体チップ
    は、その接続用パッドをともに基板に向き合わせるよう
    に位置させている、半導体装置。
  6. 【請求項６】 前記第１の半導体チップは、前記基板に
    最も近い最下部の半導体チップであり、その上に第２の
    半導体チップが位置する、請求項５に記載の半導体装
    置。
  7. 【請求項７】 前記第１および第２の半導体チップがと
    もにインナーバンプにより、前記基板表面側の入出力端
    子と接続されている、請求項５または６に記載の半導体
    装置。
  8. 【請求項８】 前記第１および第２の半導体チップが、
    ともに、前記基板に開けられた貫通孔を通るワイヤリン
    グにより前記基板の裏面側の入出力端子と接続されてい
    る、請求項５または６に記載の半導体装置。
  9. 【請求項９】 前記第１および第２の半導体チップのい
    ずれか一方が、インナーバンプにより前記基板の表面側
    の入出力端子と接続され、また他方が前記基板に開けら
    れた貫通孔を通るワイヤリングにより、前記基板の裏面
    側の入出力端子に接続されている、請求項５または６に
    記載の半導体装置。
  10. 【請求項１０】 前記２以上の半導体チップのうち、少
    なくとも２つの半導体チップのサイズが同一である、請
    求項５〜９のいずれかに記載の半導体装置。
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