JPH06177322A - メモリ素子 - Google Patents

メモリ素子

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JPH06177322A
JPH06177322A JP4325269A JP32526992A JPH06177322A JP H06177322 A JPH06177322 A JP H06177322A JP 4325269 A JP4325269 A JP 4325269A JP 32526992 A JP32526992 A JP 32526992A JP H06177322 A JPH06177322 A JP H06177322A
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JP
Japan
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chip
electrodes
substrate
memory element
electrode
Prior art date
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Pending
Application number
JP4325269A
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English (en)
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Kiyoshi Arita
潔 有田
Seiji Sakami
省二 酒見
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 記憶容量を増大できるメモリ素子を提供する
こと。 【構成】 表面に回路パターンが形成された第１のチッ
プ２と第２のチップ３の裏面同士を貼り合わせて一体化
してメモリ素子１とした。また第１のチップ２の表面の
周縁部に基板７の電極８にワイヤ９で接続されるパッド
５を形成し、第２のチップ３の表面に基板７の電極８を
共通電極としてこの電極８にボンディングされるバンプ
６を突設した。 【効果】 第１のチップ２と第２のチップ３を選択的に
駆動することにより、記憶容量を実質的に倍増できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータなどの電気
機器の基板に搭載されるメモリ素子に関するものであ
る。
【０００２】
【従来の技術】メモリ素子を構成するチップはウェハか
ら切り出されたものであり、その一方の面に回路パター
ンが形成されており、この回路パターンの電極を基板の
電極に接続して基板に搭載される。
【０００３】
【発明が解決しようとする課題】しかしながらチップは
一方の面にのみ回路パターンが形成されており、他方の
面には回路パターンは形成されないため、記憶容量の増
大には限界があった。
【０００４】したがって本発明は、記憶容量を増大でき
るメモリ素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】このために本発明は、表
面に回路パターンが形成された第１のチップと第２のチ
ップの裏面同士を貼り合わせて一体化してメモリ素子を
構成したものである。
【０００６】
【作用】上記構成によれば、第１のチップと第２とチッ
プの回路パターンが使用できるのでメモリの記憶容量を
実質的に倍増できる。
【０００７】
【実施例】次に、図面を参照しながら本発明の実施例を
説明する。
【０００８】図１は本発明に係るメモリ素子の斜視図、
図２は断面図である。このメモリ素子１は、第１のチッ
プ２と第２のチップ３を一体化して形成されている。第
１のチップ２と第２のチップ３の表面には回路パターン
が形成されており、回路パターンが形成されていない裏
面同士をボンド４で貼り合わせて一体化されている。第
１のチップ２の回路パターンが形成された表面の周縁部
には電極であるパッド５が形成されており、また第２の
チップの回路パターンが形成された表面の周縁部にはバ
ンプ（突出電極）６が突設されている。
【０００９】このメモリ素子１が搭載される基板７の表
面には回路パターンの電極８が形成されている。第１の
チップ２のパッド５と基板７の電極８はワイヤ９により
接続されている。また第２のチップ３のバンプ６は基板
７の電極８にボンディングされている。したがってバン
プ６とワイヤ９は同一の電極８に接続されており、基板
７の電極８は第１のチップ２のパッド５と第２のチップ
３の突出電極６が接続される共通電極となっている。
【００１０】基板７の表面には切替用電極１０，２０が
形成されている。切替用電極１０はワイヤ９ａにより第
１のチップ２のパッド５に接続されており、切替用電極
２０はバンプ６を介して第２のチップ３のパットに接続
されている。なお基板としては、プリント基板やリード
フレームなどが適用できる。図２に示すように、基板７
に搭載されたメモリ素子１は樹脂１１で被覆される。こ
の樹脂１１は第１のチップ２の表面の回路パターンやワ
イヤ９を保護するものであり、エポキシ樹脂などが適用
される。
【００１１】図３はメモリ素子１が配線される電気回路
のブロック図である。第１のチップ２と第２のチップ３
は切替部１２と制御部１３に接続されている。図中、８
ａは図１に示す基板７の多数の電極８で構成されるバス
である。
【００１２】次に図３を参照しながらこのメモリ素子１
の駆動方法を説明する。制御部１３から「１」の信号が
出力されると、切替部１２は第１のチップ２に「１」を
出力し、第２のチップ３には「０」を出力する。第１の
チップ２及び第２のチップ３は「１」が入力されると駆
動するようになっており、したがってこの場合、第１の
チップ２だけが駆動する。次に制御部１３から「０」の
信号が出力されると、切替部１２は第１のチップに
「０」を出力し、また第２のチップ３には「１」を出力
し、第２のチップ３だけが駆動する。図３において、配
線の右側に示す「１」「０」は第１のチップ２を駆動す
る場合の信号を示しており、また配線の左側に示す
「１」「０」は第２のチップ３を駆動する場合の信号を
示している。
【００１３】このように第１のチップ２と第２のチップ
３は、基板７の電極８を共通電極として、切替部１２で
信号を切替えながら、２つのチップ２、３を選択的に駆
動するものであり、２つのチップ２、３の回路パターン
を使用できるので、同一平面積のメモリ素子で記憶容量
を実質的に倍増できる。
【００１４】図４は本発明の他の実施例を示している。
このメモリ素子１４は、第１のチップ２と第２のチップ
３をモールド体１７でモールドしており、第２のチップ
３は副基板１５に搭載されている。第１のチップ２のパ
ッド５と副基板１５の電極はワイヤで接続されている。
またこの副基板１５からはリード１６が延出しており、
このリード１６が基板（図外）の電極上に搭載される。
【００１５】
【発明の効果】以上説明したように本発明は、表面に回
路パターンが形成された第１のチップと第２のチップの
裏面同士を貼り合わせて一体化してメモリ素子を構成し
ているので、メモリ素子の記憶容量を実質的に倍増で
き、基板の高集積化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例のメモリ素子の斜視図
【図２】本発明の一実施例のメモリ素子の断面図
【図３】本発明の一実施例の電気回路のブロック図
【図４】本発明の他の実施例のメモリ素子の断面図
【符号の説明】 １ メモリ素子 ２ 第１のチップ ３ 第２のチップ ５ パッド ６ バンプ ７ 基板 ８ 電極 ９ ワイヤ １４ メモリ素子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】表面に回路パターンが形成された第１のチ
    ップと第２のチップの裏面同士を貼り合わせて一体化し
    たことを特徴とするメモリ素子。
  2. 【請求項２】前記第１のチップの表面の周縁部に基板の
    電極にワイヤで接続されるパッドを形成し、前記第２の
    チップの表面に前記基板の電極を前記第１のチップとの
    共通電極としてこの電極にボンディングされるバンプを
    突設したことを特徴とする請求項１記載のメモリ素子。
JP4325269A 1992-12-04 1992-12-04 メモリ素子 Pending JPH06177322A (ja)

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JP4325269A JPH06177322A (ja) 1992-12-04 1992-12-04 メモリ素子

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JP4325269A JPH06177322A (ja) 1992-12-04 1992-12-04 メモリ素子

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JPH06177322A true JPH06177322A (ja) 1994-06-24

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ID=18174929

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JP4325269A Pending JPH06177322A (ja) 1992-12-04 1992-12-04 メモリ素子

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996017505A1 (en) * 1994-12-01 1996-06-06 Motorola Inc. Method, flip-chip module, and communicator for providing three-dimensional package
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