JP2917522B2 - クロック同期方法および回路 - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は、デジタル通信システム用のクロック同期回
路およびクロック信号を受信したデータ信号に同期させ
る方法に関する。

発明の背景 デジタル通信システムは、受信した情報においてでき
るだけ低い誤差率を達成するために、正確なクロックの
復元またはクロック同期技術を必要とする。時分割多重
アクセス（TDMA:Time Division Multiple Access）シス
テムでは、情報は特定のタイムスロット内で通信され
る。バースト・モードのTDMAシステムでは、デジタル通
信システムの送受信機は、１つのタイム・スロットで送
信し、別のもので受信する。例えば、デジタル方式のヨ
ーロッパ・コードレス遠隔通信システム（DECT:Digital
European Cordless Telecommunication system）で
は、送受信機は最初のタイム・スロットで送信し、13番
目のもので受信する。情報は設定された時間間隔でのみ
通信されるので、正確なクロック同期を達成することは
特に重要である。

典型的に、同期語が、受信すべきデータに先だってお
り、送受信機クロックには、その同期語の間、それ自体
を後続のデータに同期させるのに非常に短い期間しかな
い。

送受信機がそのクロックを受信データに正確に同期さ
せる能力は、システムの性能全体およびその受信データ
を正確に復元する能力に重大な影響を及ぼす。送受信機
のクロックと受信データとの同期がとれていないと、受
信データのデコードの際に誤差が入り込む可能性があ
る。これはノイズの多い状態において顕著である。した
がって、受信したデータ信号においてできるだけ低いビ
ット誤差率を達成するために、正確なクロック同期技術
が必要とされている。

72Kbit/sのデータ速度を有するCT-2のような、現在の
バースト・モードTDMAシステムは、受信データ速度より
速い、例えば16,32,または64倍もの、周波数を有してい
る。送受信機クロックは、同期語の最初の遷移（transi
tion）を受信する際に、クロック信号を発生する。最初
の遷移が受信されるまでクロック信号が発生されないの
で、同期に誤差が生じる。この誤差は、CT-2システムの
ような低データ速度システムでは受け入れ可能である。
しかしながら、1.152Mbit/sのデータ速度を有するDECT
のような、100Kbit/s以上の高いデータ速度のシステム
にとって、このような誤差を受け入れることはできず、
したがって、高価なおよび／または電力を消費するクリ
スタルおよび制御回路が、適度なビット誤差率を達成す
るのに十分高速なクロック信号を生成するためには、必
要である。

バースト・モード通信システムにおいてクロック同期
を達成する別の方法は、フェーズ・ロック回路を利用を
必要とする。しかしながら、フェーズ・ロック技術は、
大きな空間と電力を要し、これはデータ速度が速くなれ
ばなるほど増大するものである。これは、携帯可能な通
信製品において用いる送受信機においては、大きな不利
である。更に、バースト・モード通信システムは、複雑
なフェーズ・ロック回路が必要なこともあり、そのよう
なシステムのコストを増大することになる。

ソフトウエアで制御する方法も、バースト・モード通
信システムにおいてクロック同期を達成するために用い
ることができる。しかしながら、システムのクロック速
度が高くなるにつれて、ソフトウエアの実施は極端に複
雑となり、高価で電力を消費するマイクロプロセッサや
大量のメモリを必要とする。大きくかつ電力を消費する
フェース・ロック回路に関しては、このよな回路の空間
および電力が、携帯可能な通信製品用の送受信機にとっ
て、主要な欠点となろう。

したがって、本発明は、上記従来技術の問題を軽減す
る、改良されたクロック同期回路およびクロック信号を
同期させる方法を提供しようとするものである。

発明の概要 本発明の第１の観点によれば、デジタル通信システム
において、クロック信号を受信したデータ信号と同期さ
せる方法が提供され、前記クロック信号は、前記受信デ
ータ信号の信号周波数より所定量だけ高い信号周波数を
有するものであり、前記方法は： ａ）論理的に前記クロック信号を前記受信データ信号と
組み合せて近似同期信号を供給するステップ； ｂ）前記近似同期信号を前記受信データ信号と比較し、
および前記近似同期信号と前記受信データ信号との間の
差にしたがって誤差信号を発生するステップ；および ｃ）前記近似同期信号と前記受信データ信号との間の差
を減少するように、前記誤差信号に応答して、前記クロ
ック信号を遅延させるステップ、 から成るものである。

好適実施例では、前記ステップａ）、ｂ）およびｃ）
は、前記近似同期信号が前記受信データ信号に同期され
るまで、前記遅延されたクロック信号を前記受信データ
信号と論理的に組み合せながら、繰り返す。

第２実施例では、前記遅延させるステップは、前記誤
差信号から、前記近似同期信号と前記受信データ信号と
の間の差を決定すること、および前記近似同期信号が前
記受信データ信号に同期されるように、前記決定した差
に対応した遅延を導入することを含む。この構成の利点
は、ステップａ）,b）およびｃ）を連続的に繰り返す必
要なしに、同期を比較的素早く達成できることである。
システムが短い同期語を用いている場合、これは重要で
ある。

好ましくは、前記論理的に組み合せるステップは、前
記クロック信号を前記受信データ信号とANDを取って組
み合せ信号を供給するステップ、および前記組み合せ信
号を所定量で分周して、前記近似同期信号を供給するス
テップ、 を含む。

バースト・モード・システムでは、クロック信号は受
信データ信号の第１の遷移に応答して発生される。そし
て、前記ステップａ）,b）およびｃ）を、受信データ信
号の連続する立ち上がりおよび立ち下がり遷移に応答し
て、繰り返すこともできる。

本発明の第２の観点によれば、デジタル通信システム
において、クロック信号を受信したデータ信号に同期さ
せるためのクロック同期回路が提供され、前記クロック
信号は、前記受信データ信号の信号周波数より所定量だ
け高い信号周波数を有し： 前記クロック信号を供給するクロック； 論理的に前記クロック信号を前記受信データ信号と組
み合せて近似同期信号を供給する論理手段であって、前
記近似同期信号は前記デジタル通信システムに同期信号
を供給するものであり、； 前記近似同期信号を前記受信データ信号と比較し、お
よび前記近似同期信号と前記受信データ信号との間の差
にしたがって誤差信号を発生する比較手段；および 前記クロックおよび前記論理手段に結合されており、
前記近似同期信号と前記受信データ信号との間の差を減
少するように、前記誤差信号に応答して、前記クロック
信号を遅延させる遅延回路、 から成るものである。

好ましくは、前記論理手段は、前記受信データ信号を
受け取る第１入力と、前記クロック信号を受け取る第２
入力と、および出力とを有するANDゲート、および入力
が前記ANDゲートの出力に結合されており、第１出力が
前記比較手段に結合されており、および第２出力が前記
デジタル通信システムに前記同期信号を供給するための
ものである分周器を含む。

好適実施例では、前記遅延手段は： 誤差信号の受信時にカウントが変化するカウンタ； 複数のフィルタであって、各々所定の帯域を有しかつ
前記カウンタのカウントにしたがって選択可能であり、
前記誤差信号のサイズが前記所定の帯域にしたがう所定
値より大きい時、選択されたフィルタがイネーブル信号
を供給するようにした、前記フィルタ；および 前記複数のフィルタに結合された複数のフリップ−フ
ロップであって、前記フィルタの各々が、所定数のフリ
ップ−フロップと関連しており、前記関連するフィルタ
からのイネーブル信号に応答して、所定数のフリップ−
フロップがイネーブルされ、これによって所定の遅延を
前記クロック信号に導入するようにした、フリップ−フ
ロップ、を含む。

したがって、本発明は、従来技術において必要とされ
た、大きく、複雑でかつ電力を消費する回路を必要とせ
ずに、正確なクロックの同期を達成することができる手
段および方法を提供することが、認められよう。

更に、クロック遅延技術を用いて、受信したデータと
クロック信号との差によって発生される誤差信号を制御
しているので、同期における誤差が、高データ速度で
も、高価な高速動作クロックの必要なく、除去すること
ができる。例えば、CT-2システムにおいて用いられ、比
較的安価で簡単に入手可能なクロックを、本発明によっ
て、1Mbit/秒のデータ速度を有するデジタル通信システ
ムに用いることができる。

図面の簡単な説明 本発明の実施例を２件、例示のためのみに、添付図面
を参照して、これより説明する。ここで： 第１図は、本発明によるデジタル通信システムの第１
クロック同期回路のブロック概略図を示す。

第２図は、本発明によるデジタル通信システムの第２
クロック同期回路のブロック概略図を示す。

第3a〜3f図は、第２図の第１図の回路のタイミング図
を示す。

第４図は、図１の第１クロック同期回路の一部のブロ
ック概略図である。

詳細な説明 第１図は、本発明の好適実施例による、第１クロック
同期回路２のブロック概略図である。アンテナやデータ
復調手段のような、デジタル通信システムの他の部分
は、示されていないが、当業者には、クロック同期回路
２がデジタル通信システム内の送受信機または受信機の
一部であることは、明白であろう。

入力データ信号（Ａ）は、送受信機（図示せず）のア
ンテナ（図示せず）で受信され、デコードの後ANDゲー
ト４の一方の入力に供給される。受信されたデータ信号
Ａは、遅延９を介して、比較回路８の第１入力にも供給
される。

クロック10は、クロック信号Ｂを発生し、これがAND
ゲート４の第２入力に結合される。ANDゲート４の出力
は、分周器６に結合され、その出力は比較回路８に結合
される。遅延９は、受信データ信号にある遅延を加え、
ANDゲート４および分周器６のいかなる遅延をも補償す
る。

クロック信号Ｂは、受信データ信号より所定量だけ高
速であり、分周器６は、ANDゲート４からの出力信号Ｃ
を、この所定量によって分周するように構成されてい
る。例えば、1Mbit/秒のデータ速度を有するデジタル通
信システムでは、16Mbit/秒のクロックを用いてクロッ
ク信号Ｂを生成することができ、これは、受信データ信
号より16倍高速である。この場合、分周器６は、16分割
分周器となる。このような周波数クリスタルは、容易に
入手可能であり、かつ安価である。上記所定量は、16以
外の値を取ることもでき、これは例示の目的でのみ選択
されたことが、認められよう。

分周器６からの出力信号Ｄは、比較回路８に供給され
ることに加えて、送受信機回路の他の部分にも供給され
る。この信号Ｄ（RXクロック）をシステムクロックとし
て用いて、受信データ信号に同期させる。

比較回路８の出力は、イネーブル回路12に結合され、
これは出力が遅延回路14に結合されている。遅延回路14
は、一連の所定遅延を、選択的にクロック信号経路Ｂに
導入することができる手段を備えている。好適実施例で
は、このような手段は、一連のフリップ−フロップから
なる（第４図参照）が、当業者には別の手段も明白であ
ろう。比較回路８からの出力信号Ｅに応答して、イネー
ブル回路12は、クロック信号Ｂ経路に所定の遅延を導入
するように、選択的に遅延回路14の一連のフリップ−フ
ロップをイネーブルする。一連のフリップ−フロップの
どれをイネーブルするかの選択は、信号Ｅによって決定
される。勿論遅延がゼロのこともある。

クロック同期回路２の動作を、ここで第3a〜3f図を参
照して説明する。

序文において述べたように、送受信機は、そのシステ
ムクロックを入力データに同期させるために、データに
先立つ同期語を用いている。第3a図は、１ビットの同期
語を示しており、これはANDゲート４に供給される。受
信データ信号Ａは、好適実施例では受信データ信号Ａよ
り16倍高速なクロック信号Ｂ（第3b図）とANDを取ら
れ、出力信号Ｃ（第3c図）を生成する。出力信号Ｃは、
分周器６において16分周されて、信号Ｄを生成し、これ
は比較回路８に結合される。信号Ｄは、同期クロック信
号の推定（以後「粗同期」クロックと呼ぶ）であり、最
悪の場合の誤差、この場合、受信データ信号Ａのビット
期間の約1/32を有する。

「粗同期」クロックと受信同期語との間のタイミング
誤差は、比較回路８において信号Ｄを受信した同期語Ａ
と比較することによって、判断する。比較回路８は、同
期語Ａとクロック信号Ｂとの間の誤差に等しい幅のパル
スを有する誤差信号Ｅ（第3f図）を発生する。好適実施
例では、比較回路８は、排他的ORゲートから成るもので
ある。連続誤差パルスは、次にイネーブル回路12によっ
て用いられ、所定の遅延を導入するように、遅延回路14
を選択的にイネーブルする。

ここで、第４図も参照すると、好適実施例では、イネ
ーブル回路12は、カウンタ52に結合され、異なる帯域を
有する一連のRCフィルタ50を備えている。各RCフィルタ
50は、関連するしきい値検出器51を有する。RCフィルタ
の各々の帯域は、それぞれのフリップ−フロップ経路に
よって導入される遅延と同様な比率のものである。カウ
ンタ52は、それが比較回路８から誤差信号Ｅを受信する
毎に、増分または減少され、カウンタの各カウントが、
一連のフィルタ内の異なるフィルタを選択する。カウン
タおよび一連のフィルタも、遅延回路14の一連のフリッ
プ−フロップ54に結合されており、カウンタのカウント
およびフィルタからの出力に応答して、選択的にイネー
ブルされる。各フィルタの出力は、所定数のフリップ−
フロップに結合されている。フリップ−フロップがイネ
ーブルされるのは、誤差信号Ｅの幅が、十分広く、フィ
ルタを通過した後にでも、そのフリップ−フロップをイ
ネーブルするのに十分大きな出力信号を供給できるよう
な場合である。

イネーブル回路12および遅延回路14の動作は、以下の
通りである。

誤差信号を受信すると、カウンタ52は、１だけ増分ま
たは減少される。このカウンタのカウントは、フィルタ
の１つを選択する。誤差信号の幅が十分大きいと、選択
されたフィルタは、所定の遅延をクロック信号Ｂに導入
するように、所定数のフリップ−フロップをイネーブル
する。次の誤差信号が発生されるのは、同期語の次の遷
移においてであり、遅延された（或は、フィルタ出力が
フリップ−フロップをイネーブルするには十分でなかっ
た時は、遅延されない）クロック信号を同期語と組み合
せることによってなされる。次の誤差信号の受信時、カ
ウンタが１増分または減少され、したがって、先のフィ
ルタより狭い帯域を有する異なるフィルタが選択される
ことになる。次の誤差信号の幅が十分大きい場合、選択
されたフィルタの出力は所定数のフリップ−フロップを
イネーブルするので、これによって、異なる遅延がクロ
ック信号経路に導入されることになる。

これらの遅延が、同期語の遷移を用いてクロック信号
Ｂに導入されるので、誤差信号Ｅの誤差パルス幅は、連
続的に減少される。この誤差パルスの漸次減少は、同期
語の期間中に行なわれる。同期語の最初の遷移におい
て、または後続の遷移において、誤差信号の幅が狭くて
何の遅延もまたは付加的な遅延を導入する必要がない場
合、フリップ−フロップはそれぞれ１つも、またはそれ
以上イネーブルされない。同期を達成する前は、１回の
同期語の遷移のみ（即ち、同期回路２を回る１回の「ル
ープ」）が必要であり、クロック信号Ｂが既に正確に受
信データ信号と同期されており遅延回路14によって遅延
を導入する必要がない場合は、不要であることが認めら
れよう。

上述の同期方法は、同期語の立ち上がり遷移、または
立ち下がり遷移に応答して、実施することができること
が、認められよう。また、両方の遷移に応答してこれを
実施することもでき、これによって同期が生じる期間を
短縮することができる。

一旦データが受信されたなら、または同期語内の同期
ビットが不正確であることが見つけられた場合、本デジ
タル通信システムはリセットされることが認められよ
う。

ここで、第２図も参照すると、本発明による第２クロ
ック同期回路が示されている。第２クロック同期回路22
は、イネーブル回路12を論理回路31に置き換えたことを
除いて、上述の第１クロック同期回路２と同様である。
しかしながら、第１図の構成要素に類似のものは、同一
参照番号に番号20を加えたものによって引用する。

受信した同期語の最初の遷移に応答して、第3a〜3f図
を参照して第１クロック同期回路２について上述したの
と同じ方法で、誤差信号Ｅが発生される。

論理回路31は、一連のRCフィルタと論理ゲートから成
るものとすることができるが、同期回路28に結合されて
おり、誤差信号Ｅを受信すると、論理回路31はその幅、
したがって、同期を達成するためにクロック信号経路Ｂ
に導入しなくてはならない遅延を決定する。誤差信号の
幅が実質的にゼロの場合、論理回路31は、クロック信号
が遅延を付加されていない経路「ａ」をとるように、出
力信号を供給する。その幅がゼロでない場合、クロック
信号は、論理回路31の出力に応答して、経路「ｂ」をと
る。

論理回路31は、線33を介して、信号を遅延回路34に供
給し、その幅に対応した遅延を導入するようにフリップ
−フロップを選択的にイネーブルする。したがって、少
なくとも同期語の１回の遷移の後、クロック同期が達成
されたことを、第２クロック同期回路22は保証するので
ある。これは、非常に短い同期語を用いているデジタル
通信システムにおいては、格別の利点をもたらすもので
ある。

このように、本発明の実施例は、同期語の終端におい
て、クロック信号Ｂが受信データ信号に正確に同期さ
れ、次のデータに対する送受信機のビット誤差率を最少
に抑えるようにすることを、保証するものである。本発
明は、同期語を認識するだけでなく、同期語を用いて同
期をとることによって、これを達成している。

要約すれば、本発明は、デジタル通信システム、特に
100Kbit/s以上のデータ速度のものにおけるいかなるク
ロック誤差をも、簡単かつ安価に、根絶することがで
き、更に大電力を消費する回路や高価な高速動作クリス
タルの必要性のない、手段および方法を提供するもので
ある。

また、本発明は、特定のデジタル通信システムの制約
が与えられる、AND動作、分周、比較等の各々におい
て、必要とされる精度を決める可能性のある、システム
設計者に柔軟性をもたらすものであることも、認められ
よう。

また、本発明は、クロック同期を必要とする全てのデ
ジタル通信システムに応用可能であることも、認められ
よう。更に、本発明は送受信機を参照して記載された
が、本発明は受信機にも応用可能である。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】デジタル通信システムにおいて、クロック
   信号を受信したデータ信号と同期させる方法であって、
   前記クロック信号は、前記受信データ信号の信号周波数
   より高い信号周波数を有するものであり、前記方法は： ａ）前記クロック信号を前記受信データ信号と論理的に
   組み合せて近似同期信号を供給するステップ； ｂ）前記近似同期信号の遷移を前記受信データ信号の遷
   移と比較し、前記近似同期信号の遷移と前記受信データ
   信号との差異にしたがって誤差信号を発生するステッ
   プ； ｃ）前記近似同期信号と前記受信データ信号との間の時
   間差を減少するように、前記誤差信号に応答して、前記
   クロック信号の遅延を制御するステップ；ならびに ｄ）前記ステップａ）,b）およびｃ）を、前記近似同期
   信号が前記受信データ信号に同期されるまで、前記遅延
   されたクロック信号を前記受信データ信号と論理的に組
   み合せながら繰り返すステップ； から成ることを特徴とする方法。
2. 【請求項２】前記受信データ信号の第１遷移に応答し
   て、前記近似同期信号を発生するステップをさらに含む
   ことを特徴とする請求項１記載の方法。
3. 【請求項３】前記の遅延を制御するステップは： 前記誤差信号から、前記近似同期信号と前記受信データ
   信号との間の差を決定すること；および 前記近似同期信号が前記受信データ信号に同期されるよ
   うに、前記決定した差に対応した遅延を導入すること； を含むことを特徴とする請求項１または２記載の方法。
4. 【請求項４】デジタル通信システムにおいて、クロック
   信号を受信したデータ信号に同期させるためのクロック
   同期回路であって、前記クロック信号は、前記受信デー
   タ信号の信号周波数より高い信号周波数を有し： 前記クロック信号を供給するクロック； 前記クロック信号を前記受信データ信号と論理的に組み
   合せて近似同期信号を供給する論理手段であって、前記
   近似同期信号は前記デジタル通信システムに同期信号を
   供給する、論理手段； 前記近似同期信号を前記受信データ信号と比較し、前記
   近似同期信号と前記受信データ信号との間の差にしたが
   って誤差信号を発生する比較手段；および 前記クロックおよび前記論理手段に結合されており、前
   記近似同期信号と前記受信データ信号との間の差を減少
   するように、前記誤差信号に応答して前記クロック信号
   の遅延を制御する遅延回路； から成り、前記論理手段，前記比較手段および前記遅延
   回路がそれらの動作を、前記近似同期信号が前記受信デ
   ータ信号に同期されるまで、繰り返すことを特徴とする
   クロック同期回路。
5. 【請求項５】前記遅延回路は： 前記誤差信号から、前記近似同期信号と前記受信データ
   信号との間の差を決定する手段；および 前記近似同期信号が前記受信データ信号に同期されるよ
   うに、前記決定した差に対応した遅延を導入する遅延手
   段； を含むことを特徴とする請求項４記載のクロック同期回
   路。
6. 【請求項６】前記遅延回路は： 誤差信号の受信時にカウントが変化するカウンタ； 複数のフィルタであって、各々所定の帯域を有しかつ前
   記カウンタのカウントにしたがって選択可能であり、前
   記誤差信号のサイズが、所定の帯域に依存する所定値よ
   り大きいとき、選択されたフィルタがイネーブル信号を
   供給するようにした前記フィルタ；および 前記複数のフィルタに結合された複数のフリップ−フロ
   ップであって、前記フィルタの各々が、所定数のフリッ
   プ−フロップと関連しており、前記関連するフィルタか
   らのイネーブル信号に応答して、所定数のフリップ−フ
   ロップがイネーブルされ、これによって所定の遅延を前
   記クロック信号に導入するようにしたフリップ−フロッ
   プ； を含むことを特徴とする請求項４記載のクロック同期回
   路。