JP2001338993A - 半導体装置 - Google Patents
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スタンバイ電流が増大すること無く、閾値電
圧を下げてメモリセル電流の増大を図ることにより、高
速化を図ること。 【解決手段】 第2導電型のウエルに第1導電型のトラ
ンジスタが形成され、第1導電型のウエルに第2導電型
のトランジスタが形成されるスタティック型メモリセル
を有するメモリ装置において、第2導電型のウエル及び
第1導電型のウエルをメモリセル数毎に分離する。これ
ら分離された第2導電型のウエル及び第1導電型のウエ
ルに、当該メモリセルが選択されて動作する時と当該メ
モリセルが非選択で待機している時とで、それぞれ異な
る電位を与えることにより、当該メモリセルの動作時に
閾値電圧を下げて、当該メモリセルから引き出せる電流
を増大し、当該メモリセルの待機時に閾値電圧を上げ
て、当該メモリセルのリーク電流を減少させて、スタン
バイ電流が増大すること無く、メモリセルの高速化を図
ることができる。
圧を下げてメモリセル電流の増大を図ることにより、高
速化を図ること。 【解決手段】 第2導電型のウエルに第1導電型のトラ
ンジスタが形成され、第1導電型のウエルに第2導電型
のトランジスタが形成されるスタティック型メモリセル
を有するメモリ装置において、第2導電型のウエル及び
第1導電型のウエルをメモリセル数毎に分離する。これ
ら分離された第2導電型のウエル及び第1導電型のウエ
ルに、当該メモリセルが選択されて動作する時と当該メ
モリセルが非選択で待機している時とで、それぞれ異な
る電位を与えることにより、当該メモリセルの動作時に
閾値電圧を下げて、当該メモリセルから引き出せる電流
を増大し、当該メモリセルの待機時に閾値電圧を上げ
て、当該メモリセルのリーク電流を減少させて、スタン
バイ電流が増大すること無く、メモリセルの高速化を図
ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、スタティク型メモ
リセルを有する半導体装置に係り、特にSRAM等のメ
モリセルに関する。
リセルを有する半導体装置に係り、特にSRAM等のメ
モリセルに関する。
【0002】
【従来の技術】従来、素子の高集積化に伴い、MOSト
ランジスタも微細化されてきた。MOSトランジスタに
より構成されるメモリセルも、微細化のトレンドに従い
縮小化されてきた。この微細化によってMOSトランジ
スタの性能も向上しているが、メモリセルの縮小化によ
り、トランジスタのチャネル幅も縮小化される為、単位
メモリセルから取り出すことの出来る電流は減少する傾
向にある。メモリセル電流の減少は、速度の低下をもた
らすため望ましくない。回路的工夫も必要であるが、メ
モリセル電流を増やすことがもっとも有効である。
ランジスタも微細化されてきた。MOSトランジスタに
より構成されるメモリセルも、微細化のトレンドに従い
縮小化されてきた。この微細化によってMOSトランジ
スタの性能も向上しているが、メモリセルの縮小化によ
り、トランジスタのチャネル幅も縮小化される為、単位
メモリセルから取り出すことの出来る電流は減少する傾
向にある。メモリセル電流の減少は、速度の低下をもた
らすため望ましくない。回路的工夫も必要であるが、メ
モリセル電流を増やすことがもっとも有効である。
【0003】
【発明が解決しようとする課題】上記したメモリセルの
高速化のために電流を増やすには、トランジスタのチャ
ネル幅を広げる方法と、閾値電圧を下げる方法がある。
しかし、チャネル幅を広げると、メモリセルサイズが大
きくなってしまうという問題が生じる。
高速化のために電流を増やすには、トランジスタのチャ
ネル幅を広げる方法と、閾値電圧を下げる方法がある。
しかし、チャネル幅を広げると、メモリセルサイズが大
きくなってしまうという問題が生じる。
【0004】そこで、閾値電圧を下げれば、チャネル幅
を大きくせずに電流を増やすことが可能となる。しかし
ながら、閾値電圧を下げると、待機時に流れる電流、所
謂リーク電流が増大するという問題がある。従って、メ
モリセルを微細化、大容量化すると、このリーク電流に
よる消費電力が無視出来ないくらい増大し、バッテリー
を電源とする携帯機器などに用いるには極めて不都合な
こととなる。従って、従来の方法では大容量で高速のS
RAMメモリを構成する事が極めて難しくなってきてい
る。
を大きくせずに電流を増やすことが可能となる。しかし
ながら、閾値電圧を下げると、待機時に流れる電流、所
謂リーク電流が増大するという問題がある。従って、メ
モリセルを微細化、大容量化すると、このリーク電流に
よる消費電力が無視出来ないくらい増大し、バッテリー
を電源とする携帯機器などに用いるには極めて不都合な
こととなる。従って、従来の方法では大容量で高速のS
RAMメモリを構成する事が極めて難しくなってきてい
る。
【0005】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、電源電圧を低下
させてもメモリセル電流の低下、スタンバイ電流の増大
を防止し、大容量で高速動作可能なメモリ装置を提供す
ることである。
るためになされたもので、その目的は、電源電圧を低下
させてもメモリセル電流の低下、スタンバイ電流の増大
を防止し、大容量で高速動作可能なメモリ装置を提供す
ることである。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明の構成は、第2導電型のウエルに第1導電型
のトランジスタが形成され、第1導電型のウエルに第2
導電型のトランジスタが形成されるスタティック型メモ
リセルを有するメモリ装置において、第2導電型のウエ
ル及び第1導電型のウエルがあるメモリセル数毎に分離
された構成を有し、当該メモリセルが選択されて動作す
る時と当該メモリセルが非選択で待機している時とで、
分離された第2導電型のウエルに異なる電位を与える電
位切替手段を具備することにある。
に、本発明の構成は、第2導電型のウエルに第1導電型
のトランジスタが形成され、第1導電型のウエルに第2
導電型のトランジスタが形成されるスタティック型メモ
リセルを有するメモリ装置において、第2導電型のウエ
ル及び第1導電型のウエルがあるメモリセル数毎に分離
された構成を有し、当該メモリセルが選択されて動作す
る時と当該メモリセルが非選択で待機している時とで、
分離された第2導電型のウエルに異なる電位を与える電
位切替手段を具備することにある。
【0007】他の発明の構成は、第2導電型のウエルに
第1導電型のトランジスタが形成され、第1導電型のウ
エルに第2導電型のトランジスタが形成されるスタティ
ック型メモリセルを有するメモリ装置において、第2導
電型のウエル及び第1導電型のウエルがあるメモリセル
数毎に分離された構成を有し、当該メモリセルが選択さ
れて動作する時と当該メモリセルが非選択で待機してい
る時とで、分離された第1導電型のウエルに異なる電位
を与える電位切替手段を具備することにある。
第1導電型のトランジスタが形成され、第1導電型のウ
エルに第2導電型のトランジスタが形成されるスタティ
ック型メモリセルを有するメモリ装置において、第2導
電型のウエル及び第1導電型のウエルがあるメモリセル
数毎に分離された構成を有し、当該メモリセルが選択さ
れて動作する時と当該メモリセルが非選択で待機してい
る時とで、分離された第1導電型のウエルに異なる電位
を与える電位切替手段を具備することにある。
【0008】また、他の発明の構成は、スタティック型
メモリセルを有する半導体装置において、第2導電型ト
ランジスタを有する前記メモリセル内に存在する第1導
電型のウエルと、第1導電型のトランジスタを有する前
記メモリセル内に存在する第2導電型のウエルと、第1
の電位を供給する第1の電源線と、第2の電位を供給す
る第2の電源線と、第3の電位を供給する第3の電源線
と、前記第1の電源線及び第2の電源線に結合され、切
り替え信号に基づいて、前記第1導電型のウエルに前記
第1の電位若しくは第2の電位を切り替えて供給する第
1の切り替え部とを備えることにある。
メモリセルを有する半導体装置において、第2導電型ト
ランジスタを有する前記メモリセル内に存在する第1導
電型のウエルと、第1導電型のトランジスタを有する前
記メモリセル内に存在する第2導電型のウエルと、第1
の電位を供給する第1の電源線と、第2の電位を供給す
る第2の電源線と、第3の電位を供給する第3の電源線
と、前記第1の電源線及び第2の電源線に結合され、切
り替え信号に基づいて、前記第1導電型のウエルに前記
第1の電位若しくは第2の電位を切り替えて供給する第
1の切り替え部とを備えることにある。
【0009】他の発明の構成は、スタティック型メモリ
セルを有する半導体装置において、第2導電型のトラン
ジスタを有し、前記メモリセル内に存在する第1導電型
のウエルと、第1導電型のトランジスタを有し、前記メ
モリセル内に存在する第2導電型のウエルと、前記第1
導電型のウエルに結合され、第1の電位若しくは第2の
電位を供給する第1の電源線と、第3の電位を供給する
一つの第2の電源線と、前記第1の電源線に結合され、
切り替え信号に基づいて前記第1の電源線に前記第1の
電位若しくは第2の電位を切り替えて供給する一つの切
り替え部と、を有することにある。
セルを有する半導体装置において、第2導電型のトラン
ジスタを有し、前記メモリセル内に存在する第1導電型
のウエルと、第1導電型のトランジスタを有し、前記メ
モリセル内に存在する第2導電型のウエルと、前記第1
導電型のウエルに結合され、第1の電位若しくは第2の
電位を供給する第1の電源線と、第3の電位を供給する
一つの第2の電源線と、前記第1の電源線に結合され、
切り替え信号に基づいて前記第1の電源線に前記第1の
電位若しくは第2の電位を切り替えて供給する一つの切
り替え部と、を有することにある。
【0010】上記発明によれば、上記問題点を回避し、
通常はウエルにバイアスを印加して、トランジスタの閾
値を上げてリーク電流を低減し、メモリセルにアクセス
して動作させる際には、そのブロックのメモリセルの基
板電位を解除して閾値を下げて動作させて、高速動作さ
せる。
通常はウエルにバイアスを印加して、トランジスタの閾
値を上げてリーク電流を低減し、メモリセルにアクセス
して動作させる際には、そのブロックのメモリセルの基
板電位を解除して閾値を下げて動作させて、高速動作さ
せる。
【0011】ここで、第1導電型と第2導電型とは互い
に反対導電型である。即ち、第1導電型がn型であれ
ば、第2導電型はp型であり、第1導電型がp型であれ
ば、第2導電型はn型である。
に反対導電型である。即ち、第1導電型がn型であれ
ば、第2導電型はp型であり、第1導電型がp型であれ
ば、第2導電型はn型である。
【0012】また、MIS (Metal Insulator Semiconduct
or)にはMOS (Metal Oxide Semiconductor)が含まれる。
or)にはMOS (Metal Oxide Semiconductor)が含まれる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図1は、本発明のメモリ装置の一
実施形態に係るSRAMのメモリセルの構成を示したブ
ロック図である。SRAMのメモリセルは通常完全CM
OS型のメモリセルを用いるため、メモリセルブロック
は、pMOSトランジスタが形成されるnウエル20と
nMOSトランジスタが形成されるpウエル30を有
し、且つ、これらnウエル20とpウエル30が、メモ
リセルブロック単位で分断されている。又、nウエル2
0をVnwの電位の電源線51か、Vddの電位の電源
線61のいずれかに接続するスイッチ41と、pウエル
20をVpwの電位の電源線52か、Vssの電位の電
源線62のいずれかに接続するスイッチ42を備えてい
る。但し、Vnw>Vdd,Vss>Vpwの関係があ
る。
に基づいて説明する。図1は、本発明のメモリ装置の一
実施形態に係るSRAMのメモリセルの構成を示したブ
ロック図である。SRAMのメモリセルは通常完全CM
OS型のメモリセルを用いるため、メモリセルブロック
は、pMOSトランジスタが形成されるnウエル20と
nMOSトランジスタが形成されるpウエル30を有
し、且つ、これらnウエル20とpウエル30が、メモ
リセルブロック単位で分断されている。又、nウエル2
0をVnwの電位の電源線51か、Vddの電位の電源
線61のいずれかに接続するスイッチ41と、pウエル
20をVpwの電位の電源線52か、Vssの電位の電
源線62のいずれかに接続するスイッチ42を備えてい
る。但し、Vnw>Vdd,Vss>Vpwの関係があ
る。
【0014】通常、完全CMOS型のメモリセルを用い
るSRAMでは、nMOSトランジスタのpwe113
0とpMOSトランジスタのnウエル20が平行に且つ
帯状に形成される。従来のpウエル30は通常接地電位
Vssに、nウエル20は電源電位に固定される。本例
では、これらpウエル30とnウエル20をあるメモリ
セル単位毎に分割する。その分割単位は、例えば図1に
示した如く、ワード線の分割単位(メモリセルブロック
単位)で良く、32セルや64セルといった単位で分割
するようにしてもよい。
るSRAMでは、nMOSトランジスタのpwe113
0とpMOSトランジスタのnウエル20が平行に且つ
帯状に形成される。従来のpウエル30は通常接地電位
Vssに、nウエル20は電源電位に固定される。本例
では、これらpウエル30とnウエル20をあるメモリ
セル単位毎に分割する。その分割単位は、例えば図1に
示した如く、ワード線の分割単位(メモリセルブロック
単位)で良く、32セルや64セルといった単位で分割
するようにしてもよい。
【0015】分割されたウエルは、スイッチ41、42
を介してpウエル30ならば接地電位Vssより低いV
pw、例えば−1Vに、nウエル20なら電源電位Vd
dより高いVnw、例えば電源電圧+1Vに接続され
る。これら電位は周辺回路により生成されて電源線5
1、52、61、62を介して供給される。
を介してpウエル30ならば接地電位Vssより低いV
pw、例えば−1Vに、nウエル20なら電源電位Vd
dより高いVnw、例えば電源電圧+1Vに接続され
る。これら電位は周辺回路により生成されて電源線5
1、52、61、62を介して供給される。
【0016】図2は上記したメモリセルブロックに構成
する1個のメモリセルの構成を示した回路図である。p
MOSトランジスタ81とnMOSトランジスタ82で
構成されるインバータと、pMOSトランジスタ83と
nMOSトランジスタ84で構成されるインバータとが
互いに逆極性で並列接続されてメモリ部が構成され、こ
のメモリ部へアクセスするため、ワードラインWLに接
続されて、スイッチとして動作するnMOSトランジス
タ85、86が接続されて、1個のメモリセルが構成さ
れている。
する1個のメモリセルの構成を示した回路図である。p
MOSトランジスタ81とnMOSトランジスタ82で
構成されるインバータと、pMOSトランジスタ83と
nMOSトランジスタ84で構成されるインバータとが
互いに逆極性で並列接続されてメモリ部が構成され、こ
のメモリ部へアクセスするため、ワードラインWLに接
続されて、スイッチとして動作するnMOSトランジス
タ85、86が接続されて、1個のメモリセルが構成さ
れている。
【0017】ところで、メモリセルを構成するMOSト
ランジスタのウエルは、例えばnMOSトランジスタな
ら接地され、pMOSトランジスタなら電源に接続され
る。本例では、配線91によりVnwかVddがnウエ
ルに印加され、配線92によりVpwかVssがpウエ
ルに印加されるようになっている。
ランジスタのウエルは、例えばnMOSトランジスタな
ら接地され、pMOSトランジスタなら電源に接続され
る。本例では、配線91によりVnwかVddがnウエ
ルに印加され、配線92によりVpwかVssがpウエ
ルに印加されるようになっている。
【0018】図3は図1に示したスイッチ41、42の
詳細構成例を示した回路図である。
詳細構成例を示した回路図である。
【0019】スイッチ41は、レベルシフター31、p
MOSトランジスタ32、pMOSトランジスタ33か
ら構成され、スイッチ42は、レベルシフター34、n
MOSトランジスタ35、nMOSトランジスタ36か
ら構成されている。
MOSトランジスタ32、pMOSトランジスタ33か
ら構成され、スイッチ42は、レベルシフター34、n
MOSトランジスタ35、nMOSトランジスタ36か
ら構成されている。
【0020】レベルシフター31にはVnwが印加さ
れ、レベルシフター34にはVpwが印加されており、
両レベルシフター31、32にセクションワード線SW
Lが接続されている。又、pMOSトランジスタ32、
pMOSトランジスタ33にメモリセルブロック100
のnウエルに結合された配線91が接続されている。n
MOSトランジスタ35、nMOSトランジスタ36に
メモリセルブロック100のpウエルに結合された配線
92が接続されている。
れ、レベルシフター34にはVpwが印加されており、
両レベルシフター31、32にセクションワード線SW
Lが接続されている。又、pMOSトランジスタ32、
pMOSトランジスタ33にメモリセルブロック100
のnウエルに結合された配線91が接続されている。n
MOSトランジスタ35、nMOSトランジスタ36に
メモリセルブロック100のpウエルに結合された配線
92が接続されている。
【0021】図4は、本実施形態の別のスイッチの構成
例を示した回路図である。このスイッチについても、S
WL信号に基づいて、各ウエルに供給する電位を切り替
える。図示の如く、基本的にnMOSとpMOSの対の
組み合わせで構成される。この利点としては、メモリセ
ル自身がnMOS/pMOSのペアで構成されているた
め、セルレイアウトをそのままに、接続する配線を変え
るだけで回路が構成できる。また、回路自身は大きなサ
イズのトランジスタを必要としないため、メモリセルに
用いるような小さなMOSFETで十分である。さら
に、メモリセル・アレイは、繰り返しパターンであり、
アレイ端では規則性が崩れるために寸法が変わる問題が
ある。これを抑制するには光学的にパターンを補正する
方法とダミーパターンを配置する方法がある。通常、ダ
ミーを配置するが、この場合余分な面積を必要としてし
まう。本実施形態の回路では、ダミーとして用いられる
セルを用いて回路を構成するため、無駄がなくなるとい
う利点がある。
例を示した回路図である。このスイッチについても、S
WL信号に基づいて、各ウエルに供給する電位を切り替
える。図示の如く、基本的にnMOSとpMOSの対の
組み合わせで構成される。この利点としては、メモリセ
ル自身がnMOS/pMOSのペアで構成されているた
め、セルレイアウトをそのままに、接続する配線を変え
るだけで回路が構成できる。また、回路自身は大きなサ
イズのトランジスタを必要としないため、メモリセルに
用いるような小さなMOSFETで十分である。さら
に、メモリセル・アレイは、繰り返しパターンであり、
アレイ端では規則性が崩れるために寸法が変わる問題が
ある。これを抑制するには光学的にパターンを補正する
方法とダミーパターンを配置する方法がある。通常、ダ
ミーを配置するが、この場合余分な面積を必要としてし
まう。本実施形態の回路では、ダミーとして用いられる
セルを用いて回路を構成するため、無駄がなくなるとい
う利点がある。
【0022】図5は、本実施形態の動作を説明するため
のタイミングチャートである。このタイミングチャート
の横軸は時間として信号SWLの変化によりnウエル及
びpウエルに供給される電位を示し、さらに、ビット線
BLでの読み込み及び書き込み動作のタイミングを示し
ている。なお、本実施形態では、"0"read 及び"0"write
の場合について示す。まず、メモリセルブロック100
が選択されていない時、即ち、待機時には、セクション
ワード線SWLがローレベルであるため、レベルシフタ
31のaがローレベルで、bがハイレベルになる。これ
により、pMOSトランジスタ32がオフで、pMOS
トランジスタ33はオンになって、メモリセルブロック
100のnウエルにはVnwが印加される(状態I、状
態III)。
のタイミングチャートである。このタイミングチャート
の横軸は時間として信号SWLの変化によりnウエル及
びpウエルに供給される電位を示し、さらに、ビット線
BLでの読み込み及び書き込み動作のタイミングを示し
ている。なお、本実施形態では、"0"read 及び"0"write
の場合について示す。まず、メモリセルブロック100
が選択されていない時、即ち、待機時には、セクション
ワード線SWLがローレベルであるため、レベルシフタ
31のaがローレベルで、bがハイレベルになる。これ
により、pMOSトランジスタ32がオフで、pMOS
トランジスタ33はオンになって、メモリセルブロック
100のnウエルにはVnwが印加される(状態I、状
態III)。
【0023】次に、選択時には、セクションワード線S
WLがハイレベルであるため、レベルシフタ32のaが
ハイレベルで、bがローレベルになる。これにより、p
MOSトランジスタ32がオンで、pMOSトランジス
タ36はオフになって、メモリセルブロック100のn
ウエルにはVddが印加される(状態II、状態IV)。こ
れがreadによる選択の場合には、ワード線がハイレベル
となり、"0"データが読み出される。これにより、ビッ
ト線BLの電位が低下する。一方、これがwriteによる
選択の場合には、ワード線がハイレベルとなり"0"デー
タが書き込まれる。
WLがハイレベルであるため、レベルシフタ32のaが
ハイレベルで、bがローレベルになる。これにより、p
MOSトランジスタ32がオンで、pMOSトランジス
タ36はオフになって、メモリセルブロック100のn
ウエルにはVddが印加される(状態II、状態IV)。こ
れがreadによる選択の場合には、ワード線がハイレベル
となり、"0"データが読み出される。これにより、ビッ
ト線BLの電位が低下する。一方、これがwriteによる
選択の場合には、ワード線がハイレベルとなり"0"デー
タが書き込まれる。
【0024】同様に、待機時には、レベルシフタ34の
aがローレベルで、bがハイレベルになる。これによ
り、nMOSトランジスタ35がオフで、nMOSトラ
ンジスタ36はオンになって、メモリセルブロック10
0のpウエルにはVpwが印加される(状態I、状態II
I)。
aがローレベルで、bがハイレベルになる。これによ
り、nMOSトランジスタ35がオフで、nMOSトラ
ンジスタ36はオンになって、メモリセルブロック10
0のpウエルにはVpwが印加される(状態I、状態II
I)。
【0025】一方、選択時には、セクションワード線S
WLがハイレベルであるため、レベルシフタ34のaが
ハイレベルで、bがローレベルになる。これにより、n
MOSトランジスタ35がオンで、nMOSトランジス
タ36はオフになって、メモリセルブロック100のn
ウエルにはVssが印加される(状態II、状態IV)。
WLがハイレベルであるため、レベルシフタ34のaが
ハイレベルで、bがローレベルになる。これにより、n
MOSトランジスタ35がオンで、nMOSトランジス
タ36はオフになって、メモリセルブロック100のn
ウエルにはVssが印加される(状態II、状態IV)。
【0026】ここで、閾値電圧は、pウエルの電位を下
げると高くなり、nウエルの電位を上げると高くなる。
従って、閾値電圧をVth、ウエルの電圧をVw、nM
OSトランジスタ又はpMOSトランジスタのゲート電
圧をVgとすると、pウエルでは、Vthは(Vg−V
w)に比例し…(1)、nウエルでは、Vthは(Vg
+Vw)に比例する…(2)。
げると高くなり、nウエルの電位を上げると高くなる。
従って、閾値電圧をVth、ウエルの電圧をVw、nM
OSトランジスタ又はpMOSトランジスタのゲート電
圧をVgとすると、pウエルでは、Vthは(Vg−V
w)に比例し…(1)、nウエルでは、Vthは(Vg
+Vw)に比例する…(2)。
【0027】従って、pウエルで、待機時に、Vwとし
てVssより低い電圧のVpwを掛けると、(1)の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
100が選択されて、動作する時に、VwとしてVss
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
てVssより低い電圧のVpwを掛けると、(1)の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
100が選択されて、動作する時に、VwとしてVss
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
【0028】同様に、nウエルで、待機時に、Vwとし
てVddより高い電圧のVnwを掛けると、(2)の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
100が選択されて、動作する時に、VwとしてVdd
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
てVddより高い電圧のVnwを掛けると、(2)の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
100が選択されて、動作する時に、VwとしてVdd
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
【0029】本例では、この切替をセクションワード線
の選択の可否で行っている。即ち、メモリセルブロック
100が選択されて、動作する時には、セクションワー
ド線SWLがハイレベルとなって、スイッチ42、41
が切り替わり、pウエルにVssが、nウエルにVdd
が掛かることになって閾値電圧を低くする。メモリセル
ブロック100が非選択で、待機時には、スイッチ4
2、41がオフになり、pウエルにVpwが、nウエル
にVnwが掛かることになり、閾値電圧を高くする。
の選択の可否で行っている。即ち、メモリセルブロック
100が選択されて、動作する時には、セクションワー
ド線SWLがハイレベルとなって、スイッチ42、41
が切り替わり、pウエルにVssが、nウエルにVdd
が掛かることになって閾値電圧を低くする。メモリセル
ブロック100が非選択で、待機時には、スイッチ4
2、41がオフになり、pウエルにVpwが、nウエル
にVnwが掛かることになり、閾値電圧を高くする。
【0030】通常、大容量の低消費電力用途のSRAM
では、閾値電圧を0.6〜0.8Vに設定する為、例え
ば50nsの速度で動作させようとすると、1.8V以
上の電圧を必要とする。1.5V以下で動作させるには
閾値電圧を下げる必要が有り、リーク電流の増大をもた
らす。例えば閾値電圧を0.2V程度下げると、リーク
電流は約2桁増大する。
では、閾値電圧を0.6〜0.8Vに設定する為、例え
ば50nsの速度で動作させようとすると、1.8V以
上の電圧を必要とする。1.5V以下で動作させるには
閾値電圧を下げる必要が有り、リーク電流の増大をもた
らす。例えば閾値電圧を0.2V程度下げると、リーク
電流は約2桁増大する。
【0031】しかしながら、本実施形態では、閾値電圧
を下げても基板電位(Vpw、Vnw)を印加すことに
より、待機時のリーク電流は減少し、動作時の電流は増
大するので、1.5V以下の電源電圧、例えば1Vでも
高速で動作が可能となる。
を下げても基板電位(Vpw、Vnw)を印加すことに
より、待機時のリーク電流は減少し、動作時の電流は増
大するので、1.5V以下の電源電圧、例えば1Vでも
高速で動作が可能となる。
【0032】本実施形態によれば、読み出し時に基板バ
イアス(Vpw,Vnw)を解除すれば、閾値電圧が低
下して駆動力が増大する為に、高速の動作が可能とな
る。
イアス(Vpw,Vnw)を解除すれば、閾値電圧が低
下して駆動力が増大する為に、高速の動作が可能とな
る。
【0033】又、一般にウエルの抵抗はキロオームの単
位であり、接合容量と合わせたRC遅延は大きくなる
が、本実施形態のようにセクション毎にウエルを分割す
ることにより、RC遅延を低減することが可能である。
位であり、接合容量と合わせたRC遅延は大きくなる
が、本実施形態のようにセクション毎にウエルを分割す
ることにより、RC遅延を低減することが可能である。
【0034】更に、レベルシフター31、34をセクシ
ョンワード線SWLのドライブ回路のところに配置する
ことにより、パターンの増大をほとんど無くすことがで
きる。
ョンワード線SWLのドライブ回路のところに配置する
ことにより、パターンの増大をほとんど無くすことがで
きる。
【0035】図6は本実施形態のレイアウト図である。
一般的にメモリセルは並列に設けられ、その付近にはビ
ット線BL及び/BL及びSWL線が設けられる。しか
し、ワード線を含む配線を選択する回路やワード線を含
む配線を駆動する回路を配置するために、非メモリ領域
を設けることが行われる。例えば、図6の如く、メモリ
セルブロックと71cとの間に非メモリ領域72が設け
られている。この非メモリ領域72にVnwを供給する
配線73及びVpwを供給する配線74を配置する。こ
れら配線の配置はビット線と略平行に設けることができ
る。また、同層に設けることができる。一般に、この非
メモリ領域72にはビット線が設けない場合が多いため
配線を行う事が出来る。このように、メモリセルブロッ
クの非メモリ領域を利用して、Vnwを供給する配線及
びVpwを供給する配線を配置することで、本実施形態
のように複数の電位をウエルに供給することができる。
また、配線73及び74をビット線と平行に配置するこ
とで、光学的にも繰り返しパターンとなり、寸法制御性
に優れる。さらに、既存のスペースに配置することで、
面積の増加を防ぐことができる。
一般的にメモリセルは並列に設けられ、その付近にはビ
ット線BL及び/BL及びSWL線が設けられる。しか
し、ワード線を含む配線を選択する回路やワード線を含
む配線を駆動する回路を配置するために、非メモリ領域
を設けることが行われる。例えば、図6の如く、メモリ
セルブロックと71cとの間に非メモリ領域72が設け
られている。この非メモリ領域72にVnwを供給する
配線73及びVpwを供給する配線74を配置する。こ
れら配線の配置はビット線と略平行に設けることができ
る。また、同層に設けることができる。一般に、この非
メモリ領域72にはビット線が設けない場合が多いため
配線を行う事が出来る。このように、メモリセルブロッ
クの非メモリ領域を利用して、Vnwを供給する配線及
びVpwを供給する配線を配置することで、本実施形態
のように複数の電位をウエルに供給することができる。
また、配線73及び74をビット線と平行に配置するこ
とで、光学的にも繰り返しパターンとなり、寸法制御性
に優れる。さらに、既存のスペースに配置することで、
面積の増加を防ぐことができる。
【0036】一方、スイッチもこの非メモリ領域72に
設けることが出来る。さらに詳しくは、非メモリ領域7
2に設けた配線73、74と、Vdd線75、Vss線
76の交差する部分にスイッチを設けることができる。
また、レベルシフター31、34をセクションワード線
SWLのドライブ回路のところに配置することにより、
パターンの増大をほとんど無くすことができる。
設けることが出来る。さらに詳しくは、非メモリ領域7
2に設けた配線73、74と、Vdd線75、Vss線
76の交差する部分にスイッチを設けることができる。
また、レベルシフター31、34をセクションワード線
SWLのドライブ回路のところに配置することにより、
パターンの増大をほとんど無くすことができる。
【0037】尚、上記実施形態では、nウエル20、p
ウエル30双方に基板電位(Vnw、Vpw)を印加し
ている為、3重ウエルが必要となる。しかしながら、p
MOSトランジスタは負荷として機能しているだけなの
で、pウエル30だけ基板電位を制御する方式にしても
何ら差し支えない。しかも、n型基板を用いれば、3重
ウエルを形成しなくても本発明の効果が得られる為、コ
スト的にも有利である。また、nウエル20だけ基板電
位を制御する方式にしてもよい。基板電位を切り替える
方法、基板電位の値は、本発明の効果が得られる範囲で
任意に決めることが出来る。
ウエル30双方に基板電位(Vnw、Vpw)を印加し
ている為、3重ウエルが必要となる。しかしながら、p
MOSトランジスタは負荷として機能しているだけなの
で、pウエル30だけ基板電位を制御する方式にしても
何ら差し支えない。しかも、n型基板を用いれば、3重
ウエルを形成しなくても本発明の効果が得られる為、コ
スト的にも有利である。また、nウエル20だけ基板電
位を制御する方式にしてもよい。基板電位を切り替える
方法、基板電位の値は、本発明の効果が得られる範囲で
任意に決めることが出来る。
【0038】
【発明の効果】以上詳細に説明したように、本発明のメ
モリ装置によれば、動作時と待機時では、基板電位を切
り換えることにより、待機時の消費電力を抑えつつ低電
圧下でも高速に動作させることができるため、大容量、
高速、且つ低消費電力のSRAMを得ることができる。
モリ装置によれば、動作時と待機時では、基板電位を切
り換えることにより、待機時の消費電力を抑えつつ低電
圧下でも高速に動作させることができるため、大容量、
高速、且つ低消費電力のSRAMを得ることができる。
【図1】本発明のメモリ装置の一実施形態に係るSRA
Mのメモリセルの構成を示したブロック図である。
Mのメモリセルの構成を示したブロック図である。
【図2】図1に示したメモリセルの詳細構成例を示した
回路図である。
回路図である。
【図3】図1に示したスイッチの詳細構成例を示した回
路図である。
路図である。
【図4】本実施形態の別のスイッチの構成例を示した回
路図である。
路図である。
【図5】本実施形態の動作を説明するためのタイミング
チャートである。
チャートである。
【図6】本実施形態のレイアウト図である。
20 第2導電型のウエル 30 第1導電型のウエル 31、34 レベルシフター 32、33、35、36、81、83 第1導電型のト
ランジスタ 41、42 スイッチ 51、52、61、62 電源線 71a,71b,71c メモリセルブロック 72 非メモリ領域 73 Vnw配線 74 Vpw配線 75 Vdd配線 76 Vss配線 82、84、85、86 第2導電型のトランジスタ 91、92 配線 100 メモリセルブロック
ランジスタ 41、42 スイッチ 51、52、61、62 電源線 71a,71b,71c メモリセルブロック 72 非メモリ領域 73 Vnw配線 74 Vpw配線 75 Vdd配線 76 Vss配線 82、84、85、86 第2導電型のトランジスタ 91、92 配線 100 メモリセルブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/04 H01L 27/04 G 21/822 27/08 321K 21/8238 27/092
Claims (20)
- 【請求項1】 第1導電型のトランジスタと、第2導電
型のトランジスタにより構成されるスタティック型メモ
リセルを有する半導体装置において、 第1導電型のトランジスタの第2導電型のウエル及び第
2導電型のトランジスタの第1導電型のウエルがあるメ
モリセル数毎に分離された構成を有し、 当該メモリセルが選択されて動作する時と当該メモリセ
ルが非選択で待機している時とで、分離された第1導電
型のウエルに異なる電位を与える電位切替手段を具備す
ることを特徴とするメモリを有する半導体装置。 - 【請求項2】 第1導電型のトランジスタと、第2導電
型のトランジスタにより構成されるスタティック型メモ
リセルを有する半導体装置において、 第1導電型のトランジスタの第2導電型のウエル及び第
2導電型のトランジスタの第1導電型のウエルがあるメ
モリセル数毎に分離された構成を有し、 当該メモリセルが選択されて動作する時と当該メモリセ
ルが非選択で待機している時とで、分離された第1導電
型のウエルに異なる電位を与える第1の電位切替手段
と、 当該メモリセルが選択されて動作する時と当該メモリセ
ルが非選択で待機している時とで、分離された第2導電
型のウエルに異なる電位を与える第2の電位切替手段と
を具備することを特徴とするメモリを有する半導体装
置。 - 【請求項3】 前記電位切替手段は当該メモリセルが選
択されて動作する時に、前記分離された第1導電型のウ
エルに接地電位を付与し、当該メモリセルが非選択の待
機時に、前記分離された第1導電型のウエルに接地電位
より低い電位を付与することを特徴とする請求項2記載
のメモリを有する半導体装置。 - 【請求項4】 前記電位切替手段は当該メモリセルが選
択されて動作する時に、前記分離された第2導電型のウ
エルに電源電位を付与し、当該メモリセルが非選択の待
機時に、前記分離された第2導電型のウエルに電源電位
より高い電位を付与することを特徴とする請求項2記載
のメモリを有する半導体装置。 - 【請求項5】 前記第1の電位切替手段は当該メモリセ
ルが選択されて動作する時に、前記分離された第1導電
型のウエルに接地電位を付与し、当該メモリセルが非選
択の待機時に、前記分離された第1導電型のウエルに接
地電位より低い電位を付与し、前記第2の電位切替手段
は当該メモリセルが選択されて動作する時に、前記分離
された第2導電型のウエルに電源電位を付与し、当該メ
モリセルが非選択の待機時に、前記分離された第2導電
型のウエルに電源電位より高い電位を付与することを特
徴とする請求項3記載のメモリを有する半導体装置。 - 【請求項6】 スタティック型メモリセルを有する半導
体装置において、 第2導電型トランジスタを有する前記メモリセル内に存
在する第1導電型のウエルと、 第1導電型のトランジスタを有する前記メモリセル内に
存在する第2導電型のウエルと、 第1の電位を供給する第1の電源線と、 第2の電位を供給する第2の電源線と、 第3の電位を供給する第3の電源線と、 前記第1の電源線及び第2の電源線に結合され、切り替
え信号に基づいて、前記第1導電型のウエルに前記第1
の電位若しくは第2の電位を切り替えて供給する第1の
切り替え部とを備えることを特徴とする半導体装置。 - 【請求項7】 スタティック型メモリセルを有する半導
体装置において、 第2導電型のトランジスタを有し、前記メモリセル内に
存在する第1導電型のウエルと、 第1導電型のトランジスタを有し、前記メモリセル内に
存在する第2導電型のウエルと、 前記第1導電型のウエルに結合され、第1の電位若しく
は第2の電位を供給する第1の電源線と、 第3の電位を供給する一つの第2の電源線と、 前記第1の電源線に結合され、切り替え信号に基づいて
前記第1の電源線に前記第1の電位若しくは第2の電位
を切り替えて供給する一つの切り替え部と、を有するこ
とを特徴とする半導体装置。 - 【請求項8】 前記切り替え部は、前記メモリセルが待
機状態の場合には、前記第2の電位を前記第1導電型ウ
エルに供給し、メモリセルが選択状態の場合には、前記
第1の電位を前記第1導電型ウエルに供給することを特
徴とする請求項6又は7記載の半導体装置。 - 【請求項9】 前記第1導電型のウエルはP型ウエルで
あり、第2導電型トランジスタはN型トランジスタであ
ることを特徴とする請求項8記載の半導体装置。 - 【請求項10】 前記第1の電位よりも前記第2の電位
の方が小さいことを備えることを特徴とする請求項9記
載の半導体装置。 - 【請求項11】 前記第1導電型のウエルはN型ウエル
であり、第2導電型トランジスタはP型トランジスタで
あることを特徴とする請求項8記載の半導体装置。 - 【請求項12】 前記第1の電位よりも前記第2の電位
の方が大きいことを特徴とする請求項11記載の半導体
装置。 - 【請求項13】 前記切り替え部はメモリセルブロック
毎に前記第1若しくは第2の電位を供給することを特徴
とする請求項6又は7記載の半導体装置。 - 【請求項14】 前記第2導電型のトランジスタはMIS
(Metal Insulator Semiconductor)トランジスタである
ことを特徴とする請求項6又は7記載の半導体装置。 - 【請求項15】 前記半導体装置さらに第4の電位を供
給する第4の電源線と、前記第3の電源線及び第4の電
源線に結合され、前記第2導電型のウエルに前記第3の
電位若しくは第4の電位を切り替えて供給する第2の切
り替え部とを含むことを特徴とする請求項6又は7記載
の半導体装置。 - 【請求項16】 前記切り替え信号はSWL (Section Wor
d line)信号であることを特徴とする請求項6又は7記
載の半導体装置。 - 【請求項17】 前記第1の切り替え部は、セクション
ワード線のドライブ回路を含む非メモリセル領域に配置
することを特徴とする請求項6又は7記載の半導体装
置。 - 【請求項18】 前記非メモリセル領域に、第2の電源
線が設けられることを特徴とする請求項17記載の半導
体装置。 - 【請求項19】 前記第2の電源線はビット線と略平行
に設られることを特徴とする請求項18記載の半導体装
置。 - 【請求項20】 前記第一の切り替え部は、 切り替え制御信号を入力する入力部、第1の出力部及び
第2の出力部を有し、レベルシフタは切り替え制御信号
に基づいて前記第1の出力部及び第2の出力部のいずれ
か一方にオン信号を出力するレベルシフタと、 前記第1の出力部に結合され、前記オン信号の入力で前
記第1の電位を前記第1の電源線に供給する第1のトラ
ンジスタ回路と、 前記第2の出力部に結合され、前記オン信号の入力で前
記第2の電位を前記第1の電源線に供給する第2のトラ
ンジスタ回路と、 を有することを特徴とする請求項6又は7記載の半導体
装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001074700A JP2001338993A (ja) | 2000-03-24 | 2001-03-15 | 半導体装置 |
US09/814,724 US20010038552A1 (en) | 2000-03-24 | 2001-03-23 | Semiconductor memory with switches for reducing leakage current |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000085058 | 2000-03-24 | ||
JP2000-85058 | 2000-03-24 | ||
JP2001074700A JP2001338993A (ja) | 2000-03-24 | 2001-03-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001338993A true JP2001338993A (ja) | 2001-12-07 |
Family
ID=26588330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001074700A Pending JP2001338993A (ja) | 2000-03-24 | 2001-03-15 | 半導体装置 |
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---|---|
US (1) | US20010038552A1 (ja) |
JP (1) | JP2001338993A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
JP2007103629A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体記憶装置 |
JP2008152855A (ja) * | 2006-12-18 | 2008-07-03 | Renesas Technology Corp | 半導体集積回路とその製造方法 |
JP2008176829A (ja) * | 2007-01-16 | 2008-07-31 | Fujitsu Ltd | メモリマクロ |
JP2009259373A (ja) * | 2008-03-27 | 2009-11-05 | Denso Corp | 半導体メモリ装置 |
JP2013054795A (ja) * | 2011-09-02 | 2013-03-21 | Fujitsu Semiconductor Ltd | メモリ装置 |
US9990975B2 (en) | 2015-03-10 | 2018-06-05 | Toshiba Memory Corporation | Nonvolatile semiconductor memory |
JP2020170798A (ja) * | 2019-04-04 | 2020-10-15 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4877894B2 (ja) * | 2001-07-04 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4313986B2 (ja) * | 2002-06-05 | 2009-08-12 | パナソニック株式会社 | 半導体集積回路とその製造方法 |
DE60307293T2 (de) * | 2002-08-28 | 2007-10-11 | Koninklijke Philips Electronics N.V. | Verfahren zur verringerung der stromaufnahme in einer zustandshalteschaltung, zustandshalteschaltung und elektronische einrichtung |
US7027346B2 (en) * | 2003-01-06 | 2006-04-11 | Texas Instruments Incorporated | Bit line control for low power in standby |
US7425841B2 (en) | 2004-02-14 | 2008-09-16 | Tabula Inc. | Configurable circuits, IC's, and systems |
US7167025B1 (en) | 2004-02-14 | 2007-01-23 | Herman Schmit | Non-sequentially configurable IC |
JP2006040495A (ja) * | 2004-07-30 | 2006-02-09 | Renesas Technology Corp | 半導体集積回路装置 |
US7317331B2 (en) | 2004-11-08 | 2008-01-08 | Tabula, Inc. | Reconfigurable IC that has sections running at different reconfiguration rates |
US7330050B2 (en) | 2004-11-08 | 2008-02-12 | Tabula, Inc. | Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements |
FR2878068A1 (fr) * | 2004-11-15 | 2006-05-19 | St Microelectronics Sa | Memoire a cellule de memorisation polarisee par groupe |
US7230869B1 (en) | 2005-03-15 | 2007-06-12 | Jason Redgrave | Method and apparatus for accessing contents of memory cells |
US7272031B1 (en) * | 2005-03-15 | 2007-09-18 | Tabula, Inc. | Method and apparatus for reduced power cell |
US7669097B1 (en) | 2006-03-27 | 2010-02-23 | Tabula, Inc. | Configurable IC with error detection and correction circuitry |
JP2009534783A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | スタティック・ランダムアクセスメモリ・セル |
JP4955340B2 (ja) * | 2006-08-22 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US20080117691A1 (en) * | 2006-11-17 | 2008-05-22 | Sharp Kabushiki Kaisha | Erasing circuit of nonvolatile semiconductor memory device |
US7623405B2 (en) | 2007-02-15 | 2009-11-24 | Stmicroelectronics, Inc. | SRAM with switchable power supply sets of voltages |
US20080211513A1 (en) * | 2007-02-15 | 2008-09-04 | Stmicroelectronics, Inc. | Initiation of fuse sensing circuitry and storage of sensed fuse status information |
US7688669B2 (en) * | 2007-02-15 | 2010-03-30 | Stmicroelectronics, Inc. | Programmable SRAM source bias scheme for use with switchable SRAM power supply sets of voltages |
US8112468B1 (en) | 2007-03-22 | 2012-02-07 | Tabula, Inc. | Method and apparatus for performing an operation with a plurality of sub-operations in a configurable IC |
ATE549720T1 (de) * | 2007-06-29 | 2012-03-15 | Nxp Bv | Statische speichervorrichtungen |
US8248101B2 (en) | 2007-09-06 | 2012-08-21 | Tabula, Inc. | Reading configuration data from internal storage node of configuration storage circuit |
US7957177B2 (en) * | 2008-06-05 | 2011-06-07 | Altera Corporation | Static random-access memory with boosted voltages |
US7830199B2 (en) * | 2008-07-02 | 2010-11-09 | Analog Devices, Inc. | Dynamically-driven deep n-well circuit |
CN102460583A (zh) * | 2009-06-12 | 2012-05-16 | 株式会社半导体理工学研究中心 | 锁存电路的电压特性调整方法和半导体器件的电压特性调整方法以及锁存电路的电压特性调整器 |
EP2434494A1 (en) * | 2010-09-27 | 2012-03-28 | SuVolta, Inc. | Integrated circuit devices and methods |
US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
US8755218B2 (en) | 2011-05-31 | 2014-06-17 | Altera Corporation | Multiport memory element circuitry |
US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
US9276083B2 (en) * | 2012-12-14 | 2016-03-01 | Altera Corporation | Memory elements with stacked pull-up devices |
JP2014135398A (ja) * | 2013-01-10 | 2014-07-24 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
GB2520740A (en) * | 2013-11-29 | 2015-06-03 | St Microelectronics Res & Dev | Low power die |
JP2016092536A (ja) * | 2014-10-31 | 2016-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2001
- 2001-03-15 JP JP2001074700A patent/JP2001338993A/ja active Pending
- 2001-03-23 US US09/814,724 patent/US20010038552A1/en not_active Abandoned
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
US7995377B2 (en) | 2005-10-04 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor memory device |
JP2007103629A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体記憶装置 |
US8203868B2 (en) | 2005-10-04 | 2012-06-19 | Renesas Electronics Corporation | Semiconductor memory device |
JP2008152855A (ja) * | 2006-12-18 | 2008-07-03 | Renesas Technology Corp | 半導体集積回路とその製造方法 |
JP2008176829A (ja) * | 2007-01-16 | 2008-07-31 | Fujitsu Ltd | メモリマクロ |
JP2009259373A (ja) * | 2008-03-27 | 2009-11-05 | Denso Corp | 半導体メモリ装置 |
JP2013054795A (ja) * | 2011-09-02 | 2013-03-21 | Fujitsu Semiconductor Ltd | メモリ装置 |
US9990975B2 (en) | 2015-03-10 | 2018-06-05 | Toshiba Memory Corporation | Nonvolatile semiconductor memory |
JP2020170798A (ja) * | 2019-04-04 | 2020-10-15 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
KR20200118364A (ko) * | 2019-04-04 | 2020-10-15 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
KR102233532B1 (ko) * | 2019-04-04 | 2021-03-30 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
US11430796B2 (en) | 2019-04-04 | 2022-08-30 | Winbond Electronics Corp. | SRAM layout scheme for improving write margin |
Also Published As
Publication number | Publication date |
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US20010038552A1 (en) | 2001-11-08 |
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