JP6555927B2 - 半導体素子搭載用リードフレーム及び半導体装置の製造方法 - Google Patents

半導体素子搭載用リードフレーム及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6555927B2
JP6555927B2 JP2015100743A JP2015100743A JP6555927B2 JP 6555927 B2 JP6555927 B2 JP 6555927B2 JP 2015100743 A JP2015100743 A JP 2015100743A JP 2015100743 A JP2015100743 A JP 2015100743A JP 6555927 B2 JP6555927 B2 JP 6555927B2
Authority
JP
Japan
Prior art keywords
plating
semiconductor element
plating layer
lead frame
metal plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015100743A
Other languages
English (en)
Other versions
JP2016219524A (ja
Inventor
薫 菱木
薫 菱木
一則 飯谷
一則 飯谷
Original Assignee
大口マテリアル株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大口マテリアル株式会社 filed Critical 大口マテリアル株式会社
Priority to JP2015100743A priority Critical patent/JP6555927B2/ja
Priority to US15/156,730 priority patent/US9735106B2/en
Priority to TW105115255A priority patent/TWI593072B/zh
Priority to CN201610331019.3A priority patent/CN106169458B/zh
Publication of JP2016219524A publication Critical patent/JP2016219524A/ja
Application granted granted Critical
Publication of JP6555927B2 publication Critical patent/JP6555927B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体素子搭載用リードフレーム及び半導体装置、並びにそれらの製造方法に関する。
携帯機器向けを中心として、半導体装置（パッケージ）の小型化が進んでいる。このため様々なＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が市場に投入されているが、特許文献１に記載された半導体装置は、これらの中でも、構成が単純で低コスト化が可能であり、また多ピン化も可能であることから、ＦＰＢＧＡ（Ｆｉｎｅ Ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の代替として期待されている。
特許文献１に記載された半導体装置の製造方法では、金属材料として主にリードフレーム用の銅材を用い、一方の面（表面側）のワイヤボンディング部、及び他方の面（裏面側）の半導体素子搭載部の反対面およびワイヤボンディング部の反対面に相当する外部接続端子面の部分にめっきを施し、半導体素子搭載用リードフレームを完成させる。
図１３は、特許文献１に記載の従来の半導体装置の製造方法を示した図である。図１３に示されるように、半導体素子１６０を搭載し、ボンディングワイヤ１７０にて半導体素子１６０の電極１６１とリードフレームのワイヤボンディング部１２０を接続後、半導体素子１６０およびボンディングワイヤ１７０等をエポキシ樹脂１８０などで封止する。
図１４は、特許文献１に記載の従来の半導体装置の製造方法を示した図である。図１４に示されるように、外部接続端子面として形成しためっき層１３０をエッチング用マスクとして銅材１１０をエッチングし、半導体素子搭載部１１４および外部接続端子部１１５を各々電気的に独立させ、最後にパッケージの大きさに切断し個々のパッケージを完成する。ここで、エポキシ樹脂封止の後にその裏面に露出した金属材料をエッチングする事を特にエッチバックとして以後明記し、リードフレームのパターン形成の為のエッチングと区別する。
図１５は、特許文献１に記載された従来のもう１つの半導体装置の製造方法を示した図である。図１５に示されるように、特許文献１に記載されたもう一つの半導体装置の製造方法では、金属材料として主にリードフレーム用の銅材１１０を用い、一方の面（表面側）のワイヤボンディング部１２０、および他方の面（裏面側）の半導体素子搭載部の反対面およびワイヤボンディング部の反対面に相当する外部接続端子面の部分にめっき層１３０を形成する。その後、裏面側の全面にレジストによるマスクを形成し、表面側は、形成しためっきをエッチング用マスクとして使用し、銅材に表面側から所定の深さとなるハーフエッチングを施し、半導体素子搭載用リードフレームを完成させる。そして、半導体素子１６０を搭載し、ボンディングワイヤ１７０にて半導体素子１６０の電極１６１とリードフレームのワイヤボンディング部１２０を接続後、半導体素子１６０およびボンディングワイヤ１７０等をエポキシ樹脂１８０などで封止する。
図１６は、特許文献１に記載された従来のもう１つの半導体装置の製造方法を示した図である。図１６に示されるように、外部接続端子面として形成しためっき層１３０をエッチング用マスクとして銅材１１０をエッチバックし、半導体素子搭載部１１４および外部接続端子部１１５を各々電気的に独立させ、最後にパッケージの大きさに切断し個々のパッケージを完成する。
特許文献１に記載された半導体装置の製造方法によれば、樹脂封止まではそれぞれの端子部（ワイヤボンディング部と外部接続端子部）が金属材料又はそのハーフエッチングの残部でつながっており、樹脂封止後に金属材料又はそのハーフエッチングの残部をエッチバックで除去するため、それぞれの外部接続端子を外形フレームとつなげておく必要がない。そのため、従前のリードフレームのような支持部が必要なく、設計の自由度が増し、例えば外部接続端子を２列以上に並べることも可能であり、小型のパッケージサイズで多ピン化が可能となる。
特開平１１−１９５７４２号公報
しかしながら、特許文献１に記載された図１４に示す半導体装置は、内部端子と封止樹脂との接触のみで接続されているため密着強度が弱い。このため、樹脂封止後のエッチバックで金属材料をエッチング中に、内部端子が封止樹脂から抜けてしまい、工程歩留り悪化によりコストが増加するという問題点を有する。また、半導体装置において外部からの衝撃等で端子部が抜け落ちる可能性もある。また、特許文献１に記載された図１６に示す半導体装置では、内部端子形状を表面からハーフエッチング加工し窪み形状にして封止樹脂との接触面を増やして接続強度を上げようとする方法が提案されている。内部端子が窪み形状を持つことで、端子と封止樹脂との密着性は向上するが、高価なエッチング液を使用し表面からハーフエッチング加工をする工程を追加する必要がありコストが増加する問題があった。
そこで、本発明は、樹脂封止後のエッチバックで金属材料をエッチングする際の端子抜けを防止できるとともに、高価なプロセスを必要とせず、安価に製造可能な半導体素子搭載用リードフレーム及び半導体装置、並びにそれらの製造方法を提供することを目的とする。
上記目的を達成するため、本発明の一態様に係る半導体素子搭載用リードフレームは、金属板と、
該金属板の表面上に設けられた半導体素子搭載領域と、
前記金属板の前記表面上の前記半導体素子搭載領域の周囲に形成された内部端子用めっき層と、
前記金属板の裏面上の前記半導体素子搭載領域及び前記内部端子用めっき層の反対側の位置に形成された外部端子用めっき層と、を有し、
前記内部端子用めっき層は、逆台形の断面形状を有する逆テーパー形状に構成された構造であり、前記金属板の前記表面が封止樹脂で覆われたときに、該封止樹脂からの裏面側への抜けを防止する構造を有し、
前記外部端子用めっき層は、該逆台形の断面形状を有しない。
本発明の他の態様に係る半導体装置は、逆テーパーの断面形状を有する金属柱からなる半導体素子搭載部と、
逆テーパーの断面形状を有する金属柱からなり、前記半導体素子搭載部の周辺に配置されたリード部と、
前記半導体素子搭載部の表面上に搭載された半導体素子と、
前記リード部の表面上に形成された内部端子用めっき層と、
前記リード部の裏面上に形成された外部端子用めっき層と、
前記半導体素子の電極と前記内部端子用めっき層とを電気的に接続するボンディングワイヤと、
前記半導体素子、前記内部端子用めっき層及び前記ボンディングワイヤを覆う封止樹脂と、を有し、
前記内部端子用めっき層は、逆台形の断面形状を有する逆テーパー形状に構成された構造であり、前記封止樹脂からの裏面側への抜けを防止する構造を有し、
前記外部端子用めっき層は、該逆台形の断面形状を有しない。
本発明の他の態様に係る半導体素子搭載用リードフレームの製造方法は、金属板の表面及び裏面を第１のレジスト層で覆う工程と、
前記金属板の前記表面上の前記第１のレジスト層に、逆台形の断面形状を有する開口を形成して第１のめっきマスクを形成する工程と、
該第１のめっきマスクを用いて前記金属板の前記表面上に第１のめっき層を形成する工程と、
前記第１のめっきマスク及び前記第１のレジスト層を除去する工程と、
前記金属板の前記表面及び前記裏面を第２のレジスト層で覆う工程と、
前記金属板の前記裏面上の前記第２のレジスト層に開口を形成して第２のめっきマスクを形成する工程と、
該第２のめっきマスクを用いて前記金属板の前記裏面上に第２のめっき層を形成する工程と、
前記第２のめっきマスク及び前記第２のレジスト層を除去する工程と、を有する。
本発明の他の態様に係る半導体装置の製造方法は、前記半導体素子搭載用リードフレームの製造方法により製造された半導体素子搭載用リードフレームの前記表面上の所定領域に半導体素子を搭載する工程と、
該半導体素子の電極と前記第１のめっき層とをワイヤボンディングにより接続する工程と、
前記半導体素子搭載用リードフレームの前記表面上を樹脂封止する工程と、
前記第２のめっきマスクをエッチングマスクとして、前記金属板を前記裏面側からエッチングし、テーパー状の側面を有する金属柱を形成する工程と、
前記金属板の前記裏面上を樹脂封止する工程と、を有する。
本発明によれば、リードフレームパターン形成エッチングを不要とし、簡素化された製造工程により安価に製造できるとともに、樹脂封止後のエッチバックで金属材料をエッチングの際の端子抜けを防止できる。また、半導体装置において外部からの衝撃等で端子部が抜け落ちることのない信頼性の高い半導体装置を得られる。
本発明の第１の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。 本発明の第１の実施形態に係る半導体装置の一例を示した図である。 本発明の第１の実施形態に係る半導体素子搭載用リードフレームの製造方法の前半の一連の工程を示した図である。図３（ａ）は、金属板用意工程の一例を示した図である。図３（ｂ）は、第１のレジスト層形成工程の一例を示した図である。図３（ｃ）は、第１の露光工程の一例を示した図である。図３（ｄ）は、第１の現像工程の一例を示した図である。図３（ｅ）は、第１のめっき工程の一例を示した図である。図３（ｆ）は、第１のレジスト層剥離工程の一例を示した図である。 本発明の第１の実施形態に係る半導体素子搭載用リードフレームの製造方法の後半の一例の工程を示した図である。図４（ａ）は、第２のレジスト層形成工程の一例を示した図である。図４（ｂ）は、第２の露光工程の一例を示した図である。図４（ｃ）は、第２の現像工程の一例を示した図である。図４（ｄ）は、第２のめっき工程の一例を示した図である。図４（ｅ）は、第２のレジスト層剥離工程の一例を示した図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。図５（ａ）は、半導体素子搭載工程の一例を示した図である。図５（ｂ）は、ワイヤボンディング工程の一例を示した図である。図５（ｃ）は、第１の樹脂封止工程の一例を示した図である。図５（ｄ）は、エッチング工程の一例を示した図である。図５（ｅ）は、第２の樹脂封止工程の一例を示した図である。 本発明の第２の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。 本発明の第２の実施形態に係る半導体装置の一例を示した図である。 本発明の第２の実施形態に係る半導体素子搭載用リードフレームの製造方法の一例の前半の一連の工程を示した図である。図８（ａ）は、金属板用意工程の一例を示した図である。図８（ｂ）は、レジスト層形成工程の一例を示した図である。図８（ｃ）は、第１の露光工程の一例を示した図である。図８（ｄ）は、第１の現像工程の一例を示した図である。図８（ｅ）は、第１のめっき工程の一例を示した図である。図８（ｆ）は、第１のレジスト層剥離工程の一例を示した図である。 本発明の第３の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。 本発明の第３の実施形態に係る半導体装置の一例を示した図である。 本発明の第４の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。 本発明の第４の実施形態に係る半導体装置の一例を示した図である。 特許文献１に記載の従来の半導体装置の製造方法を示した図である。 特許文献１に記載の従来の半導体装置の製造方法を示した図である。 特許文献１に記載された従来のもう１つの半導体装置の製造方法を示した図である。 特許文献１に記載された従来のもう１つの半導体装置の製造方法を示した図である。
以下、図面を参照して、本発明を実施するための形態の説明を行う。
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。第１の実施形態に係る半導体素子搭載用リードフレーム５０は、金属板１０と、内部端子用めっき層２０と、外部端子用めっき層３０とを備える。また、金属板１０の表面１１上には半導体素子搭載領域１３が設けられている。内部端子用めっき層２０は、金属板１０の表面１１上の半導体素子搭載領域１３の周囲に設けられる。また、外部端子用めっき層３０は、金属板１０の裏面１２上であって、内部端子用めっき層２０の反対側の位置と、半導体素子搭載領域１３の反対側の位置に設けられる。
なお、本実施形態では半導体素子搭載領域を確保してめっき層は配置しない形態を説明するが、半導体素子搭載領域に内部端子用めっき層２０と同等のめっき層と配置してもよい。
金属板１０は、種々の金属材料が用いられてよいが、例えば銅材又は銅合金材が用いられてもよく、通常のリードフレームで用いられている高強度の金属材料を用いることが望ましい。金属板１０の厚みは、ハンドリングの容易性等を考慮し、５０〜２００μｍの範囲で選択することが好ましい。更に好ましくは、エッチバックの生産性を考慮して、５０〜１５０μｍの厚さの金属板を用いると良い。ここで、金属板１０について、半導体素子が搭載されて電気的に接続される内部端子用めっき層２０のパターンニング面を以後は表面１１と明記し、外部機器と電気的に接続される外部端子用めっき層３０のパターンニング面を以後は裏面１２と明記する。
内部端子用めっき層２０は、半導体素子搭載領域１３に搭載された半導体素子（図１には図示せず）の電極をワイヤボンディングにより接続するための内部端子をなすめっき層である。よって、内部端子用めっき層２０は、半導体素子搭載領域１２に半導体素子が搭載されたときに、半導体素子の電極とボンディングワイヤを介して接続が可能なように、半導体素子搭載領域１３と同一面である金属板１０の表面１１上であって、かつ半導体素子搭載領域１３の周辺に形成される。
内部端子用めっき層２０は、封止樹脂からの抜けを防止する樹脂抜け防止構造を有して構成される。具体的には、図１に示されるように、内部端子用めっき層２０は、逆台形の断面形状を有するとともに、逆テーパー状の側面を有して構成される。かかる形状を有することにより、金属板１０の表面１１上が封止樹脂で覆われた際、封止樹脂からの抜け不良の発生を防止することができる。つまり、逆台形の形状を有することにより、先端の広がった部分が封止樹脂に引っ掛かる状態となり、内部端子用めっき層２０が抜け難い状態となる。本実施形態に係る内部端子用めっき層２０は、このような、先端が根元よりも広い形状を有することにより、樹脂抜けを効果的に防止する。
内部端子用めっき層２０の逆台形又は逆テーパー形状のテーパー角度は、用途に応じて種々の角度に設定されてよいが、例えば、３０°以上７０°以下に設定されてもよい。なお、逆台形の断面形状又は逆テーパーの側面形状は、例えば、このような形状を有するめっきマスクを露光により形成することにより形成されるが、この点の詳細については後述する。
外部端子用めっき層３０は、外部機器が接続される外部端子として機能するめっき層３０である。外部端子用めっき層３０は、樹脂抜けを防止する必要は無いので、通常の矩形の断面形状を有するめっき層として形成されてよい。なお、外部端子用めっき層３０は、金属板１０の裏面１２上に、内部端子用めっき層２０及び半導体素子搭載領域１３の反対側の位置に形成される。
図２は、本発明の第１の実施形態に係る半導体装置の一例を示した図である。第１の実施形態に係る半導体装置１００は、半導体素子搭載部１４と、リード部１５と、内部端子用めっき層２０と、外部端子用めっき層３０と、半導体素子６０と、ボンディングワイヤ７０と、封止樹脂８０、８１とを有する。
図１に示した半導体素子搭載用リードフレーム５０の金属板１０を、外部端子用めっき層３０をエッチングマスクとして裏面１２側からエッチングすることにより、半導体搭載領域１３及び各内部端子用めっき層２０が各々分離し、半導体素子搭載部１４及びリード部１５を構成している。半導体素子部１４及びリード部１５は、逆テーパー形状の側面を有する金属柱として構成される。リード部１２の表面１１上には内部端子用めっき層２０が形成されており、裏面１２上には外部端子用めっき層３０が形成されている。また、半導体素子搭載部１４の表面１１上には半導体素子６０が搭載され、裏面１２上には外部端子用めっき層３０が形成されている。
また、半導体素子６０の電極６１は、ボンディングワイヤ７０を介して内部端子用めっき層２０の表面上に接続されている。半導体素子搭載部１４及びリード部１５の表面１１上、つまり半導体素子６０、内部端子用めっき層２０及びボンディングワイヤ７０は、封止樹脂８０により封止されて覆われている。また、半導体素子搭載部１４、リード部１５及び外部端子用めっき層３０の側面は、封止樹脂８１により封止されており、外部端子用めっき層３０の表面が外部接続端子として封止樹脂８１から露出している。
ここで、図１の半導体素子搭載用リードフレーム５０の状態から、図２の半導体装置１００に加工される際、半導体素子搭載部１４及びリード部１５の表面１１上を封止樹脂８０で封止した後、金属板１０を裏面１２側からエッチングするという手順になる。その時、金属板１０のエッチングが進行するにつれて、半導体素子搭載部１４及びリード部１５は分離してゆき、最終的な支持箇所は封止樹脂８０に支持されている内部端子用めっき層２０とリード部１５の接合のみとなってしまう。エッチングは、エッチング液を金属板１０に噴射することにより行われるので、金属板１０にはある程度の強さの圧力が加わる。よって、内部端子用めっき層２０と封止樹脂８０とは、このエッチングの圧力に耐え得る接合力を有することが必要である。本実施形態に係る半導体装置１００では、内部端子用めっき層２０が逆台形の断面形状を有し、逆テーパー状の側面形状を有するので、根元よりも広い周長を有する側面部が封止樹脂８０と係合する状態となり、効果的にリード部１５の端子抜けを防止することができる。
なお、裏面１２側の封止樹脂８１は、表面１１側の封止樹脂８０と同一の樹脂であってもよいし、異なる樹脂であってもよいが、全体の整合性の観点から、同一の樹脂から構成されることが好ましい。
次に、本発明の第１の実施形態に係る半導体素子搭載用リードフレームの製造方法について説明する。
図３は、本発明の第１の実施形態に係る半導体素子搭載用リードフレームの製造方法の前半の一連の工程を示した図である。
図３（ａ）は、金属板用意工程の一例を示した図である。金属板用意工程においては、金属板１０が用意される。なお、金属板１０には、上述のように、例えば、厚さ５０〜２００μｍの銅板を用いてもよい。
図３（ｂ）は、第１のレジスト層形成工程の一例を示した図である。第１のレジスト層形成工程においては、最初に、金属板１０の両面にレジスト層４０を形成し、金属板１０の表面１１及び裏面１２の全面をレジスト層４０で覆う。レジスト層４０の形成は、種々のレジストを用いてよく、例えば、金属板１０の両面にドライフィルムレジストをラミネートしてもよい。また、ドライフィルムレジストの種類、厚みは特に限定されないが、通常感光部が硬化するネガタイプのものを用いる。この他にポジタイプのドライフィルムレジストを用いても良い。また液状のフォトレジストを塗布しても良い。レジスト層４０の厚みは、形成するパターンの線幅・線間距離で決定されるが、１５〜４０μｍの範囲を用いることが多い。
図３（ｃ）は、第１の露光工程の一例を示した図である。第１の露光工程においては、レジスト層４０に、所定の位置に所定の形状の内部端子用めっき層２０を形成するためのパターンを露光する。これは、一般的な方法と同じで、レジスト層４０にパターンを形成したフォトマスク（図示せず）を密着させ、紫外線を照射することでフォトマスクのパターンをドライフィルムレジストに露光する。このとき、半導体素子６０が搭載される面側となる表面１１側と反対側の外部接続端子となる裏面１２側が区別される。表面１１側に内部端子用めっき層２０のめっきパターンを露光し、裏面１２側は全面露光にてパターンニングしない構造とする。
なお、露光の際、紫外線の散乱光を用いて露光し、散乱光が斜めから入射するようにし、逆台形の断面形状となるようにパターニングを行う。図３（ｃ）に示されるように、硬化しないレジスト層４０が逆台形の断面形状を構成するように紫外線の散乱光を照射し、散乱光が照射した部分は硬化部分４１となる。
図３（ｄ）は、第１の現像工程の一例を示した図である。第１の現像工程では、露光工程後のレジスト層４０が現像され、未硬化部分が溶解除去され、開口部４２が形成される。これにより、めっきマスク４３が完成する。なお、レジスト層４０として、アルカリ現像型のフォトレジストを用いる場合は指定の現像液を用いる。このようにして、金属板１０の表面１１側に所定形状の開口部４２が形成された内部端子用めっき層２０用のレジストマスクを形成する。
なお、図３（ｂ）〜図３（ｄ）が、第１のめっきマスク形成工程となる。第１のめっきマスク形成工程により、逆台形の断面形状、つまり逆テーパー形状の側面形状の開口部４２を有するめっきマスク４３が形成される。
図３（ｅ）は、第１のめっき工程の一例を示した図である。第１のめっき工程においては、めっきマスク４３の開口部４２にめっきを行ない、内部端子用めっき層２０を形成する。めっきの金属は耐熱性、半導体素子との接合のためのワイヤボンディング性等を考慮し、通常は電気めっきで、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ等の単層めっきあるいは２種以上の積層めっきをする。上述のように、めっきマスク４３の開口部４２が逆テーパー形状を有するため、金属板１０の表面１１に、テーパーめっきが施されることになる。
上述のように、テーパーめっきは、半導体素子６０を搭載し、ワイヤボンディングした半導体素子搭載側に封止樹脂８０を封入した後の内部端子の接続強度を向上させる目的が有る。例えば、テーパーめっきのテーパー角度を３０°以上７０°以下にすることで、接続強度を十分に向上させるテーパーめっき層が得られる。めっき形状のテーパー角度が３０°未満のときには、封止樹脂８０が内部端子用めっき層２０との間に充填し難くなり、未充填を生じるおそれがある。また、テーパー角度が７０°を超えたときには、封止樹脂８０と内部端子用めっき層２０との接続強度が不足し、エッチバック後に端子剥がれを生じるおそれがある。例えば、Ｎｉを用いてテーパーめっき層を形成し、封止樹脂８０との密着性を向上させた後、半導体素子６０との接続のために行われるワイヤボンディング性を考慮して、Ａｕめっき層、Ａｇめっき層及び／又はＰｄめっき層をめっきして積層めっき層としてもよい。
図３（ｆ）は、第１のレジスト層剥離工程の一例を示した図である。レジスト層剥離工程においては、めっきマスク４３及び裏面１２のレジスト層４１が剥離される。なお、レジスト層４０としてアルカリ現像型のフォトレジストを用いている場合には、指定の剥離液を用いる。
図４は、本発明の第１の実施形態に係る半導体素子搭載用リードフレームの製造方法の後半の一例の工程を示した図である。
図４（ａ）は、第２のレジスト層形成工程の一例を示した図である。第２のレジスト層形成工程においては、内部端子用めっき層２０がめっきパターンニングされた金属板１０の両面１１、１２の全面に、レジスト層４４が形成される。レジスト層４４の形成は、種々のレジストを用いて行われてよく、例えば、ドライフィルムレジストをラミネートしてレジスト層４４を形成してもよい。ドライフィルムレジストの種類、厚みは特に限定されないが、通常感光部が硬化するネガタイプのものを用いる。この他に、ポジタイプのドライフィルムレジストでも良い。また液状のフォトレジストを塗布することでも良い。レジスト層４４の厚みは形成するパターンの線幅・線間距離で決定されるが、１５〜４０μｍの範囲を用いることが多い。
図４（ｂ）は、第２の露光工程の一例を示した図である。第２の露光工程においては、レジスト層４４に、所定の位置に所定の形状の外部端子用めっき層３０を形成するためのパターンを露光する。これは、一般的な方法と同じで、レジスト層４０にパターンを形成したフォトマスクを密着させ、紫外線を照射することでフォトマスクのパターンをレジスト層４４に露光する。表面１１側の内部端子用めっき層２０のめっきパターン上にラミネートされたレジスト層４４は全面露光し、裏面１２側は外部端子用めっき層３０のめっきパターンを露光する。なお、裏面１２側は、通常のめっき層の形成でよいので、散乱光ではない一般的な紫外線を照射してよい。なお、紫外線が照射されたレジスト層４４は、硬化部分４５となる。
図４（ｃ）は、第２の現像工程の一例を示した図である。第２の現像工程では、現像により、未硬化の部分のレジスト層４４が溶解除去され、開口部４６が形成される。これにより、裏面１２側にめっきマスク４７が形成される。なお、レジスト層４４にアルカリ現像型のフォトレジストを用いる場合は指定の現像液を用いる。
このようにして金属板１０の裏面１２側に所定形状の開口部４６が形成された外部端子用めっき層３０用のめっきマスク４７が形成される。なお、図４（ａ）〜図４（ｃ）が、第２のめっきマスク形成工程となる。
図４（ｄ）は、第２のめっき工程の一例を示した図である。第２のめっき工程では、めっきマスク４７の開口部４６にめっきを行なう。めっきの金属は耐熱性、外部機器との半田接合性等を考慮し、通常の電気めっきで良く、Ｎｉ、Ｐｄ、Ａｕ等の単層めっきあるいは２種以上の積層めっきをする。例えば、Ｎｉめっき０．５μｍ、Ｐｄめっき０．０１μｍ、Ａｕめっき０．００３μｍとしてもよい。特にここでは、エッチバック後の外部端子用めっき層３０のダレ込みやバリを防止する目的で、Ｎｉめっきの厚付けめっきを用いると良い。Ｎｉめっきの厚付けめっきは、エッチバック後の外部端子用めっき層３０のダレ込みやバリを防止する目的が有り、例えば、スルファミン酸ニッケルめっきでＮｉめっき層を２μｍ以上２０μｍ以下の厚さで形成する。その後、Ｐｄめっき層を０．０１μｍ形成し、Ａｕめっき層を０．００３μｍ形成すれば、エッチバック後の外部端子用めっき層３０のダレ込みやバリの発生を防止することができる。Ｎｉめっき層の厚さが２μｍ未満の場合には、エッチバック後の外部端子用めっき層３０のダレ込みやバリを生じるおそれがある。一方、Ｎｉめっき層が２０μｍを超えた場合には、めっき厚みが厚くなり生産性が低下する。よって、外部端子用めっき層３０の一部として、Ｎｉめっき層を２μｍ以上２０μｍ以下の範囲で形成してもよい。このように、外部端子用めっき層３０は、多層のめっき層で構成してもよい。
図４（ｅ）は、第２のレジスト層剥離工程の一例を示した図である。第２のレジスト層剥離工程では、表面１１側のレジスト層４５及び裏面１２側のめっきマスク４７を剥離する。レジスト層４４として、アルカリ現像型のフォトレジストを用いている場合には、第２のレジスト層剥離工程では、指定の剥離液を用いる。
次に、シート状にカッティングし必要であれば洗浄し本発明の第１の実施形態に係る半導体素子搭載用リードフレームが得られる。
次に、本発明の第１の実施形態に係る半導体素子搭載用リードフレームを用いた半導体装置の製造方法について説明する。
図５は、本発明の第１の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。
図５（ａ）は、半導体素子搭載工程の一例を示した図である。半導体素子搭載工程においては、半導体素子搭載用リードフレーム５０の半導体素子搭載領域１３上に、半導体素子６０を搭載する。なお、半導体素子６０の搭載は、半導体素子搭載用リードフレーム５０の表面１１側の半導体素子搭載領域１３上に、半導体素子６０を、ダイペースト等を用いて搭載してもよい。なお、ダイペーストには、銀ペースト等を用いてもよい。
図５（ｂ）は、ワイヤボンディング工程の一例を示した図である。ワイヤボンディング工程では、半導体素子６０の電極６１が、ワイヤボンディングによりボンディングワイヤ７０を介して内部端子用めっき層２０に電気的に接続される。ボンディングワイヤ７０には、金ワイヤや銅ワイヤなど２０〜４０μｍφの大きさのワイヤを用いてもよい。
図５（ｃ）は、第１の樹脂封止工程の一例を示した図である。第１の樹脂封止工程では、金属板１０の表面１１上に封止樹脂８０を充填し、金属板１０の半導体素子搭載側である表面１１側を樹脂封止する。なお、封止樹脂８０には、例えば、エポキシ樹脂等を用いてもよい。
図５（ｄ）は、エッチング工程の一例を示した図である。エッチング工程では、外部端子用めっき層３０をエッチングマスクとして、裏面１２側から金属板１０がエッチングされる。このように、金属板１０をエッチバック加工することで、半導体素子搭載部１４及びリード部１５が独立する。ここで、エッチング加工は、外部端子用めっき層３０側の一方向からエッチバックされることで、エッチバック後の半導体素子搭載部１４及びリード部１５の断面形状が逆台形の形状、つまり逆テーパーの側面形状となることで、封止樹脂８１からの抜け不良を無くすことが出来る。例えば、エッチング工程では、エッチバックに使用される銅材選択エッチング液をノズル噴射して、半導体装置搭載用リードフレーム５０の裏面１２側に吹き付けるが、この時に噴射圧と噴射時間とノズル搖動角度の調整等で、エッチバック後の半導体素子搭載部１４及びリード部１５の断面形状が逆台形に形成される様に調整すればよい。
図５（ｅ）は、第２の樹脂封止工程の一例を示した図である。第２の樹脂封止工程においては、金属板１０のエッチバック加工後の裏面１２側を樹脂封止する。この第２の樹脂封止工程は、エッチバックにて半導体素子搭載部１４及びリード部１５の側面が露出したことにより、酸化や変色等の劣化を防止すると同時に、半導体素子搭載部１４及びリード部１５の抜け不良を防止するためにも有効な手法である。
そして最後に、ダイシングなどの方法で個々のパッケージサイズに切断する。このようにして、リードフレームの製造工程においてエッチング工程を使用せずに半導体素子搭載用リードフレームが得られる。
本発明の第１の実施形態に係る半導体素子搭載用リードフレーム及び半導体装置、並びにそれらの製造方法によれば、内部端子用めっき層２０を逆台形の断面形状を有する構造とすることにより、封止樹脂８０からの内部端子用めっき層２０の抜けを効果的に防止することができる。また、エッチバック加工により、半導体素搭載部１４及びリード部１５も逆テーパー形状に構成することにより、裏面１２側でも外部端子用めっき層３０を含む半導体素子搭載部１４及びリード部１５の抜けを効果的に防止することができる。
〔第２の実施形態〕
図６は、本発明の第２の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。
図６において、第２の実施形態に係る半導体素子搭載用リードフレーム５１は、金属板１０及び外部端子用めっき層３０の構成は図１に示す第１の実施形態に係る半導体素子搭載用リードフレーム５０と同様であるが、内部端子用めっき層２１の構成が、第１の実施形態に係る半導体素子搭載用リードフレーム５０と異なっている。
図６に示されるように、内部端子用めっき層２１は、外部端子用めっき層３０と同様に矩形の断面形状を有するが、表面２２が粗化された構成となっている。かかる粗化された表面２２を有することにより、内部端子用めっき層２１は、封止樹脂８０との接合性を高めることができる。
内部端子用めっき層２１の表面２２の粗化は、表面２２を粗化できる限り、種々の方法により行われてよいが、例えば、粗化めっきが可能な粗化めっき浴を用いて内部端子用めっき層２１をめっきして形成してもよい。粗化めっきは、半導体素子６０を搭載し、ワイヤボンディングした半導体素子搭載側に封止樹脂８０を封入した後、内部端子用めっき層２１の接続強度を向上させる目的がある。例えば、塩素系Ｎｉ粗化めっきしてＰｄめっきした後のめっき表面の表面粗さ（Ｒａ）を０．２μｍ以上０．７μｍ以下にすることで、接続強度を十分に向上させかつボンディングが可能な粗化めっきが得られる。めっき表面粗さ（Ｒａ）が０．２μｍ未満のときには、封止樹脂８０と内部端子用めっき層２１との接続強度が不足し、エッチバック後に端子剥れを生じるおそれがある。また、めっき表面粗さ（Ｒａ）０．７μｍを超えたときには、めっき厚を厚くする必要が生じて生産性が低下する。このように、粗化めっきは、表面が粗化していればよく、Ｐｄ等の単層の粗化めっきあるいは、Ｎｉ等の粗化めっきの上にＰｄ、Ａｕ、Ａｇ等の貴金属めっきを行う積層めっきでもよい。
また、上記では、内部端子用めっき層２１の断面形状が矩形形状の場合について説明したが、内部端子用めっき層２１の断面形状は矩形形状に限定されるものではない。例えば、第１の実施形態のように、断面形状が逆台形等でもよい。この場合、形状による効果と、粗化されて表面による効果で、より内部端子用めっき層２１の接続強度を向上させることができる。
かかる構成を有することにより、第２の実施形態に係る半導体素子搭載用リードフレーム５１は、内部端子用めっき層２１の樹脂抜けを効果的に防止することができる。なお、内部端子用めっき層２１以外の構成要素は、第１の実施形態に係る半導体素子搭載用リードフレーム５０と同様であるので、同一の参照符号を付し、その説明を省略する。
図７は、本発明の第２の実施形態に係る半導体装置１０１の一例を示した図である。内部端子用めっき層２１の表面２２が粗化され、封止樹脂８０との接合性が十分に高められている点は、第１の実施形態に係る半導体装置１００と同様である。なお、他の構成要素は、第１の実施形態に係る半導体装置１００と同様であるので、各構成要素に同一の参照符号を付してその説明を省略する。
次に、本発明の第２の実施形態に係る半導体素子搭載用リードフレームの製造方法について説明する。なお、第２の実施形態に係る半導体素子搭載用リードフレームの製造方法については、第１の実施形態に係る半導体素子搭載用リードフレームの製造方法と異なる点を中心に説明し、同一又は類似の内容については、その説明を省略又は簡略化する。
図８は、本発明の第２の実施形態に係る半導体素子搭載用リードフレームの製造方法の一例の前半の一連の工程を示した図である。
図８（ａ）は、金属板用意工程の一例を示した図であり、図８（ｂ）は、レジスト層形成工程の一例を示した図である。金属板用意工程及びレジスト層形成工程は、図３（ａ）、（ｂ）に示した第１の実施形態に係る半導体素子搭載用リードフレームと同様であるので、各構成要素に同一の参照符号を付してその説明を省略する。
図８（ｃ）は、第１の露光工程の一例を示した図である。第１の露光工程においては、紫外線の散乱光を用いずに、一般的な紫外線を用いる点が異なっている。よって、レジスト層４０の硬化部分４１は、上方から垂直に紫外線が照射され、金属板１０の表面１１に対して、ほぼ垂直に形成される。その他の内容は、図３（ｃ）で説明した内容と同様であるので、説明を省略する。
図８（ｄ）は、第１の現像工程の一例を示した図である。現像により形成された開口部４２ａは、金属板１０の表面１１に対してほぼ垂直な側面を有する。なお、その他の内容は、図３（ｄ）で説明した内容と同様であるので、説明を省略する。また、図８（ｂ）〜図８（ｄ）で第１のめっきマスク形成工程を構成する点も、図３（ｂ）〜図３（ｄ）と同様である。
図８（ｅ）は、第１のめっき工程の一例を示した図である。第１のめっき工程においては、粗化した表面２２が形成される粗化めっき浴を用いてめっきが行われ、内部端子用めっき層２１が形成される。粗化めっきは、半導体素子搭載しワイヤボンディングし半導体素子搭載側に第一の樹脂を封入した後の内部端子の接続強度を向上させる目的が有り、例えば、塩素系Ｎｉ粗化めっきしてＰｄめっきした後のめっき表面の表面粗さ（Ｒａ）が０．２μｍ以上０．７μｍ以下にすることで接続強度を十分に向上させる粗化めっきが得られる。また、Ｎｉ粗化めっきを施した後に、半導体素子との接続のために行われるワイヤボンディング性を考慮して、ＡｕめっきやＡｇめっきやＰｄめっきを積層めっきするのが一般的である。
図８（ｆ）は、第１のレジスト層剥離工程の一例を示した図である。図３（ｆ）に示した第１の実施形態に係る半導体素子搭載用リードフレームと同様であるので、各構成要素に同一の参照符号を付してその説明を省略する。
その後は、第１の実施形態に係る半導体素子搭載用リードフレーム５０の製造方法の図４（ａ）〜（ｅ）と同様の工程を順次実行すればよい。これにより、封止樹脂８０と内部端子用めっき層２１の接合性が高い半導体素子搭載用リードフレーム５１を製造することができる。
本発明の第２の実施形態に係る半導体装置１０１の製造方法は、内部端子用めっき層２１の構成が異なる点以外は、図５で説明した第１の実施形態に係る半導体装置１００の製造方法と同様であるので、その説明を省略する。
〔第３の実施形態〕
図９は、本発明の第３の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。第３の実施形態に係る半導体素子搭載用リードフレーム５２は、金属板１０の表面１１上の半導体素子搭載領域１３の反対側の裏面１２上の位置に、外部端子用めっき層３０が形成されていない点で、第１の実施形態に係る半導体素子搭載用リードフレーム５０と異なっている。
このように、半導体素子搭載領域１３の裏面１２側に外部端子用めっき層３０を設けることは必須ではなく、図９に示すような構成としてもよい。その他の構成要素は、第１の実施形態に係る半導体素子搭載用リードフレームと同様であるので、同一の構成要素に同一の参照符号を付してその説明を省略する。
図１０は、本発明の第３の実施形態に係る半導体装置の一例を示した図である。第３の実施形態に係る半導体装置１０２は、金属板１０が加工して形成された半導体素子搭載部１４を備えていない点で、第１の実施形態に係る半導体装置１００と異なっている。このように、半導体素子６０が半導体素子搭載部１４上に設けられることは必須ではなく、エッチング工程で除去してしまい、封止樹脂８０、８１で半導体素子６０を保持する構成であってもよい。
なお、第３の実施形態に係る半導体素子搭載用リードフレームの製造方法は、第１の実施形態に係る半導体素子搭載用リードフレームの製造方法において、図４（ｂ）〜（ｄ）の第２のめっきマスク形成工程において、半導体素子搭載領域１３の反対側の位置のレジスト層４４を硬化部分４５とし、開口部４６を形成しないようにすればよい。
また、第３の実施形態に係る半導体装置の製造方法は、図５で説明した半導体装置の製造方法と同様であり、エッチング工程において、半導体素子搭載領域１３がエッチングにより除去される点のみが異なる。
〔第４の実施形態〕
図１１は、本発明の第４の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。第４の実施形態に係る半導体素子搭載用リードフレーム５３は、金属板１０の表面１１上の半導体素子搭載領域１３の反対側の裏面１２上の位置に、外部端子用めっき層３０が形成されていない点で、第２の実施形態に係る半導体素子搭載用リードフレーム５１と異なっている。
このように、半導体素子搭載領域１３の裏面１２側に外部端子用めっき層３０を設けることは必須ではなく、図１１に示すような構成としてもよい。その他の構成要素は、第２の実施形態に係る半導体素子搭載用リードフレームと同様であるので、同一の構成要素に同一の参照符号を付してその説明を省略する。
図１２は、本発明の第４の実施形態に係る半導体装置の一例を示した図である。第４の実施形態に係る半導体装置１０３は、金属板１０が加工して形成された半導体素子搭載部１４を備えていない点で、第２の実施形態に係る半導体装置１０１と異なっている。このように、半導体素子６０が半導体素子搭載部１４上に設けられることは必須ではなく、エッチング工程で除去してしまい、封止樹脂８０、８１で半導体素子６０を保持する構成であってもよい。
なお、第４の実施形態に係る半導体素子搭載用リードフレームの製造方法は、第２の実施形態に係る半導体素子搭載用リードフレームの製造方法において、図４（ｂ）〜（ｄ）の第２のめっきマスク形成工程において、半導体素子搭載領域１３の反対側の位置のレジスト層４４を硬化部分４５とし、開口部４６を形成しないようにすればよい。
また、第４の実施形態に係る半導体装置の製造方法は、図５で説明した半導体装置の製造方法と同様であり、エッチング工程において、半導体素子搭載領域１３がエッチングにより除去される点のみが異なる。
〔実施例〕
〔実施例１〕
次に、本発明の半導体素子搭載用リードフレームと半導体素子搭載用リードフレームの製造方法の実施例を図８及び図４に示すフローに従って説明する。
金属板１０として、厚さ０．１２５ｍｍの銅系合金材（古河電工製ＥＦＴＥＣ６４−Ｔ）を用いて、両面にドライフィルムレジスト（旭化成製２５５８）をラミネートした（図８（ｂ）参照）。
次に所定のパターンで両面に露光を行い、現像して内部端子用めっき層２１が必要な部分が開口されためっきマスク４３ａを形成した（図８（ｃ）、（ｄ）参照）。
次に、形成したレジストマスク１２の開口部から露出している金属板１０に、塩素系ニッケル浴にて粗化Ｎｉを５μｍ、Ｐｄを０．０１μｍの厚さで順次内部端子用めっき層２１を形成した（図８（ｅ）参照）。
次に、めっきマスク４３ａ及びレジスト層４１を剥離した（図８（ｆ）参照）。
ここで内部端子用めっき層２１として得られためっき表面２２の粗さ（Ｒａ）は、０．２μｍであった。表面粗さの計測は、オリンパス社製ＯＬＳ３０００を使用し表面粗さ（Ｒａ）を測定した（図８（ｆ）参照）。
次に、両面にドライフィルムレジスト４４（旭化成製２５５８）をラミネートした（図４（ａ）参照）。
次に所定のパターンで両面に露光を行い、現像して外部端子用めっき層３０が必要な部分が開口されためっきマスク４７を形成した（図４（ｂ）、（ｃ）参照）。
次に、形成しためっきマスク４７の開口部４６から露出している金属板１０に、スルファミン酸ニッケル浴にてＮｉを２μｍめっきし、Ｐｄを０．０１μｍ、Ａｕを０．００３μｍの厚さで順次めっきし、外部端子用めっき層３０を形成した（図４（ｄ）参照）。
次に、めっきマスク４７及びレジスト層４５を剥離した（図４（ｅ）参照）。
次に、シート状にカッティングし必要であれば洗浄する。この様にして本発明のリードフレームが得られた。
次に、上述の工程で得られた半導体素子搭載用リードフレーム５１を用いて、半導体素子６０の搭載とボンディングワイヤによる連結をしてから表面１１側をエポキシ樹脂８０により第一の樹脂封入を行った（図５（ａ）〜（ｃ）参照）。
次に、裏面１２側に形成した外部端子用めっき層３０をエッチングマスクとして、金属板１０をエッチバック加工した（図５（ｄ）参照）。
次に、裏面１２側からエポキシ樹脂８１により第二の樹脂封入を行った（図５（ｅ）参照）。
その後に、ソーイングにより小片化し半導体装置を作製した。
〔実施例２〜５、比較例〕
表１に実施例２〜５、比較例の各設定を示す。
Figure 0006555927
 実施例２では、内部端子用のめっき層２１の表面粗さ（Ｒａ）を表１に示す通りにした。その他は実施例１と同じ方法で作成した。
実施例３では、図３（ｃ）で説明したように、めっきマスク４３用のレジスト層４０のパターン形成時に、露光工程で散乱光を用いて、逆台形の断面形状の開口部４２を形成した（図３（ｄ）参照）。その後、めっきを施して、内部端子用めっき層２０のテーパー角度を表１に示す通りにした（図２（ｆ）参照）。テーパー角度の計測は、ニコン社製測定顕微鏡ＭＭ−６０を使用し、測定値にて算出した。その他の構成要素は、実施例１と同じ方法で作成した。
実施例４では、実施例３と同様に内部端子用めっき層２０のテーパー角度を表１に示す通りにした。その他の構成要素は、実施例１と同じ方法で作成した。
実施例５では、外部端子用めっき層３０のめっきにおいて、Ｎｉ２０μｍをめっきし、Ｐｄを０．０１μｍ、Ａｕを０．００３μｍの厚さで順次めっきし、外部端子用めっき層３０を形成した（図３（ｄ）参照）。その他の構成要素は、実施例１と同じ方法で作成した。
比較例では、表１に示す通り、内部端子用のめっき層を、一般的な断面矩形形状とし、表面粗化も行わなかった。その他の構成要素は、実施例１と同じ方法で作成した。
次に効果の確認として、実施例１〜５の内部端子用めっき層２０、２１の封止樹脂密着性の確認と外部端子用めっき層３０のダレ込みやバリの外観確認を行った。
内部端子用めっき層２０、２１の封止樹脂密着性の確認については、樹脂封止後のエッチバックで金属材料をエッチング中に、内部端子用めっき層２０、２１が封止樹脂から抜け不具合が発生するかを確認した。抜け不具合が発生しない場合：○、一部に抜け不具合が発生した場合：×、とした。本発明の実施例１〜５の全てに端子抜け不良は発生しなかったが、比較例には数点の内部端子めっき層の抜けの不具合が発生した。本実施例に係る半導体素子搭載用リードフレーム及び半導体装置は、内部端子用めっき層２０、２１の樹脂抜けを効果的に防止できることが確認された。
更に、半導体装置になった状態で半導体装置の底面の金属層や電極層の周縁部の封止樹脂状況を顕微鏡で観察した。外部端子用めっき層３０のダレ込みやバリの発生がない場合：○、一部にダレ込みやバリの発生がある場合：×、と表現することとした。結果を表１に示す。
実施例１〜５及び比較例のサンプル全てに樹脂封止部や電極端子のダレ込みやバリや欠け等は発見されず、良好な結果が得られた。
このように、実施例１〜５のサンプルは、封止樹脂密着性と外部端子外観の双方において、優れた結果が得られた。
以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。
１０ 金属板
１１ 表面
１２ 裏面
１３ 半導体素子搭載領域
１４ 半導体素子搭載部
１５ リード部
２０、２１ 内部端子用めっき層
２２ 粗化表面
３０ 外部端子用めっき層
４３、４７ めっきマスク
５０〜５３ 半導体素子搭載用リードフレーム
６０ 半導体素子
６１ 電極
７０ ボンディングワイヤ
８０、８１ 封止樹脂
１００〜１０３ 半導体装置

Claims (6)

  1. 金属板の表面及び裏面を第１のレジスト層で覆う工程と、
    前記金属板の前記表面上の前記第１のレジスト層に、逆台形の断面形状を有する開口を形成して第１のめっきマスクを形成する工程と、
    該第１のめっきマスクを用いて前記金属板の前記表面上に第１のめっき層を形成する工程と、
    前記第１のめっきマスク及び前記第１のレジスト層を除去する工程と、
    前記金属板の前記表面及び前記裏面を第２のレジスト層で覆う工程と、
    前記金属板の前記裏面上の前記第２のレジスト層に開口を形成して第２のめっきマスクを形成する工程と、
    該第２のめっきマスクを用いて前記金属板の前記裏面上に第２のめっき層を形成する工程と、
    前記第２のめっきマスク及び前記第２のレジスト層を除去する工程と、を有する半導体素子搭載用リードフレームの製造方法。
  2. 前記第１のめっきマスクの前記逆台形の断面形状を有する開口は、散乱光を用いた露光及び現像により形成される請求項１に記載の半導体素子搭載用リードフレームの製造方法。
  3. 前記第１のめっき層を形成する工程では、表面が粗化された前記第１のめっき層を形成する請求項１又は２に記載の半導体素子搭載用リードフレームの製造方法。
  4. 前記表面が粗化された前記第１のめっき層は、粗化されためっき層が形成される粗化めっき浴を用いためっきにより形成される請求項３に記載の半導体素子搭載用リードフレームの製造方法。
  5. 前記第１のめっき層は、異なるめっき浴を用いた複数回のめっきにより形成され、
    該複数回のめっきのいずれかのめっきが前記粗化めっき浴を用いためっきである請求項４に記載の半導体素子搭載用リードフレームの製造方法。
  6. 請求項１乃至５のいずれか一項に記載された半導体素子搭載用リードフレームの製造方法により製造された半導体素子搭載用リードフレームの前記表面上の所定領域に半導体素子を搭載する工程と、
    該半導体素子の電極と前記第１のめっき層とをワイヤボンディングにより接続する工程と、
    前記半導体素子搭載用リードフレームの前記表面上を樹脂封止する工程と、
    前記第２のめっき層をエッチングマスクとして、前記金属板を前記裏面側からエッチングし、テーパー状の側面を有する金属柱を形成する工程と、
    前記金属板の前記裏面上を樹脂封止する工程と、を有する半導体装置の製造方法。
JP2015100743A 2015-05-18 2015-05-18 半導体素子搭載用リードフレーム及び半導体装置の製造方法 Active JP6555927B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015100743A JP6555927B2 (ja) 2015-05-18 2015-05-18 半導体素子搭載用リードフレーム及び半導体装置の製造方法
US15/156,730 US9735106B2 (en) 2015-05-18 2016-05-17 Semiconductor lead frame, semiconductor package, and manufacturing method thereof
TW105115255A TWI593072B (zh) 2015-05-18 2016-05-18 Semiconductor element mounting lead frame, semiconductor device, and method of manufacturing the same
CN201610331019.3A CN106169458B (zh) 2015-05-18 2016-05-18 半导体元件安装用引线框架与半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015100743A JP6555927B2 (ja) 2015-05-18 2015-05-18 半導体素子搭載用リードフレーム及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016219524A JP2016219524A (ja) 2016-12-22
JP6555927B2 true JP6555927B2 (ja) 2019-08-07

Family

ID=57324531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015100743A Active JP6555927B2 (ja) 2015-05-18 2015-05-18 半導体素子搭載用リードフレーム及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US9735106B2 (ja)
JP (1) JP6555927B2 (ja)
CN (1) CN106169458B (ja)
TW (1) TWI593072B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201600086321A1 (it) * 2016-08-19 2018-02-19 St Microelectronics Srl Procedimento per realizzare dispositivi a semiconduttore e dispositivo corrispondente
JP6761738B2 (ja) * 2016-11-15 2020-09-30 新光電気工業株式会社 リードフレーム及びその製造方法、電子部品装置の製造方法
JP6763607B2 (ja) * 2017-01-12 2020-09-30 大口マテリアル株式会社 リードフレーム及びその製造方法
WO2018207583A1 (ja) * 2017-05-09 2018-11-15 三菱電機株式会社 半導体装置およびその製造方法
US10763195B2 (en) * 2018-03-23 2020-09-01 Stmicroelectronics S.R.L. Leadframe package using selectively pre-plated leadframe
US20200411416A1 (en) * 2019-06-27 2020-12-31 Texas Instruments Incorporated Method of making a semiconductor package having projections
JP6804597B1 (ja) 2019-08-01 2020-12-23 Ｄｏｗａメタルテック株式会社 複合めっき材およびその製造方法
IT201900024259A1 (it) * 2019-12-17 2021-06-17 St Microelectronics Srl Dispositivo a semiconduttore e corrispondente procedimento
JP2021109981A (ja) * 2020-01-06 2021-08-02 Ｄｏｗａメタルテック株式会社 複合めっき材およびその製造方法
CN115669237A (zh) * 2020-06-05 2023-01-31 富士胶片株式会社 层叠体的制造方法及触摸面板传感器
CN111785701A (zh) * 2020-07-24 2020-10-16 宁波康强电子股份有限公司 一种预电镀镍钯金引线框架及其制备方法
CN111863764B (zh) * 2020-07-24 2024-07-09 宁波康强电子股份有限公司 一种预电镀引线框架及其制备方法
CN116613132A (zh) * 2023-07-19 2023-08-18 青岛泰睿思微电子有限公司 射频类的芯片封装结构及方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6331147A (ja) * 1986-07-24 1988-02-09 Nec Corp 半導体装置のリ−ドフレ−ム
JPH06132459A (ja) * 1992-10-14 1994-05-13 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
CN1222252A (zh) * 1996-04-18 1999-07-07 德塞拉股份有限公司 制造半导体封装的方法
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JPH11195742A (ja) 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6872661B1 (en) * 1998-06-10 2005-03-29 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP2001326250A (ja) * 2000-05-17 2001-11-22 Nec Corp フリップチップ型半導体装置及び製造方法
US6683368B1 (en) * 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
JP4523138B2 (ja) * 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
US20030178707A1 (en) * 2002-03-21 2003-09-25 Abbott Donald C. Preplated stamped small outline no-lead leadframes having etched profiles
US7525184B2 (en) * 2002-07-01 2009-04-28 Renesas Technology Corp. Semiconductor device and its manufacturing method
JP2004119727A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
US20050124091A1 (en) * 2003-06-09 2005-06-09 Shinko Electric Industries Co., Ltd. Process for making circuit board or lead frame
JP2006093559A (ja) * 2004-09-27 2006-04-06 Sumitomo Metal Mining Package Materials Co Ltd リードフレームおよびその製造方法
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
JP4508064B2 (ja) * 2005-09-30 2010-07-21 住友金属鉱山株式会社 半導体装置用配線基板の製造方法
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7875988B2 (en) * 2007-07-31 2011-01-25 Seiko Epson Corporation Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US7838339B2 (en) * 2008-04-04 2010-11-23 Gem Services, Inc. Semiconductor device package having features formed by stamping
US7968981B2 (en) * 2008-04-11 2011-06-28 Stats Chippac Ltd. Inline integrated circuit system
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
CN102177579A (zh) * 2008-11-05 2011-09-07 株式会社三井高科技 半导体装置及其制造方法
KR101064755B1 (ko) * 2008-12-24 2011-09-15 엘지이노텍 주식회사 다열 리드형 리드프레임 및 이를 이용한 반도체 패키지의 제조방법
KR20100103015A (ko) * 2009-03-12 2010-09-27 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
JP2010245417A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
US8502357B2 (en) * 2009-10-01 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with shaped lead and method of manufacture thereof
US9666501B2 (en) * 2009-10-20 2017-05-30 Rohm Co., Ltd. Semiconductor device including a lead frame
JP5370330B2 (ja) * 2010-10-01 2013-12-18 住友金属鉱山株式会社 半導体素子搭載用基板の製造方法
US8415206B2 (en) * 2011-03-24 2013-04-09 Stats Chippac Ltd. Integrated circuit packaging system with lead frame etching and method of manufacture thereof
US8957509B2 (en) * 2011-06-23 2015-02-17 Stats Chippac Ltd. Integrated circuit packaging system with thermal emission and method of manufacture thereof
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP6099370B2 (ja) * 2012-11-21 2017-03-22 Ｓｈマテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP6044936B2 (ja) * 2013-04-24 2016-12-14 Ｓｈマテリアル株式会社 半導体素子搭載用基板の製造方法

Also Published As

Publication number Publication date
CN106169458A (zh) 2016-11-30
TW201703213A (zh) 2017-01-16
US20160343643A1 (en) 2016-11-24
CN106169458B (zh) 2018-10-23
US9735106B2 (en) 2017-08-15
TWI593072B (zh) 2017-07-21
JP2016219524A (ja) 2016-12-22

Similar Documents

Publication Publication Date Title
JP6555927B2 (ja) 半導体素子搭載用リードフレーム及び半導体装置の製造方法
TWI408788B (zh) 多列導線架結構及其半導體封裝與製造方法
JP6325975B2 (ja) リードフレーム、半導体装置
JP6838104B2 (ja) 半導体装置用基板および半導体装置
JP2013247199A (ja) リードフレーム及びその製造方法
JP2012069886A (ja) 半導体素子搭載用リードフレームおよびその製造方法
JP2020053420A (ja) リードフレーム及びリードフレームの製造方法
JP6524533B2 (ja) 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
JP2019057587A (ja) 半導体素子搭載用基板及びその製造方法
JP2012049323A (ja) リードフレーム及びこれを用いた半導体装置並びにその製造方法
JP2017163106A (ja) リードフレーム集合基板及び半導体装置集合体
US10622286B2 (en) Lead frame and method for manufacturing the same
JP6524526B2 (ja) 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法
JP6610927B2 (ja) 光半導体装置及びその製造方法と、光半導体素子搭載用基板の製造方法
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
JP2011091326A (ja) リードフレーム及び半導体装置の中間製品
JP6615654B2 (ja) 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法
JP6489615B2 (ja) 半導体素子搭載用基板、半導体装置及びそれらの製造方法
JP2011108941A (ja) リードフレームおよびその製造方法、ならびにそのリードフレームを用いた半導体装置の製造方法
JP6299004B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
JP6641807B2 (ja) 光半導体装置及びその製造方法
JP6623489B2 (ja) リードフレーム及び半導体装置、並びにそれらの製造方法
JP6476494B2 (ja) リードフレーム及び半導体装置、並びにそれらの製造方法
JP6369691B2 (ja) 半導体素子搭載用基板及びその製造方法
JP6460407B2 (ja) 半導体素子搭載用基板、半導体装置及びそれらの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170509

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180216

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20180315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180424

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190709

R150 Certificate of patent or registration of utility model

Ref document number: 6555927

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250