JP2001306039A - 液晶表示駆動装置及びそれを備えた携帯電話機 - Google Patents
液晶表示駆動装置及びそれを備えた携帯電話機Info
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Abstract
(57)【要約】
【課題】 表示品位を損なうことなく、ピクセルサイズ
に依存せずに高階調表示が可能な低消費電力の液晶表示
駆動装置が得られないという課題があった。 【解決手段】 並列入力されたデジタルデータ信号を時
系列パルス信号を変換し、単一信号線で後段回路に入力
出来る変換回路を設ける。
に依存せずに高階調表示が可能な低消費電力の液晶表示
駆動装置が得られないという課題があった。 【解決手段】 並列入力されたデジタルデータ信号を時
系列パルス信号を変換し、単一信号線で後段回路に入力
出来る変換回路を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶を用いて画像
を表示するための液晶表示駆動装置、特に低消費電力で
あることが必要となる携帯情報端末や携帯電話に用いら
れる液晶表示駆動装置及びそれを備えた携帯電話機に関
するものである。
を表示するための液晶表示駆動装置、特に低消費電力で
あることが必要となる携帯情報端末や携帯電話に用いら
れる液晶表示駆動装置及びそれを備えた携帯電話機に関
するものである。
【０００２】
【従来の技術】コンピュータや携帯情報端末などでは、
デジタル画像出力に対応したデジタル表示装置が用いら
れている。図１４は従来の液晶表示駆動装置を示す構成
図である。図１４において、１００１はＲＧＢそれぞれ
が三つの副画素から構成される一つのピクセル、１００
２は多数のピクセルが行列状に配列された液晶表示部、
１００３はシフトレジスタ回路１００４とデジタルラッ
チ回路１００５とデコード回路１００６とバッファ回路
１００７から構成され、液晶表示部の一つの行を選択す
る水平走査回路、１００８はシフトレジスタ回路とバッ
ファ回路から構成される、液晶表示部の一つの列を選択
する垂直走査回路である。１０１０は、水平走査回路１
００３と各副画素と結ぶための信号線、１０１１〜１０
１３は垂直走査回路１００８と各副画素を結ぶため垂直
走査線、１０１４は電圧供給線、１０１５は共通配線、
１０１６はデータ線、１０１７はデコード信号線であ
る。図１５は図１４の一つの副画素を示す回路図であ
る。図１５において、１１０１，１１０２はｎ型ＴＦ
Ｔ、１１０３はｐ型ＴＦＴ、１１０４は液晶表示素子、
１１０５は容量素子である。図１６は図１４のＲＧＢそ
れぞれを構成する副画素の液晶表示素子の画素電極を示
す構成図である。図１６において、１３０１，１３０２
及び１３０３はそれぞれ副画素Ｒ１，Ｒ２及びＲ３に対
応する電極で、それぞれの電極面積比が１：２：４とな
っている。図１７は図１４のデコード回路を示す回路図
である。図１７おいて、１２０１〜１２１２はｎ型ＴＦ
Ｔ、１２１３〜１２２４はｐ型ＴＦＴ、１２２５〜１２
２７はビットデータ線、１２２８〜１２３５はデコード
信号線、１２３６は垂直走査回路１００８に接続された
デジタルデータ出力線である。
デジタル画像出力に対応したデジタル表示装置が用いら
れている。図１４は従来の液晶表示駆動装置を示す構成
図である。図１４において、１００１はＲＧＢそれぞれ
が三つの副画素から構成される一つのピクセル、１００
２は多数のピクセルが行列状に配列された液晶表示部、
１００３はシフトレジスタ回路１００４とデジタルラッ
チ回路１００５とデコード回路１００６とバッファ回路
１００７から構成され、液晶表示部の一つの行を選択す
る水平走査回路、１００８はシフトレジスタ回路とバッ
ファ回路から構成される、液晶表示部の一つの列を選択
する垂直走査回路である。１０１０は、水平走査回路１
００３と各副画素と結ぶための信号線、１０１１〜１０
１３は垂直走査回路１００８と各副画素を結ぶため垂直
走査線、１０１４は電圧供給線、１０１５は共通配線、
１０１６はデータ線、１０１７はデコード信号線であ
る。図１５は図１４の一つの副画素を示す回路図であ
る。図１５において、１１０１，１１０２はｎ型ＴＦ
Ｔ、１１０３はｐ型ＴＦＴ、１１０４は液晶表示素子、
１１０５は容量素子である。図１６は図１４のＲＧＢそ
れぞれを構成する副画素の液晶表示素子の画素電極を示
す構成図である。図１６において、１３０１，１３０２
及び１３０３はそれぞれ副画素Ｒ１，Ｒ２及びＲ３に対
応する電極で、それぞれの電極面積比が１：２：４とな
っている。図１７は図１４のデコード回路を示す回路図
である。図１７おいて、１２０１〜１２１２はｎ型ＴＦ
Ｔ、１２１３〜１２２４はｐ型ＴＦＴ、１２２５〜１２
２７はビットデータ線、１２２８〜１２３５はデコード
信号線、１２３６は垂直走査回路１００８に接続された
デジタルデータ出力線である。
【０００３】次に動作を説明する。水平走査回路１００
３内のシフトレジスタ回路１００４から走査信号がデジ
タルラッチ回路１００５に入力されると同時に画像に対
応したデータ信号が入力され、デジタルデータが記録さ
れる。次に、デコード回路１００６で、デジタルラッチ
回路１００５に記録されたビット信号に対応したデジタ
ルデータ線が選択され、デジタルデータ信号が信号線１
０１０に供給される。この様にして、垂直走査線に供給
されるデジタルデータ信号が図１８で示す波形で変化
し、それと同期したタイミングで垂直走査回路１００８
から垂直走査線に順次正電圧が印加されるとｎ型ＴＦＴ
１１０１が導通し、信号線１０１０とｎ型ＴＦＴ１１０
２のゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び
容量素子１１０５が接続される。これにより、ｎ型ＴＦ
Ｔ１１０２のゲート電極、ｐ型ＴＦＴ１１０３のゲート
電極及び容量素子１１０５が信号線１０１０と同電位の
電圧まで充電される。このとき、副画素Ｒ１、Ｒ３は信
号線１０１０の電位が正電圧のときにｎ型ＴＦＴ１１０
１に正電圧が印加されるため、ｎ型ＴＦＴ１１０２のゲ
ート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素
子１１０５には正電圧が印可される。その結果、ｎ型Ｔ
ＦＴ１１０２が導通し、電圧供給線１０１４と液晶表示
素子１１０４が接続され、電圧供給線の電圧が印加され
る。これは液晶に電圧が印加されている、いわゆる液晶
表示素子１１０４がオン状態である。それに対し、副画
素Ｒ２は信号線１０１０が負電位のときｎ型ＴＦＴ１１
０１に正電圧が印加されるため、ｎ型ＴＦＴ１１０２の
ゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量
素子１１０５には負電圧が印可される。その結果、ｐ型
ＴＦＴ１１０３が導通し、共通配線１０１５と液晶表示
素子１１０４が接続される。これは液晶に電圧が印可さ
れていない、いわゆるオフ状態である。副画素それぞれ
の電極面積は１：２：４であるため、上記信号条件では
３ビット（８階調）の内、５番目の階調を表示している
ことになる。上記駆動方法を用いることにより、デジタ
ルデータ信号波形を変えることによって多階調デジタル
液晶表示が実現される。
３内のシフトレジスタ回路１００４から走査信号がデジ
タルラッチ回路１００５に入力されると同時に画像に対
応したデータ信号が入力され、デジタルデータが記録さ
れる。次に、デコード回路１００６で、デジタルラッチ
回路１００５に記録されたビット信号に対応したデジタ
ルデータ線が選択され、デジタルデータ信号が信号線１
０１０に供給される。この様にして、垂直走査線に供給
されるデジタルデータ信号が図１８で示す波形で変化
し、それと同期したタイミングで垂直走査回路１００８
から垂直走査線に順次正電圧が印加されるとｎ型ＴＦＴ
１１０１が導通し、信号線１０１０とｎ型ＴＦＴ１１０
２のゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び
容量素子１１０５が接続される。これにより、ｎ型ＴＦ
Ｔ１１０２のゲート電極、ｐ型ＴＦＴ１１０３のゲート
電極及び容量素子１１０５が信号線１０１０と同電位の
電圧まで充電される。このとき、副画素Ｒ１、Ｒ３は信
号線１０１０の電位が正電圧のときにｎ型ＴＦＴ１１０
１に正電圧が印加されるため、ｎ型ＴＦＴ１１０２のゲ
ート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素
子１１０５には正電圧が印可される。その結果、ｎ型Ｔ
ＦＴ１１０２が導通し、電圧供給線１０１４と液晶表示
素子１１０４が接続され、電圧供給線の電圧が印加され
る。これは液晶に電圧が印加されている、いわゆる液晶
表示素子１１０４がオン状態である。それに対し、副画
素Ｒ２は信号線１０１０が負電位のときｎ型ＴＦＴ１１
０１に正電圧が印加されるため、ｎ型ＴＦＴ１１０２の
ゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量
素子１１０５には負電圧が印可される。その結果、ｐ型
ＴＦＴ１１０３が導通し、共通配線１０１５と液晶表示
素子１１０４が接続される。これは液晶に電圧が印可さ
れていない、いわゆるオフ状態である。副画素それぞれ
の電極面積は１：２：４であるため、上記信号条件では
３ビット（８階調）の内、５番目の階調を表示している
ことになる。上記駆動方法を用いることにより、デジタ
ルデータ信号波形を変えることによって多階調デジタル
液晶表示が実現される。
【０００４】
【発明が解決しようとする課題】従来の液晶表示駆動装
置は以上のように構成されているので、高階調表示する
ためには高ビットのデコード回路が必要となる。従来の
デコード回路ではデジタル信号のビット数と同数のデジ
タル信号をピクセルピッチ内に配線する必要があり、ピ
クセルサイズが狭い液晶表示駆動装置では高ビットデジ
タルデータを入力出来ないという課題があった。また、
データ信号線の信号電圧を減衰させずに回路から出力す
るためにはデジタルビット信号電圧をデータ信号電圧よ
り高くしなければならず、その結果、消費電力の増加を
招くという課題があった。更に、データ信号線にスイッ
チング素子がビット数と同数直列に接続されるため抵抗
が増加し、データ信号波形の歪みを増大させるといった
課題があった。この発明は上記のような課題を解決する
ためになされたもので、表示品位を損なうことなく、ピ
クセルサイズに依存せず高階調表示が可能な低消費電力
の液晶表示駆動装置を得ることを目的とする。
置は以上のように構成されているので、高階調表示する
ためには高ビットのデコード回路が必要となる。従来の
デコード回路ではデジタル信号のビット数と同数のデジ
タル信号をピクセルピッチ内に配線する必要があり、ピ
クセルサイズが狭い液晶表示駆動装置では高ビットデジ
タルデータを入力出来ないという課題があった。また、
データ信号線の信号電圧を減衰させずに回路から出力す
るためにはデジタルビット信号電圧をデータ信号電圧よ
り高くしなければならず、その結果、消費電力の増加を
招くという課題があった。更に、データ信号線にスイッ
チング素子がビット数と同数直列に接続されるため抵抗
が増加し、データ信号波形の歪みを増大させるといった
課題があった。この発明は上記のような課題を解決する
ためになされたもので、表示品位を損なうことなく、ピ
クセルサイズに依存せず高階調表示が可能な低消費電力
の液晶表示駆動装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る液晶表示
駆動装置は、パルス状の信号を伝搬する走査信号回路
と、前記走査信号線とｎ本のデジタル信号線とｎ本のタ
イミング信号線が接続され、走査信号が入力されてから
特定の時間後に特定の時間幅のパルスをデジタル信号に
対応して出力する信号変換回路と、前記信号変換回路出
力線と、デジタル信号のビット数ｎに対して２のｎ乗本
の受信信号線と、デジタル信号のビット数ｎに対して２
のｎ乗本のデータ信号線が接続され、前記信号変換回路
出力パルスに対応してデータ信号線を選択し、選択した
データ信号線の信号を出力するラッチ/デコード回路と
を備えたものである。
駆動装置は、パルス状の信号を伝搬する走査信号回路
と、前記走査信号線とｎ本のデジタル信号線とｎ本のタ
イミング信号線が接続され、走査信号が入力されてから
特定の時間後に特定の時間幅のパルスをデジタル信号に
対応して出力する信号変換回路と、前記信号変換回路出
力線と、デジタル信号のビット数ｎに対して２のｎ乗本
の受信信号線と、デジタル信号のビット数ｎに対して２
のｎ乗本のデータ信号線が接続され、前記信号変換回路
出力パルスに対応してデータ信号線を選択し、選択した
データ信号線の信号を出力するラッチ/デコード回路と
を備えたものである。
【０００６】この発明に係る液晶表示駆動装置は、信号
変換回路が、走査信号線とデジタル信号線１が接続され
た第１のラッチ回路と前記第１のラッチ回路出力線とタ
イミング信号線１が入力ゲートに接続された第１の排他
的論理和回路から構成される第１の変換回路と、走査信
号線とデジタル信号線２が接続された第２のラッチ回路
と前記第２のラッチ回路出力線とタイミング信号線２が
入力ゲートに接続された第２の排他的論理和回路から構
成される第２の変換回路と、前記第１の変換回路出力線
と前記第２の変換回路出力線が入力ゲートに接続された
論理積回路と、走査信号線とデジタル信号線３が接続さ
れた第３のラッチ回路と前記第３のラッチ回路出力線と
タイミング信号線３が入力ゲートに接続された第３の排
他的論理和回路から構成される第３の変換回路と、前記
論理和回路出力線と前記第３の変換回路出力線が入力ゲ
ートに接続された否定論理積回路と、前記否定論理積回
路出力線とリセット信号線が入力ゲートに接続された否
定論理和回路とを備え、タイミング信号線に入力される
信号の周波数がタイミング信号３、タイミング信号２、
タイミング信号１の順に低くなっていくものである。
変換回路が、走査信号線とデジタル信号線１が接続され
た第１のラッチ回路と前記第１のラッチ回路出力線とタ
イミング信号線１が入力ゲートに接続された第１の排他
的論理和回路から構成される第１の変換回路と、走査信
号線とデジタル信号線２が接続された第２のラッチ回路
と前記第２のラッチ回路出力線とタイミング信号線２が
入力ゲートに接続された第２の排他的論理和回路から構
成される第２の変換回路と、前記第１の変換回路出力線
と前記第２の変換回路出力線が入力ゲートに接続された
論理積回路と、走査信号線とデジタル信号線３が接続さ
れた第３のラッチ回路と前記第３のラッチ回路出力線と
タイミング信号線３が入力ゲートに接続された第３の排
他的論理和回路から構成される第３の変換回路と、前記
論理和回路出力線と前記第３の変換回路出力線が入力ゲ
ートに接続された否定論理積回路と、前記否定論理積回
路出力線とリセット信号線が入力ゲートに接続された否
定論理和回路とを備え、タイミング信号線に入力される
信号の周波数がタイミング信号３、タイミング信号２、
タイミング信号１の順に低くなっていくものである。
【０００７】この発明に係る液晶表示駆動装置は、信号
変換回路が、走査信号線とデジタル信号線１が接続され
た第１のラッチ回路と前記第１のラッチ回路出力線とタ
イミング信号線１が入力ゲートに接続された第１の排他
的論理和回路から構成される第１の変換回路と、走査信
号線とデジタル信号線２が接続された第２のラッチ回路
と前記第２のラッチ回路出力線とタイミング信号線２が
入力ゲートに接続された第２の排他的論理和回路から構
成される第２の変換回路と、前記第１の変換回路出力線
と前記第２の変換回路出力線が入力ゲートに接続された
第１の論理積回路と、走査信号線とデジタル信号線３が
接続された第３のラッチ回路と前記第３のラッチ回路出
力線とタイミング信号線３が入力ゲートに接続された第
３の排他的論理和回路から構成される第３の変換回路
と、前記第１の論理積回路出力線と前記第３の排他的論
理和回路出力線が入力ゲートに接続された第２の論理積
回路と、走査信号線とデジタル信号線４が接続された第
４のラッチ回路と前記第４のラッチ回路出力線とタイミ
ング信号線４が入力ゲートに接続された第４の排他的論
理和回路から構成される第４の変換回路と、前記第２の
論理積回路出力線と前記第４の変換回路出力線が入力ゲ
ートに接続された否定論理積回路と、前記否定論理積回
路出力線とリセット信号線が入力ゲートに接続された否
定論理和回路とを備え、タイミング信号線に入力される
信号の周波数がタイミング信号線４、タイミング信号線
３、タイミング信号線２、タイミング信号線１の順に低
くなっていくものである。
変換回路が、走査信号線とデジタル信号線１が接続され
た第１のラッチ回路と前記第１のラッチ回路出力線とタ
イミング信号線１が入力ゲートに接続された第１の排他
的論理和回路から構成される第１の変換回路と、走査信
号線とデジタル信号線２が接続された第２のラッチ回路
と前記第２のラッチ回路出力線とタイミング信号線２が
入力ゲートに接続された第２の排他的論理和回路から構
成される第２の変換回路と、前記第１の変換回路出力線
と前記第２の変換回路出力線が入力ゲートに接続された
第１の論理積回路と、走査信号線とデジタル信号線３が
接続された第３のラッチ回路と前記第３のラッチ回路出
力線とタイミング信号線３が入力ゲートに接続された第
３の排他的論理和回路から構成される第３の変換回路
と、前記第１の論理積回路出力線と前記第３の排他的論
理和回路出力線が入力ゲートに接続された第２の論理積
回路と、走査信号線とデジタル信号線４が接続された第
４のラッチ回路と前記第４のラッチ回路出力線とタイミ
ング信号線４が入力ゲートに接続された第４の排他的論
理和回路から構成される第４の変換回路と、前記第２の
論理積回路出力線と前記第４の変換回路出力線が入力ゲ
ートに接続された否定論理積回路と、前記否定論理積回
路出力線とリセット信号線が入力ゲートに接続された否
定論理和回路とを備え、タイミング信号線に入力される
信号の周波数がタイミング信号線４、タイミング信号線
３、タイミング信号線２、タイミング信号線１の順に低
くなっていくものである。
【０００８】この発明に係る液晶表示駆動装置は、信号
変換回路が、走査信号線とデジタル信号線１が接続され
た第１のラッチ回路と前記第１のラッチ回路出力線とタ
イミング信号線１が入力ゲートに接続された第１の排他
的論理和回路から構成される第１の変換回路と、走査信
号線とデジタル信号線２が接続された第２のラッチ回路
と前記第２のラッチ回路出力線とタイミング信号線２が
入力ゲートに接続された第２の排他的論理和回路から構
成される第２の変換回路と、前記第１の変換回路出力線
と前記第２の変換回路出力線が入力ゲートに接続された
第１の論理積回路と、走査信号線とデジタル信号線ｋ
（ｋは３以上ｎ−１以下の全ての整数）が接続された第
ｋのラッチ回路と前記第ｋのラッチ回路出力線とタイミ
ング信号線ｋが入力ゲートに接続された第ｋの排他的論
理和回路から構成される第ｋの変換回路と、第ｋ−２の
論理積回路出力線と前記第ｋの排他的論理和回路出力線
が入力ゲートに接続された第ｋ−１の論理積回路と、走
査信号線とデジタル信号線ｎが接続された第ｎのラッチ
回路と前記第ｎのラッチ回路出力線とタイミング信号線
ｎが入力ゲートに接続された第ｎの排他的論理和回路か
ら構成される第ｎの変換回路と、前記第ｎ−２の論理積
回路出力線と前記第ｎの変換回路出力線が入力ゲートに
接続された否定的論理積回路と、前記否定論理積回路出
力線とリセット信号線が入力ゲートに接続された否定論
理和回路とを備え、タイミング信号線に入力される信号
の周波数がタイミング信号線ｎ、タイミング信号線ｎ−
１、・・、タイミング信号線ｋ、・・、タイミング信号
線２、タイミング信号線１の順に低くなっていき、ｎが
少なくともデジタル信号のビット数以上であるものであ
る。
変換回路が、走査信号線とデジタル信号線１が接続され
た第１のラッチ回路と前記第１のラッチ回路出力線とタ
イミング信号線１が入力ゲートに接続された第１の排他
的論理和回路から構成される第１の変換回路と、走査信
号線とデジタル信号線２が接続された第２のラッチ回路
と前記第２のラッチ回路出力線とタイミング信号線２が
入力ゲートに接続された第２の排他的論理和回路から構
成される第２の変換回路と、前記第１の変換回路出力線
と前記第２の変換回路出力線が入力ゲートに接続された
第１の論理積回路と、走査信号線とデジタル信号線ｋ
（ｋは３以上ｎ−１以下の全ての整数）が接続された第
ｋのラッチ回路と前記第ｋのラッチ回路出力線とタイミ
ング信号線ｋが入力ゲートに接続された第ｋの排他的論
理和回路から構成される第ｋの変換回路と、第ｋ−２の
論理積回路出力線と前記第ｋの排他的論理和回路出力線
が入力ゲートに接続された第ｋ−１の論理積回路と、走
査信号線とデジタル信号線ｎが接続された第ｎのラッチ
回路と前記第ｎのラッチ回路出力線とタイミング信号線
ｎが入力ゲートに接続された第ｎの排他的論理和回路か
ら構成される第ｎの変換回路と、前記第ｎ−２の論理積
回路出力線と前記第ｎの変換回路出力線が入力ゲートに
接続された否定的論理積回路と、前記否定論理積回路出
力線とリセット信号線が入力ゲートに接続された否定論
理和回路とを備え、タイミング信号線に入力される信号
の周波数がタイミング信号線ｎ、タイミング信号線ｎ−
１、・・、タイミング信号線ｋ、・・、タイミング信号
線２、タイミング信号線１の順に低くなっていき、ｎが
少なくともデジタル信号のビット数以上であるものであ
る。
【０００９】この発明に係る液晶表示駆動装置は、ラッ
チ回路が、走査信号線が入力された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とデジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された容量素子
とを備えたものである。
チ回路が、走査信号線が入力された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とデジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された容量素子
とを備えたものである。
【００１０】この発明に係る液晶表示駆動装置は、ラッ
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とデジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された第３の否
定回路と、前記第３の否定回路出力線が接続された第４
及び第５の否定回路かとを備え、前記第４の否定回路出
力線が第１の否定回路の入力ゲートに接続されているも
のである。
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とデジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された第３の否
定回路と、前記第３の否定回路出力線が接続された第４
及び第５の否定回路かとを備え、前記第４の否定回路出
力線が第１の否定回路の入力ゲートに接続されているも
のである。
【００１１】この発明に係る液晶表示駆動装置は、ラッ
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線が第１の入力ゲートに接
続され、前記第２の否定回路出力線が第４の入力ゲート
に接続され、デジタル信号線が第２及び第３の入力ゲー
トに接続された第１のスイッチング素子と、前記スイッ
チング素子出力線が接続された第３の否定回路と、前記
第３の否定回路出力線が接続された第４の否定回路とを
備え、前記第４の否定回路出力が第３の否定回路の入力
ゲートに接続されているものである。
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線が第１の入力ゲートに接
続され、前記第２の否定回路出力線が第４の入力ゲート
に接続され、デジタル信号線が第２及び第３の入力ゲー
トに接続された第１のスイッチング素子と、前記スイッ
チング素子出力線が接続された第３の否定回路と、前記
第３の否定回路出力線が接続された第４の否定回路とを
備え、前記第４の否定回路出力が第３の否定回路の入力
ゲートに接続されているものである。
【００１２】この発明に係る携帯電話機は、デジタル信
号に対応した液晶表示駆動装置を搭載した液晶表示素子
を備え、前記液晶表示駆動装置が、パルス状の信号を伝
搬する走査信号回路と、前記走査信号線とデジタル信号
線とタイミング信号線が接続され、走査信号が入力され
てから特定の時間後に特定の時間幅のパルスをデジタル
信号に対応して出力する信号変換回路と、前記信号変換
回路出力線と、デジタル信号のビット数ｎに対して２の
ｎ乗本の受信信号線と、デジタル信号のビット数ｎに対
して２のｎ乗本のデータ信号線が接続され、前記信号変
換回路出力パルスに対応してデータ信号線を選択し、選
択したデータ信号線の信号を出力する信号変換回路とを
備えたものである。
号に対応した液晶表示駆動装置を搭載した液晶表示素子
を備え、前記液晶表示駆動装置が、パルス状の信号を伝
搬する走査信号回路と、前記走査信号線とデジタル信号
線とタイミング信号線が接続され、走査信号が入力され
てから特定の時間後に特定の時間幅のパルスをデジタル
信号に対応して出力する信号変換回路と、前記信号変換
回路出力線と、デジタル信号のビット数ｎに対して２の
ｎ乗本の受信信号線と、デジタル信号のビット数ｎに対
して２のｎ乗本のデータ信号線が接続され、前記信号変
換回路出力パルスに対応してデータ信号線を選択し、選
択したデータ信号線の信号を出力する信号変換回路とを
備えたものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による液
晶表示駆動装置を示す構成図である。図１において、２
はＲＧＢそれぞれが三つの副画素から構成される一つの
ピクセル、３は多数のピクセルが行列状に配列された液
晶表示部、４はシフトレジスタ回路５と信号変換回路
６、ラッチ回路７、バッファ回路８から構成され、液晶
表示部３の一つの行を選択する水平走査回路、９はシフ
トレジスタ回路１０とバッファ回路１１から構成され
る、液晶表示部３の一つの列を選択する垂直走査回路で
ある。１２は水平走査回路４と各副画素を結ぶための信
号線、１３〜１５は垂直走査回路９と各副画素を結ぶた
め垂直走査線、１６は電圧供給線、１７は共通配線、１
８はデータ線、１９はデコード信号線である。図２は図
１の一つの副画素を示す回路図である。図２において、
１１０１，１１０２はｎ型ＴＦＴ、１１０３はｐ型ＴＦ
Ｔ、１１０４は液晶表示素子、１１０５は容量素子であ
る。図３は図１のＲＧＢそれぞれを構成する副画素の液
晶表示素子の画素電極を示す構成図である。図３におい
て、１３０１、１３０２及び１３０３はそれぞれ副画素
Ｒ１、Ｒ２及びＲ３に対応する電極で、それぞれの電極
面積比が１：２：４となっている。図４は図１の信号変
換回路を示す回路図である。図４において、１５０１〜
１５０７はインバータ回路、１５０８〜１５１０はトラ
ンスファーゲート、１５１１〜１５１３は排他的論理和
回路、１５１４，１５１５は否定論理積回路、１５１６
は否定論理和回路、１５１７〜１５１９は容量素子であ
る。図５は図１のラッチ回路を示す回路図である。図５
において、１６０１〜１６１６はトランスファーゲー
ト、１６１７〜１６３２はインバータである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による液
晶表示駆動装置を示す構成図である。図１において、２
はＲＧＢそれぞれが三つの副画素から構成される一つの
ピクセル、３は多数のピクセルが行列状に配列された液
晶表示部、４はシフトレジスタ回路５と信号変換回路
６、ラッチ回路７、バッファ回路８から構成され、液晶
表示部３の一つの行を選択する水平走査回路、９はシフ
トレジスタ回路１０とバッファ回路１１から構成され
る、液晶表示部３の一つの列を選択する垂直走査回路で
ある。１２は水平走査回路４と各副画素を結ぶための信
号線、１３〜１５は垂直走査回路９と各副画素を結ぶた
め垂直走査線、１６は電圧供給線、１７は共通配線、１
８はデータ線、１９はデコード信号線である。図２は図
１の一つの副画素を示す回路図である。図２において、
１１０１，１１０２はｎ型ＴＦＴ、１１０３はｐ型ＴＦ
Ｔ、１１０４は液晶表示素子、１１０５は容量素子であ
る。図３は図１のＲＧＢそれぞれを構成する副画素の液
晶表示素子の画素電極を示す構成図である。図３におい
て、１３０１、１３０２及び１３０３はそれぞれ副画素
Ｒ１、Ｒ２及びＲ３に対応する電極で、それぞれの電極
面積比が１：２：４となっている。図４は図１の信号変
換回路を示す回路図である。図４において、１５０１〜
１５０７はインバータ回路、１５０８〜１５１０はトラ
ンスファーゲート、１５１１〜１５１３は排他的論理和
回路、１５１４，１５１５は否定論理積回路、１５１６
は否定論理和回路、１５１７〜１５１９は容量素子であ
る。図５は図１のラッチ回路を示す回路図である。図５
において、１６０１〜１６１６はトランスファーゲー
ト、１６１７〜１６３２はインバータである。
【００１４】次に動作を説明する。水平走査回路４内の
シフトレジスタ回路５から走査信号が信号変換回路６の
走査信号入力線に入力されると同時に画像に対応したＲ
ＧＢ各色のデータ信号がトランスファーゲートに入力さ
れ（図ではＲ信号）、デジタルデータが容量素子に記録
される。例えばＲ＿０信号が１なら容量素子１５１７が
充電され、０なら接地されることになる。全ての水平走
査線でデジタルデータが記録された後、図６に示したタ
イミング信号を図４のタイミング信号線Ｔ＿０、Ｔ＿
１、Ｔ＿２に印加することにより各排他的論理和回路で
デジタル信号とタイミング信号の一致が検出される。更
に各排他的論理和回路の出力の論理積をとることによ
り、あるタイミングに一定時間幅のパルス信号が得られ
る。パルスの発生するタイミングはデジタルデータ信号
の内容に依存し、デジタルデータに一対一に対応する。
つまり３ｂｉｔデジタルデータ信号の８パターンが、時
系列に並んだ８パターンのパルスに変換される（図６参
照）。
シフトレジスタ回路５から走査信号が信号変換回路６の
走査信号入力線に入力されると同時に画像に対応したＲ
ＧＢ各色のデータ信号がトランスファーゲートに入力さ
れ（図ではＲ信号）、デジタルデータが容量素子に記録
される。例えばＲ＿０信号が１なら容量素子１５１７が
充電され、０なら接地されることになる。全ての水平走
査線でデジタルデータが記録された後、図６に示したタ
イミング信号を図４のタイミング信号線Ｔ＿０、Ｔ＿
１、Ｔ＿２に印加することにより各排他的論理和回路で
デジタル信号とタイミング信号の一致が検出される。更
に各排他的論理和回路の出力の論理積をとることによ
り、あるタイミングに一定時間幅のパルス信号が得られ
る。パルスの発生するタイミングはデジタルデータ信号
の内容に依存し、デジタルデータに一対一に対応する。
つまり３ｂｉｔデジタルデータ信号の８パターンが、時
系列に並んだ８パターンのパルスに変換される（図６参
照）。
【００１５】上記信号がラッチ回路７に入力されると同
時に図６に示したＬＰ信号が各トランスファーゲートに
入力される。このときラッチ／デコード回路からのパル
スはデジタルデータに対応したタイミングで出力される
ので、そのタイミングと同時に導通状態になっているト
ランスファーゲートのみがパルス信号を次段のトランス
ファーゲートに転送する。その結果、パルス信号が転送
されたトランスファーゲートに接続されたデータ信号か
らの信号がバッファ回路１１に転送され、バッファ回路
１１から信号線１２に供給される。この様にして、垂直
走査線に供給されるデジタルデータ信号が図６で示す波
形で変化し、それと同期したタイミングで垂直走査回路
９から垂直走査線に順次正電圧が印加されると、ｎ型Ｔ
ＦＴ１１０１が導通し、信号線１２とｎ型ＴＦＴ１１０
２のゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び
容量素子１１０５が接続される。これにより、ｎ型ＴＦ
Ｔ１１０２のゲート電極、ｐ型ＴＦＴ１１０３のゲート
電極及び容量素子１１０５が信号線１２と同電位の電圧
まで充電される。このとき、副画素Ｒ１、Ｒ３は信号線
１２の電位が正電圧のときにｎ型ＴＦＴ１１０１に正電
圧が印加されるため、ｎ型ＴＦＴ１１０２のゲート電
極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素子１１
０５には正電圧が印可される。その結果、ｎ型ＴＦＴ１
１０２が導通し、電圧供給線１６と液晶表示素子１１０
４が接続され、電圧供給線の電圧が印加される。これは
液晶に電圧が印加されている、いわゆる液晶表示素子１
１０４がオン状態である。それに対し、副画素Ｒ２は信
号線１２が負電位のときｎ型ＴＦＴ１１０１に正電圧が
印加されるため、ｎ型ＴＦＴ１１０２のゲート電極、ｐ
型ＴＦＴ１１０３のゲート電極及び容量素子１１０５に
は負電圧が印可される。その結果、ｐ型ＴＦＴ１１０３
が導通し、共通配線１７と液晶表示素子１１０４が接続
される。これは液晶に電圧が印可されていない、いわゆ
るオフ状態である。副画素それぞれの電極面積は１：
２：４であるため、上記信号条件では３ビット（８階
調）の内、５番目の階調を表示していることになる。上
記駆動方法を用いることにより、デジタルデータ信号波
形を変えることによって多階調デジタル液晶表示が実現
される。
時に図６に示したＬＰ信号が各トランスファーゲートに
入力される。このときラッチ／デコード回路からのパル
スはデジタルデータに対応したタイミングで出力される
ので、そのタイミングと同時に導通状態になっているト
ランスファーゲートのみがパルス信号を次段のトランス
ファーゲートに転送する。その結果、パルス信号が転送
されたトランスファーゲートに接続されたデータ信号か
らの信号がバッファ回路１１に転送され、バッファ回路
１１から信号線１２に供給される。この様にして、垂直
走査線に供給されるデジタルデータ信号が図６で示す波
形で変化し、それと同期したタイミングで垂直走査回路
９から垂直走査線に順次正電圧が印加されると、ｎ型Ｔ
ＦＴ１１０１が導通し、信号線１２とｎ型ＴＦＴ１１０
２のゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び
容量素子１１０５が接続される。これにより、ｎ型ＴＦ
Ｔ１１０２のゲート電極、ｐ型ＴＦＴ１１０３のゲート
電極及び容量素子１１０５が信号線１２と同電位の電圧
まで充電される。このとき、副画素Ｒ１、Ｒ３は信号線
１２の電位が正電圧のときにｎ型ＴＦＴ１１０１に正電
圧が印加されるため、ｎ型ＴＦＴ１１０２のゲート電
極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素子１１
０５には正電圧が印可される。その結果、ｎ型ＴＦＴ１
１０２が導通し、電圧供給線１６と液晶表示素子１１０
４が接続され、電圧供給線の電圧が印加される。これは
液晶に電圧が印加されている、いわゆる液晶表示素子１
１０４がオン状態である。それに対し、副画素Ｒ２は信
号線１２が負電位のときｎ型ＴＦＴ１１０１に正電圧が
印加されるため、ｎ型ＴＦＴ１１０２のゲート電極、ｐ
型ＴＦＴ１１０３のゲート電極及び容量素子１１０５に
は負電圧が印可される。その結果、ｐ型ＴＦＴ１１０３
が導通し、共通配線１７と液晶表示素子１１０４が接続
される。これは液晶に電圧が印可されていない、いわゆ
るオフ状態である。副画素それぞれの電極面積は１：
２：４であるため、上記信号条件では３ビット（８階
調）の内、５番目の階調を表示していることになる。上
記駆動方法を用いることにより、デジタルデータ信号波
形を変えることによって多階調デジタル液晶表示が実現
される。
【００１６】図７は図４で示した信号変換回路のブロッ
クレイアウト図である。図７におけるブロックＢは図４
の点線で囲んだ領域の回路を指す。図で示した様に、信
号変換回路の幅は水平走査線と平行方向に配線された信
号線本数に依存する。本実施例では３個存在する排他的
論理和回路の出力を順次論理積回路を通すため、平行に
配線される信号本数は常にシフトレジスタ配線と各論理
和出力線の２本となる。従って、デジタルデータビット
数に依存せず一定の回路幅が実現できる。
クレイアウト図である。図７におけるブロックＢは図４
の点線で囲んだ領域の回路を指す。図で示した様に、信
号変換回路の幅は水平走査線と平行方向に配線された信
号線本数に依存する。本実施例では３個存在する排他的
論理和回路の出力を順次論理積回路を通すため、平行に
配線される信号本数は常にシフトレジスタ配線と各論理
和出力線の２本となる。従って、デジタルデータビット
数に依存せず一定の回路幅が実現できる。
【００１７】また、タイミング信号で周波数が高いもの
程、通過する素子数が少ないため、素子を通過すること
によって生じるパルス信号の遅延を最小限にできるた
め、信頼性の高い回路動作が実現できる。
程、通過する素子数が少ないため、素子を通過すること
によって生じるパルス信号の遅延を最小限にできるた
め、信頼性の高い回路動作が実現できる。
【００１８】実施の形態２．図８はこの発明の実施の形
態２による液晶表示駆動装置を示す構成図である。図８
において、２００２はＲＧＢそれぞれが三つの副画素か
ら構成される一つのピクセル、２００３は多数のピクセ
ルが行列状に配列された液晶表示部、２００４はシフト
レジスタ回路２００５と信号変換回路２００６、バッフ
ァ回路２００７から構成され、液晶表示部２００３の一
つの行を選択する水平走査回路、２００８はシフトレジ
スタ回路２００９とバッファ回路２０１０から構成され
る、液晶表示部２００３の一つの列を選択する垂直走査
回路である。２０１１は水平走査回路２００４と各副画
素を結ぶための信号線、２０１２〜２０１４は水平走査
回路２００４と各副画素を結ぶため垂直走査線、２０１
５は電圧供給線、２０１６は共通配線、２０１７はデー
タ線である。図９は図８の一つの画素を示す回路図であ
る。図９において、１７０１，１７０２はｎ型ＴＦＴ、
１７０３は液晶表示素子、１７０４は容量素子である。
図１０は図８の信号変換回路を示す回路図である。図１
０において、１５０１〜１５０７はインバータ回路、１
５０８〜１５１０はトランスファーゲート、１５１１〜
１５１３は排他的論理和回路、１５１４，１５１５は否
定論理積回路、１５１６は否定論理和回路、１５１７〜
１５１９は容量素子である。
態２による液晶表示駆動装置を示す構成図である。図８
において、２００２はＲＧＢそれぞれが三つの副画素か
ら構成される一つのピクセル、２００３は多数のピクセ
ルが行列状に配列された液晶表示部、２００４はシフト
レジスタ回路２００５と信号変換回路２００６、バッフ
ァ回路２００７から構成され、液晶表示部２００３の一
つの行を選択する水平走査回路、２００８はシフトレジ
スタ回路２００９とバッファ回路２０１０から構成され
る、液晶表示部２００３の一つの列を選択する垂直走査
回路である。２０１１は水平走査回路２００４と各副画
素を結ぶための信号線、２０１２〜２０１４は水平走査
回路２００４と各副画素を結ぶため垂直走査線、２０１
５は電圧供給線、２０１６は共通配線、２０１７はデー
タ線である。図９は図８の一つの画素を示す回路図であ
る。図９において、１７０１，１７０２はｎ型ＴＦＴ、
１７０３は液晶表示素子、１７０４は容量素子である。
図１０は図８の信号変換回路を示す回路図である。図１
０において、１５０１〜１５０７はインバータ回路、１
５０８〜１５１０はトランスファーゲート、１５１１〜
１５１３は排他的論理和回路、１５１４，１５１５は否
定論理積回路、１５１６は否定論理和回路、１５１７〜
１５１９は容量素子である。
【００１９】次に動作を説明する。水平走査回路２００
４内のシフトレジスタ回路２００５から走査信号が信号
変換回路２００６の走査信号入力線に入力されると同時
に画像に対応したＲＧＢ各色のデータ信号がトランスフ
ァーゲートに入力され（図ではＲ信号）、デジタルデー
タが容量素子に記録される。例えばＲ＿０信号が１なら
容量素子１５１７が充電され、０なら接地されることに
なる。全ての水平走査線でデジタルデータが記録された
後、図１１に示したタイミング信号を図１０のタイミン
グ信号線Ｔ＿０、Ｔ＿１、Ｔ＿２に印加することにより
各排他的論理和回路でデジタル信号とタイミング信号の
一致が検出される。更に各排他的論理和回路の出力の論
理積をとることにより、あるタイミングに一定時間幅の
パルス信号が得られる。パルスの発生するタイミングは
デジタルデータ信号の内容に依存し、デジタルデータに
一対一に対応する。つまり３ｂｉｔデジタルデータ信号
の８パターンが、時系列に並んだ８パターンのパルスに
変換される。その結果、パルス信号がバッファ回路２０
１０に転送され、バッファ回路２０１０から信号線２０
１１に供給される。この様にして、垂直走査線に供給さ
れるデジタルデータ信号が図１１で示す波形で変化し、
それと同期したタイミングで垂直走査回路２００８から
垂直走査線に順次正電圧が印加されると、ｎ型ＴＦＴ１
７０１が導通し、信号線２０１１とｎ型ＴＦＴ１７０２
のゲート電極及び容量素子１７０４が接続される。これ
により、ｎ型ＴＦＴ１７０２のゲート電極及び容量素子
１７０４の電位は信号線２０１１に供給されるパルスと
同波形で変化する。電圧供給線の電位が図１１に示した
時間に対して階段状に変化する場合、パルス出力のタイ
ミングに対応した電位がｎ型ＴＦＴ１７０２を通して液
晶表示素子１７０３に供給されるパルス信号の供給され
るタイミングはデジタルデータに対応しているため、各
データに対して異なった電圧が液晶表示素子１７０３に
印加される。上記信号条件では３ビット（８階調）の
内、５番目の階調を表示していることになる。上記駆動
方法を用いることにより、デジタルデータ信号波形を変
えることによって多階調デジタル液晶表示が実現され
る。
４内のシフトレジスタ回路２００５から走査信号が信号
変換回路２００６の走査信号入力線に入力されると同時
に画像に対応したＲＧＢ各色のデータ信号がトランスフ
ァーゲートに入力され（図ではＲ信号）、デジタルデー
タが容量素子に記録される。例えばＲ＿０信号が１なら
容量素子１５１７が充電され、０なら接地されることに
なる。全ての水平走査線でデジタルデータが記録された
後、図１１に示したタイミング信号を図１０のタイミン
グ信号線Ｔ＿０、Ｔ＿１、Ｔ＿２に印加することにより
各排他的論理和回路でデジタル信号とタイミング信号の
一致が検出される。更に各排他的論理和回路の出力の論
理積をとることにより、あるタイミングに一定時間幅の
パルス信号が得られる。パルスの発生するタイミングは
デジタルデータ信号の内容に依存し、デジタルデータに
一対一に対応する。つまり３ｂｉｔデジタルデータ信号
の８パターンが、時系列に並んだ８パターンのパルスに
変換される。その結果、パルス信号がバッファ回路２０
１０に転送され、バッファ回路２０１０から信号線２０
１１に供給される。この様にして、垂直走査線に供給さ
れるデジタルデータ信号が図１１で示す波形で変化し、
それと同期したタイミングで垂直走査回路２００８から
垂直走査線に順次正電圧が印加されると、ｎ型ＴＦＴ１
７０１が導通し、信号線２０１１とｎ型ＴＦＴ１７０２
のゲート電極及び容量素子１７０４が接続される。これ
により、ｎ型ＴＦＴ１７０２のゲート電極及び容量素子
１７０４の電位は信号線２０１１に供給されるパルスと
同波形で変化する。電圧供給線の電位が図１１に示した
時間に対して階段状に変化する場合、パルス出力のタイ
ミングに対応した電位がｎ型ＴＦＴ１７０２を通して液
晶表示素子１７０３に供給されるパルス信号の供給され
るタイミングはデジタルデータに対応しているため、各
データに対して異なった電圧が液晶表示素子１７０３に
印加される。上記信号条件では３ビット（８階調）の
内、５番目の階調を表示していることになる。上記駆動
方法を用いることにより、デジタルデータ信号波形を変
えることによって多階調デジタル液晶表示が実現され
る。
【００２０】図１２は図１０で示した信号変換回路のブ
ロックレイアウト図である。図１２におけるブロックＢ
は図１０の点線で囲んだ領域の回路を指す。図で示した
様に、信号変換回路の幅は水平走査線と平行方向に配線
された信号線本数に依存する。本実施例では３個存在す
る排他的論理和回路の出力を順次論理積回路を通すた
め、平行に配線される信号本数は常にシフトレジスタ配
線と各論理和出力線の２本となる。従って、デジタルデ
ータビット数に依存せず一定の回路幅が実現できる。
ロックレイアウト図である。図１２におけるブロックＢ
は図１０の点線で囲んだ領域の回路を指す。図で示した
様に、信号変換回路の幅は水平走査線と平行方向に配線
された信号線本数に依存する。本実施例では３個存在す
る排他的論理和回路の出力を順次論理積回路を通すた
め、平行に配線される信号本数は常にシフトレジスタ配
線と各論理和出力線の２本となる。従って、デジタルデ
ータビット数に依存せず一定の回路幅が実現できる。
【００２１】また、タイミング信号で周波数が高いもの
程、通過する素子数が少ないため、素子を通過すること
によって生じるパルス信号の遅延を最小限にできるた
め、信頼性の高い回路動作が実現できる。
程、通過する素子数が少ないため、素子を通過すること
によって生じるパルス信号の遅延を最小限にできるた
め、信頼性の高い回路動作が実現できる。
【００２２】実施の形態３．図１３はこの発明の実施の
形態３による携帯電話機を示す構成図である。図１３に
おいて、３００１は携帯電話機、３００２は実施の形態
１あるいは実施の形態２で説明したデジタル液晶表示駆
動装置で構成される液晶表示素子である。本発明による
液晶表示駆動装置はその垂直走査線と平行方向の幅がデ
ジタルデータビット数に依存せず一定であるため、液晶
表示素子のピクセルサイズを変更することなく高階調表
示化を可能ならしめる。同時にデジタル信号による高階
調表示によりアナログ信号表示に比べ低い消費電力で駆
動でき、その結果、携帯電話機の長時間連続使用を可能
ならしめる。
形態３による携帯電話機を示す構成図である。図１３に
おいて、３００１は携帯電話機、３００２は実施の形態
１あるいは実施の形態２で説明したデジタル液晶表示駆
動装置で構成される液晶表示素子である。本発明による
液晶表示駆動装置はその垂直走査線と平行方向の幅がデ
ジタルデータビット数に依存せず一定であるため、液晶
表示素子のピクセルサイズを変更することなく高階調表
示化を可能ならしめる。同時にデジタル信号による高階
調表示によりアナログ信号表示に比べ低い消費電力で駆
動でき、その結果、携帯電話機の長時間連続使用を可能
ならしめる。
【００２３】
【発明の効果】以上のように、この発明によれば、並列
入力されたデジタルデータ信号を時系列パルス信号を変
換し、単一信号線で後段回路に入力出来る変換回路を設
けたので、高精細で低消費電力駆動が可能な多階調液晶
表示駆動装置が実現できる効果がある。
入力されたデジタルデータ信号を時系列パルス信号を変
換し、単一信号線で後段回路に入力出来る変換回路を設
けたので、高精細で低消費電力駆動が可能な多階調液晶
表示駆動装置が実現できる効果がある。
【００２４】この発明によれば、並列入力された３ビッ
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な８階調液晶表示駆動装置が実現できる効果がある。
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な８階調液晶表示駆動装置が実現できる効果がある。
【００２５】この発明によれば、並列入力された４ビッ
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な１６階調液晶表示駆動装置が実現できる効果があ
る。
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な１６階調液晶表示駆動装置が実現できる効果があ
る。
【００２６】この発明によれば、並列入力されたｎビッ
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な２のｎ乗階調液晶表示駆動装置が実現できる効果が
ある。
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な２のｎ乗階調液晶表示駆動装置が実現できる効果が
ある。
【００２７】この発明によれば、変換回路を構成するラ
ッチ回路をＴＦＴ素子数が６、容量素子数が１の回路で
構成したので、小規模で高精細で信頼性の高い低消費電
力駆動が可能な多階調液晶表示駆動装置が実現できる効
果がある。
ッチ回路をＴＦＴ素子数が６、容量素子数が１の回路で
構成したので、小規模で高精細で信頼性の高い低消費電
力駆動が可能な多階調液晶表示駆動装置が実現できる効
果がある。
【００２８】この発明によれば、変換回路を構成するラ
ッチ回路をスタティック回路で構成したので、安定性の
高い、高精細で信頼性の高い低消費電力駆動が可能な多
階調液晶表示駆動装置が実現できる効果がある。
ッチ回路をスタティック回路で構成したので、安定性の
高い、高精細で信頼性の高い低消費電力駆動が可能な多
階調液晶表示駆動装置が実現できる効果がある。
【００２９】この発明によれば、変換回路を構成するラ
ッチ回路をスタティック回路で、保持機能素子をクロッ
クドインバータで構成したので、誤動作が無く安定性の
高い、高精細で信頼性の高い低消費電力駆動が可能な多
階調液晶表示駆動装置が実現できる効果がある。
ッチ回路をスタティック回路で、保持機能素子をクロッ
クドインバータで構成したので、誤動作が無く安定性の
高い、高精細で信頼性の高い低消費電力駆動が可能な多
階調液晶表示駆動装置が実現できる効果がある。
【００３０】この発明によれば、液晶表示素子にデジタ
ル信号に対応した多階調表示可能な液晶表示駆動装置を
設けたので、高信頼性な高品位液晶表示が出来る低消費
携帯電話機が実現できる効果がある。
ル信号に対応した多階調表示可能な液晶表示駆動装置を
設けたので、高信頼性な高品位液晶表示が出来る低消費
携帯電話機が実現できる効果がある。
【図１】 この発明の実施の形態１による液晶表示駆動
装置を示す構成図である。
装置を示す構成図である。
【図２】 図１の一つの副画素を示す回路図である。
【図３】 図１のＲＧＢそれぞれを構成する副画素の液
晶表示素子の画素電極を示す構成図である。
晶表示素子の画素電極を示す構成図である。
【図４】 図１の信号変換回路を示す回路図である。
【図５】 図１のラッチ回路を示す回路図である。
【図６】 この発明の実施の形態１による液晶表示駆動
装置のタイミングチャートを示す図である。
装置のタイミングチャートを示す図である。
【図７】 図４で示した信号変換回路のブロックレイア
ウト図である。
ウト図である。
【図８】 この発明の実施の形態２による液晶表示駆動
装置を示す構成図である。
装置を示す構成図である。
【図９】 図８の一つの画素を示す回路図である。
【図１０】 図８の信号変換回路を示す回路図である。
【図１１】 この発明の実施の形態２による液晶表示駆
動装置のタイミングチャートを示す図である。
動装置のタイミングチャートを示す図である。
【図１２】 図１０で示した信号変換回路のブロックレ
イアウト図である。
イアウト図である。
【図１３】 この発明の実施の形態３による携帯電話機
を示す構成図である。
を示す構成図である。
【図１４】 従来の液晶表示駆動装置を示す構成図であ
る。
る。
【図１５】 図１４の一つの副画素を示す回路図であ
る。
る。
【図１６】 図１４のＲＧＢそれぞれを構成する副画素
の液晶表示素子の画素電極を示す構成図である。
の液晶表示素子の画素電極を示す構成図である。
【図１７】 図１４のデコード回路を示す回路図であ
る。
る。
【図１８】 従来の液晶表示駆動装置のタイミングチャ
ートを示す図である。
ートを示す図である。
２ ピクセル、３ 液晶表示部、４ 水平走査回路、５
シフトレジスタ回路、６ 信号変換回路、７ ラッチ
回路、８ バッファ回路、９ 垂直走査回路、１０ シ
フトレジスタ回路、１１ バッファ回路、１２ 信号
線、１３〜１５垂直走査線、１６ 電圧供給線、１７
共通配線、１８ データ線、１９ デコード信号線、１
１０１，１１０２ ｎ型ＴＦＴ、１１０３ ｐ型ＴＦ
Ｔ、１１０４ 液晶表示素子、１１０５ 容量素子、１
３０１〜１３０３ 電極、１５０１〜１５０７ インバ
ータ回路、１５０８〜１５１０ トランスファーゲー
ト、１５１１〜１５１３ 排他的論理和回路、１５１
４，１５１５ 否定論理積回路、１５１６ 否定論理和
回路、１５１７〜１５１９ 容量素子、１６０１〜１６
１６ トランスファーゲート、１６１７〜１６３２ イ
ンバータ、１７０１，１７０２ ｎ型ＴＦＴ、１７０３
液晶表示素子、１７０４ 容量素子、２００２１つの
ピクセル、２００３ 液晶表示部、２００４ 水平走査
回路、２００５シフトレジスタ回路、２００６ 信号変
換回路、２００７ バッファ回路、２００８ 垂直走査
回路、２００９ シフトレジスタ回路、２０１０ バッ
ファ回路、２０１１ 信号線、２０１２〜２０１４ 垂
直走査線、２０１５ 電圧供給線、２０１６ 共通配
線、２０１７ データ線、３００１ 携帯電話機、３０
０２液晶表示素子。
シフトレジスタ回路、６ 信号変換回路、７ ラッチ
回路、８ バッファ回路、９ 垂直走査回路、１０ シ
フトレジスタ回路、１１ バッファ回路、１２ 信号
線、１３〜１５垂直走査線、１６ 電圧供給線、１７
共通配線、１８ データ線、１９ デコード信号線、１
１０１，１１０２ ｎ型ＴＦＴ、１１０３ ｐ型ＴＦ
Ｔ、１１０４ 液晶表示素子、１１０５ 容量素子、１
３０１〜１３０３ 電極、１５０１〜１５０７ インバ
ータ回路、１５０８〜１５１０ トランスファーゲー
ト、１５１１〜１５１３ 排他的論理和回路、１５１
４，１５１５ 否定論理積回路、１５１６ 否定論理和
回路、１５１７〜１５１９ 容量素子、１６０１〜１６
１６ トランスファーゲート、１６１７〜１６３２ イ
ンバータ、１７０１，１７０２ ｎ型ＴＦＴ、１７０３
液晶表示素子、１７０４ 容量素子、２００２１つの
ピクセル、２００３ 液晶表示部、２００４ 水平走査
回路、２００５シフトレジスタ回路、２００６ 信号変
換回路、２００７ バッファ回路、２００８ 垂直走査
回路、２００９ シフトレジスタ回路、２０１０ バッ
ファ回路、２０１１ 信号線、２０１２〜２０１４ 垂
直走査線、２０１５ 電圧供給線、２０１６ 共通配
線、２０１７ データ線、３００１ 携帯電話機、３０
０２液晶表示素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｋ (72)発明者 上里 将史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2H093 NA16 NA54 NC09 NC13 NC16 NC22 NC23 NC26 NC34 NC35 NC40 ND06 ND39 5C006 AA12 AA17 AA21 BB16 BC06 BC12 BF26 FA47 FA56 5C080 AA10 BB05 CC03 DD01 DD26 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ06 KK47
Claims (8)
- 【請求項１】 パルス状の信号を伝搬する走査信号回路
と、前記走査信号線とｎ本のデジタル信号線とｎ本のタ
イミング信号線が接続され、走査信号が入力されてから
特定の時間後に特定の時間幅のパルスをデジタル信号に
対応して出力する信号変換回路と、前記信号変換回路出
力線と、デジタル信号のビット数ｎに対して２のｎ乗本
の受信信号線と、デジタル信号のビット数ｎに対して２
のｎ乗本のデータ信号線が接続され、前記信号変換回路
出力パルスに対応してデータ信号線を選択し、選択した
データ信号線の信号を出力するラッチ/デコード回路と
を備えた液晶表示駆動装置。 - 【請求項２】 信号変換回路が、走査信号線とデジタル
信号線１が接続された第１のラッチ回路と前記第１のラ
ッチ回路出力線とタイミング信号線１が入力ゲートに接
続された第１の排他的論理和回路から構成される第１の
変換回路と、走査信号線とデジタル信号線２が接続され
た第２のラッチ回路と前記第２のラッチ回路出力線とタ
イミング信号線２が入力ゲートに接続された第２の排他
的論理和回路から構成される第２の変換回路と、前記第
１の変換回路出力線と前記第２の変換回路出力線が入力
ゲートに接続された論理積回路と、走査信号線とデジタ
ル信号線３が接続された第３のラッチ回路と前記第３の
ラッチ回路出力線とタイミング信号線３が入力ゲートに
接続された第３の排他的論理和回路から構成される第３
の変換回路と、前記論理和回路出力線と前記第３の変換
回路出力線が入力ゲートに接続された否定論理積回路
と、前記否定論理積回路出力線とリセット信号線が入力
ゲートに接続された否定論理和回路とを備え、タイミン
グ信号線に入力される信号の周波数がタイミング信号線
３、タイミング信号線２、タイミング信号線１の順に低
くなっていくことを特徴とする請求項１記載の液晶表示
駆動装置。 - 【請求項３】 信号変換回路が、走査信号線とデジタル
信号線１が接続された第１のラッチ回路と前記第１のラ
ッチ回路出力線とタイミング信号線１が入力ゲートに接
続された第１の排他的論理和回路から構成される第１の
変換回路と、走査信号線とデジタル信号線２が接続され
た第２のラッチ回路と前記第２のラッチ回路出力線とタ
イミング信号線２が入力ゲートに接続された第２の排他
的論理和回路から構成される第２の変換回路と、前記第
１の変換回路出力線と前記第２の変換回路出力線が入力
ゲートに接続された第１の論理積回路と、走査信号線と
デジタル信号線３が接続された第３のラッチ回路と前記
第３のラッチ回路出力線とタイミング信号線３が入力ゲ
ートに接続された第３の排他的論理和回路から構成され
る第３の変換回路と、前記第１の論理積回路出力線と前
記第３の排他的論理和回路出力線が入力ゲートに接続さ
れた第２の論理積回路と、走査信号線とデジタル信号線
４が接続された第４のラッチ回路と前記第４のラッチ回
路出力線とタイミング信号線４が入力ゲートに接続され
た第４の排他的論理和回路から構成される第４の変換回
路と、前記第２の論理積回路出力線と前記第４の変換回
路出力線が入力ゲートに接続された否定論理積回路と、
前記否定論理積回路出力線とリセット信号線が入力ゲー
トに接続された否定論理和回路とを備え、タイミング信
号線に入力される信号の周波数がタイミング信号線４、
タイミング信号線３、タイミング信号線２、タイミング
信号線１の順に低くなっていくことを特徴とする請求項
1記載の液晶表示駆動装置。 - 【請求項４】 信号変換回路が、走査信号線とデジタル
信号線１が接続された第１のラッチ回路と前記第１のラ
ッチ回路出力線とタイミング信号線１が入力ゲートに接
続された第１の排他的論理和回路から構成される第１の
変換回路と、走査信号線とデジタル信号線２が接続され
た第２のラッチ回路と前記第２のラッチ回路出力線とタ
イミング信号線２が入力ゲートに接続された第２の排他
的論理和回路から構成される第２の変換回路と、前記第
１の変換回路出力線と前記第２の変換回路出力線が入力
ゲートに接続された第１の論理積回路と、走査信号線と
デジタル信号線ｋ（ｋは３以上ｎ−１以下の全ての整
数）が接続された第ｋのラッチ回路と前記第ｋのラッチ
回路出力線とタイミング信号線ｋが入力ゲートに接続さ
れた第ｋの排他的論理和回路から構成される第ｋの変換
回路と、第ｋ−２の論理積回路出力線と前記第ｋの排他
的論理和回路出力線が入力ゲートに接続された第ｋ−１
の論理積回路と、走査信号線とデジタル信号線ｎが接続
された第ｎのラッチ回路と前記第ｎのラッチ回路出力線
とタイミング信号線ｎが入力ゲートに接続された第ｎの
排他的論理和回路から構成される第ｎの変換回路と、前
記第ｎ−２の論理積回路出力線と前記第ｎの変換回路出
力線が入力ゲートに接続された否定的論理積回路と、前
記否定論理積回路出力線とリセット信号線が入力ゲート
に接続された否定論理和回路とを備え、タイミング信号
線に入力される信号の周波数がタイミング信号線ｎ、タ
イミング信号線ｎ−１、・・、タイミング信号線ｋ、・
・、タイミング信号線２、タイミング信号線１の順に低
くなっていき、ｎが少なくともデジタル信号のビット数
以上であることを特徴とする請求項１記載の液晶表示駆
動装置。 - 【請求項５】 ラッチ回路が、走査信号線が入力された
第１の否定回路と、前記第１の否定回路出力線が接続さ
れた第２の否定回路と、前記第１の否定回路出力線と前
記第２の否定回路出力線とデジタル信号線が接続された
スイッチング素子と、前記スイッチング素子出力線が接
続された容量素子とを備えたことを特徴とする請求項２
から請求項４のうちのいずれか１項記載の液晶表示駆動
装置。 - 【請求項６】 ラッチ回路が、走査信号線が接続された
第１の否定回路と、前記第１の否定回路出力線が接続さ
れた第２の否定回路と、前記第１の否定回路出力線と前
記第２の否定回路出力線とデジタル信号線が接続された
スイッチング素子と、前記スイッチング素子出力線が接
続された第３の否定回路と、前記第３の否定回路出力線
が接続された第４及び第５の否定回路とを備え、前記第
４の否定回路出力線が第１の否定回路の入力ゲートに接
続されていることを特徴とする請求項２から請求項４の
うちのいずれか１項記載の液晶表示駆動装置。 - 【請求項７】 ラッチ回路が、走査信号線が接続された
第１の否定回路と、前記第１の否定回路出力線が接続さ
れた第２の否定回路と、前記第１の否定回路出力線が第
１の入力ゲートに接続され、前記第２の否定回路出力線
が第４の入力ゲートに接続され、デジタル信号線が第２
及び第３の入力ゲートに接続された第１のスイッチング
素子と、前記スイッチング素子出力線が接続された第３
の否定回路と、前記第３の否定回路出力線が接続された
第４の否定回路とを備え、前記第４の否定回路出力が第
３の否定回路の入力ゲートに接続されていることを特徴
とする請求項２から請求項４のうちのいずれか１項記載
の液晶表示駆動装置。 - 【請求項８】 デジタル信号に対応した液晶表示駆動装
置を搭載した液晶表示素子を備え、前記液晶表示駆動装
置は、パルス状の信号を伝搬する走査信号回路と、前記
走査信号線とデジタル信号線とタイミング信号線が接続
され、走査信号が入力されてから特定の時間後に特定の
時間幅のパルスをデジタル信号に対応して出力する信号
変換回路と、前記信号変換回路出力線と、デジタル信号
のビット数ｎに対して２のｎ乗本の受信信号線と、デジ
タル信号のビット数ｎに対して２のｎ乗本のデータ信号
線が接続され、前記信号変換回路出力パルスに対応して
データ信号線を選択し、選択したデータ信号線の信号を
出力する信号変換回路とを備えたことを特徴とする携帯
電話機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126560A JP2001306039A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及びそれを備えた携帯電話機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126560A JP2001306039A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及びそれを備えた携帯電話機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001306039A true JP2001306039A (ja) | 2001-11-02 |
Family
ID=18636326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126560A Pending JP2001306039A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及びそれを備えた携帯電話機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001306039A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011071236A2 (ko) * | 2009-12-10 | 2011-06-16 | 한양대학교 산학협력단 | 디스플레이 장치 및 디스플레이 장치의 동작 방법 |
| WO2014089859A1 (zh) * | 2012-12-10 | 2014-06-19 | 深圳市华星光电技术有限公司 | 液晶显示器及其驱动显示方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192797A (ja) * | 1987-10-05 | 1989-04-12 | Hitachi Ltd | 中間調表示装置 |
| JPH09106265A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 電圧出力回路および画像表示装置 |
| JPH1073158A (ja) * | 1996-07-03 | 1998-03-17 | Toyota Motor Corp | 自動変速機の制御装置 |
-
2000
- 2000-04-26 JP JP2000126560A patent/JP2001306039A/ja active Pending
Patent Citations (3)
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| WO2014089859A1 (zh) * | 2012-12-10 | 2014-06-19 | 深圳市华星光电技术有限公司 | 液晶显示器及其驱动显示方法 |
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