TW508446B - Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing - Google Patents

Description

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且 本發明係有關於測試積體電路之自動化測試裝置 特別是有關於在此裝置中改正脈寬定時誤差之方法。 自動化測試裝置（ATE)係進行測試動作（如：在 晶片製造設備中），藉以模擬積體電路（晶片）在電場 會經歷之操作條件。進行測試之積體電路亦稱 置（DUT)。 』A甲瑕

自動化測試裝置（ATE )係由連結之電腦或處理器控 制，用以執行一系列指令（測試程式）。自動化測試1 I (^γ；)必須供給具有正確電壓、電流、定時及函數狀^之 信號至測試中裝置（DUT)、並觀察測試中裝置（dut)之'^響 應。自動化測試裝置（ATE )隨即比較每個測試之反應及事 先定義之上下限，藉以得到通過/失敗的決定。 ” 一個測試’’事件π係由一對符號（S，T)表示，其中， n Sj是一函數狀態、” τ”是相關於該函數狀態S之定時。一 個"事件序列”係由一依照時間順序排列之符號對表示。舉 例來說，在第一圖之信號波形中，事件序列具有四個事牛 件，分別表示成（D1，3)，（DO，7)，（D1，10)及⑽， =)。第一個事件係在時間3ns時，將信號驅動至高位準狀 L (^ )。第二個事件係在時間7 n s時，將信號驅動至低位準 狀態（0)。第三個事件係在時間1〇113時，將信號驅動至高 Γ準狀ϊ(1)二第四個事件係在14113時，將信號驅動至低 =準狀態。（第一圖中之振幅係由測試程式設定之信號電

=及一種極性。這個脈衝具有一上升邊緣1 03及一下降 ^105。脈寬（或稱脈衝期間）係上升邊緣1〇3及下降邊緣 於—特定電壓數值時之兩點間之時間間隔，且通常係 1 η 1—分之一脈衝振幅時之兩點間之時間間隔。如此，脈衝 之脈寬約為4ns。同樣地，脈衝1〇7之脈寬約為4ns。 塑自動化測試裝置（ATE)之信號會受到各種誤差來源影 ς ^過對於高效能之測試裝置來說，最嚴重的誤差來源 :Λ自脈寬誤差，如第二圖所示。當想要（標稱）脈寬變 2敕脈衝會比較不容易在測試裝置下達反轉指令前，到 ς =振幅的=度。因此，脈衝的下降邊緣的發生時間會 功為早。Η質脈寬也會因此小於標稱脈寬，造成一定 j誤差。線段20 5所繪係誤差曲線，其暗示定時誤差會隨 脈寬的^咸少而增加。誤差曲線亦可能會更不規則，如 2 〇 7所示不過，只要誤差曲線係可預測，則脈寬定 時誤差便得夠加以補償。根據觀察結果，在一特定測試裝 置中，脈寬定時誤差係於脈寬縮減至丨.25ns或更小時發、 生。因此，預疋時間間隔為丨n s之兩定時邊緣，將會且只 會在滿足下列三種條件時發生一定時誤差，即：（丨^心係 小至足以造成電路之小脈衝誤差；（2)第一個邊緣實際造 成函數資料之狀態轉換；以及（3)第二個邊緣的極性恰與 第一個邊緣相反。 上述條件（2)及（3)暗示：除非有函數狀態之轉換經由 測試裝置之驅動電路傳送至測試中裝置（DUT )之端點，否 則是不會有脈寬（或小脈寬定時誤差）的。因此，脈寬誤差

508446 五、發明說明（3)

係相關於到達測試中裝置（DUT)之端點之函數 函數。舉例來說，若一序列函數資料（F丨8 )〆々丨L ”(nm〇1〇”，每筆資料會依照測試裝置之指示'依 Ins之時間間隔傳送到測試中裝置（DUT)之端點。對應此 列之函數資料之波形係顯示於第三圖中。在這個例$中， ^料F5並不會造成一轉換，因此也不會有脈寬。資料會 送成由1至0之轉換，因此會有4ns之脈寬。資料『7會送成 由0至1之轉換，因此會有lns之脈寬。資料F8會造成至 〇之轉換，因此會有1 ns之脈寬。因為函數資料旅沒有發生 之 轉換，因此亦沒有相關於資料F5之脈寬定時誤羞。另外， 相關於資料F 6並沒有嚴重的脈寬定時誤差，因為雖然有函 數狀態之轉換，但此處之脈寬為4ns，遠大於臨界數值

1 · 25ns。資料f6即所謂結尾一脈衝而非結尾一”短π脈衝 (一脈衝係定義為一”短"脈衝，若其期間時間為丨· 2 5 ns或 更紐）。另外，相關於資料F?則會有脈寬定時誤差，因為 不但有函數狀態之轉換，且此處之脈寬為lns。資料F7即 所謂結尾一”短”脈衝。同樣地，相關於資料F8邡會有脈寬 疋日$誤差’因為不但有函數狀態之轉換，且此處之脈覓為 1 n s (理由同j? 7 )。因此，資料f 8亦是結尾一”短"脈衝。據 觀察結果，當函數資料之時間間隔為丨n s時，脈寬定時誤 差約在30ps等級。脈寬誤差係隨著函數資料輸出之頻率而 增加。舉例來説，當函數資料之時間間隔為80〇Ps時’脈 I誤差會增加至5 0 p s。承上所述，脈寬定時誤羞會在一特 定測試裝置之脈寬降至1 · 25ns或更小時發生。因此’要決

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508446 五、發明說明（4) ^時間間隔被私式為1 ns之兩定時邊緣（以函數資料之位元 二不)&是否會有#脈寬定時誤差時，必須要參酌分析函數資 二之前兩個位兀。舉例來說，要決定相關於資料F4之脈寬 疋日可誤差時’即需要同時參酌分析資料F 2、F 3、ρ 4。 士 μ特別是在高效能之積體電路測試中，能夠改正脈寬定 衿祆差之需求是存在的。舉例來說，超高頻RAMBUS 64/72M DRAM就需要很準確之測試裝置以完成測試；其定 時邊緣位置準確度（EPA)需要到達+ / —50ps。但目前卻沒有 任何方法解決這個問題。 , 承上所述，本發明的目的係提供一種改正脈寬定時誤 差之方法及裝置。根據目前技藝，編碼器（Scrambler)及 定序器（Sequencer)記憶體（測試中裝置之每一端點係連結 於這些記憶體之一）首先載入一測試程式，其具有在一測 試向量期間，用來表示事件定時數值及事件資料類型之資

訊，（如：在著名之Schlumberger Sequencer Per PinR 架構中）。 本發明係一種在積體電路之測試期間，改正脈寬定時 誤差的方法。本方法的步驟係：將相關於該積體電路測試 之事件疋時資料儲存在一記憶體中，該記憶體係連結於該 積體電路之一選定端點。提供相關於該測試之函數資料、 並決定該函數資料是否在該積體電路中造成一狀態轉換， 該狀態轉換係產生一脈衝。若產生脈衝，則調整該事件定 時資料，藉以產生脈寬調整事件定時。隨著，再將一測試 號加加於該積體電路之該選定端點，該測試信號包括今亥

第11頁 卫咧說明（5) 脈寬調整事件定時。 實現本發明方法之兩種裝置亦揭露扒 糸用从完成單數值脈寬改正。在這種裝下。第一種裝置 其構成7L件包括··一解碼器；以及一函=一實施例中， 有第一輪出端點耦合於該解碼器，且 > 料來源，其具 端點。這種裝置之構成元件另外包括·炅具有一第二輪出 具有一第一組儲存位置連結於該事件定序器，其 用以儲存事件定時資料及事件類以路，-選定端點， 係包括標稱事件定時及脈寬調整事件定斤垓事件定時資料 J有：J入端點輕合於該函數資料來源邏J電路係 c位置，連結於該積體電路i;::更包括； 第一組儲存位置具有一 °亥選疋端點。該 出端點及至少一輸出端點：於；於：J輯電路之該輪 入端點，該第二組儲存位置係：二組绪存位置之-輸 同位址資料。該解碼器具有一第二二第二組儲存位置之不 自該第一組儲存位置—兩〇端點耦合以接收來 二輪入端點搞合於該及事件類型資料及一第 根據本發明之二數二枓來源之該輸出端點。 置中’額外事件定時：：係：所稱：單數值脈寬改正裂 差。這個額外事件定昉佶^ t補償預期之脈寬定時誤 定時數值上增加—校藉由在使用者定義之標稱 振幅係相關於脈寬（期 生。由於脈寬定時誤差的 可以施加-獨特i校月準間因\間）之—函數，每個給定脈寬都 仅+因子。另外，額外之編碼器記憶體 五、發明說明（6) :置適當調整事件定時數值 定序器之邏輯間儀八 j =外接於測試裝置之區域事件 内之事件二生：在：實J =，其用以描述每個測試 位元之函數j 此Γ ι系、繞之邏輯問各自分析兩 造成-資料狀態轉換，如:、届疋:给疋位元之函數資料 脈寬小至需要改正免、+ W尾一短”脈衝，也就是·· =式、並當成寫入編碼'器記；：：析結果係表示成二進位 ;ί:物己憶位址之資料：當成巧分 Α憶體之位置，i^田风才日^，藉以選取定序器 即，如習知技蓺了 ^童？正脈寬調整事件定時資料。隨 (^ - S t f ^ ^ ^ ^ ^ ^ # ^ 置之-演算法圖案產生器）及由定戽：或^己憶體或測試裝 定時及事件類型資料，提供進由疋牛序，體提供的事件 ，事件定時之其他=)V提步心 電路。這個第二電路係用以將事件nn二 J而校正）、事件類型及函數資料轉換成一對：：：：$ 唬。這個事件信號隨後傳成對應之事件佗 驅動電路。（測試中裝置^於測試裝置之測試頭之 插座，其位於測試常會卡合於載入板頂端之 據使用者需求改變作沪之# _接者，运個驅動電路會根 置⑽Τ)之一特定輸入#端之ff =並將信號施加於測試中裝 析係與習知技藝相同。1個輸出信號之接收及其分 第13頁 五、發明說明（7) 第二種裝置係用以完点一 一實施例中，這個裝置的構，』^改正。在這種裝置之 數資料來源’其具有—輸出：::—解碼器；-函 有-第二輸出端點。另外，這個碼器，且更具 -事件定序器，其具有—第 ^的構成元件更包括： 路之一 ϋ定端，點，用以儲#事件結於該積體電 料。該事件定時資料僅包括有 j 1料及事件類型資 有-第-輸入端點耦合以接自冉：：定時。該解碼器具 事件定時及事件類型資料及一 $ _自；;第-組儲存位置之該 料來源之該輸出端點。這個裝置2輕合該函數資 二組儲存位置，連結於該積體電路之該括：-第 組儲存位置係具有一輸出端點搞合於該二該第二 之不同位址資料。：電子立；係儲存該第-組儲存位置 點及該解碼器之一輸出端:第二組儲存之-輸出端 件定時及事件類型資料、並計算 ：=件：事 路更具有-輸出端點。一查表係輕合於該；路：m 點、並於其輸出埠輸出一校準 ^輸出端 件定時。 仅+ U于猎以輸出脈寬調整事 般脈寬改正裝 ’其用以維護 稱定時數值中 以計算得到目 入一 根據本發明之第二實施例，在所稱之一 置中，脈寬改正電路係包括於事件定序器中 最近事件之一歷史，並藉由自目前事件之標 減去相反極性之最近事件之標稱定時數值， 前事件之脈寬。計算得到之脈寬數值當成寫 508446 五、發明說明（8) 以施加於事件定時數值，夢 位址，其提供一對應校準因子 以校正其脈寬誤差。 步 本务明及其不同實施例將配合圖式及對應文一 說明如下。 — 簡易圖式說明 第一圖係表不當施加信號至一測試中裝置（ 一測試裝置所產生之一系列波形。 守’ 第二圖係表示脈衝下降邊緣之定時誤差為相關於 脈寬之一函數。 、知％

第二圖係表示測試中裝置（DUT)對應於測試裝置 供一系列函數資料之一輸出波形。 ^ 第四圖係表示傳統Sequencer Per PinR測試裝置架構 第五圖係表示本發明第一實施例裝置之方塊圖。 第六圖係表示本發明第二實施例裝置之方塊圖。 詳細說明 根據本發明之實施例，係使用具有Sequencer per P i nR測試裝置架構之自動化測試裝置（ATE)，如 Schlumberger公司提供之自動化測試裝置（ATE)，其型號 為DX2400。但本發明應不限於這種Schlumberger自/動化;測 。式裝置（A T E )。利用這種架構，測試中裝置（ρ υ τ)之每個端 點均可被邏輯化程式。一個別電路，或稱為pin Slice電 路’則連結於測試中裝置（DUT)之每個端點，並經由這裡 施加測試信號。每個P i n S1 i ce電路具有自己之記憶體、

第15頁 508446 五、發明說明（9) 暫存器及電路以產生必要之測試信號。在這裡，只 =號之取得與分析之討論。這種測試裝置架構之細節 ^揭硌於West及Graeve於1 995年十二月十九日獲准之 專利US54471 39，其揭露係用搭配作為參考資料。另外、，国 = 1 9 95年十月二十四日獲准之美國專利US546 isi〇及於 考93年五月十八日獲准之美國專利US5212443亦可一併參 4通常，利用自動化測試裝置（ATE)之積體電路測試同 ，匕括電路及軟體兩部分。這個軟體係由測試裝置所執 ^測，程式且通常具有測試圖案及部分程式資訊（通常是 •欠迗父欲測試積體電路之使用者所提供）及更詳細之程式 ，訊(通常是自動化測試裝置（ATE)之部分）。這個測試程 式:先會將資料載入記憶體電路中，其用以描述在一測試 向量，間所會發生之複數事件之事件定時數值及事件類β 歪 >、等到資料載入圮憶體電路後，這個軟體係促使自動化 測試裝置（ATE)執行及實際測試該積體電路。等到該積體 電f測=完成後，這個軟體會得到一回授之通知。這個軟 2隨即讀取自動化測試裝置（ATE)中儲存於不同暫存器之 資料、並將這個測試結果傳送給使用者。 口 第四圖係表示傳統S e q u e n c e r p e r p i n R測試裝置架構 之方塊圖。一全域事件序列啟始記憶體（essm)i〇2及一事 件序列儲存記憶體（ESS)7〇係連結至測試中裝置（DUT)之每 個相關輸入端點。一向量類型選擇（VTS)程式碼信號係一

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其提供給所有全域事件序列啟始記憶體 全域序列位址 '4 · , , j / J 人乂口 0U Ί思隨 (fSSM)l 02，並由測試裝置（圖中未示）之主要事件定序器 提供。傳达至每個全域事件序列啟始記憶體（essm) 1 〇2 向量類型選擇（VTS)程式碼信號係一致的。不過，每個全 域事件序列啟始記憶體（ESSM)102卻可能以不同方式二 (程式），因為測試中裝置（DUT)之不同端點可能具有不 之函數（如：控制端點、位址端點等等）。舉例來說，若呈 有一全域指令，可下達至這個測試中裝置（DUT)之所端、 =以執行-寫入㈣，則不同之端點類型可能必須進 同之動作。因此，這個全域事件序列啟始記憶體 (ESSM)1^2允許在測試積體電路期間，對不同端點定時之 ==組5進行預先程式（Pre_Programming)。這個全 :二體=)1 °2之輸出係當成事件序列儲存 特=1:中一儲存位置之位址’其接著提供具有-特疋事件疋柃及事件類型之一特定事件序列。於下 序列啟始記憶體(ESSM)102將簡稱為編碼器記 係載入每個事件序列儲存記憶 件之定時數值（如：脈衝邊緣及比較¥ ，生之複數事 類型，二、脈 Λ比古較器觀测器之類型）。戶斤謂事: 頰i舉例來說，係包括有：F驅動(D 月争仟 值）、F測試、驅動器關閉（DZ)及無任H ^至F數 事件序列儲存記憶體（ESS)70可以儲存_測試期間内^复 508446 五、發明說明（11) 數個獨立事件。 …一事件類型解碼器74係接收來自圖案資料來源72之資 料F及來自事件序列儲存記憶體（ess)7〇之事件序列、並於 控，線76上提供#述事件類型s之輸出信號以傳送給不同 ::器而在測試中裝置⑽)中產生適當之 #除：Γ:類型以外，每個事件之發生定時亦必須提 入信號係位於期間游標線 後，加法器86之-第三輸二號係 數值（a為相問於拿杜個改正記憶體88係儲存定時偏移 值、及測試中裝置（DUT)中作浐值祛Γ弋拉ίΛ_、 ’、貝料數 件之最後改正定時係儲存於°二傳正运二= /^動^式騎電⑽及觀測器格式邏輯電路 當一信號提供於測試中裝置（DUT)時，驅 一杳路82係啟動。當測試中裝置（DUT)之一輸^二$ :二值比較時，觀測器格式邏輯啟“二、 袼式邏輯電路82結合來自事株—& π㈢破啟動。驅動器 式化資料F及I/O信號、並將其；至，之事件信號以得到格 器電路114)。來自驅動器電路丨 一，路（其包括有驅動 裝置118(DUT)之一端點。觀測哭柊一信J虎被送至測試中 …之事…及來自測試中裝置⑽τ)之：出來 508446 五、發明說明（12) ---- 狀態，藉以產生通過/失敗之狀態資料。這些元件係位於 測試裝置之測試頭中（圖中未示）。 在這裡，第四圖、第五圖、第六圖之部分元件並未詳 細討論，因為他們並不直接相關於本發明。這些元件之函 數及其與所討論元件之相互關聯係熟習此技術者所瞭解 尤其是在搭配參考最近所提及的專利後。 第五圖係表示本發明第一實施例裝置之方塊圖，其介 紹兩事件之單數值脈寬改正。在這個實施例中，測試/中裝 置（DUT)之母個端點連結兩個事件定序器，如第五圖標示 之A、B。兩輸出係提供至驅動器格式邏輯電路8 2及觀測器 格式邏輯電路84 (在一圈旅程之延遲後）、並在該些邏輯電 路中一起進行0R運算。藉由使用兩個獨立之事件定序器 A、B，較快之事件速率可以產生。這是藉由將一事件^序 器自另一事件定序器偏移一微量（需小於定序器會因而產 生月對月（BACK - TO-BACK)事件之數量）以得到。如此，當 另一事件疋序進行輸出動作時，此事件定序器便可以 行載入動作。 ^第五圖之每個方塊係一習知元件，且其間連結方式係 熟習此技藝者所瞭解。在這個實施例中，全域事件序列啟 始記憶體（ESSM)l〇2(編碼器記憶體）及事件序列儲存記憶 體（ESS) 70首先載入一測試程式，其儲存有程式碼，用^ 表示在一測試向量期間所會發生之複數事件之事件定护次 料及事件類型資料，如常見之SeqUencer Per pinR架^ = 不過，額外事件定時資料數值係提供給定序器記憶&，藉

MI8446 五、發明說明（13) 產2 2 ί:者：疋f之事件定時數值因為脈寬定時誤差而 中之改個誤差係常見之SeQUenCer Per PinR架構 中之改正圮fe體88所無法補償。 孬 時數Ϊ :定時數值係藉由對使用者定義之標稱定 了數值i曰加一权準因子而產生。 為相關於脈寬（期間睥門）夕 、見疋t决差之振幅 加以獨一之一Λ Λ ΐ 母個給定脈寬均會施 =ϋ體以指向適當的定時數值（如 ^ ΐ;補：)：由於這個實施例具有邏輯電路以同 一 ν斤而額外事件序列儲存記憶體（ESS)位置之數目為 別用以表示下列條件之改變：⑴第一事件產生士 短脈衝，需要改正 i ，生 正；以；》r q、— 士 1 )弟一事件產生一紐脈衝，需要校 使用者之目Λ—事件均產生短脈衝’需要改正。如此，若 體脾备坦'、4程式對一特定端點需要五個事件序列，則軟 浐入二β供一十個事件序列儲存記憶體（ess )位置（使用者 輸：稱定時之5個事件序列，加上每個事件序列各吏自用者 定時變化）。因此’在本實施例中，要完成脈寬 rr * ^王域事件序列啟始記憶體（ESSM)102需要四倍於| 义見改正時之位置數目。 …、 鲁 斜攻r電路係分析描述每個測試期間描述事件極性之函數資 資ς b由圖案資料來源72所提供），並決定給定位元之函數 带式疋否結尾一”短”脈衝。這個分析結果係表示為二進位 器I己拾i成為寫入編碼器記憶體之位址之部分。來自編碼 位置之輸出結果，隨後定址編碼器記憶體中之位 第20頁 508446

置，其包括有改正脈寬調整事件定時資料。 置說，使用者可能會在測試程式中定義測試中事 置（DUT)118之一端點以一事件對，如··在丨⑽進行η驅、 動，在2ns進行F2驅動。編碼器記憶體1〇2及定序器記 〇隨後載入這個測試程式，其具有資料以表示此事件g — 標，事件^時及事件類型，且定序器記憶體7G係載 = 補彳員脈寬定時誤差之標稱事件定時之變化。事件定時 種變化包括：僅對第一事件之標稱定時施加脈寬校正因^ (如·在1.03ns驅動F1，在2ns驅動F2)，僅對第二事件 標稱定時施加脈寬校正因子（如：在lns驅動η，在2.〇3 驅動F2)，以及同時對第—事件及第二事件之標稱定時s 加脈見杈正因子（如：在l 〇3ns驅動F1，在2· 〇3ns驅動 F2)。來自/定序器記檍體（ESS)7〇之這個脈寬改正事件定日士 數值隨後係提供給加法器86，並與改正記憶體88所提供^ 疋，，移數值結合。這個事件之最後改正定時則儲存於改 正定時暫存器90中，並最終提供至驅動器格式邏輯電路“ 及觀測器格式邏輯電路8 4。 在引證之例子裡，對於時間間隔定義為1 ns之事件， ，杈準因子為+ 〇.〇3ns( + 3〇ps)。不過，在這個實施例中， 系，亦可以一次只補償一短脈衝數值（如·· lns或9〇〇^^)。 這是因為事件序列儲存記憶體（ESS) 70及全域事件序列啟 始記憶體（ESSM) 1〇2必須重新載入，方能施加不同之校準 因子（用以補償不同之脈寬數值）。因此，本實施例假設所 有驅動事件係以一固定時間所間隔（即，只有一種可能脈

第21頁 508446 五、發明說明（15) ^) ’且只有脈寬恰等於間隔時間 改正；脈 寬大於間隔時間的脈衝則不f 衝才而要 元^個實施例中1序Ξ 之尺寸為6⑽位 件定二Si實施例中’每個事件對需要52位元以描述事 對。/ ί f !類型，這個^序器記憶體可以容納64個事件 J S個貫施例中’對於每個測 點，使 s用者貝際可用之編碼器記憶體及定序器位置係少於 64) 'CeJVe二PlnR架構（分別為52而非2028，16而非 為雨宣1母，件之邊緣位置準確度（EPA)卻可以提高，因 補償。fS相關於固定時間間隔之脈寬定時誤差已經獲得 資料it?: 5担第五圖之電路係分析函數資料流(由圖案 貝枓來源7 2所提供），盆扣#么加、日，丨二^ 並Ή A H /、輛述母個測咸期間之事件極性， α/ 疋位兀之函數資料是否結尾一”短"脈衝。有關於 隐體（ESSMM02及事件序列儲存記憶體（EE 一 信號係傳送至邏輯雷狄]9 n ! 9 n u1 υ載入後 内）以啟妒1叙於 （包括於第五圖之虛線 事件庠列^、^^ 。全域事件序列啟始記憶體（ESSM)102及 Γ : 憶體(_之内容在測試期間姆^ 寫，他們八此在下次測試之設定期間重寫。 12=、’ 120b(外接於測試裝置之區域事件定序器"ο 析貧料流F之部分，當測試裝置之圖案 源备： 實施例中，每個测試== (位兀，，且)之函數資料VFn+7 ’其中每個位元係由一電

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路刀析。函數資料位元Fn由電路丨2〇a分析，函數資料位元 Fn+1由電路12〇b分析。為方便說明，分析函數資料位元 Fn+7之電路並未顯示出來，但均相同於分析函數資料位元 Fn及Fn+1的電路。電路120a及120b所執行之分析係決定給定 事件是否結尾一”短”脈衝，並進而決定，這個事件是否需 要進行_改正（如最近所述）。在一實施例中，這個分析結果 (其表示為二進位形式）係當成十一位元之向量類型選擇 (VTS)程式碼之兩位元，用以定址+

體咖)102。此兩位元之數值可以自全】二in 纪憶體（ESSM) 102之4個可能位置中選取，藉以找到一特定 之九位元向量類型選擇（VTS)程式碼，且這些位置進一步 選取事件序列儲存記憶體（ESS) 7 0中之四個可能定時數值 之變化。下列邏輯敘述係由邏輯閘所決定，其包括圖式中 之EXCLUSIVE NOR 閘 121a、OR 閘122a、及AND 閘123a :

Fn=Fn-2

/ 若這個敘述為真（即：函數資料位元匕結尾一短脈 衝）’則傳送至全域事件序列啟始記憶體（essm)1〇2及事件 序列儲存記憶體（ESS) 70之二進位結果係1 ;反之，若這個 敘述為假（即··函數資料位元匕未結尾一短脈衝），則傳送 至全域事件序列啟始記憶體（ESSM)102及事件序列儲存記 ，體（ESS)70之二進位結果係〇。因此，舉例來說，若函數 資料位元Fn、Fn_2、之函數資料數值分別係〇、〇、1，這 個敘述為真（即：函數資料位元匕確實結尾一短脈衝），則 將會有相關之脈寬定時誤差。因此，一校準因子便需要施

508446 五、發明說明（17) 加以正確放置（指時間）該脈衝之下降邊緣。

接著’決定函數資料位元Fn+i是否結尾一短脈衝，下 列邏輯敘述係由邏輯閘決定，包括圖式中的^“⑽丨VE N0R 閘 124a、0R 閘 125a、及AND 閘 126a : #Fn 若這個敘述為真（即：函數資料位元Fn+1結尾一短脈 衝）’則儲存於全域事件序列啟始記憶體（ESSM )丨〇 2及事件 序列儲存記憶體（ESS)7〇之二進位結果係};反之，若這個 敘述為假（即：函數資料位元Fn+i未結尾一短脈衝），則儲 存於全域事件序列啟始記憶體（ESSM) 102及事件序列儲存 :U(ESS)70之二進位結果係〇。因此’舉例來說，若函 一貝厂位元Fn+1、FnM、Fn之函數資料數值分別為〇、〇、〇， ^這個敛述為假（即：函數資料位元Fn+1並未結尾-"短"脈 ί +Λ此’並不會有相關之脈寬定時誤差需要補償，也 加：校準因子。因此，在這個例子中，函數資料 用：選二；位結果係10。此兩位元共同當成指標， 即.”户 確之事件序列儲存記憶體（ESS)70位址，亦 -校準因這子個又子V〗僅需要對第-事件之標稱定㈣ 驅動函數資料“fI).。3以驅動函數資料位元Fn，在2ns 函數資料位元Fn+2至Fn+?亦是以相同 輯敘述係可由EXCLUSIVE N〇R閑、^方^刀析。上述邏 成，如箆77闰说- ,^ 「甲Ί UR閑、及AND閘包裝以達 :弟五圖所不，但應不限於這種方式。 第六圖係表示本發明第-_ +知3弟一只施例裝置之方塊圖，其中

第24頁 508446 五、發明說明（18) 卉夕广件係與第五圖相似，但事件定序器丨丨〇卻做了更基 本之调整以達成-般脈寬定時改正。在這個實施例中，事 件定序器110可以在給定時間範圍内容納八 於第五圖所介紹之眚竑加 甘A —, ，太貝施例，其中每個端點有兩個事件定序 :^貝細例之母個端點只有一個事件定序器。這是因 事件定库：Φ， r =取^事件之定時數值係儲存於第二個 得。 杰，則這個資料便無法在合理之時間範圍内取 把攄明此實施例之操作前提係直接計算脈寬、並 根據计^付到之脈寬提供一對應之校準因 計算電路1 1 1 #接彳ϋ狄— & 口此’脈見 s , ’、&仏於本貫施例中。脈寬計算電路】〗1勹妊 :少三個元件(均為熟習此技 “電路⑴3 電路、及減法電路。暫在哭展瞀存态、比較 性資料。比較電路係用以：查目=件之事件極 件之極件(儲存於暫存器中)比較。若目前 位庄係相冋，則比較電路將不合動你 、 目前事件與最近事件之極性相反二你=過，若 稱定時數值中減去最折塞杜夕嫂#措由自目則事件之標 到目前事件之脈寬。4管/θ T冉定時數值’藉以計算得 11q .妙女 見计异付到之脈寬數值隨後杏忠杏矣 113中一儲存位置之位址便田成查表 應之校準因子(即:校準因子對應二-對 法器13 0將這個校準因+ 、 ^ 】之脈寬）。加 才又丰因子加至儲存於改正定時暫存器90中 508446

五、發明說明（19) 之事件定時數值，藉以改正脈寬定時誤差。脈寬改玉電絡 1 1 1之暫存器隨後更新，使目前事件之極性資料變成最近 事件i極性資料，並對次一事件重覆上述步驟。

=σ ，第=實施例係補償相同圖案内之任何脈寬之脈寬定時 誤差’第一實施例則假設所有脈寬均為一特定數值之脈寬 及足=長至不需改正之脈寬的兩者之一。另外，第二實施 2不而使用編碼器記憶體（ESSM) 102或定序器記憶體（ESS) 中位址位置即可補償脈寬，也因此，在每個測試期間 器纪t用者對於每個端點所可使用之編碼器記憶體及定序 ‘ f广體數目亦相同於傳統Sequencer Per PinR之測試裝 木構〜分別為2028及64。 第五圖及第六圖係表示 ，技藝者亦可能參酌說明書 /各於所附之申請專利範圍中 完成本發明裝置之例子。熟習 而提出其他實施例，惟其仍應

第26頁 508446 圖式簡單說明 18 期 間 游 標 線 70 事 件 序 列 儲 存 記 憶 體（ESS) 74 事 件 類 型 解 碼 器 72 圖 案 資 料 來 源 76 控 制 線 82 驅 動 器 格 式 邏 輯 電 路 84 觀 測 器 格 式 邏 輯 電 路 86， 、130 : :加法器 88 ： :改 正 記 憶 體 90 :改 正 定 時 暫 存 器

102 ··全域事件序列啟始記憶體（ESSM) II 0 :事件定序器 III ··脈寬改正電路、脈寬計算電路 11 3 :查表 114 :驅動器電路 118··測試中裝置（DUT) 120a、120b :邏輯電路

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Claims (1)

1. 508446 、申請專利範圍 _ 1· 一種改正脈寬定時誤差之方法，用以 路，其步驟包括： 巧或一積體電 (a) 將相關於該積體電路測試之事件定日士次Λ -記憶體中’該記憶體連結於該積體電路之二貝枓一儲存在 (b) 提供相關該測試之函數資料； k疋端點； 絲定該函數資料是否在該積體電路中1 轉換，忒狀怨轉換係產生一脈衝； 乂成一狀態 (d)調整該事件定時資來/，拉〆 時；以及 、” a 生脈寬調整事件定 产产—測試信號以施加於該選定端點 號包括該脈寬調整事件定時。 疋而點，該測試信 2·如申請專利範圍第1項^述 信號至該積體電路之該選 / 包括傳送該測試 3·如中請專利範圍第Ϊ項所】2二味 定義在該測試期間所會 / ，其中該函數資料係 4. 如申請專利範圍第以：：：：之極性。 造成一脈衝，其期間等 ；t j，其中該狀態轉換係 5. 如申請專利範圍第ljf:n25ns。 料包括脈寬調整事件定時，“該事件 f中之-事件定時資科增加:亥藉由對存放在該記憶 子之振幅係該脈衝之 ，準因子而得~，該校準因 6. 如申請專利範 函數。 广.25由…校準因子丄:：:方法，其令該脈衝之期間 7. 如申請專利範圍第【項所：二， / 其中該記憶體係存 六、申請專利範圍 —〜_______ 放至少3328位元之資料 8 ·如申請專利範圍第丨頊 、 料來源提供該函數資料、斤迷之方法，更包括由一圖案> 9 ·如申請專利範圍第1頂 資料。 所述之方法，更包括產生該函數 10. 一種提供測試信 括： 一解碼器； 號至測試中 一積體電路之裝置 包 一凼歎貧料來源， 器，且更具有一第-仏， 弗 -事件定序器；=點 路之一選定端點、並儲存 該事件定時資料具有標稱事 -邏輯電路，具有_輪入端 該第二輸出端點，且更具有— 一第二組儲存位置，連結於 其具有一輸入端點耦合於該邏 一輸出端點耦合於該第一組儲 二組儲存位置係儲存該第一組 該解碼器具有一第一輸入端 輪出端點耦合於 館存位置之該事件定時及事件 轉合於該來源之該輸出端點， 電路。 組儲存 定時資 定時及 點輕合 輸出端 該積體 輯電路 存位置 儲存位 點耦合 類型資 並提供 位置連 料及事 脈寬調 於該函 點； 電路之 之該輸 之一輸 置之不 以接收 料及一 一測試 結於該積體 件類型資料 整事件定時 數資料來源. 該選定端點 出端點及至二 入端點，該| 同位址資料； 來自該第一斑 第二輸入端 信號至該積 11.如申請專利範圍第10項所述之裝置’其中該函數資料 508446 六、申請專利範圍 來源係一記憶體。 12. 如申請專利範圍第1 0項所述之裝置，其中該函數資料 來源係一圖案產生器。 13. 如申請專利範圍第1 0項所述之裝置，其中該第一組儲 存位置係儲存至少3 3 2 8位元之資料。 14. 如申請專利範圍第1 0項所述之裝置，其中該脈寬調整 事件定時係藉由對儲存在該第一組儲存位置之一事件定時 數值增加一校準因子而得到，該校準因子之振幅係該脈衝 之期間之一函數。

   15. 如申請專利範圍第1 4項所述之裝置，其中該脈衝之期 間係等於或小於1. 25ns，且該校準因子的範圍係介於 + 0. 03ns 及 1.0ns 之間。 16. 一種提供測試信號至測試中一積體電路之裝置，包 括 · 一解碼器；

   一函數資料來源，具有一輸出端點耦合至該解碼器； 一事件定序器，具有一第一組儲存位置連結於該積體電 路之一選定端點、並儲存事件定時資料及事件類型資料， 該事件定時資料具有標稱事件定時； 一第二組儲存位置，連結於該積體電路之該選定端點， 其具有至少一輸出端點耦合於該第一組儲存位置之一輸入 端點，該第二組儲存位置係儲存該第一組儲存位置之不同 位址資料； 一電路，耦合該第二組儲存位置之一輸出端點及該解碼

   第30頁

   類型資詞!出=點三該電路儲存最近事件之事件定時及事件 端點； 、’叶异目前事件之一脈寬，該電路具有一輸出 该解螞器具有—一山 儲存位置a 第輸入、點轉合以接收來自該第一組 耦合於鸪2 ί事件定時及事件類型資料及一第二輸入端點 路；以及’、之5亥輸出端點，並提供一測試信號至該電 埠:定並 17·如 來源係 18. 如 來源係 19. 如 存位置 20. 如 由自目 件之定 21. 如 括： 一暫 類型資 一比 申請專利範圍第1 6項所 一記憶體。 一片，,、Τ 範圍第16項所述之裝置’其中該 圖案產器器。 Μ η 申請專利範圍第丨6項所述之裝置，其中 係儲存至少3328位元之資料。 中°亥弟—組儲 專利範圍第16項所述之裝置，其中該脈寬 刖事件之該定時數值中減去具有相反極性之斤、^ 時數值以計算得到。 申請專利範圍第1 6項所述之裝置，其中該電路包 f器，用以儲存該前/事件之該事件定時及該事 料，談暫存器具有一輸出端點； 較電路，具有輸入端點以比較該目前事件與該寸一

   508446 六、申請專利範圍 事件之極性、且更具有一輸出端點；以及 一減法電路，具有一輸入端點耦合於該比較電路之該輸 出端點，該減法電路係自該目前事件之該定時數值中減去 該前一事件之該事件定時數值。

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