FR2808333A1 - Procede et appareil de calibrage pour corriger des erreurs de synchronisation de largeur d'impulsion lors de tests de circuits integres - Google Patents

Abstract

L'invention concerne un appareil d'envoi de signaux de test à un circuit intégré (DUT). Il comprend : un décodeur (74); une source (72) de données fonctionnelles à deux sorties dont une couplée audit décodeur; un séquenceur (110) d'événements, incluant un premier ensemble (70) d'emplacements d'enregistrement, associé à une borne du DUT et enregistrant des données de synchronisation d'événement et de type d'événement, les premières incluant deux synchronisations d'événement : l'une nominale, l'autre ajustée en largeur d'impulsion; une logique (120a, 120b) à entrée couplée à la deuxième sortie de source; un deuxième ensemble (102) d'emplacements d'enregistrement associé à la borne du DUT, comportant une entrée couplée à la sortie de ladite logique et au moins une sortie couplée à une entrée dudit premier ensemble (70). Le deuxième ensemble (102) enregistre des données d'adressages différentes pour ledit premier ensemble (70). Le décodeur reçoit à une première entrée lesdites données de synchronisation et de type d'événement, du premier ensemble (70), reçoit à une deuxième entrée la sortie de source, et envoie un signal de test au DUT. L'invention concerne aussi un procédé de mise en oeuvre et un autre appareil correspondant à un autre mode de réalisation.

Description

La présente invention concerne un équipement de test automatisé pour tester les circuits électroniques intégrés et, plus particulièrement, pour corriger des erreurs de synchronisation de largeur d'impulsion dans de tels équipements.

équipements de test automatisés, ou ATE selon les initiales du terme anglo saxon Automated test equipment, sont utilisés pour exécuter des tests, par exemple dans une installation de fabrication de plaquettes semi-conduc trices, afin de simuler les conditions de fonctionnement auxquelles un circuit intégré, ou, en d'autres termes, une microplaquette, sera exposé en cours d'utilisation. Un circuit intégré en cours de test est également appelé un dispositif en cours de test ou DUT selon les initiales du terme anglo-saxon Device under test.

L'ATE est commandé par un ordinateur ou un processeur associé exécute un ensemble d'instructions, appelé le programme de test. L'ATE doit envoyer au dispositif en cours de test ou DUT des signaux dont les tensions, les courants, les synchronisations et les états fonctionnels doivent être corrects et surveiller les réponses du DUT. L'ATE compare ensuite les réponses chaque test à des limites prédéfinies et une décision de succès ou d'échec alors prise.

"événement" de test est une paire exprimée par les notations (S, où "S" est un état fonctionnel et "T" est le temps associé à la transition à selon initiales des termes anglo-saxons state et time. Une "séquence d'évé nements" est une liste de telles paires ordonnée dans le temps. Dans la forme d'onde signal représentée à la Figure 1 par exemple, la séquence d'événe ments comprend quatre événements exprimés par (Dl, 3), (D0, 7), (Dl, et (D0, 4). Le premier événement amène le signal à un niveau haut (1) à un instant = 3 nanosecondes (ns). Le deuxième événement amène le signal à un niveau (0) à un temps = 7 ns. Le troisième événement amène le signal à un niveau haut à un temps = 10 ns et le quatrième événement amène le signal à un niveau bas à un temps = 14 ris. Le mot "Amplitude" de la Figure 1 désigne une tension de signal qui est réglée par le programme de test.

On peut dire que les deux premiers événements décrivent une impulsion <B>101</B> : un signal transitoire de durée brève et d'une première polarité. L'impulsion comporte un bord avant 103 et un bord arrière<B>105.</B> La largeur d'impulsion, ou durée de l'impulsion, est l'intervalle de temps compris entre des points sur les bords avant et arrière à une valeur spécifique de tension, habituellement l'intervalle de temps entre les points de demie amplitude de l'impulsion. Par conséquent, la largeur d'impulsion de l'impulsion 101 est d'environ 4 nanosecondes (ns). De même, la largeur d'impulsion de l'impul sion 107 est d'environ 4 ris.

Des signaux d'équipements de test automatisés ou ATE sont affectés par de nombreuses sources d'erreur, mais une erreur liée à une largeur d'impul sion, comme représenté à la Figure 2, est parmi les plus significatives dans des testeurs à hautes performances. Au fur et à mesure que la largeur d'impulsion attendue, dite nominale, devient plus petite, il devient moins probable que l'amplitude totale de l'impulsion soit atteinte avant que le testeur ne lui envoie une instruction d'inversion. Par conséquent, le bord arriere de l'impulsion se produit plus tôt que souhaité. La largeur réelle d'impulsion est inférieure à la largeur nominale d'impulsion, et il en résulte une erreur synchronisation. La ligne 205 représente la courbe d'erreur qui indique que l'erreur de synchro nisation augmente au fur et à mesure que la largeur nominale d'impulsion diminue. La courbe d'erreur pourrait être plus erratique, comme représenté à la ligne . Mais il serait possible de prendre en compte une erreur de synchronisation de largeur d'impulsion, tant que la courbe d'erreur est pré- dictible. On trouve qu'une erreur de synchronisation de largeur d'impulsion se produit sur un testeur particulier lorsque la largeur d'impulsion diminue à<B>1,25</B> ris ou moins. Une erreur de synchronisation se produit donc, pour le deuxième de deux bords de synchronisation qui devraient être espacés de 1 ris, si et seulement si les trois conditions suivantes sont satisfaites : 1) une ns est suffi samment petite pour provoquer l'erreur de petite impulsion pour le circuit ; 2) le premier bord a réellement provoqué une transition dans l'état de données fonctionnelles ; et 3) la polarité du deuxième bord est opposée à celle du premier.

Les conditions 2) et 3) ci-dessus impliquent qu'il peut exister aucune largeur d'impulsion, et donc aucune erreur de synchronisation de petite largeur d'impulsion, à moins qu'une transition d'états fonctionnels ne soit envoyée du circuit excitateur du testeur à une borne du DUT. Par conséquent, une erreur de largeur d'impulsion est une fonction du train de données fonctionnelles qui arrive à la borne du DUT. Considérons par exemple une sequence de données fonctionnelles :<B>F</B> II-F8 :<B>"01111010",</B> le testeur envo yant une instruction telle que chaque donnée apparaît dans cet ordre des intervalles de 1 ris sur une borne du DUT. La forme d'onde qui correspond à cette séquence de données fonctionnelles est représentée à la Figure 3. Dans cas, la donnée F5 ne provoque aucune transition et ne comporte donc aucune largeur d'impulsion. F6 provoque une transition de 1 à 0 et sa largeur d'impulsion est de 4 ris. F7 provoque une transition de 0 à 1 et sa largeur est de 1 ris. F8 provoque une transition de 1 à 0 et sa largeur d'impulsion est de 1 ris. Aucune erreur de synchronisation de largeur d'impulsion n'est associée à F5 parce qu'il n'existe aucune transition d'état fonctionnel. Aucune erreur significative de largeur d'impulsion n'est associée à F6, bien qu'il existe une transition d'état fonctionnel, parce que la largeur d'impulsion est ici de 4 ns, ce qui est supérieur à la valeur critique de<B>1,25</B> ris. On dit que F6 termine une impulsion, mais ne termine pas une impulsion "brève". Une impulsion est en effet appelée ici une "impulsion brève" si sa durée est de 1,25 ris ou moins. Une erreur de synchronisation de largeur d'impulsion est associée à F7 parce qu'il existe une transition d'état fonctionnel et que la largeur d'impulsion de F7 est de 1 ns. On dit que F7 termine une impulsion brève. De même, une erreur de synchronisation de largeur d'impulsion est associée à F8 parce que, comme pour F7, il existe une transition d'état fonctionnel et que sa largeur d'impulsion est de 1 ris. Par conséquent, on dit aussi que F8 termine une impulsion brève. On trouve que cette erreur de synchronisation de largeur d'impulsion est de l'ordre de 30 picosecondes (ps) lorsque les données fonc tionnelles apparaissent à des intervalles de 1 ns. Une erreur de largeur d'impulsion augmente avec la fréquence de sortie de données fonctionnelles. Par exemple, lorsque les données fonctionnelles apparaissent à intervalles de 800 ps, l'erreur de largeur d'impulsion augmente à 50 ps. Comme mentionné plus haut, on trouve qu'une erreur de synchronisation de largeur d'impulsion se produit sur un testeur particulier lorsque la largeur d'impulsion diminue à 1,25 ris ou moins. Pour déterminer si le deuxième de deux bords de synchronisation, représentés par un bit de données fonctionnelles, qui sont programmés pour être espacés de 1 ris comporte une erreur de synchro nisation de largeur d'impulsion, le bit de données fonctionnelles doit donc être analysé en tenant compte des deux bits qui le précèdent. 11 faut par exemple analyser F2, F3 et F4 pour déterminer la largeur d'impulsion avant F4.

Il existe un besoin de pouvoir corriger cette erreur de synchronisation de largeur d'impulsion, spécialement au cours de tests de circuits intégrés à hautes performances. Par exemple, la mémoire RAM dynamique, ou mémoire dyna mique à accès aléatoire, ou Dram selon les initiales du terme anglo saxon dynamic random access memory, RAMBUS 64/72 Mbit qui est conforme à la norme RAMBUS exige une extrême exactitude des testeurs pour tester avec succès dispositifs : il faut une exactitude de mise en place, ou EPA selon les initiales du terme anglo-saxon Edge placement accuracy, des bords de synchronisation de 50 picosecondes (ps). Aucune solution n'a été présentée jusqu'ici pour résoudre ce problème.

La présente invention concerne des procédés et appareils de correction d'erreurs synchronisation de largeur d'impulsion du type décrit ci-dessus. Selon l'art actuel, dans lequel une mémoire de type brouilleur et une memoire de type sequenceur est associée à chaque borne d'un DUT, un programme de test charge en premier lieu, dans ces mémoires une information représentant des valeurs de synchronisation d'événement et des données de type d'événe ment pour les événements qui doivent se produire pendant un vecteur test, comme dans l'architecture bien connue Sequencer Per Pin , littéralement séquenceur par broche, de Schlumberger.

Selon un premier aspect, l'invention fournit un procédé de correction d'erreur de synchronisation de largeur d'impulsion au cours de tests d'un circuit intégré. De façon générale, le procédé inclut un enregistrement dans une mémoire associée à une borne sélectionnée d'un circuit intégré, de données de synchronisation d'événement concernant le test du circuit intégré. Des données fonctionnelles concernant le test sont fournies, et il est déterminé si des données fonctionnelles provoquent une transition d'état dans le circuit intégré, la transition d'état provoquant une impulsion. Si une impulsion est créée, les données de synchronisation d'événement sont ajustées afin de pro duire ainsi une synchronisation d'événement ajustée en fonction de la largeur d'impulsion, que l'on appellera ici ajustée en largeur d'impulsion. Un signal de test est ensuite appliqué à la borne sélectionnée du circuit intégré, le signal de test incluant une synchronisation d'événement ajustée en largeur d'impulsion.

De façon plus spécifique l'invention fournit, selon ce premier aspect, un procédé de correction d'erreurs de synchronisation de largeur d'impulsion pour tester un circuit intégré, caractérisé en ce qu'il comprend les étapes consistant à (a) enregistrer dans une mémoire, associée à une borne sélectionnée dudit circuit intégré, des données de synchronisation d'événements concernant le test dudit circuit intégré ; (b) fournir des données fonctionnelles concernant ledit test ; (c) déterminer si lesdites données fonctionnelles provoquent un état de tran sition dans ledit circuit intégré, ledit état de transition créant une impulsion ; (d) ajuster lesdites données de synchronisation d'événement afin produire ainsi une synchronisation d'événements ajustée en largeur d'impulsion ; et (e) engendrer un signal de test à appliquer à ladite borne sélectionnée, ledit signal de test incluant ladite synchronisation d'événement ajustée largeur d'impulsion.

Le procédé peut inclure en outre une transmission dudit signal test à ladite borne sélectionnée dudit circuit intégré.

Lesdites données fonctionnelles peuvent spécifier une polarité d'événe ments qui doivent se produire pendant le test.

Selon une modalité avantageuse, ledit état de transition provoque une impulsion d'une durée de<B>1,25</B> nanoseconde ou moins.

Lesdites données de synchronisation d'événement peuvent inclure une synchronisation d'événement ajustée en largeur d'impulsion, ladite synchro nisation étant obtenue en ajoutant un facteur de calibrage à une donnée de synchronisation d'événement enregistrée dans ladite mémoire, l'amplitude dudit facteur de calibrage étant une fonction de la durée de ladite impulsion.

Ladite durée d'impulsion peut être de 1,25 nanoseconde, ledit facteur de calibrage étant de + 0,03 nanoseconde. Ladite mémoire peut selon une modalité préférée enregistrer au moins 3328 bits de données.

Le procédé comprend en outre un envoi desdites données fonctionnelles à partir d'une source de données de configuration ou, variante, une génération desdites données fonctionnelles.

Selon un deuxième et un troisième aspects, l'invention realise deux appa reils de mise en application du procédé de la présente invention décrits ci-dessus. Selon le deuxième aspect, l'invention réalise un appareil dans lequel le calibrage de largeur d'impulsion est d'une valeur unique. Cet appareil d'envoi de signaux de test à un circuit intégré en cours de test est caractérisé en ce qu'il comprend - un décodeur ; - une source de données fonctionnelles qui comporte une première borne de sortie couplée audit décodeur et comporte en outre une deuxième borne de sortie ; - un séquenceur d'événements, incluant un premier ensemble d'emplace ments d'enregistrement qui est associé à une borne sélectionnée dudit circuit intégré et enregistre des données de synchronisation d'événement et des données de types d'événement, lesdites données de synchroni sation d'événement incluant une synchronisation nominale d'événement et une synchronisation d'événement ajustée en largeur d'impulsion ; - une logique incluant une borne d'entrée couplée à ladite deuxième borne de sortie de ladite source de données fonctionnelles et incluant en outre une borne de sortie ; - un deuxième ensemble d'emplacements d'enregistrement, associé à ladite borne sélectionnée dudit circuit intégré, qui comporte une borne d'entrée couplée à ladite borne de sortie de ladite logique et au moins une borne de sortie couplée à une borne d'entrée dudit premier ensemble d'emplacements d'enregistrement, ledit deuxième ensemble d'emplacements d'enregistrement enregistrant des données d'adressages différentes pour ledit premier ensemble d'emplacements d'enregis trement ; - ledit décodeur comportant une première borne d'entrée couplée pour recevoir dudit premier ensemble d'emplacements d'enregistrement les dites données de synchronisation d'événement et de type d'événement et une deuxième borne d'entrée couplée à ladite borne de sortie de ladite source, et envoyant un signal test du circuit intégré.

Ladite source de données fonctionnelles peut être une mémoire, ou en variante un générateur de configurations.

Ledit premier ensemble d'emplacements d'enregistrement peut, selon une modalité préférée, enregistrer moins 3328 bits de données.

Dans cet appareil, ladite synchronisation d'événement ajustée en largeur d'impulsion peut être obtenue en ajoutant un facteur de calibrage à une valeur de synchronisation d'événement, enregistrée dans ledit premier ensemble d'emplacements d'enregistrement, l'amplitude dudit facteur de calibrage étant une fonction de la durée de ladite impulsion.

Ladite durée d'impulsion peut alors en particulier être de<B>1,25</B> nano- seconde, ledit facteur de calibrage étant dans une plage de + 0,03 nano- seconde à + 1,0 nanoseconde.

Ces valeurs additionnelles de synchronisation d'événement sont fournies pour compenser des erreurs anticipées de synchronisation de largeur d'impulsion. Les valeurs additionnelles de synchronisation d'événement sont donc produites en ajoutant un facteur de calibrage aux valeurs nominales de synchronisation spécifiées par l'utilisateur. Puisque l'amplitude de la valeur de synchronisation de largeur d'impulsion est fonction de la largeur d'impulsion, c'est-à-dire de sa durée, un facteur spécial de calibrage est appliqué pour une largeur donnée d'impulsions. De plus, des emplacements additionnels de mémoire de brouilleur sont chargés de pointeurs vers les valeurs ajustées et appropriées de synchronisation d'événement.

Au cours d'un test fonctionnel, une série de portes logiques externes au séquenceur local d'événement du testeur analyse le train de données fonctionnelles qui décrit une polarité d'événement pendant chaque cycle de test. Dans l'un des modes de réalisation, 8 bits de données fonctionnelles sont fournis pendant chaque cycle de test ; quatre séries différentes de portes logiques analysent 2 bits de données fonctionnelles chacune. Les portes logiques déterminent si un bit de données des données fonctionnelles provoque une transition d'état de données telle qu'il termine une impulsion "brève", c'est-à-dire une impulsion dont la largeur est suffisamment petite pour exiger une correction. Les résultats de cette analyse sont exprimés sous forme binaire et deviennent partie intégrante de l'adresse dans la mémoire de brouilleur. Les données enregistrées à une adresse particulière de mémoire de brouilleur interviennent comme pointeur pour sélectionner dans la mémoire du séquen ceur l'emplacement qui contient les données correctes synchronisation d'événement ajustée en largeur d'impulsion. Puis, comme dans l'art antérieur, un décodeur de type d'événement combine les valeurs de données fonctionnelles envoyées par une source de données de configuration, par exemple une mémoire locale ou un générateur de configurations algorith- miques du testeur, avec les données de temps d'événement de type d'évé nement provenant de la mémoire du séquenceur, réalise un calibrage additionnel de synchronisation d'événement, afin de compenser d'autres fac teurs affectent la synchronisation d'événements, et envoie un signal de sortie à un deuxième circuit. Ce deuxième circuit convertit en un signal d'événement correspondant le temps d'événement qui maintenant été corrigé quant à l'erreur de synchronisation de largeur d'impulsion, au type d'événement, et aux données fonctionnelles. Ce signal d'événement est ensuite transmis à un circuit excitateur à la tête de test du testeur (le DUT s'ajuste classiquement dans une douille en haut de la carte de charge, qui est en haut de la tête de test). Le circuit excitateur modifie lui-même l'amplitude du signal en fonction des exigences de l'utilisateur, et applique le signal à une borne particulière d'entrée du DUT. La réception des signaux de sortie en réponse à cette application, et leur analyse, sont classiques.

Le troisième aspect de la présente invention réalise un autre appareil qui met en application un calibrage général de largeur d'impulsion. L'invention réalise dans ce cas un appareil d'envoi de signaux de test à un circuit intégré en cours de test caractérisé en ce qu'il comprend - un décodeur<B>;</B> - une source de données fonctionnelles qui comporte une borne de sortie couplée audit décodeur ; - un sequenceur d'événements, incluant un premier ensemble d'emplacements d'enregistrement qui est associé à une borne sélectionnée dudit circuit intégré et enregistre des données de synchronisation d'événement et des données de types d'événement, lesdites données de synchronisation d'événement incluant synchronisation nominale d'événement ; - un deuxième ensemble d'emplacements d'enregistrement qui est associe à ladite borne sélectionnée dudit circuit intégré et comporte au moins une borne de sortie, couplée à une borne d'entrée dudit premier ensemble d'emplacements d'enregistrement, ledit deuxième ensemble d'emplacements d'enregistrement enregistrant des données d'adressages différentes pour ledit premier ensemble d'emplacements d'enregis trement ; - un circuit couplé à une borne de sortie dudit deuxième ensemble d'emplacements de mémoire et à une borne de sortie dudit décodeur, ledit circuit enregistrant des données de synchronisation d'événement de type d'événement pour des événements récents, et calculant une largeur d'impulsion d'un événement actuel, ledit circuit comportant une borne de sortie ;ledit décodeur comportant une première borne - trée couplée pour recevoir dudit premier ensemble d'emplacements d'enregistrement lesdites données de synchronisation d'événement et type d'événement et une deuxième borne d'entrée couplée à ladite borne de sortie de ladite source, et envoyant un signal de test audit circuit ; et - une table à consulter, appelée simplement table dans ce qui suit, inclut un port d'adresses couplé à la borne de sortie dudit circuit, envo yant à sa porte de sortie un facteur de calibrage, en produisant ainsi synchronisation d'événement ajustée en largeur d'impulsion.

Ici aussi, ladite source de données fonctionnelles peut être une mémoire ou, en variante, un générateur de configurations.

Une modalité préférée prévoit ici aussi que ledit premier ensemble d'emplacements d'enregistrement enregistre au moins 3328 bits de données. Ladite largeur d'impulsion peut être calculée en soustrayant de la valeur temporelle de l'événement actuel la valeur temporelle de l'événement de polarité opposée le plus récent.

circuit cité précédemment peut comprendre - registre d'enregistrement desdites données de synchronisation d'événement et de type d'événement pour ledit événement antérieur, ledit registre comportant une borne de sortie ; - un circuit de comparaison qui comporte des bornes d'entrée pour comparer la polarité dudit événement actuel et la polarité dudit événement antérieur, et comportant en outre une borne de sortie ; et - circuit soustracteur qui comporte une borne d'entrée couplée à la borne de sortie dudit circuit de comparaison, ledit circuit de soustraction soustrayant de ladite valeur de synchronisation dudit événement actuel la valeur de synchronisation d'événement pour ledit événement antérieur. Les buts, particularités et avantages de la présente invention exposés ci- dessus, ainsi que d'autres, ressortiront davantage à la lecture de la description qui suit de modes de réalisation préférés de l'invention, en conjonction avec les dessins annexés dans lesquels - Figure 1 représente une série de formes d'ondes engendrées un testeur lorsqu'il envoie des signaux à un dispositif en cours de test ou - la Figure 2 représente l'erreur de synchronisation d'un bord arrière d'impulsion en fonction d'une largeur nominale d'impulsion ; - la Figure 3 représente une forme d'onde de sortie qui correspond à une séquence de données fonctionnelles programmées par un testeur pour être envoyées à une borne du DUT - la Figure 4 est un schéma fonctionnel qui illustre une architecture de testeur classique Sequencer Per Pin commercialisé par la Société Schlumberger ; - la Figure 5 est un schéma fonctionnel d'un appareil conforme à un premier mode de réalisation de la présente invention ; - la Figure 6 est un schéma fonctionnel d'un appareil conforme à un deuxième mode de réalisation de la présente invention.

Selon des modes de réalisation, la présente invention utilise un equipement de test automatisé ou ATE à architecture Sequencer Per Pin de la société Schlumberger, commercialisé par Schlumberger Ltd. sous la référence Model N DX 2400. L'invention n'est pas limitée à un tel ATE de Schlumberger. Dans le cas de cette architecture, chaque borne du DUT peut etre programmée de façon algorithmique. Un circuit individuel, appelé un circuit de secteur de borne, est associé à chaque borne du DUT à laquelle des signaux de test doivent être appliqués. Chaque circuit de secteur de borne inclut sa propre mémoire, ses propres registres et son propre circuit de génération des signaux de test nécessaires. Seules des fractions de l'architecture test pertinentes pour la présente invention sont exposées ici, de sorte que l'acquisition et l'analyse des signaux de sortie ne sont nullement exposées. Cet architecture de testeur est décrite de façon plus détaillée dans le brevet des États Unis possédé en commun N 5 447 139 de West and Braeve, publié le 19 décembre 1995, dont l'exposé est incorporé ici par référence. Les exposés de brevets connexes des États Unis possédés en commun n 5 461 10 publié le 24 octobre 1995 et 5 212 443 publié le 18 mai 1993 sont aussi incorpo- ' ici par référence.

Typiquement, tester des circuits intégrés par un équipement de test automatisé ou ATE implique tant des circuits que des logiciels qui coopèrent entre eux. Le logiciel est un programme de test exécuté par le testeur qui inclut typiquement les configurations de test et certaines informations de programmation, fournies typiquement par l'utilisateur qui soumet circuits intégrés à tester, ainsi qu'une information de programmation plus détaillée, qui fait typiquement partie de l'ATE. Le programme de test charge premier lieu, dans des circuits de mémoire, des données qui décrivent des valeurs de synchronisation d'événement et des types d'événement pour certain nombre d'événements qui doivent se produire au cours d'un vecteur de test.

lors que les circuits de mémoire sont chargés, le logiciel amène l'équipe ment de test automatisé à exécuter les programmes et tester physiquement des circuits intégrés. Lorsque le test du circuit intégré est achevé, une notification est renvoyée par le logiciel. Le logiciel lit ensuite des données de divers registres de l'équipement de test automatisé et transmet l'utilisateur les résultats du test.

Un schéma fonctionnel de l'architecture du testeur Sequencer Per Pin qui sert d'illustration de l'art antérieur est représenté à la Figure 4. À chaque borne d'entrée pertinente du DUT sont associées deux mémoires : une mémoire dite Global Event Sequence Start Memory, ou ESSM 102, littérale ment mémoire globale de lancement de séquence d'événements, et une autre mémoire dite Event Sequence Store Memory ou ESS 70, littéralement mémoire d'enregistrement de séquence d'événements. Un signal de code dit Vector Type Select ou VTS code, littéralement code de sélection de type de vecteur, est une adresse globale de séquence fournie à toutes les mémoires globales 102 de lancement de séquence d'événements, envoyée par le séquenceur principal d'événement du testeur, non représenté. Le signal de code VTS envoyé à chaque ESSM 102 est identique. Mais chaque ESSM 102 peut être chargée ou, en d'autres termes, programmée différemment parce que les fonctions de bornes différentes du DUT peuvent être différentes : par exemple, borne de commande, borne d'adresse, etc. Par exemple, s'il existait une instruction globale pour toutes les bornes du DUT pour exécuter un cycle d'écriture, différents types de bornes devraient exécuter des opérations différentes. Par conséquent, la ESSM 102 permet une programmation préalable de combinaisons différentes de synchronisation pour des bornes différentes pendant un test de circuit intégré. La sortie de lESSM 102 sert d'adresse un emplacement de mémoire dans la mémoire d'enregistrement de séquence d'événements ou ESS 70 qui fournit elle-même une séquence particulière d'événements, dont le temps d'événement et le type d'événement sont spécifiés. L'ESSM 102 est appelée aussi dans ce qui suit une mémoire de brouilleur parce que la sortie de la mémoire n'est reliée qu'indirectement à son entrée. Des données qui représentent des séquences d'événement sont chargées dans chaque ESS 70. Des séquences d'événements décrivent des valeurs de synchronisation, c'est-à-dire des emplacements de bords d'impulsion et d'impulsions stroboscopiques de comparateurs, et des types d'événements, c'est-à-dire un type de bord d'impulsion ou une impulsion stroboscopiques du comparateur, pour un certain nombre d'événements qui se produisent pendant un vecteur de test. Les types d'événements incluent, par exemple exciter F, c' -à-dire passer à la valeur de F, désigné par DF, tester F, désigné par TF, mettre hors service l'excitateur, désigné par DZ, et absence de fonctionnement désigné par NOP abrégé de no operation. Chaque ESS peut mémoriser des évenements indépendants pour l'un des cycles de test.

Un décodeur 74 de type d'événement reçoit les données F venant d'une source 72 de données de configuration, et des séquences venant de l'ESS 70, il envoie des signaux de sortie qui décrivent le type S d'événement sur des lignes de commande 76 à divers éléments qui créent eux-mêmes les événe ments appropriés d'excitateur et de comparateur, au DUT.

En plus du type d'événement, la synchronisation de l'apparition de chaque événement doit aussi être fournie. Un signal séparé d'entrée à l'addi tionneur 86 est présent sur des lignes 18 de vernier périodique portent un signal indiquant un déport par rapport au signal zéro de temps pour le début reel de fa période de test. Finalement, un troisième signal d'entrée à l'addi- tionneur 86 est envoyé d'une mémoire de calibrage 88. La memoire de cali brage 88 enregistre des valeurs de déport de synchronisation qui sont fonction type d'événement, de la valeur des données fonctionnelles pour l'événe ment, et de la borne du DUT à laquelle le signal est envoyé, ou à partir de laquelle un signal est reçu. Le temps final de calibrage pour l'événement est enregistré dans un registre 90 de temps calibré, et envoyé en définitive à la logique 82 de format d'excitateur et à la logique 84 de format d'impulsions stroboscopiques.

Lorsqu'un signal est envoyé au DUT, la logique 82 de format d'excita- teur est active. Lorsqu'un signal de sortie du DUT doit être comparé à une valeur, la logique 84 de format d'impulsion stroboscopique est activée. La logique 82 de format d'excitateur combine les signaux d'événements provenant du séquenceur d'événements pour envoyer les signaux formatés F et E/S à l'électronique de broche qui inclut un circuit excitateur 114. À partir du circuit excitateur 114, un signal est envoyé à une borne du DUT 118. La logique 84 de format d'impulsion stroboscopique compare les signaux d'évé nements provenant des séquenceurs d'événements et les états de sortie du DUT afin d'engendrer des données d'état succès/échec. Ces éléments sont situés dans la tête de test du testeur, non représenté. Certains éléments illustrés aux Figures 4, 5 et 6 ne sont pas décrits dans la présente description détaillée puisqu'ils ne concernent pas directement l'invention. L'homme de l'art comprend les fonctions de ces éléments et les relations avec les éléments qui sont exposés, spécialement en se référant brevets publiés précédemment incorporés ici par référence.

La Figure 5 est un schéma fonctionnel d'un appareil conforme à l'un modes de réalisation préférés de la présente invention, qui illustre un calibrage de largeur d'impulsion à valeur unique pour deux événements. Dans ce mode de réalisation, deux séquenceurs 110 d'événements, désignés par A et B à la Figure 5, sont associés à chaque borne du DUT. Les deux sorties sont envoyées à la logique 82 de format d'excitateur et, après un retard d'aller et retour, à la logique 84 de format d'impulsion stroboscopique, et elles sont soumises à une opération OU dans ces circuits logiques. Utiliser les deux séquenceurs séparés A et B d'événements permet d'engendrer une cadence d'événements plus rapide. Ceci s'effectue en déportant l'un des séquenceurs d'événements par rapport à l'autre, d'une légère quantité qui est inférieure au temps qui serait nécessaire à un séquenceur pour engendrer des événements successifs en continu. Par conséquent, l'un des séquenceurs d'événements peut être en train de charger tandis que l'autre est en train d'envoyer.

Chaque case illustrée à la Figure 5 est un élément classique, et les con necter entre elles serait routinier pour l'homme de l'art. Dans ce mode realisation, comme dans l'architecture habituelle Sequencer Per Pin">, le programme de test charge d'abord dans la mémoire de brouilleur ou ESSM 1 et la mémoire de séquenceur ou ESS 70 un code, c'est-à-dire des valeurs représentant des données de synchronisation d'événement et des données de d'événement pour des événements qui doivent se produire pendant un vecteur de test. Mais la mémoire de séquenceur reçoit des valeurs de données additionnelles de synchronisation d'événements, qui reflètent des variations valeurs de synchronisation d'événements spécifiées par l'utilisateur en raison d'une erreur de synchronisation de largeur d'impulsion, qui est une erreur la mémoire de calibrage 88 de l'architecture habituelle Sequencer Per ne compense pas. Les valeurs additionnelles de synchronisation d'événement sont produites en ajoutant un facteur de calibrage aux valeurs nominales de synchronisation specifiées par l'utilisateur. Puisque l'amplitude de l'erreur de synchronisation de largeur d'impulsion est fonction de la largeur d'impulsion, c' -à-dire de sa durée temporelle, un facteur spécial de calibrage est appliqué pour une largeur donnée d'impulsion. De même, des emplacements additionnels ' pointent valeurs appropriées de synchronisation, c'est-à-dire avec ou sans compen sation de l'erreur de largeur d'impulsion, sont chargées dans memoire de brouilleur. Puisque ce mode de réalisation inclut un circuit logique pour analyser deux événements simultanément, le nombre des emplacements addi tionnels d'ESS nécessaires est de 3, ce qui représente des modifications pour les conditions suivantes : 1) le premier événement crée une impulsion brève, exige une correction, 2) le deuxième événement crée une impulsion brève, exige une correction et 3) les deux événements créent impulsions brèves qui exigent des correction. Par conséquent, si le programme de test de l'utilisateur exige cinq séquences d'événement pour une certaine borne, le logiciel envoie 20 séquences, c'est-à-dire les 5 séquences d'événements qui incluent l'entrée nominale de synchronisation par l'utilisateur, et 3 modifi cations de la séquence nominale pour chacune des 5 séquences d'événements. Pour atteindre un calibrage de largeur d'impulsion dans ce mode réalisation, l' ESSM 102 exige donc un nombre d'emplacements quadruple du nombre nécessaire en l'absence de calibrage de largeur d'impulsion.

Le circuit analyse le train de données fonctionnelles, envoye la source 72 de données de configuration, et décrit la polarité d'événement pendant chaque cycle de test, et il détermine si un bit de données données fonctionnelles termine une impulsion "brève". Les résultats de cette analyse sont exprimés sous forme binaire et deviennent partie intégrante l'adresse dans la mémoire de brouilleur. La sortie résultante de l'emplacement de mémoire de brouilleur adresse elle-même l'emplacement de memoire de séquenceur qui contient les données correctes de synchronisation d'événement ajustée en largeur d'impulsion.

L'utilisateur pourrait par exemple spécifier dans le programme de test Drive F l à 1 ns, Drive F2 à 2 ris, où drive signifie exciter, comme paire d'évé nements pour une borne de borne du DUT<B>118.</B> Le programme de test charge ensuite, dans la mémoire de brouilleur 102 et la mémoire de séquen ceur 70, des données qui représentent la synchronisation nominale d'événe ment et le type d'événement pour cette paire d'événements, et il charge aussi dans la mémoire de séquenceur 70, des modifications de synchronisation nominale d'événement qui compensent une erreur de synchronisation largeur d'impulsion. Les trois modifications de synchronisation d'événement incluent : appliquer à la synchronisation nominale le facteur de calibrage largeur d'impulsion pour premier événement seulement : par exemple exciter Fl à 1,3 ris, exciter F2 à 2 ris, appliquer à la synchronisation nominale facteur de calibrage de largeur d'impulsion pour le deuxième événement seulement, par exemple exciter F 1 à 1 ris, exciter F2 à 2,03 ris, et appliquer a une synchronisation nominale le facteur de calibrage de largeur d'impulsion pour les deux événements, par exemple exciter F1 à<B>1,03</B> ris, exciter F2 2,03 ns. La valeur de synchronisation d'événement corrigée en largeur d'impulsion provenant de l'ESS 70 est ensuite envoyée à l'additionneur 86 est combinée avec la valeur de déport de synchronisation envoyée par la mémoire calibrage 88. Le temps calibré final pour l'événement est enregistré dans un registre 90 de temps calibré et envoyé en définitive à la logique de format d'excitateur et à la logique 84 de format d'impulsion stroboscopique.

Dans l'exemple cité, le facteur de calibrage est de + 0,03 ns, c'est-à-dire + 30 pour des événements qui se produisent à des intervalles d' 1 ris. Mais le système ne peut compenser dans ce mode de réalisation que pour une seule valeur de petite impulsion à la fois, par exemple 1 ns ou 900 ps. La raison en est que l'ESS 70 et l'ESSM 102 doivent être rechargées pour appliquer un facteur de calibrage différent, qui compenserait une valeur différente de largeur d'impulsion. Par conséquent, ce mode de réalisation suppose que tous les événements d'excitation sont séparés par un intervalle temporel fixe, c'est- à-dire n'existe qu'une seule largeur d'impulsion possible, et que seules des impulsions dont la largeur est exactement celle de cet intervalle de temps doivent etre corrigées ; des impulsions de largeur plus grande n'exigent aucune correction.

Dans ce mode de réalisation, la dimension de la mémoire de séquenceur 70 est de 64 x 52 bits. Puisqu'il faut 52 bits pour décrire le temps d'événement et le type d'événement pour chaque paire d'événements dans ce mode de réalisation, la mémoire de séquenceur 70 peut prendre en charge 64 paires d'événement. Dans ce mode de réalisation, le nombre d'emplacements de memoire de brouilleur et de mémoire de séquenceur disponibles pour l'uti lisateur, par borne par cycle de test, est en fait moindre que dans l'architecture habituelle Sequencer Per Pin , puisqu'il est de<B>512</B> au lieu de 2028 et de 16 au lieu de 64, respectivement, mais l'exactitude de mise en place des bords, ou , pour un événement est accrue parce que l'erreur de synchronisation de largeur d'impulsion associée à l'intervalle de temps fixe entre évenements est pris en compte.

Comme décrit ci-dessus, le circuit de la Figure 5 analyse le train de données fonctionnelles qui est envoyé par la source 72 de données de configuration et décrit la polarité d'événement pendant chaque cycle test et il détermine si un bit donné de données fonctionnelles termine une impulsion "brève". Des détails concernant le fonctionnement du circuit sont exposés dans ce qui suit. Lorsque FESSM 102 et l'ESS 70 ont été chargées, un signal est envoyée au circuit logique 120a, 120b, entouré par le trait interrompu de la Figure 5, qui lance son fonctionnement. Les contenus de l'ESSM 102 et de l'ESS 70 ne sont pas récrits en cours de test. lis ne sont récrits que pendant l'installation du test suivant. Le circuit logique 120a, 120b, externe au séquenceur<B>110</B> d'événements du testeur, analyse une partie du train de données F au fur et à mesure qu'il est envoyé pendant chaque cycle de test par la source 72 de données de configuration du testeur. Dans l'un des modes de réalisation, un octet, c'est-à-dire 8 bits, de données fonctionnelles Fn-Fn+7 est envoyé à chaque cycle de test, chaque bit étant analysé par l'un des circuits. Le bit Fn de données fonctionnelles est analysé par le circuit 120a et le bit Fn+, est analysé par le circuit 120b. Pour la clarté de la présentation, les circuits qui analysent Fn+2 à Fn+7 ne sont pas représentés mais ils sont identiques aux circuits qui analysent Fn et Fn+1. Les analyses exécutées par les circuits 120a et 120b déterminent si un événement donné termine une impulsion "brève" et par conséquent si un calibrage de largeur d'impulsion est nécessaire pour l'événement, comme décrit précédemment. Les résultats de ces analyses exprimés sous forme binaire deviennent, dans l'un des modes de réalisation, 2 bits du code de sélection de bit de vecteur ou code de VTS à 11 bits qui adresse l'ESSM 102. La valeur de ces deux bits sélectionne parmi les quatre emplacements possibles pour le code VTS spécifique à 9 bits dans l'ESSM 102, et ces emplacements sélectionnent eux-mêmes parmi les quatre modifi cations possibles des valeurs de synchronisation dans l'ESS 70. L'instruction logique suivante est déterminée par des portes logiques qui incluent une porte 121 a EXCLUSIVE NON-OU ou ExCLUSIVE NOR, une porte OU 122a et une porte ET 123a de la manière représentée Fn = Fn-2 :# Fn-t Si l'énoncé est vrai, c'est-à-dire si Fn termine une impulsion brève, le résultat binaire qui est transmis à l'ESSM 102 et l'ESS 70 est 1 ; si l'énoncé est faux, c'est-à-dire si Fn ne termine pas une impulsion brève, le résultat binaire qui doit être transmis à l'ESSM 102 et à l'ESS 70 est 0. Par consé quent, si les valeurs de données fonctionnelles sont par exemple 0, 0 et 1 pour Fn, Fn-2 et Fn-t respectivement, l'énoncé est vrai, c'est-à-dire que Fn termine effectivement une impulsion brève, et il existe une erreur associée de syn chronisation de largeur d'impulsion. 11 faut donc appliquer un facteur de calibrage pour placer correctement, dans le temps, le bord arrière de l'impulsion.

Puis, pour déterminer si Fn+t termine une impulsion brève, l'instruction logique suivante est déterminée par des portes logiques qui incluent la porte EXCLUSIVE NON-OU 124a, la porte OU 125a et la porte ET 126a, comme représenté Fn+l = Fn-1 :# Fn Si l'énoncé est vrai, c'est-à-dire si Fn+ 1 termine une impulsion brève, le résultat binaire qui doit être enregistré dans l'ESSM 102 et l'ESS 70 est 1 ; s'il est faux, c'est-à-dire si Fn+l ne termine pas une instruction brève, le résultat binaire qui doit être mémorisé dans l'ESSM 102 et l'ESS 70 est 0. Par consé quent, si les valeurs des données F sont 0, 0 et 0 pour Fn+1, F.-t et Fn, respec tivement, l'énoncé est faux. F.+1 ne termine pas une impulsion "brève". II n'existe donc aucune erreur de largeur d'impulsion à prendre en compte, et aucun facteur de calibrage ne doit être appliqué. Dans cet exemple, les résultats binaires de l'analyse des bits Fn et Fn+l de données fonctionnelles seraient donc<B>"10".</B> Les 2 bits interviennent ensemble comme pointeur pour sélectionner l'adresse correcte d'ESS 70 qui donne dans ce cas l'instruction "appliquer facteur de calibrage à synchronisation nominale pour premier événement seulement", par exemple Exciter F., à<B>1,03</B> ris, Exciter F.+1 à 2 ns.

Les bits R+2 et R+7 de données fonctionnelles sont analysées façon semblable. Les énoncés logiques précédents sont incorporés, par exemple, dans un circuit de portes EXCLUSIVE NON-OU, OU et ET, comme representé à la Figure 5, mais ceci n'est pas limitatif.

Selon un autre mode de réalisation de l'invention illustré par la Figure 6, inclut de nombreux éléments semblables à ceux de la Figure une modification plus substantielle est appliquée au séquenceur d'événements 110 -même pour atteindre un calibrage général de synchronisation de largeur d'impulsion. Dans ce mode de réalisation de l'invention, le séquenceur d'événements<B>110</B> peut prendre en charge 8 événements dans un laps de temps donné. À la différence du mode de réalisation illustré à la Figure 5, dans lequel il existe deux séquenceurs d'événements par borne, il existe qu'un seul séquenceur d'événements par borne dans ce mode de réalisation. La raison en est l'hypothèse de fonctionnement qui est sous-jacente à mise en application de ce mode de réalisation, qui exige que la valeur de synchro nisation de l'événement antérieur soit connue. Si la valeur de synchronisation de l'événement antérieur résidait sur un deuxième séquenceur d'événements, données ne pourraient pas être restituées dans un laps de temps raisonnable. L'hypothèse de fonctionnement sous-jacente à ce mode de réalisation de l'invention est un calcul direct d'une largeur d'impulsion, et l'envoi d'un facteur de calibrage correspondant à la largeur d'impulsion calculée. Un circuit calcul<B>111</B> de largeur d'impulsion est donc inclus dans ce mode de réalisa tion. Le circuit de calcul 111 de largeur d'impulsion inclut trois éléments connus de l'homme de l'art : un registre, un circuit comparateur et un circuit soustracteur. Le registre enregistre des données de polarité d'événement pour l'événement antérieur. Le circuit comparateur examine la polarité du présent événement et la compare à la polarité de l'événement antérieur, enregistrée dans le registre. Si la polarité est la même pour l'événement présent et l'événement antérieur, le circuit comparateur reste inactif. En revanche, si la polarité du présent événement est opposée à la polarité de l'événement antérieur, le circuit comparateur déclenche deux interventions. Le circuit soustracteur est activé et calcule la largeur d'impulsion du présent evénement en soustrayant de la valeur de temps nominale du présent événement, la valeur de temps nominale de l'événement antérieur. La valeur calculée largeur d'impulsion sert ensuite d'adresse pour un emplacement d'enregistrement dans une table 1 3, qui envoie elle-même de cet emplacement d'enregistrement un facteur de calibrage correspondant, c'est-à-dire un facteur de calibrage qui correspond a la largeur d'impulsion calculée. Un additionneur 1 ajoute ce facteur de calibrage à la valeur de temps d'événement enregistrée dans le registre 90 de temps calibré afin de corriger l'erreur de synchronisation de largeur d'impulsion. Le registre du circuit 111 de calcul de largeur d'impulsion est ensuite mis à jour, de sorte que les données de polarité du présent événement deviennent les données de polarité de l'événement antérieur, et les étapes décrites à l'instant sont répétées pour l'événement suivant.

Ce deuxième mode de réalisation compense des erreurs de synchronisa tion de largeur d'impulsion pour toute valeur de largeur d'impulsion comprise dans la même configuration, tandis que le premier mode de réalisation suppose que toutes largeurs d'impulsion, soit sont une valeur spécifique, soit sont suffisamment longues pour ne pas exiger de correction. De plus, le deuxième mode de realisation compense une erreur de synchronisation de largeur d'impulsion sans utiliser d'emplacements d'adresse, ni dans la mémoire de brouilleur ESSM 102, ni dans la mémoire de séquenceur ESS 70, et le nombre des emplacements disponibles pour l'utilisateur dans la mémoire de brouilleur et la mémoire de séquenceur, par borne par cycle de test, est donc le même que dans l'architecture de testeur Sequencer Per PinID, c'est-à-dire 2028 et 64, respectivement.

Les Figures 5 et 6 illustrent des exemples d'appareils de mise en applica tion de ces modes de réalisation. D'autres modes de réalisation ressortiront à l'homme de l'art et sont inclus à l'intérieur du cadre des revendications annexées. <U>DESSINS</U> <U>FIGURES 1, 3</U> Time = temps Amplitude : inchangé <U>FIGURE 2</U> En ordonnée : erreur de synchronisation du bord arrière d'impulsion En abscisse : largeur nominale d'impulsion <U>FIGURES 4, 5, 6</U> Global sequence address = adresse de séquence globale 102 = mémoire globale d'enregistrement de séquence d'événements (mémoire reglée en temps) (1024 x 8) Global control = commande globale Local memory addressing = adressage de mémoire locale 72 (de la Fig. 4) = mémoire locale 1 ou 2 bits par borne Mbits 72 (des 5 et 6) = source de données de configuration Periode vernier = vernier périodique Global Master clock = horloge maîtresse globale 96 = compteurs Event sequencer = séquenceur d'événements Event sequence store memory = mémoire d'enregistrement séquence d'événements Event time = temps d'événement Event type = type d'événement 74 = décodeur de type d'événement 88 = de cal.

90 =registre de temps calibré 92 = 94 = retard linéaire 78 = excitateur générateur de bord 80 = comparateur générateur de bord Pin multiplex signais = signaux de multiplex de borne Signais to electronics = signal vers électronique de broche Digital DUT output from pin electronics = sortie numérisée DUT à partir d'électronique de broche 82 = logique de format d'excitateur 84 = logique de format d'impulsions stroboscopiques 85 = sas d'échecs Strobe time zero = temps d'impulsion stroboscopique zéro Vector type select = sélection de type de vecteur 72 = source de données configuration Signais from pin electronics = signaux de l'électronique de broche 111 = circuit de calcul largeur d'impulsion 113 = table 118 = dispositif en cours test.

Claims (1)

REVEN DICATION 1. Procédé de correction d'erreurs de synchronisation de largeur d'im pulsion pour tester un circuit intégré (DUT), caractérisé ce qu'il comprend les étapes consistant à (a) enregistrer dans une mémoire, associée à une borne sélectionnée dudit circuit intégré (DUT), des données de synchronisation d'événements concernant le test dudit circuit intégré (DUT) ; (b) fournir des données fonctionnelles (72) concernant ledit test; (c) déterminer si lesdites données fonctionnelles (72) provoquent un état de transition dans ledit circuit intégré (DUT), ledit état transition créant une impulsion ; (d) ajuster (90) lesdites données de synchronisation d'événement afin de produire ainsi une synchronisation d'événements ajustée en largeur d'impulsion ; et (e) engendrer un signal de test à appliquer à ladite borne sélectionnée (DUT), ledit signal de test incluant ladite synchronisation d'événement ajustée en largeur d'impulsion. 2. Procédé selon la revendication 1, caractérisé en ce qu'il inclut en outre une transmission dudit signal de test à ladite borne sélectionnée dudit circuit intégré (DUT). 3. Procédé selon la revendication 1, caractérisé en ce que lesdites données fonctionnelles (72) spécifient une polarité d'événements qui doivent se produire pendant le test. 4. Procédé selon la revendication 1, caractérisé en ce que ledit état de transition provoque une impulsion d'une durée de<B>1,25</B> nanoseconde ou moins. 5. Procédé selon la revendication 1, caractérisé en ce que lesdites données de synchronisation d'événement incluent une synchronisation d'événement ajustée en largeur d'impulsion, ladite synchronisation étant obtenue en ajoutant un facteur de calibrage à une donnée de synchronisation d'événement enregistré dans ladite mémoire, l'amplitude dudit facteur de calibrage étant une fonction de la durée de ladite impulsion. 6. Procédé selon la revendication 1, caractérisé en ce que ladite durée d'impulsion est de 1,25 nanoseconde et ledit facteur de calibrage est de + 0,03 nanoseconde. 7. Procédé selon la revendication 1, caractérisé en ce que ladite mémoire enregistre au moins 3328 bits de données. 8. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre un envoi desdites données fonctionnelles à partir d'une source (72) de données de configuration. 9. Procédé selon la revendication 1, caractérisé en qu'il comprend en outre une génération desdites données fonctionnelles. 10. Appareil d'envoi de signaux de test à un circuit intégré (DUT) en cours de test, caractérisé en ce qu'il comprend - un décodeur (74) ; - une source (72) de données fonctionnelles qui comporte une première borne de sortie couplée audit décodeur (74) et comporte en outre une deuxième borne de sortie ; - un séquenceur (110) d'événements, incluant un premier ensemble (70) d'emplacements d'enregistrement qui est associé à une borne sélectionnée dudit circuit intégré (DUT) et enregistre des données de synchronisation d'événement et des données de types d'événement, lesdites données de synchronisation d'événement incluant une synchroni sation nominale d'événement et une synchronisation d'événement ajustée en largeur d'impulsion ; - une logique (120a, 120b) incluant une borne d'entrée couplée à ladite deuxième borne de sortie de ladite source (72) données fonction nelles et incluant en outre une borne de sortie ; - un deuxième ensemble (102) d'emplacements d'enregistrement, associé à ladite borne sélectionnée dudit circuit intégré (DUT), qui comporte une borne d'entrée couplée à ladite borne de sortie de ladite logique et au moins une borne de sortie couplée à une borne d'entrée dudit premier ensemble (70) d'emplacements d'enregistrement, ledit deu xième ensemble (102) d'emplacements d'enregistrement enregistrant données d'adressages différentes pour ledit premier ensemble (70) d'emplacements d'enregistrement ; - ledit décodeur (74) comportant une première borne d'entrée couplée pour recevoir dudit premier ensemble (70) d'emplacements d'enregistre ment lesdites données de synchronisation d'événement et de type d'événement et une deuxième borne d'entrée couplée à ladite borne de sortie de ladite source (72), et envoyant un signal de test du circuit intégré (DUT). 11. Appareil selon la revendication 10, caractérisé en ce que ladite source de données fonctionnelles est une mémoire. 12. Appareil selon la revendication 10, caractérisé en ce que ladite source (72) de données fonctionnelles est un générateur de configurations. 13. Appareil selon la revendication 10, caractérisé en ce que ledit premier ensemble (70) d'emplacements d'enregistrement enregistre au moins 3328 bits données. 14. Appareil selon la revendication 10, caractérisé en ce que ladite synchronisation d'événement ajustée en largeur d'impulsion est obtenue en ajoutant facteur de calibrage à une valeur de synchronisation d'événement enregistrée dans ledit premier ensemble (70) d'emplacements d'enregistrement, l'amplitude dudit facteur de calibrage étant une fonction de la durée de ladite impulsion. 15. Appareil selon la revendication 14, caractérisé en ce que ladite durée d'impulsion est de 1,25 nanoseconde et ledit facteur de calibrage est dans une plage de + 0,03 nanoseconde à + 1,0 nanoseconde. 16. Appareil d'envoi de signaux de test à un circuit intégré (DUT) en cours de test, caractérisé en ce qu'il comprend - un décodeur (74) ; - une source (72) de données fonctionnelles qui comporte une borne de sortie couplée audit décodeur (74) ; - séquenceur (110) d'événements, incluant un premier ensemble (70) d'emplacements d'enregistrement qui est associe à une borne "lectionnée dudit circuit intégré (DUT) et enregistre des données de synchronisation d'événement et des données de types d'événement, lesdites données de synchronisation d'événement incluant une synchro nisation nominale d'événement ; - deuxième ensemble (102) d'emplacements d'enregistrement qui est associé à ladite borne sélectionnée dudit circuit intégré (DUT) et com porte au moins une borne de sortie, couplée à une borne d'entrée dudit premier ensemble (70) d'emplacements d'enregistrement, ledit deu- xieme ensemble (102) d'emplacements d'enregistrement enregistrant des données d'adressages différentes pour ledit premier ensemble (70) d'emplacements d'enregistrement ; - circuit (111) couplé à une borne de sortie dudit deuxième ensemble ( 02) d'emplacements de mémoire et à une borne de sortie dudit décodeur (74), ledit circuit (111) enregistrant des données de synchro nisation d'événement et de type d'événement pour des événements récents, et calculant une largeur d'impulsion d'un événement actuel, ledit circuit (111) comportant une borne de sortie ;ledit décodeur (74) comportant une première borne d'entrée couplée pour recevoir dudit premier ensemble (70) d'emplacements d'enregistrement lesdites don- nees de synchronisation d'événement et de type d'événement et une deuxième borne d'entrée couplée à ladite borne sortie de ladite source (72), et envoyant un signal de test audit circuit<B>(111</B> ) ; et - table (113) qui inclut un port d'adresses couplé ` la borne de sortie dudit circuit (111), envoyant à sa porte de sortie un facteur de calibrage, en produisant ainsi une synchronisation d'événement ajustée en largeur d'impulsion.

1 Appareil selon la revendication 16, caractérise en ce que ladite source (72) de données fonctionnelles est une mémoire. 18. Appareil selon la revendication 16, caractérisé en ce que ladite source (72) de données fonctionnelles est un générateur de configurations. 9. Appareil selon la revendication 16, caractérisé en ce que ledit premier ensemble (70) d'emplacements d'enregistrement enregistre moins 332 bits de données. 20. Appareil selon la revendication 16, caractérisé en ce ladite largeur d'impulsion est calculée en soustrayant de la valeur temporelle de l'événement actuel la valeur temporelle de l'événement de polarité opposée le plus récent. 21. Appareil selon la revendication 16, caractérisé en ce que ledit circuit (111 comprend - registre d'enregistrement desdites données de synchronisation d'événement et de type d'événement pour ledit événement antérieur, ledit registre comportant une borne de sortie ; - un circuit de comparaison qui comporte des bornes d'entrée pour comparer la polarité dudit événement actuel et la polarité dudit evénement antérieur, et comportant en outre une borne de sortie ; et - circuit soustracteur qui comporte une borne d'entrée couplée à la borne de sortie dudit circuit de comparaison, ledit circuit de soustraction soustrayant de ladite valeur de synchronisation dudit événement actuel la valeur de synchronisation d'événement pour ledit événement antérieur.