JP2001251176A - Level shift circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タで構成した半導体集積回路（ＬＳＩ）に関するもので
あり、特に、ＭＯＳトランジスタのゲート酸化膜の耐圧
以上の電圧を電源電圧とする他のＬＳＩと接続するため
のインターフェースとなるレベルシフト回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit (LSI) composed of MOS transistors, and more particularly to a connection to another LSI having a power supply voltage equal to or higher than a withstand voltage of a gate oxide film of a MOS transistor. And a level shift circuit serving as an interface for performing the operation.
【０００２】[0002]
【従来の技術】近年、半導体集積回路の微細化に伴い、
半導体デバイスの耐圧、特にＭＯＳトランジスタのゲー
ト酸化膜の耐圧が低くなっており、これに伴い３ボルト
や２．５ボルト、あるいはそれ以下の低電圧を電源電圧
とするＬＳＩが増加しており、ＬＳＩの電源電圧が３ボ
ルトであっても、このＬＳＩと接続する外部のＬＳＩの
電源電圧が例えば５ボルトである場合の接続には振幅が
５ボルトである信号の入力を許容するレベルシフト回路
を使用する。2. Description of the Related Art In recent years, with the miniaturization of semiconductor integrated circuits,
The withstand voltage of semiconductor devices, particularly the withstand voltage of the gate oxide film of a MOS transistor, has been reduced, and accordingly, the number of LSIs using a low voltage of 3 volts, 2.5 volts or less as a power supply voltage has been increasing. Even if the power supply voltage is 3 volts, a level shift circuit that allows the input of a signal having an amplitude of 5 volts is used for connection when the power supply voltage of an external LSI connected to this LSI is 5 volts, for example. I do.
【０００３】このとき、５ボルト以上の耐圧を持つゲー
ト酸化膜を形成する別工程を追加するとコストが増大す
るため、各トランジスタのゲート酸化膜にゲート酸化膜
耐圧以上の電位差が印加されない回路構成のレベルシフ
ト回路を使用する。At this time, if a separate step of forming a gate oxide film having a withstand voltage of 5 volts or more is added, the cost increases. Therefore, a circuit configuration in which a potential difference higher than the withstand voltage of the gate oxide film is not applied to the gate oxide film of each transistor. Use a level shift circuit.
【０００４】以下、図面を参照して従来のレベルシフト
回路について説明する。このレベルシフト回路は外部回
路から入力部に与えられたレベルを反転させ、出力部の
電位状態をこのＬＳＩの電源電位及び接地電位のいずれ
かに設定する回路である。A conventional level shift circuit will be described below with reference to the drawings. This level shift circuit is a circuit that inverts the level given from the external circuit to the input section and sets the potential state of the output section to one of the power supply potential and the ground potential of the LSI.
【０００５】図１６は従来のレベルシフト回路を示す。
ＩＮは外部ＬＳＩの信号線が接続される入力部、ＯＵＴ
はオンチップ回路に接続されて電源電位あるいは接地電
位のいずれかを出力する出力部である。またこのＬＳＩ
の電源電位であるＶＤＤ１は第１の電位でありＧＮＤは
接地電位である。第１の電位ＶＤＤ１と接地電位ＧＮＤ
の電位差はＬＳＩを構成するＭＯＳトランジスタのゲー
ト酸化膜の耐圧以下である。FIG. 16 shows a conventional level shift circuit.
IN is an input to which the signal line of the external LSI is connected, and OUT is
An output unit is connected to the on-chip circuit and outputs either a power supply potential or a ground potential. Also this LSI
Is a first potential, and GND is a ground potential. First potential VDD1 and ground potential GND
Is less than or equal to the withstand voltage of the gate oxide film of the MOS transistor constituting the LSI.
【０００６】１００は入力端子の電位に応じて出力端子
より電位を反転出力するインバータ回路であり、電源電
位にプルアップするＰ型ＭＯＳトランジスタ１０１及び
接地電位にプルダウンするＮ型ＭＯＳトランジスタ１０
２によって構成されている。Reference numeral 100 denotes an inverter circuit for inverting and outputting the potential from the output terminal according to the potential of the input terminal. The P-type MOS transistor 101 pulls up to the power supply potential and the N-type MOS transistor 10 pulls down to the ground potential.
2.
【０００７】Ｐ型ＭＯＳトランジスタ１０１とＮ型ＭＯ
Ｓトランジスタ１０２のドレイン同士が接続されたノー
ドがインバータ回路１００の出力端子であり前記出力部
ＯＵＴに接続され、Ｐ型ＭＯＳトランジスタ１０１とＮ
型ＭＯＳトランジスタ１０２のゲート同士が接続された
ノードＢがインバータ回路１００の入力端子である。イ
ンバータ回路１００はＭＯＳトランジスタのゲート酸化
膜の耐圧以下の電圧で動作し、例えばその電圧は第１の
電位ＶＤＤ１と接地電位の電位差である。A P-type MOS transistor 101 and an N-type MO
The node where the drains of the S transistor 102 are connected to each other is the output terminal of the inverter circuit 100 and is connected to the output section OUT.
A node B where the gates of the type MOS transistors 102 are connected is an input terminal of the inverter circuit 100. The inverter circuit 100 operates at a voltage lower than the withstand voltage of the gate oxide film of the MOS transistor. For example, the voltage is a potential difference between the first potential VDD1 and the ground potential.
【０００８】１１０は入力パッド部から入力された信号
を第１の電位ＶＤＤ１以上の電位にならないよう制限し
て前記ノードＢに伝達するトランスファーゲート部で、
Ｎ型ＭＯＳトランジスタ１１１によって構成されてい
る。Ｎ型ＭＯＳトランジスタ１１１のドレインは前記入
力部ＩＮに接続され、ソースはトランスファーゲート部
の出力でありインバータ回路１００の入力端子である前
記ノードＢに接続され、ゲートには第１の電位ＶＤＤ１
が与えられている。Reference numeral 110 denotes a transfer gate unit which limits the signal input from the input pad unit to a potential not higher than the first potential VDD1 and transmits the signal to the node B.
It comprises an N-type MOS transistor 111. The drain of the N-type MOS transistor 111 is connected to the input section IN, the source is the output of the transfer gate section and is connected to the node B which is the input terminal of the inverter circuit 100, and the gate is connected to the first potential VDD1.
Is given.
【０００９】前記入力部ＩＮには外部回路の電源電圧で
ある第２の電圧ＶＤＤ２と接地電位を振幅とする信号が
入力される。第２の電圧ＶＤＤ２は第１の電圧ＶＤＤ１
と同じである場合と、第１の電圧より高くＭＯＳトラン
ジスタのゲート酸化膜の耐圧以上である場合がある。A second voltage VDD2, which is a power supply voltage of an external circuit, and a signal having an amplitude of a ground potential are input to the input unit IN. The second voltage VDD2 is equal to the first voltage VDD1.
In some cases, the voltage is higher than the first voltage and is equal to or higher than the withstand voltage of the gate oxide film of the MOS transistor.
【００１０】このように構成された図１６に示す従来の
レベルシフト回路について、その動作を説明する。ここ
では第１の電位ＶＤＤ１は３ボルトでありＧＮＤは０ボ
ルトであるとし、第２の電位ＶＤＤ２は３ボルトである
場合と５ボルトである場合を説明する。The operation of the conventional level shift circuit configured as shown in FIG. 16 will be described. Here, the case where the first potential VDD1 is 3 volts and GND is 0 volt, and the case where the second potential VDD2 is 3 volts and 5 volts will be described.
【００１１】まず、入力部ＩＮに０ボルトが入力された
場合を説明する。入力部ＩＮに０ボルトが入力される
と、Ｎ型ＭＯＳトランジスタ１１１がオンになるためト
ランスファーゲート部は入力部ＩＮと節点Ｂを電気的に
接続し、ノードＢの電位は０ボルトとなる。ノードＢが
０ボルトになるとインバータ回路１００の備えるＰ型Ｍ
ＯＳトランジスタ１０１がオンになり、Ｎ型ＭＯＳトラ
ンジスタ１０２がオフになり、レベルシフト回路の出力
部ＯＵＴを３ボルトの電位にプルアップする。図１７で
は入力部ＩＮに０ボルトが入力されるときオンになるＭ
ＯＳトランジスタを破線の丸で囲んでいる。First, a case where 0 volt is input to the input section IN will be described. When 0 volt is input to the input portion IN, the N-type MOS transistor 111 is turned on, so that the transfer gate portion electrically connects the input portion IN to the node B, and the potential of the node B becomes 0 volt. When the node B becomes 0 volt, the P-type M
The OS transistor 101 is turned on, the N-type MOS transistor 102 is turned off, and the output OUT of the level shift circuit is pulled up to a potential of 3 volts. In FIG. 17, M is turned on when 0 volt is input to the input unit IN.
The OS transistor is surrounded by a broken-line circle.
【００１２】次に、入力部ＩＮに３ボルトが入力された
場合の動作を説明する。Ｎ型ＭＯＳトランジスタ１１１
のしきい値電圧をＶｔｎ１とするとノードＢの電位は
（３−Ｖｔｎ１）まで引き上げられたところでＮ型ＭＯ
Ｓトランジスタ１１１はオフ状態になる。ノードＢの電
位が（３−Ｖｔｎ１）となるとインバータ回路１００の
備えるＰ型ＭＯＳトランジスタ１０１がオフ，Ｎ型ＭＯ
Ｓトランジスタ１０２がオンとなり、レベルシフト回路
の出力部ＯＵＴを０ボルトの電位にする。図１８では入
力部ＩＮに３ボルトが入力されるときオンになるＭＯＳ
トランジスタを破線の丸で囲んでいる。Next, the operation when 3 volts is input to the input section IN will be described. N-type MOS transistor 111
Is Vtn1, the potential of the node B is raised to (3-Vtn1) and the N-type
S transistor 111 is turned off. When the potential of the node B becomes (3-Vtn1), the P-type MOS transistor 101 included in the inverter circuit 100 is turned off, and the N-type MOS transistor 101 is turned off.
The S transistor 102 is turned on, and the output OUT of the level shift circuit is set to a potential of 0 volt. In FIG. 18, a MOS that is turned on when 3 volts is input to the input unit IN
The transistor is surrounded by a dashed circle.
【００１３】入力部ＩＮに５ボルトが入力された場合の
動作は入力部ＩＮに３ボルトが与えられた場合と同様に
ノードＢの電位は（３−Ｖｔｎ１）まで引き上げられた
ところでＮ型ＭＯＳトランジスタ１１１はオフ状態にな
る。ノードＢの電位が（３−Ｖｔｎ１）となるとインバ
ータ回路１００の備えるＰ型ＭＯＳトランジスタ１０１
がオフにＮ型ＭＯＳトランジスタ１０２がオンになり、
レベルシフト回路の出力部ＯＵＴを０ボルトの電位にす
る。このときＮ型ＭＯＳトランジスタ１１１のドレイン
とゲート間の電位差は（５−３）＝２ボルトでありゲー
ト酸化膜耐圧以下であるためゲート酸化膜の劣化は発生
しない。図１９では入力部ＩＮに５ボルトが入力される
ときオンになるＭＯＳトランジスタを破線の丸で囲んで
いる。The operation when 5 volts is input to the input section IN is the same as that when 3 volts is applied to the input section IN. When the potential of the node B is raised to (3-Vtn1), the N-type MOS transistor is activated. 111 turns off. When the potential of the node B becomes (3-Vtn1), the P-type MOS transistor 101 provided in the inverter circuit 100
Turns off, the N-type MOS transistor 102 turns on,
The output OUT of the level shift circuit is set to a potential of 0 volt. At this time, the potential difference between the drain and the gate of the N-type MOS transistor 111 is (5-3) = 2 volts and is equal to or lower than the gate oxide film breakdown voltage, so that the gate oxide film does not deteriorate. In FIG. 19, MOS transistors that are turned on when 5 volts are input to the input unit IN are circled by broken lines.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、従来の
レベルシフト回路には以下のような問題がある。図２に
示すような従来のレベルシフト回路において、入力部Ｉ
Ｎの電圧をＶｉｎ、ノードＢの電位をＶｂ、入力部が０
ボルトから第１の電位ＶＤＤ１に変化する信号を入力し
た場合にノードＢに流入する電流をＩｒ１とすると、Ｖ
ｂが０ボルト以上であり、かつ（ＶＤＤ１−Ｖｔｎ１）
以下の範囲でＩｒ１は、 Ｉｒ１ ＝ （β１／２）（Ｖｉｎ−Ｖｔｎ１−Ｖｂ）2 ＝ （β１／２）（ＶＤＤ１−Ｖｔｎ１−Ｖｂ）2 で表される。β１はトランジスタにより決まる定数であ
り、 β１ ＝ （Ｗ１／Ｌ１）（ε・μ０／ｔｏｘ） で表される。Ｗ１及びＬ１はＮ型ＭＯＳトランジスタ１
１１のゲート幅及びゲート長、εはゲート酸化膜の誘電
率、μ０は電子の移動度、ｔｏｘはゲート酸化膜圧であ
る。However, the conventional level shift circuit has the following problems. In a conventional level shift circuit as shown in FIG.
The voltage of N is Vin, the potential of node B is Vb,
Assuming that the current flowing into the node B when a signal that changes from volts to the first potential VDD1 is Ir1 is Ir1
b is 0 volt or more, and (VDD1-Vtn1)
In the following range, Ir1 is represented by Ir1 = (β1 / 2) (Vin-Vtn1-Vb) 2 = (β1 / 2) (VDD1-Vtn1-Vb) 2 . β1 is a constant determined by the transistor, and is represented by β1 = (W1 / L1) (ε · μ0 / tox). W1 and L1 are N-type MOS transistors 1
11, the gate width and gate length, ε is the dielectric constant of the gate oxide film, μ0 is the mobility of electrons, and tox is the gate oxide film pressure.
【００１５】インバータ１００の出力レベルが反転する
入力電圧の値をＶｓｗ１、インバータ１００の入力容量
及び配線容量を加えたノードＢにおける負荷容量をＣ
ｂ、ノードＢが０ボルトからＶｓｗ１に到達するまでに
必要な時間をｔｒ１とするとｔｒ１は、 ｔｒ１ ＝ （２Ｃｂ／β１）｛１／（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１）− １／（ＶＤＤ１−Ｖｔｎ１）｝ ＝ （２Ｃｂ／β１）｛Ｖｓｗ１／（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１ ）（ＶＤＤ１−Ｖｔｎ１）｝ となる。なお、ノードＢの電位が（ＶＤＤ１−Ｖｔｎ
１）に到達するとＮ型ＭＯＳトランジスタ１１１はオフ
となるため、ノードＢの電位は（ＶＤＤ１−Ｖｔｎ１）
以上には上がらない。The value of the input voltage at which the output level of the inverter 100 is inverted is Vsw1, and the load capacitance at the node B obtained by adding the input capacitance and the wiring capacitance of the inverter 100 is C.
b, assuming that the time required for the node B to reach Vsw1 from 0 volts is tr1, tr1 is: tr1 = (2Cb / β1) {1 / (VDD1-Vtn1-Vsw1) -1 / (VDD1-Vtn1)} = (2Cb / β1) {Vsw1 / (VDD1-Vtn1-Vsw1) (VDD1-Vtn1)}. Note that the potential of the node B is (VDD1-Vtn).
When the voltage reaches 1), the N-type MOS transistor 111 is turned off, and the potential of the node B becomes (VDD1−Vtn1).
Nothing more.
【００１６】一方、入力部ＩＮが第１の電位ＶＤＤ１か
ら接地電位に変化する信号を入力した場合にノードＢに
流入する電流をＩｆ１とすると、ＶｂがＶｔｎ１以上で
ありかつ（ＶＤＤ１−Ｖｔｎ１）以下の範囲でＩｆ１は Ｉｆ１ ＝ （−β１／２）（ＶＤＤ１−Ｖｔｎ１）2 で表される。この場合、ノードＢが（ＶＤＤ１−Ｖｔｎ
１）からＶｓｗ１に到達するまでに必要な時間をｔｆ１
とするとｔｆ１は ｔｆ１ ＝ （２Ｃｂ／β１）（ＶＤＤ１−Ｖｔｎ１−
Ｖｓｗ１）／（ＶＤＤ１−Ｖｔｎ１）2 となる。Ｖｓｗ１は通常（ＶＤＤ１／２）付近であり、
例えばＶｓｗ１＝（ＶＤＤ１／２）とした場合、 Ｖｓｗ１ ＝ （ＶＤＤ１／２）＞（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１） ＝ （ＶＤＤ１／２−Ｖｔｎ１） であり且つ （ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１） ＜ （ＶＤＤ１−
Ｖｔｎ１） であるため常にｔｒ＞ｔｆが成立する。On the other hand, if the current flowing into node B is If1 when the input section IN receives a signal that changes from the first potential VDD1 to the ground potential, If1 is Vb, Vb is not less than Vtn1 and not more than (VDD1-Vtn1). In the range, If1 is represented by If1 = (− β1 / 2) (VDD1-Vtn1) 2 . In this case, the node B is (VDD1-Vtn)
The time required to reach Vsw1 from 1) is tf1
Then, tf1 becomes tf1 = (2Cb / β1) (VDD1-Vtn1-
Vsw1) / (VDD1-Vtn1) 2 . Vsw1 is usually around (VDD1 / 2),
For example, if Vsw1 = (VDD1 / 2), then Vsw1 = (VDD1 / 2)> (VDD1-Vtn1-Vsw1) = (VDD1 / 2-Vtn1) and (VDD1-Vtn1-Vsw1) <(VDD1-
Vtn1), tr> tf always holds.
【００１７】例えば、ここでＶＤＤ１＝３ボルト、Ｖｔ
ｎ１＝０．７ボルト、Ｖｓｗ１＝１．５ボルト、Ｃｂ＝
１００ｆＦ、β１＝４００×１０-6とした場合、ｔｒ１
＝０．４０８ｎｓ、ｔｆ１＝０．０７６ｎｓとなり、入
力信号が立上がりである場合の遅延時間と入力信号が立
下りである場合の遅延時間の差が発生している。For example, here, VDD1 = 3 volts, Vt
n1 = 0.7 volts, Vsw1 = 1.5 volts, Cb =
When 100 fF and β1 = 400 × 10 −6 , tr1
= 0.408 ns, tf1 = 0.076 ns, and a difference occurs between the delay time when the input signal rises and the delay time when the input signal falls.
【００１８】また、ｔｆ１におけるＶｓｗ１の影響は一
次の項であるのでＶｓｗ１の変動に対してｔｆ１は比例
的に変化するが、ｔｒ１におけるＶｓｗ１の影響は（Ｖ
ＤＤ１−Ｖｔｎ１−Ｖｓｗ１）の逆数で与えられるた
め、Ｖｓｗ１が（ＶＤＤ１−Ｖｔｎ１）となる電位を漸
近線としてｔｒ１は反比例する。Ｖｓｗ１→（ＶＤＤ１
−Ｖｔｎ１）とするとｔｒ１→∞となる。これは、Ｖｓ
ｗ１のばらつきによる遅延値の変動について上限が無い
ことを意味し、β１を大きくすることにより遅延を減少
させることはできるが、その限界を保証することはでき
ない。ｔｒ１の変動量はＶｓｗ１が（ＶＤＤ１−Ｖｔｎ
１）に近づくほど増大するため、インバータ１００の部
分にシュミット回路のようなヒステリシス特性を持つ回
路を接続した場合などに立上がりと立下りの遅延時間の
差がより顕著となる。また、ＶＤＤ１の電位が低くなる
と（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１）の値が相対的に小
さくなるため遅延値の変動量が増加する傾向が表われ
る。Since the influence of Vsw1 at tf1 is a first-order term, tf1 changes proportionally to the fluctuation of Vsw1, but the effect of Vsw1 at tr1 is (V
Since DD1−Vtn1−Vsw1) is given as an inverse number, tr1 is inversely proportional to a potential at which Vsw1 becomes (VDD1−Vtn1) asymptotically. Vsw1 → (VDD1
−Vtn1), tr1 → ∞. This is Vs
This means that there is no upper limit to the variation of the delay value due to the variation of w1, and the delay can be reduced by increasing β1, but the limit cannot be guaranteed. The amount of fluctuation of tr1 is Vsw1 (VDD1-Vtn).
Since the value increases as the value approaches 1), the difference between the rise and fall delay times becomes more pronounced when a circuit having a hysteresis characteristic such as a Schmitt circuit is connected to the inverter 100. In addition, when the potential of VDD1 decreases, the value of (VDD1-Vtn1-Vsw1) becomes relatively small, so that the fluctuation amount of the delay value tends to increase.
【００１９】このように従来回路のデメリットとして入
力が０ボルトから３ボルトへ立上がる場合と、３ボルト
から０ボルトへ立下る場合で遅延差が大きくなり、電源
電圧の変動などによるばらつきも大きくなるため、この
レベルシフト回路を使用したタイミング設計時に遅延時
間を保証するためのマージンを大きく取る必要がある。
これは、内部回路における動作の高速化を要求されるこ
とに繋がりチップとして高速な動作が要求される場合に
不利である。As described above, as a disadvantage of the conventional circuit, the delay difference increases when the input rises from 0 volts to 3 volts and when the input falls from 3 volts to 0 volts, and the variation due to the fluctuation of the power supply voltage also increases. Therefore, it is necessary to take a large margin for guaranteeing a delay time when designing a timing using this level shift circuit.
This is disadvantageous when a high-speed operation as a chip is required, which leads to a demand for high-speed operation in the internal circuit.
【００２０】本発明は、上記の課題を鑑み、入力が立上
がりである場合のレベルシフト回路の遅延値を減少させ
ると共に、後段のインバータ回路の反転レベルの変動や
ＶＤＤ１の変動に対するレベルシフト回路の遅延値のば
らつきの小さくすることにより、内部動作速度のマージ
ンが大きくでき、より高速な回路設計に適したレベルシ
フト回路を提供することを目的としている。In view of the above problems, the present invention reduces the delay value of a level shift circuit when an input is rising and delays the level shift circuit with respect to a change in an inversion level of a subsequent inverter circuit or a change in VDD1. It is an object of the present invention to provide a level shift circuit suitable for higher-speed circuit design by reducing the variation in values to increase the margin of the internal operation speed.
【００２１】[0021]
【課題を解決するための手段】本発明の請求項１記載の
レベルシフト回路は、外部回路と前記外部回路から入力
された第１の電位あるいは第２の電位あるいは接地電位
のレベルを受け取る入力部と、入力部で受け取った信号
を、第１の電位と接地電位を振幅とする信号に反転出力
する出力部より内部回路に伝達するレベルシフト回路で
あって、前記第１の電位と接地電位の電位差を振幅とす
る信号を受け取ってレベルを反転させて前記第１の電位
と接地電位の電位差を振幅とする信号を前記出力部に出
力する第１のインバータ回路と、入力端子と出力端子と
フィードバック端子と制御端子を有し、制御端子に与え
られた電位により前記出力端子と前記入力端子の電気的
接続を制御するトランスファーゲート回路と、制御信号
出力端子を有し、前記入力部より入力された信号と前記
出力部より出力された信号を制御信号として入力され且
つ制御信号出力端子が前記トランスファーゲート回路の
制御端子に接続され、前記入力部の電位が前記第１の電
位を超える場合は前記トランスファーゲート回路の入力
端子と前記トランスファーゲートの出力端子の接続を高
抵抗にする制御信号をトランスファーゲートに与える一
方、前記入力部の電位が前記第１の電位を超えず且つ前
記出力部の電位が接地電位である場合は前記入力部と前
記トランスファーゲート回路の出力端子間の接続を低抵
抗にする信号を前記トランスファーゲートの制御信号と
して与えるトランスファーゲート制御回路とを備え、前
記第１のインバータ回路の出力端子は前記出力部に接続
され、前記トランスファーゲート回路の出力端子は前記
第１のインバータ回路の入力端子に接続され、前記トラ
ンスファーゲート回路の入力端子は前記入力部に接続さ
れ、前記トランスファーゲート回路のフィードバック端
子に前記出力部が接続され、前記トランスファーゲート
回路の入力端子が前記入力部に接続され、前記第１のイ
ンバータ回路はソース及び基板に前記第１の電位が与え
られた第１のＰ型ＭＯＳトランジスタとソース及び基板
に接地電位が与えられた第１のＮ型ＭＯＳトランジスタ
を備え、前記第１のＰ型ＭＯＳトランジスタのゲート及
び前記第１のＮ型ＭＯＳトランジスタのゲート同士が接
続され前記第１のＰ型ＭＯＳトランジスタのゲート及び
前記第１のＮ型ＭＯＳトランジスタのゲート同士が接続
されたノードを前記第１のインバータ回路の入力端子に
とし且つ前記第１のＰ型ＭＯＳトランジスタのドレイン
及び前記第１のＮ型ＭＯＳトランジスタのドレイン同士
が接続され前記第１のＰ型ＭＯＳトランジスタのドレイ
ン及び前記第１のＮ型ＭＯＳトランジスタのドレイン同
士が接続されたノードを前記第１のインバータ回路の出
力端子とした相補型インバータであることを特徴とす
る。According to a first aspect of the present invention, there is provided a level shift circuit for receiving an external circuit and a first potential, a second potential, or a ground potential inputted from the external circuit. And a level shift circuit for transmitting a signal received at the input unit to an internal circuit from an output unit that inverts and outputs a signal having an amplitude of a first potential and a ground potential, to an internal circuit, A first inverter circuit for receiving a signal having an amplitude of a potential difference, inverting a level thereof, and outputting a signal having an amplitude of a potential difference between the first potential and the ground potential to the output section, an input terminal, an output terminal, and a feedback circuit; A transfer gate circuit having a terminal and a control terminal, and controlling an electrical connection between the output terminal and the input terminal by a potential applied to the control terminal, and a control signal output terminal; A signal input from the input unit and a signal output from the output unit are input as control signals, a control signal output terminal is connected to a control terminal of the transfer gate circuit, and the potential of the input unit is set to the first level. When the potential exceeds the potential, a control signal for making the connection between the input terminal of the transfer gate circuit and the output terminal of the transfer gate high resistance is applied to the transfer gate, while the potential of the input unit does not exceed the first potential and A transfer gate control circuit for providing, as a control signal for the transfer gate, a signal for reducing a connection between the input unit and the output terminal of the transfer gate circuit when the potential of the output unit is a ground potential; An output terminal of the first inverter circuit is connected to the output section, and is connected to the transfer gate circuit. An output terminal of the transfer gate circuit is connected to an input terminal of the first inverter circuit, an input terminal of the transfer gate circuit is connected to the input section, and the output section is connected to a feedback terminal of the transfer gate circuit. An input terminal of the circuit is connected to the input section, and the first inverter circuit has a first P-type MOS transistor in which the source and the substrate have the first potential, and a ground potential in the source and the substrate. A first N-type MOS transistor, wherein a gate of the first P-type MOS transistor and a gate of the first N-type MOS transistor are connected to each other, and a gate of the first P-type MOS transistor and the first A node at which the gates of the N-type MOS transistors are connected to an input terminal of the first inverter circuit. The drain of the first P-type MOS transistor and the drain of the first N-type MOS transistor are connected to each other, and the drain of the first P-type MOS transistor and the drain of the first N-type MOS transistor are connected to each other. It is a complementary inverter having a connected node as an output terminal of the first inverter circuit.
【００２２】本発明の請求項２記載のレベルシフト回路
は、請求項１において、前記トランスファーゲート回路
は、ゲートに前記第１の電位が与えられた第２のＮ型Ｍ
ＯＳトランジスタと、ゲートに前記制御端子が接続され
た第２のＰ型ＭＯＳトランジスタと、ソース及び基板を
前記第１の電位に接続され且つゲートをフィードバック
端子に接続された第３のＰ型ＭＯＳトランジスタとを有
し、前記第２のＮ型ＭＯＳトランジスタのドレインと前
記第２のＰ型ＭＯＳトランジスタのドレイン同士が接続
され前記第２のＮ型ＭＯＳトランジスタのドレインと前
記第２のＰ型ＭＯＳトランジスタのドレイン同士が接続
されたノードが入力端子であり前記第２のＮ型ＭＯＳト
ランジスタのソースと前記第２のＰ型ＭＯＳトランジス
タのソース同士が接続され前記第２のＮ型ＭＯＳトラン
ジスタのソースと前記第２のＰ型ＭＯＳトランジスタの
ソース同士が接続されたノードを出力端子とし前記第３
のＰ型ＭＯＳトランジスタのドレインを出力端子に接続
したことを特徴とする。According to a second aspect of the present invention, in the level shift circuit according to the first aspect, the transfer gate circuit includes a second N-type M having a gate to which the first potential is applied.
An OS transistor, a second P-type MOS transistor having a gate connected to the control terminal, and a third P-type MOS transistor having a source and a substrate connected to the first potential and a gate connected to a feedback terminal. Wherein the drain of the second N-type MOS transistor is connected to the drain of the second P-type MOS transistor, and the drain of the second N-type MOS transistor is connected to the drain of the second P-type MOS transistor. A node to which the drains are connected is an input terminal, and the source of the second N-type MOS transistor is connected to the source of the second P-type MOS transistor, and the source of the second N-type MOS transistor is connected to the second terminal. And a third node connected to the sources of the P-type MOS transistors as an output terminal.
The drain of the P-type MOS transistor is connected to the output terminal.
【００２３】本発明の請求項３記載のレベルシフト回路
は、請求項２において、前記第２のＰ型ＭＯＳトランジ
スタの基板電位を、特定の電位に決定する回路に接続さ
れていないことを特徴とする。According to a third aspect of the present invention, in the level shift circuit according to the second aspect, the level shift circuit is not connected to a circuit for determining a substrate potential of the second P-type MOS transistor to a specific potential. I do.
【００２４】本発明の請求項４記載のレベルシフト回路
は、請求項１において、前記トランスファーゲート制御
回路は、ソース及び基板に接地電位が与えられ且つゲー
トに前記出力部が接続された第３のＮ型ＭＯＳトランジ
スタと、ソースが前記第３のＮ型ＭＯＳトランジスタと
接続され且つゲートが前記第１の電位に接続され且つ基
板に接地電位が与えられた第４のＮ型ＭＯＳトランジス
タと、ソースに前記入力部が接続され且つゲートに前記
第１の電位が与えられた第４のＰ型ＭＯＳトランジスタ
とを備え、前記第４のＮ型ＭＯＳトランジスタのドレイ
ンと前記第４のＰ型ＭＯＳトランジスタのドレインが接
続され前記第４のＮ型ＭＯＳトランジスタのドレインと
前記第４のＰ型ＭＯＳトランジスタのドレインが接続さ
れたノードが制御信号出力端子であることを特徴とす
る。According to a fourth aspect of the present invention, in the level shift circuit according to the first aspect of the present invention, the transfer gate control circuit has a third configuration in which a ground potential is applied to a source and a substrate and the output section is connected to a gate. An N-type MOS transistor, a fourth N-type MOS transistor having a source connected to the third N-type MOS transistor, a gate connected to the first potential, and a ground potential applied to the substrate; A fourth P-type MOS transistor connected to the input unit and having the gate supplied with the first potential; a drain of the fourth N-type MOS transistor and a drain of the fourth P-type MOS transistor And a node connected to the drain of the fourth N-type MOS transistor and the drain of the fourth P-type MOS transistor is controlled. Characterized in that it is a signal output terminal.
【００２５】本発明の請求項５記載のレベルシフト回路
は、請求項４において、前記第４のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。According to a fifth aspect of the present invention, in the level shift circuit according to the fourth aspect, the level shift circuit is not connected to a circuit for determining a substrate potential of the fourth P-type MOS transistor to a specific potential. .
【００２６】本発明の請求項６記載のレベルシフト回路
は、請求項１において、前記トランスファーゲート制御
回路は、ソース及び基板に接地電位が与えられ且つゲー
トに前記出力部が接続された第５のＮ型ＭＯＳトランジ
スタと、ソースが前記第５のＮ型ＭＯＳトランジスタの
ドレインと接続され且つゲートが前記第１の電位に接続
された第６のＮ型ＭＯＳトランジスタと、ソースに前記
入力部が接続され且つゲートに前記第１の電位が与えら
れた第５のＰ型ＭＯＳトランジスタと、ソース及び基板
に前記第１の電位が与えられ且つゲートに前記出力部が
接続された第６のＰ型ＭＯＳトランジスタと、ソースに
前記第６のＰ型ＭＯＳトランジスタのドレインが接続さ
れ且つゲートが前記入力部に接続された第７のＰ型ＭＯ
Ｓトランジスタを備え、前記第６のＮ型ＭＯＳトランジ
スタのドレインと前記第５のＰ型ＭＯＳトランジスタの
ドレインと前記第７のＰ型ＭＯＳトランジスタのドレイ
ン及び基板が接続され前記第６のＮ型ＭＯＳトランジス
タのドレインと前記第５のＰ型ＭＯＳトランジスタのド
レインと前記第７のＰ型ＭＯＳトランジスタのドレイン
及び基板が接続された点を制御信号出力端子としたこと
を特徴とする。According to a sixth aspect of the present invention, in the level shift circuit according to the first aspect, the transfer gate control circuit is preferably configured such that a ground potential is applied to a source and a substrate, and the output section is connected to a gate. An N-type MOS transistor, a sixth N-type MOS transistor having a source connected to the drain of the fifth N-type MOS transistor and a gate connected to the first potential, and a source connected to the input unit. A fifth P-type MOS transistor having a gate supplied with the first potential, and a sixth P-type MOS transistor having a source and a substrate supplied with the first potential and having the gate connected to the output section And a seventh P-type MOS transistor having a source connected to the drain of the sixth P-type MOS transistor and a gate connected to the input unit.
An S transistor, wherein the drain of the sixth N-type MOS transistor, the drain of the fifth P-type MOS transistor, the drain of the seventh P-type MOS transistor, and the substrate are connected to each other; A point where the drain of the fifth P-type MOS transistor, the drain of the fifth P-type MOS transistor, the drain of the seventh P-type MOS transistor and the substrate are connected is defined as a control signal output terminal.
【００２７】本発明の請求項７記載のレベルシフト回路
は、請求項６において、前記第５のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。According to a seventh aspect of the present invention, in the level shift circuit according to the sixth aspect, the level shift circuit is not connected to a circuit for determining the substrate potential of the fifth P-type MOS transistor to a specific potential. .
【００２８】本発明の請求項８記載のレベルシフト回路
は、請求項１において、前記トランスファゲート回路
は、ゲートに前記第１の電位が与えられた第７のＮ型Ｍ
ＯＳトランジスタと、ゲートに前記制御端子が接続され
た第８のＰ型ＭＯＳトランジスタと、前記出力部の信号
を入力し反転信号を出力する第２のインバータと、ドレ
インに前記第８のＰ型ＭＯＳトランジスタのソースが接
続され且つゲートに前記第２のインバータ回路の出力電
位を印加され且つ基板に前記第１の電位を与えられた第
９のＰ型ＭＯＳトランジスタと、ソース及び基板を前記
第１の電位に接続され且つゲートをフィードバック端子
に接続され前記第８のＰ型ＭＯＳトランジスタのソース
と前記第９のＰ型ＭＯＳトランジスタが接続された点に
ソースが接続された第１０のＰ型ＭＯＳトランジスタと
を備え、前記第７のＮ型ＭＯＳトランジスタのドレイン
と前記第８のＰ型ＭＯＳトランジスタのドレイン同士が
接続され前記第７のＮ型ＭＯＳトランジスタのドレイン
と前記第８のＰ型ＭＯＳトランジスタのドレイン同士が
接続された点を入力端子とし、前記第７のＮ型ＭＯＳト
ランジスタのソースと前記第９のＰ型ＭＯＳトランジス
タのソース同士が接続され前記第７のＮ型ＭＯＳトラン
ジスタのソースと前記第９のＰ型ＭＯＳトランジスタの
ソース同士が接続された点を出力端子としたことを特徴
とする。In the level shift circuit according to an eighth aspect of the present invention, in the first aspect, the transfer gate circuit includes a seventh N-type M having a gate to which the first potential is applied.
An OS transistor, an eighth P-type MOS transistor having a gate connected to the control terminal, a second inverter for inputting a signal from the output section and outputting an inverted signal, and an eighth P-type MOS for drain. A ninth P-type MOS transistor to which a source of the transistor is connected, an output potential of the second inverter circuit is applied to a gate, and the first potential is applied to a substrate; A tenth P-type MOS transistor having a source connected to a point where the source is connected to the potential and the gate is connected to the feedback terminal and the source of the eighth P-type MOS transistor is connected to the ninth P-type MOS transistor; Wherein the drain of the seventh N-type MOS transistor is connected to the drain of the eighth P-type MOS transistor. A point where the drain of the N-type MOS transistor is connected to the drain of the eighth P-type MOS transistor is used as an input terminal, and the source of the seventh N-type MOS transistor and the source of the ninth P-type MOS transistor are connected. And the point at which the source of the seventh N-type MOS transistor is connected to the source of the ninth P-type MOS transistor is defined as an output terminal.
【００２９】本発明の請求項９記載のレベルシフト回路
は、請求項８において、前記第８のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。According to a ninth aspect of the present invention, in the level shift circuit according to the eighth aspect, the level shift circuit is not connected to a circuit for determining the substrate potential of the eighth P-type MOS transistor to a specific potential. .
【００３０】本発明の請求項１０記載のレベルシフト回
路は、請求項２において、前記入力部に印加された電位
が接地電位である場合には前記第２のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第２のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。According to a tenth aspect of the present invention, in the level shift circuit according to the second aspect, when the potential applied to the input section is a ground potential, the level of the substrate potential of the second P-type MOS transistor is reduced to the substrate potential. A circuit that does not apply a specific potential to the substrate of the second P-type MOS transistor when the first potential is applied and the potential applied to the input unit exceeds the first potential. And
【００３１】本発明の請求項１１記載のレベルシフト回
路は、請求項４において、前記入力部に印加された電位
が接地電位である場合には前記第４のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第４のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。According to a fourth aspect of the present invention, in the level shift circuit according to the fourth aspect, when the potential applied to the input portion is a ground potential, the substrate potential of the fourth P-type MOS transistor is reduced to the substrate potential. A circuit is provided which does not apply a specific potential to the substrate of the fourth P-type MOS transistor when the first potential is applied and the potential applied to the input section exceeds the first potential. And
【００３２】本発明の請求項１２記載のレベルシフト回
路は、請求項６において、前記入力部に印加された電位
が接地電位である場合には前記第６のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第６のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。In a twelfth aspect of the present invention, in the level shift circuit according to the sixth aspect, when the potential applied to the input section is a ground potential, the substrate potential of the sixth P-type MOS transistor is reduced to the substrate potential. A circuit that does not apply a specific potential to the substrate of the sixth P-type MOS transistor when the first potential is applied and the potential applied to the input section exceeds the first potential. And
【００３３】本発明の請求項１３記載のレベルシフト回
路は、請求項８において、前記入力部に印加された電位
が接地電位である場合には前記第８のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第８のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。According to a thirteenth aspect of the present invention, in the level shift circuit according to the eighth aspect, when the potential applied to the input portion is a ground potential, the potential of the substrate is reduced to the substrate potential of the eighth P-type MOS transistor. A circuit which does not apply a specific potential to the substrate of the eighth P-type MOS transistor when the first potential is applied and the potential applied to the input section exceeds the first potential. And
【００３４】[0034]
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図１５に基づいて説明する。 （実施の形態１）図１〜図５はこの発明の（実施の形態
１）を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to FIGS. (Embodiment 1) FIGS. 1 to 5 show (Embodiment 1) of the present invention.
【００３５】図１において、１０で示す回路はインバー
タ回路であり、インバータ回路１０が備えるＰ型ＭＯＳ
トランジスタ１１のゲート及びＮ型ＭＯＳトランジスタ
１２のゲートが接続されてインバータ回路１０の入力端
子であるノードＡに接続されると共に互いのドレインが
接続されてレベルシフト回路の出力部ＯＵＴと接続され
る。Ｐ型ＭＯＳトランジスタ１１のソース及び基板は第
１の電位ＶＤＤ１に接続され、Ｎ型ＭＯＳトランジスタ
１２のソース及び基板は接地電位に接続されている。In FIG. 1, a circuit indicated by reference numeral 10 is an inverter circuit, and a P-type MOS included in the inverter circuit 10.
The gate of the transistor 11 and the gate of the N-type MOS transistor 12 are connected to each other and connected to a node A, which is an input terminal of the inverter circuit 10, and their drains are connected to each other and connected to the output OUT of the level shift circuit. The source and the substrate of the P-type MOS transistor 11 are connected to the first potential VDD1, and the source and the substrate of the N-type MOS transistor 12 are connected to the ground potential.
【００３６】２０で示す回路はトランスファーゲート回
路で、Ｎ型ＭＯＳトランジスタ２１とＰ型ＭＯＳトラン
ジスタ２２のドレイン同士が接続されレベルシフト回路
の入力部ＩＮに接続されており、ソース同士が接続され
インバータ回路１０の入力端子であるノードＡに接続さ
れ、Ｎ型ＭＯＳトランジスタ２１のゲートには第１の電
位ＶＤＤ１が与えられている。さらにドレインをノード
Ａに接続され且つゲートを出力部ＯＵＴに接続され且つ
ソース及び基板を第１の電位ＶＤＤ１に接続されたＰ型
ＭＯＳトランジスタ２３を備える。A circuit denoted by reference numeral 20 is a transfer gate circuit, in which the drains of an N-type MOS transistor 21 and a P-type MOS transistor 22 are connected to each other and connected to an input IN of a level shift circuit. The first potential VDD <b> 1 is applied to a gate of the N-type MOS transistor 21 which is connected to a node A which is an input terminal of the N-type MOS transistor 21. Further, a P-type MOS transistor 23 having a drain connected to the node A, a gate connected to the output OUT, and a source and a substrate connected to the first potential VDD1 is provided.
【００３７】３０で示す回路はトランスファーゲート制
御回路で、Ｎ型ＭＯＳトランジスタ３１のドレインとＮ
型ＭＯＳトランジスタ３２のソースが接続されており、
Ｎ型ＭＯＳトランジスタ３１のソース及び基板とＮ型Ｍ
ＯＳトランジスタ３２の基板は接地電位に接続され、Ｎ
型ＭＯＳトランジスタ３１のゲートは出力部ＯＵＴに接
続され、Ｎ型ＭＯＳトランジスタ３２のゲートは第１の
電位ＶＤＤ１に接続されている。Ｐ型ＭＯＳトランジス
タ３３のソースは入力部ＩＮに、ゲートを第１の電位Ｖ
ＤＤ１に接続されドレインをＮ型ＭＯＳトランジスタ３
２のドレインと共有しており、このノードが制御信号の
出力端子になる。制御信号出力はトランスファーゲート
回路２０が備えるＰ型ＭＯＳトランジスタ２２のゲート
に接続されている。A circuit denoted by reference numeral 30 is a transfer gate control circuit.
The source of the type MOS transistor 32 is connected,
Source and substrate of N-type MOS transistor 31 and N-type M
The substrate of the OS transistor 32 is connected to the ground potential,
The gate of the type MOS transistor 31 is connected to the output section OUT, and the gate of the N-type MOS transistor 32 is connected to the first potential VDD1. The source of the P-type MOS transistor 33 is connected to the input section IN, and the gate is connected to the first potential V.
N-type MOS transistor 3 connected to DD1 and having a drain
2 and the drain serves as a control signal output terminal. The control signal output is connected to the gate of the P-type MOS transistor 22 provided in the transfer gate circuit 20.
【００３８】なお、ここではＰ型ＭＯＳトランジスタ２
２の基板電位は、特定の電位に決定する回路に接続され
ていない。Ｐ型ＭＯＳトランジスタ３３の基板電位を特
定の電位に決定する回路に接続されていない。Here, the P-type MOS transistor 2
The substrate potential of No. 2 is not connected to a circuit that determines a specific potential. It is not connected to a circuit that determines the substrate potential of the P-type MOS transistor 33 to a specific potential.
【００３９】上記の構成における動作を説明する。第１
の電位ＶＤＤ１は例えば３ボルトであり入力部ＩＮには
最大５ボルトが印加されるとする。まず、入力部ＩＮに
０ボルトが入力された場合を説明する。ＩＮに０ボルト
が入力されるとＮ型ＭＯＳトランジスタ２１はオンとな
り、ノードＡを０ボルトにする。インバータ回路１０は
ノードＡのレベルを反転させて出力するため、出力部Ｏ
ＵＴの電位は３ボルトとなる。このとき、Ｎ型ＭＯＳト
ランジスタ３１はオンとなり、Ｎ型ＭＯＳトランジスタ
３２もオンとなると共にＰ型ＭＯＳトランジスタ３３は
オフであるためＰ型ＭＯＳトランジスタ２２のゲートに
は０ボルトが与えられる。また、ＯＵＴが３ボルトにな
るとＰ型ＭＯＳトランジスタ２３はオフとなる。図２で
は入力部ＩＮに０ボルトが入力されたときオンになるＭ
ＯＳトランジスタを破線の丸で囲んでいる。The operation in the above configuration will be described. First
Is assumed to be, for example, 3 volts, and a maximum of 5 volts is applied to the input section IN. First, a case where 0 volt is input to the input unit IN will be described. When 0 volt is input to IN, the N-type MOS transistor 21 is turned on, and the node A is set to 0 volt. The inverter circuit 10 inverts the level of the node A and outputs the inverted signal.
The potential of the UT becomes 3 volts. At this time, the N-type MOS transistor 31 is turned on, the N-type MOS transistor 32 is turned on, and the P-type MOS transistor 33 is off, so that 0 volt is applied to the gate of the P-type MOS transistor 22. When OUT becomes 3 volts, the P-type MOS transistor 23 is turned off. In FIG. 2, M is turned on when 0 volt is input to the input unit IN.
The OS transistor is surrounded by a broken-line circle.
【００４０】次に入力部ＩＮの電位が０ボルトから３ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まるときのＮ型ＭＯＳトランジスタ２１及びＰ型
ＭＯＳトランジスタ２２はオンであり、ノードＡに電流
が流入して電位が上昇する。ノードＡの電位がインバー
タ１０の出力を反転させる電位であるＶｓｗ１０に到達
すると、出力部ＯＵＴは０ボルトとなりＮ型トランジス
タ３１をオフにするがＰ型ＭＯＳトランジスタ３３もオ
フであるためＰ型トランジスタ２２の状態は不定とな
る。一方、Ｐ型ＭＯＳトランジスタ２３がオンするため
ノードＡの電位は３ボルトで固定される。図３では入力
部ＩＮに３ボルトが入力されたときにノードＡがＶｓｗ
１０に到達するまでの期間オンになるＭＯＳトランジス
タを破線の丸で囲んでおり、図４では入力部ＩＮに３ボ
ルトが入力されたときにノードＡがＶｓｗ１０に達した
後でオンになるＭＯＳトランジスタを破線の丸で囲んで
いる。Next, the operation when the potential of the input section IN changes from 0 volts to 3 volts will be described. When the change of the input section IN starts, the N-type MOS transistor 21 and the P-type MOS transistor 22 are on, a current flows into the node A, and the potential rises. When the potential of the node A reaches Vsw10, which is the potential for inverting the output of the inverter 10, the output OUT goes to 0 volts, turning off the N-type transistor 31, but also turning off the P-type transistor 22 because the P-type MOS transistor 33 is also off. Is undefined. On the other hand, since the P-type MOS transistor 23 is turned on, the potential of the node A is fixed at 3 volts. In FIG. 3, when 3 volts is input to the input section IN, the node A
MOS transistors that are turned on during a period until reaching 10 are circled by broken lines, and in FIG. 4, MOS transistors that are turned on after node A reaches Vsw10 when 3 volts are input to the input unit IN. Is surrounded by a broken-line circle.
【００４１】次に入力部ＩＮの電位が０ボルトから５ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まる際のＮ型ＭＯＳトランジスタ２１及びＰ型Ｍ
ＯＳトランジスタ２２はオンであり、ノードＡに電流が
流入して電位が上昇する。ノードＡの電位がインバータ
回路１０の出力を反転させる電位Ｖｓｗ１０に到達する
と、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ３
１をオフにするがＰ型ＭＯＳトランジスタ３３もオフで
あるためＰ型トランジスタ２２の状態は不定となる。一
方、Ｐ型ＭＯＳトランジスタ２３がオンするためノード
Ａの電位は３ボルトで固定される。さらに入力部ＩＮが
５ボルトに達したところでは、Ｐ型ＭＯＳトランジスタ
３３がオンとなりＰ型ＭＯＳトランジスタ２２のゲート
に入力部ＩＮの電位である５ボルトを与える。ノードＡ
は３ボルトで固定されているためＰ型ＭＯＳトランジス
タ２２はオフとなる。Next, the operation when the potential of the input section IN changes from 0 volts to 5 volts will be described. N-type MOS transistor 21 and P-type M when input section IN starts to change
The OS transistor 22 is on, a current flows into the node A, and the potential rises. When the potential of the node A reaches the potential Vsw10 for inverting the output of the inverter circuit 10, the output OUT becomes 0 volt and the N-type transistor 3
1 is turned off, but the state of the P-type transistor 22 is undefined because the P-type MOS transistor 33 is also off. On the other hand, since the P-type MOS transistor 23 is turned on, the potential of the node A is fixed at 3 volts. Further, when the input section IN reaches 5 volts, the P-type MOS transistor 33 is turned on to apply 5 volts, which is the potential of the input section IN, to the gate of the P-type MOS transistor 22. Node A
Is fixed at 3 volts, the P-type MOS transistor 22 is turned off.
【００４２】このとき、Ｐ型ＭＯＳトランジスタ２２の
ドレインとゲート間の電位差は同電位でありゲートとソ
ース間の電位差は｜５−３｜＝２ボルトでありゲート酸
化膜耐圧以下であるためＰ型ＭＯＳトランジスタ２２に
おけるゲート酸化膜の劣化は発生しない。またＮ型ＭＯ
Ｓトランジスタ２１のドレインとゲート間及びＮ型ＭＯ
Ｓトランジスタ３２のドレインとゲート間も電位差は｜
５−３｜＝２ボルトでありゲート酸化膜耐圧以下である
ためＮ型ＭＯＳトランジスタ３２におけるゲート酸化膜
の劣化は発生しない。図５では入力部ＩＮに５ボルトを
入力したときにオンとなるＭＯＳトランジスタを破線の
丸で囲んでいる。At this time, the potential difference between the drain and the gate of the P-type MOS transistor 22 is the same, and the potential difference between the gate and the source is | 5-3 | = 2 volts. No deterioration of the gate oxide film in the MOS transistor 22 occurs. Also N-type MO
Between the drain and the gate of the S transistor 21 and the N-type MO
The potential difference between the drain and the gate of the S transistor 32 is |
5-3 | = 2 volts, which is lower than the gate oxide film breakdown voltage, the gate oxide film in the N-type MOS transistor 32 does not deteriorate. In FIG. 5, MOS transistors that are turned on when 5 volts are input to the input unit IN are circled by broken lines.
【００４３】ＰＡＤ電位が第１の電位ＶＤＤ１から接地
電位に変化する場合、ノードＡに入力部ＩＮより流入す
る電流は入力部の電圧をＶｉｎ、ノードＡの電位をＶ
ａ、入力部が０ボルトから第１の電位ＶＤＤ１に変化す
る信号を入力した場合にノードＡに流入する電流をＩｒ
２とすると、ノードＡがＶｓｗ１０に到達するまでのＩ
ｒ２は、 Ｉｒ２ ＝ （β２／２）（Ｖｉｎ−Ｖｔｎ２−Ｖａ）2＋ （β３／２）（Ｖｉｎ−Ｖｔｐ１）2 ＝ （ β２／２）（ＶＤＤ１−Ｖｔｎ２−Ｖａ）2＋ （β３／２）（ＶＤＤ１−Ｖｔｐ１）2 で表される。ここでＶｔｎ２はＮ型ＭＯＳトランジスタ
２１のしきい値でありＶｔｐ１はＰ型ＭＯＳトランジス
タ２２のしきい値である。β２及びβ３はそれぞれ β２ ＝ （Ｗ２／Ｌ２）（ε・μ０／ｔｏｘ） β３ ＝ （Ｗ３／Ｌ３）（ε・μ１／ｔｏｘ） で表される。Ｗ２及びＬ２はＮ型ＭＯＳトランジスタ２
１のゲート幅及びゲート長、Ｗ３及びＬ３はＰ型ＭＯＳ
トランジスタ２２のゲート幅及びゲート長、εはゲート
酸化膜の誘電率、μ０は電子の移動度、μ１は正孔の移
動度、ｔｏｘはゲート酸化膜圧である。ここで、Ｉｒ２
に含まれる｛（β３／２）（ＶＤＤ１−Ｖｔｐ１）2｝
は定数項であり（ＶＤＤ１−Ｖｔｎ２）付近においても
一定電流を供給するため、ばらつきよる極端な遅延の増
大の発生を抑えることができる。When the PAD potential changes from the first potential VDD1 to the ground potential, the current flowing into the node A from the input section IN is such that the input section voltage is Vin and the node A potential is V
a, when the input section inputs a signal that changes from 0 volts to the first potential VDD1, the current flowing into the node A is Ir
Assuming that I is 2 until node A reaches Vsw10
r2 is Ir2 = (β2 / 2) (Vin-Vtn2-Va) 2 + (β3 / 2) (Vin-Vtp1) 2 = (β2 / 2) (VDD1-Vtn2-Va) 2 + (β3 / 2) (VDD1−Vtp1) 2 . Here, Vtn2 is the threshold value of the N-type MOS transistor 21, and Vtp1 is the threshold value of the P-type MOS transistor 22. β2 and β3 are represented by β2 = (W2 / L2) (ε · μ0 / tox) β3 = (W3 / L3) (ε · μ1 / tox) W2 and L2 are N-type MOS transistors 2
1, the gate width and gate length, W3 and L3 are P-type MOS
The gate width and gate length of the transistor 22, ε is the dielectric constant of the gate oxide film, μ0 is the mobility of electrons, μ1 is the mobility of holes, and tox is the gate oxide film pressure. Here, Ir2
{(Β3 / 2) (VDD1-Vtp1) 2 }
Is a constant term, and a constant current is supplied even in the vicinity of (VDD1−Vtn2), so that it is possible to suppress the occurrence of an excessive increase in delay due to variation.
【００４４】一方、入力部ＩＮが第１の電位ＶＤＤ１か
ら接地電位に変化する信号を入力された場合にノードＢ
に流入する電流をＩｆ２とするとＶｂがＶｔｎ２以上で
ありかつ（ＶＤＤ１−Ｖｔｎ２）以下の範囲でＩｆ２は Ｉｆ２ ＝ （−β２／２）（ＶＤＤ１−Ｖｔｎ２）2 で表され、従来例と同様の電流値を確保できるため、遅
延値やＶｓｗ１の変動に対してのばらつきは従来例と同
等とすることができる。On the other hand, when the input portion IN receives a signal that changes from the first potential VDD1 to the ground potential, the node B
If the current flowing into the circuit is If2, if Vb is equal to or more than Vtn2 and equal to or less than (VDD1−Vtn2), If2 is expressed by If2 = (− β2 / 2) (VDD1−Vtn2) 2 , and the same current as in the conventional example. Since the value can be secured, the variation with respect to the variation of the delay value and Vsw1 can be made equal to the conventional example.
【００４５】（実施の形態２）図６はこの発明の（実施
の形態２）を示す。図１に示す（実施の形態１）と異な
るのは４０で示すトランスファーゲート制御回路であ
る。その他は（実施の形態１）と同じである。(Embodiment 2) FIG. 6 shows (Embodiment 2) of the present invention. A transfer gate control circuit indicated by reference numeral 40 is different from that shown in FIG. 1 (Embodiment 1). Others are the same as (Embodiment 1).
【００４６】トランスファーゲート制御回路４０は、Ｎ
型ＭＯＳトランジスタ４１のドレインとＮ型ＭＯＳトラ
ンジスタ４２のソースが接続されており、Ｎ型ＭＯＳト
ランジスタ４１のソース及び基板とＮ型ＭＯＳトランジ
スタ４２の基板は接地電位に接続され、Ｎ型ＭＯＳトラ
ンジスタ４１のゲートは出力部ＯＵＴに接続され、Ｎ型
ＭＯＳトランジスタ４２のゲートは第１の電位ＶＤＤ１
に接続されている。Ｐ型ＭＯＳトランジスタ４３のソー
スは入力部ＩＮに、ゲートを第１の電位ＶＤＤ１に接続
され、Ｐ型ＭＯＳトランジスタ４４のソースと基板には
第１の電位ＶＤＤ１が印加されゲートは出力部ＯＵＴに
接続され、Ｐ型ＭＯＳトランジスタ４５のソースはＰ型
ＭＯＳトランジスタ４４のドレインと接続されている。
Ｎ型ＭＯＳトランジスタ４２のドレインとＰ型ＭＯＳト
ランジスタ４３のドレインとＰ型ＭＯＳトランジスタ４
５のドレインと基板が接続され、このノードが制御信号
の出力端子になる。制御信号出力はトランスファーゲー
ト回路２０が備えるＰ型ＭＯＳトランジスタ２２のゲー
トに接続されている。The transfer gate control circuit 40
The drain of the N-type MOS transistor 41 and the source of the N-type MOS transistor 42 are connected. The source and substrate of the N-type MOS transistor 41 and the substrate of the N-type MOS transistor 42 are connected to the ground potential. The gate is connected to the output OUT, and the gate of the N-type MOS transistor 42 is connected to the first potential VDD1.
It is connected to the. The source of the P-type MOS transistor 43 is connected to the input section IN, the gate is connected to the first potential VDD1, and the source and the substrate of the P-type MOS transistor 44 are applied with the first potential VDD1 and the gate is connected to the output section OUT. The source of the P-type MOS transistor 45 is connected to the drain of the P-type MOS transistor 44.
The drain of the N-type MOS transistor 42, the drain of the P-type MOS transistor 43, and the P-type MOS transistor 4
5 is connected to the substrate, and this node becomes an output terminal of the control signal. The control signal output is connected to the gate of the P-type MOS transistor 22 provided in the transfer gate circuit 20.
【００４７】なお、Ｐ型ＭＯＳトランジスタ４３の基板
電位は特定の電位に決定する回路に接続されていない。
上記の構成における動作を説明する。The substrate potential of the P-type MOS transistor 43 is not connected to a circuit for determining a specific potential.
The operation in the above configuration will be described.
【００４８】第１の電位ＶＤＤ１は例えば３ボルトであ
り、入力部ＩＮには最大５ボルトが印加されるとする。
まず、入力部ＩＮに０ボルトが入力された場合を説明す
る。The first potential VDD1 is, for example, 3 volts, and a maximum of 5 volts is applied to the input section IN.
First, a case where 0 volt is input to the input unit IN will be described.
【００４９】ＩＮに０ボルトが入力されるとＮ型ＭＯＳ
トランジスタ２１はオンとなり、ノードＡは０ボルトと
なる。インバータ回路１０はノードＡのレベルを反転さ
せて出力するため、出力部ＯＵＴの電位は３ボルトとな
る。このとき、Ｎ型ＭＯＳトランジスタ４１はオンとな
りＮ型ＭＯＳトランジスタ４２もオンとなると共にＰ型
ＭＯＳトランジスタ４３及びＰ型ＭＯＳトランジスタ４
４はオフであるためＰ型ＭＯＳトランジスタ２２のゲー
トには０ボルトが与えられる。また、ＯＵＴが３ボルト
になるとＰ型ＭＯＳトランジスタ２３はオフとなる。図
７では入力部ＩＮに０ボルトが入力されたときオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。When 0 volt is input to IN, N-type MOS
Transistor 21 turns on and node A goes to 0 volts. Since the inverter circuit 10 inverts and outputs the level of the node A, the potential of the output section OUT is 3 volts. At this time, the N-type MOS transistor 41 is turned on, the N-type MOS transistor 42 is turned on, and the P-type MOS transistor 43 and the P-type MOS transistor 4 are turned on.
Since 4 is off, 0 volt is applied to the gate of the P-type MOS transistor 22. When OUT becomes 3 volts, the P-type MOS transistor 23 is turned off. In FIG. 7, MOS transistors that are turned on when 0 volt is input to the input unit IN are circled by broken lines.
【００５０】次に入力部ＩＮの電位が０ボルトから３ボ
ルトに変化する場合を説明する。入力部ＩＮの変化が始
まるときのＮ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳ
トランジスタ２２はオンであり、ノードＡに電流が流入
して電位が上昇する。ノードＡの電位がインバータ回路
１０の出力を反転させる電位であるＶｓｗ１０に到達す
ると、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ
４１をオフにする一方、Ｐ型ＭＯＳトランジスタ４４を
オンにするため、Ｐ型ＭＯＳトランジスタ４５のソース
のＰ型半導体と基板のＮ型半導体の接合部で形成される
ダイオードの順方向接続のしきい値がＶｄｂ４５とする
と、Ｐ型ＭＯＳトランジスタ２２のゲート電位は（ＶＤ
Ｄ１−Ｖｄｂ４５）となり、入力部ＩＮの電位あるいは
ノードＡの電位が（ＶＤＤ１−Ｖｄｂ４５＋Ｖｔｐ２
２）を超えない限りＰ型トランジスタ２２はオフとなる
一方、Ｐ型ＭＯＳトランジスタ２３がオンするためノー
ドＡの電位は３ボルトで固定される。図８では入力部Ｉ
Ｎに３ボルトが入力されたときにノードＡがＶｓｗ１０
に到達するまでの期間オンになるＭＯＳトランジスタを
破線の丸で囲んでおり、図９では入力部ＩＮに３ボルト
が入力されたときにノードＡがＶｓｗ１０に達した後で
オンになるＭＯＳトランジスタを破線の丸で囲んでい
る。Next, a case where the potential of the input section IN changes from 0 volts to 3 volts will be described. N-type MOS transistor 21 and P-type MOS when input section IN starts to change
The transistor 22 is on, a current flows into the node A, and the potential increases. When the potential of the node A reaches Vsw10, which is a potential for inverting the output of the inverter circuit 10, the output OUT becomes 0 volts, turning off the N-type transistor 41 and turning on the P-type MOS transistor 44. Assuming that the threshold value of the forward connection of the diode formed at the junction of the P-type semiconductor at the source of the P-type MOS transistor 45 and the N-type semiconductor on the substrate is Vdb45, the gate potential of the P-type MOS transistor 22 is (VDD
D1−Vdb45), and the potential of the input unit IN or the potential of the node A becomes (VDD1−Vdb45 + Vtp2).
As long as the value does not exceed 2), the P-type transistor 22 is turned off while the P-type MOS transistor 23 is turned on, so that the potential of the node A is fixed at 3 volts. In FIG. 8, the input unit I
When 3 volts is input to N, node A goes to Vsw10
The MOS transistors that are turned on during the period until the voltage reaches Vsw10 are surrounded by broken-line circles in FIG. 9, and the MOS transistors that are turned on after the node A reaches Vsw10 when 3 volts are input to the input unit IN in FIG. It is circled by a broken line.
【００５１】次に入力部ＩＮの電位が０ボルトから５ボ
ルトに変化する場合を説明する。入力部ＩＮの変化が始
まる際のＮ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳト
ランジスタ２２はオンであり、ノードＡに電流が流入し
て電位が上昇する。ノードＡの電位がインバータ回路１
０の出力を反転させる電位であるＶｓｗ１０に到達する
と、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ４
１をオフにする一方、Ｐ型ＭＯＳトランジスタ４４をオ
ンにするためＰ型ＭＯＳトランジスタ４５のソースのＰ
型半導体と基板のＮ型半導体の接合部で形成されるダイ
オードの順方向接続のしきい値がＶｄｂとすると、Ｐ型
トランジスタ２２のゲート電位は（ＶＤＤ１−Ｖｄｂ）
となり、入力部ＩＮの電位あるいはノードＡの電位が
（ＶＤＤ１−Ｖｄｂ＋Ｖｔｐ２２）を超えない限りＰ型
トランジスタ２２はオフとなる一方、Ｐ型ＭＯＳトラン
ジスタ２３がオンするためノードＡの電位は３ボルトで
固定される。さらに入力部ＩＮが５ボルトに達したとこ
ろでは、Ｐ型ＭＯＳトランジスタ４３がオンとなり、Ｐ
型ＭＯＳトランジスタ４５のドレイン及びゲート及び基
板に５ボルトが与えられソースに３ボルトが接続される
ためオフとなり、Ｐ型ＭＯＳトランジスタ２２のゲート
に入力部ＩＮの電位である５ボルトを与える。ノードＡ
は３ボルトで固定されているためＰ型ＭＯＳトランジス
タ２２はオフとなる。Next, a case where the potential of the input section IN changes from 0 volts to 5 volts will be described. The N-type MOS transistor 21 and the P-type MOS transistor 22 when the change of the input section IN starts are on, and a current flows into the node A to raise the potential. The potential of the node A is the inverter circuit 1
When the voltage reaches Vsw10, which is a potential for inverting the output of 0, the output OUT becomes 0 volts and the N-type transistor 4
1 is turned off, while the P-type MOS transistor 45 is turned on.
Assuming that the threshold value of the forward connection of the diode formed at the junction of the type semiconductor and the N-type semiconductor of the substrate is Vdb, the gate potential of the P-type transistor 22 is (VDD1-Vdb).
As long as the potential of the input portion IN or the potential of the node A does not exceed (VDD1−Vdb + Vtp22), the P-type transistor 22 is turned off, while the P-type MOS transistor 23 is turned on, so that the potential of the node A is fixed at 3 volts. Is done. Further, when the input section IN reaches 5 volts, the P-type MOS transistor 43 is turned on,
The drain and gate of the p-type MOS transistor 45 are turned off because 5 volts are applied to the substrate and the source is connected to 3 volts, and the gate of the p-type MOS transistor 22 is supplied with 5 volts, which is the potential of the input section IN. Node A
Is fixed at 3 volts, the P-type MOS transistor 22 is turned off.
【００５２】このとき、Ｐ型ＭＯＳトランジスタ２２の
ドレインとゲート間の電位差は同電位でありゲートとソ
ース間の電位差は｜５−３｜＝２ボルトでありゲート酸
化膜の耐圧以下であるためＰ型ＭＯＳトランジスタ２２
におけるゲート酸化膜の劣化は発生しない。またＮ型Ｍ
ＯＳトランジスタ２１のドレインとゲート間及びＮ型Ｍ
ＯＳトランジスタ３２のドレインとゲート間も電位差は
｜５−３｜＝２ボルトでありゲート酸化膜の耐圧以下で
あるためＮ型ＭＯＳトランジスタ３２におけるゲート酸
化膜の劣化は発生しない。図１０では入力部ＩＮに５ボ
ルトを入力したときにオンとなるＭＯＳトランジスタを
破線の丸で囲んでいる。At this time, the potential difference between the drain and the gate of P-type MOS transistor 22 is the same, and the potential difference between the gate and the source is | 5-3 | = 2 volts, which is lower than the breakdown voltage of the gate oxide film. Type MOS transistor 22
No deterioration of the gate oxide film occurs. Also N type M
Between the drain and the gate of the OS transistor 21 and N-type M
Since the potential difference between the drain and the gate of the OS transistor 32 is | 5-3 | = 2 volts and is equal to or less than the breakdown voltage of the gate oxide film, the gate oxide film in the N-type MOS transistor 32 does not deteriorate. In FIG. 10, the MOS transistors that are turned on when 5 volts are input to the input unit IN are circled by broken lines.
【００５３】ノードＡに流入する電流の式は（実施の形
態１）の場合と同じであり、（実施の形態１）と同様の
効果が得られる。さらにＰ型ＭＯＳトランジスタ２２の
状態が不定にならないため動作の安定性に優れる。The equation for the current flowing into node A is the same as that in (Embodiment 1), and the same effect as in (Embodiment 1) can be obtained. Further, since the state of the P-type MOS transistor 22 does not become unstable, the operation stability is excellent.
【００５４】（実施の形態３）図１１はこの発明の（実
施の形態３）を示す。図６に示す（実施の形態２）と異
なるのは５０で示すトランスファーゲート回路である。
その他は（実施の形態２）と同一である。(Embodiment 3) FIG. 11 shows (Embodiment 3) of the present invention. The difference from the transfer gate circuit shown in FIG.
Others are the same as (Embodiment 2).
【００５５】５０で示すトランスファーゲート回路は、
Ｎ型ＭＯＳトランジスタ５１とＰ型ＭＯＳトランジスタ
５２のドレイン同士が接続されるとともに入力部ＩＮに
つなげられ、Ｎ型ＭＯＳトランジスタ５１とＰ型ＭＯＳ
トランジスタ５３のソースが接続されるとともにインバ
ータ回路１０の入力端子であるノードＡにつなげられ、
ソースと基板に第１の電位ＶＤＤを与えられたＰ型ＭＯ
Ｓトランジスタ５４のドレインとＰ型ＭＯＳトランジス
タ５２のソースとＰ型ＭＯＳトランジスタ５３のドレイ
ンが接続され、Ｎ型ＭＯＳトランジスタ５１のゲートに
は第１の電位ＶＤＤ１が印加され、Ｐ型ＭＯＳトランジ
スタ５２のゲートにはトランスファーゲート制御回路４
０から出力された制御信号が入力され、インバータ回路
５５には出力部ＯＵＴの電位が入力されて反転出力した
電位をＰ型ＭＯＳトランジスタ５３のゲートに与える。
Ｐ型ＭＯＳトランジスタ５４のゲートには出力部ＯＵＴ
がつながる。The transfer gate circuit indicated by 50 is
The drains of the N-type MOS transistor 51 and the P-type MOS transistor 52 are connected to each other and connected to the input unit IN.
The source of the transistor 53 is connected and connected to the node A, which is the input terminal of the inverter circuit 10,
P-type MO having a first potential VDD applied to a source and a substrate
The drain of the S transistor 54, the source of the P-type MOS transistor 52, and the drain of the P-type MOS transistor 53 are connected, the first potential VDD <b> 1 is applied to the gate of the N-type MOS transistor 51, and the gate of the P-type MOS transistor 52. Has a transfer gate control circuit 4
The control signal output from 0 is input, and the potential of the output OUT is input to the inverter circuit 55, and the inverted output potential is applied to the gate of the P-type MOS transistor 53.
The output section OUT is connected to the gate of the P-type MOS transistor 54.
Leads.
【００５６】なお、ここではＰ型ＭＯＳトランジスタ５
２の基板電位は、特定の電位に決定する回路に接続され
ていない。Ｐ型ＭＯＳトランジスタ５３の基板電位は、
第１の電位ＶＤＤ１が印加されている。Here, the P-type MOS transistor 5
The substrate potential of No. 2 is not connected to a circuit that determines a specific potential. The substrate potential of the P-type MOS transistor 53 is
The first potential VDD1 is applied.
【００５７】上記の構成における動作を説明する。第１
の電位ＶＤＤ１は例えば３ボルトであり入力部ＩＮには
最大５ボルトが印加されるとする。まず、入力部ＩＮに
０ボルトが入力された場合を説明する。ＩＮに０ボルト
が入力されるとＮ型ＭＯＳトランジスタ５１はオンとな
り、ノードＡを０ボルトにする。インバータ回路１０は
ノードＡのレベルを反転させて出力するため、出力部Ｏ
ＵＴの電位は３ボルトとなる。このとき、Ｎ型ＭＯＳト
ランジスタ４１はオンとなり、Ｎ型ＭＯＳトランジスタ
４２もオンとなると共にＰ型ＭＯＳトランジスタ４３及
びＰ型ＭＯＳトランジスタ４４はオフであるためＰ型Ｍ
ＯＳトランジスタ５１のゲートには０ボルトが与えられ
てオンになる。インバータ回路５５の入力に３ボルトが
入力されるとレベル反転するため０ボルトを出力しＰ型
ＭＯＳトランジスタ５３のゲートに印加することにより
Ｐ型ＭＯＳトランジスタ５３もオンになる。また、ＯＵ
Ｔが３ボルトになるとＰ型ＭＯＳトランジスタ５４はオ
フとなる。図１２では入力部ＩＮに０ボルトが入力され
たときオンになるＭＯＳトランジスタを破線の丸で囲ん
でいる。The operation of the above configuration will be described. First
Is assumed to be, for example, 3 volts, and a maximum of 5 volts is applied to the input section IN. First, a case where 0 volt is input to the input unit IN will be described. When 0 volt is input to IN, the N-type MOS transistor 51 is turned on, and the node A is set to 0 volt. The inverter circuit 10 inverts the level of the node A and outputs the inverted signal.
The potential of the UT becomes 3 volts. At this time, the N-type MOS transistor 41 is turned on, the N-type MOS transistor 42 is turned on, and the P-type MOS transistor 43 and the P-type MOS transistor 44 are off.
The gate of the OS transistor 51 is supplied with 0 volt and turned on. When 3 volts is input to the input of the inverter circuit 55, the level is inverted so that 0 volt is output and applied to the gate of the p-type MOS transistor 53, so that the p-type MOS transistor 53 is also turned on. Also, OU
When T becomes 3 volts, the P-type MOS transistor 54 is turned off. In FIG. 12, MOS transistors that are turned on when 0 volt is input to the input unit IN are circled by broken lines.
【００５８】次に入力部ＩＮの電位が０ボルトから３ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まるときのＮ型ＭＯＳトランジスタ５１及びＰ型
ＭＯＳトランジスタ５２及びＰ型ＭＯＳトランジスタ５
３はオンであり、ノードＡに電流が流入して電位が上昇
する。ノードＡの電位がインバータ回路１０の出力を反
転させる電位であるＶｓｗ１０に到達すると、出力部Ｏ
ＵＴは０ボルトとなりＮ型トランジスタ４１をオフにす
る一方、Ｐ型ＭＯＳトランジスタ４４をオンにするため
Ｐ型ＭＯＳトランジスタ４５のソースのＰ型半導体と基
板のＮ型半導体の接合部で形成されるダイオードの順方
向接続のしきい値がＶｄｂとすると、Ｐ型トランジスタ
２２のゲート電位は（ＶＤＤ１−Ｖｄｂ）となり、入力
部ＩＮの電位あるいはノードＡの電位が（ＶＤＤ１−Ｖ
ｄｂ＋Ｖｔｐ２２）を超えない限りＰ型トランジスタ５
２はオフとなる。また出力部ＯＵＴが０ボルトになると
インバータ５５の出力は３ボルトとなってＰ型ＭＯＳト
ランジスタ５３のゲートに印可されＰ型ＭＯＳトランジ
スタ５３はオフとなる。ノードＡの電位はＮ型ＭＯＳト
ランジスタ５１のしきい値をＶｔｎ５１とすると（３−
Ｖｔｎ５１）ボルトで固定される。図１３では入力部Ｉ
Ｎに３ボルトが入力されたときにノードＡがＶｓｗ１０
に到達するまでの期間オンになるＭＯＳトランジスタを
破線の丸で囲んでおり、図１４では入力部ＩＮに３ボル
トが入力されたときにノードＡがＶｓｗ１０に達した後
でオンになるＭＯＳトランジスタを破線の丸で囲んでい
る。Next, the operation when the potential of the input section IN changes from 0 volts to 3 volts will be described. N-type MOS transistor 51, P-type MOS transistor 52, and P-type MOS transistor 5 when change of input section IN starts
3 is on, a current flows into the node A and the potential rises. When the potential of the node A reaches Vsw10, which is a potential for inverting the output of the inverter circuit 10, the output unit O
The UT becomes 0 volts, turning off the N-type transistor 41 and turning on the P-type MOS transistor 44. A diode formed at the junction of the P-type semiconductor at the source of the P-type MOS transistor 45 and the N-type semiconductor on the substrate. , The gate potential of the P-type transistor 22 becomes (VDD1-Vdb), and the potential of the input portion IN or the potential of the node A becomes (VDD1-Vdb).
db + Vtp22), as long as the P-type transistor 5 is not exceeded.
2 is off. When the output section OUT becomes 0 volt, the output of the inverter 55 becomes 3 volts, is applied to the gate of the P-type MOS transistor 53, and the P-type MOS transistor 53 is turned off. Assuming that the potential of the node A is Vtn51 as the threshold value of the N-type MOS transistor 51, (3-
Vtn51) It is fixed with bolts. In FIG. 13, the input unit I
When 3 volts is input to N, node A goes to Vsw10
The MOS transistors that are turned on during a period until the voltage reaches Vsw10 are surrounded by broken-line circles in FIG. 14, and the MOS transistors that are turned on after the node A reaches Vsw10 when 3 volts are input to the input unit IN in FIG. It is circled by a broken line.
【００５９】次に入力部ＩＮの電位が０ボルトから５ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まる際のＮ型ＭＯＳトランジスタ５１及びＰ型Ｍ
ＯＳトランジスタ５２及びＰ型ＭＯＳトランジスタ５３
はオンであり、ノードＡに電流が流入して電位が上昇す
る。ノードＡの電位がインバータ回路１０の出力を反転
させる電位であるＶｓｗ１０に到達すると、出力部ＯＵ
Ｔは０ボルトとなりＮ型トランジスタ４１をオフにする
一方、Ｐ型ＭＯＳトランジスタ４４をオンにするためＰ
型ＭＯＳトランジスタ４５のソースのＰ型半導体と基板
のＮ型半導体の接合部で形成されるダイオードの順方向
接続のしきい値をＶｄｂとすると、Ｐ型トランジスタ２
２のゲート電位は（ＶＤＤ１−Ｖｄｂ）となり、入力部
ＩＮの電位あるいはノードＡの電位が（ＶＤＤ１−Ｖｄ
ｂ＋Ｖｔｐ２２）を超えない限りＰ型トランジスタ２２
はオフとなり、また出力部ＯＵＴが０ボルトになるとイ
ンバータ５５の出力は３ボルトとなってＰ型ＭＯＳトラ
ンジスタ５３のゲートに印可されＰ型ＭＯＳトランジス
タ５３はオフとなる。さらに入力部ＩＮが５ボルトに達
したところでは、Ｐ型ＭＯＳトランジスタ４３がオンと
なりＰ型ＭＯＳトランジスタ４５のドレイン及びゲート
及び基板に５ボルトが与えられソースに３ボルトが接続
されるためオフとなりＰ型ＭＯＳトランジスタ５２のゲ
ートに入力部ＩＮの電位である５ボルトを与える。出力
部ＯＵＴが０ボルトになるとＰ型ＭＯＳトランジスタ５
４がオンになるため、Ｐ型ＭＯＳトランジスタのソース
は３ボルトに固定されてオフとなる。ノードＡの電位は
Ｎ型ＭＯＳトランジスタ５１のしきい値をＶｔｎ５１と
すると（３−Ｖｔｎ５１）ボルトで固定される。図１５
では入力部ＩＮに５ボルトが入力されたときにオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。Next, the operation when the potential of the input section IN changes from 0 volts to 5 volts will be described. N-type MOS transistor 51 and P-type M when the input section IN starts to change
OS transistor 52 and P-type MOS transistor 53
Is on, a current flows into the node A, and the potential rises. When the potential of the node A reaches Vsw10 which is a potential for inverting the output of the inverter circuit 10, the output unit OU
T becomes 0 volts, turning off the N-type transistor 41 and turning on the P-type MOS transistor 44.
Assuming that the threshold value of the forward connection of a diode formed at the junction of the P-type semiconductor at the source of the type MOS transistor 45 and the N-type semiconductor on the substrate is Vdb, the P-type transistor 2
2 is (VDD1−Vdb), and the potential of the input unit IN or the potential of the node A is (VDD1−Vd).
b + Vtp22) as long as the P-type transistor 22 is not exceeded.
When the output OUT goes to 0 volts, the output of the inverter 55 becomes 3 volts, is applied to the gate of the P-type MOS transistor 53, and the P-type MOS transistor 53 is turned off. Further, when the input portion IN reaches 5 volts, the P-type MOS transistor 43 is turned on, 5 volts are applied to the drain and gate of the P-type MOS transistor 45 and the substrate, and 3 volts are connected to the source. 5 volts, which is the potential of the input unit IN, is applied to the gate of the type MOS transistor 52. When the output OUT reaches 0 volts, the P-type MOS transistor 5
Since 4 is turned on, the source of the P-type MOS transistor is fixed at 3 volts and turned off. The potential of the node A is fixed at (3-Vtn51) volts when the threshold value of the N-type MOS transistor 51 is Vtn51. FIG.
In the figure, MOS transistors that are turned on when 5 volts are input to the input unit IN are circled by broken lines.
【００６０】[0060]
【発明の効果】以上のように本発明のレベルシフト回路
によると、外部ＬＳＩの電源電圧がこのレベルシフト回
路を構成するＭＯＳトランジスターゲート酸化膜の耐圧
以上であっても、各ＭＯＳトランジスタのゲート酸化膜
にゲート酸化膜の耐圧以上の電位差が印加されないた
め、ゲート酸化膜の破壊又は劣化を起こさないレベルシ
フト回路において、入力信号の立上がり及び立下りで発
生する遅延時間を共に小さくし、また後段のインバータ
回路が出力レベルを反転させる入力電位値の変動や電源
電圧の変動による遅延時間のばらつきが抑えられ、より
高速動作に適したレベルシフト回路を構成することがで
きる。As described above, according to the level shift circuit of the present invention, even if the power supply voltage of the external LSI is equal to or higher than the withstand voltage of the gate oxide film of the MOS transistor constituting the level shift circuit, the gate oxide of each MOS transistor is not changed. Since a potential difference equal to or higher than the withstand voltage of the gate oxide film is not applied to the film, in a level shift circuit that does not cause destruction or deterioration of the gate oxide film, both the delay time generated at the rise and fall of the input signal is reduced, and Variations in delay time due to fluctuations in the input potential value or fluctuations in the power supply voltage at which the inverter circuit inverts the output level can be suppressed, and a level shift circuit suitable for higher speed operation can be configured.
【図１】本発明の（実施の形態１）を示す回路図FIG. 1 is a circuit diagram showing (Embodiment 1) of the present invention;
【図２】同実施の形態において、入力部に０ボルトが印
加された場合の動作を示す図FIG. 2 is a diagram showing an operation when 0 volt is applied to an input unit in the embodiment.
【図３】同実施の形態において、入力部の印加電位が０
ボルトから３ボルトに変化した場合の動作過程を示す図FIG. 3 is a diagram showing an embodiment in which an applied potential of an input unit is 0;
The figure which shows the operation process at the time of changing from 3 volts to volts
【図４】同実施の形態において、入力部に３ボルトが印
加された場合の動作を示す図FIG. 4 is a diagram showing an operation when 3 volts is applied to an input unit in the embodiment.
【図５】同実施の形態において、入力部に５ボルトが印
加された場合の動作を示す図FIG. 5 is a diagram showing an operation when 5 volts is applied to an input unit in the embodiment.
【図６】本発明の（実施の形態２）を示す回路図FIG. 6 is a circuit diagram showing (Embodiment 2) of the present invention;
【図７】同実施の形態において、入力部に０ボルトが印
加された場合の動作を示す図FIG. 7 is a diagram showing an operation when 0 volt is applied to the input unit in the embodiment.
【図８】同実施の形態において、入力部の印加電位が０
ボルトから３ボルトに変化した場合の動作過程を示す図FIG. 8 is a diagram showing an example in which the applied potential of the input unit is 0;
The figure which shows the operation process at the time of changing from 3 volts to volts
【図９】同実施の形態において、入力部に３ボルトが印
加された場合の動作を示す図FIG. 9 is a diagram showing an operation when 3 volts is applied to the input unit in the embodiment.
【図１０】同実施の形態において、入力部に５ボルトが
印加された場合の動作を示す図FIG. 10 is a diagram showing an operation when 5 volts is applied to the input unit in the embodiment.
【図１１】本発明の（実施の形態３）を示す回路図FIG. 11 is a circuit diagram showing (Embodiment 3) of the present invention;
【図１２】同実施の形態において、入力部に０ボルトが
印加された場合の動作を示す図FIG. 12 is a diagram showing an operation when 0 volt is applied to the input unit in the embodiment.
【図１３】同実施の形態において、入力部の印加電位が
０ボルトから３ボルトに変化した場合の動作過程を示す
図FIG. 13 is a diagram showing an operation process when the applied potential of the input unit changes from 0 volt to 3 volts in the embodiment.
【図１４】同実施の形態において、入力部に３ボルトが
印加された場合の動作を示す図FIG. 14 is a diagram showing an operation when 3 volts is applied to the input unit in the embodiment.
【図１５】同実施の形態において、入力部に５ボルトが
印加された場合の動作を示す図FIG. 15 is a diagram showing an operation when 5 volts is applied to the input unit in the embodiment.
【図１６】従来のレベルシフト回路を示す回路図FIG. 16 is a circuit diagram showing a conventional level shift circuit.
【図１７】同従来例の入力部ＩＮに０ボルトが入力され
た場合の動作を示す図FIG. 17 is a diagram showing an operation when 0 volt is input to the input unit IN of the conventional example.
【図１８】同従来例の入力部ＩＮに３ボルトが入力され
た場合の動作を示す図FIG. 18 is a diagram showing an operation when 3 volts is input to the input unit IN of the conventional example.
【図１９】同従来例の入力部ＩＮに５ボルトが入力され
た場合の動作を示す図FIG. 19 is a diagram showing an operation when 5 volts is input to the input unit IN of the conventional example.
ＩＮ 入力部 ＯＵＴ 出力部 ＶＤＤ１ 第１の電位 ＧＮＤ 接地電位 Ａ ノード １０ インバータ回路（第１のインバータ回路） １１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトラ
ンジスタ） １２ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトラ
ンジスタ） ２０ トランスファーゲート回路 ２１ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトラ
ンジスタ） ２２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトラ
ンジスタ） ２３ Ｐ型ＭＯＳトランジスタ（第３のＰ型ＭＯＳトラ
ンジスタ） ３０ トランスファーゲート制御回路 ３１ Ｎ型ＭＯＳトランジスタ（第３のＮ型ＭＯＳトラ
ンジスタ） ３２ Ｎ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトラ
ンジスタ） ３３ Ｐ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトラ
ンジスタ） ４０ トランスファーゲート制御回路 ４１ Ｎ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトラ
ンジスタ） ４２ Ｎ型ＭＯＳトランジスタ（第６のＮ型ＭＯＳトラ
ンジスタ） ４３ Ｐ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトラ
ンジスタ） ４４ Ｐ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトラ
ンジスタ） ４５ Ｐ型ＭＯＳトランジスタ（第７のＰ型ＭＯＳトラ
ンジスタ） ５０ トランスファーゲート回路 ５１ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ５２ Ｐ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトラ
ンジスタ） ５３ Ｐ型ＭＯＳトランジスタ（第９のＰ型ＭＯＳトラ
ンジスタ） ５４ Ｐ型ＭＯＳトランジスタ（第１０のＰ型ＭＯＳト
ランジスタ） ５５ インバータ回路（第２のインバータ回路）IN input section OUT output section VDD1 first potential GND ground potential A node 10 inverter circuit (first inverter circuit) 11 P-type MOS transistor (first P-type MOS transistor) 12 N-type MOS transistor (first N MOS transistor) 20 Transfer gate circuit 21 N-type MOS transistor (second N-type MOS transistor) 22 P-type MOS transistor (second P-type MOS transistor) 23 P-type MOS transistor (third P-type MOS transistor) Reference Signs List 30 transfer gate control circuit 31 N-type MOS transistor (third N-type MOS transistor) 32 N-type MOS transistor (fourth N-type MOS transistor) 33 P-type MOS transistor (fourth P-type MOS transistor) 40 transfer Gate control circuit 41 N-type MOS transistor (fifth N-type MOS transistor) 42 N-type MOS transistor (sixth N-type MOS transistor) 43 P-type MOS transistor (fifth P-type MOS transistor) 44 P-type MOS transistor (Sixth P-type MOS transistor) 45 P-type MOS transistor (seventh P-type MOS transistor) 50 Transfer gate circuit 51 N-type MOS transistor (seventh N-type MOS transistor) 52 P-type MOS transistor (eighth type) P-type MOS transistor) 53 P-type MOS transistor (ninth P-type MOS transistor) 54 P-type MOS transistor (tenth P-type MOS transistor) 55 Inverter circuit (second inverter circuit)
Claims (13)
１の電位あるいは第２の電位あるいは接地電位のレベル
を受け取る入力部と、入力部で受け取った信号を、第１
の電位と接地電位を振幅とする信号に反転出力する出力
部より内部回路に伝達するレベルシフト回路であって、 前記第１の電位と接地電位の電位差を振幅とする信号を
受け取ってレベルを反転させて前記第１の電位と接地電
位の電位差を振幅とする信号を前記出力部に出力する第
１のインバータ回路と、 入力端子と出力端子とフィードバック端子と制御端子を
有し、制御端子に与えられた電位により前記出力端子と
前記入力端子の電気的接続を制御するトランスファーゲ
ート回路と、 制御信号出力端子を有し、前記入力部より入力された信
号と前記出力部より出力された信号を制御信号として入
力され且つ制御信号出力端子が前記トランスファーゲー
ト回路の制御端子に接続され、前記入力部の電位が前記
第１の電位を超える場合は前記トランスファーゲート回
路の入力端子と前記トランスファーゲートの出力端子の
接続を高抵抗にする制御信号をトランスファーゲートに
与える一方、前記入力部の電位が前記第１の電位を超え
ず且つ前記出力部の電位が接地電位である場合は前記入
力部と前記トランスファーゲート回路の出力端子間の接
続を低抵抗にする信号を前記トランスファーゲートの制
御信号として与えるトランスファーゲート制御回路とを
備え、 前記第１のインバータ回路の出力端子は前記出力部に接
続され、前記トランスファーゲート回路の出力端子は前
記第１のインバータ回路の入力端子に接続され、前記ト
ランスファーゲート回路の入力端子は前記入力部に接続
され、前記トランスファーゲート回路のフィードバック
端子に前記出力部が接続され、前記トランスファーゲー
ト回路の入力端子が前記入力部に接続され、 前記第１のインバータ回路はソース及び基板に前記第１
の電位が与えられた第１のＰ型ＭＯＳトランジスタとソ
ース及び基板に接地電位が与えられた第１のＮ型ＭＯＳ
トランジスタを備え、前記第１のＰ型ＭＯＳトランジス
タのゲート及び前記第１のＮ型ＭＯＳトランジスタのゲ
ート同士が接続され前記第１のＰ型ＭＯＳトランジスタ
のゲート及び前記第１のＮ型ＭＯＳトランジスタのゲー
ト同士が接続されたノードを前記第１のインバータ回路
の入力端子にとし且つ前記第１のＰ型ＭＯＳトランジス
タのドレイン及び前記第１のＮ型ＭＯＳトランジスタの
ドレイン同士が接続され前記第１のＰ型ＭＯＳトランジ
スタのドレイン及び前記第１のＮ型ＭＯＳトランジスタ
のドレイン同士が接続されたノードを前記第１のインバ
ータ回路の出力端子とした相補型インバータであること
を特徴とするレベルシフト回路。An input section for receiving a level of a first potential, a second potential, or a ground potential input from the external circuit; a signal received by the input section;
A level shift circuit for transmitting a signal having an amplitude equal to the potential difference between the first potential and the ground potential from the output unit for inverting and outputting the signal having the potential of the ground potential and the ground potential to an internal circuit. A first inverter circuit for outputting a signal having an amplitude of a potential difference between the first potential and the ground potential to the output unit; an input terminal, an output terminal, a feedback terminal, and a control terminal; A transfer gate circuit for controlling an electrical connection between the output terminal and the input terminal according to the applied potential; and a control signal output terminal for controlling a signal input from the input unit and a signal output from the output unit. When the signal is input as a signal and the control signal output terminal is connected to the control terminal of the transfer gate circuit, and the potential of the input section exceeds the first potential, A control signal for making the connection between the input terminal of the transfer gate circuit and the output terminal of the transfer gate high resistance is applied to the transfer gate, while the potential of the input section does not exceed the first potential and the potential of the output section. A transfer gate control circuit for providing, as a control signal for the transfer gate, a signal for lowering the connection between the input section and the output terminal of the transfer gate circuit when the signal is a ground potential; An output terminal of the transfer gate circuit is connected to the output unit, an output terminal of the transfer gate circuit is connected to an input terminal of the first inverter circuit, and an input terminal of the transfer gate circuit is connected to the input unit. The output section is connected to a feedback terminal of a circuit, and the transformer is connected to the output section. Input terminal of Ageto circuit is connected to the input unit, the first to the first inverter circuit is the source and the substrate
P-type MOS transistor supplied with a potential of the same and a first N-type MOS transistor supplied with a ground potential on the source and the substrate
A gate of the first P-type MOS transistor and a gate of the first N-type MOS transistor, wherein the gate of the first P-type MOS transistor and the gate of the first N-type MOS transistor are connected to each other. A node connected to each other is used as an input terminal of the first inverter circuit, and a drain of the first P-type MOS transistor and a drain of the first N-type MOS transistor are connected to each other to form the first P-type MOS transistor. A level shift circuit comprising a complementary inverter having a node connected to a drain of a MOS transistor and a drain of the first N-type MOS transistor as an output terminal of the first inverter circuit.
トランジスタと、 ゲートに前記制御端子が接続された第２のＰ型ＭＯＳト
ランジスタと、 ソース及び基板を前記第１の電位に接続され且つゲート
をフィードバック端子に接続された第３のＰ型ＭＯＳト
ランジスタとを有し、 前記第２のＮ型ＭＯＳトランジスタのドレインと前記第
２のＰ型ＭＯＳトランジスタのドレイン同士が接続され
前記第２のＮ型ＭＯＳトランジスタのドレインと前記第
２のＰ型ＭＯＳトランジスタのドレイン同士が接続され
たノードが入力端子であり前記第２のＮ型ＭＯＳトラン
ジスタのソースと前記第２のＰ型ＭＯＳトランジスタの
ソース同士が接続され前記第２のＮ型ＭＯＳトランジス
タのソースと前記第２のＰ型ＭＯＳトランジスタのソー
ス同士が接続されたノードを出力端子とし前記第３のＰ
型ＭＯＳトランジスタのドレインを出力端子に接続した
請求項１記載のレベルシフト回路。2. The transfer gate circuit, comprising: a second N-type MOS having a gate to which the first potential is applied.
A transistor, a second P-type MOS transistor having a gate connected to the control terminal, a third P-type MOS transistor having a source and a substrate connected to the first potential, and a gate connected to a feedback terminal. Wherein the drain of the second N-type MOS transistor and the drain of the second P-type MOS transistor are connected to each other, and the drain of the second N-type MOS transistor and the drain of the second P-type MOS transistor The node connected to each other is an input terminal, and the source of the second N-type MOS transistor is connected to the source of the second P-type MOS transistor, and the source of the second N-type MOS transistor is connected to the second terminal. Of the third P-type MOS transistor is connected to the output terminal of the third P-type MOS transistor.
2. The level shift circuit according to claim 1, wherein a drain of the type MOS transistor is connected to an output terminal.
電位を、特定の電位に決定する回路に接続されていない
ことを特徴とする請求項２記載のレベルシフト回路。3. The level shift circuit according to claim 2, wherein said second P-type MOS transistor is not connected to a circuit for determining a substrate potential at a specific potential.
出力部が接続された第３のＮ型ＭＯＳトランジスタと、 ソースが前記第３のＮ型ＭＯＳトランジスタと接続され
且つゲートが前記第１の電位に接続され且つ基板に接地
電位が与えられた第４のＮ型ＭＯＳトランジスタと、 ソースに前記入力部が接続され且つゲートに前記第１の
電位が与えられた第４のＰ型ＭＯＳトランジスタとを備
え、 前記第４のＮ型ＭＯＳトランジスタのドレインと前記第
４のＰ型ＭＯＳトランジスタのドレインが接続され前記
第４のＮ型ＭＯＳトランジスタのドレインと前記第４の
Ｐ型ＭＯＳトランジスタのドレインが接続されたノード
が制御信号出力端子である請求項１記載のレベルシフト
回路。4. A transfer gate control circuit comprising: a third N-type MOS transistor having a source and a substrate supplied with a ground potential and having a gate connected to the output section; and a source having a third N-type MOS transistor. A fourth N-type MOS transistor having a gate connected to the first potential and a ground potential applied to the substrate; a source connected to the input unit and a gate applied with the first potential. A fourth P-type MOS transistor, wherein a drain of the fourth N-type MOS transistor is connected to a drain of the fourth P-type MOS transistor, and a drain of the fourth N-type MOS transistor is connected to the fourth P-type MOS transistor. 2. The level shift circuit according to claim 1, wherein the node to which the drain of the fourth P-type MOS transistor is connected is a control signal output terminal.
電位を特定の電位に決定する回路に接続されていないこ
とを特徴とする請求項４記載のレベルシフト回路。5. The level shift circuit according to claim 4, wherein said level shift circuit is not connected to a circuit for determining a substrate potential of said fourth P-type MOS transistor to a specific potential.
出力部が接続された第５のＮ型ＭＯＳトランジスタと、 ソースが前記第５のＮ型ＭＯＳトランジスタのドレイン
と接続され且つゲートが前記第１の電位に接続された第
６のＮ型ＭＯＳトランジスタと、 ソースに前記入力部が接続され且つゲートに前記第１の
電位が与えられた第５のＰ型ＭＯＳトランジスタと、 ソース及び基板に前記第１の電位が与えられ且つゲート
に前記出力部が接続された第６のＰ型ＭＯＳトランジス
タと、 ソースに前記第６のＰ型ＭＯＳトランジスタのドレイン
が接続され且つゲートが前記入力部に接続された第７の
Ｐ型ＭＯＳトランジスタを備え、 前記第６のＮ型ＭＯＳトランジスタのドレインと前記第
５のＰ型ＭＯＳトランジスタのドレインと前記第７のＰ
型ＭＯＳトランジスタのドレイン及び基板が接続され前
記第６のＮ型ＭＯＳトランジスタのドレインと前記第５
のＰ型ＭＯＳトランジスタのドレインと前記第７のＰ型
ＭＯＳトランジスタのドレイン及び基板が接続された点
を制御信号出力端子とした請求項１記載のレベルシフト
回路。6. A transfer gate control circuit comprising: a fifth N-type MOS transistor having a source and a substrate supplied with a ground potential and a gate connected to the output section; and a source having a fifth N-type MOS transistor. A sixth N-type MOS transistor having a gate connected to the first potential and a fifth P-type transistor having a source connected to the input section and a gate supplied with the first potential. A MOS transistor, a sixth P-type MOS transistor having the source and the substrate to which the first potential is applied and having a gate connected to the output section, and a source connected to a drain of the sixth P-type MOS transistor A seventh P-type MOS transistor having a gate connected to the input section, and a drain of the sixth N-type MOS transistor and the Wherein the drain of the P-type MOS transistor of the seventh P
The drain of the sixth N-type MOS transistor is connected to the drain of the sixth type MOS transistor and the substrate;
2. The level shift circuit according to claim 1, wherein a point where the drain of the P-type MOS transistor is connected to the drain of the seventh P-type MOS transistor and the substrate is a control signal output terminal.
電位を特定の電位に決定する回路に接続されていないこ
とを特徴とする請求項６記載のレベルシフト回路。7. The level shift circuit according to claim 6, wherein said level shift circuit is not connected to a circuit for determining a substrate potential of said fifth P-type MOS transistor to a specific potential.
トランジスタと、 ゲートに前記制御端子が接続された第８のＰ型ＭＯＳト
ランジスタと、 前記出力部の信号を入力し反転信号を出力する第２のイ
ンバータと、 ドレインに前記第８のＰ型ＭＯＳトランジスタのソース
が接続され且つゲートに前記第２のインバータ回路の出
力電位を印加され且つ基板に前記第１の電位を与えられ
た第９のＰ型ＭＯＳトランジスタと、 ソース及び基板を前記第１の電位に接続され且つゲート
をフィードバック端子に接続され前記第８のＰ型ＭＯＳ
トランジスタのソースと前記第９のＰ型ＭＯＳトランジ
スタが接続された点にソースが接続された第１０のＰ型
ＭＯＳトランジスタとを備え、前記第７のＮ型ＭＯＳト
ランジスタのドレインと前記第８のＰ型ＭＯＳトランジ
スタのドレイン同士が接続され前記第７のＮ型ＭＯＳト
ランジスタのドレインと前記第８のＰ型ＭＯＳトランジ
スタのドレイン同士が接続された点を入力端子とし、前
記第７のＮ型ＭＯＳトランジスタのソースと前記第９の
Ｐ型ＭＯＳトランジスタのソース同士が接続され前記第
７のＮ型ＭＯＳトランジスタのソースと前記第９のＰ型
ＭＯＳトランジスタのソース同士が接続された点を出力
端子とした請求項１記載のレベルシフト回路。8. A transfer gate circuit comprising: a seventh N-type MOS having a gate supplied with the first potential;
A transistor, an eighth P-type MOS transistor having a gate connected to the control terminal, a second inverter for inputting a signal from the output unit and outputting an inverted signal, and a drain for the eighth P-type MOS transistor A ninth P-type MOS transistor whose source is connected, whose gate is supplied with the output potential of the second inverter circuit, and whose substrate is supplied with the first potential; And the gate is connected to the feedback terminal, the eighth P-type MOS
A tenth P-type MOS transistor having a source connected at a point where the source of the transistor is connected to the ninth P-type MOS transistor, and a drain of the seventh N-type MOS transistor and an eighth P-type MOS transistor. A point where the drains of the N-type MOS transistors are connected to each other and the drain of the seventh N-type MOS transistor is connected to the drain of the eighth P-type MOS transistor is used as an input terminal. The point where the source and the source of the ninth P-type MOS transistor are connected to each other and the source of the seventh N-type MOS transistor and the source of the ninth P-type MOS transistor are connected is defined as an output terminal. 2. The level shift circuit according to 1.
電位を特定の電位に決定する回路に接続されていないこ
とを特徴とする請求項８記載のレベルシフト回路。9. A level shift circuit according to claim 8, wherein said level shift circuit is not connected to a circuit for determining a substrate potential of said eighth P-type MOS transistor to a specific potential.
である場合には前記第２のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
２のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項２記載のレ
ベルシフト回路。10. When the potential applied to the input section is a ground potential, the first potential is applied to the substrate potential of the second P-type MOS transistor, while the potential applied to the input section is applied. 3. The level shift circuit according to claim 2, further comprising a circuit that does not apply a specific potential to the substrate of the second P-type MOS transistor when the voltage exceeds the first potential.
である場合には前記第４のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
４のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項４記載のレ
ベルシフト回路。11. When the potential applied to the input section is a ground potential, the first potential is applied to the substrate potential of the fourth P-type MOS transistor, while the potential applied to the input section is applied. 5. The level shift circuit according to claim 4, further comprising a circuit that does not apply a specific potential to the substrate of the fourth P-type MOS transistor when the voltage exceeds the first potential.
である場合には前記第６のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
６のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項６記載のレ
ベルシフト回路。12. When the potential applied to the input section is a ground potential, the first potential is applied to the substrate potential of the sixth P-type MOS transistor, while the potential applied to the input section is applied. 7. The level shift circuit according to claim 6, further comprising a circuit that does not apply a specific potential to the substrate of the sixth P-type MOS transistor when the voltage exceeds the first potential.
である場合には前記第８のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
８のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項８記載のレ
ベルシフト回路。13. When the potential applied to the input section is the ground potential, the first potential is applied to the substrate potential of the eighth P-type MOS transistor, while the potential applied to the input section is applied. 9. The level shift circuit according to claim 8, further comprising a circuit that does not apply a specific potential to the substrate of the eighth P-type MOS transistor when the voltage exceeds the first potential.
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