WO2017187731A1 - 入力回路 - Google Patents

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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • the present disclosure relates to an input circuit suitably used for a semiconductor integrated circuit.
  • an input circuit capable of inputting a signal having an amplitude larger than a power supply voltage is known in a semiconductor integrated circuit composed of a MOS (metal-oxide-semiconductor) transistor.
  • MOS metal-oxide-semiconductor
  • an input terminal for receiving an input signal a power supply terminal for supplying a power supply voltage
  • an inverter an NMOS (N-channel) as a signal transfer transistor having one end connected to the input terminal and the other end connected to the input of the inverter
  • an input circuit comprising a MOS) transistor and a PMOS (P-channel MOS) transistor as a feedback transistor having one end connected to the power supply terminal, the other end connected to the inverter input, and the gate connected to the inverter output.
  • the diode-connected NMOS transistor, the high-resistance element, and the diode-connected PMOS are connected between the power supply terminal and the gate of the signal transfer transistor so that the propagation delay of the input signal can be suppressed while responding to the voltage decrease trend.
  • Hold / clamp circuit consisting of transistors connected in parallel Which connection was is known (see Patent Document 1).
  • the voltage of the gate of the signal transfer transistor is always held weakly by the high-resistance element to the power supply voltage. Further, when the input signal rises, the voltage clamp operation of the diode-connected NMOS transistor stops the voltage increase of the gate of the signal transfer transistor at a certain time. When the input signal falls, the voltage drop operation of the diode-connected PMOS transistor stops the voltage drop of the gate of the signal transfer transistor at a certain time. However, when the input signal falls, the voltage of the gate of the signal transfer transistor inevitably decreases, so that the propagation delay of the input signal is unavoidable.
  • This disclosure suppresses signal propagation delay when the input signal falls.
  • An input circuit includes a power supply terminal for supplying a power supply voltage, an input terminal to which a signal having an amplitude larger than the power supply voltage is input, a first inverter having an input and an output, and a gate.
  • a first NMOS transistor having one end connected to the input terminal and the other end connected to the input of the first inverter; a source connected to the power supply terminal; a drain connected to the gate of the first NMOS transistor;
  • a first PMOS transistor having a gate connected to the input of the first inverter, a source connected to the power supply terminal, a drain connected to the gate of the first NMOS transistor, and a first inverter
  • a second PMOS transistor having a gate connected to the output, the driving capability of the second PMOS transistor being the first PMOS transistor. It is higher than the register of the driving capability.
  • the input of the first inverter when the input signal rises, the input of the first inverter is at the L level, so that the first PMOS transistor having a low driving capability is turned on, so that the gate of the first NMOS transistor is turned on.
  • the voltage is held weakly at a voltage substantially equal to the power supply voltage. Therefore, when the input signal rises, the gate voltage of the first NMOS transistor can be temporarily increased, and high-speed operation of the input circuit can be realized.
  • the second PMOS transistor having a high driving capability when the input signal falls, since the output of the first inverter is at the L level, the second PMOS transistor having a high driving capability is turned on, so that the gate voltage of the first NMOS transistor becomes It is strongly held at a voltage substantially equal to the power supply voltage. Therefore, when the input signal falls, the voltage of the gate of the first NMOS transistor does not change, so that the signal propagation delay is suppressed.
  • FIG. 1 is a circuit diagram showing an input circuit according to a first embodiment. It is a time chart which shows operation
  • FIG. 5 is a circuit diagram showing a first modification of FIG. 4. It is a circuit diagram which shows the 2nd modification of FIG.
  • FIG. 1 is a circuit diagram showing an input circuit according to the first embodiment.
  • the input circuit of FIG. 1 has an input terminal 1 for receiving an input signal IN having a 3.3V amplitude, an output terminal 2 for outputting an output signal OUT having a 0.9V amplitude, and a power supply voltage for supplying 1.8V
  • the first NMOS transistor M1 has a source at the input terminal 1, a drain at the gate of the first PMOS transistor M2, a drain at the third PMOS transistor M5 and an input at the first inverter INV1, and a gate at the first and first gates.
  • the back gates are connected to the ground potential VSS, respectively, on the drains of the two PMOS transistors M2 and M4.
  • the source and back gate of the first PMOS transistor M2 are connected to the power supply terminal VDD18.
  • the second PMOS transistor M4 has a source and a back gate connected to the power supply terminal VDD18, and a gate connected to the gate of the third PMOS transistor M5, the output of the first inverter INV1, and the input of the second inverter INV2. .
  • the source and back gate of the third PMOS transistor M5 are connected to the power supply terminal VDD18.
  • the output of the second inverter INV2 is connected to the output terminal 2.
  • the first inverter INV1 is driven by the 1.8V voltage supplied from the power supply terminal VDD18
  • the second inverter INV2 is driven by the 0.9V internal power supply voltage VDD.
  • the first NMOS transistor M1, the first, second and third PMOS transistors M2, M4 and M5, and the first and second inverters INV1 and INV2 are all 1.8V breakdown voltage MOS transistors, That is, it is composed of a MOS transistor whose gate oxide film has a breakdown voltage of about 1.8V.
  • the gate width of the second PMOS transistor M4 is larger than the gate width of the first PMOS transistor M2 so that the driving capability of the second PMOS transistor M4 is higher than that of the first PMOS transistor M2. It is set large.
  • a connection node between the gate of the first NMOS transistor M1 and the drains of the first and second PMOS transistors M2 and M4 is referred to as a node A.
  • a connection node between the drain of the first NMOS transistor M1, the gate of the first PMOS transistor M2, the drain of the third PMOS transistor M5, and the input of the first inverter INV1 is referred to as a node B.
  • a connection node between the gates of the second and third PMOS transistors M4 and M5, the output of the first inverter INV1, and the input of the second inverter INV2 is referred to as a node C.
  • FIG. 2 is a time chart showing the operation of the input circuit of FIG.
  • the voltage of the input signal IN is 0V
  • the voltage of the node A is 1.8V
  • the voltage of the node B is 0V
  • the voltage of the node C is 1.8V
  • the voltage of the output signal OUT is 0V.
  • the first PMOS transistor M2 is turned on
  • the second and third PMOS transistors M4 and M5 are both turned off.
  • the operation when the input signal IN rises will be described.
  • the input signal IN starts to rise.
  • the voltage at the node A rises due to the action of the capacitance of the gate oxide film of the first NMOS transistor M1 in the on state and the coupling capacitance between the source and gate of the transistor.
  • the threshold value of the MOS transistor is Vt
  • the voltage rise of the node A is 1.8V + Vt due to the voltage clamping operation of the parasitic diode existing between the drain and the substrate of each of the first and second PMOS transistors M2 and M4. Stop at.
  • the voltage at node C starts to decrease at time t2 and immediately reaches 0V by the action of the first inverter INV1.
  • the first PMOS transistor M2 shifts from the on state to the off state.
  • the voltage of the output signal OUT starts to rise at time t3 and immediately reaches 0.9V by the action of the second inverter INV2.
  • the second and third PMOS transistors M4 and M5 both shift from the off state to the on state. As a result, the voltage at the node A is lowered to 1.8V by the second PMOS transistor M4, and the third PMOS transistor M5 holds the voltage at the node B at 1.8V.
  • the voltage of the input signal IN is 3.3V
  • the voltage of the node A is 1.8V
  • the voltage of the node B is 1.8V
  • the voltage of the node C is 0V
  • the first PMOS transistor M2 is in an off state
  • the second and third PMOS transistors M4 and M5 are both in an on state.
  • the operation when the input signal IN falls will be described.
  • the input signal IN starts to fall.
  • the voltage of the node A tends to drop due to the action of the coupling capacitance between the source and gate of the first NMOS transistor M1 in the off state.
  • the voltage is maintained at approximately 1.8V.
  • the voltage at the node B starts to fall to reflect 0V of the input signal IN and reaches 0V.
  • the voltage of the node C starts to rise to 1.8V immediately by the action of the first inverter INV1.
  • the first PMOS transistor M2 shifts from the off state to the on state, the first PMOS transistor M2 acts to hold the voltage of the node A at 1.8V.
  • the voltage of the output signal OUT starts to decrease at time t5 and immediately reaches 0V by the action of the second inverter INV2.
  • both the second and third PMOS transistors M4 and M5 shift from the on state to the off state. Even when the second PMOS transistor M4 shifts to the OFF state, the voltage at the node A is unchanged because it is already held at 1.8 V by the first PMOS transistor M2.
  • the first PMOS transistor M2 having a low driving capability is turned on, so that the voltage of the node A is weakly held at 1.8V. Therefore, when the input signal IN rises, the voltage at the node A temporarily becomes higher than 1.8V, and high-speed operation of the input circuit can be realized.
  • the difference in driving capability between the first PMOS transistor M2 and the second PMOS transistor M4 can be realized by the difference in gate width as described above, and the driving capability of the first PMOS transistor M2 is reduced.
  • the first PMOS transistor M2 may be replaced with a series connection of a plurality of PMOS transistors.
  • FIG. 3 is a circuit diagram showing a modification of FIG.
  • the first PMOS transistor M2 in FIG. 1 is replaced with a series connection of a plurality of PMOS transistors M2a, M2b, and M2c.
  • the plurality of PMOS transistors M2a, M2b, and M2c each have a gate width substantially equal to the gate width of the second PMOS transistor M4, and each gate is commonly connected to the node B.
  • These PMOS transistors M2a, M2b and M2c are also 1.8V withstand voltage MOS transistors.
  • FIG. 4 is a circuit diagram showing an input circuit according to the second embodiment.
  • the configuration of FIG. 4 is obtained by adding a diode-connected fourth PMOS transistor M3 to the configuration of FIG.
  • the fourth PMOS transistor M3 has a source connected to the node A, a drain, a gate, and a back gate connected to the power supply terminal VDD18.
  • the fourth PMOS transistor M3 is also a 1.8V breakdown voltage MOS transistor.
  • the diode-connected fourth PMOS transistor M3 performs a voltage clamping operation for suppressing the voltage rise of the node A to 1.8 V + Vt when the input signal IN rises.
  • the addition of the fourth PMOS transistor M3 as a dedicated clamp element increases the degree of freedom in design.
  • FIG. 5 is a circuit diagram showing a first modification of FIG.
  • the first PMOS transistor M2 in FIG. 4 is replaced with a series connection of a plurality of PMOS transistors M2a, M2b, and M2c.
  • the plurality of PMOS transistors M2a, M2b, and M2c each have a gate width substantially equal to the gate width of the second PMOS transistor M4, and each gate is commonly connected to the node B.
  • These PMOS transistors M2a, M2b and M2c are also 1.8V withstand voltage MOS transistors.
  • the voltage clamping operation can be realized with a diode-connected PMOS transistor or a diode-connected NMOS transistor.
  • FIG. 6 is a circuit diagram showing a second modification of FIG.
  • the diode-connected fourth PMOS transistor M3 in FIG. 4 is replaced with a diode-connected second NMOS transistor M3a.
  • the second NMOS transistor M3a has a drain connected to the node A, a drain and a gate connected to the power supply terminal VDD18, and a back gate connected to the ground potential.
  • the second NMOS transistor M3a is also a 1.8V breakdown voltage MOS transistor.
  • first PMOS transistor M2 in FIG. 6 can be replaced with a series connection of a plurality of PMOS transistors.
  • the input circuit according to the present disclosure has an effect of suppressing a signal propagation delay at the time of falling of the input signal, and is useful as an input circuit that is preferably used for a semiconductor integrated circuit.

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Abstract

入力信号の立ち下がり時における信号伝搬遅延を抑制するように、３．３Ｖ振幅の信号を受ける入力端子（１）とインバータ（ＩＮＶ１）の入力との間にＮＭＯＳトランジスタ（Ｍ１）が接続され、１．８Ｖを供給する電源端子（ＶＤＤ１８）とＮＭＯＳトランジスタ（Ｍ１）のゲートとの間に、駆動能力の低い第１のＰＭＯＳトランジスタ（Ｍ２）と、駆動能力の高い第２のＰＭＯＳトランジスタ（Ｍ４）とが並列接続され、第１のＰＭＯＳトランジスタ（Ｍ２）のゲートがインバータ（ＩＮＶ１）の入力に、第２のＰＭＯＳトランジスタ（Ｍ４）のゲートがインバータ（ＩＮＶ１）の出力にそれぞれ接続されている。

Description

入力回路
　本開示は、半導体集積回路に好適に用いられる入力回路に関するものである。
　従来、ＭＯＳ（metal-oxide-semiconductor）トランジスタからなる半導体集積回路にて、電源電圧より大きい振幅を持つ信号を入力できる入力回路が知られている。例えば、入力信号を受ける入力端子と、電源電圧を供給するための電源端子と、インバータと、一端が入力端子に、他端がインバータの入力にそれぞれ接続された信号転送トランジスタとしてのＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタと、一端が電源端子に、他端がインバータの入力に、ゲートがインバータの出力にそれぞれ接続されたフィードバックトランジスタとしてのＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタとを備えた入力回路にて、電源電圧の低下トレンドに対応しつつ入力信号の伝搬遅延を抑制できるように、電源端子と信号転送トランジスタのゲートとの間に、ダイオード接続されたＮＭＯＳトランジスタと、高抵抗素子と、ダイオード接続されたＰＭＯＳトランジスタとを並列接続してなるホールド・クランプ回路を接続したものが知られている（特許文献１参照）。
特開平１１－２４３３３０号公報
　上記従来技術では、信号転送トランジスタのゲートの電圧が、常に高抵抗素子により電源電圧に弱くホールドされる。また、入力信号の立ち上がり時に、ダイオード接続されたＮＭＯＳトランジスタの電圧クランプ動作により、ある時点で信号転送トランジスタのゲートの電圧上昇が止められる。入力信号の立ち下がり時には、ダイオード接続されたＰＭＯＳトランジスタの電圧クランプ動作により、ある時点で信号転送トランジスタのゲートの電圧下降が止められる。ところが、入力信号の立ち下がり時に、信号転送トランジスタのゲートの電圧が不可避的に低下することから、入力信号の伝搬遅延が不可避であった。
　本開示は、入力信号の立ち下がり時における信号伝搬遅延を抑制する。
　本開示の入力回路は、電源電圧を供給するための電源端子と、電源電圧より大きい振幅を持つ信号が入力される入力端子と、入力と出力とを有する第１のインバータと、ゲートを有しかつ一端が入力端子に、他端が第１のインバータの入力にそれぞれ接続された第１のＮＭＯＳトランジスタと、電源端子に接続されたソースと、第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、第１のインバータの入力に接続されたゲートとを有する第１のＰＭＯＳトランジスタと、電源端子に接続されたソースと、第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、第１のインバータの出力に接続されたゲートとを有する第２のＰＭＯＳトランジスタとを備え、第２のＰＭＯＳトランジスタの駆動能力は、第１のＰＭＯＳトランジスタの駆動能力よりも高いことを特徴とする。
　本開示によれば、入力信号の立ち上がり時には、第１のインバータの入力がＬレベルであるため、駆動能力の低い第１のＰＭＯＳトランジスタがオン状態になることにより、第１のＮＭＯＳトランジスタのゲートの電圧が、電源電圧と実質的に等しい電圧に弱くホールドされる。したがって、入力信号の立ち上がり時には第１のＮＭＯＳトランジスタのゲートの電圧が一時的に高くなり得て、入力回路の高速動作が実現できる。一方、入力信号の立ち下がり時には、第１のインバータの出力がＬレベルであるため、駆動能力の高い第２のＰＭＯＳトランジスタがオン状態になることにより、第１のＮＭＯＳトランジスタのゲートの電圧が、電源電圧と実質的に等しい電圧に強くホールドされる。したがって、入力信号の立ち下がり時には第１のＮＭＯＳトランジスタのゲートの電圧が不変となる結果、信号伝搬遅延が抑制される。
第１の実施形態に係る入力回路を示す回路図である。 図１の入力回路の動作を示すタイムチャートである。 図１の変形例を示す回路図である。 第２の実施形態に係る入力回路を示す回路図である。 図４の第１変形例を示す回路図である。 図４の第２変形例を示す回路図である。
　以下、本開示の２つの実施形態を、図面を参照しながら説明する。
　《第１の実施形態》
　図１は、第１の実施形態に係る入力回路を示す回路図である。図１の入力回路は、３．３Ｖ振幅の入力信号ＩＮを受ける入力端子１と、０．９Ｖ振幅の出力信号ＯＵＴを出力するための出力端子２と、１．８Ｖ電源電圧を供給するための電源端子ＶＤＤ１８と、第１のＮＭＯＳトランジスタＭ１と、第１のＰＭＯＳトランジスタＭ２と、第２のＰＭＯＳトランジスタＭ４と、第３のＰＭＯＳトランジスタＭ５と、第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２とを備えている。第１のＮＭＯＳトランジスタＭ１は、ソースが入力端子１に、ドレインが第１のＰＭＯＳトランジスタＭ２のゲート、第３のＰＭＯＳトランジスタＭ５のドレイン及び第１のインバータＩＮＶ１の入力に、ゲートが第１及び第２のＰＭＯＳトランジスタＭ２，Ｍ４の各々のドレインに、バックゲートが接地電位ＶＳＳにそれぞれ接続されている。第１のＰＭＯＳトランジスタＭ２のソース及びバックゲートは、電源端子ＶＤＤ１８に接続されている。第２のＰＭＯＳトランジスタＭ４は、ソース及びバックゲートが電源端子ＶＤＤ１８に、ゲートが第３のＰＭＯＳトランジスタＭ５のゲート、第１のインバータＩＮＶ１の出力及び第２のインバータＩＮＶ２の入力にそれぞれ接続されている。第３のＰＭＯＳトランジスタＭ５のソース及びバックゲートは、電源端子ＶＤＤ１８に接続されている。第２のインバータＩＮＶ２の出力は、出力端子２に接続されている。第１のインバータＩＮＶ１は電源端子ＶＤＤ１８から供給される１．８Ｖの電圧により、第２のインバータＩＮＶ２は０．９Ｖ内部電源電圧ＶＤＤによりそれぞれ駆動される。ここで、第１のＮＭＯＳトランジスタＭ１、第１、第２及び第３のＰＭＯＳトランジスタＭ２，Ｍ４，Ｍ５、並びに、第１及び第２のインバータＩＮＶ１，ＩＮＶ２は、いずれも１．８Ｖ耐圧ＭＯＳトランジスタ、すなわちそのゲート酸化膜の耐圧が約１．８ＶであるＭＯＳトランジスタで構成されている。しかも、第２のＰＭＯＳトランジスタＭ４の駆動能力が第１のＰＭＯＳトランジスタＭ２の駆動能力よりも高くなるように、第２のＰＭＯＳトランジスタＭ４のゲート幅は、第１のＰＭＯＳトランジスタＭ２のゲート幅よりも大きく設定されている。
　以下の説明では、第１のＮＭＯＳトランジスタＭ１のゲートと、第１及び第２のＰＭＯＳトランジスタＭ２，Ｍ４の各々のドレインとの接続ノードを、ノードＡという。また、第１のＮＭＯＳトランジスタＭ１のドレインと、第１のＰＭＯＳトランジスタＭ２のゲートと、第３のＰＭＯＳトランジスタＭ５のドレインと、第１のインバータＩＮＶ１の入力との接続ノードを、ノードＢという。更に、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５の各々のゲートと、第１のインバータＩＮＶ１の出力と、第２のインバータＩＮＶ２の入力との接続ノードを、ノードＣという。
　図２は、図１の入力回路の動作を示すタイムチャートである。時刻ｔ１以前の初期状態では、入力信号ＩＮの電圧が０Ｖ、ノードＡの電圧が１．８Ｖ、ノードＢの電圧が０Ｖ、ノードＣの電圧が１．８Ｖ、出力信号ＯＵＴの電圧が０Ｖである。このとき、第１のＰＭＯＳトランジスタＭ２はオン状態、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５はともにオフ状態である。
　まず、入力信号ＩＮの立ち上がり時の動作を説明する。時刻ｔ１にて、入力信号ＩＮが立ち上がりを開始する。すると、オン状態の第１のＮＭＯＳトランジスタＭ１のゲート酸化膜の容量及び同トランジスタのソース・ゲート間のカップリング容量の作用により、ノードＡの電圧が上昇する。ここで、ＭＯＳトランジスタの閾値をＶｔとすると、第１及び第２のＰＭＯＳトランジスタＭ２，Ｍ４の各々のドレイン・基板間に存在する寄生ダイオードの電圧クランプ動作により、ノードＡの電圧上昇は１．８Ｖ＋Ｖｔで止まる。また、このようにしてノードＡの電圧、すなわち第１のＮＭＯＳトランジスタＭ１のゲートの電圧が１．８Ｖ＋Ｖｔまで上がることにより、ノードＢの電圧は、１．８Ｖ＋Ｖｔ－Ｖｔ＝１．８Ｖまで素早く上昇する。ノードＢの電圧上昇を受けて、第１のインバータＩＮＶ１の作用により、ノードＣの電圧は時刻ｔ２に下降を開始して、直ちに０Ｖに至る。また、第１のＰＭＯＳトランジスタＭ２は、オン状態からオフ状態へ移行する。一方、ノードＣの電圧下降を受けて、第２のインバータＩＮＶ２の作用により、出力信号ＯＵＴの電圧は時刻ｔ３に上昇を開始して、直ちに０．９Ｖに至る。一方、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５は、ともにオフ状態からオン状態へ移行する。その結果、第２のＰＭＯＳトランジスタＭ４によりノードＡの電圧が１．８Ｖまで引き下げられるとともに、第３のＰＭＯＳトランジスタＭ５がノードＢの電圧を１．８Ｖにホールドする。
　出力信号ＯＵＴが立ち上がった後の定常状態では、入力信号ＩＮの電圧が３．３Ｖ、ノードＡの電圧が１．８Ｖ、ノードＢの電圧が１．８Ｖ、ノードＣの電圧が０Ｖ、出力信号ＯＵＴの電圧が０．９Ｖである。このとき、第１のＰＭＯＳトランジスタＭ２はオフ状態、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５はともにオン状態である。
　次に、入力信号ＩＮの立ち下がり時の動作を説明する。時刻ｔ４にて、入力信号ＩＮが立ち下がりを開始する。すると、オフ状態の第１のＮＭＯＳトランジスタＭ１のソース・ゲート間のカップリング容量の作用によりノードＡの電圧が下降しようとするが、第２のＰＭＯＳトランジスタＭ４の駆動能力が大きいため、ノードＡの電圧はほぼ１．８Ｖを維持する。一方、第１のＮＭＯＳトランジスタＭ１に導電チャンネルが形成されるので、ノードＢの電圧は、入力信号ＩＮの立ち下がりを反映するように下降を開始して、０Ｖに至る。ノードＢの電圧下降を受けて、第１のインバータＩＮＶ１の作用により、ノードＣの電圧は上昇を開始して、直ちに１．８Ｖに至る。また、第１のＰＭＯＳトランジスタＭ２は、オフ状態からオン状態へ移行するので、ノードＡの電圧を１．８Ｖにホールドするように作用する。一方、ノードＣの電圧上昇を受けて、第２のインバータＩＮＶ２の作用により、出力信号ＯＵＴの電圧は時刻ｔ５に下降を開始して、直ちに０Ｖに至る。一方、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５は、ともにオン状態からオフ状態へ移行する。第２のＰＭＯＳトランジスタＭ４がオフ状態へ移行しても、ノードＡの電圧は、第１のＰＭＯＳトランジスタＭ２によって既に１．８Ｖにホールドされているため不変である。
　以上のように、時刻ｔ３以前の期間と、時刻ｔ５以後の期間では、ノードＣの電圧がＨレベル（＝１．８Ｖ）であって、駆動能力の高い第２のＰＭＯＳトランジスタＭ４がオフ状態になる一方、ノードＢの電圧がＬレベル（＝０Ｖ）であるため、駆動能力の低い第１のＰＭＯＳトランジスタＭ２がオン状態になることにより、ノードＡの電圧が１．８Ｖに弱くホールドされる。したがって、入力信号ＩＮの立ち上がり時にノードＡの電圧が一時的に１．８Ｖよりも高くなり、入力回路の高速動作が実現できる。
　一方、時刻ｔ３から時刻ｔ５までの期間では、ノードＣの電圧がＬレベル（＝０Ｖ）であって、駆動能力の高い第２のＰＭＯＳトランジスタＭ４がオン状態になることにより、ノードＡの電圧が１．８Ｖに強くホールドされる。したがって、入力信号ＩＮの立ち下がり時にはノードＡの電圧が１．８Ｖのまま不変となる結果、信号伝搬遅延が抑制される。
　なお、第１のＰＭＯＳトランジスタＭ２と第２のＰＭＯＳトランジスタＭ４との駆動能力の差は、前述のようにゲート幅の差で実現できるほか、第１のＰＭＯＳトランジスタＭ２の駆動能力を低減するように、第１のＰＭＯＳトランジスタＭ２を複数のＰＭＯＳトランジスタの直列接続に置き換えることで実現してもよい。
　図３は、図１の変形例を示す回路図である。図３では、図１中の第１のＰＭＯＳトランジスタＭ２が、複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃの直列接続に置き換えられている。これら複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃは、各々第２のＰＭＯＳトランジスタＭ４のゲート幅と実質的に同等のゲート幅を有し、かつ各々のゲートがノードＢに共通接続されている。これらのＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃもまた、１．８Ｖ耐圧ＭＯＳトランジスタである。
　《第２の実施形態》
　図４は、第２の実施形態に係る入力回路を示す回路図である。図４の構成は、図１の構成に、ダイオード接続された第４のＰＭＯＳトランジスタＭ３を追加したものである。第４のＰＭＯＳトランジスタＭ３は、ソースがノードＡに、ドレイン、ゲート及びバックゲートが電源端子ＶＤＤ１８にそれぞれ接続されている。この第４のＰＭＯＳトランジスタＭ３もまた、１．８Ｖ耐圧ＭＯＳトランジスタである。
　第２の実施形態によれば、入力信号ＩＮの立ち上がり時にノードＡの電圧上昇を１．８Ｖ＋Ｖｔまでに抑える電圧クランプ動作を、ダイオード接続された第４のＰＭＯＳトランジスタＭ３が行う。第１の実施形態に比べて、クランプ専用素子として第４のＰＭＯＳトランジスタＭ３を追加したことにより、設計の自由度が増す。
　図５は、図４の第１変形例を示す回路図である。図５では、図４中の第１のＰＭＯＳトランジスタＭ２が、複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃの直列接続に置き換えられている。これら複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃは、各々第２のＰＭＯＳトランジスタＭ４のゲート幅と実質的に同等のゲート幅を有し、かつ各々のゲートがノードＢに共通接続されている。これらのＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃもまた、１．８Ｖ耐圧ＭＯＳトランジスタである。
　電圧クランプ動作は、ダイオード接続されたＰＭＯＳトランジスタで実現できるほか、ダイオード接続されたＮＭＯＳトランジスタでも実現できる。
　図６は、図４の第２変形例を示す回路図である。図６では、図４中のダイオード接続された第４のＰＭＯＳトランジスタＭ３が、ダイオード接続された第２のＮＭＯＳトランジスタＭ３ａに置き換えられている。第２のＮＭＯＳトランジスタＭ３ａは、ドレインがノードＡに、ドレイン及びゲートが電源端子ＶＤＤ１８に、バックゲートが接地電位にそれぞれ接続されている。この第２のＮＭＯＳトランジスタＭ３ａもまた、１．８Ｖ耐圧ＭＯＳトランジスタである。
　なお、図６中の第１のＰＭＯＳトランジスタＭ２を、複数のＰＭＯＳトランジスタの直列接続に置き換えることも可能である。
　以上説明してきたように、本開示に係る入力回路は、入力信号の立ち下がり時における信号伝搬遅延を抑制できる効果を有し、半導体集積回路に好適に用いられる入力回路等として有用である。
１　入力端子
２　出力端子
Ａ，Ｂ，Ｃ　ノード
ＩＮ　入力信号（３．３Ｖ振幅）
ＩＮＶ１　第１のインバータ
ＩＮＶ２　第２のインバータ
Ｍ１　第１のＮＭＯＳトランジスタ
Ｍ２　第１のＰＭＯＳトランジスタ
Ｍ２ａ，Ｍ２ｂ，Ｍ２ｃ　第１のＰＭＯＳトランジスタ
Ｍ３　第４のＰＭＯＳトランジスタ
Ｍ３ａ　第２のＮＭＯＳトランジスタ
Ｍ４　第２のＰＭＯＳトランジスタ
Ｍ５　第３のＰＭＯＳトランジスタ
ＯＵＴ　出力信号（０．９Ｖ振幅）
ＶＤＤ　０．９Ｖ内部電源電圧
ＶＤＤ１８　１．８Ｖ電源電圧（電源端子）
ＶＳＳ　接地電位（０Ｖ）

Claims (7)

  1. 　電源電圧を供給するための電源端子と、
    　前記電源電圧より大きい振幅を持つ信号が入力される入力端子と、
    　入力と、出力とを有する第１のインバータと、
    　ゲートを有し、かつ一端が前記入力端子に、他端が前記第１のインバータの入力にそれぞれ接続された第１のＮＭＯＳトランジスタと、
    　前記電源端子に接続されたソースと、前記第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、前記第１のインバータの入力に接続されたゲートとを有する第１のＰＭＯＳトランジスタと、
    　前記電源端子に接続されたソースと、前記第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、前記第１のインバータの出力に接続されたゲートとを有する第２のＰＭＯＳトランジスタとを備え、
    　前記第２のＰＭＯＳトランジスタの駆動能力は、前記第１のＰＭＯＳトランジスタの駆動能力よりも高いことを特徴とする入力回路。
  2. 　請求項１記載の入力回路において、
    　前記電源端子に接続されたソースと、前記第１のインバータの入力に接続されたドレインと、前記第１のインバータの出力に接続されたゲートとを有する第３のＰＭＯＳトランジスタを更に備えたことを特徴とする入力回路。
  3. 　請求項１記載の入力回路において、
    　前記第２のＰＭＯＳトランジスタのゲート幅は、前記第１のＰＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする入力回路。
  4. 　請求項１記載の入力回路において、
    　前記第１のＰＭＯＳトランジスタは、各々前記第２のＰＭＯＳトランジスタのゲート幅と実質的に同等のゲート幅を有し、かつ各々のゲートが前記第１のインバータの入力に接続された複数のＰＭＯＳトランジスタの直列接続からなることを特徴とする入力回路。
  5. 　請求項１記載の入力回路において、
    　前記第１のインバータの出力に接続された入力を有し、かつ前記第１のインバータに供給される前記電源電圧よりも低い内部電源電圧で駆動される第２のインバータを更に備えたことを特徴とする入力回路。
  6. 　請求項１記載の入力回路において、
    　前記第１のＮＭＯＳトランジスタのゲートに接続されたソースと、前記電源端子にともに接続されたドレイン及びゲートとを有する第４のＰＭＯＳトランジスタを更に備えたことを特徴とする入力回路。
  7. 　請求項１記載の入力回路において、
    　前記電源端子に接続されたソースと、前記第１のＮＭＯＳトランジスタのゲートにともに接続されたドレイン及びゲートとを有する第２のＮＭＯＳトランジスタを更に備えたことを特徴とする入力回路。
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