JP2001222443A - Data processor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To solve the problem that the debugging efficiency of a microcomputer is not satisfactory since only either the debug of a main program or the debug of an interrupting processing program can be realized in a conventional emulation system. SOLUTION: In a data processor for executing a main program, an interrupting processing program, and a program for emulation for debugging the main program or the interrupting processing program, the program for emulation is executed, and then whether the main program should be restored or the interrupting processing program should be restored can be selected.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、デバッグ技術さらには
半導体集積回路化されたデータ処理装置に適用して特に
有効な技術に関し、例えばシングルチップマイクロコン
ピュータのエミュレーション用プロセッサに利用して有
効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a debugging technique and a technique particularly effective when applied to a data processing device formed into a semiconductor integrated circuit. For example, the present invention relates to a technique effective for a processor for emulation of a single-chip microcomputer. It is about.

【０００２】[0002]

【従来の技術】シングルチップマイクロコンピュータを
用いたシステムの開発を行うために、いわゆるインサー
キットエミュレータとよばれるマイクロコンピュータ開
発装置が用いられる。マイクロコンピュータ開発装置
は、パーソナルコンピュータなどからなるソフトウェア
開発用のシステム開発装置と、開発中の応用システムと
の間に接続され、その応用システムに装着されるべきシ
ングルチップマイクロコンピュータ（ターゲットマイク
ロコンピュータ）の機能を代行しつつ、デバッガーとし
ての機能を有し、ソフトウェアあるいは応用システムの
開発を支援するものである。2. Description of the Related Art In order to develop a system using a single-chip microcomputer, a microcomputer development apparatus called an in-circuit emulator is used. The microcomputer development device is connected between a system development device for software development, such as a personal computer, and an application system under development, and is a single-chip microcomputer (target microcomputer) to be mounted on the application system. It acts as a debugger while acting on behalf of the function, and supports the development of software or application systems.

【０００３】このマイクロコンピュータ開発装置には上
記シングルチップマイクロコンピュータに対応した機能
を有するエバリュエーションチップとよばれる評価用の
エミュレーション用プロセッサが用いられる。かかるエ
ミュレーション用プロセッサにターゲットマイクロコン
ピュータの機能と、マイクロコンピュータの内部状態を
出力したりマイクロコンピュータの動作を制御するエミ
ュレーション専用の機能を持たせることにより、マイク
ロコンピュータ開発装置の開発が容易とされる。インサ
ーキットエミュレータについては、例えば、平成元年１
１月（株）日立製作所発行『Ｈ８／３３０ ＡＳＥ ｍ
ｏｄｅｌＩ』に、またシングルチップマイクロコンピュ
ータについては、（株）日立製作所平成元年８月発行
『Ｈ８／３３０ ＨＤ６４７３３０８ ＨＤ６４３３３
０８ ハードウェアマニュアル』に、また、エミュレー
ション用プロセッサについては、例えば、特開昭６３−
１０６８４０などに記載されている。The microcomputer development apparatus uses an evaluation emulation processor called an evaluation chip having a function corresponding to the single-chip microcomputer. By providing the emulation processor with a function of the target microcomputer and a function dedicated to emulation for outputting the internal state of the microcomputer and controlling the operation of the microcomputer, development of the microcomputer development device is facilitated. For in-circuit emulators, for example,
January “H8 / 330 ASE m” issued by Hitachi, Ltd.
odelI ”and“ H8 / 330 HD6473308 HD64333 ”issued in August 1989 by Hitachi, Ltd. for a single-chip microcomputer.
08 Hardware Manual ”and the emulation processor are described in, for example,
106840 and the like.

【０００４】かかるインサーキットエミュレータには、
詳細なデバッグを行なえるようにするために、いわゆる
シングルステップ機能が設けられる。シングルステップ
機能は、シングルチップマイクロコンピュータの中央処
理装置（ＣＰＵ）が、デバッグ対象のプログラム（ユー
ザプログラム）を１命令実行する毎に、ＣＰＵ内部の例
えばプログラムカウンタ・コンディションコードレジス
タ・汎用レジスタ等のレジスタの内容、あるいは実行し
た命令のアドレス、ニーモニック符号等をシステム開発
装置のＣＲＴ画面に表示するものである。しかるに、通
常ＣＰＵ内部のレジスタの内容は、エミュレーション用
プロセッサ外部から直接読み出すことができない。ＣＰ
Ｕの動作中にレジスタの内容を読み出すためには、レジ
スタの内容を出力するための信号線がレジスタのビット
数分だけ、例えばプログラムカウンタが１６ビット、コ
ンディションコードレジスタが８ビット、汎用レジスタ
が各１６ビット８本の場合、１５２本必要となってしま
う。[0004] Such an in-circuit emulator includes:
To enable detailed debugging, a so-called single step function is provided. The single-step function is such that each time a central processing unit (CPU) of a single-chip microcomputer executes one instruction of a program to be debugged (user program), a register such as a program counter, a condition code register, and a general-purpose register in the CPU is executed. Or the address of the executed instruction, the mnemonic code, etc., are displayed on the CRT screen of the system development device. However, usually, the contents of the register inside the CPU cannot be read directly from outside the emulation processor. CP
To read the contents of the register during the operation of U, the number of signal lines for outputting the contents of the register is equal to the number of bits of the register. For example, the program counter is 16 bits, the condition code register is 8 bits, and the general purpose register is In the case of 8 bits of 16 bits, 152 lines are required.

【０００５】そこで、ＣＰＵが前記１命令を実行した後
に、エミュレーション用プロセッサ外部から与えられる
エミュレーション用割込み（ブレーク割込み）によって
ＣＰＵにエミュレーション用プログラムを実行させ、こ
のエミュレーション用プログラムでＣＰＵの内部の汎用
レジスタの内容をエミュレーション用プロセッサ外部に
ライトさせ、このライトデータをシステム開発装置に表
示するようにしている。なお、プログラムカウンタ・コ
ンディションコードレジスタについては前記ブレーク割
込み処理時に退避されるため、この内容を表示すればよ
い。そして、エミュレーション用プログラムの最後に、
かかるエミュレーション用プログラムからユーザプログ
ラムに復帰するためのリターンフロームブレーク命令
（以下、ＲＴＢ命令と記する）を実行し、前記退避した
プログラムカウンタ・コンディションコードレジスタを
回復するようにしている。Therefore, after the CPU executes the one instruction, the CPU causes the CPU to execute the emulation program by an emulation interrupt (break interrupt) given from outside the emulation processor. The emulation program causes the CPU to execute the general-purpose register inside the CPU. Is written outside the emulation processor, and this write data is displayed on the system development device. Since the program counter / condition code register is saved at the time of the above-described break interrupt processing, the contents thereof may be displayed. And at the end of the emulation program,
A return from break instruction (hereinafter, referred to as an RTB instruction) for returning from the emulation program to the user program is executed to restore the saved program counter / condition code register.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よって明らかとされた。すなわち、前記表示内容をイン
サーキットエミュレータ使用者（ユーザ）が検査し、次
のコマンドを入力するまで、ＣＰＵはエミュレーション
用プログラム上で待機状態とされる。この待機時間、例
えば１秒間はシングルチップマイクロコンピュータある
いはエミュレーション用プロセッサの動作基本周期、例
えば１００ナノ秒間に比べて著しく長い。このため、シ
ングルチップマイクロコンピュータあるいはエミュレー
ション用プロセッサのタイマ・カウンタなどが動作して
いる場合、いわゆるタイマ割込みが要求されることがあ
る。この時、前記ブレーク割込み処理からＲＴＢ命令実
行までは、エミュレーション用プログラムの性質上、ユ
ーザの割込みは受付けられないようになっている。However, it has been found by the present inventors that the above-described technique has the following problems. That is, the in-circuit emulator user (user) examines the display contents, and the CPU is put on standby on the emulation program until the next command is input. This waiting time, for example, one second is significantly longer than the basic operation cycle of the single-chip microcomputer or the emulation processor, for example, 100 nanoseconds. Therefore, when a single-chip microcomputer or a timer / counter of an emulation processor is operating, a so-called timer interrupt may be required. At this time, from the break interrupt processing to the execution of the RTB instruction, a user interrupt is not accepted due to the nature of the emulation program.

【０００７】しかしながら、ＲＴＢ命令実行後に割込み
を受け付けるか受け付けないかはシステム設計者の自由
であり、受け付けるものとすると、割込みが発生してい
れば、この割込み処理を実行し、割込み処理プログラム
の先頭１命令を実行して、ブレーク割込み処理を実行し
た後、ＣＰＵ内部のレジスタの内容を表示することにな
る。この場合には、割込み処理プログラムのデバッグは
可能であるが、主プログラムのデバッグはできない。一
方、ＲＴＢ命令実行後に割込みを受付けないものとする
と、割込みが発生していてもその割込み処理は実行せ
ず、次の１命令を実行した後、ブレーク割込み処理を実
行して、ＣＰＵ内部のレジスタの内容を表示することに
なる。この場合には、主プログラムのデバッグは可能で
あるが、割込み処理プログラムのデバッグはできなくな
る。このような場合、ユーザが主プログラムと割込み処
理プログラムのいずれをデバッグするかは、使用状況な
どによって異なる。また、ある時点までは主プログラム
を、そのあとは割込み処理プログラムをデバッグするよ
うな場合も考えられる。しかしながら従来のシステムで
は、これらのいずれか一方しかできないため、マイクロ
コンピュータのデバッグ効率が低下していた。However, it is up to the system designer to accept or not accept the interrupt after the execution of the RTB instruction. If an interrupt is to be accepted, this interrupt processing is executed if an interrupt has occurred, and the top of the interrupt processing program is executed. After executing one instruction and executing the break interrupt processing, the contents of the register in the CPU are displayed. In this case, the interrupt processing program can be debugged, but the main program cannot be debugged. On the other hand, if an interrupt is not accepted after execution of the RTB instruction, even if an interrupt has occurred, the interrupt processing is not executed, and after executing the next instruction, a break interrupt processing is executed and the register in the CPU is executed. Will be displayed. In this case, the main program can be debugged, but the interrupt processing program cannot be debugged. In such a case, whether the user debugs the main program or the interrupt processing program differs depending on the use situation. Further, there may be a case where the main program is debugged until a certain point in time, and then the interrupt processing program is debugged. However, in the conventional system, only one of these can be performed, so that the debugging efficiency of the microcomputer has been reduced.

【０００８】本発明の目的は、シングルステップ機能実
行中に割込みを受付けるか受付けないかをインサーキッ
トエミュレータ使用者が指定することができ、これによ
ってマイクロコンピュータのデバッグ効率を向上させる
ことができるインサーキットエミュレータを提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。An object of the present invention is to enable an in-circuit emulator user to specify whether or not to accept an interrupt during execution of a single-step function, thereby improving the debugging efficiency of a microcomputer. To provide an emulator. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【０００９】[0009]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、エミュレーション用プロセッサ
において、ＲＴＢ命令実行後に割込みを受付けるか受付
けないかをエミュレーション用プロセッサ外部から指定
する手段を設けるようにしたものである。また、前記指
定する手段は、システム開発装置に入力されたコマンド
または信号によって制御されるようにする。The outline of a typical invention among the inventions disclosed in the present application is as follows. That is, the emulation processor is provided with means for designating, from outside the emulation processor, whether to accept or not to accept the interrupt after executing the RTB instruction. Further, the designating means is controlled by a command or a signal input to the system development device.

【００１０】[0010]

【作用】上記した手段によれば、インサーキットエミュ
レータ使用者が、シングルステップ機能実行中に割込み
を受付けるか受付けないかを、システム開発装置を操作
することによって指定できるようになり、これによって
マイクロコンピュータのデバッグ効率を向上させるとい
う目的が達成される。According to the above-mentioned means, the user of the in-circuit emulator can specify whether to accept or not to accept an interrupt during execution of the single-step function by operating the system development device. The purpose of improving the debugging efficiency of the program is achieved.

【００１１】[0011]

【実施例】図１には本発明にかかるエミュレーション用
プロセッサの一実施例を示すブロック図が示されてい
る。この実施例のエミュレーション用プロセッサ１は、
ＣＰＵ１１、３２ｋバイトのＲＯＭ（リードオンリメモ
リ）１２、１ｋバイトのＲＡＭ（ランダムアクセスメモ
リ）１３、タイマ１４、シリアルコミュニケーションイ
ンタフェース（ＳＣＩ）１５、外部バスインタフェース
１６、入出力ポート１７および割込み制御回路１８など
の機能ブロックからなるシングルチップマイクロコンピ
ュータ部１０、バッファ回路やラッチ回路などからなる
入力回路２１とエミュレーション用インタフェース２２
を含むエミュレーション用プロセッサ専用ブロック２０
とから構成され、公知の半導体製造技術によって１つの
半導体基板上に形成されている。FIG. 1 is a block diagram showing one embodiment of an emulation processor according to the present invention. The emulation processor 1 according to this embodiment includes:
CPU 11, 32 kbyte ROM (read only memory) 12, 1 kbyte RAM (random access memory) 13, timer 14, serial communication interface (SCI) 15, external bus interface 16, input / output port 17, interrupt control circuit 18, etc. Single-chip microcomputer unit 10 composed of the following functional blocks, an input circuit 21 composed of a buffer circuit and a latch circuit, and an emulation interface 22
Emulation processor dedicated block 20 including
And is formed on one semiconductor substrate by a known semiconductor manufacturing technique.

【００１２】上記エミュレーション用プロセッサは、外
部バスインタフェース１６を介してターゲットとなる応
用システムと接続され、信号の送受信を行なうととも
に、エミュレーションインタフェース２２を介して図示
しないマイクロコンピュータ開発装置と接続されてい
る。上記外部バスインタフェース１６には、例えばポー
トの入出力データ、タイマの入出力信号などが、また上
記エミュレーションインタフェース２２には、例えばＣ
ＰＵのリード動作またはライト動作を示す信号、命令フ
ェッチ動作を示す信号あるいはブレーク割込み信号など
が入出力される。この実施例のエミュレーション用プロ
セッサは、ターゲットとなるシングルチップマイクロコ
ンピュータと同一の機能ブロックを有し、特に制限はさ
れないものの、動作周波数なども同一とされている。か
かるエミュレーション用プロセッサを使用することによ
り、マイクロコンピュータ開発装置内部にＴＴＬ回路な
どによって、上記シングルチップマイクロコンピュータ
の動作を代行する論理ゲートを省くことができる。さら
に、この実施例のエミュレーション用プロセッサには、
ＲＴＢ命令実行後に割込みを受け付けるか受け付けない
かを指定するための制御入力端子２３が設けられてい
る。The emulation processor is connected to a target application system via an external bus interface 16, transmits and receives signals, and is connected to a microcomputer development device (not shown) via an emulation interface 22. The external bus interface 16 receives, for example, input / output data of a port, the input / output signal of a timer, and the like.
A signal indicating a PU read or write operation, a signal indicating an instruction fetch operation, a break interrupt signal, or the like is input / output. The emulation processor of this embodiment has the same functional blocks as the target single-chip microcomputer, and is not particularly limited, but has the same operating frequency and the like. By using such an emulation processor, it is possible to omit a logic gate for performing the operation of the single-chip microcomputer by using a TTL circuit or the like in the microcomputer development device. Further, the emulation processor of this embodiment includes:
A control input terminal 23 is provided for designating whether or not to accept an interrupt after execution of the RTB instruction.

【００１３】図２には、上記エミュレーション用プロセ
ッサを用いたマイクロコンピュータ開発装置の概略ブロ
ック図が示されている。図２において、４はターゲット
となる応用システムで、この応用システムにはターゲッ
トマイクロコンピュータが搭載されるソケット４１が設
けられており、このソケット４１にはマイクロコンピュ
ータ開発装置３のエミュレーション用プロセッサ１から
延設されたケーブル３１の先端のコネクタ部３０が装着
される。また、エミュレーション用プロセッサ１は上記
エミュレーションインタフェース２２を介してエミュレ
ーションバス３２に接続される。上記エミュレーション
バスを介して、エミュレーション用プロセッサ１の内部
状態に応じた情報などが出力され、また、エミュレーシ
ョン用プロセッサ１に対し、エミュレーションのための
各種制御信号が入力される。FIG. 2 is a schematic block diagram of a microcomputer development apparatus using the emulation processor. In FIG. 2, reference numeral 4 denotes a target application system, which is provided with a socket 41 on which a target microcomputer is mounted. The socket 41 extends from the emulation processor 1 of the microcomputer development device 3. The connector part 30 at the tip of the provided cable 31 is attached. Further, the emulation processor 1 is connected to an emulation bus 32 via the emulation interface 22. Information and the like corresponding to the internal state of the emulation processor 1 are output via the emulation bus, and various control signals for emulation are input to the emulation processor 1.

【００１４】さらに、上記エミュレーションバスには、
特に制限はされないものの、応用システムまたはターゲ
ットマイクロコンピュータ内蔵のメモリを代行するため
のＲＡＭからなるエミュレーションメモリ３３と、エミ
ュレーション用プロセッサな制御状態やエミュレーショ
ンバスの状態を監視してその状態が予め設定された状態
に達したときに、上記エミュレータ専用割込みを入力し
て、エミュレーション用プロセッサによるプログラムの
実行を停止させる（ブレーク）ためのブレーク制御回路
３４と、上記ＣＰＵのリード動作またはライト動作を示
す信号、命令リード動作を示す信号などに基づき、エミ
ュレーションバス３２に与えられるアドレスやデータさ
らには制御情報を逐次蓄えるリアルタイムトレース回路
３５などが接続される。上記エミュレーションメモリ３
３、ブレーク制御回路３４、リアルタイムトレース回路
３５はコントロールバス３６を介してコントロールプロ
セッサ３７の制御を受けるようになっている。上記コン
トロールバス３６は、エミュレーション用プロセッサ制
御回路３８に接続されるとともに、ホストインタフェー
ス回路３９を介して、パーソナルコンピュータなどから
なるシステム開発装置５に接続される。Further, the emulation bus includes:
Although not particularly limited, an emulation memory 33 composed of a RAM for substituting a built-in memory for an application system or a target microcomputer, and a control state of an emulation processor and a state of an emulation bus are monitored and set in advance. When the state is reached, a break control circuit 34 for inputting the interrupt exclusive to the emulator and stopping (breaking) the execution of the program by the emulation processor, and a signal or instruction indicating a read operation or a write operation of the CPU. A real-time trace circuit 35 for sequentially storing addresses, data, and control information applied to the emulation bus 32 based on a signal indicating a read operation or the like is connected. Emulation memory 3
3. The break control circuit 34 and the real-time trace circuit 35 are controlled by a control processor 37 via a control bus 36. The control bus 36 is connected to an emulation processor control circuit 38 and to a system development device 5 such as a personal computer via a host interface circuit 39.

【００１５】上記マイクロコンピュータ開発装置３に
は、システム開発装置５のキーボード等からシングルス
テップ機能実行中に割込みを受け付けるか受け付けない
かの指令が入力される。この入力に対応した信号が、上
記ホストインタフェース回路３９およびコントロールバ
ス３６を介して上記コントロールプロセッサ３７に与え
られる。すると、コントロールプロセッサ３７は上記信
号に対応したデータをコントロールバス３６を介して、
上記エミュレーション用プロセッサ制御回路３８に与え
る。また、エミュレーション用プロセッサ制御回路３８
は上記データに基づいて、上記エミュレーション用プロ
セッサ１の制御信号入力端子２３（図１参照）に“０”
レベルまたは“１”レベルの割込み受付制御信号ＩＲＣ
を供給し、ＲＴＢ命令実行後に割込みを受け付けるか受
け付けないかを指定する。A command to accept or not accept an interrupt during execution of the single step function is input to the microcomputer development device 3 from the keyboard or the like of the system development device 5. A signal corresponding to this input is provided to the control processor 37 via the host interface circuit 39 and the control bus 36. Then, the control processor 37 sends data corresponding to the signal via the control bus 36.
This is given to the emulation processor control circuit 38. The emulation processor control circuit 38
Is "0" at the control signal input terminal 23 (see FIG. 1) of the emulation processor 1 based on the data.
Level or "1" level interrupt acceptance control signal IRC
And specifies whether to accept or not to accept an interrupt after executing the RTB instruction.

【００１６】図３には、エミュレーション用プロセッサ
制御回路３８の１実施例のブロック図が示されている。
この実施例のエミュレーション用プロセッサ制御回路３
８は、図３に示されているようにフリップフロップＦＦ
１によって構成されている。このフリップフロップＦＦ
１のデータ入力端子に、コントロールバス３６上のデー
タ信号の０ビットＣＤ０が入力され、また、クリア端子
ＣＬＲにはエミュレータリセット信号Ｅ−ＲＳＴが、ク
ロック端子ＣＫにはコントロールアドレスバスを解読し
たコントロールアドレスデコード信号ＣＡＤとコントロ
ールバスライト信号ＣＢＷとの論理積が入力されてい
る。上記エミュレータリセット信号Ｅ−ＲＳＴは、特に
制限はされないものの、マイクロコンピュータ開発装置
３の外部から与えられるリセット信号にしたがってハイ
レベルとされるほか、電源投入時にもハイレベルとされ
る。上記コントロールアドレスデコード信号ＣＡＤは、
コントロールプロセッサ３７のアドレスマップ上で上記
エミュレーション用プロセッサ制御回路３８が存在する
所定のアドレスを、コントロールプロセッサ３７がリー
ド・ライトした時にハイレベルとされる。そして、上記
フリップフロップＦＦ１の出力が、割込み受付制御信号
ＩＲＣとしてエミュレーション用プロセッサ１に与えら
れる。FIG. 3 is a block diagram showing one embodiment of the emulation processor control circuit 38. As shown in FIG.
Emulation processor control circuit 3 of this embodiment
8 is a flip-flop FF as shown in FIG.
1. This flip-flop FF
1, a data input terminal of 0, 0 bit CD0 of the data signal on the control bus 36 is input, an emulator reset signal E-RST is applied to the clear terminal CLR, and a control address obtained by decoding the control address bus is applied to the clock terminal CK. The logical product of the decode signal CAD and the control bus write signal CBW is input. Although not particularly limited, the emulator reset signal E-RST is set to a high level in accordance with a reset signal supplied from outside the microcomputer development device 3, and is also set to a high level when the power is turned on. The control address decode signal CAD is
A predetermined address where the emulation processor control circuit 38 exists on the address map of the control processor 37 is set to a high level when the control processor 37 reads / writes. Then, the output of the flip-flop FF1 is provided to the emulation processor 1 as an interrupt acceptance control signal IRC.

【００１７】なお、上記フリップフロップＦＦ１のライ
トはシングルステップ動作時にのみ可能とされるように
してもよい。すなわち、マイクロコンピュータ開発装置
３に電源を投入すると、上記フリップフロップＦＦ１が
クリアされ、割込み受付制御信号ＩＲＣが“０”レベル
とされ、エミュレーション用プロセッサ１は、ＲＴＢ命
令実行後も割込みを受け付けるものとして動作する。シ
ングルステップ機能を実行する場合に、割込みを許可し
たいときにはかかる状態でエミュレーション動作を行な
う。割込みを禁止したいときには、システム開発装置３
から所定の指示を与えて、コントロールプロセッサ３７
が上記コントロールバス３６を使用して上記フリップフ
ロップＦＦ１に“１”をライトした状態で、エミュレー
ション動作を行えばよい。The writing of the flip-flop FF1 may be enabled only during the single step operation. That is, when the microcomputer development device 3 is turned on, the flip-flop FF1 is cleared, the interrupt acceptance control signal IRC is set to the "0" level, and the emulation processor 1 accepts an interrupt even after executing the RTB instruction. Operate. When executing the single-step function, if it is desired to permit an interrupt, the emulation operation is performed in such a state. If you want to prohibit interrupts,
From the control processor 37
The emulation operation may be performed while "1" is written to the flip-flop FF1 using the control bus 36.

【００１８】システム開発装置３から与えられる所定の
指示は、入力されるべきコマンドとして割込み許可と割
込み禁止の２種類設けて行なってもよいし、シングルス
テップを指示するコマンドのあとに割込みを許可するか
禁止するかを選択する第２のコマンドを入力するもので
あってもよい。第２のコマンドを入力する方式の場合に
は、割込みを禁止した状態でシングルステップ動作で所
望の命令を実行させてから、前記第２のコマンドを入力
して、割込みを許可して割込み処理プログラムのシング
ルステップ動作を継続させるようにすることができる。
特に制限はされないものの、上記フリップフロップＦＦ
１はＴＴＬ回路を用いて構成することができる。The predetermined instruction given from the system development device 3 may be performed by providing two types of commands to be input, interrupt enable and interrupt disable, or permit an interrupt after a command instructing a single step. A second command for selecting whether to prohibit or prohibit may be input. In the case of the method of inputting the second command, a desired instruction is executed by a single step operation in a state where the interrupt is disabled, and then the second command is input, the interrupt is enabled, and the interrupt processing program is executed. Can be continued.
Although not particularly limited, the flip-flop FF
1 can be configured using a TTL circuit.

【００１９】図４には、上記制御回路３８から上記制御
信号入力端子２３に入力される割込み受付制御信号ＩＲ
Ｃを受ける入力回路２１の具体的回路構成例が示されて
いる。上記割込み受付制御信号ＩＲＣは、インバータＩ
１を介して直列接続された２個のフリップフロップＦＦ
２、ＦＦ３からなるラッチ回路ＬＴに入力されている。
これらのフリップフロップＦＦ２、ＦＦ３のクロックは
システムクロックφとその反転信号φ’によって動作さ
れる。特に制限はされないものの、ＣＰＵ１１の割込み
要求の検査はシステムクロックφが１レベルの期間に行
なわれるものとし、フリップフロップＦＦ３の出力信号
の割込み制御回路１８に到達するまでの遅延時間を考慮
して、フリップフロップＦＦ３はシステムクロックφが
ロウレベルの期間に変化するものとした。そして、フリ
ップフロップＦＦ３の出力が上記割込み制御回路１８に
対する制御信号ＩＭとして用いられる。FIG. 4 shows an interrupt acceptance control signal IR input from the control circuit 38 to the control signal input terminal 23.
A specific circuit configuration example of the input circuit 21 receiving C is shown. The interrupt acceptance control signal IRC is output from the inverter I
2 flip-flops FF connected in series through
2, and is input to a latch circuit LT composed of FF3.
The clocks of these flip-flops FF2 and FF3 are operated by the system clock φ and its inverted signal φ ′. Although not particularly limited, it is assumed that the inspection of the interrupt request of the CPU 11 is performed during a period when the system clock φ is at one level, and a delay time until the output signal of the flip-flop FF3 reaches the interrupt control circuit 18 is considered. The flip-flop FF3 changes during a period when the system clock φ is at a low level. The output of the flip-flop FF3 is used as a control signal IM for the interrupt control circuit 18.

【００２０】なお、上記制御信号入力端子２３は、Ｎチ
ャネル型ＭＯＳトランジスタＱ４を介して接地レベルＧ
ＮＤに接続されている。トランジスタＱ４はゲート電圧
が電源レベルＶｃｃとされており、常に導通状態とされ
るが、その抵抗値を比較的大きく設定してある。例え
ば、いわゆるＴＴＬロジックの出力信号を、この専用入
力端子に入力する場合には、かかるＴＴＬロジックのハ
イレベル出力抵抗値よりも大きくしておけばよい。これ
によって、上記制御信号ＩＲＣを使用しないインサーキ
ットエミュレータにあっては、かかる専用端子２３を開
放状態としておけば、インバータＩ１の入力はトランジ
スタＱ４によってロウレベルとされて、割込みは許可状
態とされる。The control signal input terminal 23 is connected to the ground level G via an N-channel MOS transistor Q4.
Connected to ND. Transistor Q4 has a gate voltage at power supply level Vcc and is always in a conductive state, but has a relatively large resistance value. For example, when an output signal of a so-called TTL logic is input to this dedicated input terminal, it may be larger than a high-level output resistance value of the TTL logic. As a result, in the in-circuit emulator that does not use the control signal IRC, if the dedicated terminal 23 is left open, the input of the inverter I1 is set to the low level by the transistor Q4, and the interrupt is enabled.

【００２１】また、上記制御信号ＩＲＣを使用するイン
サーキットエミュレータにあっては、上記専用端子２３
にＴＴＬロジック等により所望の信号をあたえれば、イ
ンバータＩ１にはトランジスタＱ４によるプルダウンレ
ベルよりもＴＴＬロジックの出力値たるが制御信号ＩＲ
Ｃが優先されて入力され、制御信号ＩＲＣのレベルに応
じて割込みの許可／禁止が指定される。また、システム
クロックφに同期したフリップフロップＦＦ２、ＦＦ３
を介することによって、割込み制御回路１８やＣＰＵ１
１にシステムクロックφの基本周期より短い信号を与え
たり、しきい値レベル近傍の信号を与えることによって
割込み制御回路１８またはＣＰＵ１１が誤動作すること
を防ぐことができる。In the in-circuit emulator using the control signal IRC, the dedicated terminal 23
When a desired signal is given by TTL logic or the like to the inverter I1, the output value of the TTL logic becomes higher than the pull-down level by the transistor Q4, but the control signal IR
C is input with priority, and interruption permission / inhibition is designated according to the level of the control signal IRC. Also, flip-flops FF2, FF3 synchronized with the system clock φ
Through the interrupt control circuit 18 and the CPU 1
By giving a signal shorter than the basic cycle of the system clock φ or a signal near the threshold level to 1, malfunction of the interrupt control circuit 18 or the CPU 11 can be prevented.

【００２２】図５には、上記エミュレーション用プロセ
ッサ１内の割込み制御回路１８の一実施例のブロック図
が示されている。特に制限はされないものの、シングル
チップマイクロコンピュータあるいはエミュレーション
用プロセッサの外部から与えられる割込み要求信号や内
蔵の機能ブロックから与えられる割込み要求信号（ユー
ザ割込み要求信号）はこの割込み制御回路１８によって
調停される。割込みにはマスク可能な割込みＩＲＱｎ
（ＩＲＱ０，……）とマスク不可能な割込みＮＭＩがあ
る。割込み制御回路１８にはＣＰＵ１１内の割込みマス
クビットの状態を示す信号ＩＢが入力されており、割込
み制御回路１８はこれらの信号に基づいて、ＣＰＵ１１
に割込みを要求するかしないかを制御する。すなわち、
割込みマスクビットＩＢによって割込みが禁止されてい
る場合、ＮＭＩ割込み要求が存在すればＣＰＵ１１に割
込みを要求し、ＮＭＩ割込み要求が存在しなければ、そ
の他の割込みマスク可能な割込み要求が存在してもＣＰ
Ｕ１１には割込みを要求しない。また、割込みマスクビ
ットＩＢによって割込みが許可されている場合、いずれ
かの割込み要求が存在すればＣＰＵ１１に割込みを要求
するものである。FIG. 5 is a block diagram showing one embodiment of the interrupt control circuit 18 in the emulation processor 1. As shown in FIG. Although not particularly limited, the interrupt control circuit 18 arbitrates an interrupt request signal provided from outside the single-chip microcomputer or the emulation processor or an interrupt request signal (user interrupt request signal) provided from a built-in functional block. Interrupts that can be masked by interrupts IRQn
(IRQ0,...) And a non-maskable interrupt NMI. The signal IB indicating the state of the interrupt mask bit in the CPU 11 is input to the interrupt control circuit 18, and the interrupt control circuit 18
Control whether an interrupt is requested. That is,
When the interrupt is prohibited by the interrupt mask bit IB, an interrupt is requested to the CPU 11 if there is an NMI interrupt request, and if there is no NMI interrupt request, the CP is output even if there are other interrupt maskable interrupt requests.
No interrupt is requested to U11. When an interrupt is permitted by the interrupt mask bit IB, the CPU 11 requests the CPU 11 if any interrupt request exists.

【００２３】なお、前記ブレーク割込みは、その性質
上、割込みマスクビットの状態によらず受け付けられ
る。ＣＰＵ１１は各命令の実行終了前に、割込み制御回
路１８からの割込み要求信号を検査して、割込みが要求
されていれば割込み処理を実行し、割込みが要求されて
いなければ次の命令を実行することを選択する。本実施
例においては、割込み制御回路１８への入力信号とし
て、前記入力回路２１から与えられる制御信号ＩＭと、
ＲＴＢ命令実行を示す信号ＲＢＥＸが追加されている。
マスク可能な割込み要求ＩＲＱｎはオアゲートＧ１に入
力されて、いずれか１つの割込みが要求されていればゲ
ートＧ１の出力は“１”レベルとなる。割込みマスクビ
ットＩＢはインバータＩ２により反転されて上記ゲート
Ｇ１の出力とともにアンドゲートＧ３に入力される。こ
のため、割込みマスクビットが割込み禁止状態すなわち
ＩＢビットが“１”レベルであればマスク可能な割込み
要求ＩＲＱｎが要求されていても、ゲートＧ３の出力は
“０”レベルとなる。割込みマスクビットが割込み許可
状態すなわちＩＢビットが“０”レベルであればマスク
可能な割込み要求ＩＲＱｎが要求されているかいないか
によって、ゲートＧ３の出力は“１”レベルまたは
“０”レベルとなる。The break interrupt is accepted by its nature irrespective of the state of the interrupt mask bit. The CPU 11 checks the interrupt request signal from the interrupt control circuit 18 before execution of each instruction, and executes the interrupt processing if an interrupt is requested, and executes the next instruction if the interrupt is not requested. Choose that. In the present embodiment, as an input signal to the interrupt control circuit 18, a control signal IM given from the input circuit 21;
A signal RBEX indicating execution of an RTB instruction is added.
The maskable interrupt request IRQn is input to the OR gate G1, and if any one interrupt is requested, the output of the gate G1 becomes "1" level. The interrupt mask bit IB is inverted by the inverter I2 and input to the AND gate G3 together with the output of the gate G1. Therefore, if the interrupt mask bit is in the interrupt disabled state, that is, if the IB bit is at "1" level, the output of the gate G3 is at "0" level even if the maskable interrupt request IRQn is requested. When the interrupt mask bit is in the interrupt enabled state, that is, when the IB bit is at the "0" level, the output of the gate G3 becomes the "1" level or the "0" level depending on whether or not the maskable interrupt request IRQn is requested.

【００２４】そして、このアンドゲートＧ３の出力とＮ
ＭＩ割込み要求信号ＮＭＩがオアゲートＧ４に入力され
ている。ユーザ割込み要求が存在し、そのユーザ割込み
が許可されている場合にオアゲートＧ４は“１”レベル
になる。制御信号ＩＭとＲＴＢ命令の実行を示す信号Ｒ
ＢＥＸは、それぞれインバータＩ５、Ｉ６に入力されて
反転された後、オアゲートＧ７に入力される。このオア
ゲートＧ７と前記オアゲートＧ４の出力がアンドゲート
Ｇ８に入力される。これによって、ＲＴＢ命令実行中で
なければ、あるいはＲＴＢ命令実行中であっても制御信
号ＩＭが“０”レベルであれば、オアゲートＧ７の出力
が“１”レベルとなって、オアゲートＧ４の出力がアン
ドゲートＧ８の出力となり、ユーザ割込み要求をＣＰＵ
１１に与える。The output of the AND gate G3 and N
The MI interrupt request signal NMI is input to the OR gate G4. When a user interrupt request exists and the user interrupt is permitted, the OR gate G4 becomes "1" level. Control signal IM and signal R indicating execution of RTB instruction
The BEX is input to the inverters I5 and I6, inverted, and then input to the OR gate G7. The outputs of the OR gate G7 and the OR gate G4 are input to the AND gate G8. Accordingly, if the RTB instruction is not being executed or the control signal IM is at the “0” level even during the execution of the RTB instruction, the output of the OR gate G7 becomes “1” level, and the output of the OR gate G4 becomes The output of AND gate G8, and the user interrupt request is sent to CPU
Give to 11.

【００２５】従ってＲＴＢ命令実行の次には、ユーザ割
込みが要求されていれば割込み処理を、ユーザ割込みが
要求されていなければ次の命令が実行される。しかし、
ＲＴＢ命令実行中であり、制御信号ＩＭが“１”レベル
であれば、ユーザ割込み要求の状態によらずアンドゲー
トＧ８の出力は“０”レベルとなり、ＣＰＵ１１にはユ
ーザ割込み要求が与えられないようになる。従って、Ｒ
ＴＢ命令実行の次には必ず次の命令が実行される。特に
制限はされないものの、前記アンドゲートＧ８の出力は
オアゲートＧ９を介してＣＰＵ１１に与えられ、オアゲ
ートＧ９の他方の入力にはブレーク割込み要求信号ＢＲ
Ｋが入力されている。すなわち、ブレーク割込みＢＲＫ
は、割込みマスクビットＩＢ、実行中の命令、制御信号
ＩＲＣの状態によらず、常に受け付けられる。なお、図
示しないが、割込み制御回路１８はベクタアドレス発生
回路を備え，ベクタアドレス信号をＣＰＵ１に与えて、
いずれの割込みが発生しているかを知らせる。Therefore, after the execution of the RTB instruction, if a user interrupt is requested, an interrupt process is executed. If no user interrupt is requested, the next instruction is executed. But,
If the RTB instruction is being executed and the control signal IM is at the "1" level, the output of the AND gate G8 will be at the "0" level regardless of the state of the user interrupt request, and the CPU 11 will not receive the user interrupt request. become. Therefore, R
After execution of the TB instruction, the next instruction is always executed. Although not particularly limited, the output of the AND gate G8 is given to the CPU 11 through the OR gate G9, and the other input of the OR gate G9 has a break interrupt request signal BR
K has been entered. That is, break interrupt BRK
Is always accepted regardless of the state of the interrupt mask bit IB, the instruction being executed, and the control signal IRC. Although not shown, the interrupt control circuit 18 includes a vector address generating circuit, and supplies a vector address signal to the CPU 1 to
Notify which interrupt is occurring.

【００２６】図６には、上記エミュレーション用プロセ
ッサによるシングルステップ動作の一例のフローチャー
トが示されている。ＣＰＵ１１はユーザプログラムの１
命令を実行すると（ステップＳ１）、ブレーク割込みが
要求されているか判定し（ステップＳ２）、要求されて
いればＣＰＵ１１はブレーク割込み処理を行なってから
（ステップＳ３）、エミュレーションプログラムを実行
してレジスタの内容の表示などの所定の処理を行なう
（ステップＳ４）。エミュレーションプログラムを終了
すると、ＣＰＵ１１は待機状態（システム開発装置から
のコマンド待ち）となる（ステップＳ５）。システム開
発装置において例えばリターンキーが操作され、所定の
コマンドがエミュレーション用プロセッサ入力されると
待機状態は解除され、ＲＴＢ命令を実行する（ステップ
Ｓ６）。FIG. 6 is a flowchart showing an example of the single-step operation by the emulation processor. CPU 11 is a user program 1
When the instruction is executed (step S1), it is determined whether or not a break interrupt is requested (step S2). If so, the CPU 11 performs a break interrupt process (step S3), and then executes the emulation program to execute the register emulation. A predetermined process such as display of contents is performed (step S4). When the emulation program ends, the CPU 11 enters a standby state (waiting for a command from the system development device) (step S5). When, for example, the return key is operated in the system development device and a predetermined command is input to the emulation processor, the standby state is released and the RTB instruction is executed (step S6).

【００２７】それから、再びブレーク割込みが要求され
ているか判定し（ステップＳ７）、要求されていればス
テップＳ３へ戻ってブレーク割込み処理を経て、エミュ
レーションプログラムを実行する。ＲＴＢ命令（ステッ
プＳ６）実行後、ブレーク割込み要求がなければステッ
プＳ８へ進む。ここで、上記割込み受付制御信号ＩＲＣ
により割込みが禁止されていればステップＳ１へ戻って
次の１命令を実行した後、再びブレーク割込み処理を経
て、エミュレーションプログラムを実行する。割込みが
許可されていれば、ユーザ割込み要求が存在するか検査
する（ステップＳ９）。そして、割込み要求がなければ
次の命令を、また、ユーザ割込み要求があれば、当該ユ
ーザ割込み処理（ステップＳ１０）を経てステップＳ１
へ戻り、ここで割込み処理プログラムの先頭の１命令を
実行してから、前記同様に、ブレーク割込み処理を経
て、エミュレーションプログラムを実行する。Then, it is again determined whether or not a break interrupt is requested (step S7). If so, the process returns to step S3 to execute the emulation program through the break interrupt process. After the execution of the RTB instruction (step S6), if there is no break interrupt request, the process proceeds to step S8. Here, the interrupt reception control signal IRC
If the interrupt is prohibited by the above, the process returns to step S1, executes the next instruction, and then executes the emulation program through the break interrupt process again. If the interrupt is permitted, it is checked whether a user interrupt request exists (step S9). If there is no interrupt request, the next instruction is issued. If there is a user interrupt request, the next instruction is passed through the user interrupt processing (step S10) to step S1.
Then, the first instruction of the interrupt processing program is executed, and then the emulation program is executed through the break interrupt processing as described above.

【００２８】図７は本発明をエミュレーション用プロセ
ッサに適用した場合の第２の実施例を示すブロック図で
ある。この実施例のエミュレーション用プロセッサ１
は、入力回路２１の代わりにエミュレーション用プロセ
ッサ制御回路３８を内部に有している。このエミュレー
ション用プロセッサ制御回路３８はＣＰＵ１１によって
書き込みが可能とされる。エミュレーション用プログラ
ムは、ＲＴＢ命令を実行する以前に、割込み処理の実行
を許可するか禁止するかに応じて、所定の値を上記エミ
ュレーション用プロセッサ制御回路３８に書き込むよう
に構成される。FIG. 7 is a block diagram showing a second embodiment in which the present invention is applied to an emulation processor. Emulation processor 1 of this embodiment
Has an emulation processor control circuit 38 in place of the input circuit 21. The emulation processor control circuit 38 can be written by the CPU 11. The emulation program is configured to write a predetermined value to the emulation processor control circuit 38 before execution of the RTB instruction, depending on whether execution of interrupt processing is permitted or prohibited.

【００２９】図８に上記エミュレーション用プロセッサ
制御回路３８の構成例が示されている。第１実施例にお
けるエミュレーション用プロセッサ制御回路３８との違
いは、フリップフロップＦＦ１のクロック端子ＣＫに入
力されるエミュレーション用プロセッサ制御回路３８の
書込み信号が、ＣＰＵ１１のライト信号ＷＥとブレーク
アクノリッジ信号ＡＣＫと選択アドレスのデコード信号
ＤＥＣとの論理和をとるアンドゲートＧ１０を介して与
えられている点のみである。なお、クリア信号はエミュ
レーション用プロセッサ内部のリセット信号、データバ
スはエミュレーション用プロセッサ内部のデータバスＤ
０とされている。かかるブレークアクノリッジ信号ＡＣ
ＫはＣＰＵ１１がエミュレーションプログラム実行中で
あることを示し、ブレーク割込み処理を実行するとハイ
レベルとなり、ＲＴＢ命令を実行するとロウレベルとな
る。これによってエミュレーション用プロセッサ制御回
路３８はＣＰＵ１１がエミュレーションプログラムを実
行しているときのみ書き込み可能とされ、ユーザプログ
ラム実行中には書き込みが禁止される。その結果、開発
対象のユーザプログラムの不具合によって、誤ってエミ
ュレーション用プロセッサ制御回路３８を書き換えて、
エミュレーション用プロセッサ制御回路が誤動作するこ
とを防止することができる。本実施例においては、制御
回路３８がＣＰＵ１１の命令実行によって変化するた
め、図１の入力回路２１を除くことができる。FIG. 8 shows an example of the configuration of the emulation processor control circuit 38. The difference from the emulation processor control circuit 38 in the first embodiment is that the write signal of the emulation processor control circuit 38 input to the clock terminal CK of the flip-flop FF1 is selected from the write signal WE of the CPU 11 and the break acknowledge signal ACK. The only difference is that the address is provided via an AND gate G10 which takes the logical sum of the address and the decode signal DEC. The clear signal is a reset signal inside the emulation processor, and the data bus is a data bus D inside the emulation processor.
It is set to 0. Such a break acknowledge signal AC
K indicates that the CPU 11 is executing the emulation program, and goes high when a break interrupt process is executed, and goes low when an RTB instruction is executed. As a result, the emulation processor control circuit 38 can be written only when the CPU 11 is executing the emulation program, and writing is prohibited during execution of the user program. As a result, the emulation processor control circuit 38 is erroneously rewritten due to a defect in the user program to be developed.
The malfunction of the emulation processor control circuit can be prevented. In this embodiment, since the control circuit 38 is changed by the execution of the instruction of the CPU 11, the input circuit 21 of FIG. 1 can be omitted.

【００３０】また、ＣＰＵ１１がブレーク割込み処理を
行なう命令を有する場合、この命令によってもブレーク
アクノリッジ信号がハイレベルとなるものであってもよ
い。このようにエミュレーション用プロセッサ制御回路
３８をエミュレーション用プロセッサ１内部に有するこ
とにより、エミュレーション用プロセッサのインタフェ
ース信号の数を削減できる。上記実施例のエミュレーシ
ョン用プロセッサは、各々のシングルチップマイクロコ
ンピュータにのみ対応可能なエミュレーション用プロセ
ッサに比べて、そのハードウェア的な規模が増大するも
のの、エミュレーション用プロセッサはもともと生産数
が、シングルチップマイクロコンピュータなどに比べて
著しく少ないので問題は小さい。When the CPU 11 has an instruction for performing a break interrupt process, the instruction may cause the break acknowledge signal to go high. By providing the emulation processor control circuit 38 inside the emulation processor 1 in this manner, the number of interface signals of the emulation processor can be reduced. Although the emulation processor of the above embodiment has a larger hardware scale than an emulation processor that can only support each single-chip microcomputer, the emulation processor originally has a single-chip microcomputer. The problem is small because it is significantly less than a computer.

【００３１】上記実施例では、いずれもシステム開発装
置５からの指令によってＲＴＢ命令実行後に割込みを受
付けるか受付けないかを外部から指定できるエミュレー
ション用プロセッサ制御回路３８を設け、ハードウェア
で実現した場合について説明したが、２種類のＲＴＢ命
令を用意することによりソフトウェアで実現することも
できる。すなわち、エミュレーションプログラムからの
復帰の際に割込みの有無をチェックし、割込みが存在す
れば割込み処理を実行し、なければ復帰先の命令を実行
する割込みチェック有りＲＴＢ命令（図９参照）と、割
込みの有無にかかわらず復帰先の命令を実行する割込み
チェックなしＲＴＢ命令（図１０参照）とを設けるとい
うものである。これら、２つのＲＴＢ命令は、図５のＩ
Ｍ信号をＣＰＵが出力するものとし、“０”レベルを出
力するか、“１”レベルを出力するかのみを相違させる
ことにより実現できる。エミュレーションプログラムか
らの復帰の際に、これら２つのＲＴＢ命令のいずれを実
行して復帰するかを制御すればよい。例えば図２いおい
て、コントロールプロセッサ３７が、エミュレーション
用プロセッサ１が実行すべきエミュレーションメモリ３
３へ前記２つのＲＴＢ命令のいずれかをライトすればよ
い。In each of the above embodiments, the emulation processor control circuit 38 which can externally designate whether to accept or not accept an interrupt after execution of an RTB instruction in accordance with a command from the system development apparatus 5 is provided, and is realized by hardware. As described above, it is also possible to realize by software by preparing two kinds of RTB instructions. That is, when returning from the emulation program, the presence / absence of an interrupt is checked. If there is an interrupt, an interrupt process is executed. And an RTB instruction without interrupt check (see FIG. 10) for executing the instruction at the return destination regardless of the presence or absence of the instruction. These two RTB instructions are
The M signal can be output by the CPU, and it can be realized by differentiating only whether to output the “0” level or the “1” level. When returning from the emulation program, it is only necessary to control which of these two RTB instructions is executed to return. For example, in FIG. 2, the control processor 37 executes the emulation memory 3 to be executed by the emulation processor 1.
3, any one of the two RTB instructions may be written.

【００３２】以上説明したように上記実施例は、エミュ
レーション用プロセッサにおいて、ＲＴＢ命令実行後に
割込みを受付けるか受付けないかをエミュレーション用
プロセッサ外部から指定する手段を設けるようにしたの
で、インサーキットエミュレータ使用者が、シングルス
テップ機能実行中に割込みを受付けるか受付けないか
を、システム開発装置を操作することによって指定でき
るようになり、これによってマイクロコンピュータのデ
バッグ効率を向上させることができるという効果があ
る。As described above, in the above-described embodiment, the emulation processor is provided with means for designating whether or not to accept an interrupt after execution of the RTB instruction from outside the emulation processor. However, it is possible to specify whether or not to accept an interrupt during execution of the single-step function by operating the system development device, thereby improving the debugging efficiency of the microcomputer.

【００３３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、割
込みを禁止する命令の種類あるいは割込み制御の方法な
どについては何ら限定されない。割込みを許可してシン
グルステップ動作を行うか割込みを禁止してシングルス
テップ動作を行うかの指定は、システム開発装置によら
ず、たとえば、マイクロコンピュータ開発装置のスイッ
チ回路などから直接エミュレーション用プロセッサ、あ
るいはエミュレーション用プロセッサ制御回路に与えら
れるようにしてもよい。入力回路２１におけるラッチ回
路は制御信号入力が安定的に与えられる場合などは削除
して論理ゲート数を削減することもできる。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, there is no limitation on the type of instruction that inhibits interrupts or the method of interrupt control. Whether to perform the single step operation by permitting the interrupt or to perform the single step operation by disabling the interrupt does not depend on the system development device, for example, the emulation processor directly from the switch circuit of the microcomputer development device, or the like. It may be provided to an emulation processor control circuit. The latch circuit in the input circuit 21 can be deleted when the control signal input is stably provided, and the number of logic gates can be reduced.

【００３４】以上の説明では主として本発明者等によっ
てなされた発明をその背景となった利用分野であるエミ
ュレーション用プロセッサに適用した場合について説明
したが、それに限定されるものではなく、その他の半導
体集積回路装置に適用可能であり、かかる半導体集積回
路装置の動作を外部から調べて、外部からその動作仕様
を変更することが必要な場合などに利用することができ
る。In the above description, the case where the invention made by the present inventors and the like is applied to an emulation processor which is a field of application as a background has been described. However, the present invention is not limited to this. The present invention is applicable to a circuit device, and can be used when it is necessary to externally check the operation of such a semiconductor integrated circuit device and externally change its operation specification.

【００３５】[0035]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、外部からの指定によりその
動作仕様を変更することが可能な半導体集積回路装置を
実現することができる。また、エミュレーション用プロ
セッサに適用した場合、これを用いたマイクロコンピュ
ータ開発装置のデバッグ効率を向上させることができ
る。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, it is possible to realize a semiconductor integrated circuit device whose operation specification can be changed by an external designation. Further, when applied to an emulation processor, the debugging efficiency of a microcomputer development device using the same can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明をエミュレーション用プロセッサに適用
した場合の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment when the present invention is applied to an emulation processor.

【図２】上記エミュレーション用プロセッサを用いたマ
イクロコンピュータ開発装置の概略ブロック図である。FIG. 2 is a schematic block diagram of a microcomputer development device using the emulation processor.

【図３】上記エミュレーション用プロセッサ制御回路３
８の一例を示すブロック図である。FIG. 3 is a processor control circuit 3 for emulation.
FIG. 8 is a block diagram showing an example.

【図４】割込み受付制御信号ＩＲＣを受ける入力回路２
１の具体的回路構成例を示すブロック図である。FIG. 4 is an input circuit 2 receiving an interrupt acceptance control signal IRC.
1 is a block diagram illustrating a specific example of a circuit configuration.

【図５】上記エミュレーション用プロセッサ内の割込み
制御回路１８の一実施例のブロック図である。FIG. 5 is a block diagram of an embodiment of an interrupt control circuit 18 in the emulation processor.

【図６】上記エミュレーション用プロセッサによるシン
グルステップ動作の一例を示すフローチャートである。FIG. 6 is a flowchart showing an example of a single step operation by the emulation processor.

【図７】本発明をエミュレーション用プロセッサに適用
した場合の第２の実施例を示すブロック図である。FIG. 7 is a block diagram showing a second embodiment when the present invention is applied to an emulation processor.

【図８】第２の実施例におけるエミュレーション用プロ
セッサ制御回路３８の構成例を示すブロック図である。FIG. 8 is a block diagram illustrating a configuration example of an emulation processor control circuit 38 according to the second embodiment.

【図９】第３の実施例における割込みチェック有りＲＴ
Ｂ命令の処理手順示すをフローチャートである。FIG. 9 shows an RT with an interrupt check in the third embodiment.
It is a flowchart which shows the processing procedure of a B instruction.

【図１０】第３の実施例における割込みチェックなしＲ
ＴＢ命令の処理手順示すをフローチャートである。FIG. 10 shows R without interruption check in the third embodiment.
It is a flowchart which shows the processing procedure of a TB instruction.

【符号の説明】[Explanation of symbols]

１ エミュレーション用プロセッサ ３ マイクロコンピュータ開発装置 ４ 応用システム ５ システム開発装置 ３１ インタフェースケーブル ３２ エミュレーションバス ３６ コントロールバス ３８ エミュレーション用プロセッサ制御回路 Reference Signs List 1 emulation processor 3 microcomputer development device 4 application system 5 system development device 31 interface cable 32 emulation bus 36 control bus 38 emulation processor control circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 主プログラムと、割り込み処理プログラ
ムと、該主プログラム又は該割り込み処理プログラムの
デバッグのためのエミュレーション用プログラムとを実
行するデータ処理装置であって、該エミュレーション用
プログラムを実行後、上記主プログラムに復帰するか、
上記割り込み処理プログラムに復帰するかを選択するこ
とができることを特徴とするデータ処理装置。1. A data processing apparatus for executing a main program, an interrupt processing program, and an emulation program for debugging the main program or the interrupt processing program. Return to the main program or
A data processing device capable of selecting whether to return to the interrupt processing program. 【請求項２】 上記エミュレーション用プログラムから
上記主プログラム又は割り込み処理プログラムへの復帰
命令を備え、該復帰命令を実行後に割り込みを受付ける
か受付けないか指定する指定手段と、該指定手段の内容
を判定する手段とを有することを特徴とする請求項１に
記載のデータ処理装置。2. A designating means for providing a return instruction from the emulation program to the main program or the interrupt processing program, designating whether to accept or not accept an interrupt after executing the return instruction, and determining the contents of the designation means. 2. The data processing apparatus according to claim 1, further comprising: 【請求項３】 上記指定手段はラッチ回路により構成さ
れることを特徴とする請求項２に記載のデータ処理装
置。3. The data processing apparatus according to claim 2, wherein said specifying means is constituted by a latch circuit. 【請求項４】 上記主プログラムに復帰する復帰命令
と、上記割り込み処理プログラムに復帰する復帰命令と
を有することを特徴とする請求項１に記載のデータ処理
装置。4. The data processing apparatus according to claim 1, further comprising a return instruction for returning to the main program and a return instruction for returning to the interrupt processing program.