JPS6295644A - マイクロプロセッサ用プログラムデバッグ装置 - Google Patents
マイクロプロセッサ用プログラムデバッグ装置Info
- Publication number
- JPS6295644A JPS6295644A JP60235877A JP23587785A JPS6295644A JP S6295644 A JPS6295644 A JP S6295644A JP 60235877 A JP60235877 A JP 60235877A JP 23587785 A JP23587785 A JP 23587785A JP S6295644 A JPS6295644 A JP S6295644A
- Authority
- JP
- Japan
- Prior art keywords
- break
- microprocessor
- program
- target
- output
- Prior art date
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- Granted
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセッサ用プログラムデバッグ装
置のブレーク機能の改善に関するものである。
置のブレーク機能の改善に関するものである。
（従来の技術）
プログラムの未作成部分の代行や、プログラムの修正変
更のためのバッチ作業を容易にするために、ハードウェ
ア・ブレーク機能を使用し、ターゲット・プロセッサが
ブレーク（停止）したら、デバッグ装置側の代行コマン
ド及び修正コマンドや変更コマンドを起動する機能（以
下スタブ機能という）をもつマイクロプロセッサ用プロ
グラムデバッグ装置がある。
更のためのバッチ作業を容易にするために、ハードウェ
ア・ブレーク機能を使用し、ターゲット・プロセッサが
ブレーク（停止）したら、デバッグ装置側の代行コマン
ド及び修正コマンドや変更コマンドを起動する機能（以
下スタブ機能という）をもつマイクロプロセッサ用プロ
グラムデバッグ装置がある。
通常このような機能に使用するハードウェアブレーク回
路は、あらかじめ設定されたアドレスにターゲットアド
レスが一致した場合ターゲットプロセッサに対してハー
ドウェア上で強制的にブレ−ク命令（通常ソフトウェア
割り込み命令）を実行させてブレークさせている。ブレ
ークモードでデバッグ装置側のコマンドが実ｉテされた
後は再びターゲットプログラムが続行される。この場合
、続行するアドレスがブレークしたアドレスと同一アド
レスの場合は、再びブレークし、ターゲットプログラム
の続行できなくなる。これを防ぐために、ターゲットプ
ログラムに復帰する場合、復帰した直後の命令だけはブ
レークしないような制御方式がとられている。
路は、あらかじめ設定されたアドレスにターゲットアド
レスが一致した場合ターゲットプロセッサに対してハー
ドウェア上で強制的にブレ−ク命令（通常ソフトウェア
割り込み命令）を実行させてブレークさせている。ブレ
ークモードでデバッグ装置側のコマンドが実ｉテされた
後は再びターゲットプログラムが続行される。この場合
、続行するアドレスがブレークしたアドレスと同一アド
レスの場合は、再びブレークし、ターゲットプログラム
の続行できなくなる。これを防ぐために、ターゲットプ
ログラムに復帰する場合、復帰した直後の命令だけはブ
レークしないような制御方式がとられている。
（発明が解決しようとする問題点）
しかしながら、このような従来の方式では、ターゲット
へ復帰した直後のアドレスが他のブレークアドレスと一
致した場合はブレークされず、複数の修正変更点やプロ
グラム代行部分がある場合には正常にスタブ機能が動作
しないという問題があった。
へ復帰した直後のアドレスが他のブレークアドレスと一
致した場合はブレークされず、複数の修正変更点やプロ
グラム代行部分がある場合には正常にスタブ機能が動作
しないという問題があった。
本発明の目的は、この様な問題点を解決するもので、夕
〜ゲットプログラムの複数個のバグの一時的な修正が容
易にできるようにすると共に、複数の未作成部分のプロ
グラム代行が容易にできるようにしたマイクロプロセッ
サ用プログラムデバッグ装置を提供することにある。
〜ゲットプログラムの複数個のバグの一時的な修正が容
易にできるようにすると共に、複数の未作成部分のプロ
グラム代行が容易にできるようにしたマイクロプロセッ
サ用プログラムデバッグ装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成するために、本発明では、ターゲ
ット・マイクロプロセッサのアドレスがブレークポイン
トに達した時には所定のデータを出力するようにあらか
じめ設定できるブレーク・ビット・メモリと、 このブレーク・ビット・メモリの出力によりターゲット
・マイクロプロセッサへブレーク命令を注入する手段と
、 前記ブレーク・ビット・メモリの出力によりブレーク動
作を制御するブレークタイミング回路と、ターゲット・
マイクロプロセッサがブレーク状態から復帰した直後の
バスサイクルについてブレーク発生を禁止するかしない
かを制御する制御手段と を具備し、複数のブレークポイントについてブレークし
たアドレスに対応する、デバッグ装置側のコマンドを組
合ｔ！ｌこプログラムを起動することができるようにし
たことを特徴とする。
ット・マイクロプロセッサのアドレスがブレークポイン
トに達した時には所定のデータを出力するようにあらか
じめ設定できるブレーク・ビット・メモリと、 このブレーク・ビット・メモリの出力によりターゲット
・マイクロプロセッサへブレーク命令を注入する手段と
、 前記ブレーク・ビット・メモリの出力によりブレーク動
作を制御するブレークタイミング回路と、ターゲット・
マイクロプロセッサがブレーク状態から復帰した直後の
バスサイクルについてブレーク発生を禁止するかしない
かを制御する制御手段と を具備し、複数のブレークポイントについてブレークし
たアドレスに対応する、デバッグ装置側のコマンドを組
合ｔ！ｌこプログラムを起動することができるようにし
たことを特徴とする。
（実施例）
以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るマイクロプロセッサ用プログラムデバッグ装
同の要部構成図である。同図において、１はターゲット
・マイクロプロセッサ（以下７．１９口プロセッサをμ
Ｐと略す）、２はターゲット・メモリ、３はブレーク制
御メモリ、４及び５は出力が３つの状態になり得るスリ
ー・ステート・バッファ、６はブレーク命令発生回路、
７はブレーク・ビット・メモリ、８はデバッグＲｆＴｔ
側の中央処理装置く以下中火処理装置をＣＰＵという）
、９はブレークタイミング回路、１ｏ及び１１はアンド
ゲート、１２はオアゲート、１３はレジスタをそれぞれ
示す。
発明に係るマイクロプロセッサ用プログラムデバッグ装
同の要部構成図である。同図において、１はターゲット
・マイクロプロセッサ（以下７．１９口プロセッサをμ
Ｐと略す）、２はターゲット・メモリ、３はブレーク制
御メモリ、４及び５は出力が３つの状態になり得るスリ
ー・ステート・バッファ、６はブレーク命令発生回路、
７はブレーク・ビット・メモリ、８はデバッグＲｆＴｔ
側の中央処理装置く以下中火処理装置をＣＰＵという）
、９はブレークタイミング回路、１ｏ及び１１はアンド
ゲート、１２はオアゲート、１３はレジスタをそれぞれ
示す。
ターゲットμＰ１のアドレスバス△Ｂは、ターゲットメ
モリ２、ブレークルリ御メモリ３及びブレーク・ビット
・メモリ７に接続される。データバスＩ）Ｂは、スリー
・ステート・バッファ４を杼山してターゲット・メモリ
２へ、またスリー・ステート・バッファ５を経由してブ
レーク制御メモリ３へそれぞれ接続されている。ブレー
ク・ビット・メモリ７の出力はブレークタイミング回路
９及びアンドゲートｉｏ、ｉ１に接続される。
モリ２、ブレークルリ御メモリ３及びブレーク・ビット
・メモリ７に接続される。データバスＩ）Ｂは、スリー
・ステート・バッファ４を杼山してターゲット・メモリ
２へ、またスリー・ステート・バッファ５を経由してブ
レーク制御メモリ３へそれぞれ接続されている。ブレー
ク・ビット・メモリ７の出力はブレークタイミング回路
９及びアンドゲートｉｏ、ｉ１に接続される。
ブレークタイミング回路９の出力は、インバータ１４及
びアンドゲート１５を経由してスリー・ステート・バッ
ファ５へ導かれると同時に、またアンドゲート１６を経
由してスリー・ステート・バッファ４へ、更には直接ア
ンドゲート１１に入力されると同時にレジスタ１３を経
てアンドゲート１０へもそれぞれ導かれている。
びアンドゲート１５を経由してスリー・ステート・バッ
ファ５へ導かれると同時に、またアンドゲート１６を経
由してスリー・ステート・バッファ４へ、更には直接ア
ンドゲート１１に入力されると同時にレジスタ１３を経
てアンドゲート１０へもそれぞれ導かれている。
レジスタ１３に対するクロックとしては、ターゲット・
メモリのデータを読出すためのターゲット・メモリ・リ
ード信号ＴＲＤが用いられる。
メモリのデータを読出すためのターゲット・メモリ・リ
ード信号ＴＲＤが用いられる。
アンドゲート１１の入力にはデバッグ装ＨＣＰＵ８で＄
す御されるモード（８号Ｍ［）が入力され、アンドゲー
ト１０へはインバータ１７を介して反転されたモード信
号ＭＤが入力される。
す御されるモード（８号Ｍ［）が入力され、アンドゲー
ト１０へはインバータ１７を介して反転されたモード信
号ＭＤが入力される。
アンドゲート１０，１１の出力はオアゲート１２により
オア（論理和）され、ブレーク命令発生回路６に与えら
れる。ブレーク命令発生回路６の出力はターゲットμＰ
１のデータバス［）Ｂに接続されている。またオアゲー
ト１２の出力はインバータ１８を介して反転された後ゲ
ート１５及び１６に導かれている。
オア（論理和）され、ブレーク命令発生回路６に与えら
れる。ブレーク命令発生回路６の出力はターゲットμＰ
１のデータバス［）Ｂに接続されている。またオアゲー
ト１２の出力はインバータ１８を介して反転された後ゲ
ート１５及び１６に導かれている。
ブレーク・ビット・メモリ７、ブレークタイミング回路
９及びターゲットμＰ１はデバッグ１ｉｆｆＣＰＵ８に
より制御される。
９及びターゲットμＰ１はデバッグ１ｉｆｆＣＰＵ８に
より制御される。
このような構成における動作を次に説明する。
プログラムの修正やプログラムの代行を行う場合、まず
ブレーク・ビット・メモリ７には、ターゲットμＰ１の
アドレスが修正するアドレスになった時にこのブレーク
・ビット・メモリの出力が１１１１１になるように、デ
バッグ装置ｃＰＵ８よりあらがじめデータを書込み設定
しておく。
ブレーク・ビット・メモリ７には、ターゲットμＰ１の
アドレスが修正するアドレスになった時にこのブレーク
・ビット・メモリの出力が１１１１１になるように、デ
バッグ装置ｃＰＵ８よりあらがじめデータを書込み設定
しておく。
ターゲットμＰ１がターゲットプログラムを実行してい
る期間には、ブレークタイミング回路９の出力が′１゛
′となっていて、これによりスリー・ステート・バッフ
／７４がオンし、またスリー・ステート・バッファ５が
オフしている。
る期間には、ブレークタイミング回路９の出力が′１゛
′となっていて、これによりスリー・ステート・バッフ
／７４がオンし、またスリー・ステート・バッファ５が
オフしている。
ターゲットプログラムが進行し、あらかじめ設定してお
いた修正アドレスに達すると、ブレーク・ビット・メモ
リ７の出力１４が１”となる。
いた修正アドレスに達すると、ブレーク・ビット・メモ
リ７の出力１４が１”となる。
これにより、デバッグ装［ＣＰＵ８により制御されるモ
ード信号ＭＤが“１″の時にはアントゲ−１１１の出力
が１′°となり、モード信＠ＭＤが０″の時にはアンド
ゲート１０の出力が“１′′となり、オアゲート１２を
通じてブレーク命令発生回路に入力される。この時ブレ
ーク命令発生回路６からブレーク命令がターゲットμＰ
１のデータバスに注入され、ターゲットμＰ１はブレー
ク命令を実行する。
ード信号ＭＤが“１″の時にはアントゲ−１１１の出力
が１′°となり、モード信＠ＭＤが０″の時にはアンド
ゲート１０の出力が“１′′となり、オアゲート１２を
通じてブレーク命令発生回路に入力される。この時ブレ
ーク命令発生回路６からブレーク命令がターゲットμＰ
１のデータバスに注入され、ターゲットμＰ１はブレー
ク命令を実行する。
一方、ブレークタイミング回路９の出力は、ブレーク・
ビット・メモリ７の出力が“１″になると、“０″に変
化する。このため、スリー・ステート・バッファ４はオ
フし、スリー・ステート・バッファ５がオンとなる。ブ
レークタイミング回路９の出力は、デバッグ装置ＣＰＵ
８により制御されるまでパ０”を保持するため、ターゲ
ットμＰ１はブレーク制誹りメモリ３の実行を開始し、
レジスタ退避等を行った後ターゲットμＰを停止すると
同時にデバッグ装置ＣＰＵ８ヘブレークしたことを知ら
せる。
ビット・メモリ７の出力が“１″になると、“０″に変
化する。このため、スリー・ステート・バッファ４はオ
フし、スリー・ステート・バッファ５がオンとなる。ブ
レークタイミング回路９の出力は、デバッグ装置ＣＰＵ
８により制御されるまでパ０”を保持するため、ターゲ
ットμＰ１はブレーク制誹りメモリ３の実行を開始し、
レジスタ退避等を行った後ターゲットμＰを停止すると
同時にデバッグ装置ＣＰＵ８ヘブレークしたことを知ら
せる。
デバッグ装置ＣＰＵ８は、ターゲットμＰ１がブレーク
したことを検知すると、あらがしめ登録されているプロ
グラム修正コマンドや代行コマンドを実行する。これら
のコマンドを実行後再びターゲットプログラムへ戻す時
、デバッグｉｍｃｐＵ８は次の２つのモード信号ＭＯに
より選択する。
したことを検知すると、あらがしめ登録されているプロ
グラム修正コマンドや代行コマンドを実行する。これら
のコマンドを実行後再びターゲットプログラムへ戻す時
、デバッグｉｍｃｐＵ８は次の２つのモード信号ＭＯに
より選択する。
■復帰アドレスがブレークしたアドレスと等しい場合は
ＭＤを“０″とする。デバッグ装置ＣＰＬＩ８より制御
されたブレークタイミング回路９は、第２図（ハ）に示
すようにターゲットμＰ１がターゲットプログラムに復
帰するバスサイクルでブレーク・ビット・メモリ７の出
力を“Ｏ°′からＬＬ Ｉ Ｉ＋に変化させる。このと
きのアドレスがブレークしたアドレスと等しいため、ブ
レーク・ビット・メモリ７の出力は°′１″となる。し
かしＭＤが“０″である場合には、レジスタ１３の出ノ
】が１バスサイクルだけ遅れて１′°になる（第２図の
（ニ））ため、アンドゲート１０の出力は１゛′にはな
らず“Ｏ″のままである。したがって、ブレーク命令の
注入がなされずブレークしないことになり、永久ループ
になることもない。
ＭＤを“０″とする。デバッグ装置ＣＰＬＩ８より制御
されたブレークタイミング回路９は、第２図（ハ）に示
すようにターゲットμＰ１がターゲットプログラムに復
帰するバスサイクルでブレーク・ビット・メモリ７の出
力を“Ｏ°′からＬＬ Ｉ Ｉ＋に変化させる。このと
きのアドレスがブレークしたアドレスと等しいため、ブ
レーク・ビット・メモリ７の出力は°′１″となる。し
かしＭＤが“０″である場合には、レジスタ１３の出ノ
】が１バスサイクルだけ遅れて１′°になる（第２図の
（ニ））ため、アンドゲート１０の出力は１゛′にはな
らず“Ｏ″のままである。したがって、ブレーク命令の
注入がなされずブレークしないことになり、永久ループ
になることもない。
■復帰アドレスがブレークしたアドレスと異なる場合は
ＭＯを１″とする。ブレークタイミング回路９の出力が
“０″から“１″に変化し、ターゲットプログラムに復
帰したアドレスが他の修正又は代行アドレスの場合はブ
レーク・ビット・メモリ７の出力が“１′°になり、ア
ンドゲート１１の出力は１１”となる。このためブレー
ク命令の注入が行われ、ターゲットμＰ１はブレークし
、他の修正又は代行を行うことになる。
ＭＯを１″とする。ブレークタイミング回路９の出力が
“０″から“１″に変化し、ターゲットプログラムに復
帰したアドレスが他の修正又は代行アドレスの場合はブ
レーク・ビット・メモリ７の出力が“１′°になり、ア
ンドゲート１１の出力は１１”となる。このためブレー
ク命令の注入が行われ、ターゲットμＰ１はブレークし
、他の修正又は代行を行うことになる。
なお、ブレーク・ビット・メモリ７は、メモリで構成さ
れているため複数個のブレーク・ビットが設定可能であ
る。
れているため複数個のブレーク・ビットが設定可能であ
る。
（発明の効果）
以上説明したように、本発明によれば、ターゲットプロ
グラムの複数個のプログラムバグの一時的な修正や未作
成部分のプログラム代行が容易にできるマイクロプロセ
ッサ用デバッグ装置を実現することができる。
グラムの複数個のプログラムバグの一時的な修正や未作
成部分のプログラム代行が容易にできるマイクロプロセ
ッサ用デバッグ装置を実現することができる。
第１図は本発明に係るマイクロブ１コ廿ツリ用プログラ
ムデバツグ装置の要部構成図、第２図は動作を説明する
ためのタイムチャートである。 １・・・ターゲットμＰ、２・・・ターゲットメモリ、
３・・・ブレーク制御メモリ、４．５・・・スリー・ス
テート・バッファ、６・・・ブレーク命令発生回路、７
・・・ブレーク・ビット・メＤす、８・・・デバッグ装
置ＣＰ ＬＪ、９・・・ブレークタイミング回路、１ｏ
、１１．１５．１６・・・アンドゲート、１４．１７．
１８・・・インバータ、１３・・・レジスタ。 第Ｚ は とイ）７Ｉ：しＸ
−（、Ｘ） Ｖ−￥７ｂ
プレグ４〆ＩＩ’ｌｐ／ｌリ ： ダーゲレ
トメヒ・１炎寸ｐＰ 災ｒ丁
ムデバツグ装置の要部構成図、第２図は動作を説明する
ためのタイムチャートである。 １・・・ターゲットμＰ、２・・・ターゲットメモリ、
３・・・ブレーク制御メモリ、４．５・・・スリー・ス
テート・バッファ、６・・・ブレーク命令発生回路、７
・・・ブレーク・ビット・メＤす、８・・・デバッグ装
置ＣＰ ＬＪ、９・・・ブレークタイミング回路、１ｏ
、１１．１５．１６・・・アンドゲート、１４．１７．
１８・・・インバータ、１３・・・レジスタ。 第Ｚ は とイ）７Ｉ：しＸ
−（、Ｘ） Ｖ−￥７ｂ
プレグ４〆ＩＩ’ｌｐ／ｌリ ： ダーゲレ
トメヒ・１炎寸ｐＰ 災ｒ丁
Claims (1)
- 【特許請求の範囲】 ターゲット・マイクロプロセッサのアドレスがブレーク
ポイントに達した時には所定のデータを出力するように
あらかじめ設定できるブレーク・ビット・メモリと、 このブレーク・ビット・メモリの出力によりターゲット
・マイクロプロセッサへブレーク命令を注入する手段と
、 前記ブレーク・ビット・メモリの出力によりブレーク動
作を制御するブレークタイミング回路と、ターゲット・
マイクロプロセッサがブレーク状態から復帰した直後の
バスサイクルについてブレーク発生を禁止するかしない
かを制御する制御手段と を具備し、複数のブレークポイントについてブレークし
たアドレスに対応する、デバッグ装置側のコマンドを組
合せたプログラムを起動することができるようにしたこ
とを特徴とするマイクロプロセッサ用プログラムデバッ
グ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235877A JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235877A JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295644A true JPS6295644A (ja) | 1987-05-02 |
| JPH0411895B2 JPH0411895B2 (ja) | 1992-03-02 |
Family
ID=16992564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235877A Granted JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5983018A (en) * | 1998-01-09 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Debug interrupt-handling microcomputer |
| US6477664B1 (en) | 1997-12-30 | 2002-11-05 | Hyundai Electronics Industries Co., Ltd. | Breakpoint interrupt generating apparatus in a superscalar microprocessor |
| US6783177B1 (en) | 1999-08-23 | 2004-08-31 | Ikeda Bussan Co. Ltd. | Seatback for automobile |
-
1985
- 1985-10-22 JP JP60235877A patent/JPS6295644A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477664B1 (en) | 1997-12-30 | 2002-11-05 | Hyundai Electronics Industries Co., Ltd. | Breakpoint interrupt generating apparatus in a superscalar microprocessor |
| US5983018A (en) * | 1998-01-09 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Debug interrupt-handling microcomputer |
| US6783177B1 (en) | 1999-08-23 | 2004-08-31 | Ikeda Bussan Co. Ltd. | Seatback for automobile |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411895B2 (ja) | 1992-03-02 |
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