JPS62179033A

JPS62179033A - 集積回路マイクロプロセツサ

Info

Publication number: JPS62179033A
Application number: JP62008878A
Authority: JP
Inventors: ジヨセフ・シー・クラウスコプク
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1986-01-24
Filing date: 1987-01-17
Publication date: 1987-08-06
Also published as: DE3700800C2; FR2593621A1; DE3700800A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利用分野〕本発明は、集積回路マイクロプロセッサに関し、さらに
詳細には、プログラムを分析すなわチ１−テバッグ」す
るのに王に使用されるコンピュータ・プログラムにブレ
ークポイントを与えるハードウェアの分野に関する。

〔従来技術およびその問題点〕

コンピュータ・プログラムの性能を、特にその開発時に
おいて分析するのに、数多くの技術が使用されている。

このことは、主に「デバッグ」と呼ばれている。このデ
バッグ・プロセスは、コンピュータ・プログラムの開発
の重要な部分を占めており、たとえば、デバッグに要す
る時間が、プログラムを書くのに要する時間を超えてい
る場合もある。

コンピュータ・プログラムをデバッグするのに使用され
る技術には、所定の事象でプログラムを中断し、その後
、たとえばレジスタの内容を検査するという技術がある
。このような事象の１つとして、コンピュータ・プログ
ラムまたはデータをリファレンスする所定のアドレスの
発生がある。

コンピュータにより発生されたアドレスが所定のアドレ
スの１つと整合すると、「ブレークポイント」が生じる
。そして、コンピュータの動作は中断され、分析が行な
われる。

ブレークポイント割込みを行なう１つの方法として、コ
ンピュータ・プログラム自体を修正する方法がある。す
なわち、プログラムにおける所定のアドレスで、プログ
ラムを中断する。この方法は比較的安価であるけれども
、ブレークポイントを、データをリファレンスするアド
レスに設定できないという欠点を有している。

他の方法としては、コンピュータまたはマイクロプロセ
ッサの外部のハードウェアを使用してブレークポイント
割込みを行なう方法がある。このハードウェアは、コン
ピュータ発生アドレスを所定のアドレスと比較し、ブレ
ークポイントすなわち割込み信号を供給する。しかし、
この方法は一般に高価で、かなりの量のプリント回路板
面積を必要とする。さらに、高速プロセッサにおいては
、「実時間」のブレークポイン１発生するのに十分な速
さでは応答できない。また、マイクロプロセッサが、自
己内に、メモリ管理装置のようなアドレス・トランスレ
ーション装置を含んでいる場合に、重大な問題が生じる
。ユーザがアクセス可能なコンピュータにより発生され
るアドレスは、ランダム−アクセス・メモリ一般的には
接続したフィジカル・アドレスである。すなわち、プロ
グラマが使用する仮想アドレスはこの用途に利用できな
い。したがってフィジカル・アドレスニ基ツいたブレー
クポイントを設定することは困難である。

後述するように、本発明は、上記問題を解決するブレー
クポイント装置を提供し、さらに、これは、ブレークポ
イントの選択を増すことができる。

〔発明の概要〕

本発明は、コンピュータ・プログラムをデバッグするの
に有効なブレークポイント信号装置を提供する。この装
置は、単一基板に形成された集積回路マイクロプロセッ
サにおいて特に有効である。

このマイクロプロセッサは、プログラム拳インストラク
ションまたはデータをリファレンスする仮想アドレスを
発生するアドレス発生装置と、仮想アドレス−バスと、
バス上の仮想アドレスをフィジカル・アドレスに変換す
るアドレス・トランスレーションｉｉと、プログラム・
インストラクションを翻訳する翻訳装置と、翻訳された
インストラクションにしたがってデータを操作する演算
装置とを含んでいる。また、この装置は、ブレークポイ
ントを生じる所定のアドレスを仮想アドレスの形で記憶
する第１レジスタを含んでいる。さらに、たとえばブレ
ークポイントをコンピュータ・プログラムまたはデータ
へのリファレンス時に発生させるかどうかのような、ブ
レークポイントに対する所定の条件のユーザによる選択
を可能とする制御ビットを記憶する第２レジスタが使用
されている。比較装置は、コンピュータにより発生され
たアドレス（現在の仮想アドレス）と所定の仮想アドレ
スとを比較する。第１論理装置は、現在の仮想アドレス
が、アドレス制御信号を検査することによりブログラム
・インストラクションまたはデータのいずれについての
リファレンスであるかを決定する。この第１論理装置は
、また第２レジスタに記憶された制御ビットにより制御
される。

ブレークポイント信号を供給しかつコンピュータの動作
を中断するために使用されるゲート装置は、比較装置お
よび第１論理装置の出力に接続される。

装置全体は、マイクロプロセッサと同じ基板に形成され
ている。

さらに、装置は、現在の仮想アドレスが所定のアドレス
によ〕表わされるリファレンスに該当しているか、また
は所定のアドレスにより表わされるリファレンスが仮想
アドレスにより作られるリファレンスに該当しているか
どうかを決定する第２論理装置を含んでいる。したがっ
て、これは、所定のブレークポイント・アドレスの幅を
第２レジスタに記憶された制御ビットにより設定するこ
とができる。

以下、添付の図面に基づいて本発明の実施例に関して説
明する。

〔実施例〕

ブレークポイント装置は、マイクロプロセッサと一体的
に製造されたアドレス・トランスレージコン装置ｆを含
んでいるマイクロプロセッサ中で使用するのに特に適し
ている。代表的には、このような場合には、仮想アドレ
スは、ユーザにとってアクセス不可能で、ブレークポイ
ントを設定するのを困難にしている。本実施例では、ブ
レークポイント装置は、マイクロプロセッサおよびその
アドレス・トランスレーション装置と同じ基板上に一体
的に形成される。

以下の説明において、ビット数など様々な特定の記載は
本発明の理解を助けるためのものでちゃ、本発明はこれ
ら記載に限定されないととは当業者には明白であろう。

また、周知の構成については、本発明を不明瞭にしない
よう、詳細な説明は省略する。

本実施例において、第１図のマイクロプロセッサ１０は
、相補形金属−酸化膜一手導体（０ＭＯ８）のプロセス
を用いて、単一のシリコン基板上に形成される。数多く
の周知のＣＭＯＳプロセスのいずれか一つを使用すれば
よいが、本発明は、他の技術たとえばｎ−チャネル、バ
イポーラ、ＳＯ８等によっても実現し得ることは明白で
あろう。

第１図において、単一チップ番マイクロプロセッサ１０
ｆ−１、バス・インターフェイス装置１４と、インスト
ラクション・デコーダ装置１６と、実行装置１８と、ア
ドレス・トランスレーション装置２０を含んでおシ、本
発明の主題である、ブレークポイント回路３０は装置２
０内に含まれている。

３２ビツトのマイクロプロセッサは、外部ランダムアク
セス・メモリ１３に接続されている。バス装置１４は、
３２ビツト・アドレスを伝送しかつ３２ビツト・データ
を受信し送信するバッファを含んでいる。マイクロプロ
セッサ内にて、バス装置は、メモリ１３からのインスト
ラクションをフェッチするブリフェッチ装置およびイン
ストラクション・デコーダのインストラクション装置と
通信するプリフェッチ・キュー（待ち行列〕装置を含ん
でいる。待ち行列のインストラクションは翻訳され、か
つ装［１６中で待機する。一般に実行装置１８の演算論
理装置は、インストラクションを実行する。

図示されているマイクロアーキテクチャにおいて、アド
レス・トランスレーション装置ｌ：ｊ：、２つのアドレ
ス・トランスレーション機能を行ナウ。

一方は、セグメント−ディスクリブタ−レジスタに関し
、他方はページ・ディスクリブタφキャッシュ・メモリ
に関している。これは、バスφインターフェイス装Ｐｔ
、１４に接続している。こねら機能は、本発明の出願人
に壌渡された、１９８５年６月１３日出絆４口された米
作１特許願第７４４β８９号、発明の名称「マイクロプ
ロセッサ−システムのメモリ・マネジメント−１に詳細
に示されている。プレークポイント回路は、セグメント
・デスクリプタ・レジスタおよびページ・デスクリプタ
・キャッジ・メモリとの間にバス１９で接続されている
。

仮想アドレスは、このバスにより伝送される。これら仮
想アドレスはプログラマにとって容易にアクセス可能で
あるが、フィジカル・アドレスはアクセス不可能である
。また、前述したように、フィジカル−アドレスに基づ
いてブレークポイントを与えることは困難である６制御装ｅｔ、（図示せず）は、第１図の諸装置に接続し
て全体的な制御を行なう。

第２図において、第１図のブレークポイント回路３０は
、３２ビット−レジスタ兼比較器３．４ｔ−含んでいる
。本実施例では、レジスタおよび比較器は、単−回路中
に内蔵されている。このレジスタ兼比較器の一段は、第
３図に示されている。レジスタ兼比較器３４は、ブレー
クポイントを生じる所定のアドレス（後述するようにブ
レークポイント・アドレスと呼称される場合がある）を
記憶する。レジスタ兼比較器３４は、記憶されたブレー
クポイント・アドレスを、マイクロプロセッサにより発
生された仮想アドレス（後述するように現在の仮想アド
レスまたは現在のアドレスと呼称する場合がある）と比
較する。ロード信号３５がある場合、３２ビツト・ブレ
ークポイント・アドレスはバス１９ａによ）レジスタ兼
比較器３４にロードされる。その後、レジスタ兼比較器
３４はブレークポイント・アドレスをバス１９における
各現ｆ：のアドレスと比較し、マツチした場合、ライン
４６に１−ヒツト」信号を供給する。レジスタ兼比較器
３４におけるブレークポイント・アドレスの２つの最下
位ビットは、後述する理由によりこの比較の一部として
は便用されないが、プログラム可能な論理アレイ（ＰＬ
Ａ）３８　に送られる。

第１図のインストラクション・デコード装置１６は、マ
イクロプロセッサへの所定のインストラクションをレジ
スタ兼比較器３４のロードコマンドとして翻訳し、それ
によりユーザはレジスタ兼比較器３４にブレークポイン
ト・アドレスをロードできる。また、他のインストラク
ションにより、レジスタ兼比較器３４に記憶されたアド
レスをユーザが読み出すことができる。

本実施例では、４つのレジスタ兼比較器３４を使用して
、４つの異なるブレークポイント・アドレスを記憶でき
るようにしている。各レジスタ兼比較器３４は、後述す
るように各ブレークポイント・アドレスに関する制御ビ
ットを記憶するレジスタ３２を伴っている。説明のため
、第２図の回路では、１つの第１レジスタ兼比較器３４
および１つの第２レジスタ３２だけが示てれている。

しかし、複数のレジスタ兼比較器３２とレジスタ３４を
用いることができ、それにょ９複数のブレークポイント
−アドレスのいずれか１つで割込みできることは、当業
者には明白であろう。

制御レジスタ３２は、各ブレークポイント・アドレスに
対して４つの制御ビットを記憶する。１ビツトは、ブレ
ークポイント・アドレスがデータｔｉはコンピュータ書
フログラムへのリファレンスを表わしているか否かを決
定する。リファレンスの場合なら、ブレークポイントの
幅を決めるのに、２つの制御ビットが便用される。本実
施例では、ブレークポイントは、■、２または４バイト
幅である。また、データーブレークポイントについては
、胱出しサイクルだけ、または読出しまたは書込みサイ
クルのいずれかにおいて割込みを行なうために、今１つ
の制御ビットが使用される。

レジスタ兼比較器３４において、マイクロプロセッサ１
０への所定のインストラクションは、装置１６によυ翻
訳され、それによりユーザはし゛シフタ３２をロードす
ることができる。

エネーブル論理回路３６は、バス制御信号を受信するよ
うに接αされている。これらラインは、現在のアドレス
がプログラムまたはデータへのリファレンスであるか、
またデータ・リファレンスの場合、それが読出しサイク
ルだけであるか、または読出しまたは書込みサイクルで
おるかどうかを決定する制御信号を含んでいる。エネー
ブル論理回路３６は、これら制御信号を、レジスタ３２
からの２つの制御ビットと比較し、メモリ・サイクルが
ユーザにより選択されたサイクルとマツチしている場合
、エネーブル拳クロックがＡＮＤゲート４０へ送られる
。この目的には、普通の論理回路が使用される。

前述したように、ブレークポイントは、１．２または４
バイト幅で、ユーザが選択したこの幅はレジスタ３２に
記憶される。この選択に必要な２ビツトは、ＰＬＡ３８
に送られる。さらに、前述したように、レジスタ兼比較
器３４に記憶された２つの最下位ビットは、ＰＬＡ３８
に送られる。ライン２０からのタイミングおよび制御信
号もまた、ＰＬＡ３Ｂに送られる。ＰＬＡはユーザによ
りブログラムできるものではなく、工場において永久的
にプログラムされている。ＰＬＡは、後の項において示
されている論理装置を使用している。ＰＬＡの使用は、
本発明ではあまり１喪ではない。すなわちＰＬＡの代り
に他の論理回路を使用してもよい。

第４ａ図には、比較的幅の広いブレークポイントφアド
レス・リファレンス７０（たとえば４バイト）が示され
ている。現在のメモリ仮想アドレスは、リファレンス７
０の一部だけしかリファレンスできない。しかし、第４
ｂ図に示すリファレンスＴ４のよう表幅の狭いブレーク
ポイント・アドレスリファレンスの場合、比較的幅の広
い仮想アドレス・リファレンスは、これより狭いブレー
クポイント・アドレス・リファレンス７４を包含してい
る。第４ａ図および第４ｂ図に示した２つの場合は、Ｐ
ＬＡ３８により解決される。前述したように、現在のメ
モリ・アドレス・リファレンスが幅の広いブレークポイ
ント・アドレス・リファレンス内あるかどうか、または
狭いブレークポイントΦアドレス・リファレンスが幅の
広い現在のメモリ・アドレス・リファレンスに該当する
かどうかを決定するのに効通の論理回路を使用すること
ができる。これら状況のいずれが起きた場合も、「マツ
チ」信号がライン５２に発生される。

ＡＮＤゲート４０は３つの入力、すなわちレジスタ兼比
較器３４からのヒツト信号、論理回路３６かう（７）エ
ネーブル・クロック、および回路３８からのマツチ信号
を受信する。ヒツト信号は、現在の仮想アドレスの３０
個の最上位ビットが、記憶されたブレークポイント・ア
ドレスの３０個の最上位アドレス・ビットにマツチした
時に発生される。ゲート４０の出力は、マイクロプロセ
ッサの動作を中断するのに使用されるブレークポイント
信号を供給する。

第３図に示されているレジスタ兼比較器３４の単段は、
スタティック・メモリ・セル５５と比較器５４を含んで
いる。バス・う（７１９ａ、１９ｂは、単一のアドレス
・ビットおよびそのコンブリメントを送る。ヒツト・ラ
イン４６は、比較器５４およびＰチャネル・トランジス
タ５６とに接続している。このトランジスタは、仮想ア
ドレス・バス・サイクルの前にライン４６をプリチャー
ジするのに使用される。また、ライン４６は、レジスタ
兼比較器３４の細膜に接続している。

父差接続されｌ−インバータは、普通のフリップ−フロ
ップすなわちスタティック・メモリ・セル５５を形成し
ている。このセルは、ロード信号がライン３５に存在し
ている時に、ライン１９ａ。

１９ｂからロードされる。レジスタが一部ロードされる
と、ロード信号の電位は低下し、ライン１９ａ　、　１
９ｂからセル５５を有効に切り離す。その後、これらラ
インに現在の仮想アドレスが現われ、φ１信号が存在し
ている時、セル５５の内容は、比較器５４によりバス１
９のアドレスと比較される。比較される３２ビツトの対
のいずれＶＣもマツチがない場合、ライン４６は放電さ
れ、第２図のＡＮＤゲート４０がエネーブルされるのを
阻止する。第３図の回路は、この回路が連想記憶メモリ
の一部に使用されている前記出願により詳細に示されて
いる。

使用に際し、ユーザは、最扁４つのブレークポイント・
アドレスを決定し、これらアドレスがプログラムまたは
データのいずれに関するリファレンスであるか、データ
・リファレンスの場合、リファレンスの幅、およびブレ
ークポイントが、読出しサイクルだけでのみ、または読
出１〜または書込みサイクルのいずれで生じるかを選択
する。特定のインストラクションにより、その後、ユー
ザは、レジスタ兼比較器３４に最高４つのブレークポイ
ント・アドレスをロードし、かつレジスタ３２における
ブレークポイント毎に制御ビットを設定することができ
る。続いて、各仮想アドレス・バス・サイクルにおいて
、レジスタ兼比較器３４で比較が行なわれ、論理回路３
６．３８は、ユーザが選択した状態が存在しているかど
うかを決定する。アドレスがマツチし、条件がマツチし
たならば、ゲート４０にブレークポイント信号が発生す
る。

前述した従来方法と異なり、実時間のブレークポイント
信号が発生される。また、仮想アドレスがバスに存在し
ている間に比較が行なわれ、また、伝播遅延がほとんど
ないため、適切な時間に、割込み信号を発生することが
できる。

以上のように、改善されたブレークポイント装置につい
て述べてきたが、この装置は、仮想アドレスが「オン・
チップ」のフィジカル・アドレスに翻訳される単一テツ
ブＯマイクロプロセッサにおいて特に有効である。

【図面の簡単な説明】

第１図は本発明装置が使用されているマイクロプロセッ
サの全マイクロアーキテクチャを示したブロック図、第
２図は本発明のブレークポイント装置を示したブロック
図、第３図は第２図のブロック図において便用されてい
るレジスタの１つの一段のミス回路図、第４ａ図は所定
（ブレークポイント）アドレスによυ表わされるメモリ
・リファレンスがメモリ・アドレス・リファレンスよシ
も幅が広い場合を示した図、第４ｂ図は所定（ブレーク
ポイント）アドレスにより表わされるメモリ・リファレ
ンスがメモリ・アドレス・リファレンスよシも狭い場合
を示した図である。１３−・・・ランダム・メモリ、１４・１１１１・バス
・インターフェイス装置、１６・・φ−インストラクシ
ョン拳デコード装置、ｉａ・・・・実行装置、２０・・
・・アドレス・トランスレーション装置、３０・・・・
ブレークポイント回路、３２・・・・４ビツト・デバッ
グ・レジスタ、３４・・・・レジスタ兼比較器、３６・
・・・エネーブル論理回路、３８・・・・ＰＬＡ、５４
・・・・比較器。

Claims

【特許請求の範囲】

（１）プログラム・インストラクションおよびデータの
リファレンスのための仮想アドレスを発生するアドレス
発生装置と、仮想アドレス・バスと、上記バスの仮想ア
ドレスをフィジカル・アドレスに変換するアドレス・ト
ランスレーション装置と、プログラム・インストラクシ
ョンを翻訳する翻訳装置と、翻訳されたインストラクシ
ョンにしたがって、データを操作する演算装置とを含ん
でいる、単一基板上に形成された集積回路マイクロプロ
セッサにおいて：ブレークポイントを生じるアドレスを記憶する第１レジ
スタと；制御ビットを記憶する第２レジスタと；上記第１レジスタに接続し、かつ上記記憶されたアドレ
スの少くとも一部を上記バスの現在のアドレスと比較す
る比較装置と；上記現在のアドレスがプログラム・インストラクション
またはデータのいずれに関するリファレンスであるかを
決定する第１論理装置にして、上記第２レジスタに接続
して上記記憶された制御ビットの少くとも１つを検知す
る第１論理装置と；上記比較装置と上記第１論理装置と
に接続し、ブレークポイント信号を供給するゲート装置
とを備え、上記第１および第２レジスタ、比較装置、第
１論理装置およびゲート装置は、上記基板に設けられ、
実時間のブレークポイント信号が上記マイクロプロセッ
サに供給されることを特徴とする、ブレークポイント信
号を供給する集積回路マイクロプロセッサ。
（２）特許請求の範囲第１項記載のマイクロプロセッサ
において、翻訳装置は、バスから第１レジスタのローデ
ィングを可能とするため、あるインストラクションを翻
訳することを特徴とするマイクロプロセッサ。
（３）特許請求の範囲第２項記載のマイクロプロセッサ
において、翻訳装置は、第２レジスタのローディングを
可能とするため、所定のインストラクションを翻訳する
ことを特徴とするマイクロプロセッサ。
（４）特許請求の範囲第３項記載のマイクロプロセッサ
において、第２レジスタに記憶された制御ビットの他方
は、ブレークポイントが読出しサイクルのみ、または読
出しまたは書込みサイクルのいずれにおいて、データ・
リファレンスに関して生じるかを決定することを特徴と
するマイクロプロセッサ。
（５）特許請求の範囲第３項記載のマイクロプロセッサ
において、第２レジスタに記憶された制御ビットのある
ビットは、ブレークポイントを生じるアドレスの幅を決
定し、上記マイクロプロセッサは、（ｉ）現在のアドレ
スのリファレンスが記憶されたアドレスよりも狭い、上
記記憶されたアドレスにより表わされるリファレンスに
、上記現在のアドレスのリファレンスが含まれているか
どうか、または（ｉｉ）上記現在のアドレスが上記記憶
されたアドレスのリファレンスよりも幅広い、上記現在
のアドレスのリファレンスに、上記記憶されたアドレス
により表わされるリファレンスが含まれているかどうか
を決定する第２論理装置を含んでいることを特徴とする
マイクロプロセッサ。
（６）プログラム・インストラクションおよびデータの
リファレンスのための仮想アドレスを発生するアドレス
発生装置と、仮想アドレス・バスと、上記バスの仮想ア
ドレスをフィジカル・アドレスに変換するアドレス・ト
ランスレーション装置と、プログラム・インストラクシ
ョンを翻訳する翻訳装置と、翻訳されたインストラクシ
ョンにしたがって、データを操作する演算装置とを含ん
でいる、単一基板上に形成された集積回路マイクロプロ
セッサにおいて：ブレークポイントを生じる仮想アドレス（ブレークポイ
ント・アドレス）を記憶する第１レジスタと；制御ビットを記憶する第２レジスタにして、上記制御ビ
ットの少くともあるビットは上記ブレークポイント・ア
ドレスの幅を決定する第２レジスタと；上記第１レジスタに接続し、かつ上記記憶された仮想ア
ドレスの少くとも一部を上記バスの現在の仮想アドレス
と比較する比較装置と；上記現在の仮想アドレスが上記ブレークポイント・アド
レスにより表わされるリファレンスに含まれているかど
うか、または上記ブレークポイント・アドレスにより表
わされるリファレンスが、上記仮想アドレスにより作ら
れるリファレンスに含まれているかどうかを決定し、か
つ上記第１および第２レジスタに接続している第１論理
装置と；上記比較器および上記第１論理装置に接続し、
上記ブレークポイント信号を供給するゲート装置とを備え、上記第１および第２レジスタ、比較装置、第２
論理装置およびゲート装置は、上記基板に設けられ、か
つ実時間のブレークポイント信号が上記マイクロプロセ
ッサに供給されることを特徴とする、ブレークポイント
信号を供給する集積回路マイクロプロセッサ。
（７）特許請求の範囲第６項記載のマイクロプロセッサ
において、翻訳装置は第１レジスタのローディングを可
能とするため、あるインストラクションを翻訳すること
を特徴とするマイクロプロセッサ。
（８）特許請求の範囲第７項記載のマイクロプロセッサ
において、翻訳装置は、第２レジスタのローディングを
可能とするため、所定のインストラクションを翻訳する
ことを特徴とするマイクロプロセッサ。
（９）特許請求の範囲第８項記載のマイクロプロセッサ
において、現在の仮想アドレスがプログラムまたはデー
タのいずれのリファレンスであるかを決定する第２論理
装置を含み、かつ上記第２論理装置は第２レジスタに接
続して、記憶された制御ビットの少くとも１つを検知し
、さらに上記第２論理装置はゲート装置に出力を供給す
ることを特徴とするマイクロプロセッサ。
（１０）特許請求の範囲第９項記載のマイクロプロセッ
サにおいて、第２レジスタに記憶されている制御ビット
は、ブレークポイントが読出しサイクルのみ、または読
出しまたは書込みサイクルのいずれにおいてデータに関
するリファレンスに生じるのかを決定することを特徴と
するマイクロプロセッサ。