JP2001217420A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 ＩＧＢＴのコレクタ−ゲート間に設けられた
ポリシリコンダイオード層のｐｎ接合とｎ−ドリフト層
とフィールド酸化膜とによって構成されるＭＯＳＦＥＴ
が動作してポリシリコンダイオードの耐圧が劣化するの
を防止する。 【解決手段】 ＩＧＢＴの耐圧保持のための電界緩和構
造を成すガードリング９の上方に位置するポリシリコン
ダイオード層１６Ａの部分（第１部分）にのみｐｎ接合
が配置される様に、ポリシリコンダイオード層１６Ａを
形成する。
ポリシリコンダイオード層のｐｎ接合とｎ−ドリフト層
とフィールド酸化膜とによって構成されるＭＯＳＦＥＴ
が動作してポリシリコンダイオードの耐圧が劣化するの
を防止する。 【解決手段】 ＩＧＢＴの耐圧保持のための電界緩和構
造を成すガードリング９の上方に位置するポリシリコン
ダイオード層１６Ａの部分（第１部分）にのみｐｎ接合
が配置される様に、ポリシリコンダイオード層１６Ａを
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁ゲートバイ
ポーラトランジスタ（以下、ＩＧＢＴと称す）のコレク
タとゲート間に設けられた逆方向直列接続型のツェナー
ダイオード層を有する半導体装置に関するものである。
ポーラトランジスタ（以下、ＩＧＢＴと称す）のコレク
タとゲート間に設けられた逆方向直列接続型のツェナー
ダイオード層を有する半導体装置に関するものである。
【０００２】
【従来の技術】ＩＧＢＴのコレクタ−ゲート間に、ｎ層
とｐ層とが交互に繰返し配置されて成るツェナーダイオ
ード層を設けた従来技術としては、例えば特開平９−１
８６３１５号公報に記載されたものがある。そのような
従来技術における半導体装置の縦断面構造を、図６
（Ａ）に示す。
とｐ層とが交互に繰返し配置されて成るツェナーダイオ
ード層を設けた従来技術としては、例えば特開平９−１
８６３１５号公報に記載されたものがある。そのような
従来技術における半導体装置の縦断面構造を、図６
（Ａ）に示す。
【０００３】図６（Ａ）において、１はエミッタ電極、
２はゲート電極、３はポリシリコンダイオード層用コレ
クタ電極、４は同電極３と繋がったコレクタ電極、５は
ゲート電極２と繋がったゲート電極層、６はゲート絶縁
膜、７はｎソース領域、８はｐウェル、９はガードリン
グ、１０はｎ型半導体層、１１はｎ−ドリフト層、１２
はｎ＋バッファ層、１３はコレクタ層、１４は絶縁膜、
１５はフィールド酸化膜、１６はポリシリコンダイオー
ド層（ツェナーダイオード層）、１７はｎ＋層、２０は
半導体基板である。
２はゲート電極、３はポリシリコンダイオード層用コレ
クタ電極、４は同電極３と繋がったコレクタ電極、５は
ゲート電極２と繋がったゲート電極層、６はゲート絶縁
膜、７はｎソース領域、８はｐウェル、９はガードリン
グ、１０はｎ型半導体層、１１はｎ−ドリフト層、１２
はｎ＋バッファ層、１３はコレクタ層、１４は絶縁膜、
１５はフィールド酸化膜、１６はポリシリコンダイオー
ド層（ツェナーダイオード層）、１７はｎ＋層、２０は
半導体基板である。
【０００４】本従来技術においては、ＩＧＢＴの耐圧保
持構造として、（１）ツェナーダイオードが順次に逆方
向に直列接続されて成るポリシリコンダイオード層１６
と、（２）ガードリング９とを採用している。
持構造として、（１）ツェナーダイオードが順次に逆方
向に直列接続されて成るポリシリコンダイオード層１６
と、（２）ガードリング９とを採用している。
【０００５】
【発明が解決しようとする課題】図６（Ａ）に例示した
従来技術のＩＧＢＴの構造においては、ポリシリコンダ
イオード層１６の内で隣り合う両ｐｎ接合と、ガードリ
ング９を含むｎ−層１１と、フィールド酸化膜１５とに
よって、局所的にｎチャネルＭＯＳＦＥＴが構成され
る。この場合、ゲート電極２側のｎ層が同ＭＯＳＦＥＴ
のソース層となり、コレクタ電極３側のｎ層がドレイン
層となり、中央のｐ層の下方に位置するガードリング９
又はその周辺のｎ−層１１がゲート電極層となる。この
様な局所的なｎチャネルＭＯＳＦＥＴがｎ型半導体層１
０上に生じる結果、例えばゲート２（５）−コレクタ３
（４）間に５００Ｖの電圧が印加されるときには、ｎ−
層１１内の電位分布は図６（Ｂ）に模式的に示す様にな
る。同図６（Ｂ）より明らかな通り、隣り合うガードリ
ング９同士の間では電位差が大きい状態が生ずる。又、
最も内側（図６（Ａ）で言えば最も左側）のガードリン
グ９の内側のｎ−層１１及び最も外側（図６（Ａ）で言
えば最も右側）のガードリング９の外側のｎ−層１１に
おいても、比較的大きい電位差が生じている。そして、
この様な電位差は、上記ｎチャネルＭＯＳＦＥＴのゲー
ト−ソース間に印加される印加電圧ＶＧＳとなり、当該
印加電圧ＶＧＳが本ｎチャネルＭＯＳＦＥＴ自身の反転
電圧Ｖｔｈを越える場合には、当該ｎチャネルＭＯＳＦ
ＥＴが反転して動作状態となってしまう。そうすると、
ポリシリコンダイオード層１６内のｎｐｎ配列部分に電
流ＩＤが流れる結果、ポリシリコンダイオード層１６の
耐圧が変化して劣化してしまうという問題点が生ずる。
従来技術のＩＧＢＴの構造においては、ポリシリコンダ
イオード層１６の内で隣り合う両ｐｎ接合と、ガードリ
ング９を含むｎ−層１１と、フィールド酸化膜１５とに
よって、局所的にｎチャネルＭＯＳＦＥＴが構成され
る。この場合、ゲート電極２側のｎ層が同ＭＯＳＦＥＴ
のソース層となり、コレクタ電極３側のｎ層がドレイン
層となり、中央のｐ層の下方に位置するガードリング９
又はその周辺のｎ−層１１がゲート電極層となる。この
様な局所的なｎチャネルＭＯＳＦＥＴがｎ型半導体層１
０上に生じる結果、例えばゲート２（５）−コレクタ３
（４）間に５００Ｖの電圧が印加されるときには、ｎ−
層１１内の電位分布は図６（Ｂ）に模式的に示す様にな
る。同図６（Ｂ）より明らかな通り、隣り合うガードリ
ング９同士の間では電位差が大きい状態が生ずる。又、
最も内側（図６（Ａ）で言えば最も左側）のガードリン
グ９の内側のｎ−層１１及び最も外側（図６（Ａ）で言
えば最も右側）のガードリング９の外側のｎ−層１１に
おいても、比較的大きい電位差が生じている。そして、
この様な電位差は、上記ｎチャネルＭＯＳＦＥＴのゲー
ト−ソース間に印加される印加電圧ＶＧＳとなり、当該
印加電圧ＶＧＳが本ｎチャネルＭＯＳＦＥＴ自身の反転
電圧Ｖｔｈを越える場合には、当該ｎチャネルＭＯＳＦ
ＥＴが反転して動作状態となってしまう。そうすると、
ポリシリコンダイオード層１６内のｎｐｎ配列部分に電
流ＩＤが流れる結果、ポリシリコンダイオード層１６の
耐圧が変化して劣化してしまうという問題点が生ずる。
【０００６】この様な問題点は図６（Ａ）に例示した構
造を有するポリシリコンダイオード層１６についてのみ
成立する特有なものではなく、半導体基板内にガードリ
ングが形成され、且つ両端のｎ層間でｐ層とｎ層とが交
互に繰返して配置されることにより形成される複数のｐ
ｎ接合を有するツェナーダイオード層がフィールド絶縁
膜を介して半導体基板上に形成されている場合に一般的
に生じ得る問題点であると言える。
造を有するポリシリコンダイオード層１６についてのみ
成立する特有なものではなく、半導体基板内にガードリ
ングが形成され、且つ両端のｎ層間でｐ層とｎ層とが交
互に繰返して配置されることにより形成される複数のｐ
ｎ接合を有するツェナーダイオード層がフィールド絶縁
膜を介して半導体基板上に形成されている場合に一般的
に生じ得る問題点であると言える。
【０００７】本発明は斯かる問題点を克服すべくなされ
たものであり、耐圧変化を生じさせないツェナーダイオ
ード層の構造及びそのようなツェナーダイオード層を有
するＩＧＢＴの構造を得ることを目的としている。
たものであり、耐圧変化を生じさせないツェナーダイオ
ード層の構造及びそのようなツェナーダイオード層を有
するＩＧＢＴの構造を得ることを目的としている。
【０００８】
【課題を解決するための手段】請求項１に係る発明は、
第１導電型の第１半導体層と前記第１半導体層上に形成
された第２導電型の第２半導体層とを備える半導体基板
と、前記第２半導体層の表面より前記第２半導体層の内
部に向けて形成された、前記第１導電型の不純物のウエ
ルより成る、少なくとも１個のガードリングと、前記第
２半導体層の前記表面の内で前記少なくとも１個のガー
ドリングの表面を包含する第１領域上に形成されたフィ
ールド絶縁膜と、前記フィールド絶縁膜の表面の内で前
記少なくとも１個のガードリングの前記表面上方に位置
する部分を包含する第２領域上に形成されており、ｐ層
とｎ層とが交互に繰り返して配置されることにより形成
される複数のｐｎ接合を有するツェナーダイオード層と
を備え、前記少なくとも１個のガードリングの前記表面
上方に位置する前記ツェナーダイオード層の第１部分に
のみｐｎ接合が形成されていることを特徴とする。
第１導電型の第１半導体層と前記第１半導体層上に形成
された第２導電型の第２半導体層とを備える半導体基板
と、前記第２半導体層の表面より前記第２半導体層の内
部に向けて形成された、前記第１導電型の不純物のウエ
ルより成る、少なくとも１個のガードリングと、前記第
２半導体層の前記表面の内で前記少なくとも１個のガー
ドリングの表面を包含する第１領域上に形成されたフィ
ールド絶縁膜と、前記フィールド絶縁膜の表面の内で前
記少なくとも１個のガードリングの前記表面上方に位置
する部分を包含する第２領域上に形成されており、ｐ層
とｎ層とが交互に繰り返して配置されることにより形成
される複数のｐｎ接合を有するツェナーダイオード層と
を備え、前記少なくとも１個のガードリングの前記表面
上方に位置する前記ツェナーダイオード層の第１部分に
のみｐｎ接合が形成されていることを特徴とする。
【０００９】請求項２に係る発明は、請求項１記載の半
導体装置であって、前記第１部分に隣接する前記ツェナ
ーダイオード層の第２部分には前記ｐｎ接合が形成され
ていないことを特徴とする。
導体装置であって、前記第１部分に隣接する前記ツェナ
ーダイオード層の第２部分には前記ｐｎ接合が形成され
ていないことを特徴とする。
【００１０】請求項３に係る発明は、第１導電型の第１
半導体層と前記第１半導体層上に形成された第２導電型
の第２半導体層とを備える半導体基板と、前記第２半導
体層の表面より前記第２半導体層の内部に向けて形成さ
れた、前記第１導電型の不純物のウエルより成る、少な
くとも１個のガードリングと、前記第２半導体層の前記
表面の内で前記少なくとも１個のガードリングの表面を
包含する第１領域上に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜の表面の内で前記少なくとも１個
のガードリングの前記表面上方に位置する部分を包含す
る第２領域上に形成されており、ｐ層とｎ層とが交互に
繰り返して配置されることにより形成される複数のｐｎ
接合を有するツェナーダイオード層とを備え、前記少な
くとも１個のガードリングの前記表面上方に位置する前
記ツェナーダイオード層の第１部分に隣接する前記ツェ
ナーダイオード層の第２部分にはｐｎ接合が常に形成さ
れており、前記ツェナーダイオード層の前記複数のｐｎ
接合の内で隣り合う両ｐｎ接合と、前記少なくとも１個
のガードリングを含む前記第２半導体層と、前記フィー
ルド絶縁膜とで構成されるＭＯＳＦＥＴに於ける反転電
圧が前記ＭＯＳＦＥＴの印加電圧よりも大きいことを特
徴とする。
半導体層と前記第１半導体層上に形成された第２導電型
の第２半導体層とを備える半導体基板と、前記第２半導
体層の表面より前記第２半導体層の内部に向けて形成さ
れた、前記第１導電型の不純物のウエルより成る、少な
くとも１個のガードリングと、前記第２半導体層の前記
表面の内で前記少なくとも１個のガードリングの表面を
包含する第１領域上に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜の表面の内で前記少なくとも１個
のガードリングの前記表面上方に位置する部分を包含す
る第２領域上に形成されており、ｐ層とｎ層とが交互に
繰り返して配置されることにより形成される複数のｐｎ
接合を有するツェナーダイオード層とを備え、前記少な
くとも１個のガードリングの前記表面上方に位置する前
記ツェナーダイオード層の第１部分に隣接する前記ツェ
ナーダイオード層の第２部分にはｐｎ接合が常に形成さ
れており、前記ツェナーダイオード層の前記複数のｐｎ
接合の内で隣り合う両ｐｎ接合と、前記少なくとも１個
のガードリングを含む前記第２半導体層と、前記フィー
ルド絶縁膜とで構成されるＭＯＳＦＥＴに於ける反転電
圧が前記ＭＯＳＦＥＴの印加電圧よりも大きいことを特
徴とする。
【００１１】請求項４に係る発明は、請求項３記載の半
導体装置であって、前記反転電圧が前記印加電圧よりも
大きくなる様に前記フィールド絶縁膜の膜厚が設定され
ていることを特徴とする。
導体装置であって、前記反転電圧が前記印加電圧よりも
大きくなる様に前記フィールド絶縁膜の膜厚が設定され
ていることを特徴とする。
【００１２】請求項５に係る発明は、請求項３記載の半
導体装置であって、前記反転電圧が前記印加電圧よりも
大きくなる様に、前記ＭＯＳＦＥＴを構成する前記両ｐ
ｎ接合の各々の耐圧が設定されていることを特徴とす
る。
導体装置であって、前記反転電圧が前記印加電圧よりも
大きくなる様に、前記ＭＯＳＦＥＴを構成する前記両ｐ
ｎ接合の各々の耐圧が設定されていることを特徴とす
る。
【００１３】
【発明の実施の形態】（実施の形態１）本実施の形態の
特徴点は、各ガードリングの表面上方に位置するツェナ
ーダイオード層の部分（第１部分と称す）にのみｐｎ接
合が形成され、隣接するガードリング同士の間の半導体
基板の部分の上方に位置するツェナーダイオード層の部
分（即ち、第１部分に隣接する第２部分）には全くｐｎ
接合が形成されない様に、ツェナーダイオード層を構成
した点にある。以下、本実施の形態に係る半導体装置を
図面に基づき説明する。
特徴点は、各ガードリングの表面上方に位置するツェナ
ーダイオード層の部分（第１部分と称す）にのみｐｎ接
合が形成され、隣接するガードリング同士の間の半導体
基板の部分の上方に位置するツェナーダイオード層の部
分（即ち、第１部分に隣接する第２部分）には全くｐｎ
接合が形成されない様に、ツェナーダイオード層を構成
した点にある。以下、本実施の形態に係る半導体装置を
図面に基づき説明する。
【００１４】図１は、本実施の形態及び後述する実施の
形態２に共通の図面であり、半導体装置の等価回路を示
す図である。同図１に示す通り、本半導体装置は、大別
して、ＩＧＢＴセル部におけるＩＧＢＴ素子１００と、
同素子１００のコレクタ電極４とゲート電極層５との間
に接続されたツェナーダイオード１６Ｂ（実施の形態２
では符号は１６Ｂである）（後述する図２ではツェナー
ダイオード層１６Ｂと称する）とより成る。この内、ツ
ェナーダイオード１６Ａは、ツェナーダイオード素子が
順次に逆方向で直列接続された構造を有しており、これ
は、後述する図２で示す様に、両端のｎ層間でｐ層とｎ
層とを交互に繰り返し配置していくことにより形成され
る。そして、図１に示す両部１００、１６Ａ（１６Ｂ）
は、同一半導体基板上に一体化されている。この点を図
２に示す。
形態２に共通の図面であり、半導体装置の等価回路を示
す図である。同図１に示す通り、本半導体装置は、大別
して、ＩＧＢＴセル部におけるＩＧＢＴ素子１００と、
同素子１００のコレクタ電極４とゲート電極層５との間
に接続されたツェナーダイオード１６Ｂ（実施の形態２
では符号は１６Ｂである）（後述する図２ではツェナー
ダイオード層１６Ｂと称する）とより成る。この内、ツ
ェナーダイオード１６Ａは、ツェナーダイオード素子が
順次に逆方向で直列接続された構造を有しており、これ
は、後述する図２で示す様に、両端のｎ層間でｐ層とｎ
層とを交互に繰り返し配置していくことにより形成され
る。そして、図１に示す両部１００、１６Ａ（１６Ｂ）
は、同一半導体基板上に一体化されている。この点を図
２に示す。
【００１５】図２において、シリコンウエハ等より成る
半導体基板２０は、ｐ型（第１導電型に該当）のコレク
タ層ないしは第１半導体層１３と、同層１３の表面上に
全面的に形成されたｎ型（第２導電型）の第２半導体層
１０とを有し、同層１０は、コレクタ層１３の表面上に
順次に形成された、ｎ＋バッファ層１２とｎ−ドリフト
層（以下、単にｎ−層と称す）１１とより成る。そし
て、半導体基板２０の第１主表面上には、ＩＧＢＴ素子
１００のコレクタ電極ないしは第１主電極４が全面的に
形成されている。又、半導体基板２０ないしはｎ−層１
１のＩＧＢＴセル部においては、半導体基板２０の第２
主表面ないしはｎ−層１１の表面よりｎ−層１１内部に
向けて、ＩＧＢＴ素子１００のチャネル部を成すｎ−層
１１の部分を挟んで相向かい合うｐウェル８が形成され
ており、各ｐウェル８の表面よりその内部に向けてｎソ
ース層７が形成されている。又、ｐウェル８で挟まれた
チャネル部を成すｎ−層１１の部分上と、同部分とｎソ
ース層７とで挟まれたｐウェル８の一部分上と、ｎソー
ス層７の表面の一部分上とには、ゲート絶縁膜６が形成
されており、同膜６上にゲート電極層５が形成されてい
ると共に、同層５の上面及び側面全体を被覆する絶縁膜
１４が形成されている。加えて、同膜１４を全面的に被
覆する様に、ｎソース層７の表面の他部分上とｐウェル
８の表面の一部分上とにエミッタ電極１が形成されてお
り、これらの構成によりＩＧＢＴ素子１００が形成され
ている。
半導体基板２０は、ｐ型（第１導電型に該当）のコレク
タ層ないしは第１半導体層１３と、同層１３の表面上に
全面的に形成されたｎ型（第２導電型）の第２半導体層
１０とを有し、同層１０は、コレクタ層１３の表面上に
順次に形成された、ｎ＋バッファ層１２とｎ−ドリフト
層（以下、単にｎ−層と称す）１１とより成る。そし
て、半導体基板２０の第１主表面上には、ＩＧＢＴ素子
１００のコレクタ電極ないしは第１主電極４が全面的に
形成されている。又、半導体基板２０ないしはｎ−層１
１のＩＧＢＴセル部においては、半導体基板２０の第２
主表面ないしはｎ−層１１の表面よりｎ−層１１内部に
向けて、ＩＧＢＴ素子１００のチャネル部を成すｎ−層
１１の部分を挟んで相向かい合うｐウェル８が形成され
ており、各ｐウェル８の表面よりその内部に向けてｎソ
ース層７が形成されている。又、ｐウェル８で挟まれた
チャネル部を成すｎ−層１１の部分上と、同部分とｎソ
ース層７とで挟まれたｐウェル８の一部分上と、ｎソー
ス層７の表面の一部分上とには、ゲート絶縁膜６が形成
されており、同膜６上にゲート電極層５が形成されてい
ると共に、同層５の上面及び側面全体を被覆する絶縁膜
１４が形成されている。加えて、同膜１４を全面的に被
覆する様に、ｎソース層７の表面の他部分上とｐウェル
８の表面の一部分上とにエミッタ電極１が形成されてお
り、これらの構成によりＩＧＢＴ素子１００が形成され
ている。
【００１６】他方、ＩＧＢＴセル部の外側に位置するＩ
ＧＢＴ素子１００の耐圧保持部は、次の通りに構成され
ている。即ち、ｎ−層１１内のｐウェル８の端部と、第
２半導体層１０の表面１０Ｓからｎ−層１１内部に向け
て形成されたｎ＋層１７の端部とで挟まれたｎ−層１１
の部分内には、複数個の、ここでは３個のガードリング
９が形成されている。このガードリング９は、ＩＧＢＴ
素子１００の耐圧保持のために電界を緩和するための既
知の構造部分であり、表面１０Ｓよりｎ−層１１内部に
向けて、ｐ型（第１導電型）の不純物のウェル（ｐウェ
ル）としてリング状に形成されている。そして、隣り合
うガードリング９同士間のピッチは略等しく設定されて
いる。更に、表面１０Ｓの内で３個のガードリング９の
表面９Ｓを包含する第１領域Ｒ１上には、フィールド酸
化膜ないしはフィールド絶縁膜１５が形成されていると
共に、同膜１５の表面の内で３個のガードリング９の表
面９Ｓの上方に位置する部分を包含する第２領域Ｒ２
（Ｒ２＜Ｒ１）上には、図１の説明時に既述したツェナ
ーダイオード層１６Ａが形成されている。ここでは、同
層１６Ａは、一例としてポリシリコン層をその母材とし
て形成されており（勿論、他の部材を母材としても良
い）、ゲート電極２に接続したｎ層（図２では最も左端
のｎ層）から始めてｐｎ構造を３回繰り返すことで形成
されている。従って、同層１６Ａは６個のｐｎ接合Ｊを
有している。しかも、ゲート電極２に接続したｎ層と後
述する電極３に接続したｎ層（両ｎ層のガードリング９
の配設方向の幅は略等しい）との間に配置されたｐ層と
ｎ層のそれぞれのガードリング９の配設方向における幅
については、（前者の幅）＜（後者の幅）の関係が成立
し、しかも、上記ｐ層の幅は表面９Ｓのガードリング９
の配設方向における幅よりも小さく、上記ｎ層の幅はガ
ードリング間隔よりも大きい。尚、上記ゲート電極２
は、図示しない配線層によって、ゲート電極層５と接続
されている。以下では、ツェナーダイオード層１６Ａを
ポリシリコンダイオード層１６Ａと称す。他方、ポリシ
リコンダイオード層１６Ａ中の最も右端部分のｎ層の表
面上には、ポリシリコンダイオード層用コレクタ電極３
が形成されており、同電極３はコレクタ電極４とも繋が
っている。そして、両電極２，３で挟まれたポリシリコ
ンダイオード層１６Ａの表面上には絶縁膜１４が形成さ
れていると共に、各部１５，１６Ａ，２の側面とエミッ
タ電極１の対向する側面との間にも絶縁膜１４が形成さ
れている。尚、本実施の形態では、フィールド酸化膜１
５の膜厚は、図６（Ａ）で示した従来技術の膜厚Ｔ0と
同一である。
ＧＢＴ素子１００の耐圧保持部は、次の通りに構成され
ている。即ち、ｎ−層１１内のｐウェル８の端部と、第
２半導体層１０の表面１０Ｓからｎ−層１１内部に向け
て形成されたｎ＋層１７の端部とで挟まれたｎ−層１１
の部分内には、複数個の、ここでは３個のガードリング
９が形成されている。このガードリング９は、ＩＧＢＴ
素子１００の耐圧保持のために電界を緩和するための既
知の構造部分であり、表面１０Ｓよりｎ−層１１内部に
向けて、ｐ型（第１導電型）の不純物のウェル（ｐウェ
ル）としてリング状に形成されている。そして、隣り合
うガードリング９同士間のピッチは略等しく設定されて
いる。更に、表面１０Ｓの内で３個のガードリング９の
表面９Ｓを包含する第１領域Ｒ１上には、フィールド酸
化膜ないしはフィールド絶縁膜１５が形成されていると
共に、同膜１５の表面の内で３個のガードリング９の表
面９Ｓの上方に位置する部分を包含する第２領域Ｒ２
（Ｒ２＜Ｒ１）上には、図１の説明時に既述したツェナ
ーダイオード層１６Ａが形成されている。ここでは、同
層１６Ａは、一例としてポリシリコン層をその母材とし
て形成されており（勿論、他の部材を母材としても良
い）、ゲート電極２に接続したｎ層（図２では最も左端
のｎ層）から始めてｐｎ構造を３回繰り返すことで形成
されている。従って、同層１６Ａは６個のｐｎ接合Ｊを
有している。しかも、ゲート電極２に接続したｎ層と後
述する電極３に接続したｎ層（両ｎ層のガードリング９
の配設方向の幅は略等しい）との間に配置されたｐ層と
ｎ層のそれぞれのガードリング９の配設方向における幅
については、（前者の幅）＜（後者の幅）の関係が成立
し、しかも、上記ｐ層の幅は表面９Ｓのガードリング９
の配設方向における幅よりも小さく、上記ｎ層の幅はガ
ードリング間隔よりも大きい。尚、上記ゲート電極２
は、図示しない配線層によって、ゲート電極層５と接続
されている。以下では、ツェナーダイオード層１６Ａを
ポリシリコンダイオード層１６Ａと称す。他方、ポリシ
リコンダイオード層１６Ａ中の最も右端部分のｎ層の表
面上には、ポリシリコンダイオード層用コレクタ電極３
が形成されており、同電極３はコレクタ電極４とも繋が
っている。そして、両電極２，３で挟まれたポリシリコ
ンダイオード層１６Ａの表面上には絶縁膜１４が形成さ
れていると共に、各部１５，１６Ａ，２の側面とエミッ
タ電極１の対向する側面との間にも絶縁膜１４が形成さ
れている。尚、本実施の形態では、フィールド酸化膜１
５の膜厚は、図６（Ａ）で示した従来技術の膜厚Ｔ0と
同一である。
【００１７】以上の構成において、本実施の形態では、
各ガードリング９の表面９Ｓの上方に該当するポリシリ
コンダイオード層１６Ａの第１部分にのみｐｎ接合Ｊが
配置され、隣り合うガードリング９同士間のｎ−層１１
の部分上方に該当するポリシリコンダイオード層１６Ａ
の第２部分（同部分は第１部分を挟み込む）と、ガード
リング９とｐウェル８との間のｎ−層１１の部分上方に
該当する第２部分と、ガードリング９とｎ＋層１７との
間のｎ−層１１の部分上方に該当する第２部分とには全
くｐｎ接合が配置されない様に、ポリシリコンダイオー
ド層１６Ａ内のｐ層とｎ層との寸法及び配置が設定され
ている。
各ガードリング９の表面９Ｓの上方に該当するポリシリ
コンダイオード層１６Ａの第１部分にのみｐｎ接合Ｊが
配置され、隣り合うガードリング９同士間のｎ−層１１
の部分上方に該当するポリシリコンダイオード層１６Ａ
の第２部分（同部分は第１部分を挟み込む）と、ガード
リング９とｐウェル８との間のｎ−層１１の部分上方に
該当する第２部分と、ガードリング９とｎ＋層１７との
間のｎ−層１１の部分上方に該当する第２部分とには全
くｐｎ接合が配置されない様に、ポリシリコンダイオー
ド層１６Ａ内のｐ層とｎ層との寸法及び配置が設定され
ている。
【００１８】この様にポリシリコンダイオード層１６Ａ
を構成することにより、図６（Ａ）の従来技術では形成
されていた局所的なｎチャネルＭＯＳＦＥＴをｎ−層１
１上に全く発生させないこととすることができる。従っ
て、ＩＧＢＴ素子１００のコレクタ−ゲート間に設けた
ポリシリコンダイオード層１６Ａの耐圧が変化しないＩ
ＧＢＴを得ることができる。
を構成することにより、図６（Ａ）の従来技術では形成
されていた局所的なｎチャネルＭＯＳＦＥＴをｎ−層１
１上に全く発生させないこととすることができる。従っ
て、ＩＧＢＴ素子１００のコレクタ−ゲート間に設けた
ポリシリコンダイオード層１６Ａの耐圧が変化しないＩ
ＧＢＴを得ることができる。
【００１９】図２に示す様に、本実施の形態ではｐｎ繰
り返し配置数を３としているが、この数に限定されるも
のではなく、更にｐｎ繰り返し配置数を大きくしても良
い。
り返し配置数を３としているが、この数に限定されるも
のではなく、更にｐｎ繰り返し配置数を大きくしても良
い。
【００２０】尚、ポリシリコンダイオード層１６Ａをｎ
ｐｎ構造として形成するときには（ｐｎ接合Ｊの数は２
個）、図３に示す様に、１個のガードリング９をｎ−層
１１内に形成し、且つガードリング９の表面９Ｓの上方
に位置するポリシリコンダイオード層１６Ａの第１部分
に２つのｐｎ接合Ｊを配置する。
ｐｎ構造として形成するときには（ｐｎ接合Ｊの数は２
個）、図３に示す様に、１個のガードリング９をｎ−層
１１内に形成し、且つガードリング９の表面９Ｓの上方
に位置するポリシリコンダイオード層１６Ａの第１部分
に２つのｐｎ接合Ｊを配置する。
【００２１】以上の説明から明らかな通り、図２ではガ
ードリング数は３個であるが、この数に限定されるもの
ではなく、少なくとも１個のガードリング９がｎ−層１
１内に形成されていれば良い。
ードリング数は３個であるが、この数に限定されるもの
ではなく、少なくとも１個のガードリング９がｎ−層１
１内に形成されていれば良い。
【００２２】（実施の形態２）本実施の形態に係る半導
体装置は、図６（Ａ）に例示した従来技術のツェナーダ
イオード層の構造を基本的に踏襲しつつ、これを改善す
る点に特徴を有している。即ち、ガードリング間のｎ−
層の部分の上方部に位置するポリシリコンダイオード層
の第２部分（上記第１部分に隣接する部分）には常にｐ
ｎ接合が配設される様にポリシリコンダイオード層を形
成する場合において、ポリシリコンダイオード層内の複
数のｐｎ接合の内で隣り合うｐｎ接合と、フィールド酸
化膜と、同酸化膜を介して上記隣り合う両ｐｎ接合と対
向し且つ１個のガードリングを含むｎ−層の部分とで構
成される局所的なｎチャネルＭＯＳＦＥＴにおける反転
電圧に対するマージンを従来よりも大きく設定する。換
言すれば、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）と
なる条件が常に満足される様に、本半導体装置を構成す
る訳である。
体装置は、図６（Ａ）に例示した従来技術のツェナーダ
イオード層の構造を基本的に踏襲しつつ、これを改善す
る点に特徴を有している。即ち、ガードリング間のｎ−
層の部分の上方部に位置するポリシリコンダイオード層
の第２部分（上記第１部分に隣接する部分）には常にｐ
ｎ接合が配設される様にポリシリコンダイオード層を形
成する場合において、ポリシリコンダイオード層内の複
数のｐｎ接合の内で隣り合うｐｎ接合と、フィールド酸
化膜と、同酸化膜を介して上記隣り合う両ｐｎ接合と対
向し且つ１個のガードリングを含むｎ−層の部分とで構
成される局所的なｎチャネルＭＯＳＦＥＴにおける反転
電圧に対するマージンを従来よりも大きく設定する。換
言すれば、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）と
なる条件が常に満足される様に、本半導体装置を構成す
る訳である。
【００２３】そのための構成としては、例えば図４に示
す半導体装置の様に、ポリシリコンダイオード層１６Ｂ
の下部のフィールド酸化膜１５の厚みＴを、図２や図６
（Ａ）に示す同膜１５の厚みＴ0よりも大きく設定すれ
ば良い（Ｔ＞Ｔ0）。例えば、従来技術におけるフィー
ルド酸化膜１５の厚みＴ0が約１μｍであるとすると、
図４のフィールド酸化膜１５の厚みＴを約１．５μｍ以
上に設定するならば、反転電圧Ｖｔｈが増大する結果、
（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件が成立
し得ると考える。要は、（反転電圧Ｖｔｈ）＞（印加電
圧ＶＧＳ）の条件が成立し得る様に、厚みＴを設定すれ
ば良いわけである。
す半導体装置の様に、ポリシリコンダイオード層１６Ｂ
の下部のフィールド酸化膜１５の厚みＴを、図２や図６
（Ａ）に示す同膜１５の厚みＴ0よりも大きく設定すれ
ば良い（Ｔ＞Ｔ0）。例えば、従来技術におけるフィー
ルド酸化膜１５の厚みＴ0が約１μｍであるとすると、
図４のフィールド酸化膜１５の厚みＴを約１．５μｍ以
上に設定するならば、反転電圧Ｖｔｈが増大する結果、
（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件が成立
し得ると考える。要は、（反転電圧Ｖｔｈ）＞（印加電
圧ＶＧＳ）の条件が成立し得る様に、厚みＴを設定すれ
ば良いわけである。
【００２４】尚、図４は、図２の場合と同様に、３個の
ガードリング９を設けると共に、ポリシリコンダイオー
ド層１６Ｂを、ゲート電極２に接続されたｎ層から始め
てｐｎ構造を３回繰り返すことで形成している例を示し
ており、図４中、図２中の符号と同一符号のものは同一
のものを示す。勿論、本実施の形態でも、ガードリング
９の個数は少なくとも１つ以上であれば良く、又、ポリ
シリコンダイオード層１６Ｂ中のｐｎ接合数も２以上で
あれば良い。
ガードリング９を設けると共に、ポリシリコンダイオー
ド層１６Ｂを、ゲート電極２に接続されたｎ層から始め
てｐｎ構造を３回繰り返すことで形成している例を示し
ており、図４中、図２中の符号と同一符号のものは同一
のものを示す。勿論、本実施の形態でも、ガードリング
９の個数は少なくとも１つ以上であれば良く、又、ポリ
シリコンダイオード層１６Ｂ中のｐｎ接合数も２以上で
あれば良い。
【００２５】ここで、本実施の形態についても、ポリシ
リコンダイオード層１６Ｂ中のｐｎ接合数が２個であ
り、ガードリング数が１個であるときの半導体装置の構
造例を、図５の縦断面図に示す。本図５でも、（厚み
Ｔ）＞（厚みＴ0）及び（反転電圧Ｖｔｈ）＞（印加電
圧ＶＧＳ）が成立する。
リコンダイオード層１６Ｂ中のｐｎ接合数が２個であ
り、ガードリング数が１個であるときの半導体装置の構
造例を、図５の縦断面図に示す。本図５でも、（厚み
Ｔ）＞（厚みＴ0）及び（反転電圧Ｖｔｈ）＞（印加電
圧ＶＧＳ）が成立する。
【００２６】又、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧ
Ｓ）の条件を成立させ得る他の構成例としては、上記ｎ
チャネルＭＯＳＦＥＴを構成するポリシリコンダイオー
ド層のｎｐｎ構造における、ｐｎ接合当たりの耐圧（降
伏電圧）を下げる方法がある。この様に構成するときに
は、見かけ上は印加電圧ＶＧＳが反転電圧Ｖｔｈに対し
て相対的に下がるため、ｎチャネルＭＯＳＦＥＴが動作
するのを抑制して上記ポリシリコンダイオード層１６
（図６（Ａ））の耐圧が変化しないＩＧＢＴを得ること
ができる。例えば、従来技術において、ｎチャネルＭＯ
ＳＦＥＴを構成するポリシリコンダイオード層１６のｐ
ｎ接合当たりの耐圧が１０Ｖないし１２Ｖであるものと
すれば、当該ｐｎ接合当たりの耐圧を８Ｖ程度にまで低
減化させることで、（反転電圧Ｖｔｈ）＞（印加電圧Ｖ
ＧＳ）の条件を成立させることができる。要は、（反転
電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を得る様に、
当該ｐｎ接合当たりの耐圧を設定すれば良く、その様な
耐圧を有するｐｎ接合より成るポリシリコンダイオード
層は既知の製法で以てこれを実現可能である。
Ｓ）の条件を成立させ得る他の構成例としては、上記ｎ
チャネルＭＯＳＦＥＴを構成するポリシリコンダイオー
ド層のｎｐｎ構造における、ｐｎ接合当たりの耐圧（降
伏電圧）を下げる方法がある。この様に構成するときに
は、見かけ上は印加電圧ＶＧＳが反転電圧Ｖｔｈに対し
て相対的に下がるため、ｎチャネルＭＯＳＦＥＴが動作
するのを抑制して上記ポリシリコンダイオード層１６
（図６（Ａ））の耐圧が変化しないＩＧＢＴを得ること
ができる。例えば、従来技術において、ｎチャネルＭＯ
ＳＦＥＴを構成するポリシリコンダイオード層１６のｐ
ｎ接合当たりの耐圧が１０Ｖないし１２Ｖであるものと
すれば、当該ｐｎ接合当たりの耐圧を８Ｖ程度にまで低
減化させることで、（反転電圧Ｖｔｈ）＞（印加電圧Ｖ
ＧＳ）の条件を成立させることができる。要は、（反転
電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を得る様に、
当該ｐｎ接合当たりの耐圧を設定すれば良く、その様な
耐圧を有するｐｎ接合より成るポリシリコンダイオード
層は既知の製法で以てこれを実現可能である。
【００２７】（付記）実施の形態１及び２では何れもＩ
ＧＢＴ素子１００がｎチャネルＩＧＢＴであったが、こ
れに代えて、ｐチャネルＩＧＢＴの場合にも本発明を適
用することは可能である。このときには、ｎ型が「第１
導電型」に、ｐ型が「第２導電型」に、ｎコレクタ層が
「第１半導体層」に、ｐ＋バッファ層とｐ−ドリフト層
とが「第２半導体層」に、エミッタ電極が「第１主電
極」に、コレクタ電極が「第２主電極」にそれぞれ相当
し、ガードリングはｎ型不純物の層から成るウェルとな
る。
ＧＢＴ素子１００がｎチャネルＩＧＢＴであったが、こ
れに代えて、ｐチャネルＩＧＢＴの場合にも本発明を適
用することは可能である。このときには、ｎ型が「第１
導電型」に、ｐ型が「第２導電型」に、ｎコレクタ層が
「第１半導体層」に、ｐ＋バッファ層とｐ−ドリフト層
とが「第２半導体層」に、エミッタ電極が「第１主電
極」に、コレクタ電極が「第２主電極」にそれぞれ相当
し、ガードリングはｎ型不純物の層から成るウェルとな
る。
【００２８】尚、実施の形態１では、ガードリングの表
面９Ｓ上方に位置するポリシリコンダイオード層１６Ａ
の第１部分の中央部分はｐ層であるが、これに限定され
る必要性はなく、同部分がｎ層であっても良い。
面９Ｓ上方に位置するポリシリコンダイオード層１６Ａ
の第１部分の中央部分はｐ層であるが、これに限定され
る必要性はなく、同部分がｎ層であっても良い。
【００２９】
【発明の効果】請求項１ないし５の各発明によれば、本
ツェナーダイオード層をＩＧＢＴのコレクタ−ゲート間
に設けた場合には、少なくとも１個のガードリングを含
む第２半導体層とツェナーダイオード層中の隣り合う両
ｐｎ接合とフィールド絶縁膜とで構成されるＭＯＳＦＥ
Ｔが動作することはなく、ツェナーダイオード層の耐圧
変化を有効に防止して半導体装置の信頼性を向上させる
ことができる。
ツェナーダイオード層をＩＧＢＴのコレクタ−ゲート間
に設けた場合には、少なくとも１個のガードリングを含
む第２半導体層とツェナーダイオード層中の隣り合う両
ｐｎ接合とフィールド絶縁膜とで構成されるＭＯＳＦＥ
Ｔが動作することはなく、ツェナーダイオード層の耐圧
変化を有効に防止して半導体装置の信頼性を向上させる
ことができる。
【００３０】特に請求項３ないし５の各発明によれば、
本ツェナーダイオード層の形成プロセスとして従来のも
のの形成プロセスをそのまま利用できるという利点が得
られる。
本ツェナーダイオード層の形成プロセスとして従来のも
のの形成プロセスをそのまま利用できるという利点が得
られる。
【図１】 実施の形態１及び２に係る半導体装置の等価
回路を示す図である。
回路を示す図である。
【図２】 実施の形態１に係る半導体装置の構造を示す
縦断面図である。
縦断面図である。
【図３】 実施の形態１に係る半導体装置の構造を示す
縦断面図である。
縦断面図である。
【図４】 実施の形態２に係る半導体装置の構造を示す
縦断面図である。
縦断面図である。
【図５】 実施の形態２に係る半導体装置の構造を示す
縦断面図である。
縦断面図である。
【図６】 従来の半導体装置の構造を示すと共に、従来
の半導体装置における問題点をも指摘する図である。
の半導体装置における問題点をも指摘する図である。
１ エミッタ電極、２ ゲート電極、３ ポリシリコン
ダイオード層用コレクタ電極、４ コレクタ電極、５
ゲート層、９ ガードリング、１０ 第２半導体層（ｎ
層）、１１ ｎ−ドリフト層、１２ ｎ＋バッファ層、
１３ ｐコレクタ層（第１半導体層）、１５ フィール
ド酸化膜（フィールド絶縁膜）、１６，１６Ａ，１６Ｂ
ポリシリコンダイオード層（ツェナーダイオード
層）、２０半導体基板、１００ ＩＧＢＴ素子。
ダイオード層用コレクタ電極、４ コレクタ電極、５
ゲート層、９ ガードリング、１０ 第２半導体層（ｎ
層）、１１ ｎ−ドリフト層、１２ ｎ＋バッファ層、
１３ ｐコレクタ層（第１半導体層）、１５ フィール
ド酸化膜（フィールド絶縁膜）、１６，１６Ａ，１６Ｂ
ポリシリコンダイオード層（ツェナーダイオード
層）、２０半導体基板、１００ ＩＧＢＴ素子。
Claims (5)
- 【請求項１】 第１導電型の第１半導体層と前記第１半
導体層上に形成された第２導電型の第２半導体層とを備
える半導体基板と、 前記第２半導体層の表面より前記第２半導体層の内部に
向けて形成された、前記第１導電型の不純物のウエルよ
り成る、少なくとも１個のガードリングと、 前記第２半導体層の前記表面の内で前記少なくとも１個
のガードリングの表面を包含する第１領域上に形成され
たフィールド絶縁膜と、 前記フィールド絶縁膜の表面の内で前記少なくとも１個
のガードリングの前記表面上方に位置する部分を包含す
る第２領域上に形成されており、ｐ層とｎ層とが交互に
繰り返して配置されることにより形成される複数のｐｎ
接合を有するツェナーダイオード層とを備え、 前記少なくとも１個のガードリングの前記表面上方に位
置する前記ツェナーダイオード層の第１部分にのみｐｎ
接合が形成されていることを特徴とする、半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記第１部分に隣接する前記ツェナーダイオード層の第
２部分には前記ｐｎ接合が形成されていないことを特徴
とする、半導体装置。 - 【請求項３】 第１導電型の第１半導体層と前記第１半
導体層上に形成された第２導電型の第２半導体層とを備
える半導体基板と、 前記第２半導体層の表面より前記第２半導体層の内部に
向けて形成された、前記第１導電型の不純物のウエルよ
り成る、少なくとも１個のガードリングと、 前記第２半導体層の前記表面の内で前記少なくとも１個
のガードリングの表面を包含する第１領域上に形成され
たフィールド絶縁膜と、 前記フィールド絶縁膜の表面の内で前記少なくとも１個
のガードリングの前記表面上方に位置する部分を包含す
る第２領域上に形成されており、ｐ層とｎ層とが交互に
繰り返して配置されることにより形成される複数のｐｎ
接合を有するツェナーダイオード層とを備え、 前記少なくとも１個のガードリングの前記表面上方に位
置する前記ツェナーダイオード層の第１部分に隣接する
前記ツェナーダイオード層の第２部分にはｐｎ接合が常
に形成されており、 前記ツェナーダイオード層の前記複数のｐｎ接合の内で
隣り合う両ｐｎ接合と、前記少なくとも１個のガードリ
ングを含む前記第２半導体層と、前記フィールド絶縁膜
とで構成されるＭＯＳＦＥＴに於ける反転電圧が前記Ｍ
ＯＳＦＥＴの印加電圧よりも大きいことを特徴とする、
半導体装置。 - 【請求項４】 請求項３記載の半導体装置であって、 前記反転電圧が前記印加電圧よりも大きくなる様に前記
フィールド絶縁膜の膜厚が設定されていることを特徴と
する、半導体装置。 - 【請求項５】 請求項３記載の半導体装置であって、 前記反転電圧が前記印加電圧よりも大きくなる様に、前
記ＭＯＳＦＥＴを構成する前記両ｐｎ接合の各々の耐圧
が設定されていることを特徴とする、半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000023753A JP4054155B2 (ja) | 2000-02-01 | 2000-02-01 | 半導体装置 |
| US09/609,667 US6407413B1 (en) | 2000-02-01 | 2000-07-03 | Semiconductor device with guard ring and Zener diode layer thereover |
| KR10-2000-0058450A KR100383371B1 (ko) | 2000-02-01 | 2000-10-05 | 반도체 장치 |
Applications Claiming Priority (1)
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