JPH07302897A - 絶縁ゲート付きサイリスタ - Google Patents
絶縁ゲート付きサイリスタInfo
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- 239000004065 semiconductor Substances 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 description 13
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 12
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 オン電流とタ−ンオフ能力が改善されて大電
流化ができる絶縁ゲ−ト付きサイリスタを提供すること
を目的とする。 【構成】 n型ベ−ス層1の一方の表面にp型ベ−ス層
2が形成され、p型ベ−ス層2内にn型エミッタ層3が
形成されている。またp型ベ−ス層2と対抗する位置に
はp型エミッタ層8が形成されている。p型ベ−ス層2
の表面には第1ゲ−ト電極5が、p型エミッタ層8の表
面にはアノ−ド電極10が設けられている。p型ベ−ス
層2はダイオ−ド19のp型領域21に接続し、ダイオ
−ド19のn型22はカソ−ド電極24に接続してい
る。またn型エミッタ層3はMOSFET20のドレイ
ン領域26に接続し、MOSFET20のソ−ス領域2
5はカソ−ド電極24に接続している。
流化ができる絶縁ゲ−ト付きサイリスタを提供すること
を目的とする。 【構成】 n型ベ−ス層1の一方の表面にp型ベ−ス層
2が形成され、p型ベ−ス層2内にn型エミッタ層3が
形成されている。またp型ベ−ス層2と対抗する位置に
はp型エミッタ層8が形成されている。p型ベ−ス層2
の表面には第1ゲ−ト電極5が、p型エミッタ層8の表
面にはアノ−ド電極10が設けられている。p型ベ−ス
層2はダイオ−ド19のp型領域21に接続し、ダイオ
−ド19のn型22はカソ−ド電極24に接続してい
る。またn型エミッタ層3はMOSFET20のドレイ
ン領域26に接続し、MOSFET20のソ−ス領域2
5はカソ−ド電極24に接続している。
Description
【0001】
【産業上の利用分野】本発明は絶縁ゲ−ト付きサイリス
タに係り、特にオン特性とタ−ンオフ能力が改善されて
大電流化ができる絶縁ゲ−ト付きサイリスタに関する。
タに係り、特にオン特性とタ−ンオフ能力が改善されて
大電流化ができる絶縁ゲ−ト付きサイリスタに関する。
【0002】
【従来の技術】高耐圧、大電流の電力素子とこれを駆動
する駆動回路や保護回路とを一体的に集積化した電力用
ICは、装置の小形化、低コスト化を図ることが可能で
今後その需要が拡大すると予想される。このような電力
用ICに使われる電力素子のゲ−ト駆動は、小電力で駆
動可能な絶縁ゲ−ト電極(MOSゲ−ト)を用いた電圧
制御が望ましい。
する駆動回路や保護回路とを一体的に集積化した電力用
ICは、装置の小形化、低コスト化を図ることが可能で
今後その需要が拡大すると予想される。このような電力
用ICに使われる電力素子のゲ−ト駆動は、小電力で駆
動可能な絶縁ゲ−ト電極(MOSゲ−ト)を用いた電圧
制御が望ましい。
【0003】図56に一般的に知られている従来の横型
の絶縁ゲ−ト付きサイリスタの構造を示す。
の絶縁ゲ−ト付きサイリスタの構造を示す。
【0004】この絶縁ゲ−ト付きサイリスタは高抵抗の
n型ベ−ス層1の一方の表面に選択的にp型ベ−ス層2
が形成され、このp型ベ−ス層2内に第1n型エミッタ
層3と第2n型エミッタ層4とが形成されている。
n型ベ−ス層1の一方の表面に選択的にp型ベ−ス層2
が形成され、このp型ベ−ス層2内に第1n型エミッタ
層3と第2n型エミッタ層4とが形成されている。
【0005】n型ベ−ス層1と第1n型エミッタ層3と
に挟まれるp型ベ−ス層2の表面には絶縁膜を介して第
1ゲ−ト電極5が、第1n型エミッタ層3と第2n型エ
ミッタ層4とに挟まれるp型ベ−ス層2の表面には絶縁
膜を介して第2ゲ−ト電極6が設けられている。
に挟まれるp型ベ−ス層2の表面には絶縁膜を介して第
1ゲ−ト電極5が、第1n型エミッタ層3と第2n型エ
ミッタ層4とに挟まれるp型ベ−ス層2の表面には絶縁
膜を介して第2ゲ−ト電極6が設けられている。
【0006】さらに高抵抗のn型ベ−ス層1の表面のp
型ベ−ス層2と対向する位置に選択的に、n型ベ−ス層
1よりも不純物濃度の高いn型バッファ層7が形成さ
れ、このn型バッファ層7内にp型エミッタ層8が形成
されている。
型ベ−ス層2と対向する位置に選択的に、n型ベ−ス層
1よりも不純物濃度の高いn型バッファ層7が形成さ
れ、このn型バッファ層7内にp型エミッタ層8が形成
されている。
【0007】そして第2n型エミッタ層4とp型ベ−ス
層2の表面には、双方にオ−ミックコンタクトするカソ
−ド電極9が、p型エミッタ層8の表面にはオ−ミック
コンタクトするアノ−ド電極10が設けられている。
層2の表面には、双方にオ−ミックコンタクトするカソ
−ド電極9が、p型エミッタ層8の表面にはオ−ミック
コンタクトするアノ−ド電極10が設けられている。
【0008】また場合によってはn型ベ−ス層1の下方
に高抵抗のp型ベ−ス層11が設けられる場合もある。
に高抵抗のp型ベ−ス層11が設けられる場合もある。
【0009】このように構成された絶縁ゲ−ト付きサイ
リスタの動作は以下のようになる。
リスタの動作は以下のようになる。
【0010】まず絶縁ゲ−ト付きサイリスタの第1ゲ−
ト電極5及び第2ゲ−ト電極6にp型ベ−ス層2に対し
て正の電圧を加えると、第1ゲ−ト電極5及び第2ゲ−
ト電極6の下のp型ベ−ス層2の表面にn型チャネルが
形成され、n型チャネルを通して第1n型エミッタ層3
からn型ベ−ス層1に電子が注入される。この注入され
た電子はn型バッファ層7を通りp型エミッタ層8に抜
ける。
ト電極5及び第2ゲ−ト電極6にp型ベ−ス層2に対し
て正の電圧を加えると、第1ゲ−ト電極5及び第2ゲ−
ト電極6の下のp型ベ−ス層2の表面にn型チャネルが
形成され、n型チャネルを通して第1n型エミッタ層3
からn型ベ−ス層1に電子が注入される。この注入され
た電子はn型バッファ層7を通りp型エミッタ層8に抜
ける。
【0011】この時p型エミッタ層8から正孔がn型バ
ッファ層7、n型ベ−ス層1に注入され、この正孔はp
型ベ−ス層2を通りカソ−ド電極9に流れる。
ッファ層7、n型ベ−ス層1に注入され、この正孔はp
型ベ−ス層2を通りカソ−ド電極9に流れる。
【0012】この正孔電流がp型ベ−ス層2を通る時、
第1n型エミッタ層3と第2n型エミッタ層4の下のp
型ベ−ス層2の横方向抵抗に電位差を発生させ、この電
位差が第1n型エミッタ層3とp型ベ−ス層2からなる
pn接合を順バイアスして、順バイアス値がこのpn接
合のビルトイン電圧を越えると第1n型エミッタ層3か
らp型ベ−ス層2のnチャネル以外のところに電子が注
入して、絶縁ゲ−ト付きサイリスタはサイリスタ動作を
してオン電圧の低いオン状態となる。
第1n型エミッタ層3と第2n型エミッタ層4の下のp
型ベ−ス層2の横方向抵抗に電位差を発生させ、この電
位差が第1n型エミッタ層3とp型ベ−ス層2からなる
pn接合を順バイアスして、順バイアス値がこのpn接
合のビルトイン電圧を越えると第1n型エミッタ層3か
らp型ベ−ス層2のnチャネル以外のところに電子が注
入して、絶縁ゲ−ト付きサイリスタはサイリスタ動作を
してオン電圧の低いオン状態となる。
【0013】従ってサイリスタ動作を容易にするために
は第1n型エミッタ層3と第2n型エミッタ層4の下の
p型ベ−ス層2の横方向抵抗を大きく設定することが望
ましい。
は第1n型エミッタ層3と第2n型エミッタ層4の下の
p型ベ−ス層2の横方向抵抗を大きく設定することが望
ましい。
【0014】次にこのオン状態から第1ゲ−ト電極5お
よび第2ゲ−ト電極6に加えた電圧をp型ベ−ス層2に
対して零または負にすると、第1ゲ−ト電極5および第
2ゲ−ト電極6の下のp型ベ−ス層2の表面に形成され
たn型チャネルが消失する。すると第1n型エミッタ層
3はカソ−ド電極9から解放された状態となり、第1n
型エミッタ層3からの電子の注入は停止しサイリスタ動
作が停止する。
よび第2ゲ−ト電極6に加えた電圧をp型ベ−ス層2に
対して零または負にすると、第1ゲ−ト電極5および第
2ゲ−ト電極6の下のp型ベ−ス層2の表面に形成され
たn型チャネルが消失する。すると第1n型エミッタ層
3はカソ−ド電極9から解放された状態となり、第1n
型エミッタ層3からの電子の注入は停止しサイリスタ動
作が停止する。
【0015】この後n型ベ−ス層1に蓄積した正孔はp
型ベ−ス層2を通してカソ−ド電極9に排除されて絶縁
ゲ−ト付きサイリスタはタ−ンオフする。
型ベ−ス層2を通してカソ−ド電極9に排除されて絶縁
ゲ−ト付きサイリスタはタ−ンオフする。
【0016】しかしタ−ンオフ時のp型ベ−ス層2を流
れる正孔電流は第2n型エミッタ層4とp型ベ−ス層2
からなるpn接合を順バイアスし、大電流をタ−ンオフ
すると第2n型エミッタ層4から電子の注入が起こり再
びサイリスタ動作をしてタ−ンオフができなくなる。
れる正孔電流は第2n型エミッタ層4とp型ベ−ス層2
からなるpn接合を順バイアスし、大電流をタ−ンオフ
すると第2n型エミッタ層4から電子の注入が起こり再
びサイリスタ動作をしてタ−ンオフができなくなる。
【0017】従って大電流をタ−ンオフするためには第
2n型エミッタ層4の下のp型べ−ス層2の横方向抵抗
を小さく設定することが望ましい。
2n型エミッタ層4の下のp型べ−ス層2の横方向抵抗
を小さく設定することが望ましい。
【0018】以上に述べたように、オン特性の向上のた
めには第1n型エミッタ層3と第2n型エミッタ層4の
下のp型ベ−ス層2の横方向抵抗を大きく設定すること
が望ましく、大電流をタ−ンオフできるようにする、つ
まりオフ特性の向上のためには第2n型エミッタ層の下
のp型ベ−ス層2の横方向抵抗を小さく設定することが
望ましい。これはオン特性の向上を図るとオフ特性が低
下し、オフ特性の向上を図るとオン特性が低下してしま
うことを意味する。
めには第1n型エミッタ層3と第2n型エミッタ層4の
下のp型ベ−ス層2の横方向抵抗を大きく設定すること
が望ましく、大電流をタ−ンオフできるようにする、つ
まりオフ特性の向上のためには第2n型エミッタ層の下
のp型ベ−ス層2の横方向抵抗を小さく設定することが
望ましい。これはオン特性の向上を図るとオフ特性が低
下し、オフ特性の向上を図るとオン特性が低下してしま
うことを意味する。
【0019】
【発明が解決しようとする課題】上述のように従来の絶
縁ゲ−ト付きサイリスタではオン特性の向上を図るとオ
フ特性が低下し、オフ特性の向上を図るとオン特性が低
下するという問題があり、大電流化が困難であった。
縁ゲ−ト付きサイリスタではオン特性の向上を図るとオ
フ特性が低下し、オフ特性の向上を図るとオン特性が低
下するという問題があり、大電流化が困難であった。
【0020】本発明は以上のような問題を解決し、オン
特性とタ−ンオフ能力が改善されて大電流化ができる絶
縁ゲ−ト付きサイリスタを提供することを目的とする。
特性とタ−ンオフ能力が改善されて大電流化ができる絶
縁ゲ−ト付きサイリスタを提供することを目的とする。
【0021】
【課題を解決するための手段】上記の問題を解決するた
めに本発明は第1の発明として、第1導電型ベ−ス層
と、前記第1導電型ベ−ス層の表面に形成された第2導
電型ベ−ス層と、前記第2導電型ベ−ス層内に形成され
た第1導電型エミッタ層と、前記第1導電型ベ−ス層内
の前記第2導電型ベ−ス層と異なる位置に形成された第
2導電型エミッタ層と、前記第1導電型ベ−ス層と前記
第1導電型エミッタ層とに挟まれた前記第2導電型ベ−
ス層の表面に絶縁膜を介して設けられたゲ−ト電極と、
前記第2導電型エミッタ層の表面に設けられた第1の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、前記
第1導電型ベース層と誘電体分離され前記第1導電型エ
ミッタ層に接続された半導体スイッチング素子と、前記
半導体スイッチング素子に接続された第2の電極と、前
記第1導電型ベース層と誘電体分離され前記第2導電型
ベ−ス層と前記第2の電極との間に設けられた半導体整
流素子とを備えた絶縁ゲ−ト付きサイリスタを提供す
る。
めに本発明は第1の発明として、第1導電型ベ−ス層
と、前記第1導電型ベ−ス層の表面に形成された第2導
電型ベ−ス層と、前記第2導電型ベ−ス層内に形成され
た第1導電型エミッタ層と、前記第1導電型ベ−ス層内
の前記第2導電型ベ−ス層と異なる位置に形成された第
2導電型エミッタ層と、前記第1導電型ベ−ス層と前記
第1導電型エミッタ層とに挟まれた前記第2導電型ベ−
ス層の表面に絶縁膜を介して設けられたゲ−ト電極と、
前記第2導電型エミッタ層の表面に設けられた第1の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、前記
第1導電型ベース層と誘電体分離され前記第1導電型エ
ミッタ層に接続された半導体スイッチング素子と、前記
半導体スイッチング素子に接続された第2の電極と、前
記第1導電型ベース層と誘電体分離され前記第2導電型
ベ−ス層と前記第2の電極との間に設けられた半導体整
流素子とを備えた絶縁ゲ−ト付きサイリスタを提供す
る。
【0022】また本発明は第2の発明として、第1導電
型ベ−ス層と、前記第1導電型ベ−ス層の表面に形成さ
れた第2導電型ベ−ス層と、前記第2導電型ベ−ス層内
に形成された第1導電型エミッタ層と、前記第1導電型
ベ−ス層内の前記第2導電型ベ−ス層と異なる位置に形
成された第2導電型エミッタ層と、前記第1導電型ベ−
ス層と前記第1導電型エミッタ層とに挟まれた前記第2
導電型ベ−ス層の表面に絶縁膜を介して設けられたゲ−
ト電極と、前記第2導電型エミッタ層の表面に設けられ
た第1の電極とを備えた絶縁ゲ−ト付きサイリスタにお
いて、前記第1導電型ベース層と誘電体分離され前記第
2導電型ベ−ス層に接続された半導体スイッチング素子
と、前記半導体スイッチング素子に接続された第2の電
極と、前記第1導電型ベース層と誘電体分離され前記第
1導電型エミッタ層と前記第2の電極との間に設けられ
半導体整流素子とを備えた絶縁ゲ−ト付きサイリスタを
提供する。
型ベ−ス層と、前記第1導電型ベ−ス層の表面に形成さ
れた第2導電型ベ−ス層と、前記第2導電型ベ−ス層内
に形成された第1導電型エミッタ層と、前記第1導電型
ベ−ス層内の前記第2導電型ベ−ス層と異なる位置に形
成された第2導電型エミッタ層と、前記第1導電型ベ−
ス層と前記第1導電型エミッタ層とに挟まれた前記第2
導電型ベ−ス層の表面に絶縁膜を介して設けられたゲ−
ト電極と、前記第2導電型エミッタ層の表面に設けられ
た第1の電極とを備えた絶縁ゲ−ト付きサイリスタにお
いて、前記第1導電型ベース層と誘電体分離され前記第
2導電型ベ−ス層に接続された半導体スイッチング素子
と、前記半導体スイッチング素子に接続された第2の電
極と、前記第1導電型ベース層と誘電体分離され前記第
1導電型エミッタ層と前記第2の電極との間に設けられ
半導体整流素子とを備えた絶縁ゲ−ト付きサイリスタを
提供する。
【0023】また本発明は第3の発明として、第1導電
型ベ−ス層と、前記第1導電型ベ−ス層の表面に形成さ
れた第2導電型の第1のベ−ス層と、前記第2導電型の
第1のベ−ス層内に形成された第1導電型エミッタ層
と、前記第1導電型ベ−ス層内の前記第2導電型の第1
のベ−ス層と異なる位置に形成された第2導電型エミッ
タ層と、前記第1導電型ベ−ス層と前記第1導電型エミ
ッタ層とに挟まれた前記第2導電型の第1のベ−ス層の
表面に絶縁膜を介して設けられたゲ−ト電極と、前記第
2導電型エミッタ層の表面に設けられた第1の電極とを
備えた絶縁ゲ−ト付きサイリスタにおいて、前記第1導
電型ベース層と誘電体分離され前記第1導電型エミッタ
層に接続された半導体スイッチング素子と、前記半導体
スイッチング素子に接続された第2の電極と、前記第1
導電型ベース層内の前記第2導電型の第1のベース層と
前記半導体スイッチング素子とに挟まれた位置に形成さ
れ前記第2の電極に接続された第2導電型の第2のベー
ス層とを備えた絶縁ゲート付きサイリスタを提供する。
型ベ−ス層と、前記第1導電型ベ−ス層の表面に形成さ
れた第2導電型の第1のベ−ス層と、前記第2導電型の
第1のベ−ス層内に形成された第1導電型エミッタ層
と、前記第1導電型ベ−ス層内の前記第2導電型の第1
のベ−ス層と異なる位置に形成された第2導電型エミッ
タ層と、前記第1導電型ベ−ス層と前記第1導電型エミ
ッタ層とに挟まれた前記第2導電型の第1のベ−ス層の
表面に絶縁膜を介して設けられたゲ−ト電極と、前記第
2導電型エミッタ層の表面に設けられた第1の電極とを
備えた絶縁ゲ−ト付きサイリスタにおいて、前記第1導
電型ベース層と誘電体分離され前記第1導電型エミッタ
層に接続された半導体スイッチング素子と、前記半導体
スイッチング素子に接続された第2の電極と、前記第1
導電型ベース層内の前記第2導電型の第1のベース層と
前記半導体スイッチング素子とに挟まれた位置に形成さ
れ前記第2の電極に接続された第2導電型の第2のベー
ス層とを備えた絶縁ゲート付きサイリスタを提供する。
【0024】さらに本発明は第4の発明として、第1導
電型ベ−ス層と、前記第1導電型ベ−ス層の表面に形成
された第2導電型のベ−ス層と、前記第2導電型の第1
のベ−ス層内に形成された第1導電型エミッタ層と、前
記第1導電型ベ−ス層内の前記第2導電型の第1のベ−
ス層と異なる位置に形成された第2導電型エミッタ層
と、前記第1導電型ベ−ス層と前記第1導電型エミッタ
層とに挟まれた前記第2導電型のベ−ス層の表面に絶縁
膜を介して設けられたゲ−ト電極と、前記第2導電型エ
ミッタ層の表面に設けられた第1の電極とを備えた絶縁
ゲ−ト付きサイリスタにおいて、前記第1導電型ベース
層と誘電体分離され前記第2導電型ベース層に接続され
た半導体スイッチング素子と、前記半導体スイッチング
素子および前記第1導電型エミッタ層に接続された第2
の電極と、前記第1導電型ベース層内の前記第2導電型
ベース層と前記第2導電型エミッタ層とに挟まれた位置
に形成された第2導電型の層と、前記第2導電型層の表
面に形成され前記第2の電極に接続されたショットキー
電極とを備えた絶縁ゲート付きサイリスタを提供する。
電型ベ−ス層と、前記第1導電型ベ−ス層の表面に形成
された第2導電型のベ−ス層と、前記第2導電型の第1
のベ−ス層内に形成された第1導電型エミッタ層と、前
記第1導電型ベ−ス層内の前記第2導電型の第1のベ−
ス層と異なる位置に形成された第2導電型エミッタ層
と、前記第1導電型ベ−ス層と前記第1導電型エミッタ
層とに挟まれた前記第2導電型のベ−ス層の表面に絶縁
膜を介して設けられたゲ−ト電極と、前記第2導電型エ
ミッタ層の表面に設けられた第1の電極とを備えた絶縁
ゲ−ト付きサイリスタにおいて、前記第1導電型ベース
層と誘電体分離され前記第2導電型ベース層に接続され
た半導体スイッチング素子と、前記半導体スイッチング
素子および前記第1導電型エミッタ層に接続された第2
の電極と、前記第1導電型ベース層内の前記第2導電型
ベース層と前記第2導電型エミッタ層とに挟まれた位置
に形成された第2導電型の層と、前記第2導電型層の表
面に形成され前記第2の電極に接続されたショットキー
電極とを備えた絶縁ゲート付きサイリスタを提供する。
【0025】
【作用】第1の発明においては第2の電極と第2導電型
ベ−ス層との間に半導体整流素子が接続されていること
から、ゲ−ト電極および半導体スイッチング素子をオン
にしてタ−ンオンさせると、電流が流れ始める初期の段
階では正孔電流は第2導電型ベ−ス層から半導体整流素
子へ流入する。半導体整流素子の両端にかかる電圧が第
2導電型ベ−ス層と第2の電極との間に生じるので、第
2導電型ベ−ス層と第1導電型エミッタ層との間のpn
接合が順バイアスされ第1導電型エミッタ層から第2導
電型ベ−ス層への電子の注入を引き起こす。従って小電
流でサイリスタ動作に移行する。
ベ−ス層との間に半導体整流素子が接続されていること
から、ゲ−ト電極および半導体スイッチング素子をオン
にしてタ−ンオンさせると、電流が流れ始める初期の段
階では正孔電流は第2導電型ベ−ス層から半導体整流素
子へ流入する。半導体整流素子の両端にかかる電圧が第
2導電型ベ−ス層と第2の電極との間に生じるので、第
2導電型ベ−ス層と第1導電型エミッタ層との間のpn
接合が順バイアスされ第1導電型エミッタ層から第2導
電型ベ−ス層への電子の注入を引き起こす。従って小電
流でサイリスタ動作に移行する。
【0026】またタ−ンオフ時は半導体スイッチング素
子をオフにしてタ−ンオフを行う。すると蓄積した正孔
が第2導電型ベ−ス層から半導体整流素子へ排出され
る。半導体整流素子の電流−電圧特性は非線形であり半
導体整流素子を流れる電流が大きくなっても電圧の増加
は小さいので、タ−ンオフ時に第2導電型ベ−ス層の電
位は十分低く保たれ確実にタ−ンオフできる。
子をオフにしてタ−ンオフを行う。すると蓄積した正孔
が第2導電型ベ−ス層から半導体整流素子へ排出され
る。半導体整流素子の電流−電圧特性は非線形であり半
導体整流素子を流れる電流が大きくなっても電圧の増加
は小さいので、タ−ンオフ時に第2導電型ベ−ス層の電
位は十分低く保たれ確実にタ−ンオフできる。
【0027】第2導電型ベ−ス層と第2の電極との間に
半導体整流素子を設けているのは、pn接合を持つこと
による非線形な電流−電圧特性を利用することが目的で
ある。すなわち半導体整流素子を流れる電流が小さい場
合でも、その両端にビルトイン電圧以上の電圧降下を生
じ、また大きな電流が流れる場合でも電圧降下があまり
大きくならないことを利用している。以下に述べる第2
の発明でも同様の目的で半導体整流素子を用いている。
半導体整流素子を設けているのは、pn接合を持つこと
による非線形な電流−電圧特性を利用することが目的で
ある。すなわち半導体整流素子を流れる電流が小さい場
合でも、その両端にビルトイン電圧以上の電圧降下を生
じ、また大きな電流が流れる場合でも電圧降下があまり
大きくならないことを利用している。以下に述べる第2
の発明でも同様の目的で半導体整流素子を用いている。
【0028】以上のようにこの構造では第2導電型ベ−
ス層の等価抵抗をオン時は高くオフ時は低くできる。従
ってオン特性とタ−ンオフ能力が改善されて大電流化が
できる。
ス層の等価抵抗をオン時は高くオフ時は低くできる。従
ってオン特性とタ−ンオフ能力が改善されて大電流化が
できる。
【0029】第2の発明においては第2導電型ベ−ス層
に接続して設けられた半導体スイッチング素子をオフに
した状態でゲ−ト電極をオンにしてタ−ンオンさせる。
正孔電流は第1導電型エミッタ層に直接流入し第1導電
型エミッタ層から第2導電型ベ−ス層への電子の注入を
引き起こす。従って小電流でサイリスタ動作に移行す
る。
に接続して設けられた半導体スイッチング素子をオフに
した状態でゲ−ト電極をオンにしてタ−ンオンさせる。
正孔電流は第1導電型エミッタ層に直接流入し第1導電
型エミッタ層から第2導電型ベ−ス層への電子の注入を
引き起こす。従って小電流でサイリスタ動作に移行す
る。
【0030】タ−ンオフ時は半導体スイッチング素子を
オンさせてゲ−ト電極をオフにする。すると蓄積してい
た正孔は第2導電型ベ−ス層と第2の電極とを短絡した
半導体スイッチング素子によって排出され第1導電型エ
ミッタ層からの電子の注入は停止してタ−ンオフする。
オンさせてゲ−ト電極をオフにする。すると蓄積してい
た正孔は第2導電型ベ−ス層と第2の電極とを短絡した
半導体スイッチング素子によって排出され第1導電型エ
ミッタ層からの電子の注入は停止してタ−ンオフする。
【0031】正孔を排出する際の電圧降下によって第2
導電型ベ−ス層の電位が上がっても、第2導電型ベ−ス
層と第1導電型エミッタ層との間のpn接合と半導体整
流素子の両方が順バイアスされないと第1導電型エミッ
タ層はラッチアップしないので、半導体整流素子を設け
たことによってタ−ンオフ能力が改善されている。
導電型ベ−ス層の電位が上がっても、第2導電型ベ−ス
層と第1導電型エミッタ層との間のpn接合と半導体整
流素子の両方が順バイアスされないと第1導電型エミッ
タ層はラッチアップしないので、半導体整流素子を設け
たことによってタ−ンオフ能力が改善されている。
【0032】第3の発明においては第2導電型の第1の
ベース層と分離された第2導電型の第2のベース層に第
2の電極が接続されていることから、電流が流れ始める
初期の段階では、正孔電流は第2導電型の第1のベース
層と第2導電型の第2のベース層との間の抵抗の高い第
1導電型ベース層を通って第2導電型の第2のベース層
に流入する。ここで生じる電圧降下により第2導電型の
第1のベース層の電位が上がるので、第2導電型の第1
のベース層と第1導電型エミッタ層との間のpn接合が
順バイアスされ、第1導電型エミッタ層から電子の注入
を引き起こす。したがって小電流でサイリスタ動作に移
行するので、低いオン抵抗が得られる。
ベース層と分離された第2導電型の第2のベース層に第
2の電極が接続されていることから、電流が流れ始める
初期の段階では、正孔電流は第2導電型の第1のベース
層と第2導電型の第2のベース層との間の抵抗の高い第
1導電型ベース層を通って第2導電型の第2のベース層
に流入する。ここで生じる電圧降下により第2導電型の
第1のベース層の電位が上がるので、第2導電型の第1
のベース層と第1導電型エミッタ層との間のpn接合が
順バイアスされ、第1導電型エミッタ層から電子の注入
を引き起こす。したがって小電流でサイリスタ動作に移
行するので、低いオン抵抗が得られる。
【0033】第4の発明においては、第2導電型ベース
層と第2導電型エミッタ層とに挟まれた第2導電型の層
にショットキー電極が接続されていることから、ターン
オフ時に正孔が半導体スイッチング素子ではなくショッ
トキー電極を通って流れるものがあり、このためターン
オフの速度が速くなる。
層と第2導電型エミッタ層とに挟まれた第2導電型の層
にショットキー電極が接続されていることから、ターン
オフ時に正孔が半導体スイッチング素子ではなくショッ
トキー電極を通って流れるものがあり、このためターン
オフの速度が速くなる。
【0034】
【実施例】以下図面を参照しつつ本発明の実施例を説明
する。 (実施例1)図1に本実施例に係る絶縁ゲ−ト付きサイ
リスタの模式的な断面図を示す。
する。 (実施例1)図1に本実施例に係る絶縁ゲ−ト付きサイ
リスタの模式的な断面図を示す。
【0035】図に示すように、絶縁膜12によって支持
基板13から誘電体分離されたn型ベ−ス層1の一方の
表面に選択的にp型ベ−ス層2が形成され、このp型ベ
−ス層2内にn型エミッタ層3が形成されている。
基板13から誘電体分離されたn型ベ−ス層1の一方の
表面に選択的にp型ベ−ス層2が形成され、このp型ベ
−ス層2内にn型エミッタ層3が形成されている。
【0036】n型ベ−ス層1とn型エミッタ層3に挟ま
れるp型ベ−ス層2の表面には絶縁膜を介して第1ゲ−
ト電極5が設けられている。
れるp型ベ−ス層2の表面には絶縁膜を介して第1ゲ−
ト電極5が設けられている。
【0037】またn型ベ−ス層1のp型ベ−ス層と対向
する位置に選択的にn型ベ−ス層1よりも不純物濃度の
高いn型バッファ層7が形成され、このn型バッファ層
7内にp型エミッタ層8が形成されている。
する位置に選択的にn型ベ−ス層1よりも不純物濃度の
高いn型バッファ層7が形成され、このn型バッファ層
7内にp型エミッタ層8が形成されている。
【0038】p型エミッタ層8の表面にはオ−ミックコ
ンタクトするアノ−ド電極10が設けられている。
ンタクトするアノ−ド電極10が設けられている。
【0039】p型ベ−ス層2にはベ−ス電極14がオ−
ミック接続し、n型エミッタ層3にはエミッタ電極15
がオ−ミック接続している。
ミック接続し、n型エミッタ層3にはエミッタ電極15
がオ−ミック接続している。
【0040】また分離領域16によってn型ベ−ス層1
と誘電体分離された半導体領域17に半導体整流素子と
してとしてダイオ−ド19が、分離領域16によってダ
イオ−ド19と誘電体分離された半導体領域18に半導
体スイッチング素子としてMOSFET20が形成され
ている。ただしダイオ−ド19とMOSFET20は必
ずしも互いに誘電体分離されていなくても良い。
と誘電体分離された半導体領域17に半導体整流素子と
してとしてダイオ−ド19が、分離領域16によってダ
イオ−ド19と誘電体分離された半導体領域18に半導
体スイッチング素子としてMOSFET20が形成され
ている。ただしダイオ−ド19とMOSFET20は必
ずしも互いに誘電体分離されていなくても良い。
【0041】ダイオ−ド19のp型領域21には電極2
3が設けられ、電極23はベ−ス電極14に接続してい
る。またn型領域22にはカソ−ド電極24が接続して
いる。
3が設けられ、電極23はベ−ス電極14に接続してい
る。またn型領域22にはカソ−ド電極24が接続して
いる。
【0042】MOSFET20のn型ソ−ス領域25に
はソ−ス電極28が設けられ、ソ−ス電極28はカソ−
ド電極24に接続している。またn型ドレイン領域26
にはドレイン電極29が設けられ、ドレイン電極29は
エミッタ電極15に接続している。さらにp型ベ−ス領
域27のn型ソ−ス領域25とn型ドレイン領域26と
に挟まれた表面には第2ゲ−ト電極30が設けられてい
る。ここで第2ゲ−ト電極30は第1ゲ−ト電極5と共
通にしておいても良い。
はソ−ス電極28が設けられ、ソ−ス電極28はカソ−
ド電極24に接続している。またn型ドレイン領域26
にはドレイン電極29が設けられ、ドレイン電極29は
エミッタ電極15に接続している。さらにp型ベ−ス領
域27のn型ソ−ス領域25とn型ドレイン領域26と
に挟まれた表面には第2ゲ−ト電極30が設けられてい
る。ここで第2ゲ−ト電極30は第1ゲ−ト電極5と共
通にしておいても良い。
【0043】この絶縁ゲ−ト付きサイリスタのタ−ンオ
ンは次のようになる。
ンは次のようになる。
【0044】第1ゲ−ト電極5および第2ゲ−ト電極3
0にカソ−ド電極24に対して正の電圧を印加するとそ
れぞれのゲ−ト電極の下にn型チャネルが形成され、こ
のn型チャネルを通して電子が流れる。n型エミッタ層
3からn型ベ−ス層1に注入された電子はn型バッファ
層7を通りp型エミッタ層8に抜ける。
0にカソ−ド電極24に対して正の電圧を印加するとそ
れぞれのゲ−ト電極の下にn型チャネルが形成され、こ
のn型チャネルを通して電子が流れる。n型エミッタ層
3からn型ベ−ス層1に注入された電子はn型バッファ
層7を通りp型エミッタ層8に抜ける。
【0045】このときp型エミッタ層8から正孔がn型
バッファ層7、n型ベ−ス層1に注入される。この正孔
電流はp型ベ−ス層2に流れてベ−ス電極14からカソ
−ド側へ排出される。
バッファ層7、n型ベ−ス層1に注入される。この正孔
電流はp型ベ−ス層2に流れてベ−ス電極14からカソ
−ド側へ排出される。
【0046】そしてこの実施例ではp型ベ−ス層2を流
れる正孔電流およびダイオ−ド19を流れる電流による
電圧降下のためにn型エミッタ層3の下のp型ベ−ス層
2の電位が上がり、n型エミッタ層3とp型ベ−ス層2
との間のpn接合が順バイアスされてn型エミッタ層3
からの電子の注入を引き起こし、サイリスタ動作をさせ
る。
れる正孔電流およびダイオ−ド19を流れる電流による
電圧降下のためにn型エミッタ層3の下のp型ベ−ス層
2の電位が上がり、n型エミッタ層3とp型ベ−ス層2
との間のpn接合が順バイアスされてn型エミッタ層3
からの電子の注入を引き起こし、サイリスタ動作をさせ
る。
【0047】したがってこの実施例の絶縁ゲ−ト付きサ
イリスタは小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
イリスタは小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
【0048】次にタ−ンオフについて説明する。
【0049】第2ゲ−ト電極30をオフにしてn型チャ
ネルを切ると、カソ−ド側からn型エミッタ層3への電
流が止まる。
ネルを切ると、カソ−ド側からn型エミッタ層3への電
流が止まる。
【0050】するとオン状態で蓄積していた正孔はベ−
ス電極14からカソ−ド側へ排出される。
ス電極14からカソ−ド側へ排出される。
【0051】このときn型エミッタ層3とカソ−ド電極
24との電位差に等しい電圧がMOSFET20のソ−
ス領域25とドレイン領域26との間に印加されるの
で、もしもp型ベ−ス層2の電位上昇が大きいとMOS
FET20がブレ−クダウンしてタ−ンオフが失敗す
る。
24との電位差に等しい電圧がMOSFET20のソ−
ス領域25とドレイン領域26との間に印加されるの
で、もしもp型ベ−ス層2の電位上昇が大きいとMOS
FET20がブレ−クダウンしてタ−ンオフが失敗す
る。
【0052】しかしダイオ−ド19は小さな電圧で大電
流を流せるのでp型ベ−ス層2の電位上昇は小さく、こ
の絶縁ゲ−ト付きサイリスタは大電流のタ−ンオフが可
能となる。
流を流せるのでp型ベ−ス層2の電位上昇は小さく、こ
の絶縁ゲ−ト付きサイリスタは大電流のタ−ンオフが可
能となる。
【0053】このような絶縁ゲ−ト付きサイリスタの具
体的な電極配置の一例を図2に示す。図2は平面図にお
ける一部分を示したものである。破線はゲ−ト電極、斜
線部分は素子分離領域を示している。
体的な電極配置の一例を図2に示す。図2は平面図にお
ける一部分を示したものである。破線はゲ−ト電極、斜
線部分は素子分離領域を示している。
【0054】図に示すように素子全体にわたって電流が
均一に流れるようにカソ−ド電極24とエミッタ電極1
5を入り組んだ形にしている。
均一に流れるようにカソ−ド電極24とエミッタ電極1
5を入り組んだ形にしている。
【0055】またMOSFET20のチャネル抵抗はそ
のままオン抵抗に含まれるので、チャネル抵抗を小さく
するために第2ゲ−ト電極30をジグザグに形成してチ
ャネル幅を稼いでいる。ジグザグの長さxを長くするこ
とにより、またジグザグのピッチyを小さくして繰り返
し数を多くすることによってチャネル幅は長くなる。
のままオン抵抗に含まれるので、チャネル抵抗を小さく
するために第2ゲ−ト電極30をジグザグに形成してチ
ャネル幅を稼いでいる。ジグザグの長さxを長くするこ
とにより、またジグザグのピッチyを小さくして繰り返
し数を多くすることによってチャネル幅は長くなる。
【0056】図3に図2中のA−A´で切った断面とB
−B´で切った断面とを示す。図3(a)がA−A´断
面、図3(b)がB−B´断面である。ただし支持基板
13は省略してある。図に示すようにMOSFET20
のドレイン領域26はベ−ス領域27の外側に形成され
ているが、ベ−ス領域27の中に形成しても良い。
−B´で切った断面とを示す。図3(a)がA−A´断
面、図3(b)がB−B´断面である。ただし支持基板
13は省略してある。図に示すようにMOSFET20
のドレイン領域26はベ−ス領域27の外側に形成され
ているが、ベ−ス領域27の中に形成しても良い。
【0057】また別の電極配置の例を図4の平面図、図
5の断面図に示す。図5は図4中のB−B´断面で切っ
た図である。図4ではゲート電極30に沿って例えば多
結晶シリコンで形成した電極31を設け、随所でブリッ
ジ32を介してゲート電極30と接続している。
5の断面図に示す。図5は図4中のB−B´断面で切っ
た図である。図4ではゲート電極30に沿って例えば多
結晶シリコンで形成した電極31を設け、随所でブリッ
ジ32を介してゲート電極30と接続している。
【0058】電極31を設ける理由は以下の通りであ
る。ゲート電極30が長くなると、それ自体の抵抗と容
量により、チャネルの生成・消滅に場所によって時間差
が生じるため、スイッチング時の電流の均一性が保てな
くなる。そこで電極31を設けてこれをゲート回路と接
続し、ゲート回路からの信号をゲート電極30全体にほ
ぼ同時に伝えるようにする。このとき電極31の上に金
属電極33を設けておくことによりその効果を高めるこ
とができる。電極31と電極33の部分はシリサイドや
ポリサイドで形成しても良い。
る。ゲート電極30が長くなると、それ自体の抵抗と容
量により、チャネルの生成・消滅に場所によって時間差
が生じるため、スイッチング時の電流の均一性が保てな
くなる。そこで電極31を設けてこれをゲート回路と接
続し、ゲート回路からの信号をゲート電極30全体にほ
ぼ同時に伝えるようにする。このとき電極31の上に金
属電極33を設けておくことによりその効果を高めるこ
とができる。電極31と電極33の部分はシリサイドや
ポリサイドで形成しても良い。
【0059】このような絶縁ゲート付きサイリスタを2
層の金属電極を用いて形成した例を図6・図7および図
8〜図16に示す。図6は平面図、図7(a)・(b)
はそれぞれ図6中のC−C′・D−D′断面で切った断
面図である。また図8〜図16はD−D′断面の製造工
程の断面図である。
層の金属電極を用いて形成した例を図6・図7および図
8〜図16に示す。図6は平面図、図7(a)・(b)
はそれぞれ図6中のC−C′・D−D′断面で切った断
面図である。また図8〜図16はD−D′断面の製造工
程の断面図である。
【0060】電極24・28・29を細かくパターニン
グするために1層目の電極10・14・15・23・2
4・28・29は薄い金属で作られている。また34・
35・36は酸化膜であり、これらの酸化膜の上に1層
目の金属を形成する前に酸化膜37・38・39・40
・41・42を形成する。また1層目の金属を形成した
後に酸化膜47・48・49を形成し、スルーホール4
5によって2層目の電極50がアノード電極10に、ス
ルーホール43・44によって2層目の電極51がエミ
ッタ電極15とドレイン電極29に、スルーホール46
によって2層目の電極52がカソード電極28にそれぞ
れ接続されている。またこの例ではp+層53〜57を
形成してある。また分離領域16の両側には酸化膜58
が形成してある。
グするために1層目の電極10・14・15・23・2
4・28・29は薄い金属で作られている。また34・
35・36は酸化膜であり、これらの酸化膜の上に1層
目の金属を形成する前に酸化膜37・38・39・40
・41・42を形成する。また1層目の金属を形成した
後に酸化膜47・48・49を形成し、スルーホール4
5によって2層目の電極50がアノード電極10に、ス
ルーホール43・44によって2層目の電極51がエミ
ッタ電極15とドレイン電極29に、スルーホール46
によって2層目の電極52がカソード電極28にそれぞ
れ接続されている。またこの例ではp+層53〜57を
形成してある。また分離領域16の両側には酸化膜58
が形成してある。
【0061】p+ 層53〜57を形成する理由を以下に
述べる。
述べる。
【0062】まず53・54に関してであるが、これら
のp+ 層は、ターンオフ時に正孔がより流れやすくなる
ように設けるものである。これらを設けることによって
p型ベース層2の電位上昇はより小さくなる。
のp+ 層は、ターンオフ時に正孔がより流れやすくなる
ように設けるものである。これらを設けることによって
p型ベース層2の電位上昇はより小さくなる。
【0063】また55〜57のp+ 層は電極とコンタク
トがしやすいように設けるものである。
トがしやすいように設けるものである。
【0064】次に図8〜図16を用いてこの絶縁ゲート
付きサイリスタの製造方法を示す。
付きサイリスタの製造方法を示す。
【0065】まず図8に示すように2枚のシリコンウエ
ハ−の一方または両方を酸化し、これらを接着すること
によりSiO2 の絶縁膜12が埋め込まれた基板13・
13′を得る。次に活性層側の基板13を所定の厚さに
なるように研磨する。活性層側のシリコンウエハ−とし
ては、単位面積当たりの最終的な不純物量が1×101
2cm-2程度になるように、最終的な活性層の厚さに応
じた不純物濃度を持つn型基板を用いることが好まし
い。またはそれより高抵抗のn型基板やp型基板を用い
て接着基板を作り、後にイオン注入などで適当な量のn
型不純物をド−ピングしても良い。この基板13´の表
面にSiO2 の絶縁膜12′を形成する。
ハ−の一方または両方を酸化し、これらを接着すること
によりSiO2 の絶縁膜12が埋め込まれた基板13・
13′を得る。次に活性層側の基板13を所定の厚さに
なるように研磨する。活性層側のシリコンウエハ−とし
ては、単位面積当たりの最終的な不純物量が1×101
2cm-2程度になるように、最終的な活性層の厚さに応
じた不純物濃度を持つn型基板を用いることが好まし
い。またはそれより高抵抗のn型基板やp型基板を用い
て接着基板を作り、後にイオン注入などで適当な量のn
型不純物をド−ピングしても良い。この基板13´の表
面にSiO2 の絶縁膜12′を形成する。
【0066】次に図9に示すようにレジスト(図示せ
ず)を形成してパターニングし、B+イオンを注入して
熱拡散し10μm程度の深さのp+ 層53を形成する。
レジストを除去してからLPCVD法によってSiN膜
59を形成、トレンチを形成するためのCVD酸化膜な
どのマスク材(図示せず)を形成してパターニングし、
RIE法によってトレンチ60を形成する。
ず)を形成してパターニングし、B+イオンを注入して
熱拡散し10μm程度の深さのp+ 層53を形成する。
レジストを除去してからLPCVD法によってSiN膜
59を形成、トレンチを形成するためのCVD酸化膜な
どのマスク材(図示せず)を形成してパターニングし、
RIE法によってトレンチ60を形成する。
【0067】次に図10の部分拡大図に示すようにSi
N膜59をマスクとして選択酸化によって厚さ1μm程
度の酸化膜34・35・36・58(36は図示せず)
を形成する。
N膜59をマスクとして選択酸化によって厚さ1μm程
度の酸化膜34・35・36・58(36は図示せず)
を形成する。
【0068】次に図11の部分拡大図に示すようにSi
N膜59を除去した後、トレンチ60にLPCVD法に
よってポリシリコンを埋め込み、CDE法によって余分
なポリシリコンをエッチバック、さらにポリシリコンの
上を酸化して素子分離領域16を完成させる。
N膜59を除去した後、トレンチ60にLPCVD法に
よってポリシリコンを埋め込み、CDE法によって余分
なポリシリコンをエッチバック、さらにポリシリコンの
上を酸化して素子分離領域16を完成させる。
【0069】なおポリシリコンの代わりに、CVD法に
よってシリコンの酸化膜を埋め込んでも良い。
よってシリコンの酸化膜を埋め込んでも良い。
【0070】次に図12に示すようにポリシリコンをL
PCVD法によって形成してからRIE法を用いてパタ
ーニングしゲート電極5・30を形成する。RIE法の
代わりにCDE法を用いても良い。
PCVD法によって形成してからRIE法を用いてパタ
ーニングしゲート電極5・30を形成する。RIE法の
代わりにCDE法を用いても良い。
【0071】次に図13に示すようにB+ イオン・P+
イオンを所定の場所に注入・熱拡散してp層2・21・
27およびp+ 層8・54・55・56・57、n層7
およびn+ 層3・22・25・26をそれぞれ形成す
る。p+ 層54の深さは約5μm程度である。
イオンを所定の場所に注入・熱拡散してp層2・21・
27およびp+ 層8・54・55・56・57、n層7
およびn+ 層3・22・25・26をそれぞれ形成す
る。p+ 層54の深さは約5μm程度である。
【0072】次に図14に示すように、SiO2 膜・B
PSG・PSGをCVD法によって順に積層しメルトし
て段差を滑らかにした後、RIE法によってエッチング
してコンタクトホール81〜86を形成する。この結
果、酸化膜が37〜42に分かれる。
PSG・PSGをCVD法によって順に積層しメルトし
て段差を滑らかにした後、RIE法によってエッチング
してコンタクトホール81〜86を形成する。この結
果、酸化膜が37〜42に分かれる。
【0073】次に図15に示すようにAlをスパッタリ
ング法によって堆積した後に、RIE法によってパター
ニングして1層目の電極10・14・15・23・24
・28・29を形成する。
ング法によって堆積した後に、RIE法によってパター
ニングして1層目の電極10・14・15・23・24
・28・29を形成する。
【0074】次に図16に示すように酸化膜をプラズマ
CVD法によって形成し、RIE法によってパターニン
グしてスルーホール43〜46(44は図示せず)を形
成する。この結果、酸化膜が47〜49に分かれる。プ
ラズマCVD法の代わりにバイアススパッタリング法を
用いても良い。
CVD法によって形成し、RIE法によってパターニン
グしてスルーホール43〜46(44は図示せず)を形
成する。この結果、酸化膜が47〜49に分かれる。プ
ラズマCVD法の代わりにバイアススパッタリング法を
用いても良い。
【0075】次に図7(b)に示すようにAlをスパッ
タリング法によって堆積した後に、RIE法によってパ
ターニングして2層目の電極50〜52を形成する。こ
の後、プラズマCVD法によってパッシベーションのた
めの酸化膜(図示せず)を素子の上に形成して絶縁ゲー
ト付きサイリスタが完成する。
タリング法によって堆積した後に、RIE法によってパ
ターニングして2層目の電極50〜52を形成する。こ
の後、プラズマCVD法によってパッシベーションのた
めの酸化膜(図示せず)を素子の上に形成して絶縁ゲー
ト付きサイリスタが完成する。
【0076】以上に説明した工程とは逆に、素子分離領
域16を形成する前にゲ−ト電極と拡散層を作り、その
後でトレンチを掘って素子分離領域16を形成し、最後
に電極、配線を作ることも可能である。
域16を形成する前にゲ−ト電極と拡散層を作り、その
後でトレンチを掘って素子分離領域16を形成し、最後
に電極、配線を作ることも可能である。
【0077】なおp+ 層53〜57を形成せずに、D−
D′断面が図17のようになるよう形成しても良い。
D′断面が図17のようになるよう形成しても良い。
【0078】ここで図18・図19に2層の金属電極を
用いた絶縁ゲート付きサイリスタにおいて、MOSFE
T20のゲートを図4と同様にジグザグに形成した例を
示す。図18は平面図、図19(a)(b)はそれぞれ
図18のA−A´断面図、B−B´断面図である。スル
ーホールが一点鎖線で示してある。MOSFET20の
p型ベース領域27の電位を安定させるためにコンタク
トのためのp+ 層57をソース電極28の下に数箇所に
分けて形成してある。なおp型ベース領域27は通常の
CMOSにおけるpウェルのようにn型ソース領域25
とn型ドレイン領域26の両方を取り囲むように形成し
ても良い。
用いた絶縁ゲート付きサイリスタにおいて、MOSFE
T20のゲートを図4と同様にジグザグに形成した例を
示す。図18は平面図、図19(a)(b)はそれぞれ
図18のA−A´断面図、B−B´断面図である。スル
ーホールが一点鎖線で示してある。MOSFET20の
p型ベース領域27の電位を安定させるためにコンタク
トのためのp+ 層57をソース電極28の下に数箇所に
分けて形成してある。なおp型ベース領域27は通常の
CMOSにおけるpウェルのようにn型ソース領域25
とn型ドレイン領域26の両方を取り囲むように形成し
ても良い。
【0079】ここでMOSFETの1層配線の場合の電
極配置の平面図を図20に示す。チャネルの密度を上げ
るためにソース電極28・ドレイン電極29・ゲート電
極30が櫛歯状の細長い形状となっている。櫛歯状で厚
さが薄いアルミニウムなどを用いて1層の配線をする
と、配線の抵抗が高くなってしまう。
極配置の平面図を図20に示す。チャネルの密度を上げ
るためにソース電極28・ドレイン電極29・ゲート電
極30が櫛歯状の細長い形状となっている。櫛歯状で厚
さが薄いアルミニウムなどを用いて1層の配線をする
と、配線の抵抗が高くなってしまう。
【0080】また櫛歯状で2層の配線をすると、ウェッ
トエッチングをする場合やマスクのずれを考慮したりし
た場合、櫛歯形状の繰り返しのピッチを大きくする必要
がある。ピッチが大きくなってしまうとチャネルの密度
が下がってしまうので、ピッチを小さくする工夫が必要
となる。
トエッチングをする場合やマスクのずれを考慮したりし
た場合、櫛歯形状の繰り返しのピッチを大きくする必要
がある。ピッチが大きくなってしまうとチャネルの密度
が下がってしまうので、ピッチを小さくする工夫が必要
となる。
【0081】図21に2層配線の場合の平面図を示す。
1層目の配線は図20と同様である。2層目はソース側
とドレイン側に大きな四角状に形成する。ソース側の電
極52はソース電極28と重なる部分にだけコンタクト
するようにする。ドレイン側の電極51に関しても同様
にする。なお図の斜線で囲った部分がコンタクトする部
分である。これは後述する図22・図25でも同様であ
る。2層目の電極を櫛歯状ではなく四角状にすることに
より電極の接触面積を大きくすることができるので、配
線による抵抗を下げることができる。ただしこの配線で
は図20の場合と同様に、1層目と2層目との細長い形
状でのコンタクトを形成する必要があるので、繰り返し
のピッチは図20の場合と同じであり、これ以上に小さ
くすることはできない。
1層目の配線は図20と同様である。2層目はソース側
とドレイン側に大きな四角状に形成する。ソース側の電
極52はソース電極28と重なる部分にだけコンタクト
するようにする。ドレイン側の電極51に関しても同様
にする。なお図の斜線で囲った部分がコンタクトする部
分である。これは後述する図22・図25でも同様であ
る。2層目の電極を櫛歯状ではなく四角状にすることに
より電極の接触面積を大きくすることができるので、配
線による抵抗を下げることができる。ただしこの配線で
は図20の場合と同様に、1層目と2層目との細長い形
状でのコンタクトを形成する必要があるので、繰り返し
のピッチは図20の場合と同じであり、これ以上に小さ
くすることはできない。
【0082】そこで図22に示すような電極配置をとれ
ば、ピッチを小さくすることが可能となる。図22では
ソース電極28・ドレイン電極29のコンタクトしない
部分を細くしてある。これによって繰り返しのピッチを
小さくできる。
ば、ピッチを小さくすることが可能となる。図22では
ソース電極28・ドレイン電極29のコンタクトしない
部分を細くしてある。これによって繰り返しのピッチを
小さくできる。
【0083】次に図22のXで囲った部分の1層目の拡
大図を図23に示す。このような形状だとゲート電極3
0が細くなったときに角の部分で切れてしまう恐れがあ
る。
大図を図23に示す。このような形状だとゲート電極3
0が細くなったときに角の部分で切れてしまう恐れがあ
る。
【0084】これを避けるために図24に示すような形
状にする。角の部分を鈍角にすることにより角の部分が
切れてしまうという問題を避けることが可能となる。あ
るいはこの部分を曲線にしても良い。
状にする。角の部分を鈍角にすることにより角の部分が
切れてしまうという問題を避けることが可能となる。あ
るいはこの部分を曲線にしても良い。
【0085】図25はピッチを小さくするための別の電
極配置図である。1層目の電極は2層目の電極が形成さ
れない部分にのみ形成する。さらに2層目の電極のコン
タクトを1層目の電極の形成されていない部分にとるこ
とにより、2層目の電極がソース領域・ドレイン領域に
直接コンタクトすることになる。このとき1層目の電極
と2層目の電極とを接続させるために双方が重なる部分
を形成しておく。
極配置図である。1層目の電極は2層目の電極が形成さ
れない部分にのみ形成する。さらに2層目の電極のコン
タクトを1層目の電極の形成されていない部分にとるこ
とにより、2層目の電極がソース領域・ドレイン領域に
直接コンタクトすることになる。このとき1層目の電極
と2層目の電極とを接続させるために双方が重なる部分
を形成しておく。
【0086】図26は図25のZ−Z´断面で切った断
面図である。電極52は省略してある。ソース電極28
と電極51とが互いの端部でコンタクトしている。
面図である。電極52は省略してある。ソース電極28
と電極51とが互いの端部でコンタクトしている。
【0087】図25のような形状ではコンタクトする部
分がほとんど重なっていないので、ピッチを小さくする
ことが可能となる。
分がほとんど重なっていないので、ピッチを小さくする
ことが可能となる。
【0088】以上に述べたような絶縁ゲート付きサイリ
スタの特性図を図27・図28に示す。図27はターン
オン特性を、図28はターンオフ特性を示した図であ
る。図27ではIGBTと比較して約6倍の電流が得ら
れることが分かる。また図28はサイリスタのオン電圧
2.5V・初期電流約7A・電源電圧100Vの場合に
対するもので、電流密度がIGBTと比較して大きいの
でライフタイムが1μsec程度であっても0.1μs
ec程度で電流が切れることが分かる。
スタの特性図を図27・図28に示す。図27はターン
オン特性を、図28はターンオフ特性を示した図であ
る。図27ではIGBTと比較して約6倍の電流が得ら
れることが分かる。また図28はサイリスタのオン電圧
2.5V・初期電流約7A・電源電圧100Vの場合に
対するもので、電流密度がIGBTと比較して大きいの
でライフタイムが1μsec程度であっても0.1μs
ec程度で電流が切れることが分かる。
【0089】また以上に述べたような絶縁ゲート付きサ
イリスタは半導体基板の上に酸化膜が形成され、その上
に10μm程度の厚さで素子を形成してあるので、素子
の高速化、微細化が可能となる。
イリスタは半導体基板の上に酸化膜が形成され、その上
に10μm程度の厚さで素子を形成してあるので、素子
の高速化、微細化が可能となる。
【0090】さらにMOSFTETが素子の他の部分と
誘電体分離されているので、MOSFETの最適な設計
がしやすくなる。 (実施例2)この実施例は実施例1の導電型を全て逆に
し、アノ−ド電極とカソ−ド電極を入れ替えたものであ
る。つまりn型ベ−ス層とアノ−ド電極との間にダイオ
−ドを設け、p型エミッタ層とアノ−ド電極との間にM
OSFETを設けてある。この実施例は、電子と正孔の
動きが実施例1と逆になる。 (実施例3)図29に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
誘電体分離されているので、MOSFETの最適な設計
がしやすくなる。 (実施例2)この実施例は実施例1の導電型を全て逆に
し、アノ−ド電極とカソ−ド電極を入れ替えたものであ
る。つまりn型ベ−ス層とアノ−ド電極との間にダイオ
−ドを設け、p型エミッタ層とアノ−ド電極との間にM
OSFETを設けてある。この実施例は、電子と正孔の
動きが実施例1と逆になる。 (実施例3)図29に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【0091】この実施例が実施例1と異なる点は、MO
SFET20のp型ベース領域27がn型ドレイン領域
26の下には形成されていない点である。ゲート電極3
0をマスクとしてB+ イオンを注入してp型ベース領域
27を形成する際に、ドレイン側もマスク材でマスクを
してドレイン側にはイオンが注入しないようにすれば、
このような形状が実現する。これはゲート電極30の下
の部分のイオン濃度を下げ抵抗を低くして、MOSFE
T20の耐圧を高くするためである。 (実施例4)図30に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
SFET20のp型ベース領域27がn型ドレイン領域
26の下には形成されていない点である。ゲート電極3
0をマスクとしてB+ イオンを注入してp型ベース領域
27を形成する際に、ドレイン側もマスク材でマスクを
してドレイン側にはイオンが注入しないようにすれば、
このような形状が実現する。これはゲート電極30の下
の部分のイオン濃度を下げ抵抗を低くして、MOSFE
T20の耐圧を高くするためである。 (実施例4)図30に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【0092】この実施例はダイオード19とMOSFE
T20の配置が逆になっている点が実施例1とは異な
る。 (実施例5)図31に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
T20の配置が逆になっている点が実施例1とは異な
る。 (実施例5)図31に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【0093】この実施例が実施例1と異なる点は、ダイ
オード19とMOSFET20との間の素子分離領域1
6がない点である。 (実施例6)図32に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
オード19とMOSFET20との間の素子分離領域1
6がない点である。 (実施例6)図32に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【0094】この実施例が実施例6と異なる点は、ダイ
オード19のn型領域22がp型領域21の中に形成さ
れている点である。 (実施例7)図33に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
オード19のn型領域22がp型領域21の中に形成さ
れている点である。 (実施例7)図33に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【0095】この実施例が実施例1と異なる点は、ソー
ス電極28がn型ソース領域25とのみコンタクトし、
p型ベース領域27とはコンタクトしていない点であ
る。 (実施例8)図34に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
ス電極28がn型ソース領域25とのみコンタクトし、
p型ベース領域27とはコンタクトしていない点であ
る。 (実施例8)図34に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【0096】この実施例が実施例1と異なる点は、第2
ゲート電極30とゲート回路87の間に遅延のための抵
抗88が設けられている点である。
ゲート電極30とゲート回路87の間に遅延のための抵
抗88が設けられている点である。
【0097】ターンオフの際に第1ゲート電極5の下の
nチャネルを切るのが遅れると、n型エミッタ層3の電
位が第1ベース層に引きづられて上昇し、このためMO
SFET20のソース・ドレイン間に高い電圧がかかっ
てMOSFET20がブレークダウンする可能性があ
る。
nチャネルを切るのが遅れると、n型エミッタ層3の電
位が第1ベース層に引きづられて上昇し、このためMO
SFET20のソース・ドレイン間に高い電圧がかかっ
てMOSFET20がブレークダウンする可能性があ
る。
【0098】この実施例では抵抗88によって第2ゲー
ト電極30の下のnチャネルが切れるのが遅れるので、
第1ゲート電極5の下のnチャネルの方が先に切れてタ
ーンオフの失敗を防ぐ。 (実施例9)図35に本実施例に係る絶縁ゲ−ト付きサ
イリスタの模式的な断面図を示す。
ト電極30の下のnチャネルが切れるのが遅れるので、
第1ゲート電極5の下のnチャネルの方が先に切れてタ
ーンオフの失敗を防ぐ。 (実施例9)図35に本実施例に係る絶縁ゲ−ト付きサ
イリスタの模式的な断面図を示す。
【0099】図に示すようにこの実施例は実施例1の絶
縁ゲ−ト付きサイリスタのベ−ス電極14と第1ゲ−ト
電極5との配置を逆にしたものである。このようにする
ことによってタ−ンオフ時の正孔電流による電圧降下が
n型エミッタ層3の下に生じないようにして、タ−ンオ
フ能力を増大させている。 (実施例10)図36に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
縁ゲ−ト付きサイリスタのベ−ス電極14と第1ゲ−ト
電極5との配置を逆にしたものである。このようにする
ことによってタ−ンオフ時の正孔電流による電圧降下が
n型エミッタ層3の下に生じないようにして、タ−ンオ
フ能力を増大させている。 (実施例10)図36に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0100】図に示すようにこの実施例は実施例1の変
形である。n型ベ−ス層1内のp型ベ−ス層2よりもア
ノ−ドに近い位置にp型領域61を形成してある。p型
領域61上には電極62が設けられ、電極62はベ−ス
電極14と電極23とに接続されている。
形である。n型ベ−ス層1内のp型ベ−ス層2よりもア
ノ−ドに近い位置にp型領域61を形成してある。p型
領域61上には電極62が設けられ、電極62はベ−ス
電極14と電極23とに接続されている。
【0101】このようにすることによってp型領域61
から正孔電流が引き抜かれ、タ−ンオフ能力が増大す
る。 (実施例11)図37に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
から正孔電流が引き抜かれ、タ−ンオフ能力が増大す
る。 (実施例11)図37に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0102】図に示すようにこの実施例は実施例1のダ
イオ−ド19とカソ−ド電極24との間にもう1つのダ
イオ−ド63が形成されている。ダイオ−ド19のp型
領域21上の電極23はベ−ス電極14に接続されてい
る。またダイオ−ド19のn型領域22上に設けられた
電極64はダイオ−ド63のp型領域21上に設けられ
た電極65に接続されている。そしてダイオ−ド63の
n型領域22上にカソ−ド電極24が設けられている。
イオ−ド19とカソ−ド電極24との間にもう1つのダ
イオ−ド63が形成されている。ダイオ−ド19のp型
領域21上の電極23はベ−ス電極14に接続されてい
る。またダイオ−ド19のn型領域22上に設けられた
電極64はダイオ−ド63のp型領域21上に設けられ
た電極65に接続されている。そしてダイオ−ド63の
n型領域22上にカソ−ド電極24が設けられている。
【0103】このようにすることによってタ−ンオン初
期の、p型ベ−ス層2からカソ−ド電極24までの電圧
降下が大きくなり、サイリスタ動作に移行しやすくな
る。
期の、p型ベ−ス層2からカソ−ド電極24までの電圧
降下が大きくなり、サイリスタ動作に移行しやすくな
る。
【0104】またダイオ−ドの数を3個以上に増やすこ
とも可能である。 (実施例12)図38に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
とも可能である。 (実施例12)図38に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0105】図に示すようにこの実施例は実施例1のダ
イオ−ド19の代わりに低耐圧のIGBT66を用いて
いる。IGBT66の低抵抗のp型領域67に電極23
が接続されている。またp型領域68内にn型領域69
が形成されていて、このn型領域69と半導体領域17
とに挟まれたp型領域の表面にゲ−ト電極70が設けら
れている。またカソ−ド電極24はp型領域68とn型
領域69の両方に接続されている。
イオ−ド19の代わりに低耐圧のIGBT66を用いて
いる。IGBT66の低抵抗のp型領域67に電極23
が接続されている。またp型領域68内にn型領域69
が形成されていて、このn型領域69と半導体領域17
とに挟まれたp型領域の表面にゲ−ト電極70が設けら
れている。またカソ−ド電極24はp型領域68とn型
領域69の両方に接続されている。
【0106】この実施例ではオンするときはゲ−ト電極
70をオフにして阻止状態にしておくことによって、確
実にサイリスタ動作をさせることができる。タ−ンオフ
させるときにはゲ−ト電極70をオンにする。
70をオフにして阻止状態にしておくことによって、確
実にサイリスタ動作をさせることができる。タ−ンオフ
させるときにはゲ−ト電極70をオンにする。
【0107】IGBT66に大電流が流れてもその電圧
降下は小さいので、P型ベ−ス層2の電位上昇は小さ
く、実施例1と同様に大電流のタ−ンオフが可能であ
る。 (実施例13)図39に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
降下は小さいので、P型ベ−ス層2の電位上昇は小さ
く、実施例1と同様に大電流のタ−ンオフが可能であ
る。 (実施例13)図39に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0108】図に示すようにこの実施例は実施例11の
MOSFET20を低耐圧のIGBT66に変えたもの
である。IGBT66のp型領域67上に設けられた電
極71がエミッタ電極15に接続されている。またIG
BT66内の、n型領域69と半導体領域18とに挟ま
れたp型領域68の表面に第2ゲ−ト電極30が設けら
れている。さらにp型領域68とn型領域69の両方に
電極72が接続されている。
MOSFET20を低耐圧のIGBT66に変えたもの
である。IGBT66のp型領域67上に設けられた電
極71がエミッタ電極15に接続されている。またIG
BT66内の、n型領域69と半導体領域18とに挟ま
れたp型領域68の表面に第2ゲ−ト電極30が設けら
れている。さらにp型領域68とn型領域69の両方に
電極72が接続されている。
【0109】このような構成にする理由はMOSFET
の抵抗が素子全体のオン抵抗に含まれるので、その抵抗
を小さくするためである。 (実施例14)図40に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
の抵抗が素子全体のオン抵抗に含まれるので、その抵抗
を小さくするためである。 (実施例14)図40に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【0110】この実施例はp型の基板から素子を形成し
た実施例である。絶縁膜12および素子分離領域16に
よって他の領域から誘電体分離されたp型半導体領域7
3にサイリスタが形成され、他のp型半導体領域74・
75にそれぞれダイオード19・MOSFET20が形
成されている。サイリスタにはP+ イオンの注入・熱拡
散によって、選択的にn型層76が形成されており、第
1ゲート電極5の下に生じるn型チャネルとn型バッフ
ァ層7とをつなぐ。MOSFET20のp型ベース領域
27はp型ベース層2と同時に形成しても、別の拡散に
よるpウェルで形成しても良い。 (実施例15)図41に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
た実施例である。絶縁膜12および素子分離領域16に
よって他の領域から誘電体分離されたp型半導体領域7
3にサイリスタが形成され、他のp型半導体領域74・
75にそれぞれダイオード19・MOSFET20が形
成されている。サイリスタにはP+ イオンの注入・熱拡
散によって、選択的にn型層76が形成されており、第
1ゲート電極5の下に生じるn型チャネルとn型バッフ
ァ層7とをつなぐ。MOSFET20のp型ベース領域
27はp型ベース層2と同時に形成しても、別の拡散に
よるpウェルで形成しても良い。 (実施例15)図41に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【0111】この実施例はp型の基板から素子を形成し
た別の実施例である。P+ イオンの注入・熱拡散によっ
てサイリスタの全面にn型層77が形成されている。n
型層の拡散は素子分離領域16を形成する前でも後でも
良い。 (実施例16)図42に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
た別の実施例である。P+ イオンの注入・熱拡散によっ
てサイリスタの全面にn型層77が形成されている。n
型層の拡散は素子分離領域16を形成する前でも後でも
良い。 (実施例16)図42に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0112】図に示すようにこの実施例は実施例1のサ
イリスタを縦型に変形したものである。p型エミッタ層
8とアノ−ド電極10とがn型エミッタ層3と反対側の
面に形成されている。 (実施例17)図43に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
イリスタを縦型に変形したものである。p型エミッタ層
8とアノ−ド電極10とがn型エミッタ層3と反対側の
面に形成されている。 (実施例17)図43に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0113】図に示すようにこの実施例はダイオード1
00がショットキーダイオードである点が実施例1とは
異なる。半導体領域17に接続される、障壁高さ0.8
VのAu電極101がショットキー電極である。Auの
他にもショットキー接合をする金属であれば何でも用い
ることができる。
00がショットキーダイオードである点が実施例1とは
異なる。半導体領域17に接続される、障壁高さ0.8
VのAu電極101がショットキー電極である。Auの
他にもショットキー接合をする金属であれば何でも用い
ることができる。
【0114】この実施例の場合、実施例1と同様な効果
が得られるが、それに加えてショットキー電極に用いる
金属の種類を選択することでダイオードでの電圧降下を
調整することができる。 (実施例18)図44に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
が得られるが、それに加えてショットキー電極に用いる
金属の種類を選択することでダイオードでの電圧降下を
調整することができる。 (実施例18)図44に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0115】この実施例も実施例1の変形である。p型
ベース層2に接続される電極が、障壁高さ0.58Vの
Al電極102、すなわちショットキー電極である。シ
ョットキー電極102を設けることによってダイオード
を設けたのと同じ効果を持つ。この実施例の場合はダイ
オードを別に設ける必要がなくなるので、素子全体の面
積を小さくすることができる。
ベース層2に接続される電極が、障壁高さ0.58Vの
Al電極102、すなわちショットキー電極である。シ
ョットキー電極102を設けることによってダイオード
を設けたのと同じ効果を持つ。この実施例の場合はダイ
オードを別に設ける必要がなくなるので、素子全体の面
積を小さくすることができる。
【0116】この絶縁ゲート付きサイリスタの具体的な
電極配置を図45・図46に示す。図44は平面図、図
46は図45のS−S´断面図、T−T´断面図であ
る。ゲートはジグザグに形成してある。 (実施例19)図47に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
電極配置を図45・図46に示す。図44は平面図、図
46は図45のS−S´断面図、T−T´断面図であ
る。ゲートはジグザグに形成してある。 (実施例19)図47に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0117】この実施例が実施例18と異なる点は、p
型ベース層2に隣接して不純物濃度の低いpー層103
が形成してあり、pー層103にショットキー電極10
2が接続してある点である。 (実施例20)図48に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
型ベース層2に隣接して不純物濃度の低いpー層103
が形成してあり、pー層103にショットキー電極10
2が接続してある点である。 (実施例20)図48に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0118】この実施例が実施例1と異なる点は、ダイ
オ−ド19のp型領域21がエミッタ電極15に接続
し、MOSFET20のドレイン領域26がベ−ス電極
15に接続している点である。
オ−ド19のp型領域21がエミッタ電極15に接続
し、MOSFET20のドレイン領域26がベ−ス電極
15に接続している点である。
【0119】この実施例の絶縁ゲ−ト付きサイリスタの
タ−ンオンは第1ゲ−ト電極5に、カソ−ド電極24に
対して正の電圧を印加することによって行う。n型エミ
ッタ層3とn型ベ−ス層1とがn型チャネルによってつ
ながるので、カソ−ド電極24とアノ−ド電極10との
間に2つのダイオ−ドが直列接続された形になる。そし
てこの2つのダイオ−ドが順バイアスされた形になって
タ−ンオンが起こる。
タ−ンオンは第1ゲ−ト電極5に、カソ−ド電極24に
対して正の電圧を印加することによって行う。n型エミ
ッタ層3とn型ベ−ス層1とがn型チャネルによってつ
ながるので、カソ−ド電極24とアノ−ド電極10との
間に2つのダイオ−ドが直列接続された形になる。そし
てこの2つのダイオ−ドが順バイアスされた形になって
タ−ンオンが起こる。
【0120】ベ−ス電極14とカソ−ド電極24とをつ
なぐMOSFET20が阻止状態になっているので、n
型ベ−ス層1からp型ベ−ス層2に流れてきた正孔はn
型エミッタ層3に直接流入してn型エミッタ層3からの
電子の注入を引き起こし、サイリスタ動作をさせる。
なぐMOSFET20が阻止状態になっているので、n
型ベ−ス層1からp型ベ−ス層2に流れてきた正孔はn
型エミッタ層3に直接流入してn型エミッタ層3からの
電子の注入を引き起こし、サイリスタ動作をさせる。
【0121】したがってこの実施例の絶縁ゲ−ト付きサ
イリスタも小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
イリスタも小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
【0122】次にタ−ンオフについて説明する。
【0123】第1ゲ−ト電極5をオフにしてn型エミッ
タ層3とn型ベ−ス層1とをつないでいたn型チャネル
を消滅させ、第2ゲ−ト電極30をオンにして同通状態
になったMOSFET20によりp型ベ−ス層2とカソ
−ド電極24とを短絡させることによってタ−ンオフさ
せる。
タ層3とn型ベ−ス層1とをつないでいたn型チャネル
を消滅させ、第2ゲ−ト電極30をオンにして同通状態
になったMOSFET20によりp型ベ−ス層2とカソ
−ド電極24とを短絡させることによってタ−ンオフさ
せる。
【0124】仮にダイオ−ド19がないとすると、p型
ベ−ス層2とMOSFET20とを流れる電流による電
圧降下のために、n型エミッタ層3がラッチアップする
とタ−ンオフが失敗する。
ベ−ス層2とMOSFET20とを流れる電流による電
圧降下のために、n型エミッタ層3がラッチアップする
とタ−ンオフが失敗する。
【0125】この実施例の場合にはn型エミッタ層3と
カソ−ド電極24との間にダイオ−ド19が設けられて
いるので、さらに大きな電圧降下がないとn型エミッタ
層3はラッチアップせず、大電流のタ−ンオフが可能と
なる。
カソ−ド電極24との間にダイオ−ド19が設けられて
いるので、さらに大きな電圧降下がないとn型エミッタ
層3はラッチアップせず、大電流のタ−ンオフが可能と
なる。
【0126】なお第1ゲ−ト電極5はサイリスタ動作が
始まった後にあらかじめオフしておいてもよいが、第2
ゲ−ト電極30をオンさせた後にオフすれば電流集中を
防いでタ−ンオフ能力を高めることができる。
始まった後にあらかじめオフしておいてもよいが、第2
ゲ−ト電極30をオンさせた後にオフすれば電流集中を
防いでタ−ンオフ能力を高めることができる。
【0127】またサイリスタ動作が始まった後に一度第
1ゲ−ト電極5をオフし、タ−ンオフの前に再びオンし
て第2ゲ−ト電極30をオンにしてから第1ゲ−ト電極
5をオフにしても良い。
1ゲ−ト電極5をオフし、タ−ンオフの前に再びオンし
て第2ゲ−ト電極30をオンにしてから第1ゲ−ト電極
5をオフにしても良い。
【0128】この絶縁ゲート付きサイリスタのターンオ
ンの特性図を図49に示す。IGBTと比較して約3倍
の電流が得られることが分かる。 (実施例21)この実施例は実施例20の導電型を全て
逆にし、アノ−ド電極とカソ−ド電極を入れ替えたもの
である。つまりp型エミッタ層とアノ−ド電極との間に
ダイオ−ドを設け、n型ベ−ス層とアノ−ド電極との間
にMOSFETを設けてある。この実施例は、電子と正
孔の動きが実施例20と逆になる。 (実施例22)図50に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
ンの特性図を図49に示す。IGBTと比較して約3倍
の電流が得られることが分かる。 (実施例21)この実施例は実施例20の導電型を全て
逆にし、アノ−ド電極とカソ−ド電極を入れ替えたもの
である。つまりp型エミッタ層とアノ−ド電極との間に
ダイオ−ドを設け、n型ベ−ス層とアノ−ド電極との間
にMOSFETを設けてある。この実施例は、電子と正
孔の動きが実施例20と逆になる。 (実施例22)図50に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0129】図に示すようにこの実施例は実施例20の
MOSFET20を低耐圧のIGBT66に変えたもの
である。
MOSFET20を低耐圧のIGBT66に変えたもの
である。
【0130】実施例20においてタ−ンオフ時のp型ベ
−ス層2の電位はMOSFET20における電圧降下の
分、カソ−ド電極24よりも高い値になる。それによっ
てp型ベ−ス層2とn型エミッタ層3との間のpn接合
がビルトイン電圧程度以上順バイアスされると、n型エ
ミッタ層3がラッチアップしてタ−ンオフできなくな
る。したがってMOSFET20の抵抗が低いほどタ−
ンオフ能力が大きい。
−ス層2の電位はMOSFET20における電圧降下の
分、カソ−ド電極24よりも高い値になる。それによっ
てp型ベ−ス層2とn型エミッタ層3との間のpn接合
がビルトイン電圧程度以上順バイアスされると、n型エ
ミッタ層3がラッチアップしてタ−ンオフできなくな
る。したがってMOSFET20の抵抗が低いほどタ−
ンオフ能力が大きい。
【0131】この実施例はMOSFET20の低抵抗化
のためにMOSFET20の代わりにIGBT66を用
いたものである。 (実施例23)図51に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
のためにMOSFET20の代わりにIGBT66を用
いたものである。 (実施例23)図51に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【0132】この実施例はショットキー電極101が接
続されたショットキーダイオード100を用いている点
が実施例20とは異なる。 (実施例24)図52に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
続されたショットキーダイオード100を用いている点
が実施例20とは異なる。 (実施例24)図52に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【0133】この実施例が実施例1と異なる点は、ダイ
オード19がなく、n型ベース層内にp型ベース層78
が形成されている点である。
オード19がなく、n型ベース層内にp型ベース層78
が形成されている点である。
【0134】この絶縁ゲート付きサイリスタのターンオ
ンは次のようになる。
ンは次のようになる。
【0135】第1ゲート電極5および第2ゲート電極3
0に、カソード電極に対して正の電圧を印加すると、そ
れぞれのゲート電極の下にn型チャネルが形成され、こ
のn型チャネルを通って電子が流れる。n型エミッタ層
3からn型ベース層1に注入された電子は、n型バッフ
ァ層7を通りp型エミッタ層8に抜ける。このとき、p
型エミッタ層8から正孔がn型バッファ層7・n型ベー
ス層1に注入される。この正孔電流はp型ベース層2を
通り越してp型ベース層78に流れ、ベース電極14か
らカソードへ排出される。そしてこの実施例ではp型ベ
ース層2とp型ベース層78の間で正孔に対する抵抗が
高いので、この部分を流れる正孔電流による電圧降下の
ためにp型ベース層2の電位が上がり、n型エミッタ層
とp型ベース層2の間のpn接合が順バイアスされてn
型エミッタ層3からの電子の注入を引き起こしサイリス
タ動作をさせる。したがってこの実施例の絶縁ゲート付
きサイリスタは小さい正孔電流でサイリスタ動作をさせ
ることができ、オン電圧の低いオン状態が得られる。カ
ソード電極とp型ベース層2との間にダイオードを設け
る必要がないので素子の面積を小さく保つことができ
る。
0に、カソード電極に対して正の電圧を印加すると、そ
れぞれのゲート電極の下にn型チャネルが形成され、こ
のn型チャネルを通って電子が流れる。n型エミッタ層
3からn型ベース層1に注入された電子は、n型バッフ
ァ層7を通りp型エミッタ層8に抜ける。このとき、p
型エミッタ層8から正孔がn型バッファ層7・n型ベー
ス層1に注入される。この正孔電流はp型ベース層2を
通り越してp型ベース層78に流れ、ベース電極14か
らカソードへ排出される。そしてこの実施例ではp型ベ
ース層2とp型ベース層78の間で正孔に対する抵抗が
高いので、この部分を流れる正孔電流による電圧降下の
ためにp型ベース層2の電位が上がり、n型エミッタ層
とp型ベース層2の間のpn接合が順バイアスされてn
型エミッタ層3からの電子の注入を引き起こしサイリス
タ動作をさせる。したがってこの実施例の絶縁ゲート付
きサイリスタは小さい正孔電流でサイリスタ動作をさせ
ることができ、オン電圧の低いオン状態が得られる。カ
ソード電極とp型ベース層2との間にダイオードを設け
る必要がないので素子の面積を小さく保つことができ
る。
【0136】ターンオフさせるためには第2ゲート電極
30をオフにしてn型チャネルを切る。するとカソード
からn型エミッタ層3への電流が止まる。オン状態で蓄
積していた正孔はベース電極14からカソードへ排出さ
れる。
30をオフにしてn型チャネルを切る。するとカソード
からn型エミッタ層3への電流が止まる。オン状態で蓄
積していた正孔はベース電極14からカソードへ排出さ
れる。
【0137】図53および図54に図52の絶縁ゲート
付きサイリスタを変形した一例を示す。図53は平面図
における一部分、図54(a)・(b)はそれぞれ図5
3のE−E′・F−F′断面に対応する断面図である。
付きサイリスタを変形した一例を示す。図53は平面図
における一部分、図54(a)・(b)はそれぞれ図5
3のE−E′・F−F′断面に対応する断面図である。
【0138】p型ベース層2とp型ベース層78とを飛
び飛びの島状にし、第1ゲート電極5に沿って交互に並
べている。このため図52の場合と比べて素子の面積を
更に縮小することができる。
び飛びの島状にし、第1ゲート電極5に沿って交互に並
べている。このため図52の場合と比べて素子の面積を
更に縮小することができる。
【0139】ターンオンは図52の場合と同様にp型ベ
ース層2とp型ベース層78との間の抵抗の高い部分を
流れる正孔電流による電圧降下のためにp型ベース層2
の電位が上がり、小さい正孔電流でサイリスタ動作をさ
せることができるので、オン電圧の低いオン状態が得ら
れる。 (実施例25)図55に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
ース層2とp型ベース層78との間の抵抗の高い部分を
流れる正孔電流による電圧降下のためにp型ベース層2
の電位が上がり、小さい正孔電流でサイリスタ動作をさ
せることができるので、オン電圧の低いオン状態が得ら
れる。 (実施例25)図55に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【0140】この実施例はn型ベース層内にp- 層11
0を設け、これにカソード電極に接続されるショットキ
ー電極111を接続してあり、ダイオード19がなく、
電極14に接続する部分にp+ 層112が形成してある
点が実施例20とは異なる。
0を設け、これにカソード電極に接続されるショットキ
ー電極111を接続してあり、ダイオード19がなく、
電極14に接続する部分にp+ 層112が形成してある
点が実施例20とは異なる。
【0141】このような構造をとると、ターンオフの際
に電流がMOSFET20だけではなくp- 層110・
ショットキー電極111も通るので、ターンオフの速度
が速くなる。
に電流がMOSFET20だけではなくp- 層110・
ショットキー電極111も通るので、ターンオフの速度
が速くなる。
【0142】以上の実施例では主として横型のサイリス
タについて説明したが、縦型のサイリスタでも実施でき
る。
タについて説明したが、縦型のサイリスタでも実施でき
る。
【0143】また以上の実施例ではサイリスタと同一基
板上にダイオ−ドやMOSFETなどを形成したが、異
なる基板上に形成しても良い。
板上にダイオ−ドやMOSFETなどを形成したが、異
なる基板上に形成しても良い。
【0144】また半導体整流素子としてはサイリスタや
MOSFETなどを用いることもできる。さらに半導体
スイッチング素子としてはサイリスタなどを用いること
もできる。
MOSFETなどを用いることもできる。さらに半導体
スイッチング素子としてはサイリスタなどを用いること
もできる。
【0145】以上の実施例は全て独立のものであるの
で、これらを組み合わせて用いることも可能である。
で、これらを組み合わせて用いることも可能である。
【0146】
【発明の効果】以上説明したように本発明によれば、オ
ン特性とタ−ンオフ能力が改善されて大電流化ができる
絶縁ゲ−ト付きサイリスタを提供することができる。
ン特性とタ−ンオフ能力が改善されて大電流化ができる
絶縁ゲ−ト付きサイリスタを提供することができる。
【図1】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図2】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの上面図。
リスタの上面図。
【図3】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図4】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの上面図。
リスタの上面図。
【図5】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図6】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの上面図。
リスタの上面図。
【図7】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図8】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの製造工程断面図。
リスタの製造工程断面図。
【図9】 本発明の実施例1に係る絶縁ゲ−ト付きサイ
リスタの製造工程断面図。
リスタの製造工程断面図。
【図10】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図11】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図12】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図13】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図14】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図15】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図16】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図17】 本発明の実施例1に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図18】 本発明の実施例1に係る絶縁ゲ−ト付きサ
イリスタの上面図。
イリスタの上面図。
【図19】 本発明の実施例1に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図20】 本発明の実施例1に係るMOSFETの電
極配置を示す上面図。
極配置を示す上面図。
【図21】 本発明の実施例1に係るMOSFETの電
極配置を示す上面図。
極配置を示す上面図。
【図22】 本発明の実施例1に係るMOSFETの電
極配置を示す上面図。
極配置を示す上面図。
【図23】 本発明の実施例1に係るMOSFETの電
極配置を示す上面図。
極配置を示す上面図。
【図24】 本発明の実施例1に係るMOSFETの電
極配置を示す上面図。
極配置を示す上面図。
【図25】 本発明の実施例1に係るMOSFETの電
極配置を示す上面図。
極配置を示す上面図。
【図26】 本発明の実施例1に係るMOSFETの電
極配置を示す断面図。
極配置を示す断面図。
【図27】 本発明の実施例1に係る絶縁ゲート付きサ
イリスタのターンオン特性図。
イリスタのターンオン特性図。
【図28】 本発明の実施例1に係る絶縁ゲート付きサ
イリスタのターンオフ特性図。
イリスタのターンオフ特性図。
【図29】 本発明の実施例3に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図30】 本発明の実施例4に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図31】 本発明の実施例5に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図32】 本発明の実施例6に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図33】 本発明の実施例7に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図34】 本発明の実施例8に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図35】 本発明の実施例9に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図36】 本発明の実施例10に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図37】 本発明の実施例11に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図38】 本発明の実施例12に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図39】 本発明の実施例13に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図40】 本発明の実施例14に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図41】 本発明の実施例15に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図42】 本発明の実施例16に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図43】 本発明の実施例17に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図44】 本発明の実施例18に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図45】 本発明の実施例18に係る絶縁ゲート付き
サイリスタの上面図。
サイリスタの上面図。
【図46】 本発明の実施例18に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図47】 本発明の実施例19に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図48】 本発明の実施例20に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図49】 本発明の実施例20に係る絶縁ゲート付き
サイリスタのターンオン特性図。
サイリスタのターンオン特性図。
【図50】 本発明の実施例22に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図51】 本発明の実施例23に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図52】 本発明の実施例24に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図53】 本発明の実施例24に係る絶縁ゲート付き
サイリスタの上面図。
サイリスタの上面図。
【図54】 本発明の実施例24に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図55】 本発明の実施例25に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図56】 従来の絶縁ゲート付きサイリスタの断面
図。
図。
1…n型ベ−ス層 2…p型ベ−ス層 3…n型エミッタ層 5…第1ゲ−ト電極 8…p型エミッタ層 10…アノ−ド電極 19、63…ダイオ−ド 20…MOSFET 24…カソ−ド電極 30…第2ゲ−ト電極 66…IGBT
───────────────────────────────────────────────────── フロントページの続き (72)発明者 末代 知子 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内
Claims (9)
- 【請求項1】 第1導電型ベ−ス層と、 前記第1導電型ベ−ス層の表面に形成された第2導電型
ベ−ス層と、 前記第2導電型ベ−ス層内に形成された第1導電型エミ
ッタ層と、 前記第1導電型ベ−ス層内の前記第2導電型ベ−ス層と
異なる位置に形成された第2導電型エミッタ層と、 前記第1導電型ベ−ス層と前記第1導電型エミッタ層と
に挟まれた前記第2導電型ベ−ス層の表面に絶縁膜を介
して設けられたゲ−ト電極と、 前記第2導電型エミッタ層の表面に設けられた第1の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第1導電型ベース層と誘電体分離され前記第1導電
型エミッタ層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子に接続された第2の電極
と、 前記第1導電型ベース層と誘電体分離され前記第2導電
型ベ−ス層と前記第2の電極との間に設けられた半導体
整流素子とを備えた絶縁ゲ−ト付きサイリスタ。 - 【請求項2】 第1導電型ベ−ス層と、 前記第1導電型ベ−ス層の表面に形成された第2導電型
ベ−ス層と、 前記第2導電型ベ−ス層内に形成された第1導電型エミ
ッタ層と、 前記第1導電型ベ−ス層内の前記第2導電型ベ−ス層と
異なる位置に形成された第2導電型エミッタ層と、 前記第1導電型ベ−ス層と前記第1導電型エミッタ層と
に挟まれた前記第2導電型ベ−ス層の表面に絶縁膜を介
して設けられたゲ−ト電極と、 前記第2導電型エミッタ層の表面に設けられた第1の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第1導電型ベース層と誘電体分離され前記第2導電
型ベ−ス層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子に接続された第2の電極
と、 前記第1導電型ベース層と誘電体分離され前記第1導電
型エミッタ層と前記第2の電極との間に設けられ半導体
整流素子とを備えた絶縁ゲ−ト付きサイリスタ。 - 【請求項3】 第1導電型ベ−ス層と、 前記第1導電型ベ−ス層の表面に形成された第2導電型
の第1のベ−ス層と、 前記第2導電型の第1のベ−ス層内に形成された第1導
電型エミッタ層と、 前記第1導電型ベ−ス層内の前記第2導電型の第1のベ
−ス層と異なる位置に形成された第2導電型エミッタ層
と、 前記第1導電型ベ−ス層と前記第1導電型エミッタ層と
に挟まれた前記第2導電型の第1のベ−ス層の表面に絶
縁膜を介して設けられたゲ−ト電極と、 前記第2導電型エミッタ層の表面に設けられた第1の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第1導電型ベース層と誘電体分離され前記第1導電
型エミッタ層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子に接続された第2の電極
と、 前記第1導電型ベース層内の前記第2導電型の第1のベ
ース層と前記半導体スイッチング素子とに挟まれた位置
に形成され前記第2の電極に接続された第2導電型の第
2のベース層とを備えた絶縁ゲート付きサイリスタ。 - 【請求項4】 第1導電型ベ−ス層と、 前記第1導電型ベ−ス層の表面に形成された第2導電型
のベ−ス層と、 前記第2導電型の第1のベ−ス層内に形成された第1導
電型エミッタ層と、 前記第1導電型ベ−ス層内の前記第2導電型の第1のベ
−ス層と異なる位置に形成された第2導電型エミッタ層
と、 前記第1導電型ベ−ス層と前記第1導電型エミッタ層と
に挟まれた前記第2導電型のベ−ス層の表面に絶縁膜を
介して設けられたゲ−ト電極と、 前記第2導電型エミッタ層の表面に設けられた第1の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第1導電型ベース層と誘電体分離され前記第2導電
型ベース層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子および前記第1導電型エミ
ッタ層に接続された第2の電極と、 前記第1導電型ベース層内の前記第2導電型ベース層と
前記第2導電型エミッタ層とに挟まれた位置に形成され
た第2導電型の層と、 前記第2導電型層の表面に形成され前記第2の電極に接
続されたショットキー電極とを備えた絶縁ゲート付きサ
イリスタ。 - 【請求項5】 半導体基板と前記半導体基板上に形成さ
れた絶縁膜とを備え、前記絶縁膜上に前記第1導電型ベ
ース層と前記半導体スイッチング素子と前記半導体整流
素子とが形成されている請求項1または2記載の絶縁ゲ
ート付きサイリスタ。 - 【請求項6】 半導体基板と前記半導体基板上に形成さ
れた絶縁膜とを備え、前記絶縁膜上に前記第1導電型ベ
ース層と前記半導体スイッチング素子とが形成されてい
る請求項3または4記載の絶縁ゲート付きサイリスタ。 - 【請求項7】 前記半導体スイッチング素子と前記半導
体整流素子とが誘電体分離されている請求項1または2
記載の絶縁ゲート付きサイリスタ。 - 【請求項8】 前記半導体スイッチング素子がMOSF
ETである請求項1、2、3または4記載の絶縁ゲート
付きサイリスタ。 - 【請求項9】 前記半導体整流素子がダイオードである
請求項1または2記載の絶縁ゲート付きサイリスタ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25959694A JP3255547B2 (ja) | 1994-03-09 | 1994-09-30 | 絶縁ゲート付きサイリスタ |
DE19508510A DE19508510C2 (de) | 1994-03-09 | 1995-03-09 | Thyristor mit Halbleiterschalter und Halbleitergleichrichter |
US08/806,153 US5751022A (en) | 1994-03-09 | 1997-02-25 | Thyristor |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6-38196 | 1994-03-09 | ||
JP3819694 | 1994-03-09 | ||
JP25959694A JP3255547B2 (ja) | 1994-03-09 | 1994-09-30 | 絶縁ゲート付きサイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07302897A true JPH07302897A (ja) | 1995-11-14 |
JP3255547B2 JP3255547B2 (ja) | 2002-02-12 |
Family
ID=26377398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25959694A Expired - Fee Related JP3255547B2 (ja) | 1994-03-09 | 1994-09-30 | 絶縁ゲート付きサイリスタ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5751022A (ja) |
JP (1) | JP3255547B2 (ja) |
DE (1) | DE19508510C2 (ja) |
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1994
- 1994-09-30 JP JP25959694A patent/JP3255547B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-09 DE DE19508510A patent/DE19508510C2/de not_active Expired - Fee Related
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1997
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Also Published As
Publication number | Publication date |
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DE19508510A1 (de) | 1995-11-09 |
JP3255547B2 (ja) | 2002-02-12 |
US5751022A (en) | 1998-05-12 |
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Legal Events
Date | Code | Title | Description |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071130 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081130 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091130 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |