JPH1079507A - トレンチゲート型ｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
トレンチゲート型ｍｏｓ電界効果トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 チャネル領域がウエル領域の高濃度不純物注
入の影響を受けず、チャネル領域のＰ型不純物濃度のピ
ーク値の制御がし易く、結局、トレンチゲート型ＭＯＳ
ＦＥＴのしきい値電圧調節が容易なトレンチゲート型Ｍ
ＯＳ電界効果トランジスタ及びその製造方法を提供する
こと。 【解決手段】 トレンチＴの底部側の一部のみを埋め込
んでゲート導電層１６を形成し、高濃度ソース領域１４
はウエル領域１３の表面部とともに、トレンチＴの側壁
に沿ってウエル領域１３の内方に拡張させて形成する。
すなわち、Ｐ型ウエル領域の高濃度不純物注入時影響を
受けていた領域にまでＮ型のソース領域１４を拡張して
形成する。
入の影響を受けず、チャネル領域のＰ型不純物濃度のピ
ーク値の制御がし易く、結局、トレンチゲート型ＭＯＳ
ＦＥＴのしきい値電圧調節が容易なトレンチゲート型Ｍ
ＯＳ電界効果トランジスタ及びその製造方法を提供する
こと。 【解決手段】 トレンチＴの底部側の一部のみを埋め込
んでゲート導電層１６を形成し、高濃度ソース領域１４
はウエル領域１３の表面部とともに、トレンチＴの側壁
に沿ってウエル領域１３の内方に拡張させて形成する。
すなわち、Ｐ型ウエル領域の高濃度不純物注入時影響を
受けていた領域にまでＮ型のソース領域１４を拡張して
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ電界効果ト
ランジスタ（以下、ＭＯＳＦＥＴと称する）及びその製
造方法に係り、取り分け、しきい値電圧調節の容易なト
レンチゲート型ＭＯＳＦＥＴ及びその製造方法に関す
る。
ランジスタ（以下、ＭＯＳＦＥＴと称する）及びその製
造方法に係り、取り分け、しきい値電圧調節の容易なト
レンチゲート型ＭＯＳＦＥＴ及びその製造方法に関す
る。
【０００２】
【従来の技術】一般に、電力用ＭＯＳＦＥＴはバイポー
ラトランジスタに比べて、第１に、高い入力インピーダ
ンスを有するのでゲート駆動回路が極めて簡単であり、
第２に、ユニポーラ素子であるので素子がターンオフさ
れる間少数キャリヤによる蓄積または再結合により発生
される時間遅延がないなどの長所を有している。従っ
て、スイッチングモードパワーサプライ（ｓｗｉｔｃｈ
ｉｎｇ ｍｏｄｅ ｐｏｗｅｒ ｓｕｐｐｌｙ）、ラン
プバラスト（ｌａｍｐ ｂａｌｌａｓｔ）及びモータ駆
動回路への使用が次第に拡大しており、最近は高集積化
に有利なトレンチゲート型ＭＯＳＦＥＴ構造が提案され
ている。
ラトランジスタに比べて、第１に、高い入力インピーダ
ンスを有するのでゲート駆動回路が極めて簡単であり、
第２に、ユニポーラ素子であるので素子がターンオフさ
れる間少数キャリヤによる蓄積または再結合により発生
される時間遅延がないなどの長所を有している。従っ
て、スイッチングモードパワーサプライ（ｓｗｉｔｃｈ
ｉｎｇ ｍｏｄｅ ｐｏｗｅｒ ｓｕｐｐｌｙ）、ラン
プバラスト（ｌａｍｐ ｂａｌｌａｓｔ）及びモータ駆
動回路への使用が次第に拡大しており、最近は高集積化
に有利なトレンチゲート型ＭＯＳＦＥＴ構造が提案され
ている。
【０００３】図４は、従来技術によるトレンチゲート型
ＭＯＳＦＥＴを説明するための断面図であり、Ｎチャネ
ルＭＯＳＦＥＴの場合に例として挙げて示している。こ
のＭＯＳＦＥＴは、高濃度Ｎ型の半導体基板１上に低濃
度Ｎ型のエピタキシャル層２が形成されており、このエ
ピタキシャル層２の下層側を除く部分はＰ型のウエル領
域３となっており、このウエル領域３の表面部には高濃
度Ｎ型のソース領域４が形成されている。そして、高濃
度Ｎ型のソース領域４、Ｐ型のウエル領域３及びＮ型の
エピタキシャル層２を部分的にエッチングしてトレンチ
ｔが形成され、このトレンチｔの内面にゲート酸化膜５
が形成され、このゲート酸化膜５を挟んでトレンチｔ内
はゲート導電層６で埋め込まれており、その上には、ゲ
ート導電層６を保護するための熱酸化膜７及びＰＳＧ層
８が形成される。さらに、ＰＳＧ層８、ソース領域４お
よびウエル領域３上には、配線のための金属層９が形成
されている。
ＭＯＳＦＥＴを説明するための断面図であり、Ｎチャネ
ルＭＯＳＦＥＴの場合に例として挙げて示している。こ
のＭＯＳＦＥＴは、高濃度Ｎ型の半導体基板１上に低濃
度Ｎ型のエピタキシャル層２が形成されており、このエ
ピタキシャル層２の下層側を除く部分はＰ型のウエル領
域３となっており、このウエル領域３の表面部には高濃
度Ｎ型のソース領域４が形成されている。そして、高濃
度Ｎ型のソース領域４、Ｐ型のウエル領域３及びＮ型の
エピタキシャル層２を部分的にエッチングしてトレンチ
ｔが形成され、このトレンチｔの内面にゲート酸化膜５
が形成され、このゲート酸化膜５を挟んでトレンチｔ内
はゲート導電層６で埋め込まれており、その上には、ゲ
ート導電層６を保護するための熱酸化膜７及びＰＳＧ層
８が形成される。さらに、ＰＳＧ層８、ソース領域４お
よびウエル領域３上には、配線のための金属層９が形成
されている。
【０００４】
【発明が解決しようとする課題】このような構造を有す
るトレンチゲート型ＭＯＳＦＥＴは、従来のプレーナ
（Ｐｌａｎａｒ）構造に比べてドレイン−ソースオン抵
抗Ｒｄｓ（ｏｎ）の減少と共にスケールダウンの可能な
長所がある。しかし、低濃度Ｐ型のウエル領域３を形成
した後、電力用ＭＯＳＦＥＴにおけるオーミック接合及
び高耐圧のために高濃度Ｐ型の不純物をＰ型のウエル領
域３内（Ａ領域）に注入するようになるが、この際高濃
度の不純物がチャネル領域にまで拡散されＭＯＳＦＥＴ
のしきい値電圧を上昇させる問題点がある。一般に、ト
レンチ型ゲート構造を持つ電力用ＭＯＳＦＥＴのしきい
値電圧はチャネル領域におけるＰ型不純物濃度のピーク
値により決定されるが、前記のように高濃度Ｐ型不純物
注入時、そのＰ型不純物からの影響を受けるので、これ
を除くためにはトレンチ間の間隔を一定水準以上に保つ
などのデザインルールを守るべきである。しかし、これ
は、セルサイズを縮小してセルの効率を高め、チップの
集積度を向上させることに制限的な要素として作用す
る。一方、トレンチ間の間隔を一定水準以上に設計した
としても、高濃度Ｐ型不純物イオン注入工程がセルフア
ラインによる工程でないので、フォト工程上のミスアラ
インによりチャネル領域が高濃度Ｐ型不純物注入の影響
を受けることを排除できない。本発明は、このような従
来の諸問題点を解決するために案出されたもので、その
目的は、しきい値電圧調節の容易なトレンチゲート型Ｍ
ＯＳＦＥＴ及びその製造方法を提供することである。
るトレンチゲート型ＭＯＳＦＥＴは、従来のプレーナ
（Ｐｌａｎａｒ）構造に比べてドレイン−ソースオン抵
抗Ｒｄｓ（ｏｎ）の減少と共にスケールダウンの可能な
長所がある。しかし、低濃度Ｐ型のウエル領域３を形成
した後、電力用ＭＯＳＦＥＴにおけるオーミック接合及
び高耐圧のために高濃度Ｐ型の不純物をＰ型のウエル領
域３内（Ａ領域）に注入するようになるが、この際高濃
度の不純物がチャネル領域にまで拡散されＭＯＳＦＥＴ
のしきい値電圧を上昇させる問題点がある。一般に、ト
レンチ型ゲート構造を持つ電力用ＭＯＳＦＥＴのしきい
値電圧はチャネル領域におけるＰ型不純物濃度のピーク
値により決定されるが、前記のように高濃度Ｐ型不純物
注入時、そのＰ型不純物からの影響を受けるので、これ
を除くためにはトレンチ間の間隔を一定水準以上に保つ
などのデザインルールを守るべきである。しかし、これ
は、セルサイズを縮小してセルの効率を高め、チップの
集積度を向上させることに制限的な要素として作用す
る。一方、トレンチ間の間隔を一定水準以上に設計した
としても、高濃度Ｐ型不純物イオン注入工程がセルフア
ラインによる工程でないので、フォト工程上のミスアラ
インによりチャネル領域が高濃度Ｐ型不純物注入の影響
を受けることを排除できない。本発明は、このような従
来の諸問題点を解決するために案出されたもので、その
目的は、しきい値電圧調節の容易なトレンチゲート型Ｍ
ＯＳＦＥＴ及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、高濃度第１導電型の半導体基板と、この
半導体基板上に形成された低濃度第１導電型のエピタキ
シャル層と、このエピタキシャル層内に形成された第２
導電型のウエル領域と、このウエル領域内に形成された
高濃度第１導電型のソース領域と、このソース領域、ウ
エル領域及びエピタキシャル層を部分的にエッチングし
て形成されたトレンチの内面に形成されたゲート絶縁膜
と、このゲート絶縁膜を挟んで前記トレンチ内に埋め込
まれたゲート導電層とを備えるトレンチゲート型ＭＯＳ
電界効果トランジスタにおいて、前記ゲート導電層は前
記トレンチの底部側の一部を埋め込むように形成され、
前記ソース領域は前記ウエル領域の表面部と前記トレン
チ側壁のウエル領域部分に、トレンチの側壁に沿ってウ
エル領域内方に拡張して形成されることを特徴とするト
レンチゲート型ＭＯＳ電界効果トランジスタとする。
決するために、高濃度第１導電型の半導体基板と、この
半導体基板上に形成された低濃度第１導電型のエピタキ
シャル層と、このエピタキシャル層内に形成された第２
導電型のウエル領域と、このウエル領域内に形成された
高濃度第１導電型のソース領域と、このソース領域、ウ
エル領域及びエピタキシャル層を部分的にエッチングし
て形成されたトレンチの内面に形成されたゲート絶縁膜
と、このゲート絶縁膜を挟んで前記トレンチ内に埋め込
まれたゲート導電層とを備えるトレンチゲート型ＭＯＳ
電界効果トランジスタにおいて、前記ゲート導電層は前
記トレンチの底部側の一部を埋め込むように形成され、
前記ソース領域は前記ウエル領域の表面部と前記トレン
チ側壁のウエル領域部分に、トレンチの側壁に沿ってウ
エル領域内方に拡張して形成されることを特徴とするト
レンチゲート型ＭＯＳ電界効果トランジスタとする。
【０００６】また、本発明は次のようなトレンチゲート
型ＭＯＳ電界効果トランジスタの製造方法とする。ま
ず、高濃度第１導電型の半導体基板上に低濃度第１導電
型のエピタキシャル層を形成する。次に、エピタキシャ
ル層内に低濃度第２導電型の不純物を注入する。次に、
エピタキシャル層内にオーミック接合及び高耐圧のため
に高濃度第２導電型の不純物を注入する。次に、エピタ
キシャル層の表面に高濃度第１導電型の不純物を注入す
る。その後、アニーリング工程を行って前記エピタキシ
ャル層に第２導電型のウエル領域を形成し、同時にウエ
ル領域の表面部に第１導電型のソース領域を形成する。
次に、高濃度第１導電型のソース領域、第２導電型のウ
エル領域及び低濃度第１導電型のエピタキシャル層を部
分的に一定深さエッチングしてトレンチを形成する。そ
の後、トレンチの内面にゲート絶縁膜を形成する。次い
で、ゲート絶縁膜が形成された前記トレンチの底部側の
一部をゲート導電層で埋め込む。次に、ゲート導電層よ
り上の露出ゲート絶縁膜の厚さの一部をエッチングす
る。その後、ゲート絶縁膜の厚さの一部が前記のように
エッチングされたトレンチ側壁のウエル領域部分に第１
導電型の不純物注入を行って、ソース領域を前記トレン
チの側壁に沿ってウエル領域内方に拡張させる。
型ＭＯＳ電界効果トランジスタの製造方法とする。ま
ず、高濃度第１導電型の半導体基板上に低濃度第１導電
型のエピタキシャル層を形成する。次に、エピタキシャ
ル層内に低濃度第２導電型の不純物を注入する。次に、
エピタキシャル層内にオーミック接合及び高耐圧のため
に高濃度第２導電型の不純物を注入する。次に、エピタ
キシャル層の表面に高濃度第１導電型の不純物を注入す
る。その後、アニーリング工程を行って前記エピタキシ
ャル層に第２導電型のウエル領域を形成し、同時にウエ
ル領域の表面部に第１導電型のソース領域を形成する。
次に、高濃度第１導電型のソース領域、第２導電型のウ
エル領域及び低濃度第１導電型のエピタキシャル層を部
分的に一定深さエッチングしてトレンチを形成する。そ
の後、トレンチの内面にゲート絶縁膜を形成する。次い
で、ゲート絶縁膜が形成された前記トレンチの底部側の
一部をゲート導電層で埋め込む。次に、ゲート導電層よ
り上の露出ゲート絶縁膜の厚さの一部をエッチングす
る。その後、ゲート絶縁膜の厚さの一部が前記のように
エッチングされたトレンチ側壁のウエル領域部分に第１
導電型の不純物注入を行って、ソース領域を前記トレン
チの側壁に沿ってウエル領域内方に拡張させる。
【０００７】
【発明の実施の形態】次に添付図面を参照して本発明に
よるトレンチゲート型ＭＯＳＦＥＴ及びその製造方法の
実施の形態を詳細に説明する。図１は、本発明のトレン
チゲート型ＭＯＳＦＥＴの実施の形態を示す断面図であ
り、特にＮチャネルＭＯＳＦＥＴを示す図である。この
図のように、本発明の実施の形態のトレンチゲート型Ｍ
ＯＳＦＥＴは、高濃度Ｎ型の半導体基板１１上に低濃度
Ｎ型のエピタキシャル層１２が形成されており、このエ
ピタキシャル層１２の下層側を除く部分はＰ型のウエル
領域１３となっており、このウエル領域１３の表面部に
は高濃度Ｎ型のソース領域１４が形成されている。そし
て、高濃度Ｎ型のソース領域１４、Ｐ型のウエル領域１
３及び低濃度Ｎ型のエピタキシャル層１２を部分的にエ
ッチングしてトレンチＴが形成されており、このトレン
チＴの内面にはゲート絶縁膜としてゲート酸化膜１５が
形成される。さらに、このゲート酸化膜１５で内面が覆
われたトレンチＴ内は底部側の一部がゲート導電層１６
で埋め込まれており、その上には、ゲート導電層１６を
保護するための保護層として熱酸化膜１７とＰＳＧ層１
８が積層されて形成される。さらに、ＰＳＧ層１８、ソ
ース領域１４およびウエル領域１３上には、配線のため
の金属層１９が形成される。また、前記ソース領域１４
は、前記ウエル領域１３の表面部に形成されるととも
に、トレンチＴの側壁のウエル領域部分に、トレンチＴ
の側壁に沿ってウエル領域１３の内方に拡張して形成さ
れている。
よるトレンチゲート型ＭＯＳＦＥＴ及びその製造方法の
実施の形態を詳細に説明する。図１は、本発明のトレン
チゲート型ＭＯＳＦＥＴの実施の形態を示す断面図であ
り、特にＮチャネルＭＯＳＦＥＴを示す図である。この
図のように、本発明の実施の形態のトレンチゲート型Ｍ
ＯＳＦＥＴは、高濃度Ｎ型の半導体基板１１上に低濃度
Ｎ型のエピタキシャル層１２が形成されており、このエ
ピタキシャル層１２の下層側を除く部分はＰ型のウエル
領域１３となっており、このウエル領域１３の表面部に
は高濃度Ｎ型のソース領域１４が形成されている。そし
て、高濃度Ｎ型のソース領域１４、Ｐ型のウエル領域１
３及び低濃度Ｎ型のエピタキシャル層１２を部分的にエ
ッチングしてトレンチＴが形成されており、このトレン
チＴの内面にはゲート絶縁膜としてゲート酸化膜１５が
形成される。さらに、このゲート酸化膜１５で内面が覆
われたトレンチＴ内は底部側の一部がゲート導電層１６
で埋め込まれており、その上には、ゲート導電層１６を
保護するための保護層として熱酸化膜１７とＰＳＧ層１
８が積層されて形成される。さらに、ＰＳＧ層１８、ソ
ース領域１４およびウエル領域１３上には、配線のため
の金属層１９が形成される。また、前記ソース領域１４
は、前記ウエル領域１３の表面部に形成されるととも
に、トレンチＴの側壁のウエル領域部分に、トレンチＴ
の側壁に沿ってウエル領域１３の内方に拡張して形成さ
れている。
【０００８】このように、上記トレンチゲート型ＭＯＳ
ＦＥＴでは、ゲート導電層１６がトレンチＴの底部側の
一部のみを埋め込んで形成されており、かつ高濃度ソー
ス領域１４はウエル領域１３の表面部とともに、トレン
チＴの側壁に沿ってウエル領域１３の内方に拡張して形
成されている。すなわち、このＭＯＳＦＥＴでは、Ｐ型
ウエル領域１３の高濃度Ｐ型不純物注入時影響を受けて
いた領域にまでＮ型のソース領域１４が拡張されている
ので、チャネル領域が高濃度Ｐ型不純物注入の影響を受
けない。従って、チャネル領域のＰ型不純物濃度のピー
ク値を制御しやすく、トレンチゲート型ＭＯＳＦＥＴの
しきい値電圧調節が容易となる。
ＦＥＴでは、ゲート導電層１６がトレンチＴの底部側の
一部のみを埋め込んで形成されており、かつ高濃度ソー
ス領域１４はウエル領域１３の表面部とともに、トレン
チＴの側壁に沿ってウエル領域１３の内方に拡張して形
成されている。すなわち、このＭＯＳＦＥＴでは、Ｐ型
ウエル領域１３の高濃度Ｐ型不純物注入時影響を受けて
いた領域にまでＮ型のソース領域１４が拡張されている
ので、チャネル領域が高濃度Ｐ型不純物注入の影響を受
けない。従って、チャネル領域のＰ型不純物濃度のピー
ク値を制御しやすく、トレンチゲート型ＭＯＳＦＥＴの
しきい値電圧調節が容易となる。
【０００９】図２および図３は本発明のトレンチゲート
型ＭＯＳＦＥＴの製造方法の実施の形態を示す図で、上
記図１のトレンチゲート型ＭＯＳＦＥＴの製造方法を示
す図である。この製造方法では、まず図２（ａ）に示す
ように、高濃度Ｎ型の半導体基板１１上に低濃度Ｎ型の
エピタキシャル層１２を形成し、このエピタキシャル層
１２の表面にバッファ層２１を形成した後、このバッフ
ァ層２１を通して前記エピタキシャル層１２に低濃度Ｐ
型の不純物を注入する。次に、バッファ層２１を通して
エピタキシャル層１２内に、オーミック接合及び高耐圧
のための高濃度Ｐ型不純物を注入する。次いで、通常の
フォトリソ工程を通して高濃度Ｎ型不純物をエピタキシ
ャル層１２に選択的に注入し、その後アニーリングする
ことによりエピタキシャル層１２の下層側を除く部分を
Ｐ型のウエル領域１３とし、かつウエル領域１３の表面
部にＮ型のソース領域１４を形成する。
型ＭＯＳＦＥＴの製造方法の実施の形態を示す図で、上
記図１のトレンチゲート型ＭＯＳＦＥＴの製造方法を示
す図である。この製造方法では、まず図２（ａ）に示す
ように、高濃度Ｎ型の半導体基板１１上に低濃度Ｎ型の
エピタキシャル層１２を形成し、このエピタキシャル層
１２の表面にバッファ層２１を形成した後、このバッフ
ァ層２１を通して前記エピタキシャル層１２に低濃度Ｐ
型の不純物を注入する。次に、バッファ層２１を通して
エピタキシャル層１２内に、オーミック接合及び高耐圧
のための高濃度Ｐ型不純物を注入する。次いで、通常の
フォトリソ工程を通して高濃度Ｎ型不純物をエピタキシ
ャル層１２に選択的に注入し、その後アニーリングする
ことによりエピタキシャル層１２の下層側を除く部分を
Ｐ型のウエル領域１３とし、かつウエル領域１３の表面
部にＮ型のソース領域１４を形成する。
【００１０】次に、図２（ｂ）に示すように、バッファ
層２１上に窒化膜２２と酸化膜２３を積層し、通常のフ
ォトリソ工程を介して前記酸化膜２３、窒化膜２２及び
バッファ層２１を順次にエッチングしてトレンチ形成の
ためのマスクパターンを形成する。次いで、前記マスク
パターンを用いて高濃度Ｎ型のソース領域１４、Ｐ型の
ウエル領域１３及び低濃度Ｎ型のエピタキシャル層１２
を一定深さエッチングしてトレンチＴを形成する。その
後、通常の犠牲酸化工程を経て、損傷されたトレンチ内
面を緩和した後、犠牲酸化膜（図示せず）を取り除く。
次いで、前記トレンチＴの内面にゲート絶縁膜としてゲ
ート酸化膜１５を例えば１０００Å程度の厚さに形成す
る。なお、前記ソース領域１４はトレンチ形成により左
右に分離される。
層２１上に窒化膜２２と酸化膜２３を積層し、通常のフ
ォトリソ工程を介して前記酸化膜２３、窒化膜２２及び
バッファ層２１を順次にエッチングしてトレンチ形成の
ためのマスクパターンを形成する。次いで、前記マスク
パターンを用いて高濃度Ｎ型のソース領域１４、Ｐ型の
ウエル領域１３及び低濃度Ｎ型のエピタキシャル層１２
を一定深さエッチングしてトレンチＴを形成する。その
後、通常の犠牲酸化工程を経て、損傷されたトレンチ内
面を緩和した後、犠牲酸化膜（図示せず）を取り除く。
次いで、前記トレンチＴの内面にゲート絶縁膜としてゲ
ート酸化膜１５を例えば１０００Å程度の厚さに形成す
る。なお、前記ソース領域１４はトレンチ形成により左
右に分離される。
【００１１】次に、トレンチＴを埋め込んで全面に導電
物、例えば不純物のドープされた多結晶シリコンを蒸着
してからこれを全面エッチングして表面を平坦化させ
る。次いで、前記導電物を一定深さ更にエッチングし
て、図３（ａ）に示すように、前記トレンチＴの底部側
の一部のみを埋め込むゲート導電層１６を形成する。こ
のとき、導電物は、ソース領域１４の深さより更に深く
エッチングすることが望ましい。
物、例えば不純物のドープされた多結晶シリコンを蒸着
してからこれを全面エッチングして表面を平坦化させ
る。次いで、前記導電物を一定深さ更にエッチングし
て、図３（ａ）に示すように、前記トレンチＴの底部側
の一部のみを埋め込むゲート導電層１６を形成する。こ
のとき、導電物は、ソース領域１４の深さより更に深く
エッチングすることが望ましい。
【００１２】次に、導電物のエッチングによってゲート
導電層１６より上に露出したゲート酸化膜１５の厚さの
一部を図３（ａ）に示すようにエッチングした後、この
エッチングが行われた部分のトレンチＴ側壁のウエル領
域部分に図３（ａ）に示すように高濃度Ｎ型不純物イオ
ン注入を行うことにより、ソース領域１４を前記トレン
チＴの側壁に沿ってウエル領域１３の内方に拡張させ
る。
導電層１６より上に露出したゲート酸化膜１５の厚さの
一部を図３（ａ）に示すようにエッチングした後、この
エッチングが行われた部分のトレンチＴ側壁のウエル領
域部分に図３（ａ）に示すように高濃度Ｎ型不純物イオ
ン注入を行うことにより、ソース領域１４を前記トレン
チＴの側壁に沿ってウエル領域１３の内方に拡張させ
る。
【００１３】その後、酸化膜２３、窒化膜２２、バッフ
ァ層２１を除去した後、図３（ｂ）に示すように、ゲー
ト導電層１６の表面に保護層として熱酸化膜１７を形成
する。さらに、その上に、蒸着とパターニングにより同
保護膜としてＰＳＧ層１８を形成する。この保護層とし
ては、熱酸化膜、低温酸化膜及びＰＳＧ層を積層して形
成することもできる。最後に、全面に配線のための金属
を蒸着した後パターニングして金属層１９を形成する。
ァ層２１を除去した後、図３（ｂ）に示すように、ゲー
ト導電層１６の表面に保護層として熱酸化膜１７を形成
する。さらに、その上に、蒸着とパターニングにより同
保護膜としてＰＳＧ層１８を形成する。この保護層とし
ては、熱酸化膜、低温酸化膜及びＰＳＧ層を積層して形
成することもできる。最後に、全面に配線のための金属
を蒸着した後パターニングして金属層１９を形成する。
【００１４】なお、以上のような本発明に類似する技術
として特開平３−２４１８６５号公報が挙げられる。こ
の公報技術では、ドレイン領域に拡張部が設けられてお
り、この点で本発明と類似する。しかし、この公報技術
には、ウエル領域高濃度Ｐ型不純物注入のチャネル領域
への影響を拡張部で解消しょうとする点については何ら
記載されていない。しかも、公報技術では、ゲート電極
がトレンチの全体を埋めており、本発明のようにトレン
チの底部側の一部のみにゲート導電層を形成する構造で
はなく、しかも、本発明のようにゲート導電層上のトレ
ンチ側壁部に高濃度不純物イオン注入を行って拡張部を
形成する方法でもない。結局、公報技術は、構造、方
法、効果において本発明と相違する。
として特開平３−２４１８６５号公報が挙げられる。こ
の公報技術では、ドレイン領域に拡張部が設けられてお
り、この点で本発明と類似する。しかし、この公報技術
には、ウエル領域高濃度Ｐ型不純物注入のチャネル領域
への影響を拡張部で解消しょうとする点については何ら
記載されていない。しかも、公報技術では、ゲート電極
がトレンチの全体を埋めており、本発明のようにトレン
チの底部側の一部のみにゲート導電層を形成する構造で
はなく、しかも、本発明のようにゲート導電層上のトレ
ンチ側壁部に高濃度不純物イオン注入を行って拡張部を
形成する方法でもない。結局、公報技術は、構造、方
法、効果において本発明と相違する。
【００１５】
【発明の効果】以上述べたように、本発明によれば、ト
レンチの底部側の一部のみを埋め込むようにゲート導電
層を形成し、高濃度ソース領域はウエル領域の表面部と
ともに、トレンチの側壁に沿ってウエル領域の内方に拡
張させて形成する。すなわち、本発明では、ウエル領域
の高濃度不純物注入時影響を受けていた領域にまでソー
ス領域が拡張されるように形成するもので、したがっ
て、チャネル領域がウエル領域の高濃度不純物注入時の
影響を受けず、チャネル領域のＰ型不純物濃度のピーク
値を制御しやすく、結局、トレンチゲート型ＭＯＳＦＥ
Ｔのしきい値電圧調節が容易となる。
レンチの底部側の一部のみを埋め込むようにゲート導電
層を形成し、高濃度ソース領域はウエル領域の表面部と
ともに、トレンチの側壁に沿ってウエル領域の内方に拡
張させて形成する。すなわち、本発明では、ウエル領域
の高濃度不純物注入時影響を受けていた領域にまでソー
ス領域が拡張されるように形成するもので、したがっ
て、チャネル領域がウエル領域の高濃度不純物注入時の
影響を受けず、チャネル領域のＰ型不純物濃度のピーク
値を制御しやすく、結局、トレンチゲート型ＭＯＳＦＥ
Ｔのしきい値電圧調節が容易となる。
【図１】本発明によるトレンチゲート型ＭＯＳＦＥＴの
実施の形態を示す断面図。
実施の形態を示す断面図。
【図２】本発明によるトレンチゲート型ＭＯＳＦＥＴの
製造方法の実施の形態を示す断面図。
製造方法の実施の形態を示す断面図。
【図３】本発明によるトレンチゲート型ＭＯＳＦＥＴの
製造方法の実施の形態を示し、図２に続く工程を示す断
面図。
製造方法の実施の形態を示し、図２に続く工程を示す断
面図。
【図４】従来技術によるトレンチゲート型ＭＯＳＦＥＴ
を示す断面図。
を示す断面図。
１１ 半導体基板 １２ エピタキシャル層 １３ ウエル領域 １４ ソース領域 １５ ゲート酸化膜 １６ ゲート導電層 Ｔ トレンチ
Claims (2)
- 【請求項１】 高濃度第１導電型の半導体基板と、 前記半導体基板上に形成された低濃度第１導電型のエピ
タキシャル層と、 前記エピタキシャル層内に形成された第２導電型のウエ
ル領域と、 前記ウエル領域内に形成された高濃度第１導電型のソー
ス領域と、 前記ソース領域、ウエル領域及びエピタキシャル層を部
分的にエッチングして形成されたトレンチの内面に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜を挟んで前記トレンチ内に埋め込まれ
たゲート導電層とを備えるトレンチゲート型ＭＯＳ電界
効果トランジスタにおいて、 前記ゲート導電層は前記トレンチの底部側の一部を埋め
込むように形成され、前記ソース領域は前記ウエル領域
の表面部と前記トレンチ側壁のウエル領域部分に、トレ
ンチの側壁に沿ってウエル領域内方に拡張して形成され
ることを特徴とするトレンチゲート型ＭＯＳ電界効果ト
ランジスタ。 - 【請求項２】 高濃度第１導電型の半導体基板上に低濃
度第１導電型のエピタキシャル層を形成する第１工程
と、 前記エピタキシャル層内に低濃度第２導電型の不純物を
注入する第２工程と、 前記エピタキシャル層内にオーミック接合及び高耐圧の
ために高濃度第２導電型の不純物を注入する第３工程
と、 前記エピタキシャル層の表面に高濃度第１導電型の不純
物を注入する第４工程と、 前記第４工程後、アニーリング工程を行って前記エピタ
キシャル層に第２導電型のウエル領域を形成し、同時に
ウエル領域の表面部に第１導電型のソース領域を形成す
る第５工程と、 前記高濃度第１導電型のソース領域、第２導電型のウエ
ル領域及び低濃度第１導電型のエピタキシャル層を部分
的に一定深さエッチングしてトレンチを形成する第６工
程と、 前記トレンチの内面にゲート絶縁膜を形成する第７工程
と、 前記ゲート絶縁膜が形成された前記トレンチの底部側の
一部をゲート導電層で埋め込む第８工程と、 前記ゲート導電層より上の露出ゲート絶縁膜の厚さの一
部をエッチングする第９工程と、 ゲート絶縁膜の厚さの一部が前記のようにエッチングさ
れたトレンチ側壁のウエル領域部分に第１導電型の不純
物注入を行って、ソース領域を前記トレンチの側壁に沿
ってウエル領域内方に拡張させる第１０工程とを備える
ことを特徴とするトレンチゲート型ＭＯＳ電界効果トラ
ンジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033956A KR19980014820A (ko) | 1996-08-16 | 1996-08-16 | 트랜치 게이트형 모스 전계효과 트랜지스터 및 그 제조방법 |
| KR1996P-33956 | 1996-08-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079507A true JPH1079507A (ja) | 1998-03-24 |
| JP4063353B2 JP4063353B2 (ja) | 2008-03-19 |
Family
ID=19469746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06873197A Expired - Fee Related JP4063353B2 (ja) | 1996-08-16 | 1997-03-21 | トレンチゲート型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6040212A (ja) |
| JP (1) | JP4063353B2 (ja) |
| KR (1) | KR19980014820A (ja) |
| DE (1) | DE19720215B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524884B1 (ko) * | 1998-08-18 | 2005-12-21 | 페어차일드코리아반도체 주식회사 | 트랜치 게이트 구조를 갖는 전력 모스펫 및 그 제조방법 |
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|---|---|---|---|---|
| KR100511930B1 (ko) * | 1998-12-16 | 2005-10-26 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100372638B1 (ko) * | 1999-11-22 | 2003-02-17 | 주식회사 하이닉스반도체 | 전계효과 트랜지스터 제조방법 |
| GB0022149D0 (en) * | 2000-09-09 | 2000-10-25 | Zetex Plc | Implantation method |
| DE10210138B4 (de) * | 2002-03-07 | 2005-07-21 | Infineon Technologies Ag | Durch Feldeffekt steuerbares vertikales Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US6784505B2 (en) * | 2002-05-03 | 2004-08-31 | Fairchild Semiconductor Corporation | Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique |
| US7071043B2 (en) * | 2002-08-15 | 2006-07-04 | Micron Technology, Inc. | Methods of forming a field effect transistor having source/drain material over insulative material |
| KR100498593B1 (ko) * | 2002-09-17 | 2005-07-01 | 매그나칩 반도체 유한회사 | 매립 게이트전극을 갖는 반도체 소자의 제조 방법 |
| KR100975972B1 (ko) * | 2003-07-11 | 2010-08-13 | 매그나칩 반도체 유한회사 | Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법 |
| JP4567969B2 (ja) * | 2003-10-28 | 2010-10-27 | 東部エレクトロニクス株式会社 | 半導体素子のトランジスタ製造方法 |
| JP4917246B2 (ja) * | 2003-11-17 | 2012-04-18 | ローム株式会社 | 半導体装置およびその製造方法 |
| US7416948B2 (en) * | 2003-12-30 | 2008-08-26 | Fairchild Semiconductor Corporation | Trench FET with improved body to gate alignment |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7989293B2 (en) * | 2009-02-24 | 2011-08-02 | Maxpower Semiconductor, Inc. | Trench device structure and fabrication |
| KR101186011B1 (ko) * | 2009-11-27 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 형성 방법 |
| KR20130020417A (ko) * | 2011-08-19 | 2013-02-27 | 삼성전자주식회사 | 반도체 소자 |
| CN104600106B (zh) * | 2013-10-30 | 2017-05-17 | 和舰科技(苏州)有限公司 | 沟槽型功率器件及其形成方法 |
| CN112993034A (zh) * | 2019-12-18 | 2021-06-18 | 东南大学 | 横向双扩散金属氧化物半导体场效应管及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD217087A1 (de) * | 1983-08-05 | 1985-01-02 | Mikroelektronik Zt Forsch Tech | Verfahren zur herstellung einer halbleitervorrichtung |
| US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| US4954854A (en) * | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
| US5558313A (en) * | 1992-07-24 | 1996-09-24 | Siliconix Inorporated | Trench field effect transistor with reduced punch-through susceptibility and low RDSon |
| US5323040A (en) * | 1993-09-27 | 1994-06-21 | North Carolina State University At Raleigh | Silicon carbide field effect device |
| US5471075A (en) * | 1994-05-26 | 1995-11-28 | North Carolina State University | Dual-channel emitter switched thyristor with trench gate |
| US5488236A (en) * | 1994-05-26 | 1996-01-30 | North Carolina State University | Latch-up resistant bipolar transistor with trench IGFET and buried collector |
| US5512517A (en) * | 1995-04-25 | 1996-04-30 | International Business Machines Corporation | Self-aligned gate sidewall spacer in a corrugated FET and method of making same |
-
1996
- 1996-08-16 KR KR1019960033956A patent/KR19980014820A/ko active IP Right Grant
-
1997
- 1997-03-21 JP JP06873197A patent/JP4063353B2/ja not_active Expired - Fee Related
- 1997-04-04 US US08/833,403 patent/US6040212A/en not_active Expired - Lifetime
- 1997-05-14 DE DE19720215A patent/DE19720215B4/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524884B1 (ko) * | 1998-08-18 | 2005-12-21 | 페어차일드코리아반도체 주식회사 | 트랜치 게이트 구조를 갖는 전력 모스펫 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4063353B2 (ja) | 2008-03-19 |
| US6040212A (en) | 2000-03-21 |
| DE19720215A1 (de) | 1998-02-19 |
| DE19720215B4 (de) | 2006-07-27 |
| KR19980014820A (ko) | 1998-05-25 |
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