JP3107440B2

JP3107440B2 - 強誘電体不揮発性メモリ、強誘電体不揮発性メモリの使用方法、および強誘電体不揮発性メモリの製造方法

Info

Publication number: JP3107440B2
Application number: JP04016496A
Authority: JP
Inventors: 広宣中尾
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-01-31
Filing date: 1992-01-31
Publication date: 2000-11-06
Anticipated expiration: 2015-11-06
Also published as: JPH0689980A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、強誘電体不揮発性半
導体記憶装置に関するものであり、特にその集積度向
上、および製造の容易化に関するものである。

【０００２】

【従来の技術】従来、図６に示すような強誘電体不揮発
性メモリ１が、知られている。強誘電体不揮発性メモリ
１は、Ｐウェル２内に、ｎ⁺形であるドレイン３、ｎ⁺形
であるソース４が形成されている。ドレイン３、ソース
４の間はチャネル形成領域10a,10b,10cである。

【０００３】チャネル形成領域10bの上にはメモリーゲ
ート電極５が設けられている。チャネル形成領域10bと
メモリーゲート電極５の間には、強誘電体材料であるPb
TiO₃からなる強誘電体膜６が設けられている。チャネル
形成領域10aは、絶縁膜８aで覆われており、絶縁膜８a
の上にはソースゲート電極７が設けられている。チャネ
ル形成領域10aと同様にチャネル形成領域10cも、絶縁膜
８cで覆われており、その上にはドレインゲート電極９
が設けられている。

【０００４】チャネル形成領域10aと10b,およびチャネ
ル形成領域10b,10cの間には、各々ｎ+形の領域11a,11b
が設けられている。

【０００５】強誘電体不揮発性メモリ１の書き込み、お
よび消去動作を原理を図７の強誘電体膜６のＥ−Ｐヒス
テリシスループを参照して説明する。図７において、縦
軸は分極Ｐを示し、横軸は電界Ｅを示す。

【０００６】強誘電体不揮発性メモリ１に書込む場合、
Ｐウェル２に接地電位を与え、かつメモリゲート電極５
に抗電圧より十分大きなプログラミング電圧を印加す
る。抗電圧とは、強誘電体物質の残留分極を取り除くの
に必要な電界Ｅｃを得る為の電圧をいう。この時、メモ
リゲート電極５とＰウェル２間に発生する電界によっ
て、強誘電体膜６は発生した電界の方向とほぼ同じ方向
に分極する（図７のＰ１）。分極状態によって、チャネ
ル形成領域10bにチャネルが形成され（以下オン状態と
いう）、強誘電体不揮発性メモリ１は、書込状態とな
る。なお、プログラミング電圧が遮断されても、分極状
態はほぼそのままの状態である（図７のＱ１）。このよ
うに、強誘電体膜６が分極する最低限の電圧をプログラ
ム電圧という。

【０００７】一方、強誘電体不揮発性メモリ１の消去さ
せる場合、書込時とは反対に、メモリゲート電極５に接
地電位を与え、かつＰウェル２に抗電圧より十分大きな
プログラミング電圧を印加する。この時、メモリゲート
電極５とＰウェル２間に書込時とは反対方向の電界が発
生する。従って、この電界効果によって強誘電体膜６の
分極状態が反転する（以下反転状態という）（図７のＲ
１）。プログラム電圧が遮断されても、反転状態はほぼ
そのままの状態である（図７のＳ１）。この場合、強誘
電体膜６は、メモリゲート電極５側がプラスに、Ｐウェ
ル２側がマイナスに誘電している。したがって、チャネ
ル形成領域10bのチャネルがカットされる（以下オフ状
態という）。

【０００８】つぎに、強誘電体不揮発性メモリ１の読み
出し動作を説明する。ソースゲート電極７、およびドレ
インゲート９に、しきい値を越える電圧を印加する。こ
れにより、チャネル形成領域10a,10cにチャネルが形成
される（以下オン状態という）。もし、強誘電体膜６が
分極していると、チャネル形成領域10a,10b,10cともオ
ン状態となり、ドレイン３の電位をソース４の電位より
高くすることにより、ドレイン３とソース４間に電流が
流れる。

【０００９】これに対し、強誘電体膜６が分極していな
いと、チャネル形成領域10bはオフ状態となる。したが
って、ドレイン３の電位をソース４の電位より高くして
も、ドレイン３とソース４間に電流が流れない。

【００１０】このように、強誘電体不揮発性メモリ１
は、一旦書き込み状態とすれば、たとえメモリゲート電
極５に電圧の供給を中止しても、書き込み状態は維持さ
れる。また、書き込まれているか否かは、チャネル形成
領域10a,10cをオン状態とし、ソース４とドレイン３の
間に電流が流れるか否かによって判断することができ
る。上記、強誘電体不揮発性メモリ１は、マトリック
ス状に接続されて使用される。強誘電体不揮発性メモリ
１を複数組合わせたマトリックス回路の等価回路15を図
８Ａに示す。ここで、同図に示すようにマトリックス状
に組合わせた場合、行方向、列方向に各メモリゲート電
極５、ドレインゲート電極９、ソースゲート電極７、ソ
ース４、ドレイン３が接続される。このように接続した
ことから、書き込み、または、読み出しを希望するメモ
リ（以下選択セルという）以外のメモリに書き込み、ま
たは、読み出しをしてしまうおそれがある。そこで、等
価回路15においては、次に述べるようにして、確実に選
択セルを選択できるようにしている（なお、選択セル以
外を以下非選択セルという）。

【００１１】図８Ｂに、セルＣ11を選択セルとする場合
の書き込みと読み出し時に印加する電圧の一例を示す。
まず書き込む場合には、ワードラインWL1-1,1-2,ビット
ラインBL2には5V、その他には、0Vを印加する。同図Ａ
に戻って、選択セルＣ11の、メモリゲート電極５にＰウ
ェル２の電位より5V高い電位が与えられる。これによ
り、メモリーゲート電極５とＰウェル２間に電界が発生
する。その結果、強誘電体膜６は、発生した電界の方向
とほぼ同じ方向に分極し（図２のＰ３参照）、セルＣ11
は、書き込み状態となる。

【００１２】一方、非選択セルであるセルＣ12のドレイ
ンゲート９に5Vが印加されている為、チャネル形成領域
10cはオン状態である。さらにドレイン３には5Vが印加
されていることから、チャネル形成領域10bに5Vが転送
される。このため、メモリゲート電極５に5Vが印加され
ていても、電位差が生じない。したがって、強誘電体膜
６は分極せず、書き込み状態となることはない。

【００１３】ところで、他の非選択セルであるセルＣ14
については、ドレイン３に5Vが印加されており、メモリ
ゲート電極５には、0Vが印加されている。一般的に強誘
電体不揮発性メモリの場合、ソースもしくは、ドレイン
のどちらか一方にメモリゲート電極より高い電圧が印加
されているだけでも、反転がおこってしまう（誤消去）
おそれがある。そこで、非選択セルであるセルＣ14にお
いては、そのドレインゲート９をオフ状態とすることに
より、このような誤消去を防止している。

【００１４】また、他の非選択セルであるセルＣ14のメ
モリゲート電極５、Ｐウェル２には、0Vが印加されてお
り強誘電体膜６は分極せず、書き込み状態とならない。
また、チャネル形成領域10a,10cともオフ状態となって
いるため、誤消去も防止できる。

【００１５】なお、非選択セルへの書き込みを防止する
為、ビットラインBL2に印加されている書き込み禁止電
圧である5Vについては、選択セルＣ11〜Ｃ14のソースゲ
ートをオフ状態とすることにより、メモリーゲート下の
チャネル形成領域10bにおいても保持される。

【００１６】読み出しについては、次のようにして行
う。ワードラインWL1-1,1-3に5V、ビットラインBL1にプ
ラス電源を有するセンスアンプを接続し、その他は0Vを
印加する。

【００１７】選択セルＣ11について見てみると、ワード
ラインWL1-1,1-3に5Vを印加することによりチャネル形
成領域10a,10cとも、オン状態となる。もし、強誘電体
膜６が分極してないと、チャネル形成領域10bはオフ状
態である。したがって、ビットラインBL1とソースライ
ンS1間に電流が流れない。これに対し、強誘電体膜６が
分極していると、チャネル形成領域10bはオン状態とな
り、結局全てのゲートがオン状態となる。したがって、
ビットラインBL1とソースラインS1間に電流が流れる。
すなわち、セルＣ11が書き込み状態であれば、ビットラ
インBL1に接続されているセンスアンプに電流が流れる
が、非書き込み状態であれば、ビットラインBL1に接続
されているセンスアンプに電流が流れない。これによ
り、セルＣ11の状態（書込、非書込）を読み出すことが
できる。

【００１８】一方、非選択セルＣ12について見てみる
と、ワードラインWL1-1,1-3に5Vを印加することにより
チャネル形成領域10a,cは、オン状態となる。しかし、
ビットラインBL2とソースラインS1は電位差が０である
ので、ビットラインBL2とソースラインS1間に電流が流
れない。その他の非選択セルＣ13、Ｃ14については、ワ
ードラインWL2-1,2-3が0Vであるから、双方のチャネル
形成領域10a,cがオフ状態である。したがって、ソース
ラインS1とビットラインBL2間、ソースラインS1とビッ
トラインBL1間には電流が流れない。このように、マト
リックス状に接続した場合でも、図７Bに示すような電
圧を印加することにより、選択セルのみに書き込むこ
と、および読み出すことが可能となる。

【００１９】なお、消去の際は、ワードラインWL1-2,2-
2に-5Vを、その他には0Vを印加する。選択セルＣ11、Ｃ
12について見てみると、ＰウェルPWに0Vを、ワードライ
ンWL1-2,2-2に-5Vを印加することとなり、電界効果によ
り強誘電体膜６の分極状態が反転し、書き込み状態を解
除される。

【００２０】

【発明が解決しようとする課題】しかしながら、上記の
ような強誘電体不揮発性メモリ１においては、次のよう
な問題があった。１セルにつき２つの選択トランジスタ
が必要であり、この２つの選択トランジスタの小型化は
以下に述べるように、困難であった。２つの選択トラン
ジスタを安定に作動させる為には、チャネル形成領域10
a,10bの幅W1,W2を正確に製造する必要がある。ここで、
幅W1,W2は、フォトレジストによるマスクが行われた領
域長により決定される。したがって、マスクのアライメ
ントズレ（合わせズレ）をさけることができず、幅W1,W
2を正確に制御することは困難であった。とくに、小型
化するため幅W1、W2を小さくした場合は、幅W1、W2に対し
てこのアライメントズレが無視できないほどの大きさと
なってしまう。すなわち、上記のような強誘電体不揮発
性メモリ１の構造では小型化に限界があった。

【００２１】この発明は、上記のような問題点を解決
し、２つの選択トランジスタの一方を小型化することに
よるセル面積の縮小を可能とし、これにより集積度を向
上させるとともに、製造が容易で、製造コストを低くす
ることができる強誘電体不揮発性メモリを提供すること
を目的とする。

【００２２】

【課題を解決するための手段】請求項１にかかる強誘電
体不揮発性メモリは、分極用制御電極の第１領域側の側
壁と隣接するとともに強誘電体膜上に位置する絶縁性側
壁を設けることにより、第１スイッチング素子を形成し
たことを特徴とする。

【００２３】請求項２にかかる強誘電体不揮発性メモリ
は、第１領域はソースであり、第２領域はドレインであ
り、分極用制御電極は、メモリゲート電極であり、第２
スイッチング素子は、プログラム電圧を印加することに
より電路を形成するドレインゲート電極を有しているこ
とを特徴とする。

【００２４】請求項３の強誘電体不揮発性メモリの使用
方法は、請求項２の強誘電体不揮発性メモリをマトリッ
クス状に配置し、同一行に配置された強誘電体不揮発性
メモリのドレインを接続するドレインラインを各行ごと
に設け、同一列に配置された強誘電体不揮発性メモリの
メモリゲート電極を接続するメモリゲートラインを各列
ごとに設け、同一列に配置された強誘電体不揮発性メモ
リのドレインゲート電極を接続するドレインゲートライ
ンを各行ごとに設け、全ての強誘電体不揮発性メモリの
ソースを接続するソースラインを設け、書き込む場合に
は、書き込み予定のメモリのメモリゲート電極にプログ
ラム電圧を印加し、書き込みを防止したいメモリには、
ソースまたはドレインに電圧を印加することにより、電
荷保持用絶縁膜にプログラム電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのソース
ラインに反転電圧を印加するとともに、読み出し予定の
メモリのドレインラインに電流が流れるか否かを読取る
ことを特徴とする。

【００２５】請求項４の不揮発性メモリの製造方法は、
半導体基板上に電路形成用制御電極を形成する工程、半
導体基板上の電路形成用制御電極以外の部分に強誘電体
膜を形成する工程、前記強誘電体膜上の一部に分極用制
御電極を形成する工程、前記強誘電体膜上であって、か
つ分極用制御電極の側壁に絶縁性側壁を形成する工程、
前記半導体基板内に第１領域、および第２領域を形成す
る工程を備えたことを特徴としている。

【００２６】

【作用】請求項１および請求項２にかかる強誘電体不揮
発性メモリまたは、請求項４にかかる強誘電体不揮発性
メモリの製造方法は、分極用制御電極の第１領域側の側
壁と隣接するとともに強誘電体膜上に位置する絶縁性側
壁を設けることにより、第１スイッチング素子を形成し
たことを特徴とする。したがって、絶縁性側壁によって
形成されるオフセット領域を正確に製造することができ
る。

【００２７】請求項３の強誘電体不揮発性メモリの使用
方法は、請求項２の強誘電体不揮発性メモリをマトリッ
クス状に配置し、同一行に配置された強誘電体不揮発性
メモリのドレインを接続するドレインラインを各行ごと
に設け、同一列に配置された強誘電体不揮発性メモリの
メモリゲート電極を接続するメモリゲートラインを各列
ごとに設け、同一列に配置された強誘電体不揮発性メモ
リのドレインゲート電極を接続するドレインゲートライ
ンを各行ごとに設け、全ての強誘電体不揮発性メモリの
ソースを接続するソースラインを設け、書き込む場合に
は、書き込み予定のメモリのメモリゲート電極にプログ
ラム電圧を印加し、書き込みを防止したいメモリには、
ソースまたはドレインに電圧を印加することにより、電
荷保持用絶縁膜にプログラム電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのソース
ラインに反転電圧を印加するとともに、読み出し予定の
メモリのドレインラインに電流が流れるか否かを読取る
ことを特徴とする。したがって、請求項２の強誘電体不
揮発性メモリをマトリックス状に接続しつつ、誤書き込
み、誤読み出しを防止できる。

【００２８】

【実施例】本発明の一実施例を図面に基づいて説明す
る。まず、図１に、本発明の一実施例による不揮発性メ
モリ21を示す。不揮発性メモリ21は、同図に示すよう
に、Ｐウェル２内に、第１領域であるソース４、および
第２領域であるドレイン３が形成されている。ドレイン
３、ソース４ともn⁺層である。ドレイン３、ソース４の
間には、オフセット領域20a、チャネル形成領域10b,10
c、およびn⁺層である領域11bが形成されている。

【００２９】オフセット領域20aおよびチャネル形成領
域10bは、強誘電体材料であるPbTiO₃からなる強誘電体
膜６で覆われている。チャネル形成領域10bの上部に
は、分極用制御電極であるメモリゲート電極５が設けら
れている。オフセット領域20aの上部には、絶縁性側壁
である絶縁性サイドウォール23が設けられている。な
お、メモリゲート電極５と絶縁性サイドウォール23は、
同図に示すように隣接している。チャネル形成領域10c
は、絶縁膜８で覆われており、絶縁膜８の上には、ドレ
インゲート電極９が設けられている。ソース４には、ソ
ース電極24が接続されている。

【００３０】なお、本実施例においては、チャネル形成
領域10bによって電路形成可能領域を形成する。また、
絶縁性サイドウォール23およびオフセット領域20aによ
って、第１スイッチング素子を形成している。また、ド
レインゲート電極９、絶縁膜８、チャネル形成領域10
c、および領域11bによって、第２スイッチング素子を形
成している。

【００３１】絶縁性サイドウォール23、メモリゲート電
極５、ドレインゲート９、およびソース電極24は、保護
膜である第１層間膜26で覆われている。第１層間膜26お
よびソース電極24は第２層間膜27で覆われている。第２
層間膜27上には、アルミニウム膜であるビットライン29
が設けられており、マトリックス接続に必要な各ドレイ
ン３を接続する。

【００３２】強誘電体不揮発性メモリ21の書き込み、お
よび消去動作は、従来の強誘電体不揮発性メモリ１と同
様である。すなわち、強誘電体不揮発性メモリ21に書込
む場合、Ｐウェル２に接地電位を与え、かつメモリゲー
ト電極５に抗電圧より十分大きなプログラミング電圧を
印加する。この時、メモリゲート電極５とＰウェル２間
に発生する電界によって、強誘電体膜６は発生した電界
の方向とほぼ同じ方向に分極する。分極状態によって、
チャネル形成領域10bにチャネルが形成され、書込状態
となる。なお、プログラミング電圧が遮断されても、分
極状態はほぼそのままの状態である。

【００３３】一方、消去させる場合には、書込時とは反
対に、メモリゲート電極５に接地電位を与え、かつＰウ
ェル２に抗電圧より十分大きなプログラミング電圧を印
加する。この時、メモリゲート電極５とＰウェル２間
に、書込時とは反対方向の電界が発生する。従って、こ
の電界効果によって強誘電体膜６が反転状態となる。プ
ログラミング電圧が遮断されても、反転状態は維持され
る。このような反転状態により、チャネル形成領域10b
のチャネルがカットされる。

【００３４】つぎに、強誘電体不揮発性メモリ21の読み
出し動作を説明する。ソースゲート電極７、およびドレ
インゲート９に、しきい値を越える電圧を印加する。こ
れにより、チャネル形成領域10cにチャネルが形成され
る。さらに、ソース４にＰウェル２より高電位を印加す
る。これにより、ソース４のまわりの空乏層が拡大する
ことにより、オフセット領域20aがオン状態となる。

【００３５】このように、オフセット領域20aをオン状
態とする電圧であって、かつオフセット領域20a上の強
誘電体膜６の分極状態を変化させない電圧を反転電圧と
いう。本実施例においては、チャネル形成領域10bの幅W
1が２μｍであるので、反転電圧を5Vとしている。

【００３６】ここで、強誘電体膜６が分極していると、
チャネル形成領域10bもオン状態となる。すなわち、オ
フセット領域20a,チャネル形成領域10b,10cすべてがオ
ン状態となり、ソース４の電位をドレイン３の電位より
高くすることにより、ソース４とドレイン３間には電流
が流れる。

【００３７】このように、読み出す際に、ソース電極24
に反転電圧を印加することにより、オフセット領域20a
にチャネルを形成するとともに、この電圧を書き込み状
態の有無を調べる検出電圧として利用することができ
る。

【００３８】これに対し、強誘電体膜６が分極していな
いと、チャネル形成領域10bはオフ状態となる。したが
って、ソース４の電位をドレイン３の電位より高くして
も、ソース４とドレイン３間には電流が流れない。

【００３９】このように、強誘電体不揮発性メモリ21
は、一旦書き込み状態とすれば、たとえメモリゲート電
極５に電圧の供給を中止しても、書き込み状態は維持さ
れる。また、書き込まれているか否かは、チャネル形成
領域10cをオン状態とするとともに、ソース４に反転電
圧を印加することにより、オフセット領域20aをオン状
態とし、ソース４とドレイン３の間に電流が流れるか否
かによって判断することができる。

【００４０】消去の場合は、Ｐウェル２にメモリゲート
電極５より高い電位を印加する。これにより、強誘電体
膜６が反転状態となり、書き込み状態を解除できる。

【００４１】上記、不揮発性メモリ21は、マトリックス
状に接続されて使用される。不揮発性メモリ21を複数組
合わせたマトリックス回路の等価回路31を図５Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各メモリゲート電極５、ド
レインゲート電極９、ドレイン３が各々接続されてお
り、さらに、全てのソース４が接続されている。したが
って、非選択セルに書き込み、または、読み出しをして
しまうおそれがある。そこで、等価回路31においては、
次に述べるようにして、確実に選択セルと非選択セルを
区別できるようにしている。

【００４２】図５Bに、セルＣ11を選択セルとする場合
に、書き込みと読み出し時に印加する電圧の一例を示
す。まず書き込む場合には、ワードラインWL1-1,WL1-
2、ビットラインBL2に5V、その他には、0Vを印加する(S
1は開状態でもよい）。同図Ａに戻って、選択セルＣ11
の、メモリゲート電極５にソース４およびドレイン３の
電位より5V高い電位が与えられる。これにより、メモリ
ーゲート電極５とＰウェル２間に発生する電界によっ
て、強誘電体膜６は、発生した電界の方向とほぼ同じ方
向に分極する。

【００４３】一方、非選択セルであるセルＣ12のドレイ
ンゲート９に5Vが印加されている為、チャネル形成領域
10cはオン状態である。さらにドレイン３には5Vが印加
されていることから、チャネル形成領域10bに5Vが転送
される。このため、メモリゲート電極５に5Vが印加され
ていても、電位差が生じない。したがって、強誘電体膜
６は分極せず、書き込み状態となることはない。

【００４４】なお、書き込みを防止する為、ビットライ
ンBL2に印加されている書き込み禁止電圧5Vについて
は、選択セルＣ11〜Ｃ14のオフセット領域20aがオフ状
態であるので、メモリーゲート電極５下のチャネル形成
領域10bにおいても保持される。

【００４５】読み出しについては、次のようにして行
う。同図Ｂに示すように、ワードラインWL1-1に5V、ソ
ースラインS1に5V（反転電圧）、ビットラインBL2をオ
ープンとして、その他は0Vを印加し、ビットラインBL1
にセンスアンプを接続する。

【００４６】同図Ａに戻って、選択セルＣ11について見
てみると、ソースラインS1に反転電圧として、5Vを印加
することにより空乏層が拡大し、オフセット領域20aが
オン状態となる。また、ワードラインWL1-1に5Vを印加
していることにより、チャネル形成領域10cはオン状態
となる。もし、強誘電体膜６が分極していると、チャネ
ル形成領域10bはオン状態となる。すなわち、オフセッ
ト領域20a、およびチャネル形成領域10b、10cともオン
状態となる。したがって、ソースラインS1とビットライ
ンBL1に電流が流れ、この電流をセンスアンプで検出す
ることができる。

【００４７】これに対して、強誘電体膜６が分極されて
いないと、チャネル形成領域10bがオン状態とならな
い。したがって、オフセット領域20a、およびチャネル
形成領域10cがオン状態であっても、ソースラインS1と
ビットラインBL1間に電流が流れない。

【００４８】非選択セルＣ12について見てみると、ソー
スラインS1に5Vを印加することによりチャネル形成領域
10aは、オン状態となる。しかし、センスアンプを接続
しているのは、ビットラインBL1であるから、誤って読
み出されることはない。

【００４９】なお、ビットラインBL2をオープンとせ
ず、ビットラインBL2に0Vを印加しても、同様である。

【００５０】その他の非選択セルＣ13、Ｃ14について
は、ワードラインWL2-1が0Vであるから、チャネル形成
領域10cは、ともにオフ状態である。したがって、ソー
スラインS1とビットラインBL1間、ソースラインS1とビ
ットラインBL2間に電流が流れない。

【００５１】このように、不揮発性メモリ21をマトリッ
クス状に接続した場合でも、同図Ｂに示すような電圧を
印加することにより、選択セルのみに書き込むこと、お
よび読み出すことが可能となる。

【００５２】なお、消去の際は、ＰウェルPW,ワードラ
インWL2-2に5Vを、その他には0Vを印加する。選択セル
Ｃ11、およびＣ12について見てみると、ＰウェルPWに5V
を、ワードラインWL1-2に0Vを印加することにより、分
極している強誘電体膜６が、反転状態となり、書き込み
状態を解除できる。一方、非選択セルＣ13,Ｃ14につい
て見てみると、ＰウェルPW,ワードラインWL2-2に5Vを印
加していることから、反転は行われない。したがって、
書き込み状態を維持できる。なお、ワードラインWL2-2
に0Vを印加すれば一括消去可能となる。

【００５３】以上述べたように、不揮発性メモリ21は、
絶縁性サイドウォール23によりオフセット領域20aを設
けている。そして、読み出す際には、ソース電極24に反
転電圧印加することにより、空乏層を拡大し、オフセッ
ト領域20aにチャネルを形成するとともに、この電圧を
書き込み状態の有無を調べる検出電圧として利用するこ
とができる。

【００５４】つぎに、不揮発性メモリ21の製造方法を説
明する。まず、素子分離を行うため、LOCOS法によりフ
ィールド酸化層を図２Ａに示すように形成する。なお、
図２Ｂは、図２ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
600nmの厚さに形成した。

【００５５】次に、基板を洗浄した後、同図Ｃに示すよ
うに、５nmのシリコン酸化膜を酸化形成する。その後、
ＣＶＤ法により、酸化膜上にシリコン窒化膜（Ｓi₃N₄)
を形成し、フォトレジストによるパターンを形成した
後、エッチングにより、上記シリコン窒化膜を取り除
く。同様にして、その上にポリサイドをデポジションし
てドレインゲート電極９を形成し（同図Ｄ）、その表面
を酸化する（図示せず）。なお、同図Ｅは、同図Ｄの線
Ｘ−Ｘにおける断面図である。

【００５６】つぎに、同図Ｆに示すように、PbTiO₃から
成る強誘電体膜６を高周波スパッタリング法により形成
した後、熱処理を数時間行う。高周波スパッタリング法
は以下の条件で行うとよい。ターゲット半径は80mm、タ
ーゲット基板スペースは35mm、ターゲットＲＰ電圧は1.
6kV、スパッタリングパワーは150W、スパッタリングガ
スは９対１の割合で混合されたＡｒとＯ₂の混合ガス、
ガス圧は２×１０^-2トル、基板温度は400から500℃、ス
パッタリング率は3nm／分とする。この時、ターゲット
に鉛（10wt％でかつ、か焼（calcination）したもの）
補償を行う必要がある。また、基板温度については、ス
パッタリング時は400℃に保ち、その後熱処理中は500℃
にすると良い。PbTiO₃から成る強誘電体膜６を高周波ス
パッタリング法により形成した後、熱処理を数時間行
う。

【００５７】その後、図３Ａに示すように、ポリサイド
をデポジションしてメモリゲート電極５を形成し、その
表面を酸化する（図示せず）。なお、同図Ｂは、同図Ａ
の線Ｘ−Ｘにおける断面図である。

【００５８】さらにその上に、同図Ｃ、Ｄに示すように
絶縁層33を形成する。同図Ｄは、同図Ｃの線Ｘ−Ｘにお
ける断面図である。この状態から、リアクティブイオン
エッチング（ＲＩＥ）を用いた異方性エッチングによ
り、同図Ｅ、Ｆに示すように絶縁性サイドウォール23が
残るようにエッチバックを行う。同図Ｆは、同図Ｅの線
Ｘ−Ｘにおける断面図である。なお、エッチバックの際
には、垂直方向にのみ進行する異方性エッチングを行
う。

【００５９】なお、エッチバックは、エッチングが酸化
膜に達した後、終了すればよい。仮にエッチバックが深
く進行した場合であっても、エッチングは垂直方向にの
み進行する為、絶縁性サイドウォールの幅Ｄは、ほとん
ど影響を受けない。したがって、絶縁性サイドウォール
の幅Ｄを精密に制御することが可能となる。

【００６０】すなわち、絶縁性サイドウォールの幅Ｄ
は、絶縁層33の厚みによって決定されることとなり、一
方絶縁層33の厚みは、精密に制御することが出来る。し
たがって、オフセット領域20aの幅w1を正確に制御する
ことができる。

【００６１】次に、ソース４となる部分の絶縁性サイド
ウォール23をレジストによって覆い、エッチングを行っ
てドレイン３およびドレインゲート９となる部分の絶縁
性サイドウォール22を取り除く（図４Ａ）。レジストを
取り除いた後、イオン注入を行って、拡散し、n⁺層を形
成する(同図Ｂ）。

【００６２】次に、第１層間膜26（酸化シリコン膜）を
ＣＶＤ法により形成するとともに、ソース領域を露出す
るための開口を形成する（同図Ｃ）。その上に、全面に
ポリサイドをデポジションした後、パターニングしてソ
ース電極24を形成する（同図Ｄ）。

【００６３】次に、同図Ｅに示すように、第２層間膜27
（酸化シリコン膜）を形成する。その後、ドレイン３領
域を露出するための開口を形成し、全面にAL-Siをデポ
ジションしてパターニングしてビットライン29（ドレイ
ン線）を形成する（図１Ａ参照）。最後に、パッシベー
ション膜（図示せず）を形成して完成させる。

【００６４】なお、上記の実施例では、強誘電性物質と
してPbTiO₃を使用したが、チタン酸バリウム、チタン酸
ビスマス、ジルコン酸チタン酸鉛、ＰＬＺＴ等の強誘電
性を示す物質であれば、他の物質を用てもよい。

【００６５】なお、本実施例においては、Ｎチャネルト
ランジスタにて説明したが、Ｐチャネルトランジスタに
採用してもよい。

【００６６】

【発明の効果】請求項１および請求項２にかかる強誘電
体不揮発性メモリまたは、請求項４にかかる強誘電体不
揮発性メモリの製造方法は、分極用制御電極の第１領域
側の側壁と隣接するとともに強誘電体膜上に位置する絶
縁性側壁を設けることにより、第１スイッチング素子を
形成したことを特徴とする。したがって、絶縁性側壁に
よって形成されるオフセット領域を正確に製造すること
ができる。そのため、セル面積を小さくすることによ
り、集積度を向上させることができるとともに、製造が
容易で、製造コストを低くすることができる強誘電体不
揮発性メモリを提供することができる。

【００６７】請求項３の強誘電体不揮発性メモリの使用
方法は、請求項２の強誘電体不揮発性メモリをマトリッ
クス状に配置し、同一行に配置された強誘電体不揮発性
メモリのドレインを接続するドレインラインを各行ごと
に設け、同一列に配置された強誘電体不揮発性メモリの
メモリゲート電極を接続するメモリゲートラインを各列
ごとに設け、同一列に配置された強誘電体不揮発性メモ
リのドレインゲート電極を接続するドレインゲートライ
ンを各行ごとに設け、全ての強誘電体不揮発性メモリの
ソースを接続するソースラインを設け、書き込む場合に
は、書き込み予定のメモリのメモリゲート電極にプログ
ラム電圧を印加し、書き込みを防止したいメモリには、
ソースまたはドレインに電圧を印加することにより、電
荷保持用絶縁膜にプログラム電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのソース
ラインに反転電圧を印加するとともに、読み出し予定の
メモリのドレインラインに電流が流れるか否かを読取る
ことを特徴とする。したがって、請求項２の強誘電体不
揮発性メモリをマトリックス状に接続しつつ、誤書き込
み、誤読み出しを防止できる。

【００６８】これにより、セル面積を小さくでき、製造
が容易で、製造コストを低くすることができる強誘電体
不揮発性メモリを提供することができる。

【図面の簡単な説明】

【図１】強誘電体不揮発性メモリ21を示す構造図であ
る。Ａは、断面図であり、Ｂは強誘電体膜６の詳細図で
ある。

【図２】強誘電体不揮発性メモリ21の製造工程を示す図
である。

【図３】強誘電体不揮発性メモリ21の製造工程を示す図
である。

【図４】強誘電体不揮発性メモリ21の製造工程を示す図
である。

【図５】強誘電体不揮発性メモリ21の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。

【図６】従来の強誘電体不揮発性メモリ１の構造を示す
断面図である。

【図７】強誘電体膜６のヒステリシスループを示す図で
ある。

【図８】強誘電体不揮発性メモリ１の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。

【符号の説明】

２・・・Ｐウェル３・・・ドレイン４・・・ソース５・・・メモリゲート電極６・・・強誘電体膜９・・・ドレインゲート電極 10b,10c・・・チャネル形成領域 20a・・・オフセット領域 23・・・絶縁性サイドウォール

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 H01L 21/8247 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】Ａ）a1)第１領域と、a2)第１領域との間に
電路形成可能領域を形成するように設けられた第２領域
と、a3)電路形成可能領域を覆う強誘電体膜と、a4)強誘
電体膜上に設けられ強誘電体膜内部に保持された電荷を
分極させるための分極用制御電極とを有する記憶素子、Ｂ）第１領域に接続された第１スイッチング素子、Ｃ）第２領域に接続された第２スイッチング素子、を備えた強誘電体不揮発性メモリにおいて、Ｄ）分極用制御電極の第１領域側の側壁と隣接するとと
もに強誘電体膜上に位置する絶縁性側壁を設けることに
より、第１スイッチング素子を形成したこと、を特徴と
する強誘電体不揮発性メモリ。
【請求項２】請求項１の強誘電体不揮発性メモリにおい
て、第１領域はソースであり、第２領域はドレインであり、分極用制御電極は、メモリゲート電極であり、第２スイッチング素子は、プログラム電圧を印加するこ
とにより電路を形成するドレインゲート電極を有してい
ること、を特徴とする強誘電体不揮発性メモリ。
【請求項３】請求項２の強誘電体不揮発性メモリをマト
リックス状に配置し、同一行に配置された強誘電体不揮発性メモリのドレイン
を接続するドレインラインを各行ごとに設け、同一列に配置された強誘電体不揮発性メモリのメモリゲ
ート電極を接続するメモリゲートラインを各列ごとに設
け、同一列に配置された強誘電体不揮発性メモリのドレイン
ゲート電極を接続するドレインゲートラインを各行ごと
に設け、全ての強誘電体不揮発性メモリのソースを接続するソー
スラインを設け、書き込む場合には、書き込み予定のメモリのメモリゲー
ト電極にプログラム電圧を印加し、書き込みを防止した
いメモリには、ソースまたはドレインに電圧を印加する
ことにより、電荷保持用絶縁膜にプログラム電圧を印加
しないようにし、読み出す場合には、読み出し予定のメ
モリのソースラインに反転電圧を印加するとともに、読
み出し予定のメモリのドレインラインに電流が流れるか
否かを読取ること、を特徴とする強誘電体不揮発性メモリの使用方法。
【請求項４】半導体基板上に電路形成用制御電極を形成
する工程、半導体基板上の電路形成用制御電極以外の部分に強誘電
体膜を形成する工程、前記強誘電体膜上の一部に分極用制御電極を形成する工
程、前記強誘電体膜上であって、かつ分極用制御電極の側壁
に絶縁性側壁を形成する工程、前記半導体基板内に第１領域、および第２領域を形成す
る工程、を備えた強誘電体不揮発性メモリの製造方法。