JPH01305573A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01305573A JPH01305573A JP63136693A JP13669388A JPH01305573A JP H01305573 A JPH01305573 A JP H01305573A JP 63136693 A JP63136693 A JP 63136693A JP 13669388 A JP13669388 A JP 13669388A JP H01305573 A JPH01305573 A JP H01305573A
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- Japan
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高集積回路部を作成する基板上に高耐圧回路
部を一体的に作成した半導体装置に関する。
部を一体的に作成した半導体装置に関する。
ＭＯＳ Ｆ ＥＴにおいては、通常動作の耐圧は最大電
界強度を示すケート電極とトレインとの間の接合の重な
りの部分によって制限される。ここに発生ずる電圧の強
度は、ゲート酸化膜厚によって規定されるため、所望の
高耐圧を実現しようとする場合には、高耐圧を必要とし
ない部分で、充分な相互コンダクタンスが得られるよう
チャンネル幅を大きくとる必要があった。
界強度を示すケート電極とトレインとの間の接合の重な
りの部分によって制限される。ここに発生ずる電圧の強
度は、ゲート酸化膜厚によって規定されるため、所望の
高耐圧を実現しようとする場合には、高耐圧を必要とし
ない部分で、充分な相互コンダクタンスが得られるよう
チャンネル幅を大きくとる必要があった。
従って、高耐圧構造をとる場合には高集積化は困難乃至
不可能とされており、高耐圧回路部は高集積回路部は別
基板に作成され、全く別ものとして構成されていた。
不可能とされており、高耐圧回路部は高集積回路部は別
基板に作成され、全く別ものとして構成されていた。
本発明の目的は、高集積回路部と高耐圧回路部とを同一
基板上に作成することである。
基板上に作成することである。
本発明は、チャンネル長が１．５〜２．０μｍ程度のＭ
ＯＳ Ｆ ＥＴを複数有する高集積回路部と該高集積部
のケート絶縁膜厚と同程度の膜厚のゲート絶縁膜のＭＯ
Ｓ Ｆ ＥＴを具備する高耐圧回路部とを具備する半導
体装置であり、 上記高耐圧回路部のトレイン及び／又はソースを、電極
に接続される高濃度部と該高濃度部を下面から包んでチ
ャンネル側に伸びる低濃度部とで構成し、上記ゲート絶
縁膜の内の」二記低濃度部とケート電極の端部との間に
位置する部分を」１記ゲート絶縁膜の膜厚よりも厚くし
て構成したことを特徴とする。
ＯＳ Ｆ ＥＴを複数有する高集積回路部と該高集積部
のケート絶縁膜厚と同程度の膜厚のゲート絶縁膜のＭＯ
Ｓ Ｆ ＥＴを具備する高耐圧回路部とを具備する半導
体装置であり、 上記高耐圧回路部のトレイン及び／又はソースを、電極
に接続される高濃度部と該高濃度部を下面から包んでチ
ャンネル側に伸びる低濃度部とで構成し、上記ゲート絶
縁膜の内の」二記低濃度部とケート電極の端部との間に
位置する部分を」１記ゲート絶縁膜の膜厚よりも厚くし
て構成したことを特徴とする。
以下、本発明の実施例について説明する。第１図はその
高密度集積化と高耐圧化を実現したＭＯ８半導体装置を
示す図である。Ａは高面４圧の要求される入出力回路部
で、例えば内部昇圧による高圧の発生ずる不揮発性メモ
リ回路や入出力の静電破壊に対する保護回路等として構
成される。Ｂは高密度に集積される内部回路で、例えば
集積度の高い論理部を持つアナログ集積回路等として構
成される。
高密度集積化と高耐圧化を実現したＭＯ８半導体装置を
示す図である。Ａは高面４圧の要求される入出力回路部
で、例えば内部昇圧による高圧の発生ずる不揮発性メモ
リ回路や入出力の静電破壊に対する保護回路等として構
成される。Ｂは高密度に集積される内部回路で、例えば
集積度の高い論理部を持つアナログ集積回路等として構
成される。
ＭＯＳＦＥＴでは、ケート絶縁膜を２５０〜３００人の
薄い膜厚で作成すれば、チャンネル長を１．５〜２．０
μｍ程度まで短かくして高密度集積化が可能である。
薄い膜厚で作成すれば、チャンネル長を１．５〜２．０
μｍ程度まで短かくして高密度集積化が可能である。
ところが、ゲート絶縁膜を薄くすれば、前述したように
、ゲーＩ・電極とドレイン部との重なり部分の耐圧が低
下する。
、ゲーＩ・電極とドレイン部との重なり部分の耐圧が低
下する。
そこで、本実施例では、第１図に示すように、高耐圧の
要求される入出力回路部八において、ドレイン１とソー
ス２を、電極３．４に接続される高濃度部１１．２１と
、その高濃度部１１．２１を下から包むように形成した
低濃度部１２．２２とで構成し、その低濃度部１２．２
２の縁部をゲート電極５の下側まで伸ばすようにした。
要求される入出力回路部八において、ドレイン１とソー
ス２を、電極３．４に接続される高濃度部１１．２１と
、その高濃度部１１．２１を下から包むように形成した
低濃度部１２．２２とで構成し、その低濃度部１２．２
２の縁部をゲート電極５の下側まで伸ばすようにした。
また、これに加えて、ゲート電極５の両端部と当該低濃
度部１２．２２との間に位置するケート絶縁膜としての
ゲート酸化膜６の部分６１．６２の膜厚を部分的に厚く
して、この部分の耐圧を向」ニさせた。
度部１２．２２との間に位置するケート絶縁膜としての
ゲート酸化膜６の部分６１．６２の膜厚を部分的に厚く
して、この部分の耐圧を向」ニさせた。
即ち、ごの実施例では、ゲート酸化膜６のチャンネル」
二での厚さを高集積回路部Ｂのゲート酸化膜５′と同等
の厚さとしながらも、ゲート電極５の端部に対応する部
分を厚くしている。
二での厚さを高集積回路部Ｂのゲート酸化膜５′と同等
の厚さとしながらも、ゲート電極５の端部に対応する部
分を厚くしている。
従って、ケート電極５とソース１、ドレイン２との間の
耐圧は、低濃度部１２．２２の作用及びゲート酸化膜６
の部分６１．６２の膜厚により大幅に向」ニし、例えば
３０〜４．０ Ｖ程度の耐圧を実現することができる。
耐圧は、低濃度部１２．２２の作用及びゲート酸化膜６
の部分６１．６２の膜厚により大幅に向」ニし、例えば
３０〜４．０ Ｖ程度の耐圧を実現することができる。
なお、第１図において、７はシリコン基板、８ば保護膜
である。また、内部回路Ｂにおいては、高耐圧構造を採
らすに、従来同様に高密度集積化のみを実現している。
である。また、内部回路Ｂにおいては、高耐圧構造を採
らすに、従来同様に高密度集積化のみを実現している。
この内部回路部Ｂの′付きの符号は高耐圧回路部Ａの′
なしの符号と同等の機能部分を示す。
なしの符号と同等の機能部分を示す。
第２図は第１図に示した半導体装置の製造方法の一部を
示す図である。シリコン基板７上に選択的に分離用の熱
酸化膜９を形成し同様に素子形成部にＣＶＤによりＳｉ
Ｏ□膜（酸化膜）１０を形成して、それらの上面にポリ
シリコン膜１１を形成する（第２図（ａ））。そして、
高耐圧回路部Ａにデー１−電極５が残るようにポリシリ
コン膜１１をエツチング除去して、この後低濃度部１２
．２２作成用の不純物をイオン注入する（第２図（ｂ）
）。更に、これを酸化雰囲気中で熱処理してゲート端部
の比較的厚い酸化膜６３（前述の酸化膜６１．６２とな
る部分）を形成し、同時に低濃度部１２．２２を形成す
る（第２図（Ｃ））。これ以降は、通常のポリシリコン
膜−ｈＭＯ３ＦＥＴの作成と同じ方法により、高耐圧回
路部Ａと高集積回路部Ｂを同時平行的に作成する。
示す図である。シリコン基板７上に選択的に分離用の熱
酸化膜９を形成し同様に素子形成部にＣＶＤによりＳｉ
Ｏ□膜（酸化膜）１０を形成して、それらの上面にポリ
シリコン膜１１を形成する（第２図（ａ））。そして、
高耐圧回路部Ａにデー１−電極５が残るようにポリシリ
コン膜１１をエツチング除去して、この後低濃度部１２
．２２作成用の不純物をイオン注入する（第２図（ｂ）
）。更に、これを酸化雰囲気中で熱処理してゲート端部
の比較的厚い酸化膜６３（前述の酸化膜６１．６２とな
る部分）を形成し、同時に低濃度部１２．２２を形成す
る（第２図（Ｃ））。これ以降は、通常のポリシリコン
膜−ｈＭＯ３ＦＥＴの作成と同じ方法により、高耐圧回
路部Ａと高集積回路部Ｂを同時平行的に作成する。
なお、以上の実施例においては、ソース１、ドレイン２
のいずれもゲート電極５に対して高耐圧構造としたが、
一方のみでも良いことは勿論である。
のいずれもゲート電極５に対して高耐圧構造としたが、
一方のみでも良いことは勿論である。
以上から本発明によれば、同一基板上に高耐圧回路部と
高集積回路部とを作成することができ、従来のように別
基板に分りる必要がなくなるので、実装面積の狭小化や
特性の均一性を図ることができる。また、従来の高集積
回路部の作成に若干の前工程を加えるのみで高耐圧回路
部を作成するため前処理を行うことができるので、製造
が複雑となることもない。
高集積回路部とを作成することができ、従来のように別
基板に分りる必要がなくなるので、実装面積の狭小化や
特性の均一性を図ることができる。また、従来の高集積
回路部の作成に若干の前工程を加えるのみで高耐圧回路
部を作成するため前処理を行うことができるので、製造
が複雑となることもない。
第１図は本発明の一実施例の半導体装置の断面図、第２
図（ａ＋〜（Ｃ）はその製造工程の一部の説明図である
。 ■・・・ソース、２・・・ドレイン、１１．１２・・・
高濃度部、１２．２２・・・低濃度部、３．４・・・電
極、５・・・デー１−電極、６・・・ゲート酸化膜、６
１．．６２・・・肉厚の部分、７・・・シリコン基板、
８・・・保護膜、９・・・分離用の熱酸化膜、１０・・
・酸化膜、１１・・・ポリシリコン膜。 代理人 弁理士 長 尾 常 明
図（ａ＋〜（Ｃ）はその製造工程の一部の説明図である
。 ■・・・ソース、２・・・ドレイン、１１．１２・・・
高濃度部、１２．２２・・・低濃度部、３．４・・・電
極、５・・・デー１−電極、６・・・ゲート酸化膜、６
１．．６２・・・肉厚の部分、７・・・シリコン基板、
８・・・保護膜、９・・・分離用の熱酸化膜、１０・・
・酸化膜、１１・・・ポリシリコン膜。 代理人 弁理士 長 尾 常 明
Claims (1)
- （１）、チャンネル長が１．５〜２．０μｍ程度のＭＯ
ＳＦＥＴを複数有する高集積回路部と該高集積部のゲー
ト絶縁膜厚と同程度の膜厚のゲート絶縁膜のＭＯＳＦＥ
Ｔを具備する高耐圧回路部とを具備する半導体装置であ
って、 上記高耐圧回路部のドレイン及び／又はソースを、電極
に接続される高濃度部と該高濃度部を下面から包んでチ
ャンネル側に伸びる低濃度部とで構成し、上記ゲート絶
縁膜の内の上記低濃度部とゲート電極の端部との間に位
置する部分を上記ゲート絶縁膜の膜厚よりも厚くしたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136693A JPH01305573A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136693A JPH01305573A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305573A true JPH01305573A (ja) | 1989-12-08 |
Family
ID=15181264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136693A Pending JPH01305573A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841174A (en) * | 1994-10-06 | 1998-11-24 | Kabushiki Kaisa Toshiba | Semiconductor apparatus including semiconductor devices operated by plural power supplies |
| US6784490B1 (en) * | 1999-09-24 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | High-voltage MOS transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151468A (ja) * | 1983-02-18 | 1984-08-29 | Fujitsu Ltd | 半導体装置 |
| JPS61166154A (ja) * | 1985-01-18 | 1986-07-26 | Matsushita Electronics Corp | Ｍｉｓ型半導体装置の製造方法 |
-
1988
- 1988-06-03 JP JP63136693A patent/JPH01305573A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151468A (ja) * | 1983-02-18 | 1984-08-29 | Fujitsu Ltd | 半導体装置 |
| JPS61166154A (ja) * | 1985-01-18 | 1986-07-26 | Matsushita Electronics Corp | Ｍｉｓ型半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841174A (en) * | 1994-10-06 | 1998-11-24 | Kabushiki Kaisa Toshiba | Semiconductor apparatus including semiconductor devices operated by plural power supplies |
| US6784490B1 (en) * | 1999-09-24 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | High-voltage MOS transistor |
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