KR20010019154A - 모스 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 MOS 트랜지스터의 제조방법에 관한 것으로서, 제 1 도전형의 반도체 기판내에 제 2 도전형의 N- 영역을 이온 주입하는 공정과, 상기 기판내에 제 2 도전형의 N+ 영역을 이온 주입하는 공정과, 상기 기판상의 패터닝된 제 1 절연층을 마스크로 하여 등방성 에칭방법으로 상기 기판내에 상기 N- 영역 및 상기 N+ 영역을 노출시키는 트렌치를 형성하는 공정과, 상기 트렌치의 측벽에 제 2 절연층의 스페이서를 형성하는 공정과, 상기 트렌치의 하부에 게이트 산화막을 형성하는 공정과, 상기 트렌치의 내부에 게이트를 형성하는 공정을 구비한다. 따라서, 본 발명은 N- 영역과 폴리실리콘 게이트사이의 중첩(Overlap)을 없애 절환 속도를 감소시키는 커패시턴스의 생성을 제거하며, 유효 게이트 길이를 최대화하여 트랜지스터 동작시 게이트 전압에 의한 수직 전계 및 드레인 전압에 의한 수평 전계에 의한 핫 캐리어(Hot Carrier) 발생 현상을 제어할 수 있어 이에 따른 소자 특성의 열화 및 소자수명의 저하를 방지할 수 있는 잇점이 있다.
Description
본 발명은 MOS 트랜지스터 구조 및 그의 제조방법에 관한 것으로서, 특히, 개량된 LDD(Lightly Doped Drain)를 갖는 MOS 트랜지스터 구조에 관한 것이다.
도 1a 내지 도 1i는 종래 기술에 따른 NMOS 트랜지스터의 제조공정 단면도이다.
도 1a를 참조하면, 집적회로 제조에 적합한 반도체 기판이 제공되며, 기판 (12)는 〈100〉방향을 갖으며, P 형 도펀트의 농도는 1016ions/㎤정도이다.
도 1b를 참조하면, 게이트 산화막 14 가 기판의 상부 표면(Top Surface)에 열 산화방법으로 형성되며, 게이트 산화막 14 는 60 ~ 120 Å 의 두께를 갖는다.
도 1c를 참조하면, 폴리실리콘(Polysilicon) 층 16 이 LPCVD(Low Pressure Chemical Vapor Deposition, 이하 LPCVD 이라 칭함) 방법으로 게이트 산화막 14 의 상부 표면(Top Surface)에 증착형성되며, 폴리실리콘 층 16 은 2000 ~ 3000 Å 의 두께를 갖는다. 상기에서 폴리실리콘 층 16 은 인시튜(In-Situ)방법으로 인(Ph.)으로 도핑된다.
도 1d를 참조하면, 폴리실리콘 층 16 이 리쏘그래피(Photolithography)방법과 이방성 건식 에칭(Anisotropic Dry Etch) 으로 패터닝을 한다. 서브 마이크론의 패터닝을 하기 위하여 수은 증기 램프를 사용하는 I-라인의 스테퍼 사진 기술이 바람직하다. 폴리실리콘 층 16 이 제거되는 영역에서 게이트 산화막 14 의 상부 (Upper Portion)가 제거되나, 게이트 산화막 14 의 하부 (Lower Portion)는 기판 (12)에 잔류하여 건식 에칭공정시 기판 12를 에칭되지 못하게 한다. 패턴된 폴리실리콘은
2000 ~ 10,000 Å 의 폭(Width)을 갖는다.
도 1e를 참조하면, LDD(Lightly Doped Drain, 이하 LDD 이라 칭함) 영역 20A 와 20B 는 폴리실리콘 16을 이온주입 마스크로 사용하여 기판내로 이온주입된다. 그러므로 단지 게이트 산화막 14(폴리실리콘 16을 갖고 있지 않음)으로 덮어진 액티브 영역이 이온 주입된다. 기판 12로 향한 이온 빔은 1013atoms/㎠ 의 농도 및 20 ~ 80 KeV 의 에너지를 갖는 인 이온(P Ions)을 포함한다. 그 결과 LDD 영역 20A 와 20B 는 1017atoms/㎤ 정도의 도펀트 농도를 갖는 N 형으로 도핑되며, 100 ~ 300 Å 의 접합 깊이(Junction Depth)를 갖는다. LDD 영역 20A 와 20B 는 폴리실리콘 게이트에 자기 정렬하게 되며, 폴리실리콘 16의 폭(Width)은 채널 길이(Channel Length)를 규정하는데 중요한 역할을 하며, 폴리실리콘 16 과 LDD 영역 20A 와 20B 는 각각 MOSFET 의 게이트, 소스 및 드레인을 제조하는데 사용된다.
이온 주입된 도펀트의 랜덤 스캐터링(Random Scattering) 은 폴리실리콘 16 밑에 배치된 LDD 영역 20A 와 20B 의 작은 부분(Small Portion)을 가져오며, 래터럴 스트래글(Lateral Straggle)로 측정된다. 래터럴 스트래글(Lateral Straggle)은 중첩 거리(Overlap Distance) D1을 나타내며, 폴리실리콘 16의 좌단부(Left Edge)와 LDD 영역 20A 의 우단부(Right Edge)사이의 측방향 거리(Lateral Distance) 및 폴리실리콘 16의 우단부(Right Edge)와 LDD 영역 20B 의 좌단부(Left Edge)사이의 측방향 거리(Lateral Distance)를 표시한다. 래터럴 스트래글(Lateral Straggle)은 접합깊이의 약 60 % 이다. 영역 20A 와 20B 는 100 ~ 300 Å 의 접합깊이를 가지므로, 래터럴 스트래글(Lateral Straggle)(또는 거리 D1)은 약 60 ~ 180 Å 이다.
도 1f를 참조하면, 산화막 22 가 기판 전체 표면에 증착된다. 산화막 22 는 온도 300 ~ 400℃에서 CVD 방법으로 증착되며, 6000 ~ 12,000 Å 의 두께를 갖는다.
도 1g를 참조하면, 산화막 22를 RIE(Reactive Ion Etch)에칭하여 폴리실리콘 16의 반대 측벽(Opposing Sidewalls) 및 LDD 영역 20A 와 20B 내부 부분(Inner Portion)상에 각각 사이드 월 스페이서(Sidewall Spacers) 22A , 22B를 형성한다.
상기에서 RIE 에칭으로 폴리실리콘 16 상부의 산화막 22를 제거하며, 폴리실리콘 16 과 스페이서 22A, 22B 바깥의 산화막 14, 22를 제거한다.
도 1h를 참조하면, 산화막 24 은 열산화공정으로 성장한 산화막으로 산화공정중에 스페이서 산화막을 조밀화(Densify)시킨다. 산화공정은 850 ~ 950℃ 의 온도에서 진행되며, 공정시간은 40~ 60 분 정도이다. 산화막 24 의 두께는 60 ~150 Å 이다. 덧붙여, 상대적으로 장시간의 고온은 LDD 영역 20A 와 20B를 드라이브-인 하여 영역 20A 와 20B를 수백 Å정도 측방향으로 확산시킨다. 중첩 거리 (Overlap Distance) D1은 상당히 커진 중첩 거리 D2 로 증가된다. 중첩 거리 D2 는, LDD 영역 20A이 확산된 후 폴리실리콘 16의 좌단부(Left Edge)와 확산된 LDD 영역 20A 의 우단부(Right Edge)사이의 측방향 거리(Lateral Distance)를 표시하며, LDD 영역 20B가 확산된 후 폴리실리콘 16의 우단부(Right Edge)와 확산된 LDD 영역 20B 의 좌단부(Left Edge)사이의 측방향 거리(Lateral Distance)를 표시한다.
산화막 24는 주로 기판 12 및 폴리실리콘 16 상에 형성되며, 노출된 표면에서 제한적인 실리콘의 공급으로 단지 무시할 정도의 산화막 24 이 스페이서 22A, 22B에 형성된다. 설명 편의성을 위하여 산화막 24 는 스페이서 22A, 22B상에 표시하지 않는다.
도 1i를 참조하면, 고농도로 도핑된 영역 26A 및 26B 는 폴리실리콘 16 및 스페이
서 22A, 22B를 이온주입 마스크로 사용하여 기판내로 이온주입된다. 기판 12에서
폴리실리콘 16 및 스페이서 22A, 22B 바깥의 산화막 24로 덮인 액티브 영역만이 이온주입된다. 1015atoms/㎠ 의 농도 및 20 ~ 80 KeV 의 에너지의 비소(As) 이온을 포함하는 이온 빔(Ion Beam)이 기판에 가해진다. 그 결과, 영역 26A 과 26B은 1020
~ 1021atoms/㎤ 정도의 N 형(N+)으로 도핑되며, 영역 26A 과 26B은 150O ~ 2500 Å의 접합 깊이를 갖는다. 고농도의 소스 및 드레인의 이온주입후, 영역 26A 과 26B를 활성화하기 위하여 어닐링 공정을 한다. 1000℃ , 10초의 RTA(Rapid Thermal Anneal)공정으로 이온 주입된 고농도의 도펀트를 활성화하며, 영역 20A, 20B, 26A, 및 26B 내의 이온주입된 도펀트를 기판내로 더 확산한다. 확산은 측면방향과 수직 방향으로 양쪽 다 발생하나, RTA 의 짧은 공정시간으로 인하여 단지 10~ 50Å 정도의 미세 확산이 일어난다. 상기 방법으로 영역 26A, 26B 은 각각 영역 20A, 20B 과 합쳐지며, 그 결과 영역 20A 와 26A 는 소스를 형성하며, 영역 20B, 26B는 드레인을 형성한다.
상술한 이온 주입을 사용하는 종래의 LDD 제조 방법은 저농도의 영역이 형성된 후, 고온 공정의 소스 및 드레인의 드라이브 인(Drive-In)으로 저농도 영역(Lightly Doped Region)이 게이트밑으로 측면방향으로 확산시키며, 그 결과 게이트 전극과 LDD 영역사이에 중첩을 증가시킨다. 소자동작중에 상기 중첩은 커패시턴스(Capacitance)를 증가시켜 절환속도(Switching Speed)를 감소시키는 등의 문제점이 있었다.
따라서, 본 발명의 목적은 개량된 LDD MOS 트랜지스터 구조를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 MOS 트랜지스터 구조는 트렌치가 형성된 기판과, 상기 트렌치의 하부에 형성된 게이트 산화막과, 상기 기판의 주표면밑에 형성되며 상부는 N+ 영역이며 동시에 하부는 N-영역인 소스 및 드레인 영역과, 상기 트렌치 및 상기 기판상의 패터닝된 절연층의 측벽에 형성된 스페이서와, 상기 스페이서와 접하면서 상기 트렌치내에 형성된 게이트 전극을 구비한다.
그리고 본 발명의 다른 목적은 개량된 LDD MOS 트랜지스터 제조방법을 제공함에 있다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 MOS 트랜지스터 제조방법은 제 1 도전형의 반도체 기판내에 제 2 도전형의 N- 영역을 이온 주입하는 공정과, 상기 기판내에 제 2 도전형의 N+ 영역을 이온 주입하는 공정과, 상기 기판상의 패터닝된 제 1 절연층을 마스크로 하여 등방성 에칭방법으로 상기 기판내에 상기 N- 영역 및 상기 N+ 영역을 노출시키는 트렌치를 형성하는 공정과, 상기 트렌치의 측벽에 제 2 절연층의 스페이서를 형성하는 공정과, 상기 트렌치의 하부에 게이트 산화막을 형성하는 공정과, 상기 트렌치의 내부에 게이트를 형성하는 공정을 구비한다.
도 1a 내지 도 1i는 종래 기술에 따른 NMOS 트랜지스터의 제조공정 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 NMOS 트랜지스터의 제조공정 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 NMOS 트랜지스터의 제조공정 단면도이다.
도 2a를 참조하면, 스타팅 재료(Starting Material)로 〈100〉방향을 갖으며, P 형 도펀트의 농도는 1016ions/㎤정도인 기판(112)의 액티브 영역내에 저농도(Lightly Doped)N- 영역 (120) 과 고농도(Heavily Doped) N+ 영역 (126)을 형성한다.
상기에서 N- 영역 (120)의 접합 깊이는 N+ 영역 (126)의 접합깊이보다 크다. N- 영역 (120)은 인(Ph.) 이온 주입으로 형성되며, N+ 영역 (126)은 비소 (As)이온 주입으로 형성된다.
도 2b를 참조하면, 절연막(Insulation Layer)(130)을 기판전체 표면에 증착한 후 사진 및 에칭방법으로 게이트 형성 영역을 정의한다.
상기에서 게이트 형성 영역은 실리콘 산화막(SiO2) 또는 실리콘질화막 (Si3N4)으로 이루어진 절연막(Insulation Layer)(130A)(130B)이 제거된 기판(112)의 실리콘(Silicon)이 노출된 영역이다.
도 2c를 참조하면, 등방성 실리콘(Silicon) 에칭(Isotropic Etching)방법으로 기판(112)내에 트렌치(141)를 형성한다.
상기에서 트렌치(141)의 깊이는 2000Å ~ 7000Å의 깊이를 갖으며, N- 영역 (120A)(120B)의 접합깊이보다는 조금 더 큰 값을 갖으며, 트렌치 식각으로 트렌치(141)의 하부는 P 형 도펀트의 농도가 1016ions/㎤ 인 기판(112)을 대면하고(Face)있다.
도 2d를 참조하면, CVD방법으로 트렌치(141)의 표면 및 기판위에 실리콘 산화막(SiO2) 또는 실리콘질화막 (Si3N4)으로 이루어진 절연층, 바람직하게는 실리콘질화막 (Si3N4)의 절연층을 증착한다. 절연층은 RIE방법으로 에치-백 하여 트렌치(141)의 측벽에 절연층 사이드 월 스페이서(Sidewall Spacer)(145)를 남겨둔다. 이어서 실리콘 산화막(SiO2)의 게이트 산화막(144)이 트렌치(141)의 하부에 열산화방법 또는 CVD 방법으로 형성된다. 그리고 소스 및 드레인간의 펀치스루(Punch Through) 현상을 방지하기 위하여, 또한 문턱전압(Threshold Voltage)조절을 위하여 각각 트렌치 하부에 이온주입방법으로 형성한다(도시 안 함).
상기에서 절연층 사이드 월 스페이서(145)의 하부(Bottom)가 트렌치(141)의 에지(Edge)부분에 위치하게끔 한다. CVD 방법으로 증착된 게이트 산화막(144)은 절연층 사이드 월 스페이서(145) 및 절연막(130A)(130B)상에 형성되나, 설명의 편의성을 위하여 도시하지 않는다.
도 2e를 참조하면, 트렌치(141)를 충진하기 위하여 폴리실리콘 또는 텅스텐, 티타늄, 탄탈륨 등의 전이금속(Transition Metals) 또는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 몰리브데늄 실리사이드, 탄탈륨 실리사이드 등의 실리사이드 (Silicide) 으로 이루어지는 전도층(148)이 게이트 산화막 (144), 절연층 사이드 월 스페이서(145) 및 절연막(130A)(130B)상에 형성된다.
도 2f를 참조하면, 전도층(148)의 상부 (Top Portion)를 CMP(Chemical Mechanical Polishing)방법으로 제거하여 절연막(130A)(130B)을 노출시킨다. 트렌치(141)내에 남아있는 전도층의 잔류부분(148)이 게이트(Gate)층(148a)을 형성한다. 이후 열처리 공정으로 N- 영역 (120A)(120B)의 도펀트를 활성화하여 수직방향 및 측면방향으로 어느정도의 확산을 가져오나, 게이트 산화막(144)의 밑(Beneath)으로까지 이동하지는 않는다. 상기 방법으로 영역(126A), (126B)는 각각 영역(120A),(120B)와 합쳐지며, 그 결과 영역 (120A) 와 (126A)는 소스를 형성하며, 영역 (120B),(126B)는 드레인을 형성한다.
상술한 바와 같이 본 발명에 따른 MOS 트랜지스터 제조방법은 제 1 도전형의 반도체 기판내에 제 2 도전형의 N- 영역을 이온 주입하며, 상기 기판내에 제 2 도전형의 N+ 영역을 이온 주입하며, 상기 기판상의 패터닝된 제 1 절연층을 마스크로 하여 등방성 에칭방법으로 상기 기판내에 상기 N- 영역 및 상기 N+ 영역을 노출시키는 트렌치를 형성하며, 상기 트렌치의 측벽에 제 2 절연층의 스페이서를 형성하며, 상기 트렌치의 하부에 게이트 산화막을 형성하며, 상기 트렌치의 내부에 게이트를 형성한다.
따라서, 본 발명은 N- 영역과 폴리실리콘 게이트사이의 중첩(Overlap)을 없애
절환 속도를 감소시키는 커패시턴스의 생성을 제거하며, 유효 게이트 길이를 최
대화하여 트랜지스터 동작시 게이트 전압에 의한 수직 전계 및 드레인 전압에
의한 수평 전계에 의한 핫 캐리어(Hot Carrier) 발생 현상을 제어할 수 있어 이
에 따른 소자 특성의 열화 및 소자수명의 저하를 방지할 수 있는 잇점이 있다.
Claims (5)
- 제 1 도전형의 반도체 기판내에 제 2 도전형의 N- 영역을 이온 주입하는 공정과,상기 기판내에 제 2 도전형의 N+ 영역을 이온 주입하는 공정과,상기 기판상의 패터닝된 제 1 절연층을 마스크로 하여 등방성 에칭방법으로 상기 기판내에 상기 N- 영역 및 상기 N+ 영역을 노출시키는 트렌치를 형성하는 공정과,상기 트렌치의 측벽에 제 2 절연층의 스페이서를 형성하는 공정과,상기 트렌치의 하부에 게이트 산화막을 형성하는 공정과,상기 트렌치의 내부에 게이트를 형성하는 공정을 구비하는 MOS 트랜지스터 제조방법.
- 청구항 1항에 있어서, 상기 N+ 영역은 상기 기판의 주표면과 상기 N- 영역사이에 배치되는 것을 특징으로 하는 MOS 트랜지스터 제조방법.
- 청구항 1항에 있어서, 상기 N+ 영역 및 상기 N- 영역으로 소스 및/또는 드레인을 형성하는 것을 특징으로 하는 MOS 트랜지스터 제조방법.
- 트렌치가 형성된 기판과,상기 트렌치의 하부에 형성된 게이트 산화막과,상기 기판의 주표면밑에 형성되며 상부는 N+ 영역이며 동시에 하부는 N-영역인 소스 및 드레인 영역과,상기 트렌치 및 상기 기판상의 패터닝된 절연층의 측벽에 형성된 스페이서와,상기 스페이서와 접하면서 상기 트렌치내에 형성된 게이트 전극을 구비하는 MOS 트랜지스터 구조.
- 청구항 4항에 있어서, 상기 트렌치의 하부가 상기 N-영역의 하부보다 조금 더 깊은 것을 특징으로 하는 MOS 트랜지스터 구조.
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