JP2003068882A - 記憶装置のストレージノード及びその製造方法 - Google Patents
記憶装置のストレージノード及びその製造方法Info
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- JP2003068882A JP2003068882A JP2002064289A JP2002064289A JP2003068882A JP 2003068882 A JP2003068882 A JP 2003068882A JP 2002064289 A JP2002064289 A JP 2002064289A JP 2002064289 A JP2002064289 A JP 2002064289A JP 2003068882 A JP2003068882 A JP 2003068882A
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Abstract
(57)【要約】
【課題】 DRAMメモリセル内のコンタクトから素子の領
域に至るバリア層を有するスタックトキャパシタのスト
レージノード及びその製造方法を提供する。 【解決手段】 半導体基板を提供し、半導体基板上に第
１絶縁膜を形成した後、第１絶縁膜内に導電層を形成
し、さらに、導電層と電気接続すると共にルテニウム
（Ru）基材料を含むバリア層を形成する。続いて、第１
絶縁膜及び導電層上に第２絶縁膜を形成したら、第２絶
縁膜内に第２開口を形成して下方のバリア層の一部を露
出させ、次に、第２開口内に第１電極を形成し、第２絶
縁膜及び第１開口上に誘電層を形成する。最後に、誘電
層上に第２電極を形成する。
域に至るバリア層を有するスタックトキャパシタのスト
レージノード及びその製造方法を提供する。 【解決手段】 半導体基板を提供し、半導体基板上に第
１絶縁膜を形成した後、第１絶縁膜内に導電層を形成
し、さらに、導電層と電気接続すると共にルテニウム
（Ru）基材料を含むバリア層を形成する。続いて、第１
絶縁膜及び導電層上に第２絶縁膜を形成したら、第２絶
縁膜内に第２開口を形成して下方のバリア層の一部を露
出させ、次に、第２開口内に第１電極を形成し、第２絶
縁膜及び第１開口上に誘電層を形成する。最後に、誘電
層上に第２電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶装置のストレ
ージノードに関し、特にダイナミックランダムアクセス
メモリ（DRAMs）のストレージノードに関する。
ージノードに関し、特にダイナミックランダムアクセス
メモリ（DRAMs）のストレージノードに関する。
【０００２】
【従来の技術】DRAMs製造技術の絶え間ない発展と改良
は、半導体工業に高密度で低コスト、且つ応用範囲が広
く、信頼性の高い記憶装置を提供した。従来技術におい
ては、１つのDRAMメモリセルは、１つの半導体メモリセ
ルキャパシタ及び１つのトランスファーゲートトランジ
スタから構成されている。数量の膨大なメモリセルを、
半導体基板の限られた領域上に提供するため、前記の半
導体メモリセルキャパシタおよびトランスファーゲート
ランジスタは、その操作上の特性と効率を失わないとい
う状況下で、密集的にパッケージングされる必要があ
る。DRAMs製造技術について常に目標とされるのは、高
誘電率の誘電体材料、例えば、BaSrTiO3（BST）を使用
することにより、記憶容量が同じという状況下で、キャ
パシタの占有領域をそのまま減少させておくことにあ
る。しかし、この高誘電率の誘電体材料の使用は、DRAM
s製造技術にとって、新たな挑戦と言える。誘電体材料
を応用するプロセスについては、往々にしていくつかの
問題が生じており、例えば、隣接する層間の材料が協調
しない、及び誘電体材料を形成する高温プロセスが各層
の特性に影響を及ぼすといったことである。
は、半導体工業に高密度で低コスト、且つ応用範囲が広
く、信頼性の高い記憶装置を提供した。従来技術におい
ては、１つのDRAMメモリセルは、１つの半導体メモリセ
ルキャパシタ及び１つのトランスファーゲートトランジ
スタから構成されている。数量の膨大なメモリセルを、
半導体基板の限られた領域上に提供するため、前記の半
導体メモリセルキャパシタおよびトランスファーゲート
ランジスタは、その操作上の特性と効率を失わないとい
う状況下で、密集的にパッケージングされる必要があ
る。DRAMs製造技術について常に目標とされるのは、高
誘電率の誘電体材料、例えば、BaSrTiO3（BST）を使用
することにより、記憶容量が同じという状況下で、キャ
パシタの占有領域をそのまま減少させておくことにあ
る。しかし、この高誘電率の誘電体材料の使用は、DRAM
s製造技術にとって、新たな挑戦と言える。誘電体材料
を応用するプロセスについては、往々にしていくつかの
問題が生じており、例えば、隣接する層間の材料が協調
しない、及び誘電体材料を形成する高温プロセスが各層
の特性に影響を及ぼすといったことである。
【０００３】BSTを例にとると、２個のBSTキャパシタの
プロセス整合における難題は、接合面の形成が一致しな
いという点にある。新技術に使用される大部分の誘電体
材料、例えば、Pt,Ru,Irおよび伝導性金属酸化物は、こ
れらの下方に配置される導電プラグの接合面上に、１つ
のバリア層を必要とする。これら金属あるいは多結晶シ
リコンの導電プラグは、メモリセルトランジスタを有す
るキャパシタに接続される。二元または三元反応金属チ
ッ素化合物、例えばTiN,TiSiNおよびTiAINは、BST薄膜
の堆積、高温アニールならびに絶縁膜堆積を含む数個の
高温プロセスにおいて、ストレージ電極を保護するのに
用いられ、下方に配置された導電プラグのシリコン成分
に反応する。二元又は三元反応金属チッ素化合物は、こ
の後に実行される全てのプロセスにおいて、バリア層の
電気的伝導を維持するのに利用される。
プロセス整合における難題は、接合面の形成が一致しな
いという点にある。新技術に使用される大部分の誘電体
材料、例えば、Pt,Ru,Irおよび伝導性金属酸化物は、こ
れらの下方に配置される導電プラグの接合面上に、１つ
のバリア層を必要とする。これら金属あるいは多結晶シ
リコンの導電プラグは、メモリセルトランジスタを有す
るキャパシタに接続される。二元または三元反応金属チ
ッ素化合物、例えばTiN,TiSiNおよびTiAINは、BST薄膜
の堆積、高温アニールならびに絶縁膜堆積を含む数個の
高温プロセスにおいて、ストレージ電極を保護するのに
用いられ、下方に配置された導電プラグのシリコン成分
に反応する。二元又は三元反応金属チッ素化合物は、こ
の後に実行される全てのプロセスにおいて、バリア層の
電気的伝導を維持するのに利用される。
【０００４】上述における主な問題は、バリア層及び／
又は下方に配置された多結晶シリコン導電プラグの酸化
に因るものであり、BSTの堆積中に、側壁領域が前記の
気体に接触するため、積層型のバリア層／電極構造が酸
化する傾向があるということである。このバリア層がコ
ンタクトプラグに埋込まれると、バリア層の側壁領域は
酸化気体に接触しないため、コンタクトプラグ酸化の問
題は軽減される。しかし、コンタクトプラグと電極の積
層の間に何らかの変位が起こると、このバリア層を埋込
む方法にも酸化の問題が生じてくる。先述した高密度で
極小サイズが特色である新型の製造方法につき、例え
ば、0.13μm又はより小さいという特色は、コンタクト
と電極との間にミスアライメントの許容差（toleranc
e）をほとんど与えないため、コンタクトプラグがミス
アライメントによる酸化の影響を受け易くなる。
又は下方に配置された多結晶シリコン導電プラグの酸化
に因るものであり、BSTの堆積中に、側壁領域が前記の
気体に接触するため、積層型のバリア層／電極構造が酸
化する傾向があるということである。このバリア層がコ
ンタクトプラグに埋込まれると、バリア層の側壁領域は
酸化気体に接触しないため、コンタクトプラグ酸化の問
題は軽減される。しかし、コンタクトプラグと電極の積
層の間に何らかの変位が起こると、このバリア層を埋込
む方法にも酸化の問題が生じてくる。先述した高密度で
極小サイズが特色である新型の製造方法につき、例え
ば、0.13μm又はより小さいという特色は、コンタクト
と電極との間にミスアライメントの許容差（toleranc
e）をほとんど与えないため、コンタクトプラグがミス
アライメントによる酸化の影響を受け易くなる。
【０００５】図１〜図６は、陥凹型（recessed）バリア
層形式の従来構造を説明するものである。図２におい
て、１つのコンタクトプラグ８が絶縁膜６の開口内に形
成されている。図３に示すのは、絶縁膜６開口内のSiN
スペーサ１０の形態である。図５において、１つのPt封
止（encapsulated）のRuストレージノード１２がバリア
層９上に形成されている。そして、図６においては、Pt
スペーサ１４がRuストレージノード１２を被覆した後、
BST薄膜層１６がPtスペーサ１４を被覆している。この
構造の構築には、図３におけるスペーサ１０の形態が必
要であり、これによってキャパシタセルを形成するプロ
セスにおいてミスアライメントの問題を回避するととも
に、下方に配置されたコンタクトプラグ８の酸化を防ぐ
ことができる。しかし、スペーサ１０の挿入は、キャパ
シタセルの製造プロセス全体を複雑にし、しかも製造時
間とコストを増加させるものとなっていた。
層形式の従来構造を説明するものである。図２におい
て、１つのコンタクトプラグ８が絶縁膜６の開口内に形
成されている。図３に示すのは、絶縁膜６開口内のSiN
スペーサ１０の形態である。図５において、１つのPt封
止（encapsulated）のRuストレージノード１２がバリア
層９上に形成されている。そして、図６においては、Pt
スペーサ１４がRuストレージノード１２を被覆した後、
BST薄膜層１６がPtスペーサ１４を被覆している。この
構造の構築には、図３におけるスペーサ１０の形態が必
要であり、これによってキャパシタセルを形成するプロ
セスにおいてミスアライメントの問題を回避するととも
に、下方に配置されたコンタクトプラグ８の酸化を防ぐ
ことができる。しかし、スペーサ１０の挿入は、キャパ
シタセルの製造プロセス全体を複雑にし、しかも製造時
間とコストを増加させるものとなっていた。
【０００６】図７〜１０において、従来技術における別
な形式のBSTキャパシタの整合について説明する。これ
らの図によって示すことができる一つの構造は、、７に
おけるCVD-TiNプラグ２２埋込層上の凹溝２６と、図８
におけるTiSiN粘着層２８の堆積及びPtノード電極３０
とを組み合わせた構造である。また、これらの図によっ
て示すことができるもう一つの構造は、図９中の１つの
分離されたPtノード電極３０ａと、図１０中のBST薄膜
層３２及び上部電極３４とを組み合わせた構造である。
図７に示すように、この構造においては、上部の二酸化
シリコン層２４の二酸化シリコンエッチングを、金属電
極エッチングの代わりに用いることによって、ストレー
ジノードの凹溝２６を形成する必要がある。従って、ウ
ェーハにおける均一性確保のため、このプロセスにおい
ては、凹溝２６及びキャパシタのキャパシタンスのため
に厳格なエッチングレートの均一性が要求される。特
に、この構造において上部の二酸化シリコン層２４と下
部の二酸化シリコン層２０との間にエッチストップ層が
提供されていない時は尚更である。
な形式のBSTキャパシタの整合について説明する。これ
らの図によって示すことができる一つの構造は、、７に
おけるCVD-TiNプラグ２２埋込層上の凹溝２６と、図８
におけるTiSiN粘着層２８の堆積及びPtノード電極３０
とを組み合わせた構造である。また、これらの図によっ
て示すことができるもう一つの構造は、図９中の１つの
分離されたPtノード電極３０ａと、図１０中のBST薄膜
層３２及び上部電極３４とを組み合わせた構造である。
図７に示すように、この構造においては、上部の二酸化
シリコン層２４の二酸化シリコンエッチングを、金属電
極エッチングの代わりに用いることによって、ストレー
ジノードの凹溝２６を形成する必要がある。従って、ウ
ェーハにおける均一性確保のため、このプロセスにおい
ては、凹溝２６及びキャパシタのキャパシタンスのため
に厳格なエッチングレートの均一性が要求される。特
に、この構造において上部の二酸化シリコン層２４と下
部の二酸化シリコン層２０との間にエッチストップ層が
提供されていない時は尚更である。
【０００７】こうした問題を解決するため、過去に、別
なBSTキャパシタの電極コンタクトが提案されている。
すなわち、多結晶シリコン／Ti／TiN／RuO2／BST／TiN
／Al、あるいは多結晶シリコン／Ti／TiN／Pt／BS／プ
レート電極と、金属プラグ／TiAlN／SrRuO3／BST／SrRu
O3とを含んでなるコンタクト構造である。Pt及びRuを電
極材料とすると、いずれも酸化シリコン薄膜との密着性
が問題となる。この密着性の問題を解決すべく、導電性
ペロブスカイト酸化物（perovskite‐metal oxide）及
び多結晶SrRuO3が提案された。そして、多結晶シリコン
とSrRuO3との間の直接的接触について、多結晶シリコン
プラグ及びSrRuO3電極の間に、アモルファス酸化シリコ
ン及びSr-Ru-Si酸化物を形成させ、これらを中間層とし
て接触させることが提案された。よって、接合面の不一
致を回避し、安定した接触構造を提供すべく、上述した
ような構造及び方法には、コンタクトプラグとSrRuO3電
極との間にバリア層を挿入する必要がある。
なBSTキャパシタの電極コンタクトが提案されている。
すなわち、多結晶シリコン／Ti／TiN／RuO2／BST／TiN
／Al、あるいは多結晶シリコン／Ti／TiN／Pt／BS／プ
レート電極と、金属プラグ／TiAlN／SrRuO3／BST／SrRu
O3とを含んでなるコンタクト構造である。Pt及びRuを電
極材料とすると、いずれも酸化シリコン薄膜との密着性
が問題となる。この密着性の問題を解決すべく、導電性
ペロブスカイト酸化物（perovskite‐metal oxide）及
び多結晶SrRuO3が提案された。そして、多結晶シリコン
とSrRuO3との間の直接的接触について、多結晶シリコン
プラグ及びSrRuO3電極の間に、アモルファス酸化シリコ
ン及びSr-Ru-Si酸化物を形成させ、これらを中間層とし
て接触させることが提案された。よって、接合面の不一
致を回避し、安定した接触構造を提供すべく、上述した
ような構造及び方法には、コンタクトプラグとSrRuO3電
極との間にバリア層を挿入する必要がある。
【０００８】図１１から１４に示すのは、金属プラグ／
TiAlN／SrRuO3／BST／SrRuO3の埋込型キャパシタ構造の
構成である。図１３から１４において、金属プラグ４０
と、TiAlNバリア層４２と、SrRuO3の第１電極４４と、B
STの誘電薄膜層４６と、SrRuO3の第２電極４８とを示し
ている。
TiAlN／SrRuO3／BST／SrRuO3の埋込型キャパシタ構造の
構成である。図１３から１４において、金属プラグ４０
と、TiAlNバリア層４２と、SrRuO3の第１電極４４と、B
STの誘電薄膜層４６と、SrRuO3の第２電極４８とを示し
ている。
【０００９】この構造は、幾つかの形態において次のよ
うなメリットを有する。先ず、SrRuO3とBST誘電薄膜層
４６は、同一のペロブスカイト（perovskite）構造を有
し、図１４のようにSrRuO3の第１電極４４及び第２電極
４８を使用することで、BSTの結晶温度が降下すること
である。次に、この構造は、BST誘電薄膜層４６と、SrR
uO3電極４４及び４８との間にインタフェース（interfa
cial）ならびに低誘電層がないため、BSTキャパシタの
高誘電率を確保することができることである。さらに、
BSTキャパシタの電気特性は、その結晶格子の一致によ
り、酸素が原因として生じる欠陥を軽減させ、また、BS
T誘電薄膜層４６とSrRuO3電極４４及び４８との間の接
合面が平滑状態であることにより増進される。最後に、
この従来技術は、金属材料をプラグ４０に用いているた
め、コンタクトの電気的伝導率を高めることができるこ
とである。この方法によれば、陥凹型ストレージノード
の使用によっても第１電極４４とバリア層４２／コンタ
クト４０間のミスアライメントの許容差（tolerance）
を増加させることができ、且つ、エッチストップ層によ
り、陥凹型のエッチング深さに対する制御を良好にし
て、ウェーハにおけるキャパシタの容量値について比較
的優れた均一性が得られるようになる。
うなメリットを有する。先ず、SrRuO3とBST誘電薄膜層
４６は、同一のペロブスカイト（perovskite）構造を有
し、図１４のようにSrRuO3の第１電極４４及び第２電極
４８を使用することで、BSTの結晶温度が降下すること
である。次に、この構造は、BST誘電薄膜層４６と、SrR
uO3電極４４及び４８との間にインタフェース（interfa
cial）ならびに低誘電層がないため、BSTキャパシタの
高誘電率を確保することができることである。さらに、
BSTキャパシタの電気特性は、その結晶格子の一致によ
り、酸素が原因として生じる欠陥を軽減させ、また、BS
T誘電薄膜層４６とSrRuO3電極４４及び４８との間の接
合面が平滑状態であることにより増進される。最後に、
この従来技術は、金属材料をプラグ４０に用いているた
め、コンタクトの電気的伝導率を高めることができるこ
とである。この方法によれば、陥凹型ストレージノード
の使用によっても第１電極４４とバリア層４２／コンタ
クト４０間のミスアライメントの許容差（tolerance）
を増加させることができ、且つ、エッチストップ層によ
り、陥凹型のエッチング深さに対する制御を良好にし
て、ウェーハにおけるキャパシタの容量値について比較
的優れた均一性が得られるようになる。
【００１０】しかし、図１４におけるSrRuO3電極４４と
金属或いは多結晶シリコンのいずれかよりなるコンタク
トプラグ４０との間に、上述の材料を用いてバリア層４
２とすることにつき、唯一心配なのはTiN又はTiAlNの酸
化抵抗値である。TiAlNはTiNよりも優れた酸化抵抗値を
有するということが過去に報告されている。TiN中に含
有される約9％のアルミニウムは、その表面にAl2O3層が
形成されることにより、酸化抵抗値を増加させるという
重要な役割を果たすことが分かっている。アルミニウム
を豊富に含んだ（Al2O3）層の厚さは、通常約20nmであ
り、集積されたBSTキャパシタの抵抗値を減少させるこ
とになる。
金属或いは多結晶シリコンのいずれかよりなるコンタク
トプラグ４０との間に、上述の材料を用いてバリア層４
２とすることにつき、唯一心配なのはTiN又はTiAlNの酸
化抵抗値である。TiAlNはTiNよりも優れた酸化抵抗値を
有するということが過去に報告されている。TiN中に含
有される約9％のアルミニウムは、その表面にAl2O3層が
形成されることにより、酸化抵抗値を増加させるという
重要な役割を果たすことが分かっている。アルミニウム
を豊富に含んだ（Al2O3）層の厚さは、通常約20nmであ
り、集積されたBSTキャパシタの抵抗値を減少させるこ
とになる。
【００１１】
【発明が解決しようとする課題】BSTキャパシタは、従
来のキャパシタよりも優れたいくつかの長所、及び異な
る材料構成による他の形態のキャパシタを提供したが、
上述の製造プロセスの困難性は、ウェーハにおける各キ
ャパシタセル間の不一致、機能低下といった問題を招致
し、また、上述の製造プロセスにおける厄介な許容差
（tolerance）の問題が生じてしまう。従って、BSTを内
部電極の誘電体として応用するには、上述したような酸
化の問題及びその他従来方法における製造プロセスの困
難性を回避できる改良型のBSTキャパシタ構成プロセス
及び構造が必要となる。
来のキャパシタよりも優れたいくつかの長所、及び異な
る材料構成による他の形態のキャパシタを提供したが、
上述の製造プロセスの困難性は、ウェーハにおける各キ
ャパシタセル間の不一致、機能低下といった問題を招致
し、また、上述の製造プロセスにおける厄介な許容差
（tolerance）の問題が生じてしまう。従って、BSTを内
部電極の誘電体として応用するには、上述したような酸
化の問題及びその他従来方法における製造プロセスの困
難性を回避できる改良型のBSTキャパシタ構成プロセス
及び構造が必要となる。
【００１２】そこで、本発明は、ダイナミックランダム
アクセスメモリ（DRAM）のメモリセル内のコンタクトか
ら素子までの領域に至るバリア層を有するスタックトキ
ャパシタのストレージノードを提供することを目的とす
る。また、本発明は、ペロブスカイト（perovskite）電
極を有するストレージノードを形成する方法により、従
来技術にかかる制限と欠点により招致される複数の問題
を大幅に排除することをも目的としている。
アクセスメモリ（DRAM）のメモリセル内のコンタクトか
ら素子までの領域に至るバリア層を有するスタックトキ
ャパシタのストレージノードを提供することを目的とす
る。また、本発明は、ペロブスカイト（perovskite）電
極を有するストレージノードを形成する方法により、従
来技術にかかる制限と欠点により招致される複数の問題
を大幅に排除することをも目的としている。
【００１３】
【課題を解決するための手段】本発明は、ペロブスカイ
ト構造の導電酸化物を電極材料とする埋込型ストレージ
ノードについて開示するものである。ルテニウム（Ru）
又はルテニウム含有物（ruthenium-containing）が堆積
されて形成される導電薄膜の陥凹型（recessed）バリア
層は、ドープト多結晶シリコンコンタクト、又は、例え
ばタングステン若しくはルテニウム（Ru）の金属プラグ
のうちのいずれかの上に配置される。
ト構造の導電酸化物を電極材料とする埋込型ストレージ
ノードについて開示するものである。ルテニウム（Ru）
又はルテニウム含有物（ruthenium-containing）が堆積
されて形成される導電薄膜の陥凹型（recessed）バリア
層は、ドープト多結晶シリコンコンタクト、又は、例え
ばタングステン若しくはルテニウム（Ru）の金属プラグ
のうちのいずれかの上に配置される。
【００１４】本発明にかかるストレージノードは、半導
体基板と、半導体基板上に配置される第１絶縁膜と、第
１絶縁膜内に配置される導電層と、導電層上に形成さ
れ、導電層と電気的に接続するとともに、ルテニウムを
含むのがより好ましいバリア層と、バリア層上に配置さ
れる第１電極と、第１電極上に配置される誘電層と、誘
電層上に配置される第２電極と、を含んでなるものであ
る。すなわち、以下の構造のストレージノードを提供す
る。 （１）半導体基板と、前記半導体基板上に配置される第
１絶縁膜と、前記第１絶縁膜内に配置される導電層と、
前記導電層上に形成され、前記導電層と電気的に接続す
るとともに、ルテニウム（Ru）を含むバリア層と、前記
バリア層上に配置される第１電極と、前記第１電極上に
配置される誘電層と、前記誘電層上に配置される第２電
極と、を含んでなる記憶装置のストレージノード。 （２）前記ストレージノードが、さらに、前記第１絶縁
膜上に形成され、且つ、前記バリア層の一部を露出させ
るとともに前記第１電極をその中に形成させて前記バリ
ア層と電気接続させる開口を提供する第２絶縁膜を含む
ものである（１）記載のストレージノード。 （３）前記第２絶縁膜が、底部エッチストップ層と、前
記底部エッチストップ層上に配置される酸化層とを含む
ものである（１）又は（２）記載の記憶装置のストレー
ジノード。 （４） 前記第１絶縁膜が、酸化層と、前記酸化層上の
エッチストップ層とからなるものである（1）〜（３）
のいずれかに記載の記憶装置のストレージノード。 （５）前記バリア層が、ルテニウム、ルテニウム酸化物
及びこれらの組み合わせから選ばれた１の材料よりなる
ものである（１）〜（５）のいずれかに記載の記憶装置
のストレージノード。 （６） 前記第１電極が、ペロブスカイト酸化物からな
るものである（１）〜（５）のいずれかに記載の記憶装
置のストレージノード。 （７） 前記誘電層が、BaSrTiO3からなるものである
（１）〜（５）のいずれかに記載の記憶装置のストレー
ジノード。 （８） 半導体基板と、前記半導体基板上に配置される
第１絶縁膜と、前記第１絶縁膜内に配置される導電層
と、前記導電層上に形成され、前記導電層と電気的に接
続し、且つルテニウム（Ru）を含むバリア層と、前記第
１絶縁膜上に形成され、前記バリア層の一部を露出させ
るとともに、第１電極をその中に形成させることで前記
バリア層と電気接続させる開口を提供する第２絶縁膜
と、前記第１電極上に配置される誘電層と、前記誘電層
上に配置される第２電極と、を含んでなる記憶装置のス
トレージノード。 （９） 前記第２絶縁膜が、底部エッチストップ層と、
前記底部エッチストップ層上に配置される酸化層とを含
むものである請求項８記載の記憶装置のストレージノー
ド。 （１０） 前記第１絶縁膜が、酸化層と、前記酸化層上
のエッチストップ層とからなるものである（８）又は
（９）記載の記憶装置のストレージノード。 （１１） 前記誘電層が、BaSrTiO3からなり、前記バリ
ア層がルテニウム（Ru）、ルテニウム酸化物及びこれら
の組み合わせから選ばれた１の材料からなるものである
（８）〜（１０）のいずれかに記載のの記憶装置のスト
レージノード。 （１２） 前記第１電極が、ペロブスカイト酸化物から
なるものである（８）〜（１１）のいずれかに記載の記
憶装置のストレージノード。
体基板と、半導体基板上に配置される第１絶縁膜と、第
１絶縁膜内に配置される導電層と、導電層上に形成さ
れ、導電層と電気的に接続するとともに、ルテニウムを
含むのがより好ましいバリア層と、バリア層上に配置さ
れる第１電極と、第１電極上に配置される誘電層と、誘
電層上に配置される第２電極と、を含んでなるものであ
る。すなわち、以下の構造のストレージノードを提供す
る。 （１）半導体基板と、前記半導体基板上に配置される第
１絶縁膜と、前記第１絶縁膜内に配置される導電層と、
前記導電層上に形成され、前記導電層と電気的に接続す
るとともに、ルテニウム（Ru）を含むバリア層と、前記
バリア層上に配置される第１電極と、前記第１電極上に
配置される誘電層と、前記誘電層上に配置される第２電
極と、を含んでなる記憶装置のストレージノード。 （２）前記ストレージノードが、さらに、前記第１絶縁
膜上に形成され、且つ、前記バリア層の一部を露出させ
るとともに前記第１電極をその中に形成させて前記バリ
ア層と電気接続させる開口を提供する第２絶縁膜を含む
ものである（１）記載のストレージノード。 （３）前記第２絶縁膜が、底部エッチストップ層と、前
記底部エッチストップ層上に配置される酸化層とを含む
ものである（１）又は（２）記載の記憶装置のストレー
ジノード。 （４） 前記第１絶縁膜が、酸化層と、前記酸化層上の
エッチストップ層とからなるものである（1）〜（３）
のいずれかに記載の記憶装置のストレージノード。 （５）前記バリア層が、ルテニウム、ルテニウム酸化物
及びこれらの組み合わせから選ばれた１の材料よりなる
ものである（１）〜（５）のいずれかに記載の記憶装置
のストレージノード。 （６） 前記第１電極が、ペロブスカイト酸化物からな
るものである（１）〜（５）のいずれかに記載の記憶装
置のストレージノード。 （７） 前記誘電層が、BaSrTiO3からなるものである
（１）〜（５）のいずれかに記載の記憶装置のストレー
ジノード。 （８） 半導体基板と、前記半導体基板上に配置される
第１絶縁膜と、前記第１絶縁膜内に配置される導電層
と、前記導電層上に形成され、前記導電層と電気的に接
続し、且つルテニウム（Ru）を含むバリア層と、前記第
１絶縁膜上に形成され、前記バリア層の一部を露出させ
るとともに、第１電極をその中に形成させることで前記
バリア層と電気接続させる開口を提供する第２絶縁膜
と、前記第１電極上に配置される誘電層と、前記誘電層
上に配置される第２電極と、を含んでなる記憶装置のス
トレージノード。 （９） 前記第２絶縁膜が、底部エッチストップ層と、
前記底部エッチストップ層上に配置される酸化層とを含
むものである請求項８記載の記憶装置のストレージノー
ド。 （１０） 前記第１絶縁膜が、酸化層と、前記酸化層上
のエッチストップ層とからなるものである（８）又は
（９）記載の記憶装置のストレージノード。 （１１） 前記誘電層が、BaSrTiO3からなり、前記バリ
ア層がルテニウム（Ru）、ルテニウム酸化物及びこれら
の組み合わせから選ばれた１の材料からなるものである
（８）〜（１０）のいずれかに記載のの記憶装置のスト
レージノード。 （１２） 前記第１電極が、ペロブスカイト酸化物から
なるものである（８）〜（１１）のいずれかに記載の記
憶装置のストレージノード。
【００１５】また、本発明にかかるストレージノードを
形成する方法は、基板を提供するステップと、基板上に
第１絶縁膜を形成するステップと、第１絶縁膜内に第１
開口を形成するステップと、第１開口内に導電層を提供
するステップと、第１開口内及び導電層上に、前記導電
層と電気的に接続するよう、ルテニウムを含むバリア層
を形成するステップと、第１絶縁膜及びバリア層の上に
第２絶縁膜を形成するステップと、バリア層の一部が露
出するよう、第２絶縁膜内に第２開口を形成するステッ
プと、第２開口内に第１電極を形成するステップと、第
２絶縁膜及び第１電極の上に誘電層を形成するステップ
と、誘電層上に第２電極を形成するステップと、を含ん
でなるものである。すなわち、以下の方法が提供され
る。 （１３） 基板を提供するステップと、前記基板上に第
１絶縁膜を形成するステップと、前記第１絶縁膜内に第
１開口を形成するステップと、前記開口内に導電層を提
供するステップと、前記開口内及び前記導電層上に、前
記導電層と電気接続するよう、ルテニウムを含むバリア
層を形成するステップと、前記第１絶縁膜及び前記バリ
ア層の上に第２絶縁膜を形成するステップと、前記バリ
ア層の一部が露出するよう、前記第２絶縁膜内に第２開
口を形成するステップと、前記第２開口内に第１電極を
形成するステップと、前記第２絶縁膜及び前記第１電極
の上に誘電層を形成するステップと、前記誘電層上に第
２電極を形成するステップと、を含んでなる記憶装置の
ストレージノード製造方法。 （１４） 前記第１絶縁膜が、酸化層と、前記酸化層上
のエッチストップ層を含むものである（１３）記載の記
憶装置のストレージノード製造方法。 （１５）前記導電層が導電プラグであって、金属プラ
グ、多結晶シリコンプラグ及びこれらの組み合わせから
選ばれた１の材料より構成されるものである（１３）又
は（１４）に記載の記憶装置のストレージノード製造方
法。 （１６）前記バリア層の表面と前記第１絶縁膜の表面と
が、略同一平面となるものである（１３）〜（１５）の
いずれかに記載の記憶装置のストレージノード製造方
法。 （１７） 前記バリア層が、陥凹型の表面を備えるもの
である（１３）〜（１６）のいずれかに記載の記憶装置
のストレージノード製造方法。 （１８）前記バリア層が、ルテニウム、酸化ルテニウム
又はその結合から選ばれて構成されるものである（１
３）〜（１７）のいずれかに記載の記憶装置ストレージ
ノード製造方法。 （１９） 前記第２絶縁膜が、底部エッチストップ層
と、前記底部ストップ層上の酸化層とを含むものである
（１３）〜（１８）のいずれかに記載の記憶装置のスト
レージノード製造方法。 （２０） 前記第１電極が、ペロブスカイト酸化物を含
むものである（１３）〜（１９）のいずれかに記載の記
憶装置のストレージノード製造方法。 （２１） 前記第１電極が、前記第２開口の側壁及び底
部に形成されるものである（１３）〜（２０）のいずれ
かに記載の記憶装置のストレージノード製造方法。 （２２） 前記誘電層が、BaSrTiO3を含むものである
（１３）〜（２１）のいずれかに記載の記憶装置のスト
レージノード製造方法。 （２３） 前記第２絶縁膜内に形成される前記第２開口
が、前記バリア層の表面全体を露出させるものである
（１３）〜（２２）のいずれかに記載の記憶装置のスト
レージノード製造方法。
形成する方法は、基板を提供するステップと、基板上に
第１絶縁膜を形成するステップと、第１絶縁膜内に第１
開口を形成するステップと、第１開口内に導電層を提供
するステップと、第１開口内及び導電層上に、前記導電
層と電気的に接続するよう、ルテニウムを含むバリア層
を形成するステップと、第１絶縁膜及びバリア層の上に
第２絶縁膜を形成するステップと、バリア層の一部が露
出するよう、第２絶縁膜内に第２開口を形成するステッ
プと、第２開口内に第１電極を形成するステップと、第
２絶縁膜及び第１電極の上に誘電層を形成するステップ
と、誘電層上に第２電極を形成するステップと、を含ん
でなるものである。すなわち、以下の方法が提供され
る。 （１３） 基板を提供するステップと、前記基板上に第
１絶縁膜を形成するステップと、前記第１絶縁膜内に第
１開口を形成するステップと、前記開口内に導電層を提
供するステップと、前記開口内及び前記導電層上に、前
記導電層と電気接続するよう、ルテニウムを含むバリア
層を形成するステップと、前記第１絶縁膜及び前記バリ
ア層の上に第２絶縁膜を形成するステップと、前記バリ
ア層の一部が露出するよう、前記第２絶縁膜内に第２開
口を形成するステップと、前記第２開口内に第１電極を
形成するステップと、前記第２絶縁膜及び前記第１電極
の上に誘電層を形成するステップと、前記誘電層上に第
２電極を形成するステップと、を含んでなる記憶装置の
ストレージノード製造方法。 （１４） 前記第１絶縁膜が、酸化層と、前記酸化層上
のエッチストップ層を含むものである（１３）記載の記
憶装置のストレージノード製造方法。 （１５）前記導電層が導電プラグであって、金属プラ
グ、多結晶シリコンプラグ及びこれらの組み合わせから
選ばれた１の材料より構成されるものである（１３）又
は（１４）に記載の記憶装置のストレージノード製造方
法。 （１６）前記バリア層の表面と前記第１絶縁膜の表面と
が、略同一平面となるものである（１３）〜（１５）の
いずれかに記載の記憶装置のストレージノード製造方
法。 （１７） 前記バリア層が、陥凹型の表面を備えるもの
である（１３）〜（１６）のいずれかに記載の記憶装置
のストレージノード製造方法。 （１８）前記バリア層が、ルテニウム、酸化ルテニウム
又はその結合から選ばれて構成されるものである（１
３）〜（１７）のいずれかに記載の記憶装置ストレージ
ノード製造方法。 （１９） 前記第２絶縁膜が、底部エッチストップ層
と、前記底部ストップ層上の酸化層とを含むものである
（１３）〜（１８）のいずれかに記載の記憶装置のスト
レージノード製造方法。 （２０） 前記第１電極が、ペロブスカイト酸化物を含
むものである（１３）〜（１９）のいずれかに記載の記
憶装置のストレージノード製造方法。 （２１） 前記第１電極が、前記第２開口の側壁及び底
部に形成されるものである（１３）〜（２０）のいずれ
かに記載の記憶装置のストレージノード製造方法。 （２２） 前記誘電層が、BaSrTiO3を含むものである
（１３）〜（２１）のいずれかに記載の記憶装置のスト
レージノード製造方法。 （２３） 前記第２絶縁膜内に形成される前記第２開口
が、前記バリア層の表面全体を露出させるものである
（１３）〜（２２）のいずれかに記載の記憶装置のスト
レージノード製造方法。
【００１６】
【発明の実施の形態】前記した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
【００１７】本発明は、スタックトキャパシタストレー
ジノード及びダイナミックランダムアクセス記憶（DRA
M）のメモリセルにおけるコンタクトから素子に至るバ
リア層の適用に関し、詳細には、陥凹型ストレージノー
ドを含み、ペロブスカイト（perovskite）構造を利用し
た導電酸化物であって、例えば、SrRuO3を電極材料とす
ることが好ましい。第1電極は、ルテニウム（Ru）又は
ルテニウム含有（ruthenium-containing）導電薄膜のバ
リア層上に堆積される。ルテニウム又はルテニウム含有
導電薄膜は、導電プラグ上に配置され、この導電プラグ
は、例えば、ドープト多結晶シリコンコンタクトプラ
グ、タングステンプラグ、ルテニウムプラグ或いはその
他の金属プラグとすることができる。
ジノード及びダイナミックランダムアクセス記憶（DRA
M）のメモリセルにおけるコンタクトから素子に至るバ
リア層の適用に関し、詳細には、陥凹型ストレージノー
ドを含み、ペロブスカイト（perovskite）構造を利用し
た導電酸化物であって、例えば、SrRuO3を電極材料とす
ることが好ましい。第1電極は、ルテニウム（Ru）又は
ルテニウム含有（ruthenium-containing）導電薄膜のバ
リア層上に堆積される。ルテニウム又はルテニウム含有
導電薄膜は、導電プラグ上に配置され、この導電プラグ
は、例えば、ドープト多結晶シリコンコンタクトプラ
グ、タングステンプラグ、ルテニウムプラグ或いはその
他の金属プラグとすることができる。
【００１８】本発明が開示する方法の特徴について、以
下に説明するのは、半導体基板上のキャパシタセル及び
その他の隣接するキャパシタセルの構成だけに止めたこ
とに注意されたい。当該技術の知識を有するものであれ
ば、同様のプロセスを応用することにより、数億個のキ
ャパシタセルをウェーハ上に同時に形成することができ
るであろうから、ウェーハ全体へのキャパシタセルの形
成については、細部まで説明を加えない。
下に説明するのは、半導体基板上のキャパシタセル及び
その他の隣接するキャパシタセルの構成だけに止めたこ
とに注意されたい。当該技術の知識を有するものであれ
ば、同様のプロセスを応用することにより、数億個のキ
ャパシタセルをウェーハ上に同時に形成することができ
るであろうから、ウェーハ全体へのキャパシタセルの形
成については、細部まで説明を加えない。
【００１９】〈実施例１〉図１５から１９において、本
発明の実施例１にかかるストレージノードを形成する方
法を示す。図１５に示すように、本製造プロセスは、先
ず、半導体基板５０を提供するが、キャパシタセルの形
成ステップにおいて、基板５０の実際の厚さは図１５か
ら１９に示されるものとは限らず、また、この基板は他
の図では省略されていることに注意されたい。記憶装置
形成のため、各キャパシタセル同士を接続させるととも
に、記憶装置にそのパフォーマンスを実現させるべく、
基板５０は、一般に、制御回路を搭載し、これがトラン
ジスタ又は回路を含むものとする。図１５において、第
1絶縁膜５２は基板５０上に形成されており、この第1絶
縁膜５２は、単層の絶縁膜であってもよく、例えば二酸
化シリコンからなるものとする。また、より好ましく
は、二酸化シリコン層５２aとエッチストップ層（etch-
stop layer）５２bとからなるものとし、例えば、二酸
化シリコン層５２a上に、窒化シリコン若しくは窒化酸
化シリコン（oxy-silicon nitride）層を形成するもの
とすることができる。
発明の実施例１にかかるストレージノードを形成する方
法を示す。図１５に示すように、本製造プロセスは、先
ず、半導体基板５０を提供するが、キャパシタセルの形
成ステップにおいて、基板５０の実際の厚さは図１５か
ら１９に示されるものとは限らず、また、この基板は他
の図では省略されていることに注意されたい。記憶装置
形成のため、各キャパシタセル同士を接続させるととも
に、記憶装置にそのパフォーマンスを実現させるべく、
基板５０は、一般に、制御回路を搭載し、これがトラン
ジスタ又は回路を含むものとする。図１５において、第
1絶縁膜５２は基板５０上に形成されており、この第1絶
縁膜５２は、単層の絶縁膜であってもよく、例えば二酸
化シリコンからなるものとする。また、より好ましく
は、二酸化シリコン層５２aとエッチストップ層（etch-
stop layer）５２bとからなるものとし、例えば、二酸
化シリコン層５２a上に、窒化シリコン若しくは窒化酸
化シリコン（oxy-silicon nitride）層を形成するもの
とすることができる。
【００２０】図１６において、第1絶縁膜５２内に第1開
口５４が形成された後、この第1開口５４内に導電層５
６が形成される。同時に、図１６から１９において、隣
接するキャパシタセルの形成についても説明すると、本
発明をより理解することができる。フォトリソグラフィ
プロセスを組合わせてパターニングした領域へのエッチ
ングプロセスにより、第1開口５４が形成される。導電
層５６は、第1開口５４内に形成される導電プラグであ
る。この導電層５６について好ましいのは、金属プラ
グ、多結晶シリコンプラグ或いはその組合せであるが、
図１６に示す通りに、開口５４全部を充填しきらないも
のとする。
口５４が形成された後、この第1開口５４内に導電層５
６が形成される。同時に、図１６から１９において、隣
接するキャパシタセルの形成についても説明すると、本
発明をより理解することができる。フォトリソグラフィ
プロセスを組合わせてパターニングした領域へのエッチ
ングプロセスにより、第1開口５４が形成される。導電
層５６は、第1開口５４内に形成される導電プラグであ
る。この導電層５６について好ましいのは、金属プラ
グ、多結晶シリコンプラグ或いはその組合せであるが、
図１６に示す通りに、開口５４全部を充填しきらないも
のとする。
【００２１】図１７において、第1開口５４内及び導電
層５６上のバリア層５８の形態について説明する。バリ
ア層５８は、導電バリア層として利用され、下方に配置
された導電層５６と電気的に接続するものである。本発
明にかかるバリア層５８は、ルテニウム基材料、例え
ば、ルテニウム、ルテニウム酸化物及びこれらの組み合
わせ、即ちルテニウム酸化物（ruthenium-oxide）およ
び／またはルテニウム薄膜の堆積であるのがより望まし
い。好適な実施例としては、バリア層５８の表面と第１
絶縁膜５２の表面とが略同一平面を形成し、図１７に示
すようになっているものである。陥凹型（recessed sha
pe）のバリア層５８の表面は、陥凹（recessed）した中
間領域を有する、すなわち、周辺のバリア層５８の部分
よりも低くなっていれば尚更良く、つまり図１７に示す
ようであるとよい。このように、陥凹部の表面において
両接合面の接触領域を増加するというメリットを提供し
たことにより、両接合面の接触抵抗を低減することがで
きる。
層５６上のバリア層５８の形態について説明する。バリ
ア層５８は、導電バリア層として利用され、下方に配置
された導電層５６と電気的に接続するものである。本発
明にかかるバリア層５８は、ルテニウム基材料、例え
ば、ルテニウム、ルテニウム酸化物及びこれらの組み合
わせ、即ちルテニウム酸化物（ruthenium-oxide）およ
び／またはルテニウム薄膜の堆積であるのがより望まし
い。好適な実施例としては、バリア層５８の表面と第１
絶縁膜５２の表面とが略同一平面を形成し、図１７に示
すようになっているものである。陥凹型（recessed sha
pe）のバリア層５８の表面は、陥凹（recessed）した中
間領域を有する、すなわち、周辺のバリア層５８の部分
よりも低くなっていれば尚更良く、つまり図１７に示す
ようであるとよい。このように、陥凹部の表面において
両接合面の接触領域を増加するというメリットを提供し
たことにより、両接合面の接触抵抗を低減することがで
きる。
【００２２】図１８において、第１絶縁膜５２及びバリ
ア層５８の上に第２絶縁膜６０を形成する。この第２絶
縁膜６０は、二酸化シリコンからなるのが好ましいが、
その他の絶縁材料を用いることもできる。また、図１８
において、第２開口６２が第２絶縁膜６０内に形成さ
れ、バリア層５８の一部を露出させる。第２開口６２
は、フォトリソグラフィプロセスとエッチングプロセス
との組合せにより形成させることができる。本実施例で
は、このエッチストップ層５２ｂにより、検出可能な終
点が提供される。すなわち、エッチストップ層５２ｂが
エッチングプロセスに適度な制御を与えるとともに、エ
ッチングプロセスにより形成される第２開口６２のウェ
ーハ上の均一性を高めることができる。
ア層５８の上に第２絶縁膜６０を形成する。この第２絶
縁膜６０は、二酸化シリコンからなるのが好ましいが、
その他の絶縁材料を用いることもできる。また、図１８
において、第２開口６２が第２絶縁膜６０内に形成さ
れ、バリア層５８の一部を露出させる。第２開口６２
は、フォトリソグラフィプロセスとエッチングプロセス
との組合せにより形成させることができる。本実施例で
は、このエッチストップ層５２ｂにより、検出可能な終
点が提供される。すなわち、エッチストップ層５２ｂが
エッチングプロセスに適度な制御を与えるとともに、エ
ッチングプロセスにより形成される第２開口６２のウェ
ーハ上の均一性を高めることができる。
【００２３】図１９において、第１電極６４と、誘電層
６６と第２電極６８とが形成されている。第１電極６４
は、第２開口６２内に形成されるとともに、誘電層６６
が第２絶縁膜６０及び第１電極６４の上に形成され、最
後に第２電極６８が誘電層６６の上に形成される。好適
な実施例として、第１電極６４は、ペロブスカイト酸化
物（Perovskite metal oxide）からなり、例えば、SrRu
O3である。図１９において、第１電極６４は、第２開口
６２の側壁及び底部に形成され、さらに第１電極６４
は、バリア層５８を介して導電層５６と電気的に接続す
る。第１電極６４については、第２開口６２及び第２絶
縁膜６０上にペロブスカイト酸化物を堆積させて形成さ
せるのが望ましい。このプロセスに続いて、除去のステ
ップが実行されるが、例えば、化学機械研磨又は反応性
イオンエッチングにより、第２絶縁膜６０上のペロブス
カイト酸化物を除去し、単独の電極に分離する。
６６と第２電極６８とが形成されている。第１電極６４
は、第２開口６２内に形成されるとともに、誘電層６６
が第２絶縁膜６０及び第１電極６４の上に形成され、最
後に第２電極６８が誘電層６６の上に形成される。好適
な実施例として、第１電極６４は、ペロブスカイト酸化
物（Perovskite metal oxide）からなり、例えば、SrRu
O3である。図１９において、第１電極６４は、第２開口
６２の側壁及び底部に形成され、さらに第１電極６４
は、バリア層５８を介して導電層５６と電気的に接続す
る。第１電極６４については、第２開口６２及び第２絶
縁膜６０上にペロブスカイト酸化物を堆積させて形成さ
せるのが望ましい。このプロセスに続いて、除去のステ
ップが実行されるが、例えば、化学機械研磨又は反応性
イオンエッチングにより、第２絶縁膜６０上のペロブス
カイト酸化物を除去し、単独の電極に分離する。
【００２４】本発明で使用する誘電層６６は高誘電係数
を有するもので、より好ましくは誘電係数が100を超え
る誘電材料であり、例えば、Ba-Sr-Ti基の材料、具体的
にはBaSrTiO3がよい。また、第２電極６８は、多種類の
導電性材料から構成されるものであってもよく、例え
ば、貴金属、金属酸化物或いはその組合せ、具体的に
は、Pt、SrRuO3、RuO2又はその組合せの材料を用いるこ
とができる。
を有するもので、より好ましくは誘電係数が100を超え
る誘電材料であり、例えば、Ba-Sr-Ti基の材料、具体的
にはBaSrTiO3がよい。また、第２電極６８は、多種類の
導電性材料から構成されるものであってもよく、例え
ば、貴金属、金属酸化物或いはその組合せ、具体的に
は、Pt、SrRuO3、RuO2又はその組合せの材料を用いるこ
とができる。
【００２５】〈実施例２〉図２０から２３に示すのは、
本発明にかかる実施例２であり、同様にして第２絶縁膜
の一部にエッチストップ層を有している。図２０では、
例えば、二酸化シリコンの単絶縁膜からなる第１絶縁膜
５２について示しており、図１５に図示した二酸化シリ
コン層５２ａ及びエッチストップ層５２ｂの組合せでは
ない。さらに、図２０においては、第１開口５４と導電
層５６の形態について示している。
本発明にかかる実施例２であり、同様にして第２絶縁膜
の一部にエッチストップ層を有している。図２０では、
例えば、二酸化シリコンの単絶縁膜からなる第１絶縁膜
５２について示しており、図１５に図示した二酸化シリ
コン層５２ａ及びエッチストップ層５２ｂの組合せでは
ない。さらに、図２０においては、第１開口５４と導電
層５６の形態について示している。
【００２６】図２１に示すのは、第１開口５４内及び導
電層５６上におけるバリア層５８の形態である。図２２
においては、第２絶縁膜６０が導電層５６上に形成され
ている。この実施例によれば、第２導電層６０は、さら
に、例えば、窒化シリコン又は窒化酸化シリコンからな
る底部エッチストップ層６０ａと、底部エッチストップ
層６０ａ上に形成される二酸化シリコン層６０ｂとから
形成されるものである。よって、エッチストップ層６０
ａは、検出可能な終点を備えるプロセスにより、適度な
制御を可能とし、また、エッチングプロセスによって第
２開口６２のウェーハにおける均一性を高めることがで
きる。図２３に示す第１電極６４、誘電層６６及び第２
電極６８の形成は、図１９における方法と同様にして行
うことができる。
電層５６上におけるバリア層５８の形態である。図２２
においては、第２絶縁膜６０が導電層５６上に形成され
ている。この実施例によれば、第２導電層６０は、さら
に、例えば、窒化シリコン又は窒化酸化シリコンからな
る底部エッチストップ層６０ａと、底部エッチストップ
層６０ａ上に形成される二酸化シリコン層６０ｂとから
形成されるものである。よって、エッチストップ層６０
ａは、検出可能な終点を備えるプロセスにより、適度な
制御を可能とし、また、エッチングプロセスによって第
２開口６２のウェーハにおける均一性を高めることがで
きる。図２３に示す第１電極６４、誘電層６６及び第２
電極６８の形成は、図１９における方法と同様にして行
うことができる。
【００２７】〈実施例３〉図２４から２７において、拡
大第２開口６２ａを形成する本発明にかかる実施例３を
示す。図２４に、二酸化シリコン層５２ａと、エッチス
トップ層５２ｂとからなる第１絶縁膜５２の形態を示
す。このエッチストップ層５２ｂは、二酸化シリコン層
５２aとは異なる材料のもので、例えば、窒化シリコン
又は窒化酸化シリコンである。また、図２４では、第１
絶縁膜５２中の第１開口５４及び導電層５６の形態につ
いても説明している。
大第２開口６２ａを形成する本発明にかかる実施例３を
示す。図２４に、二酸化シリコン層５２ａと、エッチス
トップ層５２ｂとからなる第１絶縁膜５２の形態を示
す。このエッチストップ層５２ｂは、二酸化シリコン層
５２aとは異なる材料のもので、例えば、窒化シリコン
又は窒化酸化シリコンである。また、図２４では、第１
絶縁膜５２中の第１開口５４及び導電層５６の形態につ
いても説明している。
【００２８】図２６に示すように、第２絶縁膜６０は第
１絶縁膜５２上に形成される。さらに、図２６では、第
２絶縁膜６０内において、拡大第２開口６２ａにあって
は、バリア層５８の表面相当部分（バリア層５８の表面
全体）が露呈されている。この拡大第２開口６２ａは、
フォトリソグラフィプロセスとエッチングプロセスを組
合せて形成できるものである。本実施例において、エッ
チストップ層５２ｂは、検出可能な終点を有する拡大第
２開口６２aのエッチングプロセスに適度な制御を与え
るとともに、このエッチングプロセスによって形成され
る拡大第２開口６２ａのウェーハ上の均一性を増進させ
ることができる。従って、拡大第２開口６２ａのエッチ
ングプロセスが非常に制御し易いものとなり、オーバー
エッチング（over-etching）或いはアンダーエッチング
（under-etching）処理が不要となる。また、本実施例
において、第２絶縁膜６０について用いるエッチングプ
ロセスは、例えば、等方性エッチング、ケミカルドライ
エッチング、ウェットエッチング及びその組合せとし、
これらによって第２開口６２ａを形成するものとする。
１絶縁膜５２上に形成される。さらに、図２６では、第
２絶縁膜６０内において、拡大第２開口６２ａにあって
は、バリア層５８の表面相当部分（バリア層５８の表面
全体）が露呈されている。この拡大第２開口６２ａは、
フォトリソグラフィプロセスとエッチングプロセスを組
合せて形成できるものである。本実施例において、エッ
チストップ層５２ｂは、検出可能な終点を有する拡大第
２開口６２aのエッチングプロセスに適度な制御を与え
るとともに、このエッチングプロセスによって形成され
る拡大第２開口６２ａのウェーハ上の均一性を増進させ
ることができる。従って、拡大第２開口６２ａのエッチ
ングプロセスが非常に制御し易いものとなり、オーバー
エッチング（over-etching）或いはアンダーエッチング
（under-etching）処理が不要となる。また、本実施例
において、第２絶縁膜６０について用いるエッチングプ
ロセスは、例えば、等方性エッチング、ケミカルドライ
エッチング、ウェットエッチング及びその組合せとし、
これらによって第２開口６２ａを形成するものとする。
【００２９】図２７において示す第１電極６４、誘電層
６６及び第２電極６８の形成は、図１９中の方法と同様
にて行うことができる。上記の増加された表面領域に露
出するバリア層５８の上部は、その第１電極６４のコン
タクト領域を拡大するとともに、メモリセルの高速動作
を比較的低い抵抗値で実現させる。
６６及び第２電極６８の形成は、図１９中の方法と同様
にて行うことができる。上記の増加された表面領域に露
出するバリア層５８の上部は、その第１電極６４のコン
タクト領域を拡大するとともに、メモリセルの高速動作
を比較的低い抵抗値で実現させる。
【００３０】〈実施例４〉図２８から３１は、本発明の
実施例４を説明するもので、本発明にかかる実施例２及
び３におけるいくつかの特徴を結合させたものである。
図２８に示すように、本実施例で形成されるエッチスト
ップ層６０ａは、第２絶縁膜６０の一部分となり、同様
にして拡大第２開口６２ａを有している。特に、図２８
においては、単層の二酸化シリコンからなる第１絶縁膜
５２の形態を例に挙げて説明する。また、図２８は、第
１開口５４ならびに導電層５６の形態についても示すも
のである。さらに、図３０に示すように、拡大第２開口
６２ａもまた、比較的大きいスペースを提供すること
で、キャパシタセルを形成している。図３１において
は、第１電極６４の表面領域を増加させることで、キャ
パシタセルの容量値を増大させている。
実施例４を説明するもので、本発明にかかる実施例２及
び３におけるいくつかの特徴を結合させたものである。
図２８に示すように、本実施例で形成されるエッチスト
ップ層６０ａは、第２絶縁膜６０の一部分となり、同様
にして拡大第２開口６２ａを有している。特に、図２８
においては、単層の二酸化シリコンからなる第１絶縁膜
５２の形態を例に挙げて説明する。また、図２８は、第
１開口５４ならびに導電層５６の形態についても示すも
のである。さらに、図３０に示すように、拡大第２開口
６２ａもまた、比較的大きいスペースを提供すること
で、キャパシタセルを形成している。図３１において
は、第１電極６４の表面領域を増加させることで、キャ
パシタセルの容量値を増大させている。
【００３１】図２９において、第１開口５４における導
電層５６上のバリア層５８の形態を示す。また、図３０
において、第２絶縁膜６０が第１絶縁膜５２上に形成さ
れており、この第２絶縁膜６０は、例えば、二酸化シリ
コン又は窒化酸化シリコンのエッチストップ層６０ａ
と、エッチストップ層６０ａ上の二酸化シリコン層６０
ｂとからなるものである。
電層５６上のバリア層５８の形態を示す。また、図３０
において、第２絶縁膜６０が第１絶縁膜５２上に形成さ
れており、この第２絶縁膜６０は、例えば、二酸化シリ
コン又は窒化酸化シリコンのエッチストップ層６０ａ
と、エッチストップ層６０ａ上の二酸化シリコン層６０
ｂとからなるものである。
【００３２】図３０に示すように、バリア層５８全面を
露出させるために、第２絶縁膜６０内の拡大第２開口６
２ａは、エッチストップ層６０ａ及び二酸化シリコン層
６０ｂを含む形態とし、この拡大第２開口６２ａは、フ
ォトリソグラフィプロセスとエッチングプロセスとを結
合させることによって形成させることができる。この実
施例によれば、エッチストップ層６０ａにより、検出可
能な終点を有する拡大第２開口６２aが提供され、エッ
チングプロセスがより適度に制御されるようになるとと
もに、第２開口６２ａのウェーハにおける均一性が向上
される。従って、上記のエッチングプロセスは容易に達
成され、オーバーエッチング或いはアンダーエッチング
の処理が必要なくなる。この好適な実施例により、第２
開口６２ａを第２絶縁膜６０内に形成するのにエッチン
グプロセスを用いるが、例えば、等方性ドライエッチン
グ、ケミカルドライエッチング若しくはウェットエッチ
ング又はこれらを組合せて使用するものである。
露出させるために、第２絶縁膜６０内の拡大第２開口６
２ａは、エッチストップ層６０ａ及び二酸化シリコン層
６０ｂを含む形態とし、この拡大第２開口６２ａは、フ
ォトリソグラフィプロセスとエッチングプロセスとを結
合させることによって形成させることができる。この実
施例によれば、エッチストップ層６０ａにより、検出可
能な終点を有する拡大第２開口６２aが提供され、エッ
チングプロセスがより適度に制御されるようになるとと
もに、第２開口６２ａのウェーハにおける均一性が向上
される。従って、上記のエッチングプロセスは容易に達
成され、オーバーエッチング或いはアンダーエッチング
の処理が必要なくなる。この好適な実施例により、第２
開口６２ａを第２絶縁膜６０内に形成するのにエッチン
グプロセスを用いるが、例えば、等方性ドライエッチン
グ、ケミカルドライエッチング若しくはウェットエッチ
ング又はこれらを組合せて使用するものである。
【００３３】図３１に示す第１電極６４、誘電層６６及
び第２電極６８の形成は、図１９に示した方法を採用す
ることができる。増加された表面領域に露出された図３
１におけるバリア層５８の上部は、第１電極６４のコン
タクト領域を広げるとともに、メモリセルの高速動作を
低抵抗値で実現させる。さらに、図３１のように、拡大
第２開口６２ａは、より多くのスペースをキャパシタセ
ル形成のために提供し、第１電極６４表面領域の増加に
より、容量値を高めるものである。
び第２電極６８の形成は、図１９に示した方法を採用す
ることができる。増加された表面領域に露出された図３
１におけるバリア層５８の上部は、第１電極６４のコン
タクト領域を広げるとともに、メモリセルの高速動作を
低抵抗値で実現させる。さらに、図３１のように、拡大
第２開口６２ａは、より多くのスペースをキャパシタセ
ル形成のために提供し、第１電極６４表面領域の増加に
より、容量値を高めるものである。
【００３４】図１９、図２３、図２７及び図３１に基づ
いて、本発明にかかるストレージノードの四態様のそれ
ぞれ異なる実施例を説明したが、これら実施例の基本構
造はいずれも同じものである。図１９に基づく実施例を
例に挙げると、本発明にかかるストレージノードは、半
導体基板５０と、半導体基板５０上の第１絶縁膜５２
と、第１絶縁膜５２内の導電層５６とからなるものであ
る。導電層５６は、下方に配置された領域と電気的に接
続し、この領域は基板５０の一部としてもよく、例えば
パッシング（passing）トランジスタのソース領域、又
はキャパシタに接続されるとともに基板５０上に形成さ
れるその他の層上の領域であってもよい。
いて、本発明にかかるストレージノードの四態様のそれ
ぞれ異なる実施例を説明したが、これら実施例の基本構
造はいずれも同じものである。図１９に基づく実施例を
例に挙げると、本発明にかかるストレージノードは、半
導体基板５０と、半導体基板５０上の第１絶縁膜５２
と、第１絶縁膜５２内の導電層５６とからなるものであ
る。導電層５６は、下方に配置された領域と電気的に接
続し、この領域は基板５０の一部としてもよく、例えば
パッシング（passing）トランジスタのソース領域、又
はキャパシタに接続されるとともに基板５０上に形成さ
れるその他の層上の領域であってもよい。
【００３５】図１９に示すように、ストレージノード
は、導電層５６上に形成されたバリア層５８を含み、こ
のバリア層５８は、導電層５６と電気的に接続するもの
で、より好ましくはルテニウム（Ru）基材料を含むもの
である。さらに、このストレージノードは、バリア層５
８上の第１電極６４と、第１電極６４上の誘電層６６
と、誘電層６６上の第２電極６８とを含んでいる。
は、導電層５６上に形成されたバリア層５８を含み、こ
のバリア層５８は、導電層５６と電気的に接続するもの
で、より好ましくはルテニウム（Ru）基材料を含むもの
である。さらに、このストレージノードは、バリア層５
８上の第１電極６４と、第１電極６４上の誘電層６６
と、誘電層６６上の第２電極６８とを含んでいる。
【００３６】このストレージノードは、さらに、第２絶
縁膜６０が第１絶縁膜５２上に形成され、第２絶縁膜６
０に図１８に示す如くの開口６２を提供することが望ま
しく、これによって、図１９中の第１電極６４は、図１
８中の開口６２内に形成されるとともに、バリア層５８
と電気的に接続するようになる。図２２及び図３０に基
づく実施例では、第２絶縁膜６０を、底部エッチストッ
プ層６０ａと、底部エッチストップ層６０ａ上の二酸化
シリコン層６０ｂとが結合してなるものとしている。ま
た、別の実施例によるときは、図１８及び図２６に示す
ように、エッチストップ層を酸化層上に形成して、第１
絶縁膜５２を構成するものとしてもよい。
縁膜６０が第１絶縁膜５２上に形成され、第２絶縁膜６
０に図１８に示す如くの開口６２を提供することが望ま
しく、これによって、図１９中の第１電極６４は、図１
８中の開口６２内に形成されるとともに、バリア層５８
と電気的に接続するようになる。図２２及び図３０に基
づく実施例では、第２絶縁膜６０を、底部エッチストッ
プ層６０ａと、底部エッチストップ層６０ａ上の二酸化
シリコン層６０ｂとが結合してなるものとしている。ま
た、別の実施例によるときは、図１８及び図２６に示す
ように、エッチストップ層を酸化層上に形成して、第１
絶縁膜５２を構成するものとしてもよい。
【００３７】図１８、図２２、図２６及び図３０に基づ
く上記の好適な実施例において、バリア層５８の表面及
び第１絶縁膜５２の表面は、略同一平面を呈している。
また、バリア層５８は、これらの図面に表されるよう
に、陥凹状の表面を有している。このバリア層５８は、
ルテニウム基材料を含むもの、例えば、ルテニウム化合
物又はその組合せであるのが望ましく、上記の好適な実
施例においては、第１電極６４にペロブスカイト酸化物
を使用し、誘電層６６は100を超える誘電係数を有す
る、例えばBaSrTiO3といった材料からなるものとする。
第２電極６８には、導電材料を用い、例えば、貴金属、
金属化合物及びこれらの組み合わせとすることができ
る。
く上記の好適な実施例において、バリア層５８の表面及
び第１絶縁膜５２の表面は、略同一平面を呈している。
また、バリア層５８は、これらの図面に表されるよう
に、陥凹状の表面を有している。このバリア層５８は、
ルテニウム基材料を含むもの、例えば、ルテニウム化合
物又はその組合せであるのが望ましく、上記の好適な実
施例においては、第１電極６４にペロブスカイト酸化物
を使用し、誘電層６６は100を超える誘電係数を有す
る、例えばBaSrTiO3といった材料からなるものとする。
第２電極６８には、導電材料を用い、例えば、貴金属、
金属化合物及びこれらの組み合わせとすることができ
る。
【００３８】図１９、図２３、図２７及び図３１に基づ
く実施例では、陥凹部に形成された電極６４と６８を有
するストレージノードを示しているが、本発明は、上記
のストレージノードの形態を如何なる特定形態に限定す
るものではない。
く実施例では、陥凹部に形成された電極６４と６８を有
するストレージノードを示しているが、本発明は、上記
のストレージノードの形態を如何なる特定形態に限定す
るものではない。
【００３９】図３２は、ストレージノードの略全体部分
を形成する基本構造を示したものである。ストレージノ
ードは、基板５０を有する基本構造と、第１絶縁膜５２
と、導電層５６とを含んでいる。本発明のストレージノ
ードは、バリア層５８を備え、より好ましくは、それが
導電層５６及び第１電極６４ａの間に形成されるととも
に、ルテニウム基材料からなるものとすることであり、
これによりBST誘電体製造プロセスによって生じる酸化
の問題を防止することができるようになる。さらに、図
８に示すように、ストレージノードは、バリア層５８上
の第１電極６４ａと、第１電極６４ａ上の誘電層６６ａ
と、誘電層６６ａ上の第２電極６８ａとを含んでいる。
図３２では、２個の電極と１個の誘電層とを用いて形成
される平板キャパシタの基本的結合構造を示したが、当
該技術の知識を有する者であれば、本発明の理解によ
り、本発明にかかるバリア層の設計又は同等な効果を有
するバリア層の構造を応用することによって、多種の異
なる形態のキャパシタ構造を作成することができる。本
発明は、どのような形態のキャパシタ或いは電極につい
て応用するかを限定するものではない。
を形成する基本構造を示したものである。ストレージノ
ードは、基板５０を有する基本構造と、第１絶縁膜５２
と、導電層５６とを含んでいる。本発明のストレージノ
ードは、バリア層５８を備え、より好ましくは、それが
導電層５６及び第１電極６４ａの間に形成されるととも
に、ルテニウム基材料からなるものとすることであり、
これによりBST誘電体製造プロセスによって生じる酸化
の問題を防止することができるようになる。さらに、図
８に示すように、ストレージノードは、バリア層５８上
の第１電極６４ａと、第１電極６４ａ上の誘電層６６ａ
と、誘電層６６ａ上の第２電極６８ａとを含んでいる。
図３２では、２個の電極と１個の誘電層とを用いて形成
される平板キャパシタの基本的結合構造を示したが、当
該技術の知識を有する者であれば、本発明の理解によ
り、本発明にかかるバリア層の設計又は同等な効果を有
するバリア層の構造を応用することによって、多種の異
なる形態のキャパシタ構造を作成することができる。本
発明は、どのような形態のキャパシタ或いは電極につい
て応用するかを限定するものではない。
【００４０】本発明について、より好ましいのは、選択
できるバリア層で、ルテニウム基材料、例えば、ルテニ
ウム、ルテニウム酸化物又はルテニウム酸化物／ルテニ
ウム堆積構造を用いるものであり、それは図１７、図２
２、図２６及び図３０に示す通りである。推奨する上記
の方法は、以下のような複数個のメリットを有してはい
るが、これに限定されるものではない。先ず、ルテニウ
ム基バリア層５８は、第１電極６４及び誘電層６８の製
造プロセスにおいて、下方に配置されるプラグ５６の酸
化を予防することができる。次に、本発明は、SrRuO3／
BST／プレート電極が有する全ての優れた特性をそのま
ま残している。上記した導電性ルテニウム基のバリア層
５８は、例えば、ルテニウム酸化物層とすることもで
き、電極／コンタクト（５６、５８及び６４）の堆積に
おいて、集積されたBSTキャパシタの容量値全体を低下
させることがない。さらに、本発明は、第１電極６４及
びバリア層５８／コンタクトプラグ５６間のミスアライ
メントの許容差（tolerance）を増加させ、しかも、本
発明の方法によれば、図４（c）及び図６（c）中のエッ
チストップ層５２b、或いは図５（c）及び図７（c）中
のエッチストップ層６０ａにより、ウェーハ範囲内にお
けるキャパシタの容量値の均一性を高めることができ
る。
できるバリア層で、ルテニウム基材料、例えば、ルテニ
ウム、ルテニウム酸化物又はルテニウム酸化物／ルテニ
ウム堆積構造を用いるものであり、それは図１７、図２
２、図２６及び図３０に示す通りである。推奨する上記
の方法は、以下のような複数個のメリットを有してはい
るが、これに限定されるものではない。先ず、ルテニウ
ム基バリア層５８は、第１電極６４及び誘電層６８の製
造プロセスにおいて、下方に配置されるプラグ５６の酸
化を予防することができる。次に、本発明は、SrRuO3／
BST／プレート電極が有する全ての優れた特性をそのま
ま残している。上記した導電性ルテニウム基のバリア層
５８は、例えば、ルテニウム酸化物層とすることもで
き、電極／コンタクト（５６、５８及び６４）の堆積に
おいて、集積されたBSTキャパシタの容量値全体を低下
させることがない。さらに、本発明は、第１電極６４及
びバリア層５８／コンタクトプラグ５６間のミスアライ
メントの許容差（tolerance）を増加させ、しかも、本
発明の方法によれば、図４（c）及び図６（c）中のエッ
チストップ層５２b、或いは図５（c）及び図７（c）中
のエッチストップ層６０ａにより、ウェーハ範囲内にお
けるキャパシタの容量値の均一性を高めることができ
る。
【００４１】本発明では好ましい実施例を前述の通り開
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
ルテニウム基バリア層の形成により第１電極及び誘電層
の製造プロセスにおいて下方に配置されるプラグの酸化
を予防することができるとともに、SrRuO3／BST／プレ
ート電極が有する全ての優れた特性をそのまま残してお
くことができる。なお、導電性ルテニウム基のバリア層
は、例えば、ルテニウム酸化物層とすることもでき、電
極／コンタクトの堆積において、集積されたBSTキャパ
シタの容量値全体を低下させることがない。さらに、第
１電極及びバリア層／コンタクトプラグ間のミスアライ
メントの許容差（tolerance）を増加させることができ
る。しかも、本発明の方法によれば、エッチストップ層
により、ウェーハにおけるキャパシタ容量値の均一性が
高まる。
ルテニウム基バリア層の形成により第１電極及び誘電層
の製造プロセスにおいて下方に配置されるプラグの酸化
を予防することができるとともに、SrRuO3／BST／プレ
ート電極が有する全ての優れた特性をそのまま残してお
くことができる。なお、導電性ルテニウム基のバリア層
は、例えば、ルテニウム酸化物層とすることもでき、電
極／コンタクトの堆積において、集積されたBSTキャパ
シタの容量値全体を低下させることがない。さらに、第
１電極及びバリア層／コンタクトプラグ間のミスアライ
メントの許容差（tolerance）を増加させることができ
る。しかも、本発明の方法によれば、エッチストップ層
により、ウェーハにおけるキャパシタ容量値の均一性が
高まる。
【図１】従来技術にかかるSiNスペーサ及びPt-封止Ruス
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
【図２】従来技術にかかるSiNスペーサ及びPt-封止Ruス
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
【図３】従来技術にかかるSiNスペーサ及びPt-封止Ruス
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
【図４】従来技術にかかるSiNスペーサ及びPt-封止Ruス
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
【図５】従来技術にかかるSiNスペーサ及びPt-封止Ruス
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
【図６】従来技術にかかるSiNスペーサ及びPt-封止Ruス
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
トレージノードを備えた陥凹型（recessed）バリア構造
を示す説明図である。
【図７】従来技術にかかる凹溝と、埋込型CVD-TiNバリ
アプラグと、TiSiN粘着層と、BST薄膜層とが結合してな
るBSTキャパシタの集合を示す説明図である。
アプラグと、TiSiN粘着層と、BST薄膜層とが結合してな
るBSTキャパシタの集合を示す説明図である。
【図８】従来技術にかかる凹溝と、埋込型CVD-TiNバリ
アプラグと、TiSiN粘着層と、BST薄膜層とが結合してな
るBSTキャパシタの集合を示す説明図である。
アプラグと、TiSiN粘着層と、BST薄膜層とが結合してな
るBSTキャパシタの集合を示す説明図である。
【図９】従来技術にかかる凹溝と、埋込型CVD-TiNバリ
アプラグと、TiSiN粘着層と、BST薄膜層とが結合してな
るBSTキャパシタの集合を示す説明図である。
アプラグと、TiSiN粘着層と、BST薄膜層とが結合してな
るBSTキャパシタの集合を示す説明図である。
【図１０】従来技術にかかる凹溝と、埋込型CVD-TiNバ
リアプラグと、TiSiN粘着層と、BST薄膜層とが結合して
なるBSTキャパシタの集合を示す説明図である。
リアプラグと、TiSiN粘着層と、BST薄膜層とが結合して
なるBSTキャパシタの集合を示す説明図である。
【図１１】従来技術にかかる金属プラグ／TiAlN／SrRuO
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
【図１２】従来技術にかかる金属プラグ／TiAlN／SrRuO
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
【図１３】従来技術にかかる金属プラグ／TiAlN／SrRuO
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
【図１４】従来技術にかかる金属プラグ／TiAlN／SrRuO
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
3／BST／SrRuO3の埋込型キャパシタ構造を示す説明図で
ある。
【図１５】本発明にかかる実施例１に基づき、第１絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図１６】本発明にかかる実施例１に基づき、第１絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図１７】本発明にかかる実施例１に基づき、第１絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図１８】本発明にかかる実施例１に基づき、第１絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図１９】本発明にかかる実施例１に基づき、第１絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図２０】本発明にかかる実施例２に基づき、第２絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図２１】本発明にかかる実施例２に基づき、第２絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図２２】本発明にかかる実施例２に基づき、第２絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図２３】本発明にかかる実施例２に基づき、第２絶縁
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
膜の一部となるエッチストップ層を備えたストレージノ
ードを形成する方法の説明図である。
【図２４】本発明にかかる実施例３に基づき、拡大開口
を備えたストレージノードを形成する方法の説明図であ
る。
を備えたストレージノードを形成する方法の説明図であ
る。
【図２５】本発明にかかる実施例３に基づき、拡大開口
を備えたストレージノードを形成する方法の説明図であ
る。
を備えたストレージノードを形成する方法の説明図であ
る。
【図２６】本発明にかかる実施例３に基づき、拡大開口
を備えたストレージノードを形成する方法の説明図であ
る。
を備えたストレージノードを形成する方法の説明図であ
る。
【図２７】本発明にかかる実施例３に基づき、拡大開口
を備えたストレージノードを形成する方法の説明図であ
る。
を備えたストレージノードを形成する方法の説明図であ
る。
【図２８】本発明にかかる実施例２と実施例３を結合し
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
【図２９】本発明にかかる実施例２と実施例３を結合し
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
【図３０】本発明にかかる実施例２と実施例３を結合し
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
【図３１】本発明にかかる実施例２と実施例３を結合し
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
た実施例４に基づき、第２絶縁膜の一部となるエッチス
トップ層及び拡大開口を備えたストレージノードを形成
する方法の説明図である。
【図３２】本発明にかかるストレージノードの略全体部
分の基本構造図である。
分の基本構造図である。
【符号の説明】
６ 絶縁膜
８ コンタクトプラグ
９ バリア層
１０ スペーサ
１２ ストレージノード
１４ スペーサ
１６ BST薄膜層
２０ 二酸化シリコン層
２２ CVD-TiNプラグ
２４ 二酸化シリコン層
２６ 凹溝
２８ 粘着層
３０ Ptノード電極
３０ａ Ptノード電極
３２ BST薄膜層
３４ 電極
４０ 金属プラグ
４２ TiAlNバリア層
４４ 第１電極
４６ BST誘電薄膜層
４８ 第２電極
５０ 基板
５２ 第１絶縁膜
５２ａ 二酸化シリコン層
５２ｂ エッチストップ層
５４ 第１開口
５６ 導電層
５８ バリア層
６０ 第２絶縁膜
６０ａ 底部エッチストップ層
６０ｂ 二酸化シリコン層
６２ 第２開口
６２ａ 拡大開口
６４ 第１電極
６４ａ 第１電極
６６ 誘電層
６６ａ 誘電層
６８ 第２電極
６８ａ 第２電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 朱 聰明
台湾台南縣楠西郷鹿田村４鄰40之２号
(72)発明者 楊 閔傑
台湾高雄市新興区振華里10鄰民亨街131号
Ｆターム(参考） 5F083 AD24 JA14 JA38 JA39 JA40
JA43 JA45 MA05 MA06 MA17
NA08
Claims (23)
- 【請求項１】 半導体基板と、 前記半導体基板上に配置される第１絶縁膜と、 前記第１絶縁膜内に配置される導電層と、 前記導電層上に形成され、前記導電層と電気的に接続す
るとともに、ルテニウム（Ru）を含むバリア層と、 前記バリア層上に配置される第１電極と、 前記第１電極上に配置される誘電層と、 前記誘電層上に配置される第２電極と、 を含んでなる記憶装置のストレージノード。 - 【請求項２】 前記ストレージノードが、さらに、前記
第１絶縁膜上に形成され、且つ、前記バリア層の一部を
露出させるとともに前記第１電極をその中に形成させて
前記バリア層と電気接続させる開口を提供する第２絶縁
膜を含むものである請求項１記載のストレージノード。 - 【請求項３】 前記第２絶縁膜が、底部エッチストップ
層と、前記底部エッチストップ層上に配置される酸化層
とを含むものである請求項１記載の記憶装置のストレー
ジノード。 - 【請求項４】 前記第１絶縁膜が、酸化層と、前記酸化
層上のエッチストップ層とからなるものである請求項１
記載の記憶装置のストレージノード。 - 【請求項５】 前記バリア層が、ルテニウム、ルテニウ
ム酸化物及びこれらの組み合わせから選ばれた１の材料
よりなるものである請求項１記載の記憶装置のストレー
ジノード。 - 【請求項６】 前記第１電極が、ペロブスカイト酸化物
からなるものである請求項１記載の記憶装置のストレー
ジノード。 - 【請求項７】 前記誘電層が、BaSrTiO3からなるもので
ある請求項１記載の記憶装置のストレージノード。 - 【請求項８】 半導体基板と、 前記半導体基板上に配置される第１絶縁膜と、 前記第１絶縁膜内に配置される導電層と、 前記導電層上に形成され、前記導電層と電気的に接続
し、且つルテニウム（Ru）を含むバリア層と、 前記第１絶縁膜上に形成され、前記バリア層の一部を露
出させるとともに、第１電極をその中に形成させること
で前記バリア層と電気接続させる開口を提供する第２絶
縁膜と、 前記第１電極上に配置される誘電層と、 前記誘電層上に配置される第２電極と、を含んでなる記
憶装置のストレージノード。 - 【請求項９】 前記第２絶縁膜が、底部エッチストップ
層と、前記底部エッチストップ層上に配置される酸化層
とを含むものである請求項８記載の記憶装置のストレー
ジノード。 - 【請求項１０】 前記第１絶縁膜が、酸化層と、前記酸
化層上のエッチストップ層とからなるものである請求項
８記載の記憶装置のストレージノード。 - 【請求項１１】 前記誘電層が、BaSrTiO3からなり、前
記バリア層がルテニウム（Ru）、ルテニウム酸化物及び
これらの組み合わせから選ばれた１の材料からなるもの
である請求項８記載の記憶装置のストレージノード。 - 【請求項１２】 前記第１電極が、ペロブスカイト酸化
物からなるものである請求項８記載の記憶装置のストレ
ージノード。 - 【請求項１３】 基板を提供するステップと、 前記基板上に第１絶縁膜を形成するステップと、 前記第１絶縁膜内に第１開口を形成するステップと、 前記開口内に導電層を提供するステップと、 前記開口内及び前記導電層上に、前記導電層と電気接続
するよう、ルテニウムを含むバリア層を形成するステッ
プと、 前記第１絶縁膜及び前記バリア層の上に第２絶縁膜を形
成するステップと、 前記バリア層の一部が露出するよう、前記第２絶縁膜内
に第２開口を形成するステップと、 前記第２開口内に第１電極を形成するステップと、 前記第２絶縁膜及び前記第１電極の上に誘電層を形成す
るステップと、 前記誘電層上に第２電極を形成するステップと、を含ん
でなる記憶装置のストレージノード製造方法。 - 【請求項１４】 前記第１絶縁膜が、酸化層と、前記酸
化層上のエッチストップ層を含むものである請求項１３
記載の記憶装置のストレージノード製造方法。 - 【請求項１５】 前記導電層が導電プラグであって、金
属プラグ、多結晶シリコンプラグ及びこれらの組み合わ
せから選ばれた１の材料より構成されるものである請求
項１３記載の記憶装置のストレージノード製造方法。 - 【請求項１６】 前記バリア層の表面と前記第１絶縁膜
の表面とが、略同一平面となるものである請求項１３記
載の記憶装置のストレージノード製造方法。 - 【請求項１７】 前記バリア層が、陥凹型の表面を備え
るものである請求項１３記載の記憶装置のストレージノ
ード製造方法。 - 【請求項１８】 前記バリア層が、ルテニウム、酸化ル
テニウム又はその結合から選ばれて構成されるものであ
る請求項１３記載の記憶装置ストレージノード製造方
法。 - 【請求項１９】 前記第２絶縁膜が、底部エッチストッ
プ層と、前記底部ストップ層上の酸化層とを含むもので
ある請求項１３記載の記憶装置のストレージノード製造
方法。 - 【請求項２０】 前記第１電極が、ペロブスカイト酸化
物を含むものである請求項１３記載の記憶装置のストレ
ージノード製造方法。 - 【請求項２１】 前記第１電極が、前記第２開口の側壁
及び底部に形成されるものである請求項１３記載の記憶
装置のストレージノード製造方法。 - 【請求項２２】 前記誘電層が、BaSrTiO3を含むもので
ある請求項１３記載の記憶装置のストレージノード製造
方法。 - 【請求項２３】 前記第２絶縁膜内に形成される前記第
２開口が、前記バリア層の表面全体を露出させるもので
ある請求項１３記載の記憶装置のストレージノード製造
方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| TW090119373A TW499740B (en) | 2001-03-22 | 2001-08-08 | Memory-storage node and the method of fabricating the same |
| TW90119373 | 2001-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068882A true JP2003068882A (ja) | 2003-03-07 |
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ID=21679003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002064289A Pending JP2003068882A (ja) | 2001-08-08 | 2002-03-08 | 記憶装置のストレージノード及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003068882A (ja) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08191137A (ja) * | 1994-08-01 | 1996-07-23 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
| JPH08340091A (ja) * | 1995-03-22 | 1996-12-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH09116115A (ja) * | 1995-06-26 | 1997-05-02 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシター製造方法 |
| JPH1012832A (ja) * | 1996-06-21 | 1998-01-16 | Texas Instr Japan Ltd | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
| JP2000031430A (ja) * | 1998-07-03 | 2000-01-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| JP2000077622A (ja) * | 1998-08-31 | 2000-03-14 | Texas Instr Inc <Ti> | 半導体記憶装置及びその製造方法 |
| WO2000014778A1 (en) * | 1998-09-03 | 2000-03-16 | Micron Technology, Inc. | Diffusion barrier layers and methods of forming same |
| WO2000014796A1 (en) * | 1998-09-03 | 2000-03-16 | Micron Technology, Inc. | Method of forming a silicon contact interface |
| JP2001053246A (ja) * | 1999-06-02 | 2001-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2001144266A (ja) * | 1999-11-11 | 2001-05-25 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
2002
- 2002-03-08 JP JP2002064289A patent/JP2003068882A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08191137A (ja) * | 1994-08-01 | 1996-07-23 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
| JPH08340091A (ja) * | 1995-03-22 | 1996-12-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH09116115A (ja) * | 1995-06-26 | 1997-05-02 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシター製造方法 |
| JPH1012832A (ja) * | 1996-06-21 | 1998-01-16 | Texas Instr Japan Ltd | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
| JP2000031430A (ja) * | 1998-07-03 | 2000-01-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| JP2000077622A (ja) * | 1998-08-31 | 2000-03-14 | Texas Instr Inc <Ti> | 半導体記憶装置及びその製造方法 |
| WO2000014778A1 (en) * | 1998-09-03 | 2000-03-16 | Micron Technology, Inc. | Diffusion barrier layers and methods of forming same |
| WO2000014796A1 (en) * | 1998-09-03 | 2000-03-16 | Micron Technology, Inc. | Method of forming a silicon contact interface |
| JP2001053246A (ja) * | 1999-06-02 | 2001-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2001144266A (ja) * | 1999-11-11 | 2001-05-25 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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