JP2001024200A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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Abstract
(57)【要約】
【課題】 ＳＯＩ層の内部に混入した重金属不純物をゲ
ッタリングにより除去することを可能とし、耐圧や信頼
性の向上を実現し得る半導体装置を得る。 【解決手段】 半導体装置５０は、ドレイン領域８及び
ソース領域９が形成されている部分のＳＯＩ層４の主面
内において、ゲート絶縁膜６及び素子分離絶縁膜１１に
接触しないように選択的に埋め込み形成され、ゲッタリ
ングサイトとしての機能を有するポリシリコン領域１
７，１８を備えている。また、半導体装置５０は、層間
絶縁膜１２の上面とポリシリコン領域１７，１８の上面
との間で層間絶縁膜１２内を貫通して形成され、ゲッタ
リングサイトとしての機能を有するポリシリコンプラグ
によって内部が充填されたコンタクトホール１３，１５
を備えている。
ッタリングにより除去することを可能とし、耐圧や信頼
性の向上を実現し得る半導体装置を得る。 【解決手段】 半導体装置５０は、ドレイン領域８及び
ソース領域９が形成されている部分のＳＯＩ層４の主面
内において、ゲート絶縁膜６及び素子分離絶縁膜１１に
接触しないように選択的に埋め込み形成され、ゲッタリ
ングサイトとしての機能を有するポリシリコン領域１
７，１８を備えている。また、半導体装置５０は、層間
絶縁膜１２の上面とポリシリコン領域１７，１８の上面
との間で層間絶縁膜１２内を貫通して形成され、ゲッタ
リングサイトとしての機能を有するポリシリコンプラグ
によって内部が充填されたコンタクトホール１３，１５
を備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Silico
n On Insulator）基板を用いた半導体装置の構造及び製
造方法に関するものである。
n On Insulator）基板を用いた半導体装置の構造及び製
造方法に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板を用いた半導体装置は、ソー
ス・ドレイン領域における接合容量を低減できるととも
に、基板バイアス効果を低減できるため、動作の高速化
及び消費電力の低減を図ることができる。また、ＳＯＩ
基板を用いた半導体装置においては、半導体素子と基板
とが絶縁層によって互いに分離されていることから、ソ
フトエラー耐性や基板ノイズ耐性が高く、このため、半
導体装置の信頼性の向上を図ることができる。近年にお
ける半導体装置の微細化に伴い、バルク基板を用いた半
導体装置では各種性能の向上が困難になっていくと思わ
れるため、今後は、ＳＯＩ基板を用いた半導体装置がデ
バイス構造の主流になっていくものと予測される。
ス・ドレイン領域における接合容量を低減できるととも
に、基板バイアス効果を低減できるため、動作の高速化
及び消費電力の低減を図ることができる。また、ＳＯＩ
基板を用いた半導体装置においては、半導体素子と基板
とが絶縁層によって互いに分離されていることから、ソ
フトエラー耐性や基板ノイズ耐性が高く、このため、半
導体装置の信頼性の向上を図ることができる。近年にお
ける半導体装置の微細化に伴い、バルク基板を用いた半
導体装置では各種性能の向上が困難になっていくと思わ
れるため、今後は、ＳＯＩ基板を用いた半導体装置がデ
バイス構造の主流になっていくものと予測される。
【０００３】図１９は、ＳＯＩ基板を用いた従来の半導
体装置１００の構造を示す断面図である。半導体装置１
００は、シリコン基板１０２、埋め込み酸化膜１０３、
及びＳＯＩ層１０４がこの順に積層された積層構造を有
するＳＯＩ基板１０１を備えている。また、半導体装置
１００は、ＳＯＩ基板１０１の素子形成領域に形成され
たＭＯＳトランジスタ１１０を備えている。ＭＯＳトラ
ンジスタ１１０は、ＳＯＩ層１０４の主面内に選択的に
形成されたチャネル形成領域１０５と、チャネル形成領
域１０５上に形成されたゲート絶縁膜１０６と、ゲート
絶縁膜１０６上に形成されたゲート電極１０７と、チャ
ネル形成領域１０５に隣接してＳＯＩ層１０４の主面内
に形成されたドレイン領域１０８及びソース領域１０９
とを有している。
体装置１００の構造を示す断面図である。半導体装置１
００は、シリコン基板１０２、埋め込み酸化膜１０３、
及びＳＯＩ層１０４がこの順に積層された積層構造を有
するＳＯＩ基板１０１を備えている。また、半導体装置
１００は、ＳＯＩ基板１０１の素子形成領域に形成され
たＭＯＳトランジスタ１１０を備えている。ＭＯＳトラ
ンジスタ１１０は、ＳＯＩ層１０４の主面内に選択的に
形成されたチャネル形成領域１０５と、チャネル形成領
域１０５上に形成されたゲート絶縁膜１０６と、ゲート
絶縁膜１０６上に形成されたゲート電極１０７と、チャ
ネル形成領域１０５に隣接してＳＯＩ層１０４の主面内
に形成されたドレイン領域１０８及びソース領域１０９
とを有している。
【０００４】また、半導体装置１００は、ＳＯＩ基板１
０１の素子分離領域においてＳＯＩ層１０４の主面内に
形成された素子分離絶縁膜１１１と、ＭＯＳトランジス
タ１１０及び素子分離絶縁膜１１１上に形成された層間
絶縁膜１１２とを備えている。さらに、半導体装置１０
０は、層間絶縁膜１１２の上面とドレイン領域１０８の
上面との間で層間絶縁膜１１２内を貫通して形成され、
内部が導体で充填されたコンタクトホール１１３と、コ
ンタクトホール１１３が形成されている部分の層間絶縁
膜１１２の上面上に形成されたドレイン配線１１４と、
層間絶縁膜１１２の上面とソース領域１０９の上面との
間で層間絶縁膜１１２内を貫通して形成され、内部が導
体で充填されたコンタクトホール１１５と、コンタクト
ホール１１５が形成されている部分の層間絶縁膜１１２
の上面上に形成されたソース配線１１６とを備えてい
る。
０１の素子分離領域においてＳＯＩ層１０４の主面内に
形成された素子分離絶縁膜１１１と、ＭＯＳトランジス
タ１１０及び素子分離絶縁膜１１１上に形成された層間
絶縁膜１１２とを備えている。さらに、半導体装置１０
０は、層間絶縁膜１１２の上面とドレイン領域１０８の
上面との間で層間絶縁膜１１２内を貫通して形成され、
内部が導体で充填されたコンタクトホール１１３と、コ
ンタクトホール１１３が形成されている部分の層間絶縁
膜１１２の上面上に形成されたドレイン配線１１４と、
層間絶縁膜１１２の上面とソース領域１０９の上面との
間で層間絶縁膜１１２内を貫通して形成され、内部が導
体で充填されたコンタクトホール１１５と、コンタクト
ホール１１５が形成されている部分の層間絶縁膜１１２
の上面上に形成されたソース配線１１６とを備えてい
る。
【０００５】
【発明が解決しようとする課題】図１９に示した半導体
装置は様々な工程を経て製造される。そして、これらの
工程によって、鉄、ニッケル、銅等の重金属不純物が、
ＳＯＩ層１０４の表面上に付着したりＳＯＩ層１０４の
内部に混入する。例えば、エッチング工程によって重金
属不純物がＳＯＩ層１０４の表面上に付着し、イオン注
入工程によって重金属不純物がＳＯＩ層１０４の内部に
混入する。
装置は様々な工程を経て製造される。そして、これらの
工程によって、鉄、ニッケル、銅等の重金属不純物が、
ＳＯＩ層１０４の表面上に付着したりＳＯＩ層１０４の
内部に混入する。例えば、エッチング工程によって重金
属不純物がＳＯＩ層１０４の表面上に付着し、イオン注
入工程によって重金属不純物がＳＯＩ層１０４の内部に
混入する。
【０００６】例としてこれらの重金属不純物がゲート絶
縁膜１０６に及ぼす影響を考えると、ＳＯＩ層１０４の
表面上に付着した重金属不純物は、ゲート絶縁膜１０６
を形成するための熱酸化工程を実行する前に、ＳＯＩ層
１０４の表面を酸やアルカリを用いて洗浄することによ
って除去することができる。一方、ＳＯＩ層１０４の内
部に混入した重金属不純物は、洗浄によっては除去する
ことができない。しかも、ゲッタリングサイトを基板の
裏面に形成することにより重金属不純物を除去可能なバ
ルク基板とは異なり、ＳＯＩ基板では、埋め込み酸化膜
１０３の存在により、裏面にゲッタリングサイトを形成
することができない。このため、ＳＯＩ層１０４の内部
に混入した重金属不純物はゲート絶縁膜１０６内に取り
込まれ、ゲート絶縁膜１０６の耐圧や信頼性の低下を引
き起こす原因となる。このようにＳＯＩ基板を用いた従
来の半導体装置によると、ＳＯＩ層の内部に混入した重
金属不純物をゲッタリングにより除去できないという問
題があった。
縁膜１０６に及ぼす影響を考えると、ＳＯＩ層１０４の
表面上に付着した重金属不純物は、ゲート絶縁膜１０６
を形成するための熱酸化工程を実行する前に、ＳＯＩ層
１０４の表面を酸やアルカリを用いて洗浄することによ
って除去することができる。一方、ＳＯＩ層１０４の内
部に混入した重金属不純物は、洗浄によっては除去する
ことができない。しかも、ゲッタリングサイトを基板の
裏面に形成することにより重金属不純物を除去可能なバ
ルク基板とは異なり、ＳＯＩ基板では、埋め込み酸化膜
１０３の存在により、裏面にゲッタリングサイトを形成
することができない。このため、ＳＯＩ層１０４の内部
に混入した重金属不純物はゲート絶縁膜１０６内に取り
込まれ、ゲート絶縁膜１０６の耐圧や信頼性の低下を引
き起こす原因となる。このようにＳＯＩ基板を用いた従
来の半導体装置によると、ＳＯＩ層の内部に混入した重
金属不純物をゲッタリングにより除去できないという問
題があった。
【０００７】本発明はかかる問題を解決するためになさ
れたものであり、ＳＯＩ基板を用いた半導体装置に関し
て、ＳＯＩ層の内部に混入した重金属不純物をゲッタリ
ングにより除去することを可能とし、耐圧や信頼性の向
上を実現し得る半導体装置の構造及び製造方法を得るこ
とを目的とするものである。
れたものであり、ＳＯＩ基板を用いた半導体装置に関し
て、ＳＯＩ層の内部に混入した重金属不純物をゲッタリ
ングにより除去することを可能とし、耐圧や信頼性の向
上を実現し得る半導体装置の構造及び製造方法を得るこ
とを目的とするものである。
【０００８】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
と、ＳＯＩ基板の素子形成領域に形成され、半導体層の
主面内に選択的に形成されたチャネル形成領域、チャネ
ル形成領域上に形成されたゲート絶縁膜、ゲート絶縁膜
上に形成されたゲート電極、及びチャネル形成領域に隣
接して半導体層の主面内に形成されたソース・ドレイン
領域を有するトランジスタと、トランジスタ上に形成さ
れた層間絶縁膜と、ソース・ドレイン領域が形成されて
いる部分の半導体層の主面内において、ゲート絶縁膜に
接触しないように選択的に形成された多結晶半導体領域
と、層間絶縁膜の上面と多結晶半導体領域の上面との間
で層間絶縁膜内を貫通して形成され、内部が多結晶半導
体で充填されたコンタクトホールとを備えるものであ
る。
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
と、ＳＯＩ基板の素子形成領域に形成され、半導体層の
主面内に選択的に形成されたチャネル形成領域、チャネ
ル形成領域上に形成されたゲート絶縁膜、ゲート絶縁膜
上に形成されたゲート電極、及びチャネル形成領域に隣
接して半導体層の主面内に形成されたソース・ドレイン
領域を有するトランジスタと、トランジスタ上に形成さ
れた層間絶縁膜と、ソース・ドレイン領域が形成されて
いる部分の半導体層の主面内において、ゲート絶縁膜に
接触しないように選択的に形成された多結晶半導体領域
と、層間絶縁膜の上面と多結晶半導体領域の上面との間
で層間絶縁膜内を貫通して形成され、内部が多結晶半導
体で充填されたコンタクトホールとを備えるものであ
る。
【０００９】また、この発明のうち請求項２に記載の半
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板の素子形成領域に形成され、半導体層の主面内に選
択的に形成されたチャネル形成領域、チャネル形成領域
上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成さ
れたゲート電極、及びチャネル形成領域に隣接して半導
体層の主面内に形成されたソース・ドレイン領域を有す
るトランジスタと、ソース・ドレイン領域が形成されて
いる部分の半導体層の主面上において、ゲート絶縁膜に
接触しないように選択的に形成された多結晶半導体領域
とを備えるものである。
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板の素子形成領域に形成され、半導体層の主面内に選
択的に形成されたチャネル形成領域、チャネル形成領域
上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成さ
れたゲート電極、及びチャネル形成領域に隣接して半導
体層の主面内に形成されたソース・ドレイン領域を有す
るトランジスタと、ソース・ドレイン領域が形成されて
いる部分の半導体層の主面上において、ゲート絶縁膜に
接触しないように選択的に形成された多結晶半導体領域
とを備えるものである。
【００１０】また、この発明のうち請求項３に記載の半
導体装置は、請求項２に記載の半導体装置であって、ト
ランジスタ上に形成された層間絶縁膜と、層間絶縁膜の
上面と多結晶半導体領域の上面との間で層間絶縁膜内を
貫通して形成され、内部が多結晶半導体で充填されたコ
ンタクトホールとをさらに備えるものである。
導体装置は、請求項２に記載の半導体装置であって、ト
ランジスタ上に形成された層間絶縁膜と、層間絶縁膜の
上面と多結晶半導体領域の上面との間で層間絶縁膜内を
貫通して形成され、内部が多結晶半導体で充填されたコ
ンタクトホールとをさらに備えるものである。
【００１１】また、この発明のうち請求項４に記載の半
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、ＳＯＩ基板の素子分離領域において半
導体層の主面内に形成された素子分離絶縁膜をさらに備
え、多結晶半導体領域は、素子分離絶縁膜にも接触しな
いように形成されていることを特徴とするものである。
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、ＳＯＩ基板の素子分離領域において半
導体層の主面内に形成された素子分離絶縁膜をさらに備
え、多結晶半導体領域は、素子分離絶縁膜にも接触しな
いように形成されていることを特徴とするものである。
【００１２】また、この発明のうち請求項５に記載の半
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板の素子形成領域に形成され、半導体層の主面内に選
択的に形成されたチャネル形成領域、チャネル形成領域
上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成さ
れたゲート電極、及びチャネル形成領域に隣接して半導
体層の主面内に形成されたソース・ドレイン領域を有す
るトランジスタと、ソース・ドレイン領域の下方の絶縁
層の上面と絶縁層の底面との間で絶縁層内を選択的に貫
通して形成された第１の多結晶半導体領域とを備えるも
のである。
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板の素子形成領域に形成され、半導体層の主面内に選
択的に形成されたチャネル形成領域、チャネル形成領域
上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成さ
れたゲート電極、及びチャネル形成領域に隣接して半導
体層の主面内に形成されたソース・ドレイン領域を有す
るトランジスタと、ソース・ドレイン領域の下方の絶縁
層の上面と絶縁層の底面との間で絶縁層内を選択的に貫
通して形成された第１の多結晶半導体領域とを備えるも
のである。
【００１３】また、この発明のうち請求項６に記載の半
導体装置は、請求項５に記載の半導体装置であって、ソ
ース・ドレイン領域内に選択的に形成され、第１の多結
晶半導体領域に繋がる第２の多結晶半導体領域をさらに
備えるものである。
導体装置は、請求項５に記載の半導体装置であって、ソ
ース・ドレイン領域内に選択的に形成され、第１の多結
晶半導体領域に繋がる第２の多結晶半導体領域をさらに
備えるものである。
【００１４】また、この発明のうち請求項７に記載の半
導体装置は、請求項５又は６に記載の半導体装置であっ
て、半導体基板と絶縁層との間に形成され、第１の多結
晶半導体領域に繋がる多結晶半導体層をさらに備えるも
のである。
導体装置は、請求項５又は６に記載の半導体装置であっ
て、半導体基板と絶縁層との間に形成され、第１の多結
晶半導体領域に繋がる多結晶半導体層をさらに備えるも
のである。
【００１５】また、この発明のうち請求項８に記載の半
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板の素子分離領域において、絶縁層に達しないように
半導体層の主面内に形成されたトレンチ型素子分離絶縁
膜と、ＳＯＩ基板の素子分離領域において、素子分離絶
縁膜が形成されていない部分の半導体層内に局所的に形
成された結晶欠陥領域とを備えるものである。
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板の素子分離領域において、絶縁層に達しないように
半導体層の主面内に形成されたトレンチ型素子分離絶縁
膜と、ＳＯＩ基板の素子分離領域において、素子分離絶
縁膜が形成されていない部分の半導体層内に局所的に形
成された結晶欠陥領域とを備えるものである。
【００１６】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、（ａ）半導体基板、絶縁層、及
び半導体層がこの順に積層された積層構造を有するＳＯ
Ｉ基板の素子分離領域に、素子分離絶縁膜を形成する工
程と、（ｂ）ＳＯＩ基板の素子形成領域に、半導体層の
主面内に選択的に設けられたチャネル形成領域、チャネ
ル形成領域上に設けられたゲート構造、及びチャネル形
成領域に隣接して半導体層の主面内に設けられたソース
・ドレイン領域を有するトランジスタを形成する工程
と、（ｃ）工程（ａ）及び（ｂ）よりも後に実行され、
素子分離絶縁膜とゲート構造とによって規定して、ソー
ス・ドレイン領域上に多結晶半導体層を自己整合的に選
択成長する工程とを備えるものである。
導体装置の製造方法は、（ａ）半導体基板、絶縁層、及
び半導体層がこの順に積層された積層構造を有するＳＯ
Ｉ基板の素子分離領域に、素子分離絶縁膜を形成する工
程と、（ｂ）ＳＯＩ基板の素子形成領域に、半導体層の
主面内に選択的に設けられたチャネル形成領域、チャネ
ル形成領域上に設けられたゲート構造、及びチャネル形
成領域に隣接して半導体層の主面内に設けられたソース
・ドレイン領域を有するトランジスタを形成する工程
と、（ｃ）工程（ａ）及び（ｂ）よりも後に実行され、
素子分離絶縁膜とゲート構造とによって規定して、ソー
ス・ドレイン領域上に多結晶半導体層を自己整合的に選
択成長する工程とを備えるものである。
【００１７】また、この発明のうち請求項１０に記載の
半導体装置の製造方法は、（ａ）半導体基板、絶縁層、
及び半導体層がこの順に積層された積層構造を有するＳ
ＯＩ基板の半導体層の主面上に、ゲート絶縁膜の形成予
定領域を避けて多結晶半導体層を形成する工程と、
（ｂ）工程（ａ）よりも後に実行され、熱処理を行うこ
とにより、半導体層の内部に混入している不純物を多結
晶半導体層内にゲッタリングする工程と、（ｃ）工程
（ｂ）よりも後に実行され、多結晶半導体層を除去する
工程とを備えるものである。
半導体装置の製造方法は、（ａ）半導体基板、絶縁層、
及び半導体層がこの順に積層された積層構造を有するＳ
ＯＩ基板の半導体層の主面上に、ゲート絶縁膜の形成予
定領域を避けて多結晶半導体層を形成する工程と、
（ｂ）工程（ａ）よりも後に実行され、熱処理を行うこ
とにより、半導体層の内部に混入している不純物を多結
晶半導体層内にゲッタリングする工程と、（ｃ）工程
（ｂ）よりも後に実行され、多結晶半導体層を除去する
工程とを備えるものである。
【００１８】また、この発明のうち請求項１１に記載の
半導体装置の製造方法は、（ａ）半導体基板、絶縁層、
及び半導体層がこの順に積層された積層構造を有するＳ
ＯＩ基板の半導体層の主面上に、ゲート絶縁膜を選択的
に形成する工程と、（ｂ）工程（ａ）よりも後に実行さ
れ、ゲート絶縁膜の下方の半導体層内に、トランジスタ
の動作しきい値電圧を調整するためのイオンを注入する
工程とを備えるものである。
半導体装置の製造方法は、（ａ）半導体基板、絶縁層、
及び半導体層がこの順に積層された積層構造を有するＳ
ＯＩ基板の半導体層の主面上に、ゲート絶縁膜を選択的
に形成する工程と、（ｂ）工程（ａ）よりも後に実行さ
れ、ゲート絶縁膜の下方の半導体層内に、トランジスタ
の動作しきい値電圧を調整するためのイオンを注入する
工程とを備えるものである。
【００１９】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る半導体装置５０の構造を示す断面図
である。半導体装置５０は、シリコン基板２、１００〜
５００ｎｍ程度の膜厚を有する埋め込み酸化膜３、及び
３０〜２００ｎｍ程度の膜厚を有するＳＯＩ層４（半導
体層）がこの順に積層された積層構造を有するＳＯＩ基
板１を備えている。また、半導体装置５０は、ＳＯＩ基
板１の素子形成領域に形成されたＭＯＳトランジスタ１
０を備えている。ＭＯＳトランジスタ１０は、ＳＯＩ層
４の主面内に選択的に形成され、１×１０17〜１×１０
18（／ｃｍ3）程度の不純物（ＮＭＯＳトランジスタに
おいてはｐ型不純物）が導入されたチャネル形成領域５
と、チャネル形成領域５上に形成され、５ｎｍ程度の膜
厚を有するゲート絶縁膜６と、ゲート絶縁膜６上に形成
され、０．２μｍ程度のゲート長を有するゲート電極７
と、チャネル形成領域５に隣接してＳＯＩ層４の主面内
に形成され、１×１０19〜１×１０21（／ｃｍ3）程度
の不純物（ＮＭＯＳトランジスタにおいてはｎ型不純
物）が導入されたドレイン領域８及びソース領域９とを
有している。
実施の形態１に係る半導体装置５０の構造を示す断面図
である。半導体装置５０は、シリコン基板２、１００〜
５００ｎｍ程度の膜厚を有する埋め込み酸化膜３、及び
３０〜２００ｎｍ程度の膜厚を有するＳＯＩ層４（半導
体層）がこの順に積層された積層構造を有するＳＯＩ基
板１を備えている。また、半導体装置５０は、ＳＯＩ基
板１の素子形成領域に形成されたＭＯＳトランジスタ１
０を備えている。ＭＯＳトランジスタ１０は、ＳＯＩ層
４の主面内に選択的に形成され、１×１０17〜１×１０
18（／ｃｍ3）程度の不純物（ＮＭＯＳトランジスタに
おいてはｐ型不純物）が導入されたチャネル形成領域５
と、チャネル形成領域５上に形成され、５ｎｍ程度の膜
厚を有するゲート絶縁膜６と、ゲート絶縁膜６上に形成
され、０．２μｍ程度のゲート長を有するゲート電極７
と、チャネル形成領域５に隣接してＳＯＩ層４の主面内
に形成され、１×１０19〜１×１０21（／ｃｍ3）程度
の不純物（ＮＭＯＳトランジスタにおいてはｎ型不純
物）が導入されたドレイン領域８及びソース領域９とを
有している。
【００２０】また、半導体装置５０は、ＳＯＩ基板１の
素子分離領域においてＳＯＩ層４の主面内に形成された
素子分離絶縁膜１１と、ＭＯＳトランジスタ１０及び素
子分離絶縁膜１１上に形成された層間絶縁膜１２とを備
えている。また、半導体装置５０は、ドレイン領域８が
形成されている部分のＳＯＩ層４の主面内において、ゲ
ート絶縁膜６及び素子分離絶縁膜１１に接触しないよう
に選択的に埋め込み形成され、ゲッタリングサイトとし
ての機能を有するポリシリコン領域１７と、ソース領域
９が形成されている部分のＳＯＩ層４の主面内におい
て、ゲート絶縁膜６及び素子分離絶縁膜１１に接触しな
いように選択的に埋め込み形成され、ゲッタリングサイ
トとしての機能を有するポリシリコン領域１８とを備え
ている。
素子分離領域においてＳＯＩ層４の主面内に形成された
素子分離絶縁膜１１と、ＭＯＳトランジスタ１０及び素
子分離絶縁膜１１上に形成された層間絶縁膜１２とを備
えている。また、半導体装置５０は、ドレイン領域８が
形成されている部分のＳＯＩ層４の主面内において、ゲ
ート絶縁膜６及び素子分離絶縁膜１１に接触しないよう
に選択的に埋め込み形成され、ゲッタリングサイトとし
ての機能を有するポリシリコン領域１７と、ソース領域
９が形成されている部分のＳＯＩ層４の主面内におい
て、ゲート絶縁膜６及び素子分離絶縁膜１１に接触しな
いように選択的に埋め込み形成され、ゲッタリングサイ
トとしての機能を有するポリシリコン領域１８とを備え
ている。
【００２１】また、半導体装置５０は、層間絶縁膜１２
の上面とポリシリコン領域１７の上面との間で層間絶縁
膜１２内を貫通して形成され、ゲッタリングサイトとし
ての機能を有するドープトポリシリコンプラグによって
内部が充填されたコンタクトホール１３と、コンタクト
ホール１３が形成されている部分の層間絶縁膜１２の上
面上に形成されたドレイン配線１４とを備えている。さ
らに、半導体装置５０は、層間絶縁膜１２の上面とポリ
シリコン領域１８の上面との間で層間絶縁膜１２内を貫
通して形成され、ゲッタリングサイトとしての機能を有
するドープトポリシリコンプラグによって内部が充填さ
れたコンタクトホール１５と、コンタクトホール１５が
形成されている部分の層間絶縁膜１２の上面上に形成さ
れたソース配線１６とを備えている。
の上面とポリシリコン領域１７の上面との間で層間絶縁
膜１２内を貫通して形成され、ゲッタリングサイトとし
ての機能を有するドープトポリシリコンプラグによって
内部が充填されたコンタクトホール１３と、コンタクト
ホール１３が形成されている部分の層間絶縁膜１２の上
面上に形成されたドレイン配線１４とを備えている。さ
らに、半導体装置５０は、層間絶縁膜１２の上面とポリ
シリコン領域１８の上面との間で層間絶縁膜１２内を貫
通して形成され、ゲッタリングサイトとしての機能を有
するドープトポリシリコンプラグによって内部が充填さ
れたコンタクトホール１５と、コンタクトホール１５が
形成されている部分の層間絶縁膜１２の上面上に形成さ
れたソース配線１６とを備えている。
【００２２】このように本実施の形態１に係る半導体装
置５０によれば、ドレイン領域８内にポリシリコン領域
１７を埋め込み形成するとともに、ソース領域９内にポ
リシリコン領域１８を埋め込み形成した。また、コンタ
クトホール１３内をドープトポリシリコンプラグによっ
て充填するとともに、コンタクトホール１５内をドープ
トポリシリコンプラグによって充填した。従って、半導
体装置５０の製造工程中にＳＯＩ層４の内部に重金属不
純物が混入した場合であっても、ポリシリコン領域１
７，１８及びコンタクトホール１３，１５内を充填する
ドープトポリシリコンプラグがそれぞれゲッタリングサ
イトとしての機能を有するため、重金属不純物をゲッタ
リングにより除去することができる。
置５０によれば、ドレイン領域８内にポリシリコン領域
１７を埋め込み形成するとともに、ソース領域９内にポ
リシリコン領域１８を埋め込み形成した。また、コンタ
クトホール１３内をドープトポリシリコンプラグによっ
て充填するとともに、コンタクトホール１５内をドープ
トポリシリコンプラグによって充填した。従って、半導
体装置５０の製造工程中にＳＯＩ層４の内部に重金属不
純物が混入した場合であっても、ポリシリコン領域１
７，１８及びコンタクトホール１３，１５内を充填する
ドープトポリシリコンプラグがそれぞれゲッタリングサ
イトとしての機能を有するため、重金属不純物をゲッタ
リングにより除去することができる。
【００２３】特に、ポリシリコン領域１７，１８は、ゲ
ート絶縁膜６を形成するための熱酸化工程を実行する前
に予め形成しておくのが望ましい。これにより、ＳＯＩ
層４の内部に混入した重金属不純物をゲッタリングによ
って除去した後にゲート絶縁膜６を形成することがで
き、ゲート絶縁膜６内に重金属不純物が取り込まれるこ
とを防止することができる。
ート絶縁膜６を形成するための熱酸化工程を実行する前
に予め形成しておくのが望ましい。これにより、ＳＯＩ
層４の内部に混入した重金属不純物をゲッタリングによ
って除去した後にゲート絶縁膜６を形成することがで
き、ゲート絶縁膜６内に重金属不純物が取り込まれるこ
とを防止することができる。
【００２４】また、ゲート絶縁膜６に接触しないように
ポリシリコン領域１７，１８を形成したため、熱膨張係
数の相違に起因してポリシリコン領域１７，１８がゲー
ト絶縁膜６の端部にストレスを与えて、ゲート絶縁膜６
の端部下方の接合部においてリーク電流が発生する、と
いう事態を回避することができる。即ち、ポリシリコン
領域１７，１８がゲート絶縁膜６の電気的特性に影響を
及ぼすことはなく、ゲート絶縁膜６の耐圧や信頼性が低
下することを防止することができる。
ポリシリコン領域１７，１８を形成したため、熱膨張係
数の相違に起因してポリシリコン領域１７，１８がゲー
ト絶縁膜６の端部にストレスを与えて、ゲート絶縁膜６
の端部下方の接合部においてリーク電流が発生する、と
いう事態を回避することができる。即ち、ポリシリコン
領域１７，１８がゲート絶縁膜６の電気的特性に影響を
及ぼすことはなく、ゲート絶縁膜６の耐圧や信頼性が低
下することを防止することができる。
【００２５】さらに、素子分離絶縁膜１１に接触しない
ようにポリシリコン領域１７，１８を形成したため、熱
膨張係数の相違に起因してポリシリコン領域１７，１８
が素子分離絶縁膜１１の端部にストレスを与えて、素子
分離絶縁膜１１の端部下方の接合部においてリーク電流
が発生する、という事態を回避することができる。即
ち、ポリシリコン領域１７，１８が素子分離絶縁膜１１
の分離特性に影響を及ぼすことはなく、素子分離絶縁膜
１１の分離特性の低下を防止することができる。
ようにポリシリコン領域１７，１８を形成したため、熱
膨張係数の相違に起因してポリシリコン領域１７，１８
が素子分離絶縁膜１１の端部にストレスを与えて、素子
分離絶縁膜１１の端部下方の接合部においてリーク電流
が発生する、という事態を回避することができる。即
ち、ポリシリコン領域１７，１８が素子分離絶縁膜１１
の分離特性に影響を及ぼすことはなく、素子分離絶縁膜
１１の分離特性の低下を防止することができる。
【００２６】実施の形態２．図２は、本発明の実施の形
態２に係る半導体装置５１の構造を示す断面図である。
半導体装置５１は、図１に示した上記実施の形態１に係
る半導体装置５０と同様に、ＳＯＩ基板１、ＭＯＳトラ
ンジスタ１０、層間絶縁膜１２、素子分離絶縁膜１１、
ドレイン配線１４、及びソース配線１６を備えている。
態２に係る半導体装置５１の構造を示す断面図である。
半導体装置５１は、図１に示した上記実施の形態１に係
る半導体装置５０と同様に、ＳＯＩ基板１、ＭＯＳトラ
ンジスタ１０、層間絶縁膜１２、素子分離絶縁膜１１、
ドレイン配線１４、及びソース配線１６を備えている。
【００２７】また、半導体装置５１は、ドレイン領域８
が形成されている部分のＳＯＩ層４の主面上において、
ゲート絶縁膜６及び素子分離絶縁膜１１に接触しないよ
うに選択的に形成され、ゲッタリングサイトとしての機
能を有するポリシリコン領域１９と、ソース領域９が形
成されている部分のＳＯＩ層４の主面上において、ゲー
ト絶縁膜６及び素子分離絶縁膜１１に接触しないように
選択的に形成され、ゲッタリングサイトとしての機能を
有するポリシリコン領域２０とを備えている。ポリシリ
コン領域１９，２０は、ＣＶＤ法によってＳＯＩ層４の
主面上の全面にポリシリコン膜を堆積した後、写真製版
法によって所定の開口パターンを有するレジストをポリ
シリコン膜上に形成し、その後、そのレジストをマスク
としてポリシリコン膜をエッチングすることによって形
成することができる。
が形成されている部分のＳＯＩ層４の主面上において、
ゲート絶縁膜６及び素子分離絶縁膜１１に接触しないよ
うに選択的に形成され、ゲッタリングサイトとしての機
能を有するポリシリコン領域１９と、ソース領域９が形
成されている部分のＳＯＩ層４の主面上において、ゲー
ト絶縁膜６及び素子分離絶縁膜１１に接触しないように
選択的に形成され、ゲッタリングサイトとしての機能を
有するポリシリコン領域２０とを備えている。ポリシリ
コン領域１９，２０は、ＣＶＤ法によってＳＯＩ層４の
主面上の全面にポリシリコン膜を堆積した後、写真製版
法によって所定の開口パターンを有するレジストをポリ
シリコン膜上に形成し、その後、そのレジストをマスク
としてポリシリコン膜をエッチングすることによって形
成することができる。
【００２８】さらに、半導体装置５１は、層間絶縁膜１
２の上面とポリシリコン領域１９の上面との間で層間絶
縁膜１２内を貫通して形成され、アルミ等の金属プラグ
によって内部が充填されたコンタクトホール２１と、層
間絶縁膜１２の上面とポリシリコン領域２０の上面との
間で層間絶縁膜１２内を貫通して形成され、アルミ等の
金属プラグによって内部が充填されたコンタクトホール
２２とを備えている。
２の上面とポリシリコン領域１９の上面との間で層間絶
縁膜１２内を貫通して形成され、アルミ等の金属プラグ
によって内部が充填されたコンタクトホール２１と、層
間絶縁膜１２の上面とポリシリコン領域２０の上面との
間で層間絶縁膜１２内を貫通して形成され、アルミ等の
金属プラグによって内部が充填されたコンタクトホール
２２とを備えている。
【００２９】このように本実施の形態２に係る半導体装
置５１によれば、ドレイン領域８上にポリシリコン領域
１９を形成するとともに、ソース領域９上にポリシリコ
ン領域２０を形成した。従って、半導体装置５１の製造
工程中にＳＯＩ層４の内部に重金属不純物が混入した場
合であっても、ポリシリコン領域１９，２０がそれぞれ
ゲッタリングサイトとしての機能を有するため、重金属
不純物をゲッタリングにより除去することができる。
置５１によれば、ドレイン領域８上にポリシリコン領域
１９を形成するとともに、ソース領域９上にポリシリコ
ン領域２０を形成した。従って、半導体装置５１の製造
工程中にＳＯＩ層４の内部に重金属不純物が混入した場
合であっても、ポリシリコン領域１９，２０がそれぞれ
ゲッタリングサイトとしての機能を有するため、重金属
不純物をゲッタリングにより除去することができる。
【００３０】特に、ポリシリコン領域１９，２０は、ゲ
ート絶縁膜６を形成するための熱酸化工程を実行する前
に予め形成しておくのが望ましい。これにより、ＳＯＩ
層４の内部に混入した重金属不純物をゲッタリングによ
って除去した後にゲート絶縁膜６を形成することがで
き、ゲート絶縁膜６内に重金属不純物が取り込まれるこ
とを防止することができる。
ート絶縁膜６を形成するための熱酸化工程を実行する前
に予め形成しておくのが望ましい。これにより、ＳＯＩ
層４の内部に混入した重金属不純物をゲッタリングによ
って除去した後にゲート絶縁膜６を形成することがで
き、ゲート絶縁膜６内に重金属不純物が取り込まれるこ
とを防止することができる。
【００３１】また、ゲート絶縁膜６に接触しないように
ポリシリコン領域１９，２０を形成したため、ポリシリ
コン領域１９，２０がゲート絶縁膜６の電気的特性に影
響を及ぼすことはなく、ゲート絶縁膜６の耐圧や信頼性
が低下することを防止することができる。
ポリシリコン領域１９，２０を形成したため、ポリシリ
コン領域１９，２０がゲート絶縁膜６の電気的特性に影
響を及ぼすことはなく、ゲート絶縁膜６の耐圧や信頼性
が低下することを防止することができる。
【００３２】さらに、素子分離絶縁膜１１に接触しない
ようにポリシリコン領域１９，２０を形成したため、ポ
リシリコン領域１９，２０が素子分離絶縁膜１１の分離
特性に影響を及ぼすことはなく、素子分離絶縁膜１１の
分離特性の低下を防止することができる。
ようにポリシリコン領域１９，２０を形成したため、ポ
リシリコン領域１９，２０が素子分離絶縁膜１１の分離
特性に影響を及ぼすことはなく、素子分離絶縁膜１１の
分離特性の低下を防止することができる。
【００３３】図３は、本発明の実施の形態２の変形例に
係る半導体装置５２の構造を示す断面図である。半導体
装置５２は、図２に示した半導体装置５１を基礎とし
て、金属プラグによって内部が充填されたコンタクトホ
ール２１，２２の代わりに、ゲッタリングサイトとして
の機能を有するドープトポリシリコンプラグによって内
部が充填されたコンタクトホール１３，１５を形成した
ものである。これにより、ポリシリコン領域１９，２０
の有するゲッタリング能力に、ドープトポリシリコンプ
ラグの有するゲッタリング能力を付加することができる
ため、装置全体としてのゲッタリング能力をさらに高め
ることができる。
係る半導体装置５２の構造を示す断面図である。半導体
装置５２は、図２に示した半導体装置５１を基礎とし
て、金属プラグによって内部が充填されたコンタクトホ
ール２１，２２の代わりに、ゲッタリングサイトとして
の機能を有するドープトポリシリコンプラグによって内
部が充填されたコンタクトホール１３，１５を形成した
ものである。これにより、ポリシリコン領域１９，２０
の有するゲッタリング能力に、ドープトポリシリコンプ
ラグの有するゲッタリング能力を付加することができる
ため、装置全体としてのゲッタリング能力をさらに高め
ることができる。
【００３４】実施の形態３．図４は、本発明の実施の形
態３に係る半導体装置５３の構造を示す断面図である。
半導体装置５３は、図１に示した上記実施の形態１に係
る半導体装置５０と同様に、ＳＯＩ基板１、ＭＯＳトラ
ンジスタ１０、層間絶縁膜１２、素子分離絶縁膜１１、
ドレイン配線１４、及びソース配線１６を備えている。
態３に係る半導体装置５３の構造を示す断面図である。
半導体装置５３は、図１に示した上記実施の形態１に係
る半導体装置５０と同様に、ＳＯＩ基板１、ＭＯＳトラ
ンジスタ１０、層間絶縁膜１２、素子分離絶縁膜１１、
ドレイン配線１４、及びソース配線１６を備えている。
【００３５】また、半導体装置５３は、ドレイン領域８
の下方の埋め込み酸化膜３の上面と埋め込み酸化膜３の
底面との間で埋め込み酸化膜３内を選択的に貫通して埋
め込み形成され、ゲッタリングサイトとしての機能を有
するポリシリコン領域２３を備えている。
の下方の埋め込み酸化膜３の上面と埋め込み酸化膜３の
底面との間で埋め込み酸化膜３内を選択的に貫通して埋
め込み形成され、ゲッタリングサイトとしての機能を有
するポリシリコン領域２３を備えている。
【００３６】さらに、半導体装置５３は、層間絶縁膜１
２の上面とドレイン領域８の上面との間で層間絶縁膜１
２内を貫通して形成され、アルミ等の金属プラグによっ
て内部が充填されたコンタクトホール２１と、層間絶縁
膜１２の上面とソース領域９の上面との間で層間絶縁膜
１２内を貫通して形成され、アルミ等の金属プラグによ
って内部が充填されたコンタクトホール２２とを備えて
いる。
２の上面とドレイン領域８の上面との間で層間絶縁膜１
２内を貫通して形成され、アルミ等の金属プラグによっ
て内部が充填されたコンタクトホール２１と、層間絶縁
膜１２の上面とソース領域９の上面との間で層間絶縁膜
１２内を貫通して形成され、アルミ等の金属プラグによ
って内部が充填されたコンタクトホール２２とを備えて
いる。
【００３７】このように本実施の形態３に係る半導体装
置５３によれば、ドレイン領域８とシリコン基板２との
間を導通するポリシリコン領域２３を、埋め込み酸化膜
３内に埋め込み形成した。従って、半導体装置５３の製
造工程中にＳＯＩ層４の内部に重金属不純物が混入した
場合であっても、混入した重金属不純物をＳＯＩ層４か
らポリシリコン領域２３を介してシリコン基板２に引き
抜くことができ、これにより、ＳＯＩ層４内から重金属
不純物を除去することができる。
置５３によれば、ドレイン領域８とシリコン基板２との
間を導通するポリシリコン領域２３を、埋め込み酸化膜
３内に埋め込み形成した。従って、半導体装置５３の製
造工程中にＳＯＩ層４の内部に重金属不純物が混入した
場合であっても、混入した重金属不純物をＳＯＩ層４か
らポリシリコン領域２３を介してシリコン基板２に引き
抜くことができ、これにより、ＳＯＩ層４内から重金属
不純物を除去することができる。
【００３８】また、ゲッタリングサイトとして機能する
ポリシリコン領域２３を、ドレイン領域８の下方に形成
した。このため、埋め込み酸化膜を貫通するポリシリコ
ン領域をＳＯＩ基板の素子分離領域に形成する場合と比
較すると、ゲッタリングサイトとゲート領域との距離が
短くなるため、ゲッタリング効果を高めることができ
る。
ポリシリコン領域２３を、ドレイン領域８の下方に形成
した。このため、埋め込み酸化膜を貫通するポリシリコ
ン領域をＳＯＩ基板の素子分離領域に形成する場合と比
較すると、ゲッタリングサイトとゲート領域との距離が
短くなるため、ゲッタリング効果を高めることができ
る。
【００３９】特に、ポリシリコン領域２３は、ゲート絶
縁膜６を形成するための熱酸化工程を実行する前に予め
形成しておくのが望ましい。これにより、ＳＯＩ層４の
内部に混入した重金属不純物をシリコン基板２に引き抜
いた後にゲート絶縁膜６を形成することができ、ゲート
絶縁膜６内に重金属不純物が取り込まれることを防止す
ることができる。
縁膜６を形成するための熱酸化工程を実行する前に予め
形成しておくのが望ましい。これにより、ＳＯＩ層４の
内部に混入した重金属不純物をシリコン基板２に引き抜
いた後にゲート絶縁膜６を形成することができ、ゲート
絶縁膜６内に重金属不純物が取り込まれることを防止す
ることができる。
【００４０】図５は、本発明の実施の形態３の変形例に
係る半導体装置５４の構造を示す断面図である。半導体
装置５４は、図４に示した半導体装置５３を基礎とし
て、ポリシリコン領域２３に繋がるポリシリコン領域２
４を、ドレイン領域８内に選択的に埋め込み形成したも
のである。これにより、ポリシリコン領域２３の有する
ゲッタリング能力に、ポリシリコン領域２４の有するゲ
ッタリング能力を付加することができるため、装置全体
のゲッタリング能力をさらに高めることができる。
係る半導体装置５４の構造を示す断面図である。半導体
装置５４は、図４に示した半導体装置５３を基礎とし
て、ポリシリコン領域２３に繋がるポリシリコン領域２
４を、ドレイン領域８内に選択的に埋め込み形成したも
のである。これにより、ポリシリコン領域２３の有する
ゲッタリング能力に、ポリシリコン領域２４の有するゲ
ッタリング能力を付加することができるため、装置全体
のゲッタリング能力をさらに高めることができる。
【００４１】図６は、本発明の実施の形態３のさらなる
変形例に係る半導体装置５５の構造を示す断面図であ
る。半導体装置５５は、図４に示した半導体装置５３あ
るいは図５に示した半導体装置５４を基礎として、シリ
コン基板２と埋め込み酸化膜３との間に、ポリシリコン
領域２３に繋がるポリシリコン層２５を層状に形成した
ものである。これにより、ポリシリコン領域２３の有す
るゲッタリング能力に、ポリシリコン層２５の有するゲ
ッタリング能力を付加することができるため、装置全体
のゲッタリング能力をさらに高めることができる。とと
もに、ポリシリコン領域２３内にゲッタリングした重金
属不純物をゲート領域から遠ざけることができ、重金属
不純物がポリシリコン領域２３からＳＯＩ層４に再拡散
することを防止することができる。なお、ポリシリコン
層２５の代わりに、イオン注入による照射損傷領域を形
成してもよく、この場合も上記と同様の効果を得ること
ができる。
変形例に係る半導体装置５５の構造を示す断面図であ
る。半導体装置５５は、図４に示した半導体装置５３あ
るいは図５に示した半導体装置５４を基礎として、シリ
コン基板２と埋め込み酸化膜３との間に、ポリシリコン
領域２３に繋がるポリシリコン層２５を層状に形成した
ものである。これにより、ポリシリコン領域２３の有す
るゲッタリング能力に、ポリシリコン層２５の有するゲ
ッタリング能力を付加することができるため、装置全体
のゲッタリング能力をさらに高めることができる。とと
もに、ポリシリコン領域２３内にゲッタリングした重金
属不純物をゲート領域から遠ざけることができ、重金属
不純物がポリシリコン領域２３からＳＯＩ層４に再拡散
することを防止することができる。なお、ポリシリコン
層２５の代わりに、イオン注入による照射損傷領域を形
成してもよく、この場合も上記と同様の効果を得ること
ができる。
【００４２】実施の形態４．図７，８は、本発明の実施
の形態４に係る半導体装置５６，５７の構造をそれぞれ
示す断面図である。半導体装置５６，５７は、図１に示
した上記実施の形態１に係る半導体装置５０と同様に、
ＳＯＩ基板１、ＭＯＳトランジスタ１０、層間絶縁膜１
２、ドレイン配線１４、及びソース配線１６を備えてい
る。
の形態４に係る半導体装置５６，５７の構造をそれぞれ
示す断面図である。半導体装置５６，５７は、図１に示
した上記実施の形態１に係る半導体装置５０と同様に、
ＳＯＩ基板１、ＭＯＳトランジスタ１０、層間絶縁膜１
２、ドレイン配線１４、及びソース配線１６を備えてい
る。
【００４３】また、半導体装置５６，５７は、ＳＯＩ基
板１の素子分離領域において、埋め込み酸化膜３の上面
に達しないようにＳＯＩ層４の主面内に形成された部分
トレンチ型素子分離絶縁膜２６を備えている。また、半
導体装置５７は、素子分離領域におけるＳＯＩ層４の主
面内に選択的に形成されたボディ領域２８と、ボディ領
域２８の上方において層間絶縁膜１２の上面上に形成さ
れた配線３０と、ボディ領域２８及び配線３０にそれぞ
れ接触するように層間絶縁膜１２内に選択的に形成さ
れ、内部がアルミ等の金属プラグで充填されたコンタク
トホール２９とを備えている。
板１の素子分離領域において、埋め込み酸化膜３の上面
に達しないようにＳＯＩ層４の主面内に形成された部分
トレンチ型素子分離絶縁膜２６を備えている。また、半
導体装置５７は、素子分離領域におけるＳＯＩ層４の主
面内に選択的に形成されたボディ領域２８と、ボディ領
域２８の上方において層間絶縁膜１２の上面上に形成さ
れた配線３０と、ボディ領域２８及び配線３０にそれぞ
れ接触するように層間絶縁膜１２内に選択的に形成さ
れ、内部がアルミ等の金属プラグで充填されたコンタク
トホール２９とを備えている。
【００４４】また、半導体装置５６，５７は、ＳＯＩ基
板１の素子分離領域において、部分トレンチ型素子分離
絶縁膜２６が形成されていない部分のＳＯＩ層４内に局
所的に形成された結晶欠陥領域２７を備えている。具体
的に、半導体装置５６における結晶欠陥領域２７は、部
分トレンチ型素子分離絶縁膜２６の底面と埋め込み酸化
膜３の上面との間のＳＯＩ層４内に局所的に形成されて
いる。また、半導体装置５７における結晶欠陥領域２７
は、ボディ領域２８内に局所的に形成されている。かか
る結晶欠陥領域２７は、イオン注入による照射損傷領域
として得ることができる。
板１の素子分離領域において、部分トレンチ型素子分離
絶縁膜２６が形成されていない部分のＳＯＩ層４内に局
所的に形成された結晶欠陥領域２７を備えている。具体
的に、半導体装置５６における結晶欠陥領域２７は、部
分トレンチ型素子分離絶縁膜２６の底面と埋め込み酸化
膜３の上面との間のＳＯＩ層４内に局所的に形成されて
いる。また、半導体装置５７における結晶欠陥領域２７
は、ボディ領域２８内に局所的に形成されている。かか
る結晶欠陥領域２７は、イオン注入による照射損傷領域
として得ることができる。
【００４５】さらに、半導体装置５６，５７は、層間絶
縁膜１２の上面とドレイン領域８の上面との間で層間絶
縁膜１２内を貫通して形成され、アルミ等の金属プラグ
によって内部が充填されたコンタクトホール２１と、層
間絶縁膜１２の上面とソース領域９の上面との間で層間
絶縁膜１２内を貫通して形成され、アルミ等の金属プラ
グによって内部が充填されたコンタクトホール２２とを
備えている。
縁膜１２の上面とドレイン領域８の上面との間で層間絶
縁膜１２内を貫通して形成され、アルミ等の金属プラグ
によって内部が充填されたコンタクトホール２１と、層
間絶縁膜１２の上面とソース領域９の上面との間で層間
絶縁膜１２内を貫通して形成され、アルミ等の金属プラ
グによって内部が充填されたコンタクトホール２２とを
備えている。
【００４６】このように本実施の形態４に係る半導体装
置５６，５７によれば、ＳＯＩ基板１の素子分離領域に
おいて、部分トレンチ型素子分離絶縁膜２６が形成され
ていない部分のＳＯＩ層４内に結晶欠陥領域２７を形成
した。従って、半導体装置５６，５７の製造工程中にＳ
ＯＩ層４の内部に重金属不純物が混入した場合であって
も、結晶欠陥領域２７がゲッタリングサイトとしての機
能を有するため、重金属不純物をゲッタリングにより除
去することができる。
置５６，５７によれば、ＳＯＩ基板１の素子分離領域に
おいて、部分トレンチ型素子分離絶縁膜２６が形成され
ていない部分のＳＯＩ層４内に結晶欠陥領域２７を形成
した。従って、半導体装置５６，５７の製造工程中にＳ
ＯＩ層４の内部に重金属不純物が混入した場合であって
も、結晶欠陥領域２７がゲッタリングサイトとしての機
能を有するため、重金属不純物をゲッタリングにより除
去することができる。
【００４７】また、部分トレンチ型素子分離絶縁膜２６
は素子分離特性が良いため、半導体装置５６，５７が微
細化された場合であっても、素子分離特性を高レベルに
保ちつつ、ゲッタリング能力の向上を図ることができ
る。
は素子分離特性が良いため、半導体装置５６，５７が微
細化された場合であっても、素子分離特性を高レベルに
保ちつつ、ゲッタリング能力の向上を図ることができ
る。
【００４８】特に、結晶欠陥領域２７は、ゲート絶縁膜
６を形成するための熱酸化工程を実行する前に予め形成
しておくのが望ましい。これにより、ＳＯＩ層４の内部
に混入した重金属不純物をゲッタリングによって除去し
た後にゲート絶縁膜６を形成することができ、ゲート絶
縁膜６内に重金属不純物が取り込まれることを防止する
ことができる。
６を形成するための熱酸化工程を実行する前に予め形成
しておくのが望ましい。これにより、ＳＯＩ層４の内部
に混入した重金属不純物をゲッタリングによって除去し
た後にゲート絶縁膜６を形成することができ、ゲート絶
縁膜６内に重金属不純物が取り込まれることを防止する
ことができる。
【００４９】実施の形態５．図９〜１１は、本発明の実
施の形態５に係る半導体装置の製造方法を工程順に示す
断面図である。まず、周知の方法によって、シリコン酸
化膜から成る素子分離絶縁膜１１をＳＯＩ基板１の素子
分離領域に形成する。また、周知の方法によって、ＳＯ
Ｉ基板１の素子形成領域に、シリコンから成るＳＯＩ層
４の主面内に選択的に形成されたチャネル形成領域５
と、チャネル形成領域５上に形成されたゲート絶縁膜６
と、ゲート絶縁膜６上に形成されたゲート電極７と、チ
ャネル形成領域５に隣接してＳＯＩ層４の主面内に形成
されたドレイン領域８及びソース領域９とを有するＭＯ
Ｓトランジスタ１０を形成する（図９）。
施の形態５に係る半導体装置の製造方法を工程順に示す
断面図である。まず、周知の方法によって、シリコン酸
化膜から成る素子分離絶縁膜１１をＳＯＩ基板１の素子
分離領域に形成する。また、周知の方法によって、ＳＯ
Ｉ基板１の素子形成領域に、シリコンから成るＳＯＩ層
４の主面内に選択的に形成されたチャネル形成領域５
と、チャネル形成領域５上に形成されたゲート絶縁膜６
と、ゲート絶縁膜６上に形成されたゲート電極７と、チ
ャネル形成領域５に隣接してＳＯＩ層４の主面内に形成
されたドレイン領域８及びソース領域９とを有するＭＯ
Ｓトランジスタ１０を形成する（図９）。
【００５０】次に、ＣＶＤ法によってシリコン酸化膜を
全面に堆積した後、ＳＯＩ基板１の深さ方向にエッチン
グレートの高い異方性ドライエッチング法によってシリ
コン酸化膜をエッチングすることにより、ゲート絶縁膜
６及びゲート電極７の側面上に、シリコン酸化膜から成
るサイドウォール３１を形成する（図１０）。
全面に堆積した後、ＳＯＩ基板１の深さ方向にエッチン
グレートの高い異方性ドライエッチング法によってシリ
コン酸化膜をエッチングすることにより、ゲート絶縁膜
６及びゲート電極７の側面上に、シリコン酸化膜から成
るサイドウォール３１を形成する（図１０）。
【００５１】次に、シリコン酸化膜上には成長せず、シ
リコン上には成長する条件下でポリシリコンを選択成長
することにより、ドレイン領域８及びソース領域９上に
ポリシリコン層３２をそれぞれ自己整合的に形成する
（図１１）。ポリシリコン層３２はゲッタリングサイト
としての機能を有しているため、半導体装置の製造工程
中にＳＯＩ層４の内部に重金属不純物が混入した場合で
あっても、重金属不純物をゲッタリングにより除去する
ことができる。
リコン上には成長する条件下でポリシリコンを選択成長
することにより、ドレイン領域８及びソース領域９上に
ポリシリコン層３２をそれぞれ自己整合的に形成する
（図１１）。ポリシリコン層３２はゲッタリングサイト
としての機能を有しているため、半導体装置の製造工程
中にＳＯＩ層４の内部に重金属不純物が混入した場合で
あっても、重金属不純物をゲッタリングにより除去する
ことができる。
【００５２】このように本実施の形態５に係る半導体装
置の製造方法によれば、ドレイン領域８及びソース領域
９上に自己整合的にポリシリコン層３２を形成すること
ができる。このため、ＣＶＤ法、写真製版法、及びエッ
チング法によってポリシリコン層３２を形成する場合と
比較すると、製造工程の簡略化を図ることができる。
置の製造方法によれば、ドレイン領域８及びソース領域
９上に自己整合的にポリシリコン層３２を形成すること
ができる。このため、ＣＶＤ法、写真製版法、及びエッ
チング法によってポリシリコン層３２を形成する場合と
比較すると、製造工程の簡略化を図ることができる。
【００５３】実施の形態６．図１２〜１５は、本発明の
実施の形態６に係る半導体装置の製造方法を工程順に示
す断面図である。まず、周知の方法によってＳＯＩ基板
１の素子分離領域に素子分離絶縁膜１１を形成した後、
ＣＶＤ法によって、ＳＯＩ層４の主面上の全面にシリコ
ン酸化膜３３及びシリコン窒化膜３４をこの順に堆積す
る（図１２）。
実施の形態６に係る半導体装置の製造方法を工程順に示
す断面図である。まず、周知の方法によってＳＯＩ基板
１の素子分離領域に素子分離絶縁膜１１を形成した後、
ＣＶＤ法によって、ＳＯＩ層４の主面上の全面にシリコ
ン酸化膜３３及びシリコン窒化膜３４をこの順に堆積す
る（図１２）。
【００５４】次に、写真製版法によって所定の開口パタ
ーンを有するレジストをシリコン窒化膜３４上に形成し
た後、そのレジストをマスクとしてシリコン窒化膜３４
及びシリコン酸化膜３３をこの順にドライエッチングす
ることにより、後にドレイン領域８及びソース領域９の
形成が予定されている領域の上方に、開口部３５，３６
をそれぞれ形成する（図１３）。
ーンを有するレジストをシリコン窒化膜３４上に形成し
た後、そのレジストをマスクとしてシリコン窒化膜３４
及びシリコン酸化膜３３をこの順にドライエッチングす
ることにより、後にドレイン領域８及びソース領域９の
形成が予定されている領域の上方に、開口部３５，３６
をそれぞれ形成する（図１３）。
【００５５】次に、ＣＶＤ法によって、ゲッタリングサ
イトとしての機能を有するポリシリコン膜３７を全面に
堆積する（図１４）。その後、熱処理を行うことによ
り、ＳＯＩ層４の内部に混入している重金属不純物をゲ
ッタリングにより除去する。
イトとしての機能を有するポリシリコン膜３７を全面に
堆積する（図１４）。その後、熱処理を行うことによ
り、ＳＯＩ層４の内部に混入している重金属不純物をゲ
ッタリングにより除去する。
【００５６】次に、熱酸化法によってポリシリコン膜３
７を熱酸化してシリコン酸化膜３８を形成する（図１
５）。その後、フッ酸を用いたウェットエッチング法に
よってシリコン酸化膜３８を除去する。その後、ＳＯＩ
層４上に残置しているシリコン酸化膜３３及びシリコン
窒化膜３４をウェットエッチング法等によって除去した
後、周知の方法によって、ＳＯＩ基板１の素子形成領域
にＭＯＳトランジスタ１０を形成する。
７を熱酸化してシリコン酸化膜３８を形成する（図１
５）。その後、フッ酸を用いたウェットエッチング法に
よってシリコン酸化膜３８を除去する。その後、ＳＯＩ
層４上に残置しているシリコン酸化膜３３及びシリコン
窒化膜３４をウェットエッチング法等によって除去した
後、周知の方法によって、ＳＯＩ基板１の素子形成領域
にＭＯＳトランジスタ１０を形成する。
【００５７】なお、以上の説明では、シリコン酸化膜３
３とシリコン窒化膜３４との複合膜をＳＯＩ層４上に形
成する場合について説明したが、複合膜の代わりに、シ
リコン酸化膜の単層膜を形成してもよい。
３とシリコン窒化膜３４との複合膜をＳＯＩ層４上に形
成する場合について説明したが、複合膜の代わりに、シ
リコン酸化膜の単層膜を形成してもよい。
【００５８】また、以上の説明では、ポリシリコン膜３
７を熱酸化してシリコン酸化膜３８とした後、そのシリ
コン酸化膜３８を除去する場合について説明したが、ア
ンモニア及び過酸化水素水を用いたウェットエッチング
法によって、あるいはＣＦ4プラズマを用いたドライエ
ッチング法によって、ポリシリコン膜３７を直接除去し
てもよい。
７を熱酸化してシリコン酸化膜３８とした後、そのシリ
コン酸化膜３８を除去する場合について説明したが、ア
ンモニア及び過酸化水素水を用いたウェットエッチング
法によって、あるいはＣＦ4プラズマを用いたドライエ
ッチング法によって、ポリシリコン膜３７を直接除去し
てもよい。
【００５９】このように本実施の形態６に係る半導体装
置の製造方法によれば、ＳＯＩ層４の内部に混入してい
る重金属不純物をポリシリコン膜３７内にゲッタリング
した後、ポリシリコン膜３７を除去するため、ＳＯＩ層
４の内部に混入している重金属不純物をウェハの外部に
排出することができる。従って、その後形成されるＭＯ
Ｓトランジスタのゲート絶縁膜内に重金属不純物が取り
込まれることを防止することができる。
置の製造方法によれば、ＳＯＩ層４の内部に混入してい
る重金属不純物をポリシリコン膜３７内にゲッタリング
した後、ポリシリコン膜３７を除去するため、ＳＯＩ層
４の内部に混入している重金属不純物をウェハの外部に
排出することができる。従って、その後形成されるＭＯ
Ｓトランジスタのゲート絶縁膜内に重金属不純物が取り
込まれることを防止することができる。
【００６０】また、ポリシリコン膜３７は、ＳＯＩ層４
の主面上のうち、後にドレイン領域８及びソース領域９
の形成が予定されている領域の上方のみに接して形成さ
れ、後にゲート絶縁膜６の形成が予定されている領域の
上方には形成されない。従って、ポリシリコン膜３７の
除去工程においてＳＯＩ層４の主面がダメージを受ける
場合であっても、後にゲート絶縁膜６の形成が予定され
ている部分のＳＯＩ層４の主面がダメージを受けること
はないため、ゲート絶縁膜６の耐圧や信頼性が低下する
という事態を回避することができる。
の主面上のうち、後にドレイン領域８及びソース領域９
の形成が予定されている領域の上方のみに接して形成さ
れ、後にゲート絶縁膜６の形成が予定されている領域の
上方には形成されない。従って、ポリシリコン膜３７の
除去工程においてＳＯＩ層４の主面がダメージを受ける
場合であっても、後にゲート絶縁膜６の形成が予定され
ている部分のＳＯＩ層４の主面がダメージを受けること
はないため、ゲート絶縁膜６の耐圧や信頼性が低下する
という事態を回避することができる。
【００６１】実施の形態７．図１６〜１８は、本発明の
実施の形態７に係る半導体装置の製造方法を工程順に示
す断面図である。まず、周知の方法によってＳＯＩ基板
１の素子分離領域に素子分離絶縁膜１１を形成した後、
周知の方法によって、ＳＯＩ基板１の素子形成領域にお
けるＳＯＩ層４の主面上に、ゲート絶縁膜６及びゲート
電極７を選択的に形成する（図１６）。
実施の形態７に係る半導体装置の製造方法を工程順に示
す断面図である。まず、周知の方法によってＳＯＩ基板
１の素子分離領域に素子分離絶縁膜１１を形成した後、
周知の方法によって、ＳＯＩ基板１の素子形成領域にお
けるＳＯＩ層４の主面上に、ゲート絶縁膜６及びゲート
電極７を選択的に形成する（図１６）。
【００６２】次に、ＭＯＳトランジスタの動作しきい値
電圧を調整するためのチャネルドープを行う。例えば、
加速電圧が２０ｋｅＶ、濃度が５×１０12（／ｃｍ2）
の条件下で、ゲート電極７越しにＳＯＩ層４内にイオン
（ＮＭＯＳトランジスタの製造においてはボロンイオ
ン）３９を注入する（図１７）。あるいは、ＳＯＩ層４
の主面の法線方向に対して６０度程度の斜め方向から、
加速電圧が５０ｋｅＶ、濃度が１×１０13（／ｃｍ2）
の条件下で、ＳＯＩ層４内にイオン４０を注入する（図
１８）。その後、イオン注入法及び熱拡散法によって、
ＳＯＩ層４内にドレイン領域８及びソース領域９を形成
する。
電圧を調整するためのチャネルドープを行う。例えば、
加速電圧が２０ｋｅＶ、濃度が５×１０12（／ｃｍ2）
の条件下で、ゲート電極７越しにＳＯＩ層４内にイオン
（ＮＭＯＳトランジスタの製造においてはボロンイオ
ン）３９を注入する（図１７）。あるいは、ＳＯＩ層４
の主面の法線方向に対して６０度程度の斜め方向から、
加速電圧が５０ｋｅＶ、濃度が１×１０13（／ｃｍ2）
の条件下で、ＳＯＩ層４内にイオン４０を注入する（図
１８）。その後、イオン注入法及び熱拡散法によって、
ＳＯＩ層４内にドレイン領域８及びソース領域９を形成
する。
【００６３】このように本実施の形態７に係る半導体装
置の製造方法によれば、ゲート絶縁膜６の形成工程より
も後の工程においてチャネルドープを行う。従って、チ
ャネルドープによってＳＯＩ層４の内部に重金属不純物
が混入した場合であっても、その重金属不純物がゲート
絶縁膜６の形成工程においてゲート絶縁膜６内に取り込
まれることを防止することができる。また、チャネルド
ープを行う時点ではゲート絶縁膜６は既に形成されてい
るため、チャネルドープによってＳＯＩ層４の内部に結
晶欠陥が発生した場合であっても、その結晶欠陥が重金
属不純物を取り込んでゲート絶縁膜６の耐圧や信頼性を
低下させるという問題を回避することができる。
置の製造方法によれば、ゲート絶縁膜６の形成工程より
も後の工程においてチャネルドープを行う。従って、チ
ャネルドープによってＳＯＩ層４の内部に重金属不純物
が混入した場合であっても、その重金属不純物がゲート
絶縁膜６の形成工程においてゲート絶縁膜６内に取り込
まれることを防止することができる。また、チャネルド
ープを行う時点ではゲート絶縁膜６は既に形成されてい
るため、チャネルドープによってＳＯＩ層４の内部に結
晶欠陥が発生した場合であっても、その結晶欠陥が重金
属不純物を取り込んでゲート絶縁膜６の耐圧や信頼性を
低下させるという問題を回避することができる。
【００６４】
【発明の効果】この発明のうち請求項１に係るものによ
れば、多結晶半導体領域及びコンタクトホール内を充填
する多結晶半導体がそれぞれゲッタリングサイトとして
の機能を有するため、半導体装置の製造工程中に半導体
層の内部に重金属不純物が混入した場合であっても、そ
の重金属不純物をゲッタリングにより除去することがで
きる。また、ゲート絶縁膜に接触しないように多結晶半
導体領域を形成したため、多結晶半導体領域がゲート絶
縁膜の電気的特性に影響を及ぼすことはなく、ゲート絶
縁膜の耐圧や信頼性が低下することを防止することがで
きる。
れば、多結晶半導体領域及びコンタクトホール内を充填
する多結晶半導体がそれぞれゲッタリングサイトとして
の機能を有するため、半導体装置の製造工程中に半導体
層の内部に重金属不純物が混入した場合であっても、そ
の重金属不純物をゲッタリングにより除去することがで
きる。また、ゲート絶縁膜に接触しないように多結晶半
導体領域を形成したため、多結晶半導体領域がゲート絶
縁膜の電気的特性に影響を及ぼすことはなく、ゲート絶
縁膜の耐圧や信頼性が低下することを防止することがで
きる。
【００６５】また、この発明のうち請求項２に係るもの
によれば、多結晶半導体領域がゲッタリングサイトとし
ての機能を有するため、半導体装置の製造工程中に半導
体層の内部に重金属不純物が混入した場合であっても、
その重金属不純物をゲッタリングにより除去することが
できる。また、ゲート絶縁膜に接触しないように多結晶
半導体領域を形成したため、多結晶半導体領域がゲート
絶縁膜の電気的特性に影響を及ぼすことはなく、ゲート
絶縁膜の耐圧や信頼性が低下することを防止することが
できる。
によれば、多結晶半導体領域がゲッタリングサイトとし
ての機能を有するため、半導体装置の製造工程中に半導
体層の内部に重金属不純物が混入した場合であっても、
その重金属不純物をゲッタリングにより除去することが
できる。また、ゲート絶縁膜に接触しないように多結晶
半導体領域を形成したため、多結晶半導体領域がゲート
絶縁膜の電気的特性に影響を及ぼすことはなく、ゲート
絶縁膜の耐圧や信頼性が低下することを防止することが
できる。
【００６６】また、この発明のうち請求項３に係るもの
によれば、多結晶半導体領域の有するゲッタリング能力
に、コンタクトホール内を充填する多結晶半導体の有す
るゲッタリング能力を付加することができるため、装置
全体としてのゲッタリング能力をさらに高めることがで
きる。
によれば、多結晶半導体領域の有するゲッタリング能力
に、コンタクトホール内を充填する多結晶半導体の有す
るゲッタリング能力を付加することができるため、装置
全体としてのゲッタリング能力をさらに高めることがで
きる。
【００６７】また、この発明のうち請求項４に係るもの
によれば、素子分離絶縁膜と多結晶半導体領域とが接触
することによって素子分離絶縁膜の分離特性が低下する
という弊害を防止することができる。
によれば、素子分離絶縁膜と多結晶半導体領域とが接触
することによって素子分離絶縁膜の分離特性が低下する
という弊害を防止することができる。
【００６８】また、この発明のうち請求項５に係るもの
によれば、第１の多結晶半導体領域がゲッタリングサイ
トとしての機能を有するため、半導体装置の製造工程中
に半導体層の内部に重金属不純物が混入した場合であっ
ても、その重金属不純物を半導体層から第１の多結晶半
導体領域を介して半導体基板に引き抜くことができ、こ
れにより、半導体層内から重金属不純物を除去すること
ができる。
によれば、第１の多結晶半導体領域がゲッタリングサイ
トとしての機能を有するため、半導体装置の製造工程中
に半導体層の内部に重金属不純物が混入した場合であっ
ても、その重金属不純物を半導体層から第１の多結晶半
導体領域を介して半導体基板に引き抜くことができ、こ
れにより、半導体層内から重金属不純物を除去すること
ができる。
【００６９】また、この発明のうち請求項６に係るもの
によれば、第１の多結晶半導体領域の有するゲッタリン
グ能力に、第２の多結晶半導体領域の有するゲッタリン
グ能力を付加することができるため、装置全体のゲッタ
リング能力をさらに高めることができる。
によれば、第１の多結晶半導体領域の有するゲッタリン
グ能力に、第２の多結晶半導体領域の有するゲッタリン
グ能力を付加することができるため、装置全体のゲッタ
リング能力をさらに高めることができる。
【００７０】また、この発明のうち請求項７に係るもの
によれば、第１の多結晶半導体領域の有するゲッタリン
グ能力に、多結晶半導体層の有するゲッタリング能力を
付加することができるため、装置全体のゲッタリング能
力をさらに高めることができる。
によれば、第１の多結晶半導体領域の有するゲッタリン
グ能力に、多結晶半導体層の有するゲッタリング能力を
付加することができるため、装置全体のゲッタリング能
力をさらに高めることができる。
【００７１】また、この発明のうち請求項８に係るもの
によれば、結晶欠陥領域がゲッタリングサイトとしての
機能を有するため、半導体装置の製造工程中に半導体層
の内部に重金属不純物が混入した場合であっても、その
重金属不純物をゲッタリングにより除去することができ
る。
によれば、結晶欠陥領域がゲッタリングサイトとしての
機能を有するため、半導体装置の製造工程中に半導体層
の内部に重金属不純物が混入した場合であっても、その
重金属不純物をゲッタリングにより除去することができ
る。
【００７２】また、この発明のうち請求項９に係るもの
によれば、ゲッタリングサイトとしての機能を有する多
結晶半導体層を、自己整合的な選択成長によって、ソー
ス・ドレイン領域上に簡易に形成することができる。
によれば、ゲッタリングサイトとしての機能を有する多
結晶半導体層を、自己整合的な選択成長によって、ソー
ス・ドレイン領域上に簡易に形成することができる。
【００７３】また、この発明のうち請求項１０に係るも
のによれば、半導体層の内部に混入している不純物を多
結晶半導体層内にゲッタリングした後、多結晶半導体層
を除去するため、半導体層の内部に混入している不純物
を半導体装置の外部に排出することができる。
のによれば、半導体層の内部に混入している不純物を多
結晶半導体層内にゲッタリングした後、多結晶半導体層
を除去するため、半導体層の内部に混入している不純物
を半導体装置の外部に排出することができる。
【００７４】また、この発明のうち請求項１１に係るも
のによれば、トランジスタの動作しきい値電圧を調整す
るためのイオン注入を、ゲート絶縁膜の形成よりも後に
行う。従って、イオン注入によって半導体層の内部に重
金属不純物が混入した場合であっても、その重金属不純
物がゲート絶縁膜の形成工程においてゲート絶縁膜内に
取り込まれることを防止することができる。また、イオ
ン注入を行う時点ではゲート絶縁膜は既に形成されてい
るため、イオン注入によって半導体層の内部に結晶欠陥
が発生した場合であっても、その結晶欠陥が重金属不純
物を取り込んでゲート絶縁膜の耐圧や信頼性を低下させ
るという問題を回避することができる。
のによれば、トランジスタの動作しきい値電圧を調整す
るためのイオン注入を、ゲート絶縁膜の形成よりも後に
行う。従って、イオン注入によって半導体層の内部に重
金属不純物が混入した場合であっても、その重金属不純
物がゲート絶縁膜の形成工程においてゲート絶縁膜内に
取り込まれることを防止することができる。また、イオ
ン注入を行う時点ではゲート絶縁膜は既に形成されてい
るため、イオン注入によって半導体層の内部に結晶欠陥
が発生した場合であっても、その結晶欠陥が重金属不純
物を取り込んでゲート絶縁膜の耐圧や信頼性を低下させ
るという問題を回避することができる。
【図１】 本発明の実施の形態１に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図２】 本発明の実施の形態２に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図３】 本発明の実施の形態２の変形例に係る半導体
装置の構造を示す断面図である。
装置の構造を示す断面図である。
【図４】 本発明の実施の形態３に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図５】 本発明の実施の形態３の変形例に係る半導体
装置の構造を示す断面図である。
装置の構造を示す断面図である。
【図６】 本発明の実施の形態３のさらなる変形例に係
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図７】 本発明の実施の形態４に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図８】 本発明の実施の形態４に係る半導体装置の他
の構造を示す断面図である。
の構造を示す断面図である。
【図９】 本発明の実施の形態５に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態６に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態６に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態６に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態６に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１９】 従来の半導体装置の構造を示す断面図であ
る。
る。
１ ＳＯＩ基板、２ シリコン基板、３ 埋め込み酸化
膜、４ ＳＯＩ層、５チャネル形成領域、６ ゲート絶
縁膜、７ ゲート電極、８ ドレイン領域、９ ソース
領域、１０ ＭＯＳトランジスタ、１１ 素子分離絶縁
膜、１２ 層間絶縁膜、１３，１５ コンタクトホー
ル、１７〜２０，２３，２４ ポリシリコン領域、２
５，３２ ポリシリコン層、２６ 部分トレンチ型素子
分離絶縁膜、２７ 結晶欠陥領域、３７ ポリシリコン
膜、３９，４０ イオン、５０〜５５ 半導体装置。
膜、４ ＳＯＩ層、５チャネル形成領域、６ ゲート絶
縁膜、７ ゲート電極、８ ドレイン領域、９ ソース
領域、１０ ＭＯＳトランジスタ、１１ 素子分離絶縁
膜、１２ 層間絶縁膜、１３，１５ コンタクトホー
ル、１７〜２０，２３，２４ ポリシリコン領域、２
５，３２ ポリシリコン層、２６ 部分トレンチ型素子
分離絶縁膜、２７ 結晶欠陥領域、３７ ポリシリコン
膜、３９，４０ イオン、５０〜５５ 半導体装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA03 AA09 AC04 CA17 DA16 DA43 5F110 AA06 AA11 AA26 AA30 DD05 DD13 EE32 GG02 GG12 GG24 GG25 GG28 GG34 HJ01 HJ04 HJ14 HJ16 HK14 HK50 HL03 HL08 HL11 HL14 QQ04 QQ28
Claims (11)
- 【請求項１】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を有するＳＯＩ基板と、 前記ＳＯＩ基板の素子形成領域に形成され、前記半導体
層の主面内に選択的に形成されたチャネル形成領域、前
記チャネル形成領域上に形成されたゲート絶縁膜、前記
ゲート絶縁膜上に形成されたゲート電極、及び前記チャ
ネル形成領域に隣接して前記半導体層の前記主面内に形
成されたソース・ドレイン領域を有するトランジスタ
と、 前記トランジスタ上に形成された層間絶縁膜と、 前記ソース・ドレイン領域が形成されている部分の前記
半導体層の前記主面内において、前記ゲート絶縁膜に接
触しないように選択的に形成された多結晶半導体領域
と、 前記層間絶縁膜の上面と前記多結晶半導体領域の上面と
の間で前記層間絶縁膜内を貫通して形成され、内部が多
結晶半導体で充填されたコンタクトホールとを備える半
導体装置。 - 【請求項２】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を有するＳＯＩ基板と、 前記ＳＯＩ基板の素子形成領域に形成され、前記半導体
層の主面内に選択的に形成されたチャネル形成領域、前
記チャネル形成領域上に形成されたゲート絶縁膜、前記
ゲート絶縁膜上に形成されたゲート電極、及び前記チャ
ネル形成領域に隣接して前記半導体層の前記主面内に形
成されたソース・ドレイン領域を有するトランジスタ
と、 前記ソース・ドレイン領域が形成されている部分の前記
半導体層の前記主面上において、前記ゲート絶縁膜に接
触しないように選択的に形成された多結晶半導体領域と
を備える半導体装置。 - 【請求項３】 前記トランジスタ上に形成された層間絶
縁膜と、 前記層間絶縁膜の上面と前記多結晶半導体領域の上面と
の間で前記層間絶縁膜内を貫通して形成され、内部が多
結晶半導体で充填されたコンタクトホールとをさらに備
える、請求項２に記載の半導体装置。 - 【請求項４】 前記ＳＯＩ基板の素子分離領域において
前記半導体層の前記主面内に形成された素子分離絶縁膜
をさらに備え、 前記多結晶半導体領域は、前記素子分離絶縁膜にも接触
しないように形成されていることを特徴とする、請求項
１〜３のいずれか一つに記載の半導体装置。 - 【請求項５】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を有するＳＯＩ基板と、 前記ＳＯＩ基板の素子形成領域に形成され、前記半導体
層の主面内に選択的に形成されたチャネル形成領域、前
記チャネル形成領域上に形成されたゲート絶縁膜、前記
ゲート絶縁膜上に形成されたゲート電極、及び前記チャ
ネル形成領域に隣接して前記半導体層の前記主面内に形
成されたソース・ドレイン領域を有するトランジスタ
と、 前記ソース・ドレイン領域の下方の前記絶縁層の上面と
前記絶縁層の底面との間で前記絶縁層内を選択的に貫通
して形成された第１の多結晶半導体領域とを備える半導
体装置。 - 【請求項６】 前記ソース・ドレイン領域内に選択的に
形成され、前記第１の多結晶半導体領域に繋がる第２の
多結晶半導体領域をさらに備える、請求項５に記載の半
導体装置。 - 【請求項７】 前記半導体基板と前記絶縁層との間に形
成され、前記第１の多結晶半導体領域に繋がる多結晶半
導体層をさらに備える、請求項５又は６に記載の半導体
装置。 - 【請求項８】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を有するＳＯＩ基板と、 前記ＳＯＩ基板の素子分離領域において、前記絶縁層に
達しないように前記半導体層の主面内に形成されたトレ
ンチ型素子分離絶縁膜と、 前記ＳＯＩ基板の前記素子分離領域において、前記素子
分離絶縁膜が形成されていない部分の前記半導体層内に
局所的に形成された結晶欠陥領域とを備える半導体装
置。 - 【請求項９】 （ａ）半導体基板、絶縁層、及び半導体
層がこの順に積層された積層構造を有するＳＯＩ基板の
素子分離領域に、素子分離絶縁膜を形成する工程と、 （ｂ）前記ＳＯＩ基板の素子形成領域に、前記半導体層
の主面内に選択的に設けられたチャネル形成領域、前記
チャネル形成領域上に設けられたゲート構造、及び前記
チャネル形成領域に隣接して前記半導体層の前記主面内
に設けられたソース・ドレイン領域を有するトランジス
タを形成する工程と、 （ｃ）前記工程（ａ）及び（ｂ）よりも後に実行され、
前記素子分離絶縁膜と前記ゲート構造とによって規定し
て、前記ソース・ドレイン領域上に多結晶半導体層を自
己整合的に選択成長する工程とを備える、半導体装置の
製造方法。 - 【請求項１０】 （ａ）半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
の前記半導体層の主面上に、ゲート絶縁膜の形成予定領
域を避けて多結晶半導体層を形成する工程と、 （ｂ）前記工程（ａ）よりも後に実行され、熱処理を行
うことにより、前記半導体層の内部に混入している不純
物を前記多結晶半導体層内にゲッタリングする工程と、 （ｃ）前記工程（ｂ）よりも後に実行され、前記多結晶
半導体層を除去する工程とを備える、半導体装置の製造
方法。 - 【請求項１１】 （ａ）半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
の前記半導体層の主面上に、ゲート絶縁膜を選択的に形
成する工程と、 （ｂ）前記工程（ａ）よりも後に実行され、前記ゲート
絶縁膜の下方の前記半導体層内に、トランジスタの動作
しきい値電圧を調整するためのイオンを注入する工程と
を備える、半導体装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP19736099A JP4437570B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置及び半導体装置の製造方法 |
| US09/476,780 US6271541B2 (en) | 1999-07-12 | 1999-12-30 | Semiconductor device with high gettering capability to impurity present in semiconductor layer of SOI substrate |
| TW089109114A TW471071B (en) | 1999-07-12 | 2000-05-12 | Semiconductor device |
| DE10025216A DE10025216A1 (de) | 1999-07-12 | 2000-05-22 | Halbleitereinrichtung |
| KR1020000027628A KR100336596B1 (ko) | 1999-07-12 | 2000-05-23 | 반도체 장치 |
| US09/679,884 US6399460B1 (en) | 1999-07-12 | 2000-10-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19736099A JP4437570B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置及び半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001024200A true JP2001024200A (ja) | 2001-01-26 |
| JP2001024200A5 JP2001024200A5 (ja) | 2006-08-24 |
| JP4437570B2 JP4437570B2 (ja) | 2010-03-24 |
Family
ID=16373205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19736099A Expired - Lifetime JP4437570B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置及び半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6271541B2 (ja) |
| JP (1) | JP4437570B2 (ja) |
| KR (1) | KR100336596B1 (ja) |
| DE (1) | DE10025216A1 (ja) |
| TW (1) | TW471071B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001326364A (ja) * | 2000-03-10 | 2001-11-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6541348B1 (en) * | 2001-12-04 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2005129559A (ja) * | 2003-10-21 | 2005-05-19 | Oki Electric Ind Co Ltd | 半導体ウェーハの不純物除去方法及び半導体装置 |
| JP2007258326A (ja) * | 2006-03-22 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 発光素子 |
| US7902578B2 (en) | 2007-01-11 | 2011-03-08 | Sony Corporation | Solid-state imaging device, electronic module and electronic apparatus |
| JP2012060109A (ja) * | 2010-09-03 | 2012-03-22 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ、その製造方法、及びこれを備えた表示装置 |
| JP2013048267A (ja) * | 2008-07-14 | 2013-03-07 | Samsung Display Co Ltd | 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置 |
| WO2015151337A1 (ja) * | 2014-03-31 | 2015-10-08 | 株式会社 東芝 | 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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