JPH11135614A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11135614A JPH11135614A JP29736797A JP29736797A JPH11135614A JP H11135614 A JPH11135614 A JP H11135614A JP 29736797 A JP29736797 A JP 29736797A JP 29736797 A JP29736797 A JP 29736797A JP H11135614 A JPH11135614 A JP H11135614A
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Abstract
(57)【要約】
【課題】０．２５μｍ以下の微細加工技術を使用する超
高密度半導体集積回路においては、半導体基板としてＳ
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）が用
いられるが、単結晶半導体層３下の埋込酸化膜２近傍に
大きな応力が存在し、熱酸化による素子分離領域形成の
際、深さ方向に熱酸化が進行しにくく、逆に半導体層表
面の横方向に進行し、素子分離特性及びトランジスタ特
性の悪化を招いていた。 【解決手段】素子分離領域形成の前に、予め素子分離領
域にシリコン或いは砒素をイオン注入することで、素子
分離領域の単結晶半導体層３を非晶質半導体層１６と
し、埋込酸化膜２近傍の大きな応力を緩和し、素子分離
領域での深さ方向の酸化を進行しやすくし、同時に半導
体層表面横方向への酸化の進行を抑制することができ、
良好な素子分離特性及びトランジスタ特性が得られる。
高密度半導体集積回路においては、半導体基板としてＳ
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）が用
いられるが、単結晶半導体層３下の埋込酸化膜２近傍に
大きな応力が存在し、熱酸化による素子分離領域形成の
際、深さ方向に熱酸化が進行しにくく、逆に半導体層表
面の横方向に進行し、素子分離特性及びトランジスタ特
性の悪化を招いていた。 【解決手段】素子分離領域形成の前に、予め素子分離領
域にシリコン或いは砒素をイオン注入することで、素子
分離領域の単結晶半導体層３を非晶質半導体層１６と
し、埋込酸化膜２近傍の大きな応力を緩和し、素子分離
領域での深さ方向の酸化を進行しやすくし、同時に半導
体層表面横方向への酸化の進行を抑制することができ、
良好な素子分離特性及びトランジスタ特性が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁基板もしくは
半導体基板の上に絶縁層を介して形成された単結晶の半
導体層からなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒの略称で、以下ＳＯＩという）基板を用いた
半導体装置の製造方法に関するものである。
半導体基板の上に絶縁層を介して形成された単結晶の半
導体層からなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒの略称で、以下ＳＯＩという）基板を用いた
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路は、ＤＲＡＭの絶え間な
い大容量化、多機能集積化実現に向けてのシステムオン
シリコンの推進等、微細化、高密度化に対する要求は益
々強くなっている。このような時代の要求にともない設
計ルールも確実に微細化されてきており、現在ではクォ
ーターミクロン（マスク露光最小幅が０．２５μｍ以
下）の時代を迎えようとしている。ところが、クォータ
ーミクロンの時代には電子機器の要求電源電圧が２．５
Ｖ以下になることから、トランジスタの闘値電圧を今ま
でよりも下げる必要がある。この為、ＳＯＩ、ＳＯＳ
（ＳｉｌｉｃｏｎＯｎ Ｓａｐｈｉｒｅの略称）構造を
有するＭＯＳデバイスおよび、それを集積化したＬＳＩ
は、その優れたサブスレッショルド特性、低い寄生容
量、素子間完全分離、耐アルファ線性などで次世代ＶＬ
ＳＩの候補として注目を集めている。
い大容量化、多機能集積化実現に向けてのシステムオン
シリコンの推進等、微細化、高密度化に対する要求は益
々強くなっている。このような時代の要求にともない設
計ルールも確実に微細化されてきており、現在ではクォ
ーターミクロン（マスク露光最小幅が０．２５μｍ以
下）の時代を迎えようとしている。ところが、クォータ
ーミクロンの時代には電子機器の要求電源電圧が２．５
Ｖ以下になることから、トランジスタの闘値電圧を今ま
でよりも下げる必要がある。この為、ＳＯＩ、ＳＯＳ
（ＳｉｌｉｃｏｎＯｎ Ｓａｐｈｉｒｅの略称）構造を
有するＭＯＳデバイスおよび、それを集積化したＬＳＩ
は、その優れたサブスレッショルド特性、低い寄生容
量、素子間完全分離、耐アルファ線性などで次世代ＶＬ
ＳＩの候補として注目を集めている。
【０００３】ここでは、従来のＳＯＩ構造のＮチャネル
型ＭＯＳＦＥＴについて、図５及び図６を用いて説明す
る。まず半導体基板１上に埋込み酸化膜２、単結晶半導
体層３とを形成し、単結晶半導体層３の平均膜厚が１０
０ｎｍのＳＯＩ構造ウェハを形成する。この単結晶半導
体層３上に酸化膜４と化学気相成長によるＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以下
と称す）窒化膜５を全面に成膜する（図５（ａ））。つ
づいて、リソグラフィー技術とエッチング技術を用いて
素子分離領域となるべき領域の酸化膜４とＣＶＤ窒化膜
５を除去する（図５（ｂ））。更に、１０００℃の温度
でスチーム酸化することにより素子分離用のフィールド
酸化膜６を形成する（図５（ｃ））。次に、通常のＭＯ
ＳＦＥＴのプロセスと同じ様に、酸化膜４とＣＶＤ窒化
膜５を除去した後に酸化膜７を単結晶半導体層３に成長
させ、まず、闘値電圧調整用のイオン注入２０として二
フッ化ボロン（ＢＦ2 +）を単結晶半導体層３にイオン注
入する。 続いて、単結晶半導体層３膜厚ばらつきによ
る闘値電圧の変動を抑制するための闘値電圧調整用のイ
オン注入２０としてリン（Ｐ+）を単結晶半導体層３に
注入する（図５（ｄ））。この後、酸化膜７を除去して
新たにゲート酸化膜８を単結晶半導体層３に成長させ、
ゲート酸化膜８の上にＮタイプのポリシリコンのゲート
電極９を形成して更に、ゲート電極９の側壁にサイドウ
ォール酸化膜１０を形成する（図６（ａ））。この後、
半導体基板１全面を酸化して保護酸化膜１１を成長さ
せ、この酸化膜を通してイオン注入により、Ｎチャンネ
ル型ＭＯＳＦＥＴのソース、ドレインになるＮ+拡散層
１２を形成するとＳＯＩ構造のＮチャネル型ＭＯＳＦＥ
Ｔが完成する（図６（ｂ））。
型ＭＯＳＦＥＴについて、図５及び図６を用いて説明す
る。まず半導体基板１上に埋込み酸化膜２、単結晶半導
体層３とを形成し、単結晶半導体層３の平均膜厚が１０
０ｎｍのＳＯＩ構造ウェハを形成する。この単結晶半導
体層３上に酸化膜４と化学気相成長によるＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以下
と称す）窒化膜５を全面に成膜する（図５（ａ））。つ
づいて、リソグラフィー技術とエッチング技術を用いて
素子分離領域となるべき領域の酸化膜４とＣＶＤ窒化膜
５を除去する（図５（ｂ））。更に、１０００℃の温度
でスチーム酸化することにより素子分離用のフィールド
酸化膜６を形成する（図５（ｃ））。次に、通常のＭＯ
ＳＦＥＴのプロセスと同じ様に、酸化膜４とＣＶＤ窒化
膜５を除去した後に酸化膜７を単結晶半導体層３に成長
させ、まず、闘値電圧調整用のイオン注入２０として二
フッ化ボロン（ＢＦ2 +）を単結晶半導体層３にイオン注
入する。 続いて、単結晶半導体層３膜厚ばらつきによ
る闘値電圧の変動を抑制するための闘値電圧調整用のイ
オン注入２０としてリン（Ｐ+）を単結晶半導体層３に
注入する（図５（ｄ））。この後、酸化膜７を除去して
新たにゲート酸化膜８を単結晶半導体層３に成長させ、
ゲート酸化膜８の上にＮタイプのポリシリコンのゲート
電極９を形成して更に、ゲート電極９の側壁にサイドウ
ォール酸化膜１０を形成する（図６（ａ））。この後、
半導体基板１全面を酸化して保護酸化膜１１を成長さ
せ、この酸化膜を通してイオン注入により、Ｎチャンネ
ル型ＭＯＳＦＥＴのソース、ドレインになるＮ+拡散層
１２を形成するとＳＯＩ構造のＮチャネル型ＭＯＳＦＥ
Ｔが完成する（図６（ｂ））。
【０００４】
【発明が解決しようとする課題】上述した従来の素子分
離方法にはＳＯＩ固有の問題点が存在した。つまり、素
子分離用のフィールド酸化膜６の形成工程において、埋
め込み酸化層２の存在により、均一な酸化が阻害される
問題である。シリコン酸化膜形成によってシリコンの体
積は約２倍に増加するが、この体積膨張により素子分離
用のフィールド酸化膜６の形成工程においては、フィー
ルド酸化膜６の周辺に応力が発生する。特に、通常のシ
リコンウェハにおいては単結晶半導体層が素子分離用酸
化膜の下部に存在するが、ＳＯＩ構造では単結晶半導体
層が素子分離用酸化膜の下部になく、替わりに埋め込み
酸化層２が存在するため、フィールド酸化膜６と埋め込
み酸化層２とに挟まれた領域の単結晶半導体層に大きな
応力がかかる。大きな応力がかかる領域では、シリコン
酸化膜の成長が抑制されて、フィールド酸化膜６の側壁
下部に酸化されない単結晶半導体層１３が残る。この酸
化されない単結晶半導体層１３では、ソース、ドレイン
になるＮ+拡散層１２のＮ+不純物が十分に拡散されず、
不純物濃度の低い低濃度拡散層１４が形成される（図６
（ｂ））。
離方法にはＳＯＩ固有の問題点が存在した。つまり、素
子分離用のフィールド酸化膜６の形成工程において、埋
め込み酸化層２の存在により、均一な酸化が阻害される
問題である。シリコン酸化膜形成によってシリコンの体
積は約２倍に増加するが、この体積膨張により素子分離
用のフィールド酸化膜６の形成工程においては、フィー
ルド酸化膜６の周辺に応力が発生する。特に、通常のシ
リコンウェハにおいては単結晶半導体層が素子分離用酸
化膜の下部に存在するが、ＳＯＩ構造では単結晶半導体
層が素子分離用酸化膜の下部になく、替わりに埋め込み
酸化層２が存在するため、フィールド酸化膜６と埋め込
み酸化層２とに挟まれた領域の単結晶半導体層に大きな
応力がかかる。大きな応力がかかる領域では、シリコン
酸化膜の成長が抑制されて、フィールド酸化膜６の側壁
下部に酸化されない単結晶半導体層１３が残る。この酸
化されない単結晶半導体層１３では、ソース、ドレイン
になるＮ+拡散層１２のＮ+不純物が十分に拡散されず、
不純物濃度の低い低濃度拡散層１４が形成される（図６
（ｂ））。
【０００５】その結果低濃度拡散層１４は、隣接するＭ
ＯＳＦＥＴのソースとドレインとの間に介在することに
よって、電源電圧印加時に、隣接するＭＯＳＦＥＴのソ
ースとドレインとの間にパンチスルーを生起させ、耐圧
不良に至らしめる原因となっていた。
ＯＳＦＥＴのソースとドレインとの間に介在することに
よって、電源電圧印加時に、隣接するＭＯＳＦＥＴのソ
ースとドレインとの間にパンチスルーを生起させ、耐圧
不良に至らしめる原因となっていた。
【０００６】又、フィールド酸化膜６の形成工程におい
て厚い酸化膜を形成すると、深さ方向で酸化が進行し難
い替わりに、比較的応力のかかからないフィールド酸化
膜６近傍の単結晶半導体層３の表面領域においては酸化
が進行し易くなり、単結晶半導体層３が薄くなっていた
（図５（ｃ））。この薄い単結晶半導体層１５は、そこ
に図６（ｂ）のようにＭＯＳＦＥＴのソース、ドレイン
になるＮ+拡散層１２が形成されると、拡散層が薄いた
め、トランジスタ動作時の電流引出し抵抗を増加させ、
トランジスタ特性を劣化させる原因となっていた。
て厚い酸化膜を形成すると、深さ方向で酸化が進行し難
い替わりに、比較的応力のかかからないフィールド酸化
膜６近傍の単結晶半導体層３の表面領域においては酸化
が進行し易くなり、単結晶半導体層３が薄くなっていた
（図５（ｃ））。この薄い単結晶半導体層１５は、そこ
に図６（ｂ）のようにＭＯＳＦＥＴのソース、ドレイン
になるＮ+拡散層１２が形成されると、拡散層が薄いた
め、トランジスタ動作時の電流引出し抵抗を増加させ、
トランジスタ特性を劣化させる原因となっていた。
【０００７】本発明の目的は、上述したようなフィール
ド酸化膜６の側壁下部の低濃度拡散層１４及びフィール
ド酸化膜６近傍の薄い単結晶半導体層１５が生じないよ
うにするために、埋め込み酸化層２近傍の単結晶半導体
層１３に存在する応力を小さくすることにある。
ド酸化膜６の側壁下部の低濃度拡散層１４及びフィール
ド酸化膜６近傍の薄い単結晶半導体層１５が生じないよ
うにするために、埋め込み酸化層２近傍の単結晶半導体
層１３に存在する応力を小さくすることにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、絶縁基板上もしくは半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に単結晶の
半導体層を形成する工程と、前記半導体層上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜の所定領域を
除去して当該所定領域下の前記半導体層に前記第１の絶
縁膜と連結する形状にて前記半導体層を絶縁分離する素
子分離領域を形成する工程とからなる半導体装置の製造
方法において、前記素子分離領域を形成する工程が、非
晶質シリコン層を形成する工程と、前記非晶質シリコン
層を第３の絶縁膜とする工程とからなることを特徴とす
る。
造方法は、絶縁基板上もしくは半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に単結晶の
半導体層を形成する工程と、前記半導体層上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜の所定領域を
除去して当該所定領域下の前記半導体層に前記第１の絶
縁膜と連結する形状にて前記半導体層を絶縁分離する素
子分離領域を形成する工程とからなる半導体装置の製造
方法において、前記素子分離領域を形成する工程が、非
晶質シリコン層を形成する工程と、前記非晶質シリコン
層を第３の絶縁膜とする工程とからなることを特徴とす
る。
【０００９】
【発明の実施の形態】本発明の第１の実施形態につき、
図１（ａ）〜（ｄ）及び図２（ａ）、（ｂ）を用いて説
明する。まず半導体基板１上に埋込み酸化膜２、単結晶
半導体層３とを形成し、単結晶半導体層３の平均膜厚が
５０ｎｍのＳＯＩ構造ウェハを形成する。この単結晶半
導体層３上に酸化膜４と化学気相成長によるＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以
下と称す）窒化膜５を全面に成膜する（図１（ａ））。
つづいて、リソグラフィー技術とエッチング技術を用い
て素子分離領域となるべき領域の酸化膜４とＣＶＤ窒化
膜５を除去する（図１（ｂ））。更に、半導体基板１全
面にシリコンイオン１８を注入し、シリコン層を非晶質
化し、非晶質半導体層１６を形成する（図１（ｃ））。
図１（ａ）〜（ｄ）及び図２（ａ）、（ｂ）を用いて説
明する。まず半導体基板１上に埋込み酸化膜２、単結晶
半導体層３とを形成し、単結晶半導体層３の平均膜厚が
５０ｎｍのＳＯＩ構造ウェハを形成する。この単結晶半
導体層３上に酸化膜４と化学気相成長によるＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以
下と称す）窒化膜５を全面に成膜する（図１（ａ））。
つづいて、リソグラフィー技術とエッチング技術を用い
て素子分離領域となるべき領域の酸化膜４とＣＶＤ窒化
膜５を除去する（図１（ｂ））。更に、半導体基板１全
面にシリコンイオン１８を注入し、シリコン層を非晶質
化し、非晶質半導体層１６を形成する（図１（ｃ））。
【００１０】ここで、シリコンイオンが注入された非晶
質半導体層における酸化速度のシリコンイオン注入量依
存性を図４に示す。シリコンイオンのドーズ量が１×１
０16／ｃｍ2を超えると酸化膜成長速度が大きくなって
いることがわかる。シリコンイオン１８の注入エネルギ
ーは、単結晶半導体層３の厚さ５０ｎｍを考慮して２０
ＫｅＶが好ましい。
質半導体層における酸化速度のシリコンイオン注入量依
存性を図４に示す。シリコンイオンのドーズ量が１×１
０16／ｃｍ2を超えると酸化膜成長速度が大きくなって
いることがわかる。シリコンイオン１８の注入エネルギ
ーは、単結晶半導体層３の厚さ５０ｎｍを考慮して２０
ＫｅＶが好ましい。
【００１１】この実施形態では、この効果が出るシリコ
ンイオン１８の注入量は単結晶半導体層３の非晶質化で
きる注入量と一致している。ここで、シリコンイオン１
８の注入は、注入角度を半導体基板１の主面に対して垂
直より浅い角度でしかも回転イオン注入することによ
り、非晶質半導体層１６周辺の応力をより緩和できる。
ンイオン１８の注入量は単結晶半導体層３の非晶質化で
きる注入量と一致している。ここで、シリコンイオン１
８の注入は、注入角度を半導体基板１の主面に対して垂
直より浅い角度でしかも回転イオン注入することによ
り、非晶質半導体層１６周辺の応力をより緩和できる。
【００１２】更に、スチーム雰囲気で１０００℃で酸化
することにより素子分離用のフィールド酸化膜６を形成
する（図１（ｄ））。以後、従来技術と同様にして、酸
化膜４、ＣＶＤ窒化膜５を除去し、半導体基板１全面に
酸化膜を成長させ、闘値電圧調整用の二フッ化ボロン
（ＢＦ2 +）、闘値電圧ばらつき抑制用のリン（Ｐ+）を
単結晶半導体層３にイオン注入し、ゲート酸化膜８、ゲ
ート電極９、サイドウォール酸化膜１０を形成して（図
２（ａ））から、保護酸化膜１１、Ｎチャンネル型ＭＯ
ＳＦＥＴのソース、ドレインになるＮ+拡散層１２を形
成するとＳＯＩ構造のＮチャネル型ＭＯＳＦＥＴが完成
する（図２（ｂ））。
することにより素子分離用のフィールド酸化膜６を形成
する（図１（ｄ））。以後、従来技術と同様にして、酸
化膜４、ＣＶＤ窒化膜５を除去し、半導体基板１全面に
酸化膜を成長させ、闘値電圧調整用の二フッ化ボロン
（ＢＦ2 +）、闘値電圧ばらつき抑制用のリン（Ｐ+）を
単結晶半導体層３にイオン注入し、ゲート酸化膜８、ゲ
ート電極９、サイドウォール酸化膜１０を形成して（図
２（ａ））から、保護酸化膜１１、Ｎチャンネル型ＭＯ
ＳＦＥＴのソース、ドレインになるＮ+拡散層１２を形
成するとＳＯＩ構造のＮチャネル型ＭＯＳＦＥＴが完成
する（図２（ｂ））。
【００１３】次に、本発明の第２の実施形態は、第１の
実施形態における単結晶半導体層３の非晶質化の為に、
シリコンイオン注入に替えて砒素イオン注入を採用した
ものである。第２の実施形態においては、この工程以外
は、第１の実施形態と同じであるので説明を省略する。
実施形態における単結晶半導体層３の非晶質化の為に、
シリコンイオン注入に替えて砒素イオン注入を採用した
ものである。第２の実施形態においては、この工程以外
は、第１の実施形態と同じであるので説明を省略する。
【００１４】図１（ｂ）のように、素子分離領域となる
べき領域の酸化膜４とＣＶＤ窒化膜５を除去した後、図
３（ａ）のように砒素イオン１９を注入し、単結晶半導
体層３に砒素添加半導体層１７を形成する。ここで、砒
素イオン注入後のフィールド酸化膜６の形成工程におけ
る酸化速度の砒素イオン注入量依存性を図４に示す。ド
ーズ量が５×１０14／ｃｍ2超えると酸化膜成長速度が
大きくなっていることがわかる。この実施例では、第１
の実施例より低いドーズ量で酸化膜成長速度が大きくな
る効果が出ている。この原因は、砒素はシリコンよりも
原子質量が重いことにより、砒素の方が単結晶半導体層
にイオン注入されたときに単結晶半導体層をより非晶質
化させやすいことと、砒素自体が半導体層において酸化
を促進させる特性を有することにある。第１の実施形態
と同様に、砒素イオン１９の注入は、注入角度を半導体
基板１の主面に対して垂直より浅い角度でしかも回転イ
オン注入することにより、砒素添加半導体層１７周辺の
応力をより緩和できる。つづいて、１０００℃の温度で
スチーム酸化することにより素子分離用のフィールド酸
化膜６を形成する（図３（ｂ））。この後は、図２
（ａ）、図２（ｂ）を経てＳＯＩ構造のＮチャネル型Ｍ
ＯＳＦＥＴが完成する。
べき領域の酸化膜４とＣＶＤ窒化膜５を除去した後、図
３（ａ）のように砒素イオン１９を注入し、単結晶半導
体層３に砒素添加半導体層１７を形成する。ここで、砒
素イオン注入後のフィールド酸化膜６の形成工程におけ
る酸化速度の砒素イオン注入量依存性を図４に示す。ド
ーズ量が５×１０14／ｃｍ2超えると酸化膜成長速度が
大きくなっていることがわかる。この実施例では、第１
の実施例より低いドーズ量で酸化膜成長速度が大きくな
る効果が出ている。この原因は、砒素はシリコンよりも
原子質量が重いことにより、砒素の方が単結晶半導体層
にイオン注入されたときに単結晶半導体層をより非晶質
化させやすいことと、砒素自体が半導体層において酸化
を促進させる特性を有することにある。第１の実施形態
と同様に、砒素イオン１９の注入は、注入角度を半導体
基板１の主面に対して垂直より浅い角度でしかも回転イ
オン注入することにより、砒素添加半導体層１７周辺の
応力をより緩和できる。つづいて、１０００℃の温度で
スチーム酸化することにより素子分離用のフィールド酸
化膜６を形成する（図３（ｂ））。この後は、図２
（ａ）、図２（ｂ）を経てＳＯＩ構造のＮチャネル型Ｍ
ＯＳＦＥＴが完成する。
【００１５】尚、本発明の実施形態においては単結晶半
導体層の非晶質化の為にシリコンイオン、砒素イオンを
用いたが、ゲルマニウム等のイオンを用いても良く、こ
れらに限定されることはないことは言うまでもない。
導体層の非晶質化の為にシリコンイオン、砒素イオンを
用いたが、ゲルマニウム等のイオンを用いても良く、こ
れらに限定されることはないことは言うまでもない。
【００１６】
【発明の効果】以上のように、素子分離用のフィールド
酸化膜６を形成する単結晶半導体層３に、予めシリコン
或いは砒素をイオン注入し、単結晶半導体層３を非晶質
化させることで、フィールド酸化前の非晶質半導体層１
６近傍の単結晶半導体層３の応力を最適化し、この工程
の後に続くフィールド酸化膜６を安定に、再現性良く形
成することができる。即ち、フィールド酸化膜６は、埋
込み酸化膜２近傍の単結晶半導体層３での応力が緩和さ
れた状態で酸化が進行して埋込み酸化膜２と連結し、
又、縦方向への酸化の進行に伴い、フィールド酸化膜６
近傍の単結晶半導体層３の表面への横方向の酸化が抑制
された形になるので、フィールド酸化膜６と埋込み酸化
膜２との遊離による低濃度拡散層１２の発生及びフィー
ルド酸化膜６の単結晶半導体層３の表面領域における増
速成長による薄い単結晶半導体層１５の発生は観測され
ない。
酸化膜６を形成する単結晶半導体層３に、予めシリコン
或いは砒素をイオン注入し、単結晶半導体層３を非晶質
化させることで、フィールド酸化前の非晶質半導体層１
６近傍の単結晶半導体層３の応力を最適化し、この工程
の後に続くフィールド酸化膜６を安定に、再現性良く形
成することができる。即ち、フィールド酸化膜６は、埋
込み酸化膜２近傍の単結晶半導体層３での応力が緩和さ
れた状態で酸化が進行して埋込み酸化膜２と連結し、
又、縦方向への酸化の進行に伴い、フィールド酸化膜６
近傍の単結晶半導体層３の表面への横方向の酸化が抑制
された形になるので、フィールド酸化膜６と埋込み酸化
膜２との遊離による低濃度拡散層１２の発生及びフィー
ルド酸化膜６の単結晶半導体層３の表面領域における増
速成長による薄い単結晶半導体層１５の発生は観測され
ない。
【００１７】よって、本発明の半導体装置の製造方法に
よれば、コンタクト抵抗及び素子間耐圧が最適化された
値に設定され、再現性の良い安定したＭＯＳＦＥＴが得
られる。
よれば、コンタクト抵抗及び素子間耐圧が最適化された
値に設定され、再現性の良い安定したＭＯＳＦＥＴが得
られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を工程順に説明する半
導体装置の断面図である。
導体装置の断面図である。
【図２】図１の後の工程を説明する断面図である。
【図３】本発明の第２の実施形態の主要工程を説明する
半導体装置の断面図である。
半導体装置の断面図である。
【図４】本発明の第１及び第２の実施形態における、非
晶質半導体層での酸化膜成長速度のドーズ量依存性を示
すグラフである。
晶質半導体層での酸化膜成長速度のドーズ量依存性を示
すグラフである。
【図５】従来の半導体装置の製造方法を工程順に示した
断面図である。
断面図である。
【図６】図５の後の工程を示す断面図である。
１ 半導体基板 ２ 埋込み酸化膜 ３ 単結晶半導体層 ４ 酸化膜 ５ ＣＶＤ窒化膜 ６ フィールド酸化膜 ７ 酸化膜 ８ ゲート酸化膜 ９ ゲート電極 １０ サイドウォール酸化膜 １１ 保護酸化膜 １２ Ｎ+拡散層 １３ 酸化されない単結晶半導体層 １４ 低濃度拡散層 １５ 薄い単結晶半導体層 １６ 非晶質半導体層 １７ 砒素添加半導体層 １８ シリコンイオン １９ 砒素イオン ２０ 闘値電圧調整用のイオン
Claims (6)
- 【請求項１】 絶縁基板上もしくは半導体基板上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に単結
晶の半導体層を形成する工程と、前記半導体層上に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜の所定領
域を除去して当該所定領域下の前記半導体層に前記第１
の絶縁膜と連結する形状にて前記半導体層を絶縁分離す
る素子分離領域を形成する工程とからなる半導体装置の
製造方法において、前記素子分離領域を形成する工程
が、非晶質シリコン層を形成する工程と、前記非晶質シ
リコン層を第３の絶縁膜とする工程とからなることを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体層が、５０乃至１２０ｎｍの
厚さにて形成されている請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記非晶質シリコン層が、前記所定領域
下の前記半導体層に、注入エネルギー２０乃至３０Ｋｅ
Ｖ、ドーズ量１×１０16乃至１×１０17／ｃｍ2の条件
にてシリコンイオン注入することにより形成される請求
項１記載の半導体装置の製造方法。 - 【請求項４】 前記非晶質シリコン層が、前記所定領域
下の前記半導体層に、注入エネルギー２０乃至３０Ｋｅ
Ｖ、ドーズ量５×１０14乃至５×１０15／ｃｍ2の条件
にて砒素イオン注入することにより形成される請求項１
記載の半導体装置の製造方法。 - 【請求項５】 前記半導体層が、５０乃至６０ｎｍの厚
さにて形成されている請求項３記載の半導体装置の製造
方法。 - 【請求項６】 前記シリコンイオン及び前記砒素イオン
が、前記絶縁基板もしくは半導体基板の主面に対して９
０度よりも浅い回転斜めイオン注入によりイオン注入さ
れる、請求項３または請求項４記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29736797A JP3274638B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29736797A JP3274638B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135614A true JPH11135614A (ja) | 1999-05-21 |
| JP3274638B2 JP3274638B2 (ja) | 2002-04-15 |
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ID=17845581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29736797A Expired - Fee Related JP3274638B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274638B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291311B2 (en) * | 1998-06-01 | 2001-09-18 | Nec Corporation | Semiconductor device and method for producing same |
| JP2012209603A (ja) * | 2003-11-21 | 2012-10-25 | Agere Systems Inc | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
-
1997
- 1997-10-29 JP JP29736797A patent/JP3274638B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291311B2 (en) * | 1998-06-01 | 2001-09-18 | Nec Corporation | Semiconductor device and method for producing same |
| JP2012209603A (ja) * | 2003-11-21 | 2012-10-25 | Agere Systems Inc | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3274638B2 (ja) | 2002-04-15 |
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