JP3260660B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は絶縁物上に形成され
る半導体装置およびその製造方法に関する。
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路、特にダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）回路の高集積化
には著しいものがある。しかし、集積度の進展にともな
い、メモリセル面積は益々減少する傾向にあり、パッケ
ージ材料から放射されるアルファ線により引き起こされ
るいわゆるソフトエラーを防ぐための充分なセル容量の
確保が難しくなっている。
クランダムアクセスメモリ（ＤＲＡＭ）回路の高集積化
には著しいものがある。しかし、集積度の進展にともな
い、メモリセル面積は益々減少する傾向にあり、パッケ
ージ材料から放射されるアルファ線により引き起こされ
るいわゆるソフトエラーを防ぐための充分なセル容量の
確保が難しくなっている。
【０００３】そこで、絶縁膜上の単結晶シリコン膜上に
半導体素子をつくることが行われている。この半導体素
子は、ＳＯＩ（Silicon-On-Insulator）素子とも呼ば
れ、低消費電力かつ高速動作が可能な高性能素子として
有望である。
半導体素子をつくることが行われている。この半導体素
子は、ＳＯＩ（Silicon-On-Insulator）素子とも呼ば
れ、低消費電力かつ高速動作が可能な高性能素子として
有望である。
【０００４】一般にＳＯＩＭＯＳＦＥＴは、図１５に示
すように半導体基板６２上に埋め込み酸化膜６４が形成
され、この埋め込み酸化膜６４上に第１導電型（例えは
ｐ型）の単結晶シリコン層６６が形成され、このシリコ
ン層６６内にソース、ドレインとなる上記第１導電型と
異なる第２導電型（例えば（ｎ型））の拡散層７６ａ，
７６ｂが形成され、上記シリコン層６６上にゲート酸化
膜６９が形成され、このゲート酸化膜６９上にゲート電
極７０が形成された構造を有している。このＳＯＩ素子
を用いれば、アルファ線により発生する電子・正孔対
を、単結晶シリコン層（以下、ＳＯＩ層ともいう）内に
制御することができるためソフトエラー耐性は飛躍的に
向上する。
すように半導体基板６２上に埋め込み酸化膜６４が形成
され、この埋め込み酸化膜６４上に第１導電型（例えは
ｐ型）の単結晶シリコン層６６が形成され、このシリコ
ン層６６内にソース、ドレインとなる上記第１導電型と
異なる第２導電型（例えば（ｎ型））の拡散層７６ａ，
７６ｂが形成され、上記シリコン層６６上にゲート酸化
膜６９が形成され、このゲート酸化膜６９上にゲート電
極７０が形成された構造を有している。このＳＯＩ素子
を用いれば、アルファ線により発生する電子・正孔対
を、単結晶シリコン層（以下、ＳＯＩ層ともいう）内に
制御することができるためソフトエラー耐性は飛躍的に
向上する。
【０００５】しかし、ＳＯＩ素子（ＳＯＩ ＭＯＳＦＥ
Ｔ）には、基板浮遊効果に起因して、図１６に示すよう
にドレイン破壊電圧が低下したり、図１７に示すように
スイッチング動作における出力電流がオーバーシュート
するなどの不安定性の問題がある。すなわち、図１６に
示すようにＳＯＩ ＭＯＳＦＥＴは、同じゲート長のＭ
ＯＳＦＥＴに比べてドレイン破壊電圧が低い。また、図
１７（ａ），（ｃ），（ｅ）に示すような入力電圧（ゲ
ートパルス）がＳＯＩ ＭＯＳＦＥＴのゲート電極に印
加されると、各々図１７（ｂ），（ｄ），（ｆ）に示す
ように出力電流（ドレイン電流）が生じる。この出力電
流には図１７（ｂ），（ｄ），（ｆ）中の矢印に示すよ
うにオーバーシュートが生じている。
Ｔ）には、基板浮遊効果に起因して、図１６に示すよう
にドレイン破壊電圧が低下したり、図１７に示すように
スイッチング動作における出力電流がオーバーシュート
するなどの不安定性の問題がある。すなわち、図１６に
示すようにＳＯＩ ＭＯＳＦＥＴは、同じゲート長のＭ
ＯＳＦＥＴに比べてドレイン破壊電圧が低い。また、図
１７（ａ），（ｃ），（ｅ）に示すような入力電圧（ゲ
ートパルス）がＳＯＩ ＭＯＳＦＥＴのゲート電極に印
加されると、各々図１７（ｂ），（ｄ），（ｆ）に示す
ように出力電流（ドレイン電流）が生じる。この出力電
流には図１７（ｂ），（ｄ），（ｆ）中の矢印に示すよ
うにオーバーシュートが生じている。
【０００６】このようなＳＯＩ素子における基板浮遊効
果の主原因と考えられるインパクトイオン化によって生
成されたキャリアのチャネル領域内の蓄積（例えばｎ型
ＳＯＩ構造のＭＯＳＦＥＴの場合では正孔が蓄積）を、
効果的に防止する方法が提案されている。例えば、ボデ
ィーコンタクトをとる方法、拡散層領域中にｎ型Ｓｉ−
ＭＯＳＦＥＴの場合だとｐ型シリコン層を設け、このシ
リコン層をチャネルと直接接続させる方法、チャネルに
対してバンドギャップの狭い材料（例えばＳｉ1-X Ｇｅ
X ）からなる層をソース領域内に形成する方法などが提
案されている。
果の主原因と考えられるインパクトイオン化によって生
成されたキャリアのチャネル領域内の蓄積（例えばｎ型
ＳＯＩ構造のＭＯＳＦＥＴの場合では正孔が蓄積）を、
効果的に防止する方法が提案されている。例えば、ボデ
ィーコンタクトをとる方法、拡散層領域中にｎ型Ｓｉ−
ＭＯＳＦＥＴの場合だとｐ型シリコン層を設け、このシ
リコン層をチャネルと直接接続させる方法、チャネルに
対してバンドギャップの狭い材料（例えばＳｉ1-X Ｇｅ
X ）からなる層をソース領域内に形成する方法などが提
案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、ボディ
ーコンタクト法ではセル面積が増大するという問題があ
り、また微細化に伴いボディーへのコンタクト配線にお
けるシート抵抗が無視できなくなるという問題がある。
ソース領域にｐ型シリコン層を設ける方法ではソース中
にｎ+ 層とｐ層を積層して設けることから、その形成が
困難である。更に、シート抵抗の上昇をまねく恐れがあ
るという問題、熱処理のコントロールをよくしないと、
ｎ+ 層／ｐ層の膜厚を正確に制御できないという問題、
横方向拡散で正孔吸収層をチャネル領域に近づけたい
が、熱処理条件によってはチャネルまでこの層が届いて
しまい制御困難であるという問題がある。またその形成
を実現する上ではＳＯＩ層の厚膜化が避けられず、素子
のスケールダウンに伴うＳＯＩ層の薄膜化という微細化
トレンドに逆行するといった問題がある。
ーコンタクト法ではセル面積が増大するという問題があ
り、また微細化に伴いボディーへのコンタクト配線にお
けるシート抵抗が無視できなくなるという問題がある。
ソース領域にｐ型シリコン層を設ける方法ではソース中
にｎ+ 層とｐ層を積層して設けることから、その形成が
困難である。更に、シート抵抗の上昇をまねく恐れがあ
るという問題、熱処理のコントロールをよくしないと、
ｎ+ 層／ｐ層の膜厚を正確に制御できないという問題、
横方向拡散で正孔吸収層をチャネル領域に近づけたい
が、熱処理条件によってはチャネルまでこの層が届いて
しまい制御困難であるという問題がある。またその形成
を実現する上ではＳＯＩ層の厚膜化が避けられず、素子
のスケールダウンに伴うＳＯＩ層の薄膜化という微細化
トレンドに逆行するといった問題がある。
【０００８】特に図１８（ａ）に示すようにソース領域
７６ａ下に、ｐ型シリコン層７５をチャネル６６と直接
接続するように設けた場合は、ソース領域７６ａとドレ
イン領域７６ｂがゲートに対して対称な構造にならない
という問題とともに、ＤＲＡＭのメモリセルを構成する
トランジスタに上記ＳＯＩ構造のＭＯＳＦＥＴを適用す
ることができないという問題がある。なお、ＤＲＡＭに
適用することができない理由は以下の通りである。
７６ａ下に、ｐ型シリコン層７５をチャネル６６と直接
接続するように設けた場合は、ソース領域７６ａとドレ
イン領域７６ｂがゲートに対して対称な構造にならない
という問題とともに、ＤＲＡＭのメモリセルを構成する
トランジスタに上記ＳＯＩ構造のＭＯＳＦＥＴを適用す
ることができないという問題がある。なお、ＤＲＡＭに
適用することができない理由は以下の通りである。
【０００９】一般にＤＲＡＭのメモリセルは図１９に示
すように１つのＭＯＳＦＥＴ５０と１個のキャパシタ５
５からなっている。このＭＯＳＦＥＴ５０のゲート５１
はワード線ＷＬに接続され、ソース５２ａはビット線Ｂ
Ｌに接続され、ドレイン５２ｂはキャパシタ５５の一端
に接続されている。なおキャパシタ５５の他端は接地さ
れている。
すように１つのＭＯＳＦＥＴ５０と１個のキャパシタ５
５からなっている。このＭＯＳＦＥＴ５０のゲート５１
はワード線ＷＬに接続され、ソース５２ａはビット線Ｂ
Ｌに接続され、ドレイン５２ｂはキャパシタ５５の一端
に接続されている。なおキャパシタ５５の他端は接地さ
れている。
【００１０】今、上述のメモリセルのトランジスタとし
て図１８（ａ）に示す構造のトランジスタを用いた場合
には、ソース電位がハイレベルのときのソース（ｐ+ 層
７５）−チャネル（ｐ- 領域６６）−ドレイン（ｎ+ 層
７６ｂ）からなる系のエネルギーバンド図（図１８
（ｂ）参照）から明らかなように、電子がソース・ドレ
イン間をゲート電圧ＶG に依らずに流れてしまうことが
分かる。すなわち、図１８（ａ）に示す構造のトランジ
スタは、書き込み時（ソースの電位がハイレベルの時）
にゲートの支配力を失って誤動作を生じることがあり、
ＤＲＡＭのように双方向にキャリアの移動のある用途の
デバイスには不向きとなる。
て図１８（ａ）に示す構造のトランジスタを用いた場合
には、ソース電位がハイレベルのときのソース（ｐ+ 層
７５）−チャネル（ｐ- 領域６６）−ドレイン（ｎ+ 層
７６ｂ）からなる系のエネルギーバンド図（図１８
（ｂ）参照）から明らかなように、電子がソース・ドレ
イン間をゲート電圧ＶG に依らずに流れてしまうことが
分かる。すなわち、図１８（ａ）に示す構造のトランジ
スタは、書き込み時（ソースの電位がハイレベルの時）
にゲートの支配力を失って誤動作を生じることがあり、
ＤＲＡＭのように双方向にキャリアの移動のある用途の
デバイスには不向きとなる。
【００１１】このように、ｎ型のソース領域７６ａ下に
ｐ型シリコン層７５を、チャネルと直接接続するように
設けた場合には、ソースの電位がハイレベルの状態のと
き、チャネルとドレイン間のｐｎ接合が導通してしま
い、ＤＲＡＭをはじめ、多くのＭＯＳデバイスに適用で
きなくなる。
ｐ型シリコン層７５を、チャネルと直接接続するように
設けた場合には、ソースの電位がハイレベルの状態のと
き、チャネルとドレイン間のｐｎ接合が導通してしま
い、ＤＲＡＭをはじめ、多くのＭＯＳデバイスに適用で
きなくなる。
【００１２】また、ソース領域に狭バンドギャップ材料
からなる領域を形成する方法では、その材料からなる領
域の形成にイオン注入法を用いた場合、拡散層領域への
イオン注入によるダメージが素子特性に対して問題とな
る可能性がある。
からなる領域を形成する方法では、その材料からなる領
域の形成にイオン注入法を用いた場合、拡散層領域への
イオン注入によるダメージが素子特性に対して問題とな
る可能性がある。
【００１３】本発明は、上記事情を考慮してなされたも
のであって、可及的に簡単な構造で基板浮遊効果を効率
良く抑制することのできる半導体装置およびその製造方
法を提供することを目的とする。
のであって、可及的に簡単な構造で基板浮遊効果を効率
良く抑制することのできる半導体装置およびその製造方
法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の第１の態様は半
導体装置であって、表面が絶縁物からなる基板上に形成
された第１導電型の第１の半導体層と、前記第１の半導
体層に分離されて形成された前記第１導電型と異なる第
２導電型のソース領域およびドレイン領域と、前記ソー
ス領域と前記ドレイン領域との間の前記第１の半導体層
に形成されたチャネル領域と、前記チャネル領域上に形
成されたゲート電極と、このゲート電極の側部に形成さ
れた絶縁物からなるゲート側壁と、少なくとも前記ソー
ス領域上に形成された第１導電型の第２の半導体層と、
を備えていることを特徴とする。また前記第１および第
２の半導体層は単結晶シリコン層であっても良い。
導体装置であって、表面が絶縁物からなる基板上に形成
された第１導電型の第１の半導体層と、前記第１の半導
体層に分離されて形成された前記第１導電型と異なる第
２導電型のソース領域およびドレイン領域と、前記ソー
ス領域と前記ドレイン領域との間の前記第１の半導体層
に形成されたチャネル領域と、前記チャネル領域上に形
成されたゲート電極と、このゲート電極の側部に形成さ
れた絶縁物からなるゲート側壁と、少なくとも前記ソー
ス領域上に形成された第１導電型の第２の半導体層と、
を備えていることを特徴とする。また前記第１および第
２の半導体層は単結晶シリコン層であっても良い。
【００１５】また前記第１の半導体層は単結晶シリコン
層からなり、前記第２の半導体層はシリコンと、シリコ
ンよりバンドギャップの狭い材料との混晶層からなるよ
うに構成しても良い。
層からなり、前記第２の半導体層はシリコンと、シリコ
ンよりバンドギャップの狭い材料との混晶層からなるよ
うに構成しても良い。
【００１６】また前記ソース領域上にこのソース領域と
接するように形成された金属及び金属化合物の少なくと
も一方からなる電極配線層を備え、この電極配線層は、
その側面において前記第２の半導体層と接するように構
成しても良い。
接するように形成された金属及び金属化合物の少なくと
も一方からなる電極配線層を備え、この電極配線層は、
その側面において前記第２の半導体層と接するように構
成しても良い。
【００１７】また前記第２の半導体層上にシリサイド層
を形成しても良い。
を形成しても良い。
【００１８】また本発明の第２の態様は半導体装置の製
造方法であって、絶縁物上に第１の導電型のシリコンか
らなる第１の半導体層が形成されたＳＯＩ基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記ゲート電極の側部に絶縁
物からなるゲート側壁を形成する工程と、前記ゲート電
極の両側の前記第１の半導体層に不純物を導入すること
により前記第１の導電型と異なる第２の導電型のソース
領域およびドレイン領域を形成する工程と、少なくとも
前記ソース領域上に第１の導電型の第２の半導体層を形
成する工程と、を備えていることを特徴とする。
造方法であって、絶縁物上に第１の導電型のシリコンか
らなる第１の半導体層が形成されたＳＯＩ基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記ゲート電極の側部に絶縁
物からなるゲート側壁を形成する工程と、前記ゲート電
極の両側の前記第１の半導体層に不純物を導入すること
により前記第１の導電型と異なる第２の導電型のソース
領域およびドレイン領域を形成する工程と、少なくとも
前記ソース領域上に第１の導電型の第２の半導体層を形
成する工程と、を備えていることを特徴とする。
【００１９】また前記第２の半導体層はシリコン層であ
って、このシリコン層は生成ガス中に不純物が導入され
たＣＶＤ法によって形成しても良い。
って、このシリコン層は生成ガス中に不純物が導入され
たＣＶＤ法によって形成しても良い。
【００２０】また前記第２の半導体層の形成は、前記ソ
ース領域およびドレイン領域上に単結晶シリコン層を形
成した後、この単結晶シリコン層に不純物をイオン注入
することによって行っても良い。
ース領域およびドレイン領域上に単結晶シリコン層を形
成した後、この単結晶シリコン層に不純物をイオン注入
することによって行っても良い。
【００２１】また前記第２の半導体層はＳｉ1-X ＧｅX
またはＳｉ1-X ＳｎX からなるシリコンの混晶層であっ
てＣＶＤ法により形成しても良い。
またはＳｉ1-X ＳｎX からなるシリコンの混晶層であっ
てＣＶＤ法により形成しても良い。
【００２２】また前記第２の半導体層の形成は、前記ソ
ース領域およびドレイン領域上に単結晶シリコン層を形
成した後、この単結晶シリコン層にＧｅまたはＳｎをイ
オン注入することにより行っても良い。
ース領域およびドレイン領域上に単結晶シリコン層を形
成した後、この単結晶シリコン層にＧｅまたはＳｎをイ
オン注入することにより行っても良い。
【００２３】また前記ソース領域上の前記第２の半導体
層の一部を除去して前記ソース領域を露呈せしめた後、
このソース領域上にこのソース領域と接するとともに側
面が前記第２の半導体層と接するように、金属及び金属
化合物の少なくとも一方からなる電極配線層を形成して
も良い。
層の一部を除去して前記ソース領域を露呈せしめた後、
このソース領域上にこのソース領域と接するとともに側
面が前記第２の半導体層と接するように、金属及び金属
化合物の少なくとも一方からなる電極配線層を形成して
も良い。
【００２４】また前記第２の半導体層上にシリサイド層
を形成しても良い。
を形成しても良い。
【００２５】また第２の半導体層の形成は、前記ソース
領域上に単結晶シリコン層を形成した後、不純物の元素
を含むガス中でレーザ光を照射して前記単結晶シリコン
層に前記不純物をドープしても良い。
領域上に単結晶シリコン層を形成した後、不純物の元素
を含むガス中でレーザ光を照射して前記単結晶シリコン
層に前記不純物をドープしても良い。
【００２６】また本発明の第３の態様は半導体装置の製
造方法であって、絶縁物上に第１の導電型のシリコンか
らなる第１の半導体層が形成されたＳＯＩ基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記ゲート電極の側部に絶縁
物からなるゲート側壁を形成する工程と、前記第１の半
導体層上にシリコン層を形成する工程と、前記シリコン
層を介して第２の導電型の不純物をイオン注入すること
により前記シリコン層下の前記第１の半導体層にソース
領域およびドレイン領域を形成する工程と、前記シリコ
ン層に第１の導電型の不純物をイオン注入する工程とを
備えていることを特徴とする。
造方法であって、絶縁物上に第１の導電型のシリコンか
らなる第１の半導体層が形成されたＳＯＩ基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記ゲート電極の側部に絶縁
物からなるゲート側壁を形成する工程と、前記第１の半
導体層上にシリコン層を形成する工程と、前記シリコン
層を介して第２の導電型の不純物をイオン注入すること
により前記シリコン層下の前記第１の半導体層にソース
領域およびドレイン領域を形成する工程と、前記シリコ
ン層に第１の導電型の不純物をイオン注入する工程とを
備えていることを特徴とする。
【００２７】また前記第１の導電型の不純物をイオン注
入した前記シリコン層の前記ソース領域上の一部分を除
去して前記ソース領域を露呈せしめた後、このソース領
域上にこのソース領域と接するとともに側面が前記シリ
コン層に接するように、金属及び金属化合物の少なくと
も一方からなる電極配線層を形成しても良い。
入した前記シリコン層の前記ソース領域上の一部分を除
去して前記ソース領域を露呈せしめた後、このソース領
域上にこのソース領域と接するとともに側面が前記シリ
コン層に接するように、金属及び金属化合物の少なくと
も一方からなる電極配線層を形成しても良い。
【００２８】
【発明の実施の形態】本発明の第１の実施の形態の半導
体装置の構成を図１に示す。この実施の形態の半導体装
置は、ＳＯＩ構造のＭＯＳＦＥＴであって、絶縁膜４上
のＳＯＩ層６に形成されたソース領域１６ａおよびドレ
イン領域１６ｂ上に、これらのソース領域１６ａおよび
ドレイン領域１６ｂとは逆の導電型の単結晶シリコン層
１８を設けたものである。すなわち、この実施の形態の
半導体装置においては、例えばｐ型のシリコン基板２上
に埋め込み絶縁膜４が形成され、この絶縁膜４上にｐ型
の単結晶シリコン層（ＳＯＩ層）６が形成され、このＳ
ＯＩ層６上にゲート絶縁膜９を介してゲート電極１０が
形成されている。そして、このゲート電極１０は、その
表面が酸化膜１２によって覆われているとともに、側部
に絶縁部からなる側壁１４が設けられている。また、上
記ＳＯＩ層６にはゲート電極１０を挟むように、例えば
ｎ型のソース領域１６ａ、ドレイン領域１６ｂが形成さ
れている。このソース領域１６ａおよびドレイン領域１
６ｂ上にはｐ型の単結晶シリコン層１８が形成されてい
る。そしてこれらの単結晶シリコン層１８およびゲート
電極１０は層間絶縁膜２２よって覆われており、この層
間絶縁膜２２および単結晶シリコン層１８にはソース領
域１６ａ、ドレイン領域１６ｂとのコンタクトをとるた
めのコンタクト孔が設けられ、このコンタクト孔を埋め
込むように金属からなるソース電極２６ａ、ドレイン電
極２６ｂが形成されている。なお、上述の構造のＭＯＳ
ＦＥＴは他の素子とは素子分離絶縁膜８によって電気的
に分離されている。
体装置の構成を図１に示す。この実施の形態の半導体装
置は、ＳＯＩ構造のＭＯＳＦＥＴであって、絶縁膜４上
のＳＯＩ層６に形成されたソース領域１６ａおよびドレ
イン領域１６ｂ上に、これらのソース領域１６ａおよび
ドレイン領域１６ｂとは逆の導電型の単結晶シリコン層
１８を設けたものである。すなわち、この実施の形態の
半導体装置においては、例えばｐ型のシリコン基板２上
に埋め込み絶縁膜４が形成され、この絶縁膜４上にｐ型
の単結晶シリコン層（ＳＯＩ層）６が形成され、このＳ
ＯＩ層６上にゲート絶縁膜９を介してゲート電極１０が
形成されている。そして、このゲート電極１０は、その
表面が酸化膜１２によって覆われているとともに、側部
に絶縁部からなる側壁１４が設けられている。また、上
記ＳＯＩ層６にはゲート電極１０を挟むように、例えば
ｎ型のソース領域１６ａ、ドレイン領域１６ｂが形成さ
れている。このソース領域１６ａおよびドレイン領域１
６ｂ上にはｐ型の単結晶シリコン層１８が形成されてい
る。そしてこれらの単結晶シリコン層１８およびゲート
電極１０は層間絶縁膜２２よって覆われており、この層
間絶縁膜２２および単結晶シリコン層１８にはソース領
域１６ａ、ドレイン領域１６ｂとのコンタクトをとるた
めのコンタクト孔が設けられ、このコンタクト孔を埋め
込むように金属からなるソース電極２６ａ、ドレイン電
極２６ｂが形成されている。なお、上述の構造のＭＯＳ
ＦＥＴは他の素子とは素子分離絶縁膜８によって電気的
に分離されている。
【００２９】このように構成された第１の実施の形態の
半導体装置における、ｐ型単結晶シリコン層１８／ｎ+
ソース領域１６ａ／チャネル領域６（ｐ型単結晶シリコ
ン層）／ｎ+ ドレイン領域１６ｂからなる系のエネルギ
ーバンド図を図２に示す。この図２に示すエネルギーバ
ンド図から分かるように、トランジスタの動作時、チャ
ネル領域６の過剰正孔はソース領域１６ａに拡散してい
くが、ソース１６ａに入った正孔はｐ型シリコン層１８
とｎ+ 拡散層（ソース領域）１６ａの、ほぼビルトイン
ポテンシャル分の勾配のため直ちにｐ型シリコン層１８
へ流れ込んでいく。つまり、このシリコン層１８が正孔
の“吸収層”としてはたらき、チャネル６からソース１
６ａ方向へのホール電流を促進するわけである。これ
は、ソース領域１６ａに入った正孔の拡散長が実効的に
短くなったことに相当する。このときソース領域１６ａ
の電子は、ソース電極２６ａからソース領域１６ａを介
してチャネル６、ドレイン電極２６ｂへとこのｐ型シリ
コン層との界面の縁の部分を走行するので電流特性には
問題を来さない。
半導体装置における、ｐ型単結晶シリコン層１８／ｎ+
ソース領域１６ａ／チャネル領域６（ｐ型単結晶シリコ
ン層）／ｎ+ ドレイン領域１６ｂからなる系のエネルギ
ーバンド図を図２に示す。この図２に示すエネルギーバ
ンド図から分かるように、トランジスタの動作時、チャ
ネル領域６の過剰正孔はソース領域１６ａに拡散してい
くが、ソース１６ａに入った正孔はｐ型シリコン層１８
とｎ+ 拡散層（ソース領域）１６ａの、ほぼビルトイン
ポテンシャル分の勾配のため直ちにｐ型シリコン層１８
へ流れ込んでいく。つまり、このシリコン層１８が正孔
の“吸収層”としてはたらき、チャネル６からソース１
６ａ方向へのホール電流を促進するわけである。これ
は、ソース領域１６ａに入った正孔の拡散長が実効的に
短くなったことに相当する。このときソース領域１６ａ
の電子は、ソース電極２６ａからソース領域１６ａを介
してチャネル６、ドレイン電極２６ｂへとこのｐ型シリ
コン層との界面の縁の部分を走行するので電流特性には
問題を来さない。
【００３０】この第１の実施の形態の半導体装置（ＭＯ
ＳＦＥＴ）におけるキャリア（ｎ型のＭＯＳＦＥＴの場
合は正孔、ｐ型のＭＯＳＦＥＴの場合は電子）の流れを
シミュレーションにより求めたベクトル図を図３に示
す。
ＳＦＥＴ）におけるキャリア（ｎ型のＭＯＳＦＥＴの場
合は正孔、ｐ型のＭＯＳＦＥＴの場合は電子）の流れを
シミュレーションにより求めたベクトル図を図３に示
す。
【００３１】このシミュレーションではＳＯＩ層６にお
いて、チャネル領域６／ソース領域１６ａのｐｎ接合は
ゲート１０の端の位置となるように設定してある。図３
より、ソース領域１６ａに拡散した過剰キャリア（正
孔）が直ちに上記ｐ型シリコン層１８に取り込まれるこ
とが分かる。これによりチャネル領域６中に蓄積される
キャリアがソース領域１６ａに掃き出され、基板浮遊効
果が抑制される。これはまた以下のことから分かる。
今、ゲート長Ｌと、ゲート幅Ｗとの比 Ｌ／Ｗが０．１
５μｍ／０．１５μｍの場合の、従来のＳＯＩ構造のＭ
ＯＳＦＥＴと本実施の形態のＭＯＳＦＥＴ各々の、ドレ
イン電流Ｉd とドレイン電圧Ｖdsとの特性を図４に示
す。０．１ｍＡのドレイン電流が流れた時のＶdsをドレ
イン破壊電圧と定義すると、図４に示す特性から分かる
ように、本実施の形態の方が従来に比べて０．３Ｖ程
度、ドレイン破壊電圧が上昇し、耐圧の改善がなされて
いる。
いて、チャネル領域６／ソース領域１６ａのｐｎ接合は
ゲート１０の端の位置となるように設定してある。図３
より、ソース領域１６ａに拡散した過剰キャリア（正
孔）が直ちに上記ｐ型シリコン層１８に取り込まれるこ
とが分かる。これによりチャネル領域６中に蓄積される
キャリアがソース領域１６ａに掃き出され、基板浮遊効
果が抑制される。これはまた以下のことから分かる。
今、ゲート長Ｌと、ゲート幅Ｗとの比 Ｌ／Ｗが０．１
５μｍ／０．１５μｍの場合の、従来のＳＯＩ構造のＭ
ＯＳＦＥＴと本実施の形態のＭＯＳＦＥＴ各々の、ドレ
イン電流Ｉd とドレイン電圧Ｖdsとの特性を図４に示
す。０．１ｍＡのドレイン電流が流れた時のＶdsをドレ
イン破壊電圧と定義すると、図４に示す特性から分かる
ように、本実施の形態の方が従来に比べて０．３Ｖ程
度、ドレイン破壊電圧が上昇し、耐圧の改善がなされて
いる。
【００３２】以上述べたことにより本実施の形態の半導
体装置は、ｐ型シリコン層１８をソース領域１６ａ、ド
レイン領域１６ｂ上に形成するという極めて簡単な構造
で基板浮遊効果を効果的に抑制することができる。
体装置は、ｐ型シリコン層１８をソース領域１６ａ、ド
レイン領域１６ｂ上に形成するという極めて簡単な構造
で基板浮遊効果を効果的に抑制することができる。
【００３３】またｐ型シリコン層１８がチャネル領域と
接することがないため、本実施の形態のＳＯＩ構造のＭ
ＯＳＦＥＴはＤＲＡＭなどに幅広く用いることができ
る。
接することがないため、本実施の形態のＳＯＩ構造のＭ
ＯＳＦＥＴはＤＲＡＭなどに幅広く用いることができ
る。
【００３４】更に、上述のような極めて簡単な構造であ
るためＤＲＡＭに用いてもセル面積を増大させることが
なく、またＳＯＩ層６は従来通りであるため薄膜化する
ことが可能となり、微細化することができる。また、ソ
ース・ドレインとなる拡散層領域１６ａ，１６ｂにｐ型
シリコン層１８を形成することによる損傷を可及的に防
止することが可能となり、良好な素子特性を得ることが
できる。
るためＤＲＡＭに用いてもセル面積を増大させることが
なく、またＳＯＩ層６は従来通りであるため薄膜化する
ことが可能となり、微細化することができる。また、ソ
ース・ドレインとなる拡散層領域１６ａ，１６ｂにｐ型
シリコン層１８を形成することによる損傷を可及的に防
止することが可能となり、良好な素子特性を得ることが
できる。
【００３５】なお、上記実施の形態にｐ型シリコン層１
８はソース領域１６ａ上ばかりでなくドレイン領域１６
ｂ上にも設けたがソース領域１６ａ上にのみ設けても基
板浮遊効果を効率良く抑制することができることは言う
までもない。
８はソース領域１６ａ上ばかりでなくドレイン領域１６
ｂ上にも設けたがソース領域１６ａ上にのみ設けても基
板浮遊効果を効率良く抑制することができることは言う
までもない。
【００３６】次に本発明の第２の実施の形態を図５，図
６を参照して説明する。
６を参照して説明する。
【００３７】この実施の形態は半導体装置の製造方法で
あって、図１に示す半導体装置を製造するものである。
まず結晶面方位が（１００）のｐ型シリコン基板２に酸
素を加速電圧１８０ｋＶ、ドーズ量２×１０18ｃｍ-2で
注入する（図５（ａ）参照）。続いて１３００℃で５時
間熱処理することにより、シリコン表面から深さ２００
ｎｍの所に厚さ４００ｎｍの埋め込み酸化膜４を形成す
る（図５（ｂ）参照）。この時の表面には単結晶シリコ
ン膜（以下ＳＯＩ膜ともいう）６が形成される（図５
（ｂ）参照）。
あって、図１に示す半導体装置を製造するものである。
まず結晶面方位が（１００）のｐ型シリコン基板２に酸
素を加速電圧１８０ｋＶ、ドーズ量２×１０18ｃｍ-2で
注入する（図５（ａ）参照）。続いて１３００℃で５時
間熱処理することにより、シリコン表面から深さ２００
ｎｍの所に厚さ４００ｎｍの埋め込み酸化膜４を形成す
る（図５（ｂ）参照）。この時の表面には単結晶シリコ
ン膜（以下ＳＯＩ膜ともいう）６が形成される（図５
（ｂ）参照）。
【００３８】次に熱酸化とＮＨ4 Ｆ溶液でのエッチング
により、ＳＯＩ膜６の膜厚を１５０ｎｍまで薄くする
（図５（ｃ）参照）。続いてＬＯＣＯＳ法などの選択酸
化技術により、素子分離用の酸化膜８を形成し、隣接す
る素子間を電気的に分離する（図５（ｃ）参照）。その
後、素子領域上にゲート酸化膜９を１０ｎｍの厚さで形
成し、続いてリンがドープされたポリシリコンを３００
ｎｍの厚さで堆積し、その上にＣＶＤ酸化膜１１を１０
０ｎｍ堆積する。その後、フォトリソグラフィー技術を
用いてパターニングすることによりゲート長０．５μｍ
で酸化膜キャップ付きのゲート電極１０を形成する（図
５（ｃ）参照）。
により、ＳＯＩ膜６の膜厚を１５０ｎｍまで薄くする
（図５（ｃ）参照）。続いてＬＯＣＯＳ法などの選択酸
化技術により、素子分離用の酸化膜８を形成し、隣接す
る素子間を電気的に分離する（図５（ｃ）参照）。その
後、素子領域上にゲート酸化膜９を１０ｎｍの厚さで形
成し、続いてリンがドープされたポリシリコンを３００
ｎｍの厚さで堆積し、その上にＣＶＤ酸化膜１１を１０
０ｎｍ堆積する。その後、フォトリソグラフィー技術を
用いてパターニングすることによりゲート長０．５μｍ
で酸化膜キャップ付きのゲート電極１０を形成する（図
５（ｃ）参照）。
【００３９】その後、全面を酸化し、厚さ８ｎｍの酸化
膜１２を形成する（図５（ｄ）参照）。更に、全面に厚
さが２０ｎｍのＳｉＮ膜を堆積し、異方性エッチング
（例えばＲＩＥ法）を用いて全面エッチバックを行うこ
とによりゲート側壁１４を形成する（図５（ｄ）参
照）。そしてゲート電極１０、ゲート側壁１４をマスク
として、加速電圧３０ｋＶ、ドーズ量３×１０15ｃｍ-2
でＡｓ+ をイオン注入する。その後、窒素雰囲気下で８
００℃、３０分のアニールを行うことにより、図５
（ｄ）に示すようにソース領域側およびドレイン領域側
にｎ+ 拡散層領域１６ａおよび１６ｂを形成する。
膜１２を形成する（図５（ｄ）参照）。更に、全面に厚
さが２０ｎｍのＳｉＮ膜を堆積し、異方性エッチング
（例えばＲＩＥ法）を用いて全面エッチバックを行うこ
とによりゲート側壁１４を形成する（図５（ｄ）参
照）。そしてゲート電極１０、ゲート側壁１４をマスク
として、加速電圧３０ｋＶ、ドーズ量３×１０15ｃｍ-2
でＡｓ+ をイオン注入する。その後、窒素雰囲気下で８
００℃、３０分のアニールを行うことにより、図５
（ｄ）に示すようにソース領域側およびドレイン領域側
にｎ+ 拡散層領域１６ａおよび１６ｂを形成する。
【００４０】次に、ＣＶＤ法により、ゲート電極１０、
酸化膜１１、ゲート側壁１４をマスクにして単結晶シリ
コン膜を選択的に２０ｎｍ堆積する。この時、ＣＶＤガ
ス中にＢ2 Ｈ6 （ＰＨ3 、ＡｓＨ3 ）を導入してドーピ
ングを行うことにより、図６（ａ）に示すように拡散層
領域１６ａ，１６ｂ上にこれと逆極性のシリコン層１８
が形成される。
酸化膜１１、ゲート側壁１４をマスクにして単結晶シリ
コン膜を選択的に２０ｎｍ堆積する。この時、ＣＶＤガ
ス中にＢ2 Ｈ6 （ＰＨ3 、ＡｓＨ3 ）を導入してドーピ
ングを行うことにより、図６（ａ）に示すように拡散層
領域１６ａ，１６ｂ上にこれと逆極性のシリコン層１８
が形成される。
【００４１】次にＣＶＤ法を用いて全面に層間絶縁膜２
２を堆積し、リソグラフィー技術を用いてこの層間絶縁
膜２２に、上記逆極性のシリコン層１８を貫通して拡散
層領域１６ａ、１６ｂに達するコンタクト孔を開口す
る。続いて上記コンタクト孔の底部および側部にバリア
メタルとなる金属若しくは金属化合物からなる膜２４を
形成した後、スパッタ法を用いて全面に電極材料、例え
ばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる金属膜を上
記コンタクト孔を埋め込むように堆積し、パターニング
することによってソース電極２６ａ、ドレイン電極２６
ｂを形成し、ＭＯＳＦＥＴを形成する（図６（ｂ）参
照）。なお、バリアメタルとなる金属若しくは金属化合
物からなる膜２４は全面にＴｉ膜およびＴｉＮ膜を順次
形成した後、アニールすることにより上記コンタクト孔
の底部およびシリコン層１８の貫通孔の側部のＴｉ膜を
シリサイド化することによって形成しても良い。このと
き層間絶縁膜２２のコンタクト孔の側壁のＴｉ膜はシリ
サイド化されない。
２を堆積し、リソグラフィー技術を用いてこの層間絶縁
膜２２に、上記逆極性のシリコン層１８を貫通して拡散
層領域１６ａ、１６ｂに達するコンタクト孔を開口す
る。続いて上記コンタクト孔の底部および側部にバリア
メタルとなる金属若しくは金属化合物からなる膜２４を
形成した後、スパッタ法を用いて全面に電極材料、例え
ばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる金属膜を上
記コンタクト孔を埋め込むように堆積し、パターニング
することによってソース電極２６ａ、ドレイン電極２６
ｂを形成し、ＭＯＳＦＥＴを形成する（図６（ｂ）参
照）。なお、バリアメタルとなる金属若しくは金属化合
物からなる膜２４は全面にＴｉ膜およびＴｉＮ膜を順次
形成した後、アニールすることにより上記コンタクト孔
の底部およびシリコン層１８の貫通孔の側部のＴｉ膜を
シリサイド化することによって形成しても良い。このと
き層間絶縁膜２２のコンタクト孔の側壁のＴｉ膜はシリ
サイド化されない。
【００４２】この第２の実施の形態の製造方法によれ
ば、ソース、ドレイン領域となる拡散層領域１６ａ、１
６ｂ上にこれらの拡散層領域１６ａ、１６ｂと逆極性の
シリコン層１８が形成されるため、極めて簡単な構造
で、基板浮遊効果を効率良く抑制することができる。ま
た、逆極性のシリコン層１８がソース領域上に形成され
るため、拡散長を従来の場合に比べて短くすることがで
きる。
ば、ソース、ドレイン領域となる拡散層領域１６ａ、１
６ｂ上にこれらの拡散層領域１６ａ、１６ｂと逆極性の
シリコン層１８が形成されるため、極めて簡単な構造
で、基板浮遊効果を効率良く抑制することができる。ま
た、逆極性のシリコン層１８がソース領域上に形成され
るため、拡散長を従来の場合に比べて短くすることがで
きる。
【００４３】また、ｐ型シリコン層１８を形成する際に
は、ソース領域１６ａおよびドレイン領域１６ｂを損傷
することがなく、良好な素子特性を得ることができる。
は、ソース領域１６ａおよびドレイン領域１６ｂを損傷
することがなく、良好な素子特性を得ることができる。
【００４４】次に本発明の第３の実施の形態を図７を参
照して説明する。この実施の形態は半導体装置の製造方
法であって、層間絶縁膜２２を形成するまでは図５、図
６に示す第２の実施の製造方法と同様にして行う。続い
てこの層間絶縁膜２２に、ｐ型シリコン層１８の上面に
達するコンタクト孔を開口する。そして、スパッタ法を
用いて厚さが２０ｎｍのＴｉ膜２８ａおよび厚さが７０
ｎｍのＴｉＮ２８ｂ膜を順次形成した後、窒素雰囲気下
で、６００℃、３０分のアニールを行い、上記コンタク
ト孔直下のｐ型シリコン層１８の部分をシリサイド化し
て厚さが４０ｎｍのＴｉＳｉ2 層２７を形成する（図７
参照）。続いて電極材料、例えばＡｌ−Ｃｕからなる金
属膜をスパッタ法を用いて形成し、パターニングするこ
とによってソース電極２９ａ、ドレイン電極２９ｂを形
成し、ＭＯＳＦＥＴを形成する（図７参照）。
照して説明する。この実施の形態は半導体装置の製造方
法であって、層間絶縁膜２２を形成するまでは図５、図
６に示す第２の実施の製造方法と同様にして行う。続い
てこの層間絶縁膜２２に、ｐ型シリコン層１８の上面に
達するコンタクト孔を開口する。そして、スパッタ法を
用いて厚さが２０ｎｍのＴｉ膜２８ａおよび厚さが７０
ｎｍのＴｉＮ２８ｂ膜を順次形成した後、窒素雰囲気下
で、６００℃、３０分のアニールを行い、上記コンタク
ト孔直下のｐ型シリコン層１８の部分をシリサイド化し
て厚さが４０ｎｍのＴｉＳｉ2 層２７を形成する（図７
参照）。続いて電極材料、例えばＡｌ−Ｃｕからなる金
属膜をスパッタ法を用いて形成し、パターニングするこ
とによってソース電極２９ａ、ドレイン電極２９ｂを形
成し、ＭＯＳＦＥＴを形成する（図７参照）。
【００４５】なお、この実施の形態において層間絶縁膜
２２のコンタクト孔の側壁のＴｉ膜２８ａはシリサイド
化されない。
２２のコンタクト孔の側壁のＴｉ膜２８ａはシリサイド
化されない。
【００４６】この第３の実施の形態の製造方法も第２の
実施の形態と同様の効果を奏することは云うまでもな
い。
実施の形態と同様の効果を奏することは云うまでもな
い。
【００４７】次に本発明の第４の実施の形態を図８を参
照して説明する。この実施の形態は半導体装置の製造方
法であってソース・ドレイン領域となる拡散層領域１６
ａ、１６ｂと逆極性のシリコン層１８の形成にイオン注
入法を用いるものである。ゲート側壁１４を形成するま
では図５に示す第２の実施の形態の製造方法と同様にし
て行う。その後、図８（ａ）に示すように、酸化膜１１
でキャップされたゲート電極１０、ゲート側壁１４をマ
スクとして単結晶シリコン膜１７をＣＶＤ法などにより
エピタキシャルに成膜する。次に、ゲート電極１０、ゲ
ート側壁１４をマスクとして、加速電圧〜４０ｋＶ、ド
ーズ量３×１０15ｃｍ-2でＡｓ+ をイオン注入する（図
８（ｂ）参照）。さらに、図８（ｃ）に示すように適当
なイオン注入条件（例えば加速電圧５ｋＶ、ドーズ量３
×１０15ｃｍ-2）でＢＦ2 + をイオン注入する。その
後、窒素雰囲気下で適当なアニール（例えば８００℃、
３０分）を行うことにより、拡散層１６ａ、１６ｂ上に
この拡散層１６ａ、１６ｂと逆極性のシリコン層１８が
形成される。この二回のイオン注入の打ち分けおよびこ
れらイオン注入に対するアニール工程の順番には自由度
があり、例えばＢＦ2 + をイオン注入後アニールし、Ａ
ｓ+ をイオン注入、アニールという工程順も考えられ
る。
照して説明する。この実施の形態は半導体装置の製造方
法であってソース・ドレイン領域となる拡散層領域１６
ａ、１６ｂと逆極性のシリコン層１８の形成にイオン注
入法を用いるものである。ゲート側壁１４を形成するま
では図５に示す第２の実施の形態の製造方法と同様にし
て行う。その後、図８（ａ）に示すように、酸化膜１１
でキャップされたゲート電極１０、ゲート側壁１４をマ
スクとして単結晶シリコン膜１７をＣＶＤ法などにより
エピタキシャルに成膜する。次に、ゲート電極１０、ゲ
ート側壁１４をマスクとして、加速電圧〜４０ｋＶ、ド
ーズ量３×１０15ｃｍ-2でＡｓ+ をイオン注入する（図
８（ｂ）参照）。さらに、図８（ｃ）に示すように適当
なイオン注入条件（例えば加速電圧５ｋＶ、ドーズ量３
×１０15ｃｍ-2）でＢＦ2 + をイオン注入する。その
後、窒素雰囲気下で適当なアニール（例えば８００℃、
３０分）を行うことにより、拡散層１６ａ、１６ｂ上に
この拡散層１６ａ、１６ｂと逆極性のシリコン層１８が
形成される。この二回のイオン注入の打ち分けおよびこ
れらイオン注入に対するアニール工程の順番には自由度
があり、例えばＢＦ2 + をイオン注入後アニールし、Ａ
ｓ+ をイオン注入、アニールという工程順も考えられ
る。
【００４８】この第４の実施の形態の製造方法も第２の
実施の形態の製造方法と同様の効果を奏することは云う
までもない。
実施の形態の製造方法と同様の効果を奏することは云う
までもない。
【００４９】次に本発明の第５の実施の形態を図９を参
照して説明する。この第５の実施の形態は半導体装置の
製造方法であって、拡散層領域１６ａ、１６ｂと逆極性
のシリコン層１８の形成にイオン注入法を用いるもので
ある。そして拡散層１６ａ、１６ｂを形成するまでは、
第２の実施の形態の製造方法と同様にして行う。
照して説明する。この第５の実施の形態は半導体装置の
製造方法であって、拡散層領域１６ａ、１６ｂと逆極性
のシリコン層１８の形成にイオン注入法を用いるもので
ある。そして拡散層１６ａ、１６ｂを形成するまでは、
第２の実施の形態の製造方法と同様にして行う。
【００５０】拡散層１６ａ、１６ｂを形成した後、図９
（ａ）に示すように拡散層１６ａ、１６ｂ上にＣＶＤ法
等を用いて単結晶シリコン膜１７をエピタキシャルに成
膜する。続いてゲート電極１０、ゲート側壁１４をマス
クとして、適当なイオン注入条件（例えば加速電圧５ｋ
Ｖ、ドーズ量３×１０15ｃｍ-2）でＢＦ2 + をイオン注
入することにより拡散層領域１６ａ、１６ｂ上にこれと
逆極性のシリコン層１８が形成される（図９（ｂ）参
照）。
（ａ）に示すように拡散層１６ａ、１６ｂ上にＣＶＤ法
等を用いて単結晶シリコン膜１７をエピタキシャルに成
膜する。続いてゲート電極１０、ゲート側壁１４をマス
クとして、適当なイオン注入条件（例えば加速電圧５ｋ
Ｖ、ドーズ量３×１０15ｃｍ-2）でＢＦ2 + をイオン注
入することにより拡散層領域１６ａ、１６ｂ上にこれと
逆極性のシリコン層１８が形成される（図９（ｂ）参
照）。
【００５１】この実施の形態の製造方法も第２の実施の
形態の製造方法と同様の効果を奏することは云うまでも
ない。
形態の製造方法と同様の効果を奏することは云うまでも
ない。
【００５２】なお、拡散層領域１６ａ、１６ｂ上にこれ
らの拡散層領域と逆極性のシリコン層の形成は、ＣＶＤ
法などにより予め拡散層領域上に形成したシリコン層に
エキシマレーザのような短波長の光を不純物元素を含む
ガス中で照射し、ドーピングすることによって形成して
も良い。
らの拡散層領域と逆極性のシリコン層の形成は、ＣＶＤ
法などにより予め拡散層領域上に形成したシリコン層に
エキシマレーザのような短波長の光を不純物元素を含む
ガス中で照射し、ドーピングすることによって形成して
も良い。
【００５３】例えば、エキシマレーザの光源として波長
１９３ｎｍのフッ化アルゴン（ＡｒＦ）などを用い、ガ
スとして、ジボラン（Ｂ2 Ｈ6 ）や三塩化リン（ＰＣｌ
3 ）などを用いて、ボロンやリンをドーピングすること
が可能である。
１９３ｎｍのフッ化アルゴン（ＡｒＦ）などを用い、ガ
スとして、ジボラン（Ｂ2 Ｈ6 ）や三塩化リン（ＰＣｌ
3 ）などを用いて、ボロンやリンをドーピングすること
が可能である。
【００５４】次に本発明の第６の実施の形態の構成を図
１０に示す。この第６の実施の形態は半導体装置であっ
て、図１に示す第１の実施の形態の半導体装置におい
て、拡散層１６ａ、１６ｂとは逆極性の単結晶シリコン
層１８の代わりに、拡散層１６ａ、１６ｂとは逆極性で
あってシリコンとシリコンよりバンドギャップの狭い半
導体（例えばＧｅ、Ｓｎ等）との混晶層２０を設けたも
のである。
１０に示す。この第６の実施の形態は半導体装置であっ
て、図１に示す第１の実施の形態の半導体装置におい
て、拡散層１６ａ、１６ｂとは逆極性の単結晶シリコン
層１８の代わりに、拡散層１６ａ、１６ｂとは逆極性で
あってシリコンとシリコンよりバンドギャップの狭い半
導体（例えばＧｅ、Ｓｎ等）との混晶層２０を設けたも
のである。
【００５５】このように少なくともソース領域上に、ソ
ース領域１６ａとは逆極性であってシリコンとシリコン
よりバンドギャップの狭い材料との混晶層が形成されて
いることにより、チャネル領域６からソース拡散層１６
ａへのキャリアの流れが促進され、基板浮遊効果を効率
良く抑制することができる。またドレイン破壊電圧を高
くすることができる。
ース領域１６ａとは逆極性であってシリコンとシリコン
よりバンドギャップの狭い材料との混晶層が形成されて
いることにより、チャネル領域６からソース拡散層１６
ａへのキャリアの流れが促進され、基板浮遊効果を効率
良く抑制することができる。またドレイン破壊電圧を高
くすることができる。
【００５６】また、本実施の形態においては、上記混晶
層２０が拡散層１６ａ上に形成されているため、従来の
ように拡散層内に混晶層を形成する場合に比べて、トラ
ンジスタの動作領域となる拡散層に欠陥などを発生させ
る可能性は低くなり、シート抵抗の上昇といった問題が
避けられ、良好な素子特性を得ることができる。また、
混晶層２０はチャネル領域６に接していないため、ＤＲ
ＡＭなどにも幅広く適用することができる。
層２０が拡散層１６ａ上に形成されているため、従来の
ように拡散層内に混晶層を形成する場合に比べて、トラ
ンジスタの動作領域となる拡散層に欠陥などを発生させ
る可能性は低くなり、シート抵抗の上昇といった問題が
避けられ、良好な素子特性を得ることができる。また、
混晶層２０はチャネル領域６に接していないため、ＤＲ
ＡＭなどにも幅広く適用することができる。
【００５７】なお、上記実施の形態において、上記例え
ばｐ型のＳｉ1-X ＧｅX またはＳｉ1-X ＳｎX からなる
混晶層２０を、ソース領域１６ａとチャネル領域６との
冶金学的ｐｎ接合に近づけて形成することによりドレイ
ン破壊電圧を更に高くすることができる。なお、ここで
冶金学的ｐｎ接合とは、接合面が図１１に示すようにＶ
族原子（例えばＡｓ）とIII 族原子（例えばＢ）のキャ
リア濃度分布が交わる面となる接合をいう。
ばｐ型のＳｉ1-X ＧｅX またはＳｉ1-X ＳｎX からなる
混晶層２０を、ソース領域１６ａとチャネル領域６との
冶金学的ｐｎ接合に近づけて形成することによりドレイ
ン破壊電圧を更に高くすることができる。なお、ここで
冶金学的ｐｎ接合とは、接合面が図１１に示すようにＶ
族原子（例えばＡｓ）とIII 族原子（例えばＢ）のキャ
リア濃度分布が交わる面となる接合をいう。
【００５８】次に本発明の第７の実施の形態を図１２を
参照して説明する。この第７の実施の形態は半導体装置
の製造方法であって、図１０に示す第６の実施の形態の
半導体装置を製造するものであって、ソース領域、ドレ
イン領域となるｎ+ 拡散層領域１６ａ、１６ｂの形成ま
では、図５に示す第２の実施の形態の製造方法と同様に
して形成する。ｎ+ 拡散層領域１６ａ、１６ｂを形成
後、ＣＶＤ法により、ゲート電極１０、酸化膜１１、ゲ
ート側壁１４をマスクとしてＳｉ0.9 Ｇｅ0.1 からなる
膜を２０ｎｍ選択的に堆積する（図１２（ａ）参照）。
堆積条件は、成長温度を５００〜５５０℃とし、原料ガ
スであるＳｉＨ4 およびＧｅＨ4 雰囲気下で行う。この
時、Ｂ添加でＣＶＤを行う。すなわち、ＣＶＤガス中に
Ｂ2 Ｈ5 （ＰＨ3 、ＡｓＨ3 ）を導入してドーピングを
行うことにより、図１２（ａ）に示すように拡散層領域
１６ａ、１６ｂ上にこれと逆極性のＳｉ1-X ＧｅX 層２
０が形成される。
参照して説明する。この第７の実施の形態は半導体装置
の製造方法であって、図１０に示す第６の実施の形態の
半導体装置を製造するものであって、ソース領域、ドレ
イン領域となるｎ+ 拡散層領域１６ａ、１６ｂの形成ま
では、図５に示す第２の実施の形態の製造方法と同様に
して形成する。ｎ+ 拡散層領域１６ａ、１６ｂを形成
後、ＣＶＤ法により、ゲート電極１０、酸化膜１１、ゲ
ート側壁１４をマスクとしてＳｉ0.9 Ｇｅ0.1 からなる
膜を２０ｎｍ選択的に堆積する（図１２（ａ）参照）。
堆積条件は、成長温度を５００〜５５０℃とし、原料ガ
スであるＳｉＨ4 およびＧｅＨ4 雰囲気下で行う。この
時、Ｂ添加でＣＶＤを行う。すなわち、ＣＶＤガス中に
Ｂ2 Ｈ5 （ＰＨ3 、ＡｓＨ3 ）を導入してドーピングを
行うことにより、図１２（ａ）に示すように拡散層領域
１６ａ、１６ｂ上にこれと逆極性のＳｉ1-X ＧｅX 層２
０が形成される。
【００５９】次に図１２（ｂ）に示すようにＣＶＤ法に
より層間絶縁膜２２を形成した後、フォトリソグラフィ
ー技術を用いてコンタクト孔を、ＲＩＥなどでＳｉ1-X
ＧｅX 混晶層２０を貫通して拡散層１６ａ、１６ｂまで
届くように開口する。続いて第１の実施の形態の製造方
法と同様にコンタクト孔内にバリアメタルとなる金属若
しくは金属化合物の膜２４を形成するとともに、ソース
側金属電極２６ａおよびドレイン側金属電極２６ｂを形
成する（図１２（ｂ）参照）。この時、電極材料として
はＡｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕなどを用いる。
より層間絶縁膜２２を形成した後、フォトリソグラフィ
ー技術を用いてコンタクト孔を、ＲＩＥなどでＳｉ1-X
ＧｅX 混晶層２０を貫通して拡散層１６ａ、１６ｂまで
届くように開口する。続いて第１の実施の形態の製造方
法と同様にコンタクト孔内にバリアメタルとなる金属若
しくは金属化合物の膜２４を形成するとともに、ソース
側金属電極２６ａおよびドレイン側金属電極２６ｂを形
成する（図１２（ｂ）参照）。この時、電極材料として
はＡｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕなどを用いる。
【００６０】なお、Ｓｉ1-X ＧｅX 層２０と拡散層１６
ａ、１６ｂとの両方にコンタクトをとる工程は、図７に
示す第３の実施の形態の製造方法と同様にしてＳｉ1-X
ＧｅX 層２０の上面に達するコンタクト孔を開口後、シ
リサイデーションにより形成されるシリサイド層２７が
ＳｉＧｅ層２０を貫通して拡散層１６ａ、１６ｂに届く
ようにしてもよい（図１３参照）。すなわち、コンタク
ト孔を開口後、Ｔｉ（２８ａ）およびＴｉＮ（２８ｂ）
のスパッタリングで厚さがそれぞれ２０ｎｍおよび７０
ｎｍの膜を順次形成する。続いて窒素雰囲気下で６００
℃、３０分のアニールを行い、上記コンタクト孔直下の
Ｓｉ1-X ＧｅX 層２０の部分をシリサイド化して拡散層
領域１６ａ、１６ｂに達するシリサイド層２７を形成す
る。その後、Ａｌ−Ｃｕのスパッタによりソース側金属
電極２９ａおよびドレイン側金属電極２９ｂを形成す
る。
ａ、１６ｂとの両方にコンタクトをとる工程は、図７に
示す第３の実施の形態の製造方法と同様にしてＳｉ1-X
ＧｅX 層２０の上面に達するコンタクト孔を開口後、シ
リサイデーションにより形成されるシリサイド層２７が
ＳｉＧｅ層２０を貫通して拡散層１６ａ、１６ｂに届く
ようにしてもよい（図１３参照）。すなわち、コンタク
ト孔を開口後、Ｔｉ（２８ａ）およびＴｉＮ（２８ｂ）
のスパッタリングで厚さがそれぞれ２０ｎｍおよび７０
ｎｍの膜を順次形成する。続いて窒素雰囲気下で６００
℃、３０分のアニールを行い、上記コンタクト孔直下の
Ｓｉ1-X ＧｅX 層２０の部分をシリサイド化して拡散層
領域１６ａ、１６ｂに達するシリサイド層２７を形成す
る。その後、Ａｌ−Ｃｕのスパッタによりソース側金属
電極２９ａおよびドレイン側金属電極２９ｂを形成す
る。
【００６１】また、拡散層領域１６ａ、１６ｂ上に形成
するＳｉ1-X ＧｅX 層へのドーピングは第５の実施の形
態の製造方法と同様にイオン注入法によってもよい。こ
のイオン注入法によってドーピングを行う、本発明の製
造方法の第８の実施の形態を図１４を参照して説明す
る。
するＳｉ1-X ＧｅX 層へのドーピングは第５の実施の形
態の製造方法と同様にイオン注入法によってもよい。こ
のイオン注入法によってドーピングを行う、本発明の製
造方法の第８の実施の形態を図１４を参照して説明す
る。
【００６２】まずソース領域、ドレイン領域となる拡散
層領域１６ａ、１６ｂを形成するまでは、第５の実施の
形態の製造方法と同様にして行う。拡散層領域１６ａ、
１６ｂを形成後、ＣＶＤ法により、ゲート電極１０、酸
化膜１１、ゲート側壁１４（ａ）をマスクとしてＳｉ
0.9 Ｇｅ0.1 からなる膜を２０ｎｍ選択的に堆積する
（図１４参照）。堆積条件は、成長温度を５００〜５５
０℃とし、原料ガスであるＳｉＨ4 およびＧｅＨ4 雰囲
気下で行う。ＳｉＨ4 の代わりにＳｉ2 Ｈ6 またはＳｉ
Ｈ2 Ｃｌ2 を、ＧｅＨ4 の代わりにＧｅＨ2 Ｃｌ2 など
を用いてもよい。特に、ＣＶＤ装置の成長室のガス圧を
Ｓｉ2 Ｈ6 ならびにＧｅＨ4 の場合で共に５×１０-2Ｐ
ａとし、約８分間の堆積を行うことで、図１４（ａ）に
示すような２０ｎｍの厚さのＳｉ1-X ＧｅX 層１９を選
択的に形成することができる。
層領域１６ａ、１６ｂを形成するまでは、第５の実施の
形態の製造方法と同様にして行う。拡散層領域１６ａ、
１６ｂを形成後、ＣＶＤ法により、ゲート電極１０、酸
化膜１１、ゲート側壁１４（ａ）をマスクとしてＳｉ
0.9 Ｇｅ0.1 からなる膜を２０ｎｍ選択的に堆積する
（図１４参照）。堆積条件は、成長温度を５００〜５５
０℃とし、原料ガスであるＳｉＨ4 およびＧｅＨ4 雰囲
気下で行う。ＳｉＨ4 の代わりにＳｉ2 Ｈ6 またはＳｉ
Ｈ2 Ｃｌ2 を、ＧｅＨ4 の代わりにＧｅＨ2 Ｃｌ2 など
を用いてもよい。特に、ＣＶＤ装置の成長室のガス圧を
Ｓｉ2 Ｈ6 ならびにＧｅＨ4 の場合で共に５×１０-2Ｐ
ａとし、約８分間の堆積を行うことで、図１４（ａ）に
示すような２０ｎｍの厚さのＳｉ1-X ＧｅX 層１９を選
択的に形成することができる。
【００６３】次に、ゲート電極１０、ゲート側壁１４を
マスクとして、適当なイオン注入条件（例えば加速電圧
５ｋＶ、ドーズ量３×１０15ｃｍ-2）でＢＦ2 + をイオ
ン注入してアニールを行うことにより図１４（ｂ）に示
すように拡散層領域１６ａ、１６ｂ上にこれと逆極性の
ＳｉとＧｅとの混晶層２０が形成できる。
マスクとして、適当なイオン注入条件（例えば加速電圧
５ｋＶ、ドーズ量３×１０15ｃｍ-2）でＢＦ2 + をイオ
ン注入してアニールを行うことにより図１４（ｂ）に示
すように拡散層領域１６ａ、１６ｂ上にこれと逆極性の
ＳｉとＧｅとの混晶層２０が形成できる。
【００６４】続いて図１４（ｃ）に示すように全面に層
間絶縁膜を堆積した後、拡散層１６ａ、１６ｂに達する
コンタクト孔を開口し、このコンタクト孔の底部および
側部にバリアメタルとなる金属膜２４を形成し、更に電
極材料の膜をスパッタ法で堆積し、パターニングするこ
とによってソース電極２６ａ及びドレイン電極２６ｂを
形成する。
間絶縁膜を堆積した後、拡散層１６ａ、１６ｂに達する
コンタクト孔を開口し、このコンタクト孔の底部および
側部にバリアメタルとなる金属膜２４を形成し、更に電
極材料の膜をスパッタ法で堆積し、パターニングするこ
とによってソース電極２６ａ及びドレイン電極２６ｂを
形成する。
【００６５】この第８の実施の形態の製造方法も第２の
実施の形態の製造方法と同様の効果を奏することは云う
までもない。
実施の形態の製造方法と同様の効果を奏することは云う
までもない。
【００６６】なお、上記実施の形態において、逆極性の
混晶層２０を形成するためのＢＦ2イオン注入におい
て、ドーズ量を高くすることにより、過剰正孔の引き抜
きを促進することができる。また、ＳｉＧｅ膜のＧｅ組
成はＣＶＤ法の利点からＧｅのイオン注入によるＳｉ
1-X ＧｅX の形成などと比べると遥かに自由度を持つ。
特に、４０％のモル比のＧｅで３０ｎｍ程度のＳｉ1-X
ＧｅX 層を形成する場合のＬＰＣＶＤ法の成長条件とし
ては、基板温度４７０℃、原料ガスＧｅＨ4 およびＳｉ
2 Ｈ6 のガス圧は、それぞれ１．５×１０-2Ｐａおよび
１．８×１０-2Ｐａである。この時、成長速度は１ｎｍ
／ｍｉｎである。
混晶層２０を形成するためのＢＦ2イオン注入におい
て、ドーズ量を高くすることにより、過剰正孔の引き抜
きを促進することができる。また、ＳｉＧｅ膜のＧｅ組
成はＣＶＤ法の利点からＧｅのイオン注入によるＳｉ
1-X ＧｅX の形成などと比べると遥かに自由度を持つ。
特に、４０％のモル比のＧｅで３０ｎｍ程度のＳｉ1-X
ＧｅX 層を形成する場合のＬＰＣＶＤ法の成長条件とし
ては、基板温度４７０℃、原料ガスＧｅＨ4 およびＳｉ
2 Ｈ6 のガス圧は、それぞれ１．５×１０-2Ｐａおよび
１．８×１０-2Ｐａである。この時、成長速度は１ｎｍ
／ｍｉｎである。
【００６７】次に本発明の第９の実施の形態を図２０を
参照して説明する。この実施の形態は半導体装置の製造
方法であって、層間絶縁膜２２に、拡散層領域１６ａ，
１６ｂまで達するコンタクト孔を開孔するまでは、図５
に示す第２の実施の形態の製造方法と同様にして行う。
その後、全面にＴｉ膜２８ａおよびＴｉＮ膜２８ｂを順
次形成し、続いてアニールすることにより上記コンタク
ト孔の底部およびシリコン層１８の貫通孔の側部のＴｉ
膜２８ａをシリサイド化することによってシリサイド層
９０ａ，９０ｂを形成する。このとき層間絶縁膜２２の
コンタクト孔の側壁のＴｉ膜２８ａはシリサイド化され
ない。その後、ソース側金属電極２６ａおよびドレイン
側金属電極２６ｂを形成する。
参照して説明する。この実施の形態は半導体装置の製造
方法であって、層間絶縁膜２２に、拡散層領域１６ａ，
１６ｂまで達するコンタクト孔を開孔するまでは、図５
に示す第２の実施の形態の製造方法と同様にして行う。
その後、全面にＴｉ膜２８ａおよびＴｉＮ膜２８ｂを順
次形成し、続いてアニールすることにより上記コンタク
ト孔の底部およびシリコン層１８の貫通孔の側部のＴｉ
膜２８ａをシリサイド化することによってシリサイド層
９０ａ，９０ｂを形成する。このとき層間絶縁膜２２の
コンタクト孔の側壁のＴｉ膜２８ａはシリサイド化され
ない。その後、ソース側金属電極２６ａおよびドレイン
側金属電極２６ｂを形成する。
【００６８】この第９の実施の形態も第２の実施の形態
と同様の効果を奏することは言うまでもない。
と同様の効果を奏することは言うまでもない。
【００６９】次に本発明による半導体装置の製造方法の
第１０の実施の形態を図２１を参照して説明する。この
実施の形態の製造方法は、層間絶縁膜２２に、拡散層領
域１６ａ，１６ｂまで達するコンタクト孔を開孔するま
では図１２に示す第７の実施の形態の製造方法または図
１４に示す第８の実施の形態の製造方法と同様に行う。
その後、全面にＴｉ膜２８ａ、およびＴｉＮ膜２８ｂを
順次形成し、続いてアニールすることにより上記コンタ
クト孔の底部およびＳｉ1-X ＧｅX 層２０の貫通孔の側
部のＴｉ膜２８ａをシリサイド化することによってシリ
サイド層９０ａ，９０ｂを形成する。このとき、第７の
実施の形態の場合と同様に、層間絶縁膜２２のコンタク
ト孔の側壁のＴｉ膜２８ａはシリサイド化されない。そ
の後、ソース側金属電極２６ａおよびドレイン側金属電
極２６ｂを形成し、ＭＯＳＦＥＴを完成する。
第１０の実施の形態を図２１を参照して説明する。この
実施の形態の製造方法は、層間絶縁膜２２に、拡散層領
域１６ａ，１６ｂまで達するコンタクト孔を開孔するま
では図１２に示す第７の実施の形態の製造方法または図
１４に示す第８の実施の形態の製造方法と同様に行う。
その後、全面にＴｉ膜２８ａ、およびＴｉＮ膜２８ｂを
順次形成し、続いてアニールすることにより上記コンタ
クト孔の底部およびＳｉ1-X ＧｅX 層２０の貫通孔の側
部のＴｉ膜２８ａをシリサイド化することによってシリ
サイド層９０ａ，９０ｂを形成する。このとき、第７の
実施の形態の場合と同様に、層間絶縁膜２２のコンタク
ト孔の側壁のＴｉ膜２８ａはシリサイド化されない。そ
の後、ソース側金属電極２６ａおよびドレイン側金属電
極２６ｂを形成し、ＭＯＳＦＥＴを完成する。
【００７０】この第１０の実施の形態の製造方法も第７
または第８の実施の形態の製造方法と同様の効果を奏す
ることは言うまでもない。
または第８の実施の形態の製造方法と同様の効果を奏す
ることは言うまでもない。
【００７１】なお、第９および第１０の実施の形態の製
造方法において、シリサイド化されない、層間絶縁膜２
２のコンタクト孔の側壁のＴｉ膜２８ａおよびＴｉＮ膜
２８ｂは、金属電極２６ａ，２６ｂを形成する前に除去
しても良い。
造方法において、シリサイド化されない、層間絶縁膜２
２のコンタクト孔の側壁のＴｉ膜２８ａおよびＴｉＮ膜
２８ｂは、金属電極２６ａ，２６ｂを形成する前に除去
しても良い。
【００７２】次に本発明の第１１の実施の形態を図２２
を参照して説明する。
を参照して説明する。
【００７３】この実施の形態は半導体装置の製造方法で
あって、拡散層領域１６ａ，１６ｂと逆極性のシリコン
層１８を形成するまでは図５に示す第２の実施の形態の
製造方法と同様にして行う。このとき拡散層領域１６
ａ，１６ｂ上には例えば厚さが４５ｎｍのシリコン層１
８が形成されている。その後、全面に例えば厚さ２５ｎ
ｍのＴｉ膜を形成し、続いてＴｉＮ膜を形成し、所定の
温度でアニールする。このサリサイド（self-aligned s
ilicide ）工程により、シリコン層１８上のＴｉ膜のみ
がシリサイド化されて厚さが約５０ｎｍシリサイド層８
０に変わる。これによりシリコン層１８は２０ｎｍの厚
さになる。その後、ＴｉＮ膜およびシリサイド化されな
いＴｉ膜を除去した後、全面に層間絶縁膜２２を堆積す
る。次に上記層間絶縁膜２２に、拡散層領域１６ａ，１
６ｂに達するコンタクト孔を開孔する。続いて上記コン
タクト孔の底部および側部にバリアメタルとなる金属若
しくは金属化合物からなる膜２４を形成した後、スパッ
タ法を用いて全面に電極材料、例えばＡｌ−Ｓｉ、また
はＡｌ−Ｓｉ−Ｃｕ等からなる金属膜を上記コンタクト
孔を埋め込むように堆積し、パターニングすることによ
りソース電極２６ａ、ドレイン電極２６ｂを形成する。
あって、拡散層領域１６ａ，１６ｂと逆極性のシリコン
層１８を形成するまでは図５に示す第２の実施の形態の
製造方法と同様にして行う。このとき拡散層領域１６
ａ，１６ｂ上には例えば厚さが４５ｎｍのシリコン層１
８が形成されている。その後、全面に例えば厚さ２５ｎ
ｍのＴｉ膜を形成し、続いてＴｉＮ膜を形成し、所定の
温度でアニールする。このサリサイド（self-aligned s
ilicide ）工程により、シリコン層１８上のＴｉ膜のみ
がシリサイド化されて厚さが約５０ｎｍシリサイド層８
０に変わる。これによりシリコン層１８は２０ｎｍの厚
さになる。その後、ＴｉＮ膜およびシリサイド化されな
いＴｉ膜を除去した後、全面に層間絶縁膜２２を堆積す
る。次に上記層間絶縁膜２２に、拡散層領域１６ａ，１
６ｂに達するコンタクト孔を開孔する。続いて上記コン
タクト孔の底部および側部にバリアメタルとなる金属若
しくは金属化合物からなる膜２４を形成した後、スパッ
タ法を用いて全面に電極材料、例えばＡｌ−Ｓｉ、また
はＡｌ−Ｓｉ−Ｃｕ等からなる金属膜を上記コンタクト
孔を埋め込むように堆積し、パターニングすることによ
りソース電極２６ａ、ドレイン電極２６ｂを形成する。
【００７４】この第１１の実施の形態の製造方法は、シ
リコン層１８上にシリサイド層８０が形成されているた
め、第２の実施の形態の製造方法に比べて、寄生抵抗を
低くすることが可能となってトランジスタ動作を向上さ
せることができるとともに、また過剰キャリアの電極へ
の抜けが良くなり、基板浮遊効果を更に効果的に抑制す
ることができる。
リコン層１８上にシリサイド層８０が形成されているた
め、第２の実施の形態の製造方法に比べて、寄生抵抗を
低くすることが可能となってトランジスタ動作を向上さ
せることができるとともに、また過剰キャリアの電極へ
の抜けが良くなり、基板浮遊効果を更に効果的に抑制す
ることができる。
【００７５】次に本発明の第１２の実施の形態を図２３
を参照して説明する。この実施の形態は半導体装置の製
造方法であって、層間絶縁膜２２にコンタクト孔を形成
するまでは、図２２に示す第１１の実施の形態の製造方
法と同様に行う。その後、上記コンタクト孔の底部およ
び側部にＴｉ膜，ＴｉＮ膜を順次形成し、例えば窒素雰
囲気中で６００℃、３０分のアニールを施すことによ
り、上記コンタクト孔の底部およびシリコン層１８の貫
通孔の側部のＴｉ膜２８ａをシリサイド化し、ＴｉＳｉ
2 からなるシリサイド層９０ａ，９０ｂを形成する。続
いて、スパッタ法をもちいて全面に電極材料、例えばＡ
ｌ−Ｓｉ、またはＡｌ−Ｓｉ−Ｃｕ等からなる金属膜を
上記コンタクト孔を埋め込むように堆積し、パターニン
グすることによりソース電極２６ａ、ドレイン電極２６
ｂを形成する。
を参照して説明する。この実施の形態は半導体装置の製
造方法であって、層間絶縁膜２２にコンタクト孔を形成
するまでは、図２２に示す第１１の実施の形態の製造方
法と同様に行う。その後、上記コンタクト孔の底部およ
び側部にＴｉ膜，ＴｉＮ膜を順次形成し、例えば窒素雰
囲気中で６００℃、３０分のアニールを施すことによ
り、上記コンタクト孔の底部およびシリコン層１８の貫
通孔の側部のＴｉ膜２８ａをシリサイド化し、ＴｉＳｉ
2 からなるシリサイド層９０ａ，９０ｂを形成する。続
いて、スパッタ法をもちいて全面に電極材料、例えばＡ
ｌ−Ｓｉ、またはＡｌ−Ｓｉ−Ｃｕ等からなる金属膜を
上記コンタクト孔を埋め込むように堆積し、パターニン
グすることによりソース電極２６ａ、ドレイン電極２６
ｂを形成する。
【００７６】この第１２の実施の形態の製造方法も第１
１の実施の形態の製造方法と同様の効果を奏することは
言うまでもない。
１の実施の形態の製造方法と同様の効果を奏することは
言うまでもない。
【００７７】次に本発明の第１３の実施の形態を図２４
を参照して説明する。
を参照して説明する。
【００７８】この実施の形態は半導体装置の製造方法で
あって、拡散層領域１６ａ，１６ｂと逆極性であってシ
リコンとシリコンよりバンドギャップの狭い半導体（例
えばＧｅ，Ｓｎ等）との混晶層２０を形成するまでは図
１２に示す第７の実施の形態の製造方法と同様にして行
う。このとき拡散層領域１６ａ，１６ｂ上には例えば厚
さが４５ｎｍの混晶層２０が形成されている。その後、
全面に例えば厚さ２５ｎｍのＴｉ膜を形成し、続いてＴ
ｉＮ膜を形成し、所定の温度でアニールすることによ
り、混晶層２０上のＴｉ膜のみがシリサイド化されて厚
さが約５０ｎｍのシリサイド層８０に変わる。これによ
り混晶層２０は２０ｎｍの厚さになる。その後、ＴｉＮ
膜およびシリサイド化されないＴｉ膜を除去した後、全
面に層間絶縁膜２２を堆積する。次に上記層間絶縁膜２
２に、拡散層領域１６ａ，１６ｂに達するコンタクト孔
を開孔する。続いて上記コンタクト孔の底部および側部
にバリアメタルとなる金属若しくは金属化合物からなる
膜２４を形成した後、スパッタ法を用いて全面に電極材
料、例えばＡｌ−Ｓｉ、またはＡｌ−Ｓｉ−Ｃｕ等から
なる金属膜を上記コンタクト孔を埋め込むように堆積
し、パターニングすることによりソース電極２６ａ、ド
レイン電極２６ｂを形成する。
あって、拡散層領域１６ａ，１６ｂと逆極性であってシ
リコンとシリコンよりバンドギャップの狭い半導体（例
えばＧｅ，Ｓｎ等）との混晶層２０を形成するまでは図
１２に示す第７の実施の形態の製造方法と同様にして行
う。このとき拡散層領域１６ａ，１６ｂ上には例えば厚
さが４５ｎｍの混晶層２０が形成されている。その後、
全面に例えば厚さ２５ｎｍのＴｉ膜を形成し、続いてＴ
ｉＮ膜を形成し、所定の温度でアニールすることによ
り、混晶層２０上のＴｉ膜のみがシリサイド化されて厚
さが約５０ｎｍのシリサイド層８０に変わる。これによ
り混晶層２０は２０ｎｍの厚さになる。その後、ＴｉＮ
膜およびシリサイド化されないＴｉ膜を除去した後、全
面に層間絶縁膜２２を堆積する。次に上記層間絶縁膜２
２に、拡散層領域１６ａ，１６ｂに達するコンタクト孔
を開孔する。続いて上記コンタクト孔の底部および側部
にバリアメタルとなる金属若しくは金属化合物からなる
膜２４を形成した後、スパッタ法を用いて全面に電極材
料、例えばＡｌ−Ｓｉ、またはＡｌ−Ｓｉ−Ｃｕ等から
なる金属膜を上記コンタクト孔を埋め込むように堆積
し、パターニングすることによりソース電極２６ａ、ド
レイン電極２６ｂを形成する。
【００７９】この第１３の実施の形態の製造方法は、混
晶層２０上にシリサイド層８０が形成されているため、
第７の実施の形態の製造方法に比べて、寄生抵抗を低く
することが可能となり、基板浮遊効果を更に効果的に抑
制することができる。
晶層２０上にシリサイド層８０が形成されているため、
第７の実施の形態の製造方法に比べて、寄生抵抗を低く
することが可能となり、基板浮遊効果を更に効果的に抑
制することができる。
【００８０】次に本発明による半導体装置の製造方法の
第１４の実施の形態を図２５を参照して説明する。この
実施の形態は半導体装置の製造方法であって、層間絶縁
膜２２にコンタクト孔を形成するまでは、図２４に示す
第１３の実施の形態の製造方法と同様に行う。その後、
上記コンタクト孔の底部および側部にＴｉ膜，ＴｉＮ膜
を順次形成し、例えば窒素雰囲気中で６００℃、３０分
のアニールを施すことにより、上記コンタクト孔の底部
および混晶層２０の貫通孔の側部のＴｉ膜２８ａをシリ
サイド化し、ＴｉＳｉ2 からなるシリサイド層９０ａ，
９０ｂを形成する。続いて、スパッタ法を用いて全面に
電極材料、例えばＡｌ−Ｓｉ、またはＡｌ−Ｓｉ−Ｃｕ
等からなる金属膜を上記コンタクト孔を埋め込むように
堆積し、パターニングすることによりソース電極２６
ａ、ドレイン電極２６ｂを形成する。
第１４の実施の形態を図２５を参照して説明する。この
実施の形態は半導体装置の製造方法であって、層間絶縁
膜２２にコンタクト孔を形成するまでは、図２４に示す
第１３の実施の形態の製造方法と同様に行う。その後、
上記コンタクト孔の底部および側部にＴｉ膜，ＴｉＮ膜
を順次形成し、例えば窒素雰囲気中で６００℃、３０分
のアニールを施すことにより、上記コンタクト孔の底部
および混晶層２０の貫通孔の側部のＴｉ膜２８ａをシリ
サイド化し、ＴｉＳｉ2 からなるシリサイド層９０ａ，
９０ｂを形成する。続いて、スパッタ法を用いて全面に
電極材料、例えばＡｌ−Ｓｉ、またはＡｌ−Ｓｉ−Ｃｕ
等からなる金属膜を上記コンタクト孔を埋め込むように
堆積し、パターニングすることによりソース電極２６
ａ、ドレイン電極２６ｂを形成する。
【００８１】この第１４の実施の形態の製造方法も第１
３の実施の形態の製造方法と同様の効果を奏することは
言うまでもない。
３の実施の形態の製造方法と同様の効果を奏することは
言うまでもない。
【００８２】なお、第３乃至第５および第７乃至第８の
実施の形態の製造方法においても、シリコン層１８また
はＳｉ1-X ＧｅX 層２０上にサリサイド層を形成するよ
うにしても良い。この場合、上記シリサイド層は少なく
とも１０ｎｍの厚さが必要と思われる。
実施の形態の製造方法においても、シリコン層１８また
はＳｉ1-X ＧｅX 層２０上にサリサイド層を形成するよ
うにしても良い。この場合、上記シリサイド層は少なく
とも１０ｎｍの厚さが必要と思われる。
【００８３】なお、上記第１乃至第１４の実施の形態に
おいてはｎＭＯＳＦＥＴについて説明したが、ｐＭＯＳ
ＦＥＴについても同様に構成できる。
おいてはｎＭＯＳＦＥＴについて説明したが、ｐＭＯＳ
ＦＥＴについても同様に構成できる。
【００８４】
【発明の効果】以上述べたように本発明によれば、可及
的に簡単な構造で基板浮遊効果を効率良く抑制すること
ができる。
的に簡単な構造で基板浮遊効果を効率良く抑制すること
ができる。
【図１】本発明の第１の実施の形態の構成を示す断面
図。
図。
【図２】本発明による半導体装置のトランジスタ動作領
域近傍のエネルギーバンドを示す図。
域近傍のエネルギーバンドを示す図。
【図３】本発明による半導体装置の動作時におけるチャ
ネル領域内の過剰キャリアの流れを示すベクトル図。
ネル領域内の過剰キャリアの流れを示すベクトル図。
【図４】本発明の半導体装置のドレイン破壊電圧の改善
を説明するグラフ。
を説明するグラフ。
【図５】本発明の第２の実施の形態の工程断面図。
【図６】本発明の第２の実施の形態の工程断面図。
【図７】本発明の第３の実施の形態の工程断面図。
【図８】本発明の第４の実施の形態の工程断面図。
【図９】本発明の第５の実施の形態の工程断面図。
【図１０】本発明の第６の実施の形態の構成を示す断面
図。
図。
【図１１】冶金学的ｐｎ接合を説明する説明図。
【図１２】本発明の第７の実施の形態の工程断面図。
【図１３】第７の実施の形態の変形例を示す工程断面
図。
図。
【図１４】本発明の第８の実施の形態の工程断面図。
【図１５】従来のＳＯＩ構造のＭＯＳＦＥＴの断面図。
【図１６】バルク構造のＭＯＳＦＥＴとＳＯＩ構造のＭ
ＯＳＦＥＴのゲート長に対するドレイン破壊電圧の特性
を示すグラフ。
ＯＳＦＥＴのゲート長に対するドレイン破壊電圧の特性
を示すグラフ。
【図１７】従来のＳＯＩ構造のＭＯＳＦＥＴのスイッチ
ング動作における出力電流のオーバーシュートを説明す
る図。
ング動作における出力電流のオーバーシュートを説明す
る図。
【図１８】デュアルソースを持つ従来のＳＯＩ構造のＭ
ＯＳＦＥＴの構成図。
ＯＳＦＥＴの構成図。
【図１９】ＤＲＡＭのメモリセルの構成を示す回路図。
【図２０】本発明の第９の実施の形態の工程断面図。
【図２１】本発明の第１０の実施の形態の工程断面図。
【図２２】本発明の第１１の実施の形態の工程断面図。
【図２３】本発明の第１２の実施の形態の工程断面図。
【図２４】本発明の第１３の実施の形態の工程断面図。
【図２５】本発明の第１４の実施の形態の工程断面図。
２ 基板 ４ 埋め込み絶縁膜 ６ ＳＯＩ層（チャネル領域） ８ 素子分離領域 ９ ゲート絶縁膜 １０ ゲート電極 １１ ＣＶＤ酸化膜 １２ 酸化膜 １４ ゲート側壁 １６ａ ソース領域 １６ｂ ドレイン領域 １７ 単結晶シリコン層 １８ ｐ型シリコン層 １９ 単結晶シリコン層 ２０ 混晶層（Ｓｉ1-X ＧｅX 又はＳｉ1-X ＳｎX 層） ２２ 層間絶縁膜 ２４ バリアメタル ２６ａ ソース電極 ２６ｂ ゲート電極 ２７ シリサイド層 ２８ａ Ｔｉ膜 ２８ｂ ＴｉＮ膜 ２９ａ ソース電極 ２９ｂ ドレイン電極 ５０ ＭＯＳトランジスタ ５１ ゲート端子 ５２ａ ソース端子 ５２ｂ ドレイン端子 ５５ キャパシタ ６２ 基板 ６４ 埋め込み絶縁膜 ６６ ＳＯＩ層（チャネル領域） ６９ ゲート絶縁膜 ７０ ゲート電極 ７５ ｐ型シリコン層 ７６ａ ソース領域 ７６ｂ ドレイン領域 ８０ シリサイド層 ９０ａ シリサイド層 ９０ｂ シリサイド層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8242 H01L 27/108
Claims (19)
- 【請求項１】表面が絶縁物からなる基板上に形成された
第１導電型の第１の半導体層と、 前記第１の半導体層に分離されて形成された前記第１導
電型と異なる第２導電型のソース領域およびドレイン領
域と、 前記ソース領域と前記ドレイン領域との間の前記第１の
半導体層に形成されたチャネル領域と、 前記チャネル領域上に形成されたゲート電極と、 このゲート電極の側部に形成された絶縁物からなるゲー
ト側壁と、 少なくとも前記ソース領域上に形成された第１導電型の
第２の半導体層と、 を備えていることを特徴とする半導体装置。 - 【請求項２】前記第１および第２の半導体層は単結晶シ
リコン層からなることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】前記第１の半導体層は単結晶シリコン層か
らなり、前記第２の半導体層はシリコンと、シリコンよ
りバンドギャップの狭い材料との混晶層からなることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】前記第２の半導体層上にシリサイド層が形
成されていることを特徴とする請求項２または３に記載
の半導体装置。 - 【請求項５】前記ソース領域上にこのソース領域と接す
るように形成された金属及び金属化合物の少なくとも一
方からなる電極配線層を備え、この電極配線層は、その
側面において前記第２の半導体層と接することを特徴と
する請求項１乃至４のいずれかに記載の半導体装置。 - 【請求項６】絶縁物上に第１の導電型のシリコンからな
る第１の半導体層が形成されたＳＯＩ基板上にゲート絶
縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の側部に絶縁物からなるゲート側壁を形
成する工程と、 前記ゲート電極の両側の前記第１の半導体層に不純物を
導入することにより前記第１の導電型と異なる第２の導
電型のソース領域およびドレイン領域を形成する工程
と、 少なくとも前記ソース領域上に第１の導電型の第２の半
導体層を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項７】前記第２の半導体層はシリコン層であっ
て、このシリコン層は生成ガス中に不純物が導入された
ＣＶＤ法によって形成されることを特徴とする請求項６
記載の半導体装置の製造方法。 - 【請求項８】前記第２の半導体層の形成は、前記ソース
領域上に単結晶シリコン層を形成した後、この単結晶シ
リコン層に不純物をイオン注入することによって行うこ
とを特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項９】前記第２の半導体層の形成は、前記ソース
領域上に単結晶シリコン層を形成した後、不純物の元素
を含むガス中でレーザ光を照射して前記単結晶シリコン
層に前記不純物をドープすることにより行うことを特徴
とする請求項６記載の半導体装置の製造方法。 - 【請求項１０】前記第２の半導体層はＳｉ1-X ＧｅX ま
たはＳｉ1-X ＳｎX からなるシリコンの混晶層であって
ＣＶＤ法により形成されることを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項１１】前記第２の半導体層の形成は、前記ソー
ス領域上に単結晶シリコン層を形成した後、この単結晶
シリコン層にＧｅまたはＳｎをイオン注入することによ
り行うことを特徴とする請求項６記載の半導体装置の製
造方法。 - 【請求項１２】前記第２の半導体層上にシリサイド層を
形成する工程を更に備えていることを特徴とする請求項
７乃至１１のいずれかに記載の半導体装置の製造方法。 - 【請求項１３】前記ソース領域上の前記第２の半導体層
の一部を除去して前記ソース領域を露呈せしめた後、こ
のソース領域上にこのソース領域と接するとともに側面
が前記第２の半導体層と接するように、金属及び金属化
合物の少なくとも一方からなる電極配線層を形成するこ
とを特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項１４】絶縁物上に第１の導電型のシリコンから
なる第１の半導体層が形成されたＳＯＩ基板上にゲート
絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の側部に絶縁物からなるゲート側壁を形
成する工程と、 前記第１の半導体層上にシリコン層を形成する工程と、 前記シリコン層を介して第２の導電型の不純物をイオン
注入することにより前記シリコン層下の前記第１の半導
体層にソース領域およびドレイン領域を形成する工程
と、 前記シリコン層に第１の導電型の不純物をイオン注入す
る工程とを備えていることを特徴とする半導体装置の製
造方法。 - 【請求項１５】前記シリコン層上にシリサイド層を形成
する工程を更に備えていることを特徴とする請求項１４
記載の半導体装置の製造方法。 - 【請求項１６】前記第１の導電型の不純物をイオン注入
した前記シリコン層の前記ソース領域上の一部分を除去
して前記ソース領域を露呈せしめた後、このソース領域
上にこのソース領域と接するとともに側面が前記シリコ
ン層と接するように、金属及び金属化合物の少なくとも
一方からなる電極配線層を形成することを特徴とする請
求項１４記載の半導体装置の製造方法。 - 【請求項１７】表面が絶縁物からなる基板上に形成され
た第１導電型の第１の半導体層と、 前記第１の半導体層に分離されて形成された前記第１導
電型と異なる第２導電型のソース領域およびドレイン領
域と、 前記ソース領域と前記ドレイン領域との間の前記第１の
半導体層に形成されたチャネル領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 少なくとも前記ソース領域上に形成された第１導電型の
第２の半導体層と、 を備えていることを特徴とする半導体装置。 - 【請求項１８】前記第１および第２の半導体層は単結晶
シリコン層からなることを特徴とする請求項１７記載の
半導体装置。 - 【請求項１９】前記第１の半導体層は単結晶シリコン層
からなり、前記第２の半導体層はシリコンと、シリコン
よりバンドギャップの狭い材料との混晶層からなること
を特徴とする請求項１７記載の半導体装置。
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|---|---|---|---|
| JP16736897A JP3260660B2 (ja) | 1996-08-22 | 1997-06-24 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP22151696 | 1996-08-22 | ||
| JP16736897A JP3260660B2 (ja) | 1996-08-22 | 1997-06-24 | 半導体装置およびその製造方法 |
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