JPH1117137A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1117137A
JPH1117137A JP9164618A JP16461897A JPH1117137A JP H1117137 A JPH1117137 A JP H1117137A JP 9164618 A JP9164618 A JP 9164618A JP 16461897 A JP16461897 A JP 16461897A JP H1117137 A JPH1117137 A JP H1117137A
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Abstract

(57)【要約】 【課題】本発明は、半導体記憶装置に於てチップ面積を
増大させることなく、コラムブロックの選択活性化を実
現することを目的とする。 【解決手段】階層化ワードデコードによりワード選択を
行う半導体記憶装置は、複数のコラムブロックで共有さ
れるサブワード線と、コラムブロック毎に設けられるセ
ンスアンプブロックと、第1のコラムブロックを選択し
て該第1のコラムブロックに対して該サブワード線を選
択活性化させると共に、該第1のコラムブロックと該サ
ブワード線を共有する少なくとも一つの第2のコラムブ
ロックを更に選択し、該第1のコラムブロックと該第2
のコラムブロックに対してのみ該センスアンプブロック
を駆動させるコラムブロック選択回路を含む

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、詳しくは階層化ワードデコーダ方式を用いた半導体
記憶装置に関する。
【0002】
【従来の技術】階層化ワードデコーダ方式とは、ワード
選択を行うためのワード線を、メインワード線及びサブ
ワード線に階層化したものである。通常ワード線材料は
ポリシリコンであるが、ポリシリコンは配線材料として
は抵抗が高く信号遅延が大きくなるため、平行して配置
したアルミ配線とポリシリコンのワード線とを適当な間
隔でコンタクトさせ、ワード線の抵抗を下げることが行
われる。しかし集積度が増すと配線間隔が狭くなり、ア
ルミ配線をポリシリコン配線と同じピッチでパターニン
グすることが困難になる。階層化ワードデコーダ方式
は、このような問題点を克服するために採用されるもの
であり、ポリシリコンからなるワード線を遅延が許せる
程度まで分割してサブワード線とし、メインワード線に
はアルミ配線を用いることで遅延をなくすものである。
【0003】図6は、従来の階層化ワードデコーダ方式
のワード線構造を示す図である。メインワードデコーダ
201は、ローアドレスをデコードして、複数のメイン
ワード線213から一本を選択してHIGHにする。メ
インワード線213の配線層とは別の配線層に、各メイ
ンワード線213に対して4本のサブワード線214が
配置される。4本のサブワード線214は、4種類のサ
ブワードデコーダ209乃至212に接続される。各種
類のサブワードデコーダ209乃至212は、メインワ
ード線213に直交する方向に一列に並んで、メインワ
ード線213と同一の個数だけ配置される。
【0004】サブワードデコーダ選択回路203は、サ
ブワードデコーダ選択線215を介して、4種類のサブ
ワードデコーダ209乃至212のうちの1種類を選択
する。サブワードデコーダ209乃至212は、選択さ
れると、メインワード線213をサブワード線214に
接続する。従って、メインワードデコーダ201によっ
て選択された一本のメインワード線に於てのみ、サブワ
ードデコーダ選択回路203によって選択された一本の
サブワード線214がHIGHになる。これによって階
層的なワード選択が可能になる。例えば読みだし動作の
場合には、選択されたワードに対応する複数のメモリセ
ル配列207のデータが、複数のセンスアンプブロック
204のセンスアンプ列に読み込まれる。
【0005】メモリセル配列207は、図に示されるよ
うにコラム方向(図横方向)に複数のコラムブロックに
分割して配置されると共に、ロー方向(図縦方向)にも
複数のローブロックに分割して配置される。図6は、一
つのローブロックの構成を示すものであり、ローブロッ
ク選択回路202が当該ローブロックのセンスアンプブ
ロック204を駆動することによって、当該ローブロッ
クが選択される。一般的に、選択されたローブロックに
対しては、全てのセンスアンプブロック204が駆動さ
れる。
【0006】半導体記憶装置に於ては、消費電流を可能
なかぎり低減することが望ましい。この要求に応えるた
めに、ローアクセスを実行する時点までにコラムアドレ
スを取り込んで於て、特定のコラムアドレスのコラムブ
ロックに対してのみセンスアンプを駆動することが考え
られる。図7は、階層化ワードデコーダ方式に於てコラ
ムブロックを選択活性化する構成を示す。
【0007】図7の構成では、複数のセンスアンプブロ
ック204の全てを駆動するのではなく、指定されたコ
ラムアドレスに対応する一つのセンスアンプブロック2
04のみを動作させる。コラムブロック選択回路208
が、この目的のために設けられるものである。ローアク
セス時には既にコラムアドレスを読み込んでおいて、選
択されたコラムアドレスに対応して、特定のコラムブロ
ックをコラムブロック選択回路208が選択する。コラ
ムブロック選択回路208からのコラムブロック選択線
216は、センスアンプ制御回路205及びサブワード
デコーダ制御回路206に供給される。センスアンプ制
御回路205は、ローブロック選択回路202によって
選択されたローブロックに於て、コラムブロック選択回
路208によって選択されたコラムブロックのセンスア
ンプブロック204のみを駆動する。またサブワードデ
コーダ制御回路206は、コラムブロック選択回路20
8によって選択されたコラムブロックに於てのみ、サブ
ワードデコーダ選択回路203からの選択信号をサブワ
ードデコーダ209乃至212に供給する。
【0008】このようにして、選択されたローブロック
に於て、選択されたコラムブロックに対してのみメモリ
セル配列207のデータアクセスを行い、選択されたコ
ラムブロックに対してのみセンスアンプブロック204
を駆動することが出来る。これによって、消費電力を削
減することが出来る。
【0009】
【発明が解決しようとする課題】図6の構成に於てサブ
ワード線214は、2つのコラムブロックにまたがって
延在し、両方のコラムブロックのメモリセル配列207
で共有される。それに対して図7の構成のサブワード線
214aは、各コラムブロックに対して設けられてお
り、一つのメモリセル配列207に於てのみ用いられ
る。
【0010】図6のようにサブサード線214が共有さ
れている場合、サブワードデコーダ209乃至212の
数は、図7の構成の場合に比較して1/2の個数でよ
い。従って図面横方向へのチップサイズを削減すること
が出来る。またサブワードデコーダ209乃至212と
サブワード線214とのコンタクト(図示せず)が、図
7の構成に比較して1/2の密度で良いので、サブワー
ド線214の配線密度を大きくすることが可能であり、
図面縦方向へのチップサイズを削減することが出来る。
【0011】このようにサブワード線の共有を行う場合
には、サブワード線の共有を行わない場合に比較して、
チップサイズを小さく出来るという利点がある。しかし
ながら上述のようなコラムブロックの選択的活性化を実
現しようとすると、図7のような構成を用いざるを得な
い。何故なら、特定のコラムブロックに対してのみセン
スアンプブロック204を駆動するとすると、メモリセ
ル配列207からのデータの読み出しも、当該コラムブ
ロックに対してのみ行う必要があるからである。
【0012】仮に図6のようにサブワード線214を共
有する構成で、コラムブロックの選択活性化を行うとす
る。サブワード線214は2つのコラムブロックにまた
がって延在しているので、指定されたコラムブロックに
対するサブワードデコーダのみを選択したとしても、2
つのコラムブロックからメモリセル配列207のデータ
が読み出されることになる。しかし駆動されるセンスア
ンプブロック204が一つのみとすると、センスアンプ
ブロック204が駆動されない方のコラムブロックに於
ては、センスアンプにデータが格納されずに、メモリセ
ル配列207へのデータリストアが行われない。従っ
て、メモリセル配列207のデータが破壊されてしまう
ことになる。
【0013】従って本発明の目的は、半導体記憶装置に
於てチップ面積を増大させることなく、コラムブロック
の選択活性化を実現することである。
【0014】
【課題を解決するための手段】請求項1の発明に於て
は、階層化ワードデコードによりワード選択を行う半導
体記憶装置は、複数のコラムブロックで共有されるサブ
ワード線と、コラムブロック毎に設けられるセンスアン
プブロックと、第1のコラムブロックを選択して該第1
のコラムブロックに対して該サブワード線を選択活性化
させると共に、該第1のコラムブロックと該サブワード
線を共有する少なくとも一つの第2のコラムブロックを
更に選択し、該第1のコラムブロックと該第2のコラム
ブロックに対してのみ該センスアンプブロックを駆動さ
せるコラムブロック選択回路を含むことを特徴とする。
【0015】上記発明に於ては、選択活性化されたサブ
ワード線を共有するコラムブロックに対してのみセンス
アンプブロックを駆動するので、消費電流を削減するこ
とが可能であると共に、アクセスされたデータがセンス
アンプブロックに格納されずに破壊されてしまうことを
避けることが出来る。請求項2の発明に於ては、請求項
1記載の半導体記憶装置に於て、前記コラムブロック選
択回路は、コラムアドレス信号と前記サブワード線を選
択する信号とに基づいて前記第1のコラムブロック及び
前記第2のコラムブロックを選択することを特徴とす
る。
【0016】上記発明に於ては、センスアンプを駆動す
るコラムブロックの選択は、コラムアドレス信号とサブ
ワード線を選択する信号とに基づいて行うことが出来
る。請求項3の発明に於ては、請求項1記載の半導体記
憶装置に於て、前記コラムブロック選択回路は、コラム
アドレスの所定数の上位ビットに基づいて前記第1のコ
ラムブロックを選択し、前記サブワード線を選択する信
号及び該上位ビットに基づいて前記第2のコラムブロッ
クを選択することを特徴とする。
【0017】上記発明に於ては、センスアンプを駆動す
るコラムブロックの選択は、コラムアドレスの上位ビッ
トとサブワード線を選択する信号とに基づいて行うこと
が出来る。請求項4の発明に於ては、請求項1記載の半
導体記憶装置に於て、複数のローブロックから指定され
たローブロックを選択するローブロック選択回路を更に
含み、該ローブロック選択回路で選択されたローブロッ
クに於て、前記コラムブロック選択回路で選択されたコ
ラムブロックに対してのみ前記センスアンプブロックが
駆動されることを特徴とする。
【0018】上記発明に於ては、複数のローブロック及
び複数のコラムブロックが設けられた場合に、選択され
たローブロックに於て、選択活性化されたサブワード線
を共有するコラムブロックに対してセンスアンプブロッ
クを駆動するので、アクセスされたデータがセンスアン
プブロックに格納されずに破壊されてしまうことを避け
ることが出来る。
【0019】請求項5の発明に於ては、請求項1記載の
半導体記憶装置に於て、前記サブワード線を選択活性化
するサブワードデコーダと、該サブワードデコーダを選
択するサブワードデコーダ選択回路と、該サブワードデ
コーダ選択回路と該サブワードデコーダとの間に設けら
れたサブワードデコーダ制御回路を更に含み、該サブワ
ードデコーダ制御回路は前記コラムブロック選択回路が
選択した前記第1のコラムブロック及び前記第2のコラ
ムブロックに於て、該サブワードデコーダ選択回路から
の選択信号を該サブワードデコーダに供給することを特
徴とする。
【0020】上記発明に於ては、サブワードデコーダ制
御回路は、選択された第1及び第2のコラムブロックに
於て、選択信号をサブワードデコーダに供給するので、
第1及び第2のコラムブロックに対してのみ、サブワー
ド線を選択的に活性化することが出来る。請求項6の発
明に於ては、請求項1記載の半導体記憶装置に於て、前
記第1のコラムブロックと前記第2のコラムブロックと
で、前記センスアンプブロックにコラムブロック並び方
向の両側から駆動電流を供給することを特徴とする。
【0021】上記発明に於ては、センスアンプブロック
に両側から駆動電流を供給するので、センスアンプブロ
ックの立ち上げを高速に行うことが出来る。請求項7の
発明に於ては、請求項1記載の半導体記憶装置に於て、
コラムアドレスをカウントアップして連続したコラムア
ドレスを生成するコラムアドレスカウンタと、指定され
たコラムアドレスにアクセスするためのコラム選択線を
更に含み、コラムアドレスのカウントアップにより該コ
ラム選択線が順次選択活性化されるのに対応して、前記
センスアンプブロックが順次駆動されることを特徴とす
る。
【0022】上記発明に於ては、コラムアドレスをカウ
ントアップして連続したコラムアドレスを順次アクセス
する場合であっても、それに対応してセンスアンプブロ
ックが順次駆動されるので、消費電流を削減することが
可能であると共に、アクセスされたデータがセンスアン
プブロックに格納されずに破壊されてしまうことを避け
ることが出来る。
【0023】請求項8の発明に於ては、請求項7記載の
半導体記憶装置に於て、前記コラム選択線が順次選択活
性化される際に、一番最後の該コラム選択線が選択活性
化されると次に一番最初の該コラム選択線が選択活性化
されることを特徴とする。上記発明に於ては、コラムア
ドレスをカウントアップして連続したコラムアドレスを
順次アクセスする場合であっても本発明を適用すること
が出来る。
【0024】請求項9の発明の半導体記憶装置は、複数
のメインワード線と、該複数のメインワード線の一本を
選択してメインワード選択を行うメインワードデコーダ
と、コラム方向にメモリセル領域が分割された複数のコ
ラムブロックと、該複数のコラムブロックの少なくとも
2つに共有され該複数のメインワード線の各々に対して
設けられるサブワード線と、該複数のコラムブロックの
各々に対して設けられるセンスアンプブロックと、該複
数のコラムブロックから第1のコラムブロックを選択し
て該第1のコラムブロックに対して該サブワード線を選
択活性化させると共に、該第1のコラムブロックと該サ
ブワード線を共有する少なくとも一つの第2のコラムブ
ロックを更に選択し、該第1のコラムブロックと該第2
のコラムブロックに対してのみ該センスアンプブロック
を駆動させるコラムブロック選択回路を含むことを特徴
とする。
【0025】上記発明に於ては、メインワード線とサブ
ワード線とによってワード選択を行う半導体記憶装置に
於て、選択活性化されたサブワード線を共有するコラム
ブロックに対してのみセンスアンプブロックを駆動する
ので、消費電流を削減することが可能であると共に、ア
クセスされたデータがセンスアンプブロックに格納され
ずに破壊されてしまうことを避けることが出来る。
【0026】請求項10の発明に於ては、請求項9記載
の半導体記憶装置に於て、前記コラムブロック選択回路
は、コラムアドレス信号と前記サブワード線を選択する
信号とに基づいて前記第1のコラムブロック及び前記第
2のコラムブロックを選択することを特徴とする。上記
発明に於ては、センスアンプを駆動するコラムブロック
の選択は、コラムアドレス信号とサブワード線を選択す
る信号とに基づいて行うことが出来る。
【0027】請求項11の発明に於ては、請求項9記載
の半導体記憶装置に於て、前記コラムブロック選択回路
は、コラムアドレスの所定数の上位ビットに基づいて前
記第1のコラムブロックを選択し、前記サブワード線を
選択する信号及び該上位ビットに基づいて前記第2のコ
ラムブロックを選択することを特徴とする。上記発明に
於ては、センスアンプを駆動するコラムブロックの選択
は、コラムアドレスの上位ビットとサブワード線を選択
する信号とに基づいて行うことが出来る。
【0028】請求項12の発明に於ては、階層化ワード
デコードによりワード選択を行う半導体記憶装置は、複
数のコラムブロックで共有されるサブワード線と、コラ
ムブロック毎に設けられるセンスアンプブロックと、選
択されたサブワード線を共有するコラムブロックに対し
てのみ該センスアンプブロックを選択的に駆動させるコ
ラムブロック選択回路を含むことを特徴とする。
【0029】上記発明に於ては、選択活性化されたサブ
ワード線を共有するコラムブロックに対してのみセンス
アンプブロックを駆動するので、消費電流を削減するこ
とが可能であると共に、アクセスされたデータがセンス
アンプブロックに格納されずに破壊されてしまうことを
避けることが出来る。
【0030】
【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図1は、本発明による半導体記憶
装置を示す。図1の半導体記憶装置10は、クロックバ
ッファ11、コマンドデコーダ12、アドレスバッファ
13、I/Oデータバッファ14、制御信号ラッチ1
5、モードレジスタ16、コラムアドレスカウンタ1
7、ローデコーダブロック18、コラムデコーダブロッ
ク19、及びメモリセル配列20を含む。
【0031】アドレスバッファ13は、アドレス入力A
0乃至Anを受け取りバッファすると共に、ローアドレ
スをローデコーダブロック18に供給し、コラムアドレ
スをコラムアドレスカウンタ17及びコラムデコーダブ
ロック19に供給する。コマンドデコーダ12は、コマ
ンド入力/CS、/RAS、/CAS、/WE等を受け
取りデコードすると共に、デコード結果を制御信号ラッ
チ15及びモードレジスタ16に供給する。制御信号ラ
ッチ15は、デコード結果に従って、ローデコーダブロ
ック18及びコラムデコーダブロック19を制御する。
メモリセル回路20は、メモリセル配列、メインワード
線、サブワード線、ビット線、センスアンプ等を含む。
【0032】ローデコーダブロック18は、指定された
ローアドレスのメインワード線及びサブワード線を立ち
上げ、対応するメモリセルとセンスアンプとの間でデー
タの読み書きを行う。半導体記憶装置10に於て、ロー
デコーダブロック18によるローアドレスアクセスが実
行される時点では、既にコラムアドレスが入力されてい
る。このコラムアドレスを参照することによって、コラ
ムデコーダブロック19は、指定されたコラムアドレス
に対応するコラムブロックを選択し、この選択コラムブ
ロックに於てのみローアドレスアクセスが実行されるよ
うにする。即ち、選択コラムブロックに於てのみ、セン
スアンプが駆動され、ローデコーダブロック18による
サブワード線立ち上げが行われる。
【0033】コラムデコーダブロック19は更に、選択
コラムブロックの指定されたコラムアドレスに対するア
クセスを行う。これによって、I/Oデータバッファ1
4と指定コラムアドレスのセンスアンプとの間で、デー
タの読み書きが行われる。I/Oデータバッファ14
は、半導体記憶装置10外部から供給されるデータDQ
0乃至DQnをバッファすると共にメモリセル回路20
に供給し、またメモリセル回路20から供給されるデー
タDQ0乃至DQnをバッファして外部に出力する。
【0034】クロックバッファ11は、クロック信号C
LKを受け取る。このクロック信号CLKに同期して、
コマンドデコーダ12、アドレスバッファ13、及びI
/Oデータバッファ14におけるデータラッチが行われ
る。また半導体記憶装置10内部の各構成要素は、クロ
ック信号CLK或いはクロック信号CLKに基づいて内
部発生された内部クロック信号に同期して動作する。
【0035】コラムアドレスカウンタ17は、連続する
コラムアドレスを内部的に生成してコラムデータブロッ
ク19に供給する。この連続するコラムアドレスは、メ
モリセル回路20のデータをリフレッシュするリフレッ
シュモードの場合や、同一ローアドレスで連続コラムア
ドレスのデータを連続的に読み出すページモードの場合
等に用いられる。これらのモード指定は、所定のアドレ
スデータで指定されたモード設定データを、モードレジ
スタ16に書き込むことで行われる。
【0036】図2は、本発明によるコラムブロック選択
活性化制御機構の第1の実施例を示す図である。図2
は、コラムブロック選択活性化に関して、図1のローデ
コーダブロック18、コラムデコーダブロック19、及
びメモリセル回路20の関連部分を示すものである。メ
モリセル配列27は、図に示されるようにコラム方向
(図横方向)に複数のコラムブロックに分割して配置さ
れると共に、ロー方向(図縦方向)にも複数のローブロ
ックに分割して配置される。図2は、一つのローブロッ
クの構成を示すものであり、ローブロック選択回路22
によって、当該ローブロックが選択される。
【0037】本発明に於ては、選択されたローブロック
に於て、複数のセンスアンプブロック24の全てを駆動
するのではなく、指定されたコラムアドレスに対応する
コラムブロックのセンスアンプブロック24と、そのコ
ラムブロックとサブワード線34を共有するコラムブロ
ックのセンスアンプブロック24とを動作させる。コラ
ムブロック選択回路28が、この目的のために設けられ
る。
【0038】ローアクセス時には既にコラムアドレスを
読み込んでおいて、選択されたコラムアドレスに対応す
る第1のコラムブロックと、第1のコラムブロックとサ
ブワード線34を共有する第2のコラムブロックとを、
コラムブロック選択回路28が選択する。コラムブロッ
ク選択回路28からのコラムブロック選択線36は、セ
ンスアンプ制御回路25及びサブワードデコーダ制御回
路26に供給される。センスアンプ制御回路25は、ロ
ーブロック選択回路22によって選択されたローブロッ
クに於て、コラムブロック選択回路28によって選択さ
れた第1及び第2のコラムブロックのセンスアンプブロ
ック24を駆動する。またサブワードデコーダ制御回路
26は、コラムブロック選択回路28によって選択され
た第1及び第2のコラムブロックに於てのみ、サブワー
ドデコーダ選択回路23からの選択信号qd0乃至qd
3を、サブワードデコーダ29乃至32に供給する。
【0039】サブワードデコーダ選択回路23は、サブ
ワードデコーダ選択線35を介して選択信号qd0乃至
qd3を供給することによって、4種類のサブワードデ
コーダ29乃至32のうちの1種類を選択する。サブワ
ードデコーダ29乃至32は、選択されると、メインワ
ード線33をサブワード線34に接続する。従って、メ
インワードデコーダ21によって選択された一本のメイ
ンワード線33に於てのみ、サブワードデコーダ選択回
路23によって選択された一本のサブワード線34がH
IGHになる。
【0040】このようにして、選択されたコラムアドレ
スに対応する第1のコラムブロックと、第1のコラムブ
ロックとサブワード線34を共有する第2のコラムブロ
ックとを選択し、第1及び第2のコラムブロックに対し
てメモリセル配列27のデータアクセスを行い、第1及
び第2のコラムブロックに対してセンスアンプブロック
24を駆動することが出来る。これによって、サブワー
ド線34をコラムブロック間で共有するという条件の基
でありながら、メモリセル配列27のデータを破壊する
ことなく、コラムブロックの選択活性化を行うことが出
来る。
【0041】図2のコラムブロック選択回路28は、N
OR回路41乃至46、インバータ47乃至52、XO
R回路53、PMOSトランジスタ54乃至57、及び
NMOSトランジスタ58乃至61を含む。コラムブロ
ック選択回路28は、サブワードデコーダ選択回路23
からの選択信号qd0乃至qd3と、コラムアドレスA
0乃至Anの上位2ビットA0及びA1を入力とする。
ここで選択信号qd0乃至qd3は、選択するサブワー
ドデコーダに対応する一つがHIGHとなり、残りはL
OWである信号である。
【0042】NOR回路41は選択信号qd1及びqd
3、NOR回路42は選択信号qd0及びqd2を入力
とする。従って、選択信号qd1及びqd3の何れかが
HIGHの場合には、PMOSトランジスタ56及び5
7が導通され、選択信号qd0及びqd2の何れかがH
IGHの場合には、PMOSトランジスタ54及び55
が導通される。PMOSトランジスタ54乃至57のう
ちで導通されないトランジスタのドレイン端は、NMO
Sトランジスタ58乃至61の対応するトランジスタが
導通してグランドに接続される。
【0043】図2には、例として、4つのコラムブロッ
クA乃至Dが設けられている。コラムアドレス(A0,
A1)は、4つのコラムブロックA乃至Dに対応して、 コラムブロック コラムアドレス(A0,A1) A (0,0) B (0,1) C (1,0) D (1,1) が割り当てられる。また選択信号qd0乃至qd3の一
つが選択される場合に、サブワードデコーダによって選
択される一対のコラムブロックは、図2のサブワードデ
コーダ選択線35とサブワードデコーダ29乃至32と
の接続関係から分かるように、 選択信号 選択コラムブロック qd0 (A、B)或いは(C、D) qd1 (A、D)或いは(B、C) qd2 (A、B)或いは(C、D) qd3 (A、D)或いは(B、C) である。従って、選択信号qd0或いはqd2が選択さ
れる場合は、アドレスビットA0にだけ着目して、A0
が0の場合には一対のコラムブロック(A、B)を選択
し、A0が1の場合には一対のコラムブロック(C、
D)を選択すればよい。また選択信号qd1或いはqd
3が選択される場合は、アドレスビットA0とA1とが
異なる場合には一対のコラムブロック(B、C)を選択
し、両ビットが同一の場合には一対のコラムブロック
(A、D)を選択すればよい。このようにコラムブロッ
クの対を選択すれば、選択されたサブワードデコーダに
よってサブワード線が共有される2つのコラムブロック
を選択することが出来る。
【0044】上述のような一対のコラムブロックを選択
するために、図2のコラムブロック選択回路28に於て
は、選択信号qd0或いはqd2が選択される場合に
は、アドレスビットA0に着目してコラムブロック選択
信号CS0乃至CS3を生成し、選択信号qd1或いは
qd3が選択される場合には、アドレスビットA0及び
A1の排他的論理和に着目してコラムブロック選択信号
CS0乃至CS3を生成する。
【0045】図2に於てコラムブロックの個数は4つで
あるが、例えば8つのコラムブロックが設けられている
ときには、コラムアドレスの先頭3ビットA0、A1、
及びA2と選択信号qd0乃至qd3とを用いて、2つ
のコラムブロックを選択するようにすればよい。この場
合の基本的な回路構成は図2の場合と同様であり、当業
者の通常の技術の範囲内であるので、詳細な説明を省略
する。
【0046】図3は、本発明によるコラムブロック選択
活性化制御機構の第2の実施例を示す図である。図3に
於て、図2と同一の要素は同一の符号で参照され、その
説明は省略される。図3に於ては、図2の構成に対し
て、センスアンプ制御回路25がセンスアンプ制御回路
25aで置き換えられている。また図3に於ては、図2
では図示が省略されていたセンスアンプ駆動回路70が
図示されている。センスアンプ駆動回路70は、センス
アンプ制御回路25aを介して、センスアンプブロック
24に駆動電流を供給する。センスアンプ制御回路25
aは、センスアンプ駆動回路70からの駆動電流を、セ
ンスアンプブロック24のセンスアンプ列に対して両側
から供給することを特徴とする。
【0047】図4は、センスアンプ制御回路25aの詳
細な回路構成を示す図である。図4に於て、図3と同一
の要素は同一の符号で参照される。図4に於て、センス
アンプ制御回路25aは、NAND回路71、インバー
タ72、及び1つ或いは2つのNMOSトランジスタ7
3を含む。一番端に位置するセンスアンプ制御回路25
aに於ては、NMOSトランジスタ73は1つであり、
それ以外のセンスアンプ制御回路25aに於ては、NM
OSトランジスタ73は2つである 各センスアンプ制御回路25aは、コラムブロック選択
線36からのコラムブロック選択信号と、ローブロック
選択回路22からのローブロック選択信号を入力とし
て、NAND回路71及びインバータ72とで両選択信
号のANDを求める。従って、インバータ72の出力
は、当該ローブロック及び当該コラムブロックが選択さ
れたときにHIGHになる。インバータ72の出力は、
当該センスアンプ制御回路25aのNMOSトランジス
タ73と、右隣に配置されるセンスアンプ制御回路25
aのNMOSトランジスタ73に入力される。従って、
これらのNMOSトランジスタ73が導通され、センス
アンプ駆動回路70からの駆動電流が、これらのNMO
Sトランジスタ73に挟まれるセンスアンプブロック2
4に両側から供給される。
【0048】このように第2の実施例に於ては、センス
アンプブロック24のセンスアンプ列に両側から駆動電
流を供給することによって、センスアンプブロック24
のセンスアンプの立ち上がり時間を短縮することが可能
であり、動作速度の向上をはかることが出来る。図5
は、図1のコラムアドレスカウンタ17でコラムアドレ
スをカウントアップしてコラム選択線を選択する場合の
実施例を示す構成図である。図5に於て、図2と同一の
構成要素は同一の符号で参照され、その説明は省略す
る。
【0049】図5に於て、コラムデコーダ81がコラム
選択線CL1乃至CLnのうちの一本を選択する。コラ
ム選択線CL1乃至CLnはセンスアンプブロック24
に接続されていて、例えば読みだし動作の場合は、選択
されたコラム選択線に対応するセンスアンプのデータが
ローカルデータバス82に読み出される。図1のコラム
アドレスカウンタ17がコラムアドレスをカウントアッ
プして連続するコラムアドレスを生成する場合、あるセ
ンスアンプブロック24の最終端のセンスアンプをコラ
ム選択線が選択すると、次に右隣のセンスアンプブロッ
ク24が活性化される。このようにコラムアドレスがカ
ウントアップされ、コラム選択線CL1乃至CLnが順
次選択されていくと、センスアンプブロック24もコラ
ムアドレスに対応して順次活性化されていく。一番最後
のコラム選択線CLnが選択されると、次は最初のコラ
ム選択線CL1に戻って選択を続ける。
【0050】このように本発明によるコラムブロックの
選択活性化は、コラムアドレスが連続的にカウントアッ
プされる場合でも、センスアンプブロックを順次活性化
することで、連続したコラムアドレスを順次アクセスす
ることが出来る。以上、実施例に基づいて本発明は説明
されたが、本発明は上述の実施例に限定されるものでは
なく、特許請求の範囲に記載される範囲内で変形・変更
が可能なものである。
【0051】
【発明の効果】請求項1の発明に於ては、選択活性化さ
れたサブワード線を共有するコラムブロックに対しての
みセンスアンプブロックを駆動するので、消費電流を削
減することが可能であると共に、アクセスされたデータ
がセンスアンプブロックに格納されずに破壊されてしま
うことを避けることが出来る。
【0052】請求項2の発明に於ては、センスアンプを
駆動するコラムブロックの選択は、コラムアドレス信号
とサブワード線を選択する信号とに基づいて行うことが
出来る。請求項3の発明に於ては、センスアンプを駆動
するコラムブロックの選択は、コラムアドレスの上位ビ
ットとサブワード線を選択する信号とに基づいて行うこ
とが出来る。
【0053】請求項4の発明に於ては、複数のローブロ
ック及び複数のコラムブロックが設けられた場合に、選
択されたローブロックに於て、選択活性化されたサブワ
ード線を共有するコラムブロックに対してセンスアンプ
ブロックを駆動するので、アクセスされたデータがセン
スアンプブロックに格納されずに破壊されてしまうこと
を避けることが出来る。
【0054】請求項5の発明に於ては、サブワードデコ
ーダ制御回路は、選択された第1及び第2のコラムブロ
ックに於て、選択信号をサブワードデコーダに供給する
ので、第1及び第2のコラムブロックに対してのみ、サ
ブワード線を選択的に活性化することが出来る。請求項
6の発明に於ては、センスアンプブロックに両側から駆
動電流を供給するので、センスアンプブロックの立ち上
げを高速に行うことが出来る。
【0055】請求項7の発明に於ては、コラムアドレス
をカウントアップして連続したコラムアドレスを順次ア
クセスする場合であっても、それに対応してセンスアン
プブロックが順次駆動されるので、消費電流を削減する
ことが可能であると共に、アクセスされたデータがセン
スアンプブロックに格納されずに破壊されてしまうこと
を避けることが出来る。
【0056】請求項8の発明に於ては、コラムアドレス
をカウントアップして連続したコラムアドレスを順次ア
クセスする場合であっても本発明を適用することが出来
る。請求項9の発明に於ては、メインワード線とサブワ
ード線とによってワード選択を行う半導体記憶装置に於
て、選択活性化されたサブワード線を共有するコラムブ
ロックに対してのみセンスアンプブロックを駆動するの
で、消費電流を削減することが可能であると共に、アク
セスされたデータがセンスアンプブロックに格納されず
に破壊されてしまうことを避けることが出来る。
【0057】請求項10の発明に於ては、センスアンプ
を駆動するコラムブロックの選択は、コラムアドレス信
号とサブワード線を選択する信号とに基づいて行うこと
が出来る。請求項11の発明に於ては、センスアンプを
駆動するコラムブロックの選択は、コラムアドレスの上
位ビットとサブワード線を選択する信号とに基づいて行
うことが出来る。
【0058】請求項12の発明に於ては、選択活性化さ
れたサブワード線を共有するコラムブロックに対しての
みセンスアンプブロックを駆動するので、消費電流を削
減することが可能であると共に、アクセスされたデータ
がセンスアンプブロックに格納されずに破壊されてしま
うことを避けることが出来る。
【図面の簡単な説明】
【図1】本発明による半導体記憶装置を示す。
【図2】本発明によるコラムブロック選択活性化制御機
構の第1の実施例を示す図である。
【図3】本発明によるコラムブロック選択活性化制御機
構の第2の実施例を示す図である。
【図4】図3のセンスアンプ制御回路の詳細な回路構成
を示す図である。
【図5】コラムアドレスカウンタでコラムアドレスをカ
ウントアップしてコラム選択線を選択する場合の実施例
を示す構成図である。
【図6】従来の階層化ワードデコーダ方式のワード線構
造を示す図である。
【図7】階層化ワードデコーダ方式に於てコラムブロッ
クを選択活性化する構成を示す図である。
【符号の説明】
11 クロックバッファ 12 コマンドデコーダ 13 アドレスバッファ 14 I/Oデータバッファ14 15 制御信号ラッチ 16 モードレジスタ 17 コラムアドレスカウンタ 18 ローデコーダブロック 19 コラムデコーダブロック 20 メモリセル配列 21 メインワードデコーダ 22 ローブロック選択回路 23 サブワードデコーダ選択回路 24 センスアンプブロック 25、25a センスアンプ制御回路 26 サブワードデコーダ制御回路 27 メモリセル配列 28 コラムブロック選択回路 29、30、31、32 サブワードデコーダ 33 メインワード線 34 サブワード線 35 サブワードデコーダ選択線 70 センスアンプ駆動回路 81 コラムデコーダ 82 ローカルデータバス 201 メインワードデコーダ 202 ローブロック選択回路 203 サブワードデコーダ選択回路 204 センスアンプブロック 205 センスアンプ制御回路 206 サブワードデコーダ制御回路 207 メモリセル配列 208 コラムブロック選択回路 209、210、211、212 サブワードデコーダ 213 メインワード線 214、214a サブワード線 215 サブワードデコーダ選択線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI G11C 11/401

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】階層化ワードデコードによりワード選択を
    行う半導体記憶装置であって、 複数のコラムブロックで共有されるサブワード線と、 コラムブロック毎に設けられるセンスアンプブロック
    と、 第1のコラムブロックを選択して該第1のコラムブロッ
    クに対して該サブワード線を選択活性化させると共に、
    該第1のコラムブロックと該サブワード線を共有する少
    なくとも一つの第2のコラムブロックを更に選択し、該
    第1のコラムブロックと該第2のコラムブロックに対し
    てのみ該センスアンプブロックを駆動させるコラムブロ
    ック選択回路、を含むことを特徴とする半導体記憶装
    置。
  2. 【請求項2】前記コラムブロック選択回路は、コラムア
    ドレス信号と前記サブワード線を選択する信号とに基づ
    いて前記第1のコラムブロック及び前記第2のコラムブ
    ロックを選択することを特徴とする請求項1記載の半導
    体記憶装置。
  3. 【請求項3】前記コラムブロック選択回路は、コラムア
    ドレスの所定数の上位ビットに基づいて前記第1のコラ
    ムブロックを選択し、前記サブワード線を選択する信号
    及び該上位ビットに基づいて前記第2のコラムブロック
    を選択することを特徴とする請求項1記載の半導体記憶
    装置。
  4. 【請求項4】複数のローブロックから指定されたローブ
    ロックを選択するローブロック選択回路を更に含み、該
    ローブロック選択回路で選択されたローブロックに於
    て、前記コラムブロック選択回路で選択されたコラムブ
    ロックに対してのみ前記センスアンプブロックが駆動さ
    れることを特徴とする請求項1記載の半導体記憶装置。
  5. 【請求項5】前記サブワード線を選択活性化するサブワ
    ードデコーダと、 該サブワードデコーダを選択するサブワードデコーダ選
    択回路と、 該サブワードデコーダ選択回路と該サブワードデコーダ
    との間に設けられたサブワードデコーダ制御回路を更に
    含み、該サブワードデコーダ制御回路は前記コラムブロ
    ック選択回路が選択した前記第1のコラムブロック及び
    前記第2のコラムブロックに於て、該サブワードデコー
    ダ選択回路からの選択信号を該サブワードデコーダに供
    給することを特徴とする請求項1記載の半導体記憶装
    置。
  6. 【請求項6】前記第1のコラムブロックと前記第2のコ
    ラムブロックとに於て、前記センスアンプブロックにコ
    ラムブロック並び方向の両側から駆動電流を供給するこ
    とを特徴とする請求項1記載の半導体記憶装置。
  7. 【請求項7】コラムアドレスをカウントアップして連続
    したコラムアドレスを生成するコラムアドレスカウンタ
    と、 指定されたコラムアドレスにアクセスするためのコラム
    選択線を更に含み、コラムアドレスのカウントアップに
    より該コラム選択線が順次選択活性化されるのに対応し
    て、前記センスアンプブロックが順次駆動されることを
    特徴とする請求項1記載の半導体記憶装置。
  8. 【請求項8】前記コラム選択線が順次選択活性化される
    際に、一番最後の該コラム選択線が選択活性化される
    と、次に一番最初の該コラム選択線が選択活性化される
    ことを特徴とする請求項7記載の半導体記憶装置。
  9. 【請求項9】複数のメインワード線と、 該複数のメインワード線の一本を選択してメインワード
    選択を行うメインワードデコーダと、 コラム方向にメモリセル領域が分割された複数のコラム
    ブロックと、 該複数のコラムブロックの少なくとも2つに共有され該
    複数のメインワード線の各々に対して設けられるサブワ
    ード線と、 該複数のコラムブロックの各々に対して設けられるセン
    スアンプブロックと、 該複数のコラムブロックから第1のコラムブロックを選
    択して該第1のコラムブロックに対して該サブワード線
    を選択活性化させると共に、該第1のコラムブロックと
    該サブワード線を共有する少なくとも一つの第2のコラ
    ムブロックを更に選択し、該第1のコラムブロックと該
    第2のコラムブロックに対してのみ該センスアンプブロ
    ックを駆動させるコラムブロック選択回路、を含むこと
    を特徴とする半導体記憶装置。
  10. 【請求項10】前記コラムブロック選択回路は、コラム
    アドレス信号と前記サブワード線を選択する信号とに基
    づいて前記第1のコラムブロック及び前記第2のコラム
    ブロックを選択することを特徴とする請求項9記載の半
    導体記憶装置。
  11. 【請求項11】前記コラムブロック選択回路は、コラム
    アドレスの所定数の上位ビットに基づいて前記第1のコ
    ラムブロックを選択し、前記サブワード線を選択する信
    号及び該上位ビットに基づいて前記第2のコラムブロッ
    クを選択することを特徴とする請求項9記載の半導体記
    憶装置。
  12. 【請求項12】階層化ワードデコードによりワード選択
    を行う半導体記憶装置であって、 複数のコラムブロックで共有されるサブワード線と、 コラムブロック毎に設けられるセンスアンプブロック
    と、 選択されたサブワード線を共有するコラムブロックに対
    してのみ該センスアンプブロックを選択的に駆動させる
    コラムブロック選択回路、を含むことを特徴とする半導
    体記憶装置。
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WO2007116439A1 (ja) * 2006-03-30 2007-10-18 Fujitsu Limited 半導体メモリおよびメモリシステム

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